JP2003068100A - Nonvolatile memory - Google Patents

Nonvolatile memory

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JP2003068100A JP2002220047A JP2002220047A JP2003068100A JP 2003068100 A JP2003068100 A JP 2003068100A JP 2002220047 A JP2002220047 A JP 2002220047A JP 2002220047 A JP2002220047 A JP 2002220047A JP 2003068100 A JP2003068100 A JP 2003068100A
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井 弘 人 中
藤 秀 雄 加
村 俊 雄 山
重 芳 徳
野 正 通 浅
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株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To specify a write defective bit line. SOLUTION: A nonvolatile memory has a nonvolatile memory cell array, an address buffer for storing an address inputted from the outside, a decoder for selecting a plurality of memory cells from the memory cell array in accordance with the address stored in the address buffer, a data register to which data from the plurality of nonvolatile memory cell selected by the decoder is inputted and which outputs these inputted data, a plurality of external control signal input terminals, and data input/output terminals connected to the data register and the address buffer. A command input mode decided in accordance with the combination of a plurality of external control signals is allowed. When a register read-command is inputted to the input/output terminal in this command input mode, the contents of the address buffer are outputted to the input/ output terminal.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、不揮発性メモリに関し、特にページ単位での読み出し、書き込み可能な不揮発性メモリに関するものである。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a nonvolatile memory, is particularly read page by page, to a writable nonvolatile memory. 【0002】 【従来の技術】最近のEEPROM(Electrically Era [0002] In recent EEPROM (Electrically Era
sable & Programable Read Only Memory)、特にNA sable & Programable Read Only Memory), especially NA
NDタイプのEEPROMでは、書き込み・消去時にメモリセルに流れる電流が少ない点を考慮し、ページ単位(256ビット〜数Kビット)での読み出し、書き込みが行なえるよう構成されている。 The ND-type EEPROM, and consideration current flowing through the memory cell during writing and erasing is small, the reading of a page unit (256 bits to several K bits), the writing is configured so performed. このNANDタイプの不揮発性半導体メモリとして、現在、4Mビットの記憶容量を持つものがすでに実用化されている(1989 - ISS As a nonvolatile semiconductor memory of the NAND type, currently, one having a storage capacity of 4M bits are already commercialized (1989 - ISS
CC An Experimental 4Mb EEROM with a NANDStructured CC An Experimental 4Mb EEROM with a NANDStructured
Cell)。 Cell). 【0003】図22(a)は8個の浮游ゲート構造を有するメモリセルMCがビット線とソース間に接続されて構成されるNAND束2個の構成を示したもので、読み出し時には選択されたメモリセルの選択ゲートは低レベルに設定され、NAND束中残りの7個のメモリセルの選択ゲートは高レベルに設定される。 [0003] Figure 22 (a) is intended to memory cells MC having eight floating gate structure showed the connected configured NAND bundle two configurations between the bit line and the source, at the time of reading the selected selection gate of the memory cell is set to a low level, the selection gate of a NAND bundle in the remaining seven memory cells are set to a high level. またビット線とN The bit lines and the N
AND束間の選択トランジスタT1のゲート(セレクト線SL(1))と、GNDとNAND束間の選択トランジスタT2のゲート(セレクト線SL(2))とは、高レベルに設定される。 A gate of the select transistor T1 in between AND bundles (select line SL (1)), and the GND and the gate of the select transistor T2 between the NAND bundle (select line SL (2)), is set to a high level. NAND構造の不揮発性半導体メモリでは、図22(b)に示すように書き込まれたメモリセルのしきい値は正に分布するが、NAND束中の非選択トランジスタのゲート電圧(Hレベル)より書き込み後のしきい値が低い値となるようメモリセルへの電子の注入量は制御される。 The nonvolatile semiconductor memory of NAND structure, the threshold voltage of the memory cell written as shown in FIG. 22 (b) is positively distributed, write the gate voltage of the unselected transistors in the NAND string (H level) the amount of electrons injected into the memory cell so that the threshold becomes lower value after being controlled. このため選択メモリセルのしきい値電圧が正であれば、ビット線BLとGND間に電流は流れずビット線は高レベルとなる。 If the threshold voltage of this for the selected memory cell is positive, the bit lines no current flows between the bit line BL and the GND becomes high. 逆に選択メモリセルのしきい値電圧が負であればビット線とGND間に電流が流れビット線は低レベルとなる。 If it is negative the threshold voltage of the selected memory cell is in the opposite bit line and GND bit line current flows between goes low. このビット線の電位をセンスすることにより、メモリセルデータの読み出しを行なう。 By sensing the potential of the bit line, to read memory cell data. 【0004】次に書き込み動作について説明する。 [0004] Next, the write operation will be described. 図2 Figure 2
3(a)に示すように選択されたメモリセルの選択ゲートには20V程度の高電圧(V pp )がロウデコーダより供給され、同じNAND束の他の7個のメモリセルの選択ゲートには10V程度の中間電圧(VPI)が供給される。 3 a high voltage of about 20V to the selection gate of the selected memory cell as shown in (a) (V pp) is supplied from the row decoder, the select gates of the other seven memory cells of the same NAND bundle about 10V intermediate voltage (VPI) is supplied. また他のNAND束の全ての選択ゲートには0V The 0V to all of the other NAND bunch of selection gate
が供給される。 There is supplied. この時選択されたメモリセルを含むNA NA including the time the selected memory cells
ND束とビット線間の選択トランジスタのゲート電圧は12V、NAND束とソース線間の選択トランジスタのゲート電圧は0Vに設定される。 The gate voltage of the select transistor between ND flux and bit lines 12V, the gate voltage of the select transistor between NAND string and the source line is set at 0V. この状態で、ビット線を0Vにすると、選択トランジスタにより選択されたN In this state, when the bit line to 0V, and selected by the selection transistors N
AND束中のすべてのメモリセルのドレイン、ソース、 Drain of all the memory cells in the AND flux, source,
及びチャンネルの電位は0Vとなるため、選択されたメモリセルの選択ゲートとチャンネル間に20Vの電位差が生じ、基板から電子が浮游ゲートに注入される。 And the potential of the channel for the 0V, a potential difference occurs in the 20V between the select gate and the channel of the selected memory cell, electrons from the substrate are injected into the floating gate. このとき同じNAND束中の他の7個のメモリセルの選択ゲートとチャンネル間には10Vの電位差が生じるが、1 This time the other seven are between the selection gate and the channel of the memory cell 10V potential difference in the same NAND string occurs, 1
0Vの電位差では電子の注入がほとんど生じないように浮遊ゲートとチャンネル間の酸化膜厚を設定しているため、他の7個のメモリセルには“0”データが書き込まれない。 Since the potential difference between 0V and setting the oxide film thickness between the floating gate and the channel so that the electron injection hardly occurs, the other seven memory cells "0" data is not written. また、ビット線を10V程度の書き込み禁止ドレイン電圧(VDPI)にすると選択されたメモリセルの選択ゲートとチャンネル間の電位差は10Vとなり、 Further, the potential difference between the select gate and channel of the memory cell selected and the bit line to about 10V write inhibit the drain voltage (VDPI) is 10V, and the
書き込みが行なわれない。 Writing is not performed. この時同じNAND束中の他の7個のメモリセルの選択ゲートとチャンネル間には電位差が生じないため書き込みが行なわれない。 It is not performed write a potential difference does not occur between the other seven memory cell select gate and the channel at this time in the same NAND string. このようにして選択されたメモリセルに“0”データを書く場合はビット線に0Vを、また“1”データを書く場合はビット線にVDPIの電圧を供給することにより、データの書き込みを行なう。 0V to the bit line if this manner writing "0" data in a selected memory cell, also "1" by applying a voltage of VDPI to the bit line when writing the data, writes data . 【0005】最後に消去動作について説明する。 [0005] Finally, the erase operation will be described. 図24 Figure 24
に示すように消去は基板を20V(V pp )、選択ゲートを0Vに設定することにより、浮游ゲート中の電子を基板に引き抜いて消去が行なわれる。 20V (V pp) erasing the substrate as shown in, by setting the select gate to 0V, and erasing is performed by pulling out the electrons in the floating gates to the substrate. このとき選択トランジスタのゲートストレスを緩和するためセレクト線は2 Select line to relieve the gate stress of the select transistor at this time is 2
0V(V pp )に設定される。 It is set to 0V (V pp). さらに、メモリアレイ内のP−N接合部がフォワードバイアス状態とならないよう、ビット線、ソース線はOPENにされ、ほぼV ppの電位となる。 Furthermore, as the P-N junction in the memory array is not a forward bias state, the bit line, the source line is in OPEN, a potential of approximately V pp. 【0006】このようにトンネル電流で書き込みが行なわれるNAND構造半導体メモリでは書き込み時にビット線に流れる電流は小さいため、数1000個のメモリセルに同時に書き込みを行なう事が可能である。 [0006] Current flowing in this manner to the bit line when writing a NAND structure semiconductor memory is written by a tunnel current is performed is smaller, it is possible to simultaneously write the number 1000 memory cells. 【0007】図25は、現在実用化されている4M N [0007] Figure 25 is, 4M N currently in practical use
AND構造半導体メモリの動作モードを説明した図面であり、図25(a)に示すようにカラム方向に512ビット×8(I/O)=4096本のビット線が配置され、ロウ方向に128NAND束×8ビット=1024 A drawing that describes the operating mode of the AND-structured semiconductor memory, 512 bits × 8 (I / O) in the column direction as shown in FIG. 25 (a) = 4096 bit lines are arranged, 128NAND bundles in the row direction × 8 bits = 1024
本のワード線が配置されている。 Word lines are arranged. このメモリに書き込む場合、各ビット線に接続された各データレジスタに、I When writing to the memory, to the data register connected to the bit lines, I
/Oバッファ回路から512回データを入力した後(図25(b))、4096ビットに一括して書き込みが行なわれる(図25(c))。 / O after entering from the buffer circuit 512 times the data (FIG. 25 (b)), is written in a single operation to 4096 bits is performed (FIG. 25 (c)). また読み出し時は、メモリセルのデータをデータレジスタに転送した後に特定カラムアドレスデータを読み出すランダム読み出しモード(図25(d))とデータレジスタの内容だけを読み出すページ内読み出しモード(図25(e))に分けられる。 Also during reading, random read mode for reading a specific column address data after transferring the data of the memory cell to the data register (FIG. 25 (d)) and a page in the read mode for reading only the contents of the data register (FIG. 25 (e) ) to be divided. ロウ・アドレス(ページアドレス)が切り換わる場合はランダム読み出し状態となり、メモリセルのデータ読み出しに10μsec の時間を要するが、カラムアドレス(ページ内アドレス)が切り換わる場合はページ読み出しが可能となり、70nsecの高速読み出しが行なえる。 If switches row address (page address) become random read state, it takes time for 10μsec to read data of the memory cell, if the switches are column address (page address within) enables page read, the 70nsec high-speed reading can be performed. 図26は、このように構成された半導体メモリのブロック系統図で、各ビット線には、ビット線の電位を判定してメモリセルのデータを読み出すセンスアンプ回路と、読み出し、書き込み時のデータをラッチしておくデータレジスタが接続される。 Figure 26 is a block diagram of a semiconductor memory having such a configuration, each bit line, a sense amplifier circuit for reading data of the memory cell to determine the potential of the bit line, read, the data at the time of writing data register is connected to be latched. またこのデータレジスタは、カラムアドレスに対応して選択されたカラムデコーダ出力により選択的にデータの出力、入力が行なえるよう構成される。 The data also register selectively outputs the data by the column decoder output is selected in response to the column address input is performed so configured. またロウ・アドレスバッファにより駆動されるロウ・デコーダ回路は、選択されたワード線と、 The row decoder circuit driven by a row address buffer, and the selected word line,
選択されたメモリセルを含むNAND束の他の7本のワード線と、他のNAND束のワード線に、読み出し、書き込み、消去各モードでそれぞれ前述の異なる電圧を供給するよう構成される。 And other seven word lines of NAND bundle containing the selected memory cell, the word line of the other NAND string, read, write, configured to supply different voltages above erase modes. また読み出し、書き込み、消去の各モードは、I/Oバッファ回路より入力されるコマンドコードにより制御される。 The read, write, modes erasure is controlled by a command code inputted from the I / O buffer circuit. コマンドデータは図27 Command data Figure 27
に示すように外部制御信号NWEのクロックによりコマンドレジスタに取り込まれ、取り込まれたコマンドコードに対応するコマンドデコーダ出力により、チップ動作が決定される。 Incorporated into the command register by the clock of the external control signal NWE as shown in, the command decoder output corresponding to the command code that has been taken, chip operation is determined. 図28は、図27の動作モードにおけるランダム読み出し(ページ読み出し)とページ内読み出しのタイミングを示す図で、ロウアドレスが切り換った場合のアクセスタイム(t acc )は10μsec と遅いが、カラムアドレスが切り換った場合のアクセスタイム(t pac )は70nsecと高速なため、1ページ連続読み出しの場合の平均アクセスタイムは(10μsec +70 Figure 28 is a diagram showing a timing of a random read (page read) a page in the read in operation mode of FIG. 27, the access time (t acc) when the row address is Tsu cut conversion is 10μsec and slow, the column address because of the access time of the case was Tsu cut conversion (t pac) is a 70nsec and high-speed, average access time of the case of 1 page continuous read (10μsec +70
nsec×511)/512=89.3nsecと高速読み出しが可能となっている。 nsec × 511) /512=89.3nsec and high-speed reading is possible. 図29はシリアルデータ入力後に一括書き込みを行なう場合の入力波形タイミングを示すもので、まずI/Oバッファから〔40〕のコマンドコードが入力されると、制御回路により、チップは512 29 shows the input waveform timing when performing batch write after serial data input, first, when a command code from the I / O buffer [40] is inputted, the control circuit, chip 512
バイトのシリアルデータ入力モードとなり、外部制御信号NWEのクロックにより、ロウアドレス及び512バイトのデータ入力を行なう。 In byte serial data input mode, the clock of the external control signal NWE, performs data input of the row address and 512 bytes. 第512バイト目のデータが入力されると自動的に4096ビットのデータ書き込みが行なわれる。 It performed automatically writing of data 4096 bits when the 512 byte data is input. その後データが正しく書き込まれたかをチェックするため、ユーザーは、〔CO〕のコマンドを入力し、書き込み時にワード線及びビット線に供給された高電圧を放電するリカバリー動作とカラムアドレスをインクリメントしながら全カラムアドレスのデータを読み出すベリファイ動作を行なう。 Then to check whether the data has been written correctly, the user, all the while incrementing the recovery operation and a column address by entering the command, to discharge the high voltage supplied to the word lines and bit lines when writing [CO] performing a verify operation for reading the data of the column address. 読み出されたデータが、書き込もうとしたデータと異なる場合、再度ユーザーは〔40〕のコマンドを入力して書き込みを行なう必要がある。 Read data is different from the I and the data write again the user must perform a write by entering a command [40]. このように構成された従来のメモリにおいて、任意番地から任意長のデータを読み書きする場合、 In such a conventional memory configured, when reading and writing arbitrary length data from any address,
メモリを制御する外部チップは、このメモリのカラム番地とロウ番地を識別して、ページアドレスが切り換るときは10μsec 後にデータ読み出しを行ない、ページ内アドレスが切り換るときは、70nsec後にデータ読み出しを行なうようにEEPROMにアクセスしなければならない。 External chip for controlling the memory, identifying the column address and row address of the memory, when 換Ru cut is page address performs a data read after 10 .mu.sec, when 換Ru cut pages in the address, the data read after 70nsec You must have access to the EEPROM so as to perform. 図30(a)は3カラムアドレス(A0〜A Figure 30 (a) is 3 column address (A0~A
2)、7ロウアドレス(A3〜A8)で構成された半導体メモリの2番地から1F番地までの連続データを読み出す場合の、メモリ制御チップのプログラムのシーケンスを示したものである。 2), when reading consecutive data to 1F addresses from address 2 of the semiconductor memory composed of 7 row address (A3 to A8) shows a sequence of memory control chip program. 同図(b)はその概念を示す。 (B) shows the concept.
最初の読み出し時は、メモリセルデータをデータレジスタに転送する必要があるため、アクセスタイムは10μ During the first reading, it is necessary to transfer the memory cell data in the data register, the access time is 10μ
sec となる。 The sec. 次に2番地から7番地まではカラムアドレスのみ切り換るので、カラムアドレスをインクリメントしながら70nsecで読み出し動作を行なう。 Then only since it cuts 換Ru column address from 2 through address 7, and performs a read operation at 70nsec while incrementing the column address. 次に8番地になるとロウ・アドレスが切り換るため、再度メモリセルデータをデータレジスタに転送する必要があり、アクセスタイムは10μsec となる。 Then 換Ru for cutting is the row address becomes address 8, have to be transferred again memory cell data in the data register, the access time becomes 10 .mu.sec. さらに8番地からF番地までは、また70nsecの連続読み出しとなる。 Further from address 8 to F address, also a continuous reading of 70 nsec. 【0008】このように、従来の半導体メモリでは、使用する半導体メモリの1ページ内のビット数を考慮して読み出し速度を変化させたプログラムを使用する必要があった。 [0008] Thus, in the conventional semiconductor memory, it is necessary to use a program taking into account the number of bits in one page of the semiconductor memory by changing the reading speed to be used. このため、使用する半導体メモリの1ページ内のビット数が変わると、再度メモリ制御チップのプログラムを作成し直す必要があった。 Therefore, when the number of bits in one page of a semiconductor memory used is changed, it is necessary to recreate the memory again control chip program. 【0009】図31(a)は、図30と同じ、カラムアドレス、ロウアドレス構成の半導体メモリにおいて、書き込みを行なう場合の、メモリ制御チップのプログラムのシーケンスを示したものである。 [0009] FIG. 31 (a) the same as FIG. 30, a column address, the semiconductor memory of the row address configuration, when writing, there is shown a sequence of memory control chip program. 図29の入力波形タイミングにも示されるように、従来の半導体メモリは1 As also shown in the input waveform timing of FIG. 29, the conventional semiconductor memory 1
ページ分のデータを入力した後、書き込み動作に入る。 After you enter the pages of data, enter the write operation.
このため、図31(a)に示すように、2番地から7番地までデータを書き込みたい場合でも、0番地、1番地にダミーの不要なデータを入力する必要があった。 Therefore, as shown in FIG. 31 (a), even when it is desired to write data from 2 through address 7, address 0, it is necessary to enter the unnecessary data of the dummy address 1. 例えば1ページが512ビットで構成されており、そのうちの1ビットのみを書き込む場合、511ビットの不要なデータ入力を行なう必要がある。 For example, is composed one page at 512 bits, when writing only one bit of which, it is necessary to perform an unnecessary data input 511 bits. また従来の半導体メモリではプログラム後に正常に書き込みが行なわれたかを判断するためプログラムベリファイモードで読み出しを行ない、プログラムデータと比較して再度書き込みを行なうか判断する必要があった。 Also performs reading in a program verify mode to determine normal writing has been performed after the program in the conventional semiconductor memory, it is necessary to determine whether to re-write as compared to the program data. このように従来の半導体メモリにデータ書き込みを行なう場合、メモリ制御チップのプログラムは複雑となり、半導体メモリへのデータ書き込み時間が長くなっていた。 When such writing data to the conventional semiconductor memory, the memory control chip of the program becomes complicated, the data writing time to the semiconductor memory is long. 【0010】このように、従来のページ単位での読み・ [0010] · In this way, the reading of a conventional page-by-page basis
書き可能な半導体メモリは以上のように構成されているので、連続データ読み出し時、前のアドレスと同じページアドレス内の読み出しか、そうでないかをメモリ制御チップが判断するため、1ページのビット数の異なる半導体メモリを使用する場合、メモリ制御チップのプログラムを変更する必要があった。 Since the semiconductor memory that can write is constructed as described above, when continuous data reading, or reading the same page in the address as the previous address, the memory control chip to determine or not the number of bits of one page If it of using different semiconductor memory, it is necessary to change the memory control chip of the program. また1ページのビット数の異なる半導体メモリを多数個使用する場合、メモリ制御チップはそれぞれの半導体メモリの1ページのアドレス長を個別に管理する必要があった。 The case of a large number using different semiconductor memory bit number of one page of the memory control chip had the address length of one page of each of the semiconductor memory must be managed separately. さらに書き込み時には、1ページ以下のデータ長の書き込みでも、1ページ分のデータを入力する必要があり、書き込みに要する時間が長くなっていた。 More time of writing, in writing the data length of less than 1 page, it is necessary to enter the data of one page, the time required for writing is long. 【0011】 【発明が解決しようとする課題】本発明は、アドレスレジスタとデータレジスタの内容を外部に出力することにより、システムから不揮発性メモリチップが正常に書き込み・読み出し動作できているかの不良検出ができ、さらに書き込み動作時にデータレジスタの内容をチェックして書き込み不良番地を検出できるようにすることを目的とする。 [0011] SUMMARY OF THE INVENTION The present invention, by outputting the contents of the address register and the data register to the outside, or the failure detection nonvolatile memory chip from the system is able to write and read operation normally an object that can, by checking the contents of the data register to be able to detect a write defective address during further write operation. 【0012】 【課題を解決するための手段】本発明の不揮発性メモリは、複数の不揮発性メモリセルからなるメモリセルアレイを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルにデータレジスタ群に転送し、これらデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性メモリにおいて、複数の外部制御信号入力端子と、外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、前記アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段とを有し、前記アドレス入力手段に入力されたロウアドレスデータに基づき選択された複数のメモリセル内のデータを、パラレルに複数の前 [0012] [Means for Solving the Problems] nonvolatile memory of the present invention has a memory cell array comprising a plurality of nonvolatile memory cells, the data of those arranged in the selected row of said memory cells in parallel and transferred to the data register group outputs the data in those data registers to the outside serially, is repeated in order sequentially the operation, in the page readable nonvolatile memory, and a plurality of external control signal input terminal, input from the outside address input means for storing the read start address to be, and a address control means for incrementing in response to a clock signal reads the address stored in said address input means, the row address inputted to the address input means the data in the selected plurality of memory cells based on data, the plurality of parallel prior 記データレジスタ群に転送した後に、前記データレジスタ群を介してシリアルに外部に出力する第1の読み出しモードと、前記アドレス入力手段により選択された行に並ぶ複数のメモリセル内のデータを前記データレジスタに転送することなく、前記データレジスタ内のデータをシリアルに外部に出力する第2の読み出しモードと、を有するものとして構成される。 After transfer to the serial data register group, first and read mode, the data in the plurality of memory cells arranged in a row selected by the address input unit data to be output to the outside serially via the data register group without transferring to the register, configured as having a, a second read mode for outputting to the outside serial data of the data register. 【0013】 【実施例】以下、本発明の一実施例を図について説明する。 [0013] EXAMPLES A description is given of an embodiment of the present invention. 図1は本発明を適用した不揮発性半導体の一実施例を示すブロック系統図で、簡単のためにカラムアドレス(ページ内アドレス)はA0〜A2、ロウアドレス(ページアドレス)はA3〜A8の1536ビット半導体メモリ(512ビット×3 I/O)について示してある。 Figure 1 is a block system diagram showing an embodiment of a nonvolatile semiconductor according to the present invention, the column address (page address within) for simplicity A0-A2, a row address (page address) 1536 A3~A8 It is shown for the bit semiconductor memory (512 bits × 3 I / O). メモリセルは図26の従来回路と同様8NAND構成で、 Memory cell in the conventional circuit similar 8NAND arrangement of Figure 26,
メモリセルの読み出し書き込み時のビット線電位、ワード線電位、選択トランジスタのゲート電位の関係は従来例と同じである。 Bit line potential at the time of reading and writing of the memory cell, the word line potential, the relation between the gate voltage of the select transistor is the same as the conventional example. 読み出し時及び書き込み時に外部アドレスはI/Oバッファ回路を介して入力され、A0〜A External address is input via the I / O buffer circuit at the time and write read, A0~A
2のカラムアドレスはカラムアドレスバッファ回路に、 Column address 2 to the column address buffer circuit,
またA3〜A8のロウアドレスはロウアドレスバッファ回路にラッチされる。 The row address A3~A8 is latched in the row address buffer circuit. コマンド回路及び内部動作制御回路には外部制御信号CLE,ALE,NWP,NCE, External control signal to the command circuit and the internal operation control circuit CLE, ALE, NWP, NCE,
NWE,NREがそれぞれの入力ピンから入力されチップの動作モードが決定される。 NWE, NRE is the operation mode is inputted from the respective input pin tip is determined. また、制御回路からはチップがアクセス可能か、不可能かを示す信号が、Ready Further, if the chip is accessible from the control circuit, a signal indicating whether impossible, Ready
/Busyピンを介して外部に出力される。 / It is outputted to the outside via the Busy pin. 図2に、上記制御信号によって決定されるチップの動作モードを示してある。 Figure 2 shows the operation modes of the chip which is determined by the control signal. 外部制御信号CLEはコマンド入力モードを決定し、外部制御信号ALEはアドレス入力モードを決定する。 External control signal CLE determines the command input mode, the external control signal ALE determines an address input mode. さらに外部制御信号NCEはチップセレクト信号であり、外部制御信号NWEはコマンド入力モード、アドレス入力モード及びデータ入力モードでそれぞれの入力データを取り込むクロック信号の働きをする。 Further external control signal NCE is a chip select signal, the external control signal NWE serves the clock signal for taking the respective input data command input mode, the address input mode and the data input mode. また外部制御信号NREは、データ読み出し時入力されたアドレスから連続したアドレスを読み出す際のアドレスインクリメントと出力バッファのイネーブル機能を持つクロック信号である。 The external control signal NRE is a clock signal having an enable function of the address increment an output buffer for reading consecutive addresses from the address input during data reading. このように構成された半導体メモリでは、入力データ信号にグリッチが発生し誤まったコマンドが入力されると、書き込み又は消去状態となり記憶データが破壊される可能性がある。 In the semiconductor memory having such a configuration, the command glitches in the input data signal is waited erroneously occurred is input, there is a possibility that the stored data are write or erase state is destroyed. このため、本実施例の半導体メモリでは、外部制御信号NWPが“L”状態では、チップが書き込み動作及び消去動作を行なわないよう規定する、プログラム/消去のプロテクト機能を有している。 Therefore, in the semiconductor memory of the present embodiment, the external control signal NWP is in "L" state, the chip is defined to not perform the write operation and erase operation, and has a protection function of the program / erase. Ready /Busy出力端子には、前述したように、 The Ready / Busy output terminal, as described above,
チップがアクセス不可の場合は“L”レベルのBusy Busy chip is a case of no access is "L" level of
信号が出力され、チップがアクセス可能の場合は“H” Signal is output, if the chip is accessible "H"
レベルのRead信号が出力される。 Level of the Read signal is output. 【0014】次に、本実施例の不揮発性半導体メモリの読み出し動作について説明する。 [0014] Next, an explanation will be made of the read operation of the nonvolatile semiconductor memory of the present embodiment. 図3はカラムアドレスN番地、ページアドレスM番地から連続読み出しを行なう場合の制御信号の入力波形とデータ出力タイミングを示す図面である。 Figure 3 is a diagram showing an input waveform and the data output timing of the control signal when the column address address N, from the page address address M performs continuous reading. 【0015】最初に、第2図のアドレス入力モードで、 [0015] In the first, the second view address input mode,
カラムアドレス番地、ページアドレス番地をアドレスバッファ内に取り込むと同時に、Busy状態を示す“L”レベルのアクセス不可信号を外部に出力する。 Column address number, and at the same time take in the page address address in the address buffer, it outputs the "L" level of the inaccessible signals indicating the Busy state to the outside. このとき図3−(b)に示すように選択されたワード線に接続されたメモリセル情報がビット線に出力されデータレジスタ回路にラッチされる。 When the memory cell information which is connected to the selected word line as shown in FIG. 3- (b) is latched in the data register circuit is output to the bit line. このラッチ動作が終了するとRead状態を示す“H”レベルのアクセス可能信号を外部に出力し記憶データ読み出し可能であることをチップ制御コントローラに知らせる。 Indicating that the latch operation is to output the "H" level of the access enable signal indicating a Read state to the outside when completed can store data read chip controller. 次に外部制御信号NREのクロックにより入力されたページ内アドレス(カラムアドレス)をインクリメントしながらデータをアクセスタイム70nsecで外部に出力する(図3− Then output data to the outside at access time 70nsec while incrementing the input-page address (column address) by the clock of the external control signal NRE (Figure 3-
(c))。 (C)). 次にページ内アドレス最終番地の読み出しが終了すると、ページアドレスをインクリメントすると同時に、Busy状態を示す“L”レベルのアクセス不可信号を外部に出力し、新しいページアドレスで選択されたワード線に接続されたメモリセル情報をデータレジスタ回路にラッチする(図3−(d))。 Next, when reading the address last address page is completed, and at the same time incrementing the page address, and outputs the "L" level of the inaccessible signals indicating the Busy state to the outside, are connected to the word line selected by the new page address and latching the memory cell information to the data register circuit (FIG. 3- (d)). このラッチ動作終了とともにReady状態を示す“H”レベルのアクセス可能信号を外部に出力し、外部制御信号REのクロックに応答してページ内アドレス0番地(カラムアドレス0番地)から、ページアドレスをインクリメントしながらデータを出力する(図3−(e))。 The "H" level of the access enable signal indicating the Ready state with the latch operation is completed is output to the outside, from the page in address 0 in response to the clock of the external control signal RE (column address 0), incrementing the page address and it outputs the data with (FIG. 3- (e)). この連続動作は、読み出したい連続データのデータ長分くり返され、 This continuous operation is returned data length chestnut continuous data to be read,
最終データ読み出し終了後、外部制御信号NCEを“H”レベルにすることにより一連の読み出し動作が終了する。 After the last data read end, a series of read operations is completed by the "H" level external control signal NCE. 【0016】図4は、前述のアドレス入力及びアドレスインクリメント動作を行なえるよう構成されたアドレスバッファ回路を示す回路図である。 [0016] Figure 4 is a circuit diagram showing an address buffer circuit constructed so perform the above address input and the address increment operation. このアドレスバッファ回路は、CMOSトランスファゲートTG1〜4を使用したバイナリカウンターとバイナリカウンタの内部を入力アドレス信号に対応する論理レベルに設定する手段と、バイナリカウンタの内部を所定の論理にリセットする手段とで構成される。 The address buffer circuit includes means for setting the logical level corresponding internal binary counter and binary counter using CMOS transfer gate TG1~4 the input address signal, and means for resetting the internal binary counter to a predetermined logic in constructed. Dn はI/O入出力端子に接続され、外部からのアドレス情報を受け付ける。 Dn is connected to the I / O input and output terminals, receives address information from the outside. データラッチ制御信号LPn は、アドレス入力動作モードのとき外部制御信号NWEの立ち上りに応答して所定の期間だけ“L”レベルとなる内部制御信号であり、LPn が“L”レベルのときI/O入力出力端子のアドレス情報は、ノアゲートNOR1、インバータINV1、ナンドゲートNAND1、クロックドインバータCINV1、 Data latch control signal LPn, in response to the rising of the external control signal NWE when the address input operation mode is an internal control signal which is a predetermined period of time only "L" level, when LPn is at the "L" level I / O address information of the input output terminals, a NOR gate NOR1, inverters INV1, NAND gate NAND1, the clocked inverter CINV1,
クロックドインバータCINV2を介してバイナリカウンタの内部ノードN2,N4に転送される。 It is transferred to the internal node N2, N4 of the binary counter through a clocked inverter CINV2. 所定の期間の後、LPn が“H”レベルとなると、クロックドインバータCINV1、CINV2が非動作状態、またクロックドインバータCINV3、CINV4が動作状態となるため前述のアドレス情報がバイナリカウンター内にラッチされ、アドレスバッファ回路の内部アドレス信号出力端子AiSにはラッチしたアドレス情報と同相、また内部アドレス信号出力端子AiSBには、ラッチしたアドレス情報と逆相の信号が出力される。 After a predetermined period, the LPn becomes "H" level, the clocked inverter CINV1, CINV2 is non-operating state, also clocked inverter CINV3, CINV4 aforementioned address information for the operation state is latched into the binary counter , the internal address signal output terminal AiS the address buffer circuit to latch the address information in phase, also the internal address signal output terminals AISB, signal latched address information and opposite phases are outputted. このアドレスバッファ回路の入力端子Ai-1 SとAi-1 SBには、このアドレスバッファ回路の1つ前のアドレスバッファ回路の内部アドレス信号出力端子が接続され、1つ前のアドレスバッファ回路の内部アドレス信号が2周期変化すると、このアドレスバッファ回路の内部アドレス信号が1周期変化するよう構成されている。 The input terminal Ai-1 S and Ai-1 SB of the address buffer circuit, inside the internal address signal output terminal is connected, the previous address buffer circuit of the previous address buffer circuit of the address buffer circuit When the address signal is 2 periodically changes, the internal address signals of the address buffer circuit is configured to change one period. またそれぞれのアドレスバッファ回路の内部アドレス信号は、対応するデコーダ回路に入力されており、従来回路と同様に内部アドレス信号に対応したワード線及びビット線が選択されるよう構成される。 The internal address signals of the address buffer circuit is input to the corresponding decoder circuit configured to word lines and bit lines corresponding to the internal address signals as in the conventional circuit is selected. リセット信号RSTは、内部アドレス信号AiSを“L”レベル、内部アドレス信号AiS Reset signal RST, the internal address signal AiS "L" level, the internal address signal AiS
Bを論理“H”にリセットするために使用される信号で、リセット信号RSTが“L”→“H”→“L”に変化すると、内部アドレス信号は前述の所定の論理レベルに設定される。 The signal used to reset the B to a logic "H", the changes to the reset signal RST is "L" → "H" → "L", the internal address signal is set to a predetermined logic level of the aforementioned . 【0017】図5にカラムアドレスA0〜A2、ロウアドレスA3〜A8で構成される1536ビットの半導体メモリのアドレスバッファ回路の動作を説明するための回路図を示す。 [0017] Column address A0~A2 FIG. 5 shows a circuit diagram for explaining the operation of the address buffer circuit of a semiconductor memory of 1536 bits constituted by the row address A3 to A8. この回路図のシンボルABUF0〜8の回路は図4のアドレスバッファ回路と等しくそれぞれアドレスA0〜A8に対応するアドレスバッファ回路を示している。 Circuit symbol ABUF0~8 of this circuit diagram shows the address buffer circuits corresponding to equal each address A0~A8 an address buffer circuit of FIG. 【0018】A0〜A2のアドレスバッファ回路ABU [0018] A0~A2 of the address buffer circuit ABU
F0〜2には共通にアドレスラッチ制御信号LP1が入力され、A3〜A5のアドレスバッファ回路ABUF3 F0~2 common address latch control signal LP1 is input to the address buffer circuit A3-A5 ABUF3
〜5に共通にアドレスラッチ制御信号LP2が、さらにA6〜A8のアドレスバッファ回路ABUF6〜8には共通にアドレスラッチ制御信号LP3が入力される。 Commonly to 5 address latch control signal LP2, the address latch control signal LP3 is input in common to more A6~A8 of the address buffer circuit ABUF6~8. またアドレスバッファ回路ABUF0,3,6のデータ入出力端子Dn は共通にI/O0の入力出力端子に接続され、アドレスバッファ回路ABUF1,4,7のデータ入出力端子Dn は共通にI/O1の入力出力端子に接続される。 The data input-output terminal Dn of the address buffer circuit ABUF0,3,6 is connected to the input output terminals of the I / O0 to common, the data input-output terminal Dn of the address buffer circuit ABUF1,4,7 common to the I / O1 It is connected to the input output terminal. さらにアドレスバッファ回路ABUF2,5, Further address buffer circuit ABUF2,5,
8のデータ入出力端子Dn は共通にI/O2の入力出力端子に接続される。 Data input-output terminal Dn of 8 is connected to the input output terminals of the common I / O2. またA0〜A2のアドレスバッファ回路のリセット信号入力端子には、電源投入時チップ内部をリセットするため“H”レベルとなる信号RSTと後述するデータレジスタ読み出しモードの際、アドレスレジスタの内容をクリアするために“H”レベルとなる信号DATARPULのOR論理の信号が入力される。 Further to the reset signal input terminal of the address buffer circuit of the A0-A2, when the data register read mode described below the "H" level and becomes signal RST to reset the internal chip power-on, clears the contents of the address register "H" OR logic of the signal level of signal that becomes DATARPUL is input to. 【0019】図3の読み出しモード動作の場合について以下に図5の回路動作を説明する。 [0019] The circuit operation of FIG. 5 will be described below when the read mode operation of FIG. アドレスデータをデータ入力端子より入力するため外部制御信号NWEを“H”→“L”→“H”レベルに変化すると、“H”→ When changing the address data of the external control signal NWE for input from the data input terminal to the "H" → "L" → "H" level, "H" →
“L”→“H”レベルに変化するパルスのアドレスラッチ制御信号LP1が発生する。 "L" → "H" pulse of the address latch control signal LP1 which changes the level is generated. このとき他のアドレスラッチ制御信号LP2,LP3は論理“H”に保持される。 Other address latch control signal this time LP2, LP3 is held at a logic "H". この結果前述したようにデータ入出力端子I/O Data input-output terminal I / O as a result the aforementioned
0,1,2に供給されているアドレス情報がそれぞれのA0〜A2のアドレスバッファ回路にラッチされ、内部アドレス信号は、入力されたアドレス情報に対応した論理レベルに設定される。 Address information is supplied to the 0, 1 and 2 are latched in the address buffer circuits of each A0-A2, the internal address signal is set to a logic level corresponding to the input address information. 次にA3からA5までのアドレスデータを入力するため各I/O0からI/O2にA3 Then from each I / O0 to input address data from A3 to A5 to I / O2 A3
からA5までのアドレスデータを入力し、外部制御信号NWEを“H”→“L”→“H”レベルに変化すると、 From Enter the address data to A5, an external control signal NWE "H" → "L" → "H" when changes in level,
“H”→“L”→“H”レベルに変化するパルスのアドレスラッチ制御信号LP2が発生する。 "H" → "L" → "H" pulse of the address latch control signal LP2 which changes the level is generated. このとき他のアドレスラッチ制御信号LP1,LP3は論理“H”に保持される。 Other address latch control signal this time LP1, LP3 is held at a logic "H". 【0020】この結果、データ入出力端子I/O0, [0020] As a result, the data input-output terminal I / O0,
1,2に供給されているA3からA5までのアドレス情報がそれぞれアドレスバッファ回路ABUF3からAB Is supplied to the first and second address information from the A3 and up to A5 are AB from each address buffer circuit ABUF3
UF5にラッチされ、内部アドレス信号が入力されたアドレス情報に対応した論理レベルに設定される。 UF5 latched in the internal address signal is set to a logic level corresponding to the address information input. 最後に、A6からA8までのアドレスデータをI/O0からI/O2に入力し、外部制御信号NWEを“H”→ Finally, the address data from the A6 to A8 input from the I / O0 to I / O2, an external control signal NWE "H" →
“L”→“H”レベルに変化させると、“H”→“L” "L" → and is changed to "H" level, "H" → "L"
→“H”レベルに変化するパルスのアドレスラッチ制御信号LP3が発生し、A6からA8までのアドレスデータはアドレスバッファ回路ABUF6からABUF8にラッチされる。 → "H" pulse of the address latch control signal LP3 which changes the level is generated, the address data from A6 to A8 is latched from the address buffer circuit ABUF6 to ABUF8. このようにNWEパルスの3ステップでI/O入出力端子に供給されるA0〜A8までのアドレス情報が各アドレスバッファに入力される。 Thus address information in three steps NWE pulse to A0~A8 supplied to the I / O input and output terminals is input to the address buffer. 【0021】図6は前述のアドレスラッチ制御信号LP [0021] Figure 6 is above the address latch control signal LP
1〜LP3を発生する回路を示す回路図である。 1~LP3 is a circuit diagram showing a circuit for generating a. ここでシンボル表記してあるシフトレジスタはそれぞれ図7、 Each wherein the shift register are then symbol notation Figure 7,
図8に示されるシフトレジスタ回路を表わしている。 It represents a shift register circuit shown in FIG. この回路はアドレスデータ入力時、外部制御信号NWEの立ち上りに対応して所定の期間“H”レベルとなるLA When the circuit is the address data input, a predetermined time period "H" level in response to the rise of the external control signal NWE LA
TPULA信号を受けて負論理のデータラッタパルス信号LP1,LP2,LP3を形成する。 Receiving TPULA signal negative logic data Latta pulse signal LP1, LP2, to form a LP3. 電源投入時及び外部制御信号ALEが“H”→“L”レベルに変化した時、リセット信号ARSTが所定の期間“H”レベルとなるため第1のシフトレジスタの出力は“H”レベル、 When at power-on and the external control signal ALE is "H" → "L" was changed to the level, the output of the first shift register for resetting signal ARST is a predetermined time period "H" level is "H" level,
また第2から第4のシフトレジスタの出力は“L”レベルにイニシャライズされる。 The output from the second fourth shift register is initialized to "L" level. 次に、アドレスデータ入力時、第1ステップのNWEクロックに対応して正論理のLATPULA信号が出力されると、第1のシフトレジスタの出力信号が“H”レベルのため、ナンドゲートN Next, when the address data input and positive logic LATPULA signal is outputted corresponding to the NWE clock of the first step, the output signal of the first shift register is "H" for level, NAND gate N
AND2を介して負論理のアドレスラッチ制御信号LP Negative through AND2 logical address latch control signal LP
1が出力される。 1 is output. またパルス信号LATPULAの立ち下がりに対応してシフトレジスタが1段進んで、第2のシフトレジスタの出力は“H”レベル、また第1、第3、第4のシフトレジスタの出力は“L”レベルとなる。 Further advances the shift register one step in response to the falling of the pulse signal LATPULA, the output "H" level of the second shift register, also first, third, output of the fourth shift register is "L" the level. 次に第2ステップのNWEクロックに対応して再度LATPULA信号が出力されると、第2のシフトレジスタ回路の出力信号が“H”レベルのため、ナンドゲートNAND3を介して負論理のアドレスラッチ制御信号LP2が出力される。 Now again LATPULA signal in response to NWE clock of the second step are output, for the second output signal of the shift register circuit is "H" level, through the NAND gate NAND3 negative logic of the address latch control signal LP2 is output. またパルス信号LATPULAの立ち下がりに対応してシフトレジスタがさらに1段進み、第3のシフトレジスタの出力信号が“H”レベル、 The pulse signal falling on corresponding shift register LATPULA proceeds further one stage, the third output signal of the shift register is "H" level,
第1、第2、第4のシフトレジスタの出力信号が“L” First, second, output signal of the fourth shift register is "L"
レベルとなる。 The level. 同じように第3ステップNWEクロックに対応して、ナンドゲートNAND4を介してアドレスラッチ制御信号LP3が出力される。 Just as in response to the third step NWE clock, address latch control signal LP3 via the NAND gate NAND4 is output. 第3ステップのN The third step of N
WEクロックでアドレス入力が終了すると、第4のシフトレジスタの出力信号が“H”レベルとなり、ノアーゲートNOR2の出力信号である各シフトレジスタのCL When the address input ends with WE clock, the output signal of the fourth shift register becomes the "H" level, each shift register is the output signal of Noageto NOR2 CL
OCK入力信号は、“L”レベルに保持される。 OCK input signal is held at "L" level. またこのとき各シフトレジスタのCLOKB入力信号はナンドゲートNAND5により“H”レベルに保持される。 The CLOKB input signal of each shift register at this time is held at "H" level by a NAND gate NAND5. このため第4、第5ステップのNWEクロック信号が入力され、パルス信号LATPULAが発生しても第1、第2、第3のシフトレジスタの出力信号は“L”レベルを保持し、アドレスラッチ制御信号は出力されないよう構成されている。 Thus the 4, NWE clock signal of the fifth step is input, first it is pulse signal LATPULA is generated, the second output signal of the third shift register holds the "L" level, the address latch control signal is configured to not output. 【0022】このようにして、3ステップのNWEクロック信号でアドレス入力が終了すると、第3のラッチデータ制御信号LP3のレベル変化を受けて、Busy信号が出力され、ロウ・アドレスに対応したアドレスバッファ回路の内部アドレス信号に対応したワード線が選択される。 [0022] In this way, 3 Step address input NWE clock signal is completed, it receives the level change of the first latch data control signal LP3, Busy signal is output, the address buffers corresponding to the row address word line corresponding to the internal address signal of the circuit is selected. さらに所定の(10μsec )ディレイ時間の後、選択されたワード線にコントロールゲートが接続された1 After a further predetermined (10 .mu.sec) delay time, the control gate is connected to the selected word line 1
ページ分のメモリセルデータがビット線を介して読み出され、データレジスタにラッチされる。 Pages of the memory cell data is read out through the bit line is latched in the data register. 【0023】次にこのデータレジスタの内容を読み出すため外部制御信号NREを“H”→“L”→“H”に変化させた場合の読み出し動作について図5及び図9を使用して説明する。 Next will be explained using FIGS. 5 and 9 the read operation in the case of changing the external control signal NRE "H" → "L" → "H" to read the content of the data register. パルス信号PULはシリアル読み出し動作モードで外部制御信号REを“H”→“L”レベルに変化させた時出力される信号で、この信号PUL及びその反転信号PULBはそれぞれアドレスバッファ回路A0の入力端子Ai-1SとAi-1 SBに供給される。 Input terminal of the pulse signal PUL is a signal outputted when changing the external control signal RE to "H" → "L" level at the serial read operation mode, the signal PUL and the inverted signal PULB each address buffer circuit A0 It is supplied to the Ai-1S and ai-1 SB. ただしアドレス入力後の最初のカラム番地の読み出し時及びページアドレスが切り換ってデータレジスタ内容が書き換えられた後の最初のカラム番地の読み出し時は、Re However, during the reading of the first column address after the data register content is rewritten I conversion cut is read at the time and the page address of the first column address after the address input, Re
ad/Busy信号の“L”→“H”レベルへの変化に対応してパルス信号PULは出力されないよう構成されている。 Pulse signal PUL ad / a Busy signal "L" → in response to changes to "H" level is configured to not output. このように構成された半導体メモリでアドレス入力(図9はカラムアドレス=4番地を入力した場合)後に外部制御信号NREを“H”→“L”レベルに変化させると、4番地のデータレジスタの内容がI/O入出力端子に出力されI/O入出力端子は高インピーダンス状態から所定のレベルに変化する。 Thus semiconductor memory address input configured to (9 column address = If you enter a fourth address) is changed to an external control signal NRE the "H" → "L" level after, the data register address 4 contents I / O input-output terminal is output to the I / O output terminal changes from the high impedance state to a predetermined level. このとき前述したようにパルス信号PULは発生しないため、アドレスバッファ回路のバイナリ出力信号(=内部アドレス信号)は変化しない。 At this time the pulse signal PUL as described above does not occur, the binary output signal of the address buffer circuit (= internal address signal) does not change. 次に外部制御信号NREが“L”→“H”レベルに変化するとI/O入出力端子は高インピーダンス状態となる。 Then the external control signal NRE is "L" → "H" when changes to the level I / O output terminal becomes a high impedance state. 再度外部制御信号NREを“H”→“L”レベルに変化すると、今度はパルス信号PULが発生するため、アドレスバッファ回路ABUF0の内部アドレス信号A0Sは“L”→“H”レベルに変化する。 When changes to "H" → "L" level again the external control signal NRE, this time the pulse signal PUL is generated, the internal address signals A0S of the address buffer circuit ABUF0 changes to "L" → "H" level. その後この内部アドレス信号で選択されるデータレジスタの内容(カラムアドレス=5番地)がI/O入出力端子に出力される。 Then the contents of the data register selected by the internal address signal (column address = Address 5) is output to the I / O input and output terminals. その後外部制御信号NREを“L”→“H” Thereafter, the external control signal NRE "L" → "H"
レベルに変化するとI/O入出力端子に高インピーダンス状態となる。 If changes to the level a high impedance state to the I / O input and output terminals. 次に外部制御信号NREが“H”→ Next, an external control signal NRE is "H" →
“L”レベルに変化すると、パルス信号PULにより内部アドレスA0Sは“H”→“L”レベルへと変化するとともに、このA0Sの変化に応答してアドレスバッファ回路ABUF1の出力信号である内部アドレス信号A If changes to the "L" level, the internal address A0S by pulse signal PUL "H" → "L" with changes to the level, the internal address signal which is the output signal of the address buffer circuit ABUF1 in response to changes in the A0S A
1Sも“L”→“H”レベルへと変化する。 1S is also changed to the "L" → "H" level. このように内部アドレス信号A0S,A1S,A2Sで決定される内部アドレスは信号PULによりインクリメントされる。 Thus the internal address signals A0S, A1S, internal address determined by the A2S is incremented by the signal PUL. 4ステップ目に外部制御信号NREが“H”→ 4 th step to an external control signal NRE is "H" →
“L”レベルに変化すると内部カラムアドレス信号はすべて“H”レベルとなるため、信号COLENDが“L”→“H”レベルに変化する。 "L" everything changes to the level internal column address signal is "H" level, and therefore, signal COLEND changes to "L" → "H" level. この信号COLEN This signal COLEN
Dが“H”レベルのときに、外部制御信号REが“L” When D is at the "H" level, the external control signal RE is "L"
→“H”レベルに変化すると(4ステップ目)パルス信号PULが出力され内部アドレスはインクリメントされるとともにReady /Busy信号が“H”→“L”レベルに変化する。 → If changes to the "H" level (4 th step) Ready / Busy signal with an internal address pulse signal PUL is output is incremented is changed to "H" → "L" level. このように外部制御信号NREのクロックにより、入力されたアドレスで指定される番地から、カラムの最終番地まで連続読み出しが行なわれた後の内部カラムアドレスは0番地を示しており、ロウ・アドレス(ページアドレス)はインクリメントされる。 Thus by the clock of the external control signal NRE, from the address specified by the input address, the internal column address after the continuous reading has been performed up to the final address of the column indicates the 0 address, row address ( page address) is incremented. またBU The BU
SY信号の出力に応答して、新しく選択されたワード線にゲートが接続されたメモリセルデータが所定の読み出し時間後(10μsec )にデータレジスタに転送され、 In response to the output of SY signals are transferred to the data register the newly selected word line memory cell data whose gate is connected to the after a predetermined read time (10 .mu.sec),
チップがアクセス可能である事を示すREADY信号が Is READY signal indicating that the chip is accessible
Ready /Busy出力端子に出力される。 Is output to the Ready / Busy output terminal. チップがRead Chip Read
y状態に変化した後クロック外部制御信号NREを入力して読み出し動作を行なうと(5ステップ目)、Ready When the read operation by inputting a clock external control signal NRE after changed to y state (5 th step), Ready
/Busy信号が“L”→“H”アドレスに変化した後の最初の読み出し動作であるため信号PULは出力されず、 / Busy signal is "L" → signal PUL for a first read operation after the change to "H" address is not output,
カラムアドレス0番地のデータレジスタの内容が、I/ The contents of the data register of the column address 0 is, I /
O入出力端子に出力される。 O is output to the input and output terminals. 【0024】この後カラムの最終番地まで外部制御信号NREのクロックにより読み出しを行なうと、前述したようにReady /Busy出力端子には再度Busy信号が出力されるとともに、次のページアドレスのメモリセルデータがデータレジスタに転送される。 [0024] reads the clock of an external control signal NRE to the last address of the column after this, together with the re-Busy signal is output to the Ready / Busy output terminal as described above, the memory cell data of the next page address There is transferred to the data register. 内部アドレスが最終番地の読み出し時は、信号COLENDが“L”→ At the time of reading the internal address is the last address, the signal COLEND is "L" →
“H”レベルに変化するとともに、信号AENDも“L”→“H”レベルに変化する。 "H" with changes in level, the signal AEND also changes to "L" → "H" level. 最終番地読み出し後は次の外部制御信号NREで読み出し動作を行なわないように設定される。 After the last address read is set so as not to perform the read operation in the next external control signal NRE. このため、最終番地読み出し後信号AENDが“H”レベルに変化すると、Ready /Busy出力端子にはREADY信号が保持されたままになり、外部制御信号NREが“L”→“H”レベルに変化してもパルス信号PULは出力されないよう構成される。 Therefore, when the last address read signal after AEND is changed to "H" level, Ready / the Busy output terminal remains READY signal is held, the external control signal NRE is "L" → "H" change in the level pulse signal PUL be is configured to not output. またBUSY信号が出力されないため、メモリセルデータのデータレジスタへの転送も行なわれない。 Since the BUSY signal is not output, not performed the transfer to the data register of the memory cell data. このように、 in this way,
1チップの最終アドレスまで読み出しが行なわれた場合に、アドレスがインクリメントされてアドレス0番地のメモリセルデータが読み出されないように信号AEND If the read is performed up to the final address of the 1-chip, the address signal so that is not read memory cell data is incremented address 0 AEND
が制御している。 There has been control. 【0025】このように構成された半導体メモリにおいて連続データ読み出しを行なう場合のメモリ制御チップのプログラムのシーケンスを図10に示す。 [0025] shows a sequence of memory control chip program for performing a continuous data read in the semiconductor memory having such a configuration in FIG. 10. 本実施例の半導体メモリチップでは、チップがアクセス可能状態であれば常に同じアクセイタイム(70nsec)で読み出しが可能であり、かつカラムアドレス(ページ内アドレス)が最終番地かどうか判定するプログラムを必要としない。 The semiconductor memory chip of the present embodiment, the chip is capable of reading always the same access Lee time (70 nsec) if accessible state, and the column address (page address within) requires determining program whether the final address no. このため任意のページ内アドレス長のチップを使用してもメモリ制御チッププログラムを変更する必要がなく、多数個のメモリを使用した場合でも簡単なメモリ制御チッププログラムで多数個のメモリを管理できる利点がある。 Therefore it is not necessary to change the memory control chip program be used any page in the address length of the chip, advantages that can manage a large number of memories with a simple memory controller chip program even when using a large number of memory there is. 図11は、このように構成された半導体メモリを多数個使用する場合の連続例を示したもので、外部制御信号NCEを最上位アドレスとして使用することにより、このシステムを1つの半導体メモリのビット容量以上のメモリ容量を持つ1つの半導体メモリのように管理することが可能となる。 Figure 11 shows a continuous example in which a large number using the semiconductor memory having such a configuration, by using the external control signal NCE as the most significant address bits of the system one semiconductor memory it is possible to manage as a single semiconductor memory having a memory capacity of more than capacity. 【0026】図12は、前述した半導体メモリに書き込みを行なう場合の外部制御信号の入力波形と、データ入力タイミングを示す図面である。 [0026] FIG. 12 is a diagram showing an input waveform of the external control signal when writing to the semiconductor memory described above, the data input timing. まずコマンドデータ入力モードでシリアルデータ入力コマンド80Hが入力されると、チップはプログラムスタート番地を入力するアドレス入力モードとなる。 First, when the command data input mode serial data input command 80H is inputted, the chip is an address input mode for inputting the program start address. アドレス入力モードでは、前述の読み出しモードと同様に外部制御信号NWEの3ステップのクロックでカラムアドレス及びページアドレスをそれぞれのアドレスバッファ回路に取り込み、各内部アドレス信号を入力アドレスデータに対応した所定の論理レベルに設定する。 The address input mode, captures the column address and page address in three steps of a clock Similarly external control signal NWE the aforementioned read mode to each of the address buffer circuit, a predetermined logic corresponding to the input address data to the internal address signals set to level. 前述の読み出しモードでは、3ステップ目のアドレス情報入力後、Ready/Busy出力端子にはBusy信号が出力され、メモリセルデータがデータレジスタに転送されるが、シリアルデータ入力モードではReady /Busy出力端子にReady信号が保持されるよう構成されており、メモリセルデータがデータレジスタに転送される読み出し動作は行なわれない。 In the above reading mode, three steps of the address information after the input, the Ready / Busy output terminal is output Busy signal, but the memory cell data is transferred to the data register, the serial data input mode Ready / Busy Output terminal to being configured Ready signal is held, the read operation of the memory cell data is transferred to the data register is not performed. またシリアルデータ入力コマンド80Hが入力されるとデータレジスタ内のデータがすべて“H”レベルにイニシャライズされる。 The data of the serial data input command 80H is input data register is initialized to all "H" level. 【0027】この動作を図13のデータレジスタ回路及び図14のタイミングチャートを使用して説明する。 [0027] be described with reference to a timing chart of the data register circuit, and 14 in FIG. 13 this operation. 図13は各ビット線に1つづつ設けられたデータレジスタ回路で、クロックドインバータCINV5及びCINV Figure 13 is a data register circuit provided one for each bit line, the clocked inverters CINV5 and CINV
6はデータラッチの働きをし、かつクロックドインバータCINV5はデータ読み出し時センスアンプの役目を行なう。 6 acts as a data latch, and the clocked inverter CINV5 performs the role of a data read sense amplifier. またゲートに信号PREが供給されたNチャネルトランジスタはデータラッチ部をプリチャージする時に使用され、この時ビット線とデータラッチ部はゲートに信号BLCDが供給されたNチャネルトランジスタにより電気的に切り離される。 The N-channel transistors signal PRE is supplied to the gate is used to precharge the data latch portion, this time bit lines and the data latch portion is electrically disconnected by N-channel transistor having a signal BLCD is supplied to the gate . さらにこのデータレジスタ回路はゲートにカラムデコーダ出力信号CSLjが入力されたカラムゲートトランジスタを介して各I/O毎に1本づつ設けられた共通バスラインIOi/IOiBに接続されている。 The data register circuit are connected to a common bus line IOi / IOiB provided one by one for each I / O via the column gate transistor column decoder output signal CSLj is input to the gate further. まずシリアルデータ入力コマンド80 First serial data input command 80
HがI/O入力出力端子より入力されると、すべてのカラムゲートトランジスタが非導通状態で信号SENB, When H is input from the I / O input output terminals, all of the column gate transistor is in a non-conducting state signals SENB,
RLCHBが“H”レベルに、また信号SEN,RLC The RLCHB the "H" level, and the signal SEN, RLC
Hが“L”レベルに変化するため、クロックドインバータCINV5及びCINV6は非活性となる。 Since H is changed to "L" level, the clocked inverters CINV5 and CINV6 become inactive. それと同時にプリチャージ信号PREが“H”レベルに変化するため、全データレジスタ内のノードBLjは“H”レベルにプリチャージされる。 At the same for changing the precharge signal PRE is "H" level at the same time, the node BLj of all data in the register is precharged to "H" level. このプリチャージ動作後信号SENが“L”→“H”レベルへ、また信号RLCHB To this precharge operation after the signal SEN is "L" → "H" level, and the signal RLCHB
が“H”→“L”レベルへ変化しノードNBLjは“L”レベルに設定される。 There "H" → "L" changes to level node NBLj is set to "L" level. このようにしてノードBL Node BL in this way
j,NBLjの設定が終了した後、信号SENBが“H”→“L”、また信号RLCHが“L”→“H”レベルに変化して、前述の設定データがデータレジスタ回路にラッチされる。 j, after the setting of NBLj is completed, the signal SENB is "H" → "L", and the signal RLCH is changed to "L" → "H" level, the above-described setting data is latched in the data register circuit . このイニシャライズ動作によりすべてのデータレジスタのノードBLjは“H”レベルとなり、すべてのデータレジスタのデータは“1”に設定される。 Node BLj of all data registers by this initialization operation becomes "H" level, data of all of the data register is set to "1". その後アドレス入力動作が終了すると、信号SD Thereafter, when the address input operation is completed, the signal SD
ICが“L”→“H”レベルに変化するため、共通バスラインIOi/IOiBに、書き込みデータ及びその反転データがI/O入出力端子より転送される。 Since IC is changed to "L" → "H" level, the common bus line IOi / IOiB, write data and the inverted data is transferred from the I / O input and output terminals. 次に外部制御信号NWEが“L”レベルとなっている間入力されたカラムアドレス(5番地)に対応するカラムデコーダ出力信号CSL6が“H”レベルとなる。 Then the column decoder output signal CSL6 corresponding to the column address (Address 5) which is between the input external control signal NWE is "L" level to the "H" level. 共通バスラインを駆動するバッファインバータBUF1及びBUF2 Buffer inverters BUF1 and BUF2 drives the common bus line
の電流駆動能力はクロックドインバータCINV5及びCINV6より充分大きく設定されるため、カラムデコーダ出力信号CSL6によって選択されるデータレジスタのラッチ内容は、共通バスライン上の書き込みデータに書き換えられる。 The current driving capability to be sufficiently larger than the clocked inverter CINV5 and CINV6, latch content of the data register selected by the column decoder output signal CSL6 is rewritten to the write data on the common bus line. このようにして5番地より7番地まで外部制御信号NWEのクロックによりデータ入力が行なわれる結果、カラムアドレス0番地から4番地までのデータレジスタの内容はイニシャライズされたときのデータ“1”がラッチされており、カラムアドレス5番地から7番地まではI/O入出力端子から入力されたデータがラッチされている。 In this way, the results of data input by the clock of the external control signal NWE to 7 address from address 5 is carried out, the contents of the data register from the column address 0 to 4 address data "1" is latched when it is initialized and which, from the column address 5 through address 7 data input from the I / O input-output terminal is latched. このデータ入力モード後コマンド入力モードでプログラムコマンド10Hを入力すると、チップはメモリセルへのデータ書き込みを行なう。 If you enter a program command 10H in the data input mode after the command input mode, the chip performs data writing to the memory cell. 【0028】このデータ書き込み時、ラッチ回路の電源VBITHはV cc電位から10VのVDPI電位に変化する。 [0028] During the data writing, the power VBITH latch circuit is changed to VDPI potential of 10V from V cc potential. また同時に信号BLCDの電位は0Vから12V The potential of the signal BLCD simultaneously to 12V 0V
程度の高電位となり、ビット線とラッチ回路が電気的に接続される結果、データレジスタのデータが“1”であるビット線はVDPI電位に設定され、データレジスタのデータが“0”であるビット線は0Vに設定される。 Becomes the high potential of the extent, the result of the bit line and latch circuit are electrically connected, the data of the data register is "1" bit line is set to VDPI potential, data in the data register is "0" bit line is set to 0V.
このためデータレジスタのデータが“0”であるビット線に接続されており、ワード線により選択されたメモリセルの浮游ゲートに電子が注入され、“0”データがメモリセルに書き込まれる。 Thus data in the data register is connected to the bit line is "0", electrons are injected into the floating gates of the memory cells selected by the word line, "0" data is written into the memory cell. 上記書き込み動作中はReady The above during a write operation Ready
/Busy出力端子よりBusy信号が出力され、所定の書き込み時間が経過すると、自動的にREADY信号が出力されるように設定されている。 / Busy Output terminal Busy signal is output from, a predetermined write time has elapsed, is automatically set to READY signal is outputted. この書き込み動作が正常に終了したかどうかは、コマンド入力モードで70H Whether the write operation was successful, 70H in the command input mode
のフラグリードコマンドを入力することにより、内部レジスタに記憶された自動ベリファイの結果をI/O入出力端子より読み出すことが可能である。 By inputting a flag read command, it is possible to read the results of the automatic verification stored in the internal register from I / O input and output terminals. このようなフラグリード機能は、従来の半導体メモリでも実用化されている機能であるので、説明は省略する。 Such a flag read function is a function that has been put to practical use in the conventional semiconductor memory, and a description thereof will be omitted. 【0029】このように構成された半導体メモリの2番地から7番地までデータを書き込む場合の、メモリ制御チッププログラムシーケンスを図15に示す。 [0029] shown in the case of writing data from the address 2 of the semiconductor memory having such a configuration to address 7, the memory control chip program sequence in Figure 15. 本発明の実施例の半導体メモリを使用することにより、1ページ内の途中のアドレスからデータを入力し、スタートカラムアドレス以前のデータを自動的に所定のデータにイニシャライズすることが可能となるため、図31の従来例で示すダミーデータ入力命令を行なう必要がなく、プログラム時間を短縮することが可能となる。 Because by using the semiconductor memory of the embodiment of the present invention, by entering the data from the middle of the address in one page, it is possible to initialize the automatic prescribed data start column address previous data, it is not necessary to perform a dummy data input command shown in the conventional example of FIG. 31, it is possible to shorten the programming time. 【0030】次に本実施例の半導体メモリのアドレスレジスタリード機能について説明する。 [0030] Next, the address register read function of the semiconductor memory of this embodiment will be described. この機能は、データ読み出し時及びデータ書き込み時にアドレス入力した後に内部アドレスが正常にラッチされているか、又は外部制御信号NWEクロックで内部アドレスがインクリメントされている途中で、アドレスレジスタ内にラッチされている内部アドレス情報を読み出したい時に使用される。 This feature, or an internal address after the address input during data read and data write are properly latched, or in the middle of the internal address in the external control signal NWE clock is incremented, and is latched in the address register It is used when you want to read the internal address information. 【0031】図16は本実施例回路でアドレスレジスタの内容を読み出す場合の外部制御信号の入力タイミングを示す図面である。 [0031] FIG. 16 is a view showing input timing of the external control signal when reading the contents of the address register in the embodiment circuit. 図17は、本実施例の不揮発性半導体装置の出力バッファ回路の回路図を示しており、図1 Figure 17 shows a circuit diagram of an output buffer circuit of the nonvolatile semiconductor device of this embodiment, FIG. 1
8は図17の信号AREG1〜3及びNAREG1〜3 8 signal AREG1~3 and NAREG1~3 of 17
の信号を作成するアドレスレジスタリード制御回路の回路図を示している。 Shows a circuit diagram of the address register read control circuit for generating a signal. 図18中のシンボル第1のシフトレジスタ及び第2〜4のシフトレジスタはそれぞれ図7及び図8のシフトレジスタ回路を表わしている。 First shift register and the second to fourth shift registers symbols in FIG. 18 represents a shift register circuit of FIGS. 7 and 8, respectively. まずコマンド入力モードでE0Hを入力すると、チップは、レジスタ読み出しモードになり、図18の信号ADDRが“L”→“H”レベルに変化するとともに、所定の期間の正論理のパルス信号ARRSTにより、図18の各シフトレジスタの出力ノードAS1,AS2,AS3,A Turning first to enter E0H command input mode, the chip will become register read mode, the changes in the signal ADDR is "L" → "H" level in Fig. 18, the positive logic pulse signal ARRST predetermined time period, the output node of the shift register in FIG. 18 AS1, AS2, AS3, a
S4はそれぞれ“H”,“L”“L”,“L”レベルにリセットされる。 S4 are respectively "H", "L" "L", "it is reset to L" level. レジスタ読み出しモード以前にチップが読み出しモードになっていると、図17のクロックドインバータCINV7の制御信号READ/NREAD If the register read mode before the chip is in read mode, the control signal READ / NREAD of the clocked inverter CINV7 of 17
はそれぞれ“H”/“L”レベルとなっているため、ノードOUTにはカレントミラー回路CMで検出された共通バスラインIOo Bのデータが転送されている。 Since that is the respective "H" / "L" level, the node OUT data of the common bus line Ioo B detected by the current mirror circuit CM is transferred. 次にレジスタ読み出しモードになると、信号READは“H”→“L”レベルに変化するためクロックドインバータCINV7は非活性状態となるが、ノードOUTには電流駆動能力がクロックドインバータCINV7〜1 Now becomes register read mode, the signal READ is "H" → "L" is clocked inverter CINV7 for changing the level is deactivated, the node clocked inverter current driving capability to OUT CINV7~1
0より小さく設定されたインバータで形成されるラッチ回路LATが接続されているため、ノードOUTのレベルはレジスタ読み出しモード以前のレベルに保持される。 Since the latch circuit LAT formed by small set inverters than 0 is connected, the level of the node OUT is held in the register read mode previous level. 次にアドレスレジスタの内容を読み出すため、外部制御信号NREを“L”レベルに変化させると図18のノードADRのレベルが“L”→“H”レベルに変化し、信号AREG1はノードAS1の“H”レベルに応答して“H”レベル変化する。 Next, in order to read the contents of the address register, the external control signal NRE "L" is varied to the level the level of the node ADR of FIG. 18 changes to "L" → "H" level, the signal AREG1 node AS1 " H "level in response" H "level changes. このため図17のクロックドインバータCINV8は活性状態となり、ノードO Therefore clocked inverter CINV8 in FIG 17 is activated, the node O
UTには内部アドレス信号A0Sの論理レベルに対応したデータがラッチされる。 The UT data corresponding to the logic level of the internal address signals A0S is latched. 図17の信号BUSはReady Signal of FIG. 17 BUS is Ready
/Busy入出力端子に出力される信号と逆位相の内部BU / Busy internal BU signals and opposite phase output to the input and output terminal
SY信号でありレジスタ読み出しモードのときチップはアクセス可能状態であるから、信号BUSは“L”レベルとなっている。 Since the chip when it registers the read mode and SY signal is accessible state, the signal BUS is "L" level. このため外部制御信号NREが“L” For this reason an external control signal NRE is at the "L"
レベルに変化すると、ノードOEは“L”→“H”レベルに変化し、ノードOUTにラッチされている内部アドレス信号A0Sと同位相の信号が入出力端子I/O0に出力される。 If changes in level, the node OE is "L" → "H" change in the level, the signal of the internal address signals A0S the same phase that is latched to the node OUT is outputted to the input-output terminal I / O0. このとき入出力端子I/O0,1,2にはそれぞれ内部アドレス信号A0S,A1S,A2Sと同位相の信号が出力されるよう構成することにより、1ステップ目の外部制御信号NREクロックにより、内部アドレスA0〜A2を同時に読み出すことが可能である。 In this case input-output terminal I / O0,1,2 respective internal address signal A0S to, A1S, by configuring such that the signal A2S the same phase are output by an external control signal NRE clock first step, the internal it is possible to read the address A0~A2 at the same time.
次に外部制御信号NREを“L”→“H”レベルに変化させると、ノードADRが“L”レベルとなりクロックドインバータCINV8が非活性状態となる。 Then the external control signal NRE "L" → "H" is varied in level, the clocked inverter CINV8 becomes node ADR is "L" level is inactive. さらにこの外部制御信号NREの変化に応答して図19に示すように負論理のパルス信号AREGPULが形成され図1 Furthermore the external control signal in response to changes in NRE, as shown in Figure 19 of the negative logic pulse signal AREGPUL is formed Figure 1
8のシフトレジスタの出力ノードAS1が“H”→ Output node AS1 of the shift register of 8 "H" →
“L”レベルへ、また出力ノードAS2が“L”→ "L" to the level, and the output node AS2 "L" →
“H”レベルへと変化する。 Changes to "H" level. このため2ステップ目の外部制御信号NREの“H”→“L”レベルへの変化で信号AREG2が“H”レベルとなり、クロックドインバータCINV9を介して内部アドレス信号A3Sの論理レベルに対応したデータがノードOUTにラッチされる。 Therefore signal AREG2 becomes "H" level change to "H" → "L" level of the second step of the external control signal NRE, data corresponding to the logic level of the internal address signal A3S via the clocked inverter CINV9 There is latched to the node OUT. またこのとき、ノードOEのレベルも“L”→ Also, at this time, the level of node OE "L" →
“H”に変化するため、入出力端子I/O0には、内部アドレス信号A3Sと同位相の信号が出力される。 To change to "H", the input and output terminals I / O0, the signal of the internal address signal A3S the same phase are outputted. それと同時にI/O1,I/O2にはそれぞれ内部アドレスA4Sと、A5Sと同位相の信号が出力されるよう構成されている。 An internal address A4S respectively the same simultaneously for I / O1, I / O2, and is configured to signal the A5S the same phase are outputted. 2ステップ目で外部制御信号NREが“L”→“H”レベルに変化するとパルス信号AREG The external control signal NRE in the second step is changed to "L" → "H" level when the pulse signal AREG
PULにより、図18シフトレジスタ回路の出力ノードAS2は“H”→“L”レベルへ、また出力ノードAS The PUL, the output node AS2 in Figure 18 the shift register circuit to "H" → "L" level, and the output node AS
3は“L”→“H”レベルへ変化する。 3 is changed to the "L" → "H" level. 3ステップ目で外部制御信号NREが“H”→“L”レベルに変化すると、信号AREG3に応答して内部アドレス信号A6S 3 Step th external control signal NRE is "H" → "L" is changed to the level, the internal address signal A6S in response to a signal AREG3
と同位相の信号が入出力端子I/O0に出力される。 Signals having the same phase is outputted to the output terminals I / O0 and. このとき、入出力端子I/O1,I/O2にはそれぞれ内部アドレス信号A7S,A8Sと同位相の信号が出力されるように構成される。 At this time, input and output terminals I / O1, I / each of the O2 internal address signal A7S, configured as signal A8S the same phase are outputted. 3ステップ目で外部制御信号R 3 external control signals at th step R
Eが“L”→“H”レベルに変化すると、シフトレジスタの出力ノードAS4が“H”レベルに変化するため、 When E changes to "L" → "H" level, the output node AS4 of the shift register to change to "H" level,
信号AREGPULに応答してシフトレジスタの出力レベルが変化しなくなる。 The output level of the shift register does not change in response to a signal AREGPUL. このため第4ステップ目の外部制御信号NREクロックを入力しても信号AREG1〜 Therefore enter the fourth step th external control signal NRE clocks signal AREG1~
3は“H”レベルとならず、最後にノードOUTにラッチされている内部アドレスA0Sと同位相の信号が入出力端子I/O0に出力されることになる。 3 "H" does not become level, the internal address A0S the same phase signal the last latched in the node OUT will be output to the input-output terminal I / O0. 再度レジスタリードコマンドEOHを入力すれば、パルス信号ARR By entering again register read command EOH, pulse signals ARR
STによりシフトレジスタの内容がリセットされ、内部アドレスA0〜A8を再度読み出すことができる。 The contents of the shift register is reset by ST, it is possible to read the internal address A0~A8 again. 【0032】次にデータレジスタリード機能について説明する。 [0032] Next, the data register read function will be explained. この機能は書き込みモードでデータ入力後にデータレジスタの内容を確認するため使用される。 This function is used to verify the contents of the data register after data input in write mode. 図16 Figure 16
に示すように、コマンド入力モードでレジスタリードコマンドEOHを入力すると、図5のアドレスバッファ回路にラッチされている内部カラムアドレスを0番地にクリアする正論理のパルス信号DATARPULが発生される。 As shown in, by entering the register read command EOH command input mode, positive logic pulse signal DATARPUL is generated to clear the address 0 of the internal column address latched in the address buffer circuit of FIG. このため、前述の読み出し動作で説明したように、外部制御信号NREをクロックで入力すると内部アドレス0番地から最終カラム番地まで、データ入力モードで入力したデータレジスタの内容を連続して読み出すことができる。 Therefore, as described in the previous read operation, it is possible by entering an external control signal NRE with the clock from the internal address 0 to the last column address, read the contents of the data register entered in the data input mode continuously . ただし、前述した読み出しモードの場合、最終のカラムアドレス番地を読み出すと自動的にRe However, automatically Re when the case of the read mode described above, reads the final column address number
ady /Busy出力端子からBusy信号が出力されるが、 While Busy signal from ady / Busy output terminal is output,
レジスタ‐読み出しモードでは、前述の信号ADDRのレベル変化に応答して、Ready /Busy出力端子にはRe Register - In the read mode, in response to a level change of the aforementioned signal ADDR, the Ready / Busy output terminal Re
ady信号が保持され、Busy信号が出力されないよう構成されている。 ady signal is held, is configured to Busy signal is not output. さらに、前述した読み出しモードで最終のカラムアドレス番地を読み出すと自動的にロウ・ Furthermore, automatically row reading the column address number of the last read mode described above
アドレスがインクリメントされるが、レジスタ‐読み出しモードでは、信号ADDRによりロウ・アドレスがインクリメントされなよう制御される。 Although the address is incremented, registers - In read mode, the row address by the signal ADDR is controlled incremented as. このため、データレジスタ読み出しモードでデータレジスタの内容を確認した後、書き込み動作を行なっても、データレジスタ読み出しモード以前に入力された所定のロウ・アドレスのメモリセルに正常にデータレジスタの内容の書き込みを行なうことができる。 Therefore, after confirming the contents of the data register in the data register read mode, even when subjected to the write operation, writing the contents of the normal data register in a memory cell of a given row address input to the data register read mode previously it can be carried out. 【0033】次に本実施例の半導体記憶メモリにおいて、電源投入時に内部アドレスレジスタ及びデータレジスタがリセットされる動作を説明する。 [0033] Next, in the semiconductor storage memory of this embodiment, the internal address register and data register will be described the operation which is reset at power-on. 本実施例では電源投入時は外部制御信号NWPを“L”レベルに設定し、電源投入後に外部制御信号NWPを“H”レベルに設定することにより、内部アドレスレジスタ及びデータレジスタがリセットされよう構成される。 When the power is turned on in this embodiment sets the external control signal NWP to "L" level, by setting an external control signal NWP to "H" level after the power is turned on, the internal address register and data register will be reset configuration It is. 外部制御信号NWPは、他の外部制御信号にノイズが発生し、チップが誤まってデータレジスタの内容の書き換え、メモリセルへのデータ書き込み/消去を行なうことを防止するため、それらのモードを実行可能か否かを制御するため設けられた外部制御信号である。 External control signal NWP the noise is generated in another external control signal, it rewrites the contents of the data register waiting chip erroneous, to prevent performing data write / erase of the memory cells, perform their mode an external control signal which is provided to control the availability or not. 図2の動作モード表に示されるように、外部制御信号NWPが“L”レベルのとき、データ入力、プログラム/消去、メモリセルからデータレジスタへのデータ転送動作が行なわれないようチップは構成される。 As shown in the operating mode table of Figure 2, when the external control signal NWP is "L" level, the data input, the program / erase, chip so that the data transfer operation from the memory cell to the data register is not performed is constituted that. データ入力動作を禁止するには外部制御信号NWPが“L”レベルのとき図5の信号PUL When the prohibit data input operation is an external control signal NWP is "L" level signal of FIG. 5 PUL
を“H”レベルに保持し、内部アドレスのインクリメント動作が行なわれないように構成すると、図13のデータレジスタ回路のリセット動作を行なうプリチャージ信号PREの発生と、信号SEN/SENB,RLCH/ Held at "H" level, when configured to increment operation of the internal address is not performed, and the generation of the precharge signal PRE for performing a reset operation of the data register circuit 13, the signal SEN / SENB, RLCH /
RLCH5,CSLjによる共通バスラインからデータレジスタのデータ転送及びラッチ動作が禁止されるよう構成すればよい。 RLCH5, data transfer and latching operation of the data register from the common bus line according CSLj may be configured to be prohibited. 【0034】図21(a)、(b)、(c)はプログラム/消去のコマンド入力回路の回路図であり、信号CM [0034] FIG. 21 (a), the a circuit diagram of (b), (c) a program / erase command input circuit, signal CM
DWESは、コマンド入力モードのとき外部制御信号N DWES the external control signal when the command input mode N
WEに応答して“H”→“L”レベルに変化する。 In response to the WE changes to the "H" → "L" level. またCMDWESBはCMDWESの逆相の信号である。 The CMDWESB is a signal having a phase opposite to that of the CMDWES. このため、コマンドモードでI/O入出力端子に所定のコマンドコードが入力されると、対応するコマンド入力回路の制御信号が“H”レベルになる。 Therefore, when a predetermined command code to the I / O input and output terminals in the command mode is entered, the control signals of the corresponding command input circuit becomes "H" level. プログラム/消去の内部動作は、図21に示すそれぞれのコマンド回路の出力信号RROG/ERASEにより制御されているため、外部制御信号NWPと同相の内部信号WPSBで信号RROG/ERASEが“H”レベルになるのを禁止することにより、外部制御信号NWPが“L”レベルのときプログラム/消去動作が行なわれないように構成されている。 Internal operation of the program / erase, since it is controlled by an output signal RROG / ERASE each command circuit shown in FIG. 21, the signal RROG / ERASE inside signal WPSB external control signal NWP same phase to the "H" level by prohibiting consisting of a, and is configured to program / erase operation when the external control signal NWP is "L" level is not performed. さらにメモリセルからデータレジスタへのデータ転送動作は、Ready /Busy出力端子に出力される信号と逆相の内部信号が“L”→“H”レベルへと変化することを検知して行なわれるため、前述の内部信号WP Further data transfer operation from the memory cell to the data register, Ready / internal signal Busy signal outputted to the output terminal and the reverse phase is "L" → "H" to the change order is performed by detecting that the level , the above-described internal signal WP
SBでこの信号を“L”レベルに保持することで外部制御信号NWPがLレベルのときデータ転送動作が禁止される。 External control signal NWP by holding the signal to "L" level with SB data transfer operation at the L level is prohibited. このように外部制御信号NWPは、データレジスタの内容の書き換え、メモリセルへのデータ書き込み/ Thus the external control signal NWP rewrites the contents of the data register, the data of the memory cell write /
消去動作を禁止するため使用されるとともに、電源投入時に、内部アドレスレジスタ及びデータレジスタの内容をイニシャライズするためにも使用される。 Together are used to inhibit erase operation, at power-on is also used to initialize the contents of the internal address register and data register. 図21 Figure 21
(c)は、リセットパルス発生回路を示しており、外部制御信号NWPが“L”→“H”レベルに変化するとき、正論理のリセットパルスRSTが発生される。 (C) shows a reset pulse generating circuit, when the external control signal NWP is changed to "L" → "H" level, positive logic reset pulse RST is generated. このリセット信号RSTは図4のアドレスバッファ回路に入力されるており、すべてのアドレスバッファ回路の出力信号AiSは正論理のリセット信号RSTにより“L” The reset signal RST is inputted to the address buffer circuit of FIG. 4, the output signal AiS all address buffer circuit by a positive logic reset signal RST "L"
レベルにリセットされ、内部アドレスは0番地にリセットされる。 Is reset to level, the internal address is reset to address 0. また図6に示すデータラッチ制御信号発生回路に入力されるリセット信号ARSTも、リセット信号RSTに対応して正論理で出力されるため、データラッチ制御信号発生回路のシフトレジスタの出力ノードのレベルも前述したように所定のレベルに設定される。 Also reset signal ARST input to the data latch control signal generating circuit shown in FIG. 6, to be output in positive logic in response to a reset signal RST, the level of the output node of the shift register of the data latch control signal generating circuit It is set to a predetermined level as described above. また図18に示すアドレスレジスタリード制御回路に入力されるリセット信号ARRSTもリセット信号RSTに対応して出力されるため、各シフトレジスタ回路の各出力ノードは前述した所定のレベルにリセットされる。 Further, since the reset signal ARRST inputted to the address register read control circuit shown in FIG. 18 is also output in response to the reset signal RST, the output node of each shift register circuit is reset to a predetermined level as described above. また各データレジスタのラッチデータは、リセット信号RS The latched data of each data register, the reset signal RS
Tにより“1”データにリセットされる。 "1" is reset to the data by the T. この信号RS This signal RS
Tによるリセット動作は、データ入力モードでデータ入力コマンド80Hを入力した後のデータレジスタ初期設定動作と同じてあり、カラムゲートトランジスタCSL Reset operation by T is Yes same in the data register initialization operation after the input data input command 80H in the data input mode, the column gate transistors CSL
jが非導通状態で信号PREによるプリチャージ動作と、信号SEN/SENB及び信号RLCH/RLCH A precharge operation by signal PRE at j is non-conducting state, the signal SEN / SENB and signal RLCH / RLCH
Bによるラッチ動作を行なう。 It performs a latch operation by B. このように構成された不揮発性半導体装置では電源投入時、外部制御信号NC When the power is turned on in the thus configured nonvolatile semiconductor device, the external control signal NC
E,CLE,ALEが不定状態でも外部制御信号NWP E, CLE, an external control signal NWP even ALE is undefined state
を“L”レベルに固定することにより書き込み/消去の誤動作を禁止することができ、電源電圧が所定のレベルになった後外部制御信号NWPを“L”→“H”レベルに変化させることにより確実にチップ内部のラッチ回路をリセットすることが可能である。 Can prohibit a malfunction of write / erase by fixing the "L" level, by the power supply voltage is changed to "L" → "H" level external control signal NWP after reaches a predetermined level certainly it is possible to reset the latch circuits in the chip. 【0035】次に、本発明のさらに異なる実施例を説明する。 Next, a description will be given of still another embodiment of the present invention. 図32はアドレスバッファ回路を示し、シンボル表記したアドレスバッファABUFは第1の実施例のものと同一のものを示す。 Figure 32 shows the address buffer circuit, an address buffer ABUF that symbol notation indicating the the same as that of the first embodiment. 本実施例では、カラムアドレスバッファA0〜A2の出力側にさらにもう一段のラッチ回路ACLiが接続されている。 In this embodiment, yet another stage of the latch circuit ACLi on the output side of the column address buffer A0~A2 is connected. このシンボル表記の内容は図33に示す通りである。 The contents of this symbolic representation is shown in Figure 33. ラッチ制御信号REP, Latch control signal REP,
REPBは互いに逆相の信号である。 REPB are opposite phase signals from each other. REPが“H”になると、アドレスバッファABUF0〜2の出力信号A If REP becomes "H", the output signal A of the address buffer ABUF0~2
0〜2をとり込み、REPが“L”の間データを保持する。 Incorporation of 0 to 2, REP holds data during "L". このようにしてラッチ回路に現在のアドレスを保存しておき、アドレスバッファ回路自体のアドレスデータを前もってインクリメントすることにより、アドレスバッファ回路のインクリメントに要する時間を短くすることができる。 Thus to keep the current address to the latch circuit, by advance increment the address data of the address buffer circuit itself, it is possible to shorten the time required for incrementing the address buffer circuit. 【0036】図35は、データレジスタにラッチされたデータを、データ出力バッファまで転送する回路である。 [0036] Figure 35, the data latched in the data register is a circuit for transferring to the data output buffer. SDiBは、データレジスタにラッチされたデータが、図13のバスラインIOi,IOiBを通じて、カレントミラー型のセンスアンプに入力されて増幅された後の信号である。 SDiB the data latched in the data register, the bus line IOi in FIG. 13, through IOiB, a signal after being amplified is input to the current mirror type sense amplifier. SDiBは、信号CENAが“H”となることによりラッチAに入力され、CENAが“L” SDiB the signal CENA is inputted to the latch A by an "H", CENA is "L"
となるとラッチAがデータを保持する。 When it comes to the latch A holds data. さらにCENB In addition CENB
Bが“H”となるとラッチBにデータが転送され、CE B data is transferred to the becomes "H" latch B, CE
NBBが“L”となることによりラッチBがデータ保持する。 NBB latch B is data held by becomes "L". このような回路を用いることにより、ラッチBのデータをチップ外部に出力しながら、データレジスタから次アドレスのデータをラッチAにとり込むことが可能となる。 By using such a circuit, while the output data of the latch B to outside the chip, it becomes possible to from the data register Komu takes the data of the next address latch A. 【0037】本発明の回路をシリアルリードに適用した場合について説明する。 The case will be described in which the circuit of the present invention is applied to a serial read. 図34は、ランダムアクセスとシリアルアクセスの1サイクル分について、主要信号の動作を示したタイミングチャートである。 Figure 34, for one cycle of the random access and serial access is a timing chart showing the operation of the main signal. 信号PRE, Signal PRE,
BLCD,SEN,SENB,RLCH,RLCHBは図13に示した信号であり、ランダムアクセス時は図3 BLCD, SEN, SENB, RLCH, RLCHB is a signal shown in FIG. 13, when random access is 3
4に示したように変化する。 Change as shown in 4. アドレス3ステップ入力後あるいはシリアルアクセスの後、ランダムリードに入り、Ready状態になった後、前動作で選択されていたワード線を非選択にし、アクセスしようとするワード線を選択する。 After the address 3 steps after input or serial access enters the random read, after it becomes Ready state, the word line which was selected in the previous operation to the non-selected, selects a word line to be accessed. この後、信号PREが“H”になり、ビット線及びデータレジスタがプリチャージされる。 Thereafter, the signal PRE becomes "H", the bit lines and the data register is precharged. このとき、BLCDは“H”となっており、ビット線とデータレジスタとは接続されている。 At this time, BLCD has become a "H", and is connected to the bit line and the data register. その後、PREが“L”となり、次に信号SENが“L”→“H”→ Then, PRE becomes "L", then the signal SEN is "L" → "H" →
“L”、RLCHBが“H”→“L”→“H”となることにより、データレジスタ内のノードBLjに“H”レベルがラッチされる。 "L", by the RLCHB is "H" → "L" → "H", "H" level to the node BLj in the data register is latched. その後、信号RDENBRが“H”となり、選択した8nandセルのコントロールゲートに所定の電圧が設定される。 Thereafter, the signal RDENBR becomes "H", a predetermined voltage to the control gate of the selected 8nand cell is set. 所定時間後、信号S After a predetermined time, the signal S
ENが“L”→“H”、SENBが“H”→“L”に変化することにより、図15のCINV5が活性化されて読み出しデータをセンスする。 EN is "L" → "H", by the SENB is changed to "H" → "L", CINV5 in FIG. 15 senses the read data is activated. その後、RLCHが“L”→“H”、RLCHBが“H”→“L”と変化することにより、1ページ分のセンスデータをラッチする。 Then, RLCH is "L" → "H", by RLCHB changes to the "H" → "L", latch the sense data of one page. この後、所定時間後に、カラム先頭番地のデータを、データレジスタから図35の出力ラッチA及びBに転送する。 Thereafter, after a predetermined time, the data of the column start address is transferred from the data register to the output latch A and B in Figure 35. すなわち、信号CENに応答して先頭アドレスに対応したデータレジスタの出力ゲートCSLijが開き、前記データがカレントミラー型センスアンプに転送される。 That is, the output gate CSLij data register corresponding to the head address in response to the signal CEN is opened, the data is transferred to the current mirror type sense amplifier. 同時に、CENABを“H”→“L”→“H” At the same time, the CENAB "H" → "L" → "H"
とすることにより、このデータはラッチAまで転送される。 With this data is transferred to the latch A. このときCENAは“L”→“H”→“L”に変化する。 At this time, CENA is changed to "L" → "H" → "L". CENBBは、NREとほぼ同相の波形で動作する信号であり、CENABが最初に“H”→“L”→ CENBB is a signal operating at substantially the same phase of the waveform and NRE, the beginning CENAB "H" → "L" →
“H”へ変化するときラッチBの入力ゲートは開いており、データはラッチBまで転送される。 Input gate of the latch B when changing to "H" is open, the data is transferred to the latch B. これと同時に、 At the same time,
カラムアドレスカウンタABUF0〜2は、PUL1によって、1回インクリメントし、その出力は次アドレスを示す。 Column address counter ABUF0~2, depending PUL1, is incremented once, the output indicating the next address. しかしながら、REPは“L”レベルのままであるため内部アドレスは先頭アドレスを示したままとなる。 However, REP internal address for remains at the "L" level will remain indicates the start address. 以上の動作を、ランダムアクセスの時間内に行い、 The above operation is carried out in a random access time,
Ready /Busy信号を“H”として、ランダムリードが終了したことをチップ外部に知らせる。 Ready / a Busy signal as "H", indicating that the random read is completed outside the chip. 続いてシリアルアクセスを行う場合、外部制御信号NREが“L”となると、先頭アドレスデータはラッチBから、データ出力バッファを通して、外部に出力される。 When performing serial access continues, the external control signal NRE becomes "L", the start address data from the latch B, through a data output buffer is output to the outside. これと同時に、チップは、次アドレスのデータをラッチAに転送する動作を行う。 At the same time, the chip performs the operation of transferring the data of the next address latch A. すなわち、先頭アドレスのデータを出力するための制御信号NREのクロック入力に応答して、信号R That is, in response to a clock input of the control signal NRE for outputting data of the head address, signal R
EPは出力され、ABUF0〜2の次アドレスのデータをアドレス出力ラッチACL0〜2にとり込む(このあと、信号PUL1によってカラムアドレスバッファをインクリメントし、ABUF0〜2のデータはさらに次の番地を示す。)。 EP is output, the next address of data recording on a address output latch ACL0~2 of ABUF0~2 (Thereafter, increments the column address buffer by the signal PUL1, data ABUF0~2 further shows the next address.) . 次アドレスに対応したデータレジスタから、信号CEN,CENABによって、ラッチAに次アドレスのデータが転送される。 From the data register corresponding to the next address, the signal CEN, the CENAB, data of the next address is transferred to the latch A. その後、制御信号NR Thereafter, the control signal NR
Eが“H”となり、先頭アドレスのデータ出力が終了すると、CENBBも“H”となり、ラッチAの次アドレスのデータがラッチBに移される。 E becomes "H", the data output of the start address is completed, CENBB also becomes "H", the data of the next address latch A is transferred to the latch B. このように、制御信号NREのクロック入力に対してn番地のデータを出力し、これと同時にn+1番地のデータをデータレジスタから転送することにより、チップ外部から見たシリアルアクセスタイムは、ラッチBからデータ出力バッファを通して出力する時間となり、データ出力のサイクルタイムを短くすることができる。 Thus, output data of the address n with respect to the clock input of the control signal NRE, by transferring it with the address n + 1 of the data from the data register at the same time, the serial access time seen from outside the chip, the latch B time will be output through the data output buffer, it is possible to shorten the cycle time of the data output. 本実施例では、アドレスバッファABUF0〜2のデータは、そのとき出力しているデータに対して2アドレス先を示し、アドレス出力ラッチACL0〜2のデータは1アドレス先を示している。 In this embodiment, the data of the address buffer ABUF0~2 may then shows two address destination for the data being output, the data of the address output latch ACL0~2 showed 1 address destination. このため、カラム最終番地のデータを出力し終った後に、ローアドレスA3S〜A8Sをインクリメントするための信号が必要となる。 Therefore, after finished outputting the data of the column last address, the signal for incrementing the row address A3S~A8S is required. 図32に示すように、本実施例では、アドレスバッファABUF3の入力信号として信号PUL2が入力されている。 As shown in FIG. 32, in this embodiment, the signal PUL2 is input as an input signal of the address buffer ABUF3. 図35には信号PU Signal PU is in FIG. 35
L2を出力する回路を示している。 It shows a circuit for outputting the L2. NREクロックによりシリアルアクセスを行い、カラム最終番地の1つ前のアドレスのデータを出力するとき、アドレス出力ラッチACL0〜2はカラム最終番地を示す。 Performs serial access by NRE clock, when outputting data of the previous address of the column last address, the address output latch ACL0~2 shows the column last address. これに対応して、カラム最終番地であることを示す信号COLEND Correspondingly, the signal indicating the column last address COLEND
が出力される。 There is output. カラム最終番地のデータを出力するために制御信号NREのクロックが入ると、図36の回路において、NREの立ち下がりに対して、ノードNAにパルス信号が出力される。 When the clock control signal NRE to output data of the column last address enters, in the circuit of FIG. 36, with respect to the fall of the NRE, pulse signal is output to the node NA. このとき、NAND1のもう一方のゲートには“H”が入力されており、このためフリップフロップF1はセットされ、ノードNBは“H”レベルとなる。 At this time, the other gate of the NAND1 is input is "H", For this reason the flip-flop F1 is set, the node NB becomes "H" level. 最終番地のデータを出力し終って制御信号NREが“H”となると、NAND2を通じてPUL2 When the control signal NRE finished outputting the data of the last address becomes "H", through NAND2 PUL2
にHレベルが出力され、遅延回路delay3を通してフリップフロップF1がリセットされるまで、PUL2 The H level is output, until the flip-flop F1 is reset through delay circuit DELAY3, PUL2
は“H”レベルを保つ。 Keep the "H" level. 遅延回路delay2の遅延時間は、カラム最終番地の1つ前でCOLENDが“H” The delay time of the delay circuit delay2 is, COLEND before one of the columns last address is "H"
レベルとなるので、そのときの制御信号NREのクロックによりノードNAに出力されるパルスを拾わないように、設定される。 Since the level, to prevent picking up pulses output to the node NA by the clock control signal NRE at that time, it is set. このように、最終番地のデータを出力したことを検知してPUL2が出力され、アドレスバッファA3〜A8をインクリメントし、次のページに対してのランダムアクセスを行う。 Thus, PUL2 detects that has output the data of the last address is output, increments the address buffer A3 to A8, performs random access to the next page. 【0038】次に、不良ビット線が存在するときにおいても適正に書き込みを行えるようにした例を説明する。 Next, an example in which as properly can be written even when there is a defective bit line. 【0039】図37は上述の本実施例のチップにおいてデータ入力コマンドを入力した後における内部プリセット動作を説明するためのフローチャートである。 [0039] FIG. 37 is a flowchart for explaining the internal preset operation in after entering the data input command in the chip of the above embodiment. このシーケンスで書き込みを行うと、Alで配線されたビット線がソース線にショートしているような不良ビット線が存在する場合には、以下に述べるような問題がある。 Writing in this sequence, when the bit lines wired in Al is the defective bit lines as shorted to the source line, there is the following problem. 【0040】即ち、通常このような不良ビット線のカラムアドレスは、ヒューズの切断等により、リダンダンシー回路で記憶されている。 [0040] That is, the normal column address of such defective bit lines, the cutting or the like of the fuse, are stored in the redundancy circuit. この不良ビット線のアドレスが選択された場合、この不良ビット線の代わりに、カラムリダンダンシーのビット線が選択されるように構成されている。 If the address of the defective bit line is selected, instead of the defective bit line is configured as a bit line of the column redundancy are selected. しかしながら、図37に示すプリチャージ動作及びデータレジスタの初期データプリセット動作は、 However, initial data preset operation of the precharge operation and the data register shown in FIG. 37,
カラムアドレスに関係なく、全てのビット線に対して行われる。 Regardless column address, is performed for all of the bit lines. このため、図13に示すように、リダンダンシー回路により救済される前の不良ビットのデータレジスタも、ゲートに信号PREが入力されたトランジスタが導通状態となるため書き込みインヒビットの“1”データにプリセットされる。 Therefore, as shown in FIG. 13, the data register of the defective bit before being relieved by a redundancy circuit is preset to "1" data writing is inhibited for a transistor gate signal PRE is inputted is turned that. この場合以下に述べるような問題が生じる。 In this case the following problem occurs. 図13のデータラッチ回路において、データレジスタのラッチ回路の電源VBITHは、外部電源V ccから、チップ内蔵の昇圧回路により供給される電源VDPI(10V)に、切り替わり、信号BLCDも0 In the data latch circuit of FIG. 13, the power VBITH latch circuit of the data register from the external power supply V cc, the power is supplied by a booster circuit built-in chip VDPI (10V), switches, and signal BLCD 0
Vから内部電源の12Vに変化する。 To change to 12V of the internal power supply from the V. このとき、前述の不良ビット線が接続されたデータレジスタのノードBL At this time, the node BL data register defective bit line described above is connected
jは、前述のプリセット動作によりハイレベルとなっているため、クロックドインバータCINV6のPチャネルトランジスタが導通状態となっており、電源VBIT j, because at the high level by the above-described preset operation, P-channel transistor of the clocked inverter CINV6 has become conductive, the power VBIT
Hからグランド電位にリーク電流が流れる。 Leakage current flows from the H to the ground potential. 電源VDP Power VDP
Iは昇圧回路の出力であるため、電流供給能力は通常1 Since I is the output of the booster circuit, the current supply capability is usually 1
mA以下と小さい。 mA or less and small. このため、不良ビット線を介してリーク電流が流れると、電源VDPIの電位は、12Vより低下する。 Therefore, when a leak current flows through the defective bit line, the potential of the power supply VDPI is lower than 12V. これに伴って、他の書き込みインヒビットのビット線電位も12Vより低下することになり、誤書き込みが生じるという問題が生じる。 Along with this, the bit line potential of the other write inhibit also will be lower than 12V, a problem that erroneous writing occurs is caused. 【0041】図38は、この問題を解決した改良された本発明の他の実施例の書き込み動作を示すフローチャートである。 FIG. 38 is a flowchart showing a write operation of another embodiment of the improved present invention has solved this problem. また図39は、この実施例のセンスアンプ・ The Figure 39 is a sense amplifier of this embodiment
データレジスタの回路図である。 It is a circuit diagram of the data register. 本実施例では、データ入力コマンドが入力されると、各ビット線に接続されているNチャネルトランジスタTrNlを介して、各ビット線が充電される。 In this embodiment, the data input command is input, via the N-channel transistor TrNl connected to each bit line, each bit line is charged. ビット線充電後所定の読み出し時間をおいて信号BLCDをハイレベルにして、ビット線のデータをデータレジスタに転送する。 And a signal BLCD to the high level after a predetermined read time after charging the bit lines, and transfers the data of the bit lines to the data register. この所定の時間の間、全てのセレクト線は非選択状態に設定される。 During this predetermined time, all the select lines are set to a non-selected state. このため、リークがあるビット線のレベルはロウレベルに低下し、ビット線リークのない正常なビット線のレベルはハイレベルのままとなる。 Therefore, the level of the bit line with the leakage is reduced to a low level, the level of the bit line leakage without normal bit line remains at the high level. このビット線のレベルがデータレジスタにラッチされる。 Level of the bit line is latched by the data register. このようなビット線リークテストを行い、不良ビット線が接続されるデータレジスタには、メモリセルのデータに拘わりなく、書き込みデータとしての“0”データをラッチし、データレジスタ内のノードBLjのレベルをロウレベルにプリセットする。 Performs such bit line leak test, the data register defective bit line is connected, regardless of the data of the memory cell, latches the "0" data as the write data, the level of the node in the data register BLj a preset to a low level. また、正常なビット線が接続されるデータレジスタには、書き込みデータとしての“1”データをラッチし、データレジスタ内のノードBLjのレベルをハイレベルにプリセットする。 Further, the data register normal bit line is connected to latch the data "1" as the write data, presets the level of the node in the data register BLj high. 図38に示すように、このビット線リークテストモードが終了すると、アドレス入力モードで指定される所定アドレスから書き込みデータがデータレジスタに入力され、その後書き込みが実施される。 As shown in FIG. 38, when the bit line leak test mode ends, the write data from a predetermined address specified by the address input mode is input to the data register, then writing is performed. 【0042】このように、本実施例では、書き込み時に、不良ビット線が接続されるデータレジスタの内容は“0”データとなっている。 [0042] Thus, in this embodiment, at the time of writing, the contents of the data register the defective bit line is connected is "0" data. このため、このデータレジスタ内のクロックドインバータCINV6のPチャネルトランジスタTrPlは、非導通状態となっている。 Therefore, P-channel transistor TrPl clocked inverter CINV6 of this data in the register is in a non-conductive state. このため、書き込み動作が開始されてBLCDが12Vとなっても、電源VBITHからグランドにリーク電流が流れることはなく、VBITHの電圧は低下しない。 Therefore, even when BLCD write operation is started and 12V, never leak current flows to ground from the power supply VBITH, voltage VBITH is not reduced. 【0043】このビット線リークテストによるデータレジスタプリセット動作は、たとえば、FF等のリセットコマンドが入力された際に行うよう構成してもよい。 The data register preset operation by the bit line leak test, for example, it may be configured to perform when the reset command FF or the like is inputted. 即ち、この場合には、書き込み開始前、つまり、データ入力コマンドを入力する前に、FFリセットコマンドを実行する。 That is, in this case, writing before the start, that is, before entering the data input command, executes the FF reset command. これにより、不良ビット線が接続されたデータレジスタの内容は“0”データにプリセットされ、正常なビット線が接続されたデータレジスタの内容は“1” Thus, the contents of the data register the defective bit line is connected to "0" is preset in the data, the contents of the data register a normal bit line is connected to "1"
データにプリセットされる。 It is preset to the data. この後、データ入力コマンドを実行し、所定のアドレスからデータを入力した後書き込み動作を行うようシステムを構成してもよい。 Thereafter, execute the data input command, the system may be configured to perform the write operation after entering the data from a predetermined address. 【0044】以上説明してきたように、本発明の実施例によれば、入力されたアドレス番地から1ページ分のデータレジスタの内容を連続的に読み出した後、チップがアクセス不可である事を示すBUSY信号をチップ外部に出力するとともに、自動的にロウ・アドレスをインクリメントし、メモリセルのデータをデータレジスタに転送することができ、チップ外部で1ページ分のアドレス管理することなく、任意のデータ長のメモリデータを連続読み出しすることができる。 [0044] As described above, according to an embodiment of the present invention, after continuously reads the contents of the data registers of one page from the input address number, indicating that the chip is not accessible the BUSY signal and outputs to the outside of the chip, automatically increments the row address, data of the memory cell can be transferred to the data register, without managing the address of one page outside the chip, any data the memory data length can be continuously read. 【0045】また、入力アドレスで指定された所定のアドレスから任意アドレスまでのデータを入力すると、その1ページ内のアドレスのデータレジスタの内容が所定の値に自動的に認定されるため、1ページより小さいサイズの書き込みを実行する際1ページ分のデータを入力することなく書き込みを実行することができるので、書き込みに要する時間を短縮することができる。 Further, the data input from the specified predetermined address to any address in the input address, since the content of the data register address within the first page is automatically qualified to a predetermined value, one page it is possible to perform a write without entering the data of one page when performing the writing of smaller size, it is possible to shorten the time required for writing. さらに、 further,
プログラム・消去プロテクト信号で電源投入時のチップ内部リセット動作を行なっているため、パワーオンリセット回路を使用することなく確実にチップ内容をリセットすることができる。 Because doing the chip internal reset operation when the power supply is turned on by the program and erase protect signal can be reset reliably chip contents without using a power-on reset circuit. 【0046】 【発明の効果】本発明によれば、コマンド入力モードでレジスタリードコマンドを入力して、アドレスバッファとデータレジスタの内容をデータ入出力端子から出力させるようにしたので、書き込み不良ビットを特定することができる。 [0046] According to the present invention, by entering the register read command in the command input mode, since so as to output the contents of the address buffer and the data register from the data input-output terminal, a writing failure bit it can be identified.

【図面の簡単な説明】 【図1】本発明の半導体メモリのブロック図であって、 BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] A block diagram of a semiconductor memory of the present invention,
制御回路からReady/Busy出力するようにした、ブロック図。 It was to Ready / Busy output from the control circuit, the block diagram. 【図2】本発明の半導体メモリの動作モードを説明する図表であって、「プログラム・イレーズ中」および「リード(セル→レジスタ)」モードにおいてReady/Busyが“"L”とした図表。 【図3】本発明の半導体メモリの読み出し動作のタイミング図であって、セルからデータレジスタ転送中(b) [Figure 2] A diagram for explaining the operation mode of the semiconductor memory of the present invention, figure in the "Program during Erase" and "lead (cell → register)" mode Ready / Busy was "" L ". [ 3] a timing diagram of a read operation of the semiconductor memory of the present invention, in the data register transferred from the cell (b)
および(d)に“Busy”状態とした、タイミング図。 And was "Busy" state (d), the timing diagram. 【図4】本発明のアドレスバッファ回路の回路図であって、図5のブロックABUFの詳細回路を示し、データ入力端子I/Onから初期値を直接セット可能とした、回路図。 [4] A circuit diagram of the address buffer circuit of the present invention, shows a detailed circuit of the block ABUF in FIG. 5, and a settable initial value from the data input terminal I / On direct circuit diagram. 【図5】本発明のアドレス入力手段の回路図であって、 [5] A circuit diagram of the address input means of the present invention,
バイナリカウンタを構成する、回路図。 Constituting a binary counter, the circuit diagram. 【図6】本発明のアドレスラッチ制御信号発生回路の回路図であって、図5のアドレス入力手段としてのバイナリカウンタの夫々のグループ(上・中・下)に初期値をラッチさせるラッチパルスLP1〜LP3を生成するようにした、回路図。 [6] A circuit diagram of the address latch control signal generation circuit of the present invention, the latch pulse LP1 to latch the initial value in each group (the lower in the upper ...) of the binary counter as an address input unit of FIG. 5 ~LP3 was to generate a circuit diagram. 【図7】シフトレジスタ回路の回路図であって、図6の第1のシフレジスタの詳細を示す図。 [7] A circuit diagram of a shift register circuit, diagram showing details of the first Shifurejisuta in FIG. 【図8】シフトレジスタ回路の回路図であって、図6の第2のシフレジスタの詳細を示す図。 [8] A circuit diagram of a shift register circuit, diagram showing details of the second Shifurejisuta in FIG. 【図9】図5のアドレス入力手段の動作を説明するための内部信号タイミングチャート。 [9] the internal signal timing chart for explaining the operation of the address input means of Fig. 【図10】本発明の半導体メモリを読み出し制御プログラムシーケンス図。 [10] control program sequence diagram reads semiconductor memory of the present invention. 【図11】本発明の半導体メモリを多数個接続して使用する場合の接続例であり、Ready/Busy等の制御信号が共通接続されている例。 11 is a connection example of using the semiconductor memory of the present invention with a large number connections, example control signals such as Ready / Busy is commonly connected. 【図12】本発明の半導体メモリの書き込み動作のタイミング図であって、データインプットコマンド80Hに続いて、カラムアドレス、ロウアドレス、および書き込みデータが取り込まれる、タイミング図。 [Figure 12] A timing diagram of the write operation of the semiconductor memory of the present invention, following the data input command 80H, a column address, a row address, and write data is taken, the timing diagram. 【図13】データインプット前にレジスタデータを“1”にイニシャライズするデータレジスタ回路。 [13] data register circuit for initializing the data input before the register data "1". 【図14】本発明の半導体メモリの書き込み動作のタイミング図。 Figure 14 is a timing diagram of the write operation of the semiconductor memory of the present invention. 【図15】本発明の半導体メモリの書き込み制御プログラムシーケンス図であって、イニシャライズにより図3 [15] A write control program sequence diagram of the semiconductor memory of the present invention, FIG. 3 by initializing
1で必要であったダミーデータの入力が不要になっている、シーケンス図。 Input of the dummy data was required at 1 is no longer needed, the sequence diagram. 【図16】本発明の半導体メモリのレジスタリード動作を説明するための動作タイミング図であって、制御信号の組合せによりコマンドモードとなり、レジスタリードコマンドE0Hが取り込まれ、アドレスデータおよびレジスタデータが出力される、タイミング図。 [Figure 16] A timing diagram for illustrating the register read operation of the semiconductor memory of the present invention, it is Command mode by a combination of the control signal, register read command E0H is fetched, the address data and the register data is outputted that, the timing diagram. 【図17】本発明の半導体メモリの出力回路の回路図(出力バッファ)。 [17] circuit diagram of an output circuit of the semiconductor memory of the present invention (output buffer). 【図18】本発明のアドレスレジスタリード制御回路の回路図であって、バイナリカウンタからアドレスを出力バッファに転送する制御信号を発生する、回路図。 [Figure 18] A circuit diagram of the address register read control circuit of the present invention, generates a control signal to be transferred from the binary counter addresses to output buffer circuit diagram. 【図19】図17の出力回路のアドレスレジスタリード動作を説明するための内部信号タイミングチャート。 [19] the internal signal timing chart for explaining an address register read operation of the output circuit of FIG. 17. 【図20】本発明の半導体メモリの電源投入時のリセット動作のタイミング図([0038]参照)。 [Figure 20] timing of the reset operation diagram during power-on of the semiconductor memory of the present invention (see [0038]). 【図21】本発明の半導体メモリの電源投入時のリセット動作を説明するためのコマンド回路とリセット信号発生回路([0039]参照)。 [21] The command circuit and the reset signal generating circuit for explaining the reset operation at power-on of the semiconductor memory of the present invention (see [0039]). 【図22】NAND接続において、メモリセル動作を説明するための図面。 [22] In NAND connection diagram for explaining a memory cell operation. 【図23】メモリセル動作を説明するための図面であって、電荷注入とデータとの対応を示す図。 [Figure 23] A drawing for explaining a memory cell operation, it shows the correspondence between the charge injection and data. 【図24】メモリセル動作(消去動作)を説明するための図面。 [Figure 24] drawings for explaining a memory cell operation (erase operation). 【図25】従来の読み出し動作を説明するための図面。 [Figure 25] drawings for explaining a conventional read operation. 【図26】従来のReady/Busy出力なしの、不揮発性半導体装置のブロック図。 [Figure 26] traditional Ready / Busy no output, block diagram of a nonvolatile semiconductor device. 【図27】従来の不揮発性半導体装置の動作モードを説明する表。 Figure 27 is a table illustrating the mode of operation of the conventional nonvolatile semiconductor device. 【図28】従来の不揮発性半導体装置の読み出し動作のタイミング図([0007]参照)。 Figure 28 is a timing diagram of a read operation of the conventional nonvolatile semiconductor device ([0007] by reference). 【図29】従来の不揮発性半導体装置の書き込み動作のタイミング図。 Figure 29 is a timing diagram of the write operation of the conventional nonvolatile semiconductor device. 【図30】従来の不揮発性半導体装置の読み出すための制御プログラムシーケンス図。 [Figure 30] control program sequence diagram for reading of a conventional nonvolatile semiconductor device. 【図31】従来の不揮発性半導体装置を書き込むための制御プログラムシーケンス図であって、ダミーデータの入力が必要な場合のシーケンス図。 [Figure 31] A control program sequence diagram for writing the conventional nonvolatile semiconductor device, a sequence diagram when the input is required dummy data. 【図32】パイプライン動作可能なアドレスバッファ回路の他の例。 [Figure 32] Another example of a pipeline operable address buffer circuit. 【図33】ラッチ回路の詳細図(図32のALCiブロックの詳細)。 [Figure 33] detail view of the latch circuits (details ALCi blocks in FIG. 32). 【図34】図32のアドレスバッファ回路におけるランダムアクセスとシリアルアクセスの1サイクル分における主要信号のタイミングチャート。 Figure 34 is a timing chart of main signals in one cycle of the random access and serial access in the address buffer circuit of FIG. 32. 【図35】データレジスタ中のデータをデータ出力バッファに転送する回路(パイプライン動作を実現)。 [35] circuit for transferring the data in the data register to a data output buffer (realize pipeline operations). 【図36】パルス信号PUL2を出力する回路([00 [Figure 36] circuit which outputs a pulse signal PUL2 ([00
42]参照)。 42] reference). 【図37】本発明のデータレジスタイニシャライズ動作を含む、書き込み動作フローチャート。 [Figure 37] contains the data register initializing operation of the present invention, the write operation flowchart. 【図38】本発明のビット線リークテストによりデータレジスタをイニシャライズする動作を含む、書き込み動作フローチャート。 The bit line leak testing [38] The present invention includes an act of initializing the data register, a write operation flowchart. 【図39】本発明のビット線リークテストを実現するためのセンスアンプ/データレジスタの1例としての回路図。 Circuit diagram as an example of the sense amplifier / data register for realizing the bit line leak testing [39] present invention. 【符号の説明】 101 ドレイン側セレクト線103 ソース側セレクト線105 カラムアドレスバッファ107 ロウアドレスバッファ109 コマンドデコーダ111 I/O端子 [EXPLANATION OF SYMBOLS] 101 drain-side select line 103 source side select line 105 a column address buffer 107 the row address buffer 109 a command decoder 111 I / O pins

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅 野 正 通 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内(72)発明者 徳 重 芳 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内(72)発明者 山 村 俊 雄 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内Fターム(参考) 5B025 AA01 AD05 AD16 AE09 5L106 AA10 DD11 DD25 EE04 FF04 FF05 GG05 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Asano positive communication, Kawasaki City, Kanagawa Prefecture, Saiwai-ku Horikawa-cho, 580 No. No. 1 Co., Ltd., Toshiba semiconductor system Engineering in the Center (72) inventor virtue heavy Kaoru Kawasaki City, Kanagawa Prefecture Kou Subdivision Horikawa 580 number No. 1 stock-cho company Toshiba semiconductor system Engineering in the Center (72) inventor mountain village Shun male Kawasaki City, Kanagawa Prefecture, Saiwai-ku Horikawa-cho, 580 No. No. 1 Co., Ltd., Toshiba semiconductor system Engineering Center, the F-term (reference ) 5B025 AA01 AD05 AD16 AE09 5L106 AA10 DD11 DD25 EE04 FF04 FF05 GG05

Claims (1)

  1. 【特許請求の範囲】 【請求項1】複数の不揮発性メモリセルからなるメモリセルアレイを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルにデータレジスタ群に転送し、これらデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性メモリにおいて、 複数の外部制御信号入力端子と、 外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、 前記アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段とを有し、 前記アドレス入力手段に入力されたロウアドレスデータに基づき選択された複数のメモリセル内のデータを、パラレルに複数の前記データレジスタ群に転送した後に [Claims 1, further comprising a memory cell array comprising a plurality of nonvolatile memory cells, and transferred to the data register group data of those arranged in the selected row of said memory cells in parallel, these data the data in the register is serially outputted to the outside, is repeated in order sequentially the operation, in the page readable nonvolatile memory, the address for storing a plurality of external control signal input terminal, a read start address inputted from the outside input means, said address in response to a clock signal reading the stored address to the input means and an address control means for incrementing a plurality of memories selected on the basis of row address data input to the address input means the data in a cell, after transferring the plurality of the data register group in parallel
    前記データレジスタ群を介してシリアルに外部に出力する第1の読み出しモードと、 前記アドレス入力手段により選択された行に並ぶ複数のメモリセル内のデータを前記データレジスタに転送することなく、前記データレジスタ内のデータをシリアルに外部に出力する第2の読み出しモードと、を有することを特徴とする不揮発性メモリ。 Wherein the first read mode to be output to the outside serially via a data register group, without transferring the data in the plurality of memory cells arranged in a row selected by the address input means to said data register, the data non-volatile memory, characterized in that it comprises a second read mode for outputting the data in the register in the external serially, the. 【請求項2】前記複数の外部制御信号の組み合わせに応じて定められるコマンド入力モードを許容し、このコマンド入力モードにおいて前記入出力端子にレジスタリードコマンドが入力されると、前記第1の読み出しモードから前記第2の読み出しモードに切り換わることを特徴とする、請求項1記載の不揮発性メモリ。 2. A permit command input mode determined according to the combination of the plurality of external control signals, the register read command is input to the input terminal In this command input mode, the first read mode wherein the switch to the second read mode from the non-volatile memory according to claim 1. 【請求項3】前記アドレスはカラムアドレスとロウアドレスとを含み、 前記アドレス制御手段により、このカラムアドレスを読み出しクロック信号に応答して順次インクリメントし、 Wherein the address includes a column address and a row address, by the address control means, and sequentially incremented in response to a clock signal reading this column address,
    前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、 The column address increments the row address to reach the final column address within a page, and,
    前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始させ、 さらに、前記複数の不揮発性メモリセルから前記データレジスタへのデータ転送中にアクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段を備えることを特徴とする請求項2記載の不揮発性メモリ。 Set the column address to the first column address in the next page, the data reading of the next page is started, further, busy indicating inaccessibility during data transfer from said plurality of non-volatile memory cell to the data register nonvolatile memory according to claim 2, wherein the outputting the signal to the outside, comprising a busy signal output means. 【請求項4】前記コマンド入力モードは、コマンドの取り込みを可能とするコマンドラッチイネーブル信号、アドレスの取り込みを可能とするアドレスラッチイネーブル信号、およびチップセレクト信号に応じて定められることを特徴とする請求項2又は3に記載の不揮発性メモリ。 Wherein said command input mode, wherein, characterized in that determined in accordance with the address latch enable signal, and a chip select signal enables the command latch enable signal that enables uptake of command, the address of incorporation non-volatile memory according to claim 2 or 3. 【請求項5】前記コマンド入力モードにおいて、コマンドの取り込みタイミングを規定するクロック信号としての制御信号のエッジに応答して前記レジスタリードコマンドを取り込むことを特徴とする請求項2又は4に記載の不揮発性メモリ。 5. The said command input mode, non of claim 2 or 4, characterized in that in response to an edge of the control signal as a clock signal for defining timing of taking command capturing the register read command sex memory. 【請求項6】前記データ入出力端子は8ビット並列であり、前記レジスタリードコマンドはE0(16進)に対応する8ビットのコマンドであることを特徴とする請求項2乃至5の1つに記載の不揮発性メモリ。 Wherein said data input-output terminal is 8-bit parallel, said register read command to one of claims 2 to 5, characterized in that an 8-bit command corresponding to E0 (16 hex) non-volatile memory described. 【請求項7】前記レジスタリードコマンドが取り込まれた後、前記アドレスラッチイネーブル信号の第1の論理レベルに応じて前記アドレスバッファの内容を前記入出力端子に出力し、前記アドレスラッチイネーブル信号の第2の論理レベルに応じて前記データレジスタの内容を前記入出力端子に出力することを特徴とする請求項2乃至6の1つに記載の不揮発性メモリ。 7. After the register read command is taken, the contents of the address buffer is output to the output terminal in response to the first logic level of the address latch enable signal, the first of the address latch enable signal non-volatile memory according to one of claims 2 to 6, and outputting the contents of said data register to said output terminal in response to the second logic level. 【請求項8】前記メモリセルアレイは、NAND型に接続された複数のメモリセルからなることを特徴とする請求項1乃至7の1つに記載の不揮発性メモリ。 Wherein said memory cell array, a non-volatile memory according to one of claims 1 to 7, characterized in that a plurality of memory cells connected to the NAND type.
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