JP2003060201A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device

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JP2003060201A
JP2003060201A JP2001245444A JP2001245444A JP2003060201A JP 2003060201 A JP2003060201 A JP 2003060201A JP 2001245444 A JP2001245444 A JP 2001245444A JP 2001245444 A JP2001245444 A JP 2001245444A JP 2003060201 A JP2003060201 A JP 2003060201A
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Katsuhiko Ichinose
Shinichiro Mitani
Tomohiro Saito
Yohei Yanagida
勝彦 一瀬
真一郎 三谷
洋平 柳田
朋広 齊藤
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To provide a CMOS device having a laminated spacer structure in which a SAC technique is applied, where a short circuit is prevented from occurring between a source and a drain, and the current drive performance of an n-channel MISFET is kept well balanced with that of a p-channel MISFET. SOLUTION: An etching stopper layer for a contact hole bored in an interlayer insulating film is formed of a laminated film 16 composed of a silicon nitride film 16a deposited through a thermal CVD method, and a silicon nitride film 16b deposited through a plasma CVD method.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置の製造技術に関し、特に、MISFET(metal insulator se BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a manufacturing technology of a semiconductor device, in particular, MISFET (metal insulator se
miconductor field effect transistor)のゲート電極との合わせずれが許容できるセルフ・アライン・コンタクト(self aligned contact:SAC)技術によって形成され、ソース、ドレインを構成する半導体領域に接するコンタクトホールを有する半導体装置に適用して有効な技術に関する。 miconductor field effect transistor) self-align contact (self aligned contact misalignment between the gate electrode can be acceptable: SAC) is formed by a technique, applied to a semiconductor device having a contact hole in contact with the semiconductor region constituting the source, the drain a technique effectively. 【0002】 【従来の技術】半導体装置の高集積化に伴ってMISF [0002] Along with high integration of semiconductor devices MISF
ETの微細化が進んでおり、たとえばCMOS(comple Has shrunk in ET, for example CMOS (comple
mentary metal oxide semiconductor)デバイスは、最小加工寸法0.2μm以下の加工技術によって形成されている。 mentary metal oxide semiconductor) device is formed by the minimum feature size 0.2μm following processing technology. 【0003】しかしながら、MISFETのソース、ドレインを構成する半導体領域に接して設けられるコンタクトホールとゲート電極との合わせ余裕が小さくなり、 However, the source of MISFET, the alignment margin between the contact hole and the gate electrode provided in contact with the semiconductor region constituting the drain becomes small,
フォトリソグラフィ技術の加工限界以下の寸法でコンタクトホールを形成する必要が生じている。 Necessary to form a contact hole occurs in processing limit following dimensions photolithography technique. そこで、コンタクトホールとゲート電極との合わせずれが許容できるSAC技術を用いたコンタクトホールの形成が検討されている。 Therefore, formation of contact holes using a SAC technique misalignment is acceptable in the contact hole and the gate electrode has been studied. 【0004】なお、SAC技術を用いたコンタクトホールに関しては、たとえば特開平9−55479号公報またはアイ・イー・ディー・エム(International Electr [0004] Regarding the contact hole using the SAC technique, for example, JP-A 9-55479 discloses or eye E. D. M. (International Electr
on Device Meetings "A Novel Borderless Contact/Int on Device Meetings "A Novel Borderless Contact / Int
erconnect Technology UsingAluminum Oxide Etch Stop erconnect Technology UsingAluminum Oxide Etch Stop
for High Performance SRAM and Logic" pp441〜444, for High Performance SRAM and Logic "pp441~444,
1993)などに記載されている。 Are described, for example, 1993). 【0005】また、MISFETの微細化が進むにつれて、MISFETのオン抵抗に対するソース、ドレインの抵抗が増大して、MISFETを微細化しても高速動作が得られないという問題が生ずる。 Further, miniaturization of MISFET is advanced, the source for the on-resistance of the MISFET, the resistance of the drain is increased, a problem that MISFET a high-speed operation can not be obtained even if miniaturization occurs. そこで、ソース、 Therefore, the source,
ドレインを構成する半導体領域の表面に自己整合で低抵抗のシリサイド層、たとえばコバルトシリサイドまたはチタンシリサイドを形成することにより、ソース、ドレインを低抵抗化するサイサイド(self aligned silicid Silicide layer of low resistance by self-alignment with the surface of the semiconductor region constituting the drain, for example, by forming a cobalt silicide or titanium silicide, source, salicide to reduce the resistance of the drain (self aligned silicid
e:SALICIDE)技術が検討されている。 e: SALICIDE) technology has been studied. 【0006】しかし、シリサイド層を起因とした接合リークの問題が懸念されるため、その対策の1つとしてゲート電極の側壁に積層スペーサを形成する方法が提案されている。 However, since the junction leakage was caused silicide layer problem is concerned, a method of forming a multi-layer spacer on the sidewalls of the gate electrode has been proposed as one of countermeasures. 【0007】たとえば、アイ・イー・ディー・エム(In [0007] For example, the eye E. Dee M (In
ternational Electron Device Meetings "A 130 nm Gen ternational Electron Device Meetings "A 130 nm Gen
eration Logic Technology Featuring 70nm Transistor eration Logic Technology Featuring 70nm Transistor
s, Dual Vt Transistors and 6 layers of Cu Intercon s, Dual Vt Transistors and 6 layers of Cu Intercon
nects" 2000)またはVLSI・テクノロジー・シンポジウム(VLSI Technology Symposium "A 0.15 μm CMOS nects "2000) or VLSI · Technology Symposium (VLSI Technology Symposium" A 0.15 μm CMOS
Foundry Technology with 0.1 μm Devices for High Foundry Technology with 0.1 μm Devices for High
Performance Applications" 2000)などに記載されている。 【0008】 【発明が解決しようとする課題】以下は、本発明者によって検討されたSAC技術を適用した積層スペーサ構造のMISFETの製造方法であり、その概要は次のとおりである。 【0009】まず、図17に示すように、半導体基板5 Performance Applications "2000) have been described in such. [0008] The following [0005] is a method for producing a MISFET of the laminated spacer structure to which the SAC technology examined by the inventors, the summary is as follows. [0009] first, as shown in FIG. 17, the semiconductor substrate 5
1の主面上にMISFETのゲート絶縁膜52およびゲート電極53を形成した後、ソース、ドレインを構成する半導体領域54を形成する。 After forming the gate insulating film 52 and the gate electrode 53 of the MISFET on a main surface, a semiconductor region 54 constituting the source and drain. 次いで、半導体基板51 Then, the semiconductor substrate 51
上に第1の絶縁膜55および第2の絶縁膜56を順次堆積した後、第1の絶縁膜55をエッチングストッパ層として第2の絶縁膜56をRIE(reactive ion etchin After the first insulating film 55 and the second insulating film 56 are sequentially deposited thereon, the second insulating film 56 the first insulating film 55 as an etching stopper layer RIE (reactive ion etchin
g)法で異方性エッチングする。 Anisotropic etching in g) method. その後、露出した第1 Then the first that was exposed
の絶縁膜55をウェットエッチング法で除去することにより、ゲート電極53の側壁に第1の絶縁膜55および第2の絶縁膜56からなるスペーサを形成する。 The insulating film 55 is removed by wet etching to form the spacer made of the first insulating film 55 and the second insulating film 56 on the side walls of the gate electrode 53. 【0010】次に、半導体基板51上にプラズマCVD [0010] Next, the plasma CVD on the semiconductor substrate 51
(chemical vapor deposition)法によってシリコン窒化膜57を堆積する。 Depositing a silicon nitride film 57 by (chemical vapor deposition) method. このシリコン窒化膜57はSAC The silicon nitride film 57 SAC
技術を用いて形成されるコンタクトホールのエッチングストッパ層として機能する。 Functions as an etching stopper layer of a contact hole formed using the technique. 【0011】その後の工程の図示はしないが、次に、半導体基板51上にシリコン酸化膜からなる層間絶縁膜を堆積した後、フォトレジストパターンをエッチングマスクとして、層間絶縁膜をドライエッチング法等によって加工することにより、ソース、ドレインを構成する半導体領域54の上方にコンタクトホールを穿孔する。 [0011] Although not shown in subsequent steps, then after depositing an interlayer insulating film made of a silicon oxide film on the semiconductor substrate 51, a photoresist pattern as an etching mask, the interlayer insulating film by dry etching or the like by processing, drilling a contact hole over the semiconductor region 54 constituting the source and drain. 続いて層間絶縁膜をエッチングマスクとして、露出しているシリコン窒化膜57を除去し、ソース、ドレインを構成する半導体領域54の一部を露出する。 Then an interlayer insulating film as an etching mask, the silicon nitride film 57 exposed by removing, to expose a portion of the semiconductor region 54 constituting the source and drain. その後は、上記コンタクトホールの内部に金属膜を埋め込み、プラグを形成し、さらにコンタクトホールを通じてソース、ドレインを形成する半導体領域54と電気的に接続される第1層配線を形成する。 Thereafter, the buried metal film inside said contact hole, forming a plug is further formed a source, a first layer wiring connected semiconductor region 54 and electrically forming the drain through the contact hole. 【0012】ところが、前記SAC技術を適用した積層スペーサ構造のCMOSデバイスでは、以下の問題が生ずることを本発明者は見いだした。 [0012] However, in the CMOS device of the laminate spacer structure to which the said SAC techniques, have found the present inventors that the following problems occur. 【0013】すなわち、前記図17に示すように、積層スペーサを形成する際、第1の絶縁膜55をエッチングストッパ層として第2の絶縁膜56を異方性エッチングした後、ウェットエッチング法で露出した第1の絶縁膜55を除去するが、ウェットエッチング法では等方的にエッチングが進む。 [0013] That is, as shown in FIG. 17, when forming the laminated spacers, after the second insulating film 56 the first insulating film 55 as an etching stopper layer is anisotropically etched, exposed wet etching removing the first insulating film 55 that is, isotropically etching proceeds in a wet etching method. 【0014】このため、第1の絶縁膜55は横方向にもエッチングされて、第2の絶縁膜56の下にアンダーカット部58が発生する。 [0014] Thus, the first insulating film 55 is also laterally etched, undercut 58 is generated under the second insulating film 56. このアンダーカット部58は、 This undercut portion 58,
第2の絶縁膜56のエッチング条件を最適化しても第1 It is optimized etching conditions of the second insulating film 56 first
の絶縁膜55の除去にウェットエッチング法を用いる限り防ぐことは難しい。 It is difficult to prevent the insulating film 55 is removed unless using the wet etching method in the. 【0015】第2の絶縁膜56の下にアンダーカット部58が生じた状態で、SAC技術においてエッチングストッパ層となるシリコン窒化膜57をプラズマCVD法で堆積すると、アンダーカット部58にシリコン窒化膜57が埋まらず、このアンダーカット部58を起点として空洞59が発生する。 [0015] In a state where the undercut portion 58 beneath the second insulating film 56 is caused, when depositing a silicon nitride film 57 as an etching stopper layer in the SAC technology by a plasma CVD method, a silicon nitride film on the undercut portion 58 57 can not bury, cavity 59 is to generate this undercut portion 58 as a starting point. この空洞59上の層間絶縁膜にコンタクトホールが形成されると、プラグの構成材料である金属膜が空洞59内に入り込み、ソース、ドレイン間のショート等の原因となる。 When a contact hole is formed in the interlayer insulating film on the cavity 59, the metal film is a constituent material of the plug enters the cavity 59, causing short circuit or the like between the source, drain. 【0016】上記対策として、エッチングストッパ層に熱CVD法で堆積される被覆性が相対的に良好なシリコン窒化膜を採用する方法を検討した。 [0016] As the countermeasure, coverage is deposited by a thermal CVD method was examined how to adopt a relatively good silicon nitride film on an etching stopper layer. このシリコン窒化膜によって第2の絶縁膜の下のアンダーカット部を埋め込むことはできるが、プラズマCVD法で堆積されたシリコン窒化膜を用いた場合と比較して、nチャネルMI Although it is possible to embed an undercut portion below the second insulating film by the silicon nitride film, as compared with the case of using a silicon nitride film deposited by plasma CVD, n-channel MI
SFETとpチャネルMISFETとの電流駆動能力のバランスが大きく変わることが明らかとなった。 Balance the current driving capability of the SFET and p-channel MISFET can greatly changes revealed. これは、熱CVD法で堆積されたシリコン窒化膜は、プラズマCVD法で堆積されたシリコン窒化膜に比べてテンシル(tensile)応力が大きいことから、nチャネルMI This silicon nitride film deposited by a thermal CVD method, since a large tensile (tensile) stress than silicon nitride film deposited by plasma CVD, n-channel MI
SFETの電流駆動能力は増加するが、pチャネルMI The current driving capability of the SFET increases but, p-channel MI
SFETの電流駆動能力が減少するためであると考えられる。 The current driving capability of the SFET is believed to be due to decrease. 【0017】本発明の目的は、SAC技術を適用した積層スペーサ構造のCMOSデバイスにおいて、ソース、 An object of the present invention, in the CMOS device of the laminate spacer structure according to the SAC technology, source,
ドレイン間のショート等を防ぎ、さらにnチャネルMI Preventing short circuit or the like between the drain and further n-channel MI
SFETとpチャネルMISFETとの電流駆動能力のバランスを確保することのできる技術を提供することにある。 It is to provide a technique capable of ensuring the balance of the current driving capability of the SFET and p-channel MISFET. 【0018】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings. 【0019】 【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 [0019] According to an aspect of one of the inventions disclosed in this application will be briefly described typical,
次のとおりである。 It is as follows. 【0020】本発明は、半導体基板の主面上に形成されたCMOSデバイスのゲート電極の上層にシリコン酸化膜およびシリコン窒化膜を順次堆積する工程と、シリコン酸化膜をエッチングストッパ層としてシリコン窒化膜を異方性エッチングした後、露出したシリコン酸化膜をウェットエッチングすることによって、ゲート電極の側壁にシリコン窒化膜およびシリコン酸化膜からなる積層構造のスペーサを形成する工程と、半導体基板上に熱C [0020] The present invention includes the steps of sequentially depositing a silicon oxide film and a silicon nitride film on the upper layer of the gate electrode of the CMOS device formed on the main surface of the semiconductor substrate, a silicon nitride film, a silicon oxide film as an etching stopper layer after anisotropic etching, by wet etching the exposed silicon oxide film, a step of forming a spacer of the laminated structure on the side wall of the gate electrode made of silicon nitride film and a silicon oxide film, heat C on a semiconductor substrate
VD法で第1のシリコン窒化膜およびプラズマCVD法で第2のシリコン窒化膜を順次堆積して積層膜を形成した後、さらに層間絶縁膜を堆積する工程と、積層膜をエッチングストッパ層とし、レジストパターンをマスクとしたエッチングによって層間絶縁膜にコンタクトホールを形成する工程とを有するものである。 After forming the first silicon nitride film and a plasma CVD method and the second silicon nitride film are sequentially deposited in and laminated films in VD method, the steps of further depositing an interlayer insulating film, a laminated film as an etching stopper layer, and a step of forming a contact hole in the interlayer insulating film by the etching with the mask resist pattern. 【0021】 【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinbelow, the present invention is described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. 【0022】(実施の形態1)本発明の一実施の形態であるCMOSデバイスの製造方法を図1〜図10に示した半導体基板の要部断面図を用いて説明する。 [0022] will be described with reference to fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a CMOS device according to an embodiment of the present invention (Embodiment 1) in FIGS. 1 to 10. 図中、Q In the figure, Q
nはnチャネルMISFET、QpはpチャネルMIS n the n-channel MISFET, Qp is the p-channel MIS
FETである。 It is a FET. 【0023】まず、図1に示すように、たとえばp型の単結晶シリコンからなる半導体基板1を用意する。 [0023] First, as shown in FIG. 1, a semiconductor substrate 1 made of, for example, p-type single crystal silicon. 次に、この半導体基板1を熱酸化してその表面に厚さ0. Then, the semiconductor substrate 1 is thermally oxidized thickness on the surface 0.
01μm程度の薄いシリコン酸化膜2を形成し、次いでその上層にCVD法で厚さ0.1μm程度のシリコン窒化膜3を堆積する。 The silicon oxide film 2 is formed thin of about 01μm, then depositing a silicon nitride film 3 having a thickness of about 0.1μm by CVD thereon. 【0024】この後、レジストパターンをマスクとしてシリコン窒化膜3、シリコン酸化膜2および半導体基板1を順次ドライエッチングすることにより、素子分離領域の半導体基板1に深さ0.35μm程度の素子分離溝4aを形成する。 [0024] Thereafter, the silicon nitride film 3 using the resist pattern as a mask to sequentially dry-etching the silicon oxide film 2 and the semiconductor substrate 1, a depth 0.35μm approximately isolation trench in the semiconductor substrate 1 in the element isolation region 4a to the formation. 【0025】次に、図2に示すように、熱リン酸を用いたウェットエッチング法でシリコン窒化膜3を除去した後、半導体基板1上にCVD法で堆積したシリコン酸化膜4bをエッチバックまたはCMP(chemical mechani Next, as shown in FIG. 2, after removing the silicon nitride film 3 by wet etching using hot phosphoric acid, the silicon oxide film 4b deposited by CVD on the semiconductor substrate 1 is etched back or CMP (chemical mechani
cal polishing)法で研磨して、素子分離溝4aの内部にシリコン酸化膜4bを残すことにより素子分離領域を形成する。 Is polished by cal Polishing) method, an element isolation region by leaving the silicon oxide film 4b to the inside of the isolation trench 4a. 続いて、半導体基板1を約1000℃でアニールすることにより、素子分離溝4aに埋め込んだシリコン酸化膜4bをデンシファイする。 Then, by annealing the semiconductor substrate 1 at about 1000 ° C., to densify the silicon oxide film 4b embedded in the isolation grooves 4a. 【0026】次いで、フッ酸系の水溶液を用いてシリコン酸化膜2を除去した後、半導体基板1を熱酸化して、 [0026] Next, after removing the silicon oxide film 2 with an aqueous solution of hydrofluoric acid, with the semiconductor substrate 1 is thermally oxidized,
半導体基板1の表面に保護膜5を形成する。 Forming a protective film 5 on the surface of the semiconductor substrate 1. 次いで、半導体基板1のnチャネルMISFETQnの形成領域にp型ウェル6を形成するためのボロンをイオン注入し、 Then, boron for forming a p-type well 6 is ion-implanted region for forming the n-channel MISFETQn semiconductor substrate 1,
pチャネルMISFETQpの形成領域にn型ウェル7 n-type well region for forming the p-channel MISFET Qp 7
を形成するためのリンをイオン注入する。 Phosphorus for forming an ion-implanted. 【0027】次に、図3に示すように、保護膜5を除去した後、半導体基板1を熱酸化して、p型ウェル6およびn型ウェル7のそれぞれの表面にゲート絶縁膜8を4 Next, as shown in FIG. 3, after removing the protective film 5 and the semiconductor substrate 1 is thermally oxidized to the respective surfaces of the p-type well 6 and the n-type well 7 of the gate insulating film 8 4
nm程度の厚さで形成する。 It is formed in the order of nm thickness. 次いで、200nm程度の厚さのアモルファスシリコン膜をCVD法で半導体基板1上に堆積した後、nチャネルMISFETQnの形成領域のアモルファスシリコン膜にn型不純物、たとえばリンをイオン注入し、pチャネルMISFETQpの形成領域のアモルファスシリコン膜にp型不純物、たとえばボロンをイオン注入する。 Then, after depositing on the semiconductor substrate 1 by the CVD method, an amorphous silicon film of about 200nm thick, n-type impurity into the amorphous silicon film formation region of the n-channel MISFET Qn, for example, phosphorous ions are implanted in the p-channel MISFETQp p-type impurity into the amorphous silicon film formation region, for example, boron ions are implanted. 【0028】続いて、半導体基板1に、たとえば950 [0028] Then, the semiconductor substrate 1, for example, 950
℃、60秒程度の熱処理を施して、上記アモルファスシリコン膜に導入したn型不純物およびp型不純物を活性化させ、さらにnチャネルMISFETQnの形成領域のアモルファスシリコン膜をn型多結晶シリコン膜9n ° C., subjected to heat treatment at about 60 seconds, the amorphous silicon film to activate the n-type impurity and p-type impurity introduced into the further n-channel MISFETQn forming region of the amorphous silicon film n-type polycrystalline silicon film 9n
sに、pチャネルMISFETQpの形成領域のアモルファスシリコン膜をp型多結晶シリコン膜9psに変える。 To s, change the amorphous silicon film formation region of the p-channel MISFETQp the p-type polycrystalline silicon film 9 ps. 【0029】その後、図4に示すように、これら多結晶シリコン膜9ns,9psをレジストパターンをマスクとしてエッチングして、nチャネルMISFETQnの形成領域にゲート長0.1〜0.12μm程度のゲート電極9nを形成し、同時にpチャネルMISFETQpの形成領域にゲート長0.1〜0.12μm程度のゲート電極9pを形成する。 [0029] Thereafter, as shown in FIG. 4, these polycrystalline silicon film 9 ns, is etched using the resist pattern as a mask 9 ps, the gate electrode of about gate length 0.1~0.12μm a formation region of the n-channel MISFETQn forming a 9n, to form a gate electrode 9p about gate length 0.1~0.12μm the formation region of the p-channel MISFETQp simultaneously. この後、半導体基板1に、たとえば800℃のドライ酸化処理を施す。 Thereafter, the semiconductor substrate 1, for example, subjected to dry oxidation process of 800 ° C.. 【0030】次に、n型ウェル7をレジスト膜で覆った後、nチャネルMISFETQnのゲート電極9nをマスクとしてp型ウェル6にn型不純物、たとえばヒ素をイオン注入し、nチャネルMISFETQnのソース・ Next, after covering the n-type well 7 with a resist film, the gate electrode 9n of the n-channel MISFETQn n-type impurity into the p-type well 6, for example, arsenic ions are implanted as a mask, the source of the n-channel MISFETQn
ドレインの一部を構成する相対的に低濃度なソース、ドレイン拡張領域10aを形成する。 Relatively low concentration sources that constitute a portion of the drain to form the drain extension region 10a. 同様に、p型ウェル6をレジスト膜で覆った後、pチャネルMISFETQ Similarly, after covering the p-type well 6 with the resist film, p-channel MISFETQ
pのゲート電極9pをマスクとしてn型ウェル7にp型不純物、たとえばフッ化ボロンをイオン注入し、pチャネルMISFETQpのソース・ドレインの一部を構成する相対的に低濃度なソース、ドレイン拡張領域11a p p-type impurity using the gate electrode 9p to n-type well 7 as a mask, for example, relatively low concentrations of sources boron fluoride ions are implanted to form a part of the source and drain of the p-channel MISFET Qp, the drain extension region 11a
を形成する。 To form. 【0031】次に、図5に示すように、半導体基板1上に10〜20nm程度の厚さのシリコン酸化膜12および80nm程度の厚さのシリコン窒化膜13を順次堆積する。 Next, as shown in FIG. 5, sequentially depositing a silicon nitride film 13 of about 10~20nm thick silicon oxide film 12 and of approximately 80nm thickness on a semiconductor substrate 1. シリコン酸化膜12は、たとえばTEOS(tetr Silicon oxide film 12 is, for example, TEOS (tetr
a ethyl ortho silicate:Si(OC 254 )とオゾン(O 3 )とをソースガスに用いたプラズマCVD法、 a ethyl ortho silicate: Si (OC 2 H 5) 4) and ozone (O 3) and a plasma CVD method using a source gas,
または有機シランの熱分解によるCVD法で堆積することができる。 Or it can be deposited by CVD by thermal decomposition of the organic silane. 【0032】次に、図6に示すように、シリコン酸化膜12をエッチングストッパ層としてシリコン窒化膜13 [0032] Next, as shown in FIG. 6, the silicon nitride film 13 and silicon oxide film 12 as an etching stopper layer
をRIE法で異方性エッチングして、nチャネルMIS The anisotropically etched by RIE, n-channel MIS
FETQnのゲート電極9nおよびpチャネルMISF The gate electrode 9n and p-channel MISF of FETQn
ETのゲート電極9pのそれぞれの側壁にスペーサ14 Spacers respective side walls of the gate electrode 9p of ET 14
を形成する。 To form. 【0033】その後、図7に示すように、露出したシリコン酸化膜12をフッ酸系の水溶液を用いたウェットエッチング法で除去することにより、シリコン窒化膜13 [0033] Thereafter, as shown in FIG. 7, by removing the silicon oxide film 12 exposed by the wet etching method using an aqueous solution of hydrofluoric acid, the silicon nitride film 13
からなるスペーサ14およびシリコン酸化膜によって2 2 by a spacer 14 and a silicon oxide film consisting of
層スペーサが形成される。 Layer spacers are formed. この際、シリコン酸化膜12 At this time, the silicon oxide film 12
のエッチングが等方的に進むため、スペーサ14の下には、スペーサ14の端部から20nm程度のアンダーカット部15が形成される。 The etching of the proceeds isotropically, under the spacer 14, the undercut portion 15 of approximately 20nm from the end of the spacer 14 is formed. 【0034】次に、図8に示すように、n型ウェル7をレジスト膜で覆った後、nチャネルMISFETQnのゲート電極9nおよびスペーサ14をマスクとしてp型ウェル6にn型不純物、たとえばヒ素をイオン注入し、 [0034] Next, as shown in FIG. 8, after covering the n-type well 7 with a resist film, n-channel MISFET Qn n-type impurity using the gate electrode 9n and spacers 14 on the p-type well 6 as a mask, for example, arsenic by ion implantation,
nチャネルMISFETQnのソース・ドレインの他の一部を構成する相対的に高濃度なソース、ドレイン拡散領域10bを形成する。 Relatively high concentration source constituting the other part of the source and drain of n-channel MISFET Qn, a drain diffusion region 10b. 同様に、p型ウェル6をレジスト膜で覆った後、pチャネルMISFETQpのゲート電極9pおよびスペーサ14をマスクとしてn型ウェル7にp型不純物、たとえばフッ化ボロンをイオン注入し、pチャネルMISFETQpのソース・ドレインの他の一部を構成する相対的に高濃度なソース、ドレイン拡散領域11bを形成する。 Similarly, after covering the p-type well 6 with a resist film, a gate electrode 9p and spacers 14 of p-channel MISFETQp p-type impurity into the n-type well 7, for example, boron fluoride ions are implanted as a mask, the p-channel MISFETQp relatively high concentration source constituting the other part of the source and drain, a drain diffusion region 11b. 【0035】次いで、半導体基板1上に被覆性が相対的に良好なシリコン窒化膜16aを熱CVD法で堆積し、 [0035] Then, the coating property on the semiconductor substrate 1 is deposited a relatively good silicon nitride film 16a by a thermal CVD method,
スペーサ14の下に形成されたアンダーカット部15をシリコン窒化膜16aで埋め込む。 The undercut portion 15 formed below the spacer 14 filled with silicon nitride film 16a. 続いて半導体基板1 Subsequently, the semiconductor substrate 1
上にシリコン窒化膜16bをプラズマCVD法で堆積する。 The silicon nitride film 16b is deposited by plasma CVD on. シリコン窒化膜16a,16bからなる積層膜16 Silicon nitride film 16a, the laminated film 16 consisting 16b
は、後の工程で層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層として機能する。 Functions as an etching stopper layer of a contact hole formed in the interlayer insulating film in a later step. このため、 For this reason,
その合計膜厚は、エッチングストッパ層に必要な膜厚で決められる。 Its total thickness is determined by the thickness necessary for etching stopper layer. 【0036】しかし、シリコン窒化膜16aは応力が相対的に大きいため、その膜厚はMISFETの電流駆動能力に影響を及ぼさない厚さ、たとえば20nm程度に設定される。 [0036] However, since the silicon nitride film 16a is relatively large stress, the thickness of thickness that does not affect the current driving capability of the MISFET, is set to, for example, about 20 nm. さらに、プラズマCVD法で形成されるシリコン窒化膜16bの膜厚は、積層膜16がエッチングストッパ層として機能するために必要な厚さに設定される。 Further, the film thickness of the silicon nitride film 16b is formed by plasma CVD, lamination film 16 is set to a thickness necessary to function as an etching stopper layer. 【0037】次に、図9に示すように、半導体基板1上にシリコン酸化膜からなる層間絶縁膜17を形成した後、レジストパターンをマスクとして層間絶縁膜17をドライエッチング法で加工することにより、nチャネルMISFETQnのソース、ドレイン拡散領域10bの上方にコンタクトホール18nを穿孔し、同時にpチャネルMISFETQpのソース、ドレイン拡散領域11 Next, as shown in FIG. 9, after forming an interlayer insulating film 17 made of a silicon oxide film on the semiconductor substrate 1, by processing the interlayer insulating film 17 by dry etching using the resist pattern as a mask , n-channel MISFETQn source, perforating a contact hole 18n over the drain diffusion region 10b, p-channel MISFETQp source simultaneously, the drain diffusion region 11
bの上方にコンタクトホール18pを穿孔する。 b drilling a contact hole 18p above. 層間絶縁膜17の下層に設けられた積層膜16は、層間絶縁膜17に対してエッチング選択比を有する材料であり、積層膜16によってコンタクトホール18n,18pのエッチングを止めることができる。 Layered film 16 provided on the lower interlayer insulating film 17 is a material having an etch selectivity with respect to the interlayer insulating film 17 can be stopped contact hole 18n, the etching of 18p a laminated film 16. なお、図示はしないが、nチャネルMISFETQnのゲート電極9nおよびpチャネルMISFETQpのゲート電極9pに達するコンタクトホールも同時に形成される。 Although not shown, a contact hole reaching the gate electrode 9p of the gate electrode 9n and p-channel MISFETQp of n-channel MISFETQn are simultaneously formed. 【0038】続いて、上記レジストパターンを除去した後、層間絶縁膜17をエッチングマスクとして露出している積層膜16を除去し、nチャネルMISFETQn [0038] Subsequently, the resist pattern was removed, and removing the laminated film 16 which is exposed interlayer insulating film 17 as an etching mask, n-channel MISFETQn
のソース、ドレイン拡散領域10bおよびpチャネルM Source, drain diffusion regions 10b and p-channel M
ISFETQpのソース、ドレイン拡散領域11bの一部を露出する。 ISFETQp source, to expose a portion of the drain diffusion region 11b. 【0039】次いで、半導体基板1上に金属膜、たとえばタングステン膜を堆積し、たとえばCMP法でこの金属膜の表面を平坦化することによって上記コンタクトホール18n,18pの内部に金属膜を埋め込みプラグ1 [0039] Then, the metal film on the semiconductor substrate 1, for example, tungsten film is deposited, for example, the contact hole 18n by flattening the surface of the metal film by CMP, plug 1 buried metal film inside the 18p
9を形成する。 9 to the formation. その後、層間絶縁膜17の上層に堆積した金属膜をエッチングして配線層20を形成することにより、図10に示す本実施の形態1のCMOSデバイスが略完成する。 Then, by forming a metal film was etched wiring layer 20 deposited on the upper layer of the interlayer insulating film 17, CMOS device of the first embodiment shown in FIG. 10 is almost completed. なお、必要に応じて配線層20の上層に多層配線を形成してもよい。 It is also possible to form a multi-layer wiring in the upper layer of the wiring layer 20 as required. 【0040】なお、本実施の形態1では、ソース、ドレインを低抵抗化するシリサイド層を形成していないが、 [0040] In the first embodiment, the source, but it does not form a silicide layer to reduce the resistance of the drain,
たとえば以下のサリサイド技術を用いてシリサイド層を形成してもよい。 For example a silicide layer may be formed using the following salicide technique. 【0041】まず、積層膜16を堆積する工程の前に、 Firstly, prior to the step of depositing a multilayer film 16,
たとえば厚さ10nm程度のコバルト膜をスパッタリング法で半導体基板1上に堆積した後、500〜600℃ For example, after it deposited on the semiconductor substrate 1 by sputtering a thickness about 10nm of cobalt film, 500 to 600 ° C.
程度の熱処理を60秒程度半導体基板1に施して、nチャネルMISFETQnのソース、ドレイン拡散領域1 Subjected degree of heat treatment to 60 seconds to the semiconductor substrate 1, n-channel MISFETQn source, drain diffusion regions 1
0bの表面と、pチャネルMISFETQpのソース、 And 0b of the surface, p-channel MISFETQp of the source,
ドレイン拡散領域11bの表面とに選択的に厚さ30n Selectively thickness 30n on the surface of the drain diffusion region 11b
m程度のシリサイド層を形成する。 Forming a silicide layer of approximately m. この際、nチャネルMISFETQnのゲート電極9nおよびpチャネルM At this time, the gate electrode of the n-channel MISFET Qn 9n and p-channel M
ISFETQpのゲート電極9pのそれぞれの表面にもシリサイド層を形成してもよい。 To each surface of the gate electrode 9p of ISFETQp a silicide layer may be formed. この後、半導体基板1 After this, the semiconductor substrate 1
に700〜800℃程度の熱処理を90秒程度施して、 By applying about 90 seconds for the heat treatment at about 700~800 ℃ to,
シリサイド層の低抵抗化を行う。 Performing the resistance of the silicide layer. 【0042】このように、本実施の形態1によれば、S [0042] Thus, according to the first embodiment, S
AC技術におけるエッチングストッパ層は、熱CVD法で堆積されるシリコン窒化膜16aおよびプラズマCV An etching stopper layer in the AC technique, the silicon nitride film 16a is deposited by a thermal CVD method and plasma CV
D法で堆積されるシリコン窒化膜16bからなる積層膜16によって構成される。 It constituted by laminating film 16 made of silicon nitride film 16b deposited by Method D. これにより、2層スペーサで生ずるアンダーカット部15はシリコン窒化膜16aによって埋め込まれて、空洞起因の不良、たとえばソース、ドレイン間のショート等を防ぐことができる。 Thus, the undercut portion 15 caused by the two-layer spacers are embedded by the silicon nitride film 16a, it is possible to prevent failure of the cavity caused, for example the source, a short circuit or the like between the drain. また、空洞が無いことから、nチャネルMISFETQn Further, since the cavity is not, n-channel MISFETQn
のゲート電極9nの近傍にコンタクトホール18nを配置することができるので、ゲート電極9nとコンタクトホール18nとの間の距離が縮小でき、同様にpチャネルMISFETQpのゲート電極9pの近傍にコンタクトホール18pを配置することができるので、ゲート電極9pとコンタクトホール18pとの間の距離が縮小できて、CMOSデバイスの高集積化を図ることができる。 It is possible to arrange the contact hole 18n in the vicinity of the gate electrode 9n of the distance between the gate electrode 9n and the contact hole 18n can be reduced, the contact holes 18p in the vicinity of the gate electrode 9p likewise p-channel MISFETQp can be arranged, it can reduce the distance between the gate electrode 9p and the contact holes 18p, it can be highly integrated CMOS devices. 【0043】さらに、積層膜16の合計膜厚は、積層膜16がエッチングストッパ層として機能するために必要な厚さに設定されているが、シリコン窒化膜16aの厚さは、アンダーカット部15を埋め込むのに必要な最小膜厚とできることから、エッチングストッパ層を熱CV [0043] Further, the total thickness of the multilayer film 16 is stacked film 16 is set to a thickness required for functioning as an etching stopper layer, the thickness of the silicon nitride film 16a, the undercut portion 15 because it can minimize the thickness required for embedding, the etching stopper layer thermal CV
D法で堆積されるシリコン窒化膜のみで構成した場合に比べて、エッチングストッパ層の応力を低減することができる。 As compared with the case of a configuration using only a silicon nitride film deposited by Method D, the stress of the etching stopper layer can be reduced. これにより、nチャネルMISFETQnおよびpチャネルMISFETQpの電流駆動能力のバランスを確保することができる。 Thus, it is possible to ensure the balance of the current driving capability of the n-channel MISFETQn and p-channel MISFET Qp. 【0044】(実施の形態2)本発明の他の実施の形態であるCMOSデバイスの製造方法を図11〜図16に示した半導体基板の要部断面図を用いて説明する。 [0044] will be described with reference to fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a CMOS device according to another embodiment (Embodiment 2) The present invention in FIGS. 11 to 16. 【0045】まず、図11に示すように、前記実施の形態1と同様の方法でnチャネルMISFETQnのゲート電極9nおよびpチャネルMISFETQpのゲート電極9pを形成し、続いてソース・ドレインの一部を構成する相対的に低濃度なソース、ドレイン拡散領域10 First, as shown in FIG. 11, the gate electrode 9p of the gate electrode 9n and p-channel MISFETQp of n-channel MISFETQn formed in the same manner as in the first embodiment, a portion of the source-drain followed relatively low concentration sources that constitute the drain diffusion region 10
a,11aを形成する。 a, forming a 11a. ここまでの工程は、前記実施の形態1の図1〜図4に示した工程と同じである。 The steps up to this point are the same as steps shown in FIGS. 1 to 4 of the first embodiment. 【0046】次に、図12に示すように、半導体基板1 Next, as shown in FIG. 12, the semiconductor substrate 1
上に10〜20nm程度の厚さのシリコン酸化膜21、 Silicon oxide film 21 having a thickness of about 10~20nm above,
20nm程度の厚さのシリコン窒化膜22および60n 20nm approximately the thickness of the silicon nitride film 22 and 60n
m程度の厚さのシリコン酸化膜23を順次堆積する。 Sequentially depositing a silicon oxide film 23 having a thickness of about m. シリコン酸化膜21,23は、たとえばTEOSとオゾンとをソースガスに用いたプラズマCVD法、または有機シランの熱分解によるCVD法で堆積することができる。 Silicon oxide film 21 and 23 may be deposited for example TEOS and ozone plasma CVD method using a source gas or by CVD by thermal decomposition of the organic silane. 【0047】次に、図13に示すように、シリコン窒化膜22をエッチングストッパ層としてシリコン酸化膜2 Next, as shown in FIG. 13, a silicon oxide film 2 of the silicon nitride film 22 as an etching stopper layer
3をRIE法で異方性エッチングして、nチャネルMI 3 is anisotropically etched by RIE, n-channel MI
SFETQnのゲート電極9nおよびpチャネルMIS The gate electrode 9n and p-channel MIS of SFETQn
FETのゲート電極9pのそれぞれの側壁にスペーサ2 Spacers respective side walls of the gate electrode 9p of FET 2
4を形成する。 4 to form. 続いて、露出したシリコン窒化膜22をドライエッチング法で除去する。 Subsequently, the silicon nitride film 22 exposed is removed by dry etching. 【0048】次いで、図14に示すように、露出したシリコン酸化膜21をフッ酸系の水溶液を用いたウェットエッチング法で除去することにより、シリコン酸化膜2 [0048] Then, as shown in FIG. 14, by removing the silicon oxide film 21 exposed by the wet etching method using an aqueous solution of hydrofluoric acid, a silicon oxide film 2
3からなるスペーサ24、シリコン窒化膜22およびシリコン酸化膜21によって3層スペーサを形成する。 3 spacer 24 made of, for forming a three-layer spacer by the silicon nitride film 22 and silicon oxide film 21. この際、シリコン酸化膜21のエッチングが等方的に進むため、スペーサ24の下には、スペーサ24の端部から20nm程度のアンダーカット部25が形成される。 At this time, since the etching of the silicon oxide film 21 proceeds isotropically, under the spacer 24, the undercut portion 25 of approximately 20nm from the end of the spacer 24 is formed. 【0049】その後は前記実施の形態1と同様にして、 [0049] Thereafter in the same manner as the first embodiment,
図15に示すように、半導体基板1上に被覆性が相対的に良好なシリコン窒化膜16aを熱CVD法で堆積し、 As shown in FIG. 15, coverage on the semiconductor substrate 1 is deposited a relatively good silicon nitride film 16a by a thermal CVD method,
スペーサ14の下に形成されたアンダーカット部25をシリコン窒化膜16aで埋め込む。 The undercut portion 25 formed below the spacer 14 filled with silicon nitride film 16a. 続いて半導体基板1 Subsequently, the semiconductor substrate 1
上にシリコン窒化膜16bをプラズマCVD法で堆積する。 The silicon nitride film 16b is deposited by plasma CVD on. 【0050】続いて、半導体基板1上に層間絶縁膜17 [0050] Subsequently, an interlayer insulating film on the semiconductor substrate 1 17
を形成した後、層間絶縁膜17にnチャネルMISFE After the formation of the, n-channel MISFE the interlayer insulating film 17
TQnのコンタクトホール18n、およびpチャネルM TQn of the contact hole 18n, and a p-channel M
ISFETQpのコンタクトホール18pを穿孔し、続いて露出している積層膜16を除去してnチャネルMI Perforating a contact hole 18p of ISFETQp, followed n-channel by removing the laminated film 16 that are exposed MI
SFETのソース、ドレイン拡散領域10bおよびpチャネルMISFETのソース、ドレイン拡散領域11b SFET source, the source of drain diffusion regions 10b and p-channel MISFET, drain diffusion region 11b
の一部を露出する。 To expose a part of. 次いで、コンタクトホール18n, Next, the contact hole 18n,
18pの内部にプラグ19を形成し、その後、半導体基板1上に堆積した金属膜をエッチングして配線層20を形成することにより、図16に示す本実施の形態2のC The plug 19 is formed within the 18p, then, by forming a metal film etched and the wiring layer 20 deposited on the semiconductor substrate 1, in this embodiment 2 shown in FIG. 16 C
MOSデバイスが略完成する。 MOS device is substantially completed. 【0051】このように、本実施の形態2によれば、ゲート電極9n,9pの側壁に3層スペーサを設けた場合でも、前記実施の形態1と同様に、3層スペーサで生ずるアンダーカット部25はシリコン窒化膜16aによって埋め込まれて、空洞起因の不良、たとえばソース、ドレイン間のショート等を防ぐことができる。 [0051] Thus, according to the second embodiment, the gate electrode 9n, even in the case where the three-layer spacers on the sidewalls of 9p, as with the first embodiment, undercut portion resulting in three layers spacer 25 is buried with the silicon nitride film 16a, it is possible to prevent failure of the cavity caused, for example the source, a short circuit or the like between the drain. 【0052】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 [0052] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments of the invention, the present invention is not limited to the above embodiments, various ways without departing from the scope of the invention it is needless to say that the possible changes. 【0053】たとえば、前記実施の形態では、SAC工程においてエッチングストッパ層として機能し、かつ積層スペーサで生ずるアンダーカット部を埋め込む絶縁膜として、熱CVD法で堆積するシリコン窒化膜を用いたが、これ以外の絶縁膜であって、層間絶縁膜に対してエッチング選択比を有し、かつ被覆性が相対的に良好な絶縁膜を用いることができる。 [0053] For example, in the above embodiment, functions as an etching stopper layer in the SAC process, and as an insulating film to embed the undercut portion resulting in multi-layer spacer has used a silicon nitride film deposited by thermal CVD, which an insulating film other than having an etch selectivity with respect to the interlayer insulating film, and coverage can be used relatively good insulator. 【0054】 【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 [0054] Among the inventions disclosed in the present application, according to the invention The following is a brief description of effects obtained by typical. 【0055】コンタクトホールのエッチングストッパ層を、被覆性が相対的に良好な第1の絶縁膜と応力が相対的に小さい第2の絶縁膜とからなる積層膜で構成することにより、積層スペーサに形成されるアンダーカット部を第1の絶縁膜で埋め込み、さらに、CMOSデバイスへ及ぼす応力を相対的に小さくする。 [0055] The etching stopper layer of the contact hole, by the coverage constitutes a laminated film relatively good first insulating film and the stress becomes a relatively small second insulating film, the laminated spacer embedding an undercut portion formed in the first insulating film, further, to relatively small stress on the CMOS device. これにより、積層膜における空洞の発生を防いで、CMOSデバイスのソース、ドレイン間のショート等を防ぎ、さらにnチャネルMISFETとpチャネルMISFETとの電流駆動能力のバランスを確保することができる。 Accordingly, to prevent the occurrence of cavity in the laminated film prevents the source of the CMOS device, a short circuit or the like between the drain can be further secured the balance of the current driving capability of the n-channel MISFET and a p-channel MISFET.

【図面の簡単な説明】 【図1】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 2 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図3】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 3 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図4】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention; FIG. 【図5】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 5 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図6】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 6 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図7】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 7 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図8】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 8 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図9】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 9 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図10】本発明の一実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 10 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to an embodiment of the present invention. 【図11】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 11 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図12】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 12 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図13】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 13 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図14】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 14 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図15】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 15 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図16】本発明の他の実施の形態であるCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 16 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the CMOS device according to another embodiment of the present invention. 【図17】本発明が検討したCMOSデバイスの製造方法を示す半導体基板の要部断面図である。 17 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a CMOS device to which the present invention was investigated. 【符号の説明】 1 半導体基板2 シリコン酸化膜3 シリコン窒化膜4a 素子分離溝4b シリコン酸化膜5 保護膜6 p型ウェル7 n型ウェル8 ゲート絶縁膜9ns n型多結晶シリコン膜9ps p型多結晶シリコン膜9n ゲート電極9p ゲート電極10a ソース、ドレイン拡張領域10b ソース、ドレイン拡散領域11a ソース、ドレイン拡張領域11b ソース、ドレイン拡散領域12 シリコン酸化膜13 シリコン窒化膜14 スペーサ15 アンダーカット部16 積層膜16a シリコン窒化膜16b シリコン窒化膜17 層間絶縁膜18n コンタクトホール18p コンタクトホール19 プラグ20 配線層21 シリコン酸化膜22 シリコン窒化膜23 シリコン酸化膜24 スペーサ25 アンダーカット部51 半導体基板52 ゲート [EXPLANATION OF SYMBOLS] 1 semiconductor substrate 2 silicon oxide film 3 a silicon nitride film 4a isolation trench 4b silicon oxide film 5 protective film 6 p-type well 7 n-type well 8 gate insulating film 9 ns n-type polycrystalline silicon film 9 ps p-type multi crystalline silicon film 9n gate electrode 9p gate electrode 10a source, drain extension regions 10b source, drain diffusion regions 11a source, drain extension regions 11b source, drain diffusion region 12 the silicon oxide film 13 a silicon nitride film 14 spacer 15 undercut 16 laminated film 16a the silicon nitride film 16b of silicon nitride film 17 an interlayer insulating film 18n contact hole 18p contact hole 19 plug 20 wiring layer 21 a silicon oxide film 22 a silicon nitride film 23 a silicon oxide film 24 spacer 25 undercut 51 the semiconductor substrate 52 gate 絶縁膜53 ゲート電極54 半導体領域55 第1の絶縁膜56 第2の絶縁膜57 シリコン窒化膜58 アンダーカット部59 空洞Qn nチャネルMISFET Qp pチャネルMISFET Insulating film 53 gate electrode 54 semiconductor region 55 a first insulation film 56 cavity second insulating film 57 of silicon nitride film 58 undercut 59 Qn n-channel MISFET Qp p-channel MISFET

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三谷 真一郎 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内(72)発明者 柳田 洋平 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内Fターム(参考) 4M104 BB01 BB18 BB19 DD02 DD04 DD07 DD08 DD09 DD16 DD17 DD78 DD84 EE09 EE15 EE17 GG10 GG14 5F033 HH04 HH07 JJ19 KK01 KK25 QQ09 QQ13 QQ16 QQ19 QQ25 QQ37 QQ48 QQ70 QQ73 RR04 RR06 SS01 SS03 SS04 SS11 SS15 TT02 TT08 5F048 AA01 AB03 AC03 BA01 BB06 BB07 BB08 BC06 BE03 BF06 BF07 BF16 BG14 DA23 DA25 DA27 DA30 5F140 AA05 AA08 AA14 AA24 AA39 AB03 BA01 BE03 BE07 BF01 BF04 BF11 BF18 BG09 BG10 BG12 BG14 BG28 BG30 BG32 BG33 BG34 BG41 BG52 BG53 BH14 BH15 BJ01 BJ07 BJ08 BJ11 BJ17 BJ27 BK02 BK13 BK27 BK29 BK34 CB04 CB08 CC01 C ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shinichiro Mitani Ome, Tokyo Shinmachi 6-chome 3 stock company Hitachi device development in the center address of 16 (72) inventor Yohei Yanagida of Ome, Tokyo Shinmachi address 6-chome 16 3 stock company Hitachi, device development center, the F-term (reference) 4M104 BB01 BB18 BB19 DD02 DD04 DD07 DD08 DD09 DD16 DD17 DD78 DD84 EE09 EE15 EE17 GG10 GG14 5F033 HH04 HH07 JJ19 KK01 KK25 QQ09 QQ13 QQ16 QQ19 QQ25 QQ37 QQ48 QQ70 QQ73 RR04 RR06 SS01 SS03 SS04 SS11 SS15 TT02 TT08 5F048 AA01 AB03 AC03 BA01 BB06 BB07 BB08 BC06 BE03 BF06 BF07 BF16 BG14 DA23 DA25 DA27 DA30 5F140 AA05 AA08 AA14 AA24 AA39 AB03 BA01 BE03 BE07 BF01 BF04 BF11 BF18 BG09 BG10 BG12 BG14 BG28 BG30 BG32 BG33 BG34 BG41 BG52 BG53 BH14 BH15 BJ01 BJ07 BJ08 BJ11 BJ17 BJ27 BK02 BK13 BK27 BK29 BK34 CB04 CB08 CC01 C C03 CC08 CC12 CC13 CE07 CF04 C03 CC08 CC12 CC13 CE07 CF04

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 (a)半導体基板の主面上に形成されたCMOSデバイスのゲート電極の側壁に2層以上の絶縁膜からなる積層構造のスペーサを形成する工程と、 Forming a spacer of the Claims 1] (a) a laminated structure comprising two or more insulating films on the side walls of the gate electrode of the CMOS device formed on the main surface of the semiconductor substrate,
    (b)前記半導体基板上に被覆性が相対的に良好な第1 (B) the coverage on the semiconductor substrate is relatively good first
    の絶縁膜および応力が相対的に小さい第2の絶縁膜を順次堆積して積層膜を形成し、続いて層間絶縁膜を堆積する工程と、(c)前記積層膜をエッチングストッパ層とし、レジストパターンをマスクとしたエッチングによって前記層間絶縁膜を加工する工程とを有することを特徴とする半導体装置の製造方法。 The insulating film and stress to form a relatively small second insulating film sequentially deposited to laminate film, followed by depositing an interlayer insulating film, an etching stopper layer (c) the laminate film, the resist the method of manufacturing a semiconductor device, characterized in that by the etched pattern and mask and a step of processing the interlayer insulating film. 【請求項2】 (a)半導体基板の主面上に形成されたCMOSデバイスのゲート電極の側壁に2層以上の絶縁膜からなる積層構造のスペーサを形成する工程と、 2. A (a) forming a spacer of the laminated structure including two or more layers of insulating films on the side walls of the gate electrode of the CMOS device formed on the main surface of the semiconductor substrate,
    (b)前記半導体基板上に熱CVD法で第1のシリコン窒化膜およびプラズマCVD法で第2のシリコン窒化膜を順次堆積して積層膜を形成し、続いて層間絶縁膜を堆積する工程と、(c)前記積層膜をエッチングストッパ層とし、レジストパターンをマスクとしたエッチングによって前記層間絶縁膜を加工する工程とを有することを特徴とする半導体装置の製造方法。 (B) the first silicon nitride film and a plasma CVD method by a thermal CVD method and the second silicon nitride film are sequentially deposited to form a multilayer film on a semiconductor substrate, followed by depositing an interlayer insulating film and , (c) the laminated film as an etching stopper layer, a method of manufacturing a semiconductor device characterized by a step of processing the interlayer insulating film by the etching using the resist pattern as a mask. 【請求項3】 (a)半導体基板の主面上に形成されたCMOSデバイスのゲート電極の上層にシリコン酸化膜およびシリコン窒化膜を順次堆積する工程と、(b)前記シリコン窒化膜を異方性エッチングした後、露出した前記シリコン酸化膜をウェットエッチングすることによって、前記ゲート電極の側壁に前記シリコン窒化膜および前記シリコン酸化膜からなる積層構造のスペーサを形成する工程と、(c)前記半導体基板上に熱CVD法で第1のシリコン窒化膜およびプラズマCVD法で第2のシリコン窒化膜を順次堆積して積層膜を形成し、続いて層間絶縁膜を堆積する工程と、(d)前記積層膜をエッチングストッパ層とし、レジストパターンをマスクとしたエッチングによって前記層間絶縁膜を加工する工程とを有することを特徴 A step of sequentially depositing a silicon oxide film and a silicon nitride film on the upper layer of wherein (a) the gate electrode of the CMOS device formed on the main surface of the semiconductor substrate, a (b) the silicon nitride film anisotropically after sexual etched by wet etching the silicon oxide film exposed, and forming a spacer of the laminated structure consisting of the silicon nitride film and the silicon oxide film on sidewalls of the gate electrode, (c) said semiconductor in the first silicon nitride film and a plasma CVD method by a thermal CVD method by sequentially depositing a second silicon nitride film to form a laminated film on a substrate, followed depositing an interlayer insulating film, (d) the characterized by a step of processing the interlayer insulating film by a laminated film as an etching stopper layer, a resist pattern as a mask etch とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to. 【請求項4】 (a)半導体基板の主面上に形成されたCMOSデバイスのゲート電極の上層に第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜を順次堆積する工程と、(b)前記第2のシリコン酸化膜を異方性エッチングした後、露出した前記シリコン窒化膜をドライエッチングし、続いて露出した前記第1のシリコン酸化膜をウェットエッチングすることによって、 Wherein (a) the first silicon oxide film on the upper layer of the gate electrode of the CMOS device formed on the main surface of the semiconductor substrate, a step of sequentially depositing a silicon nitride film and the second silicon oxide film, (b) after the anisotropic etching of the second silicon oxide film by the silicon nitride film exposed to dry etching, followed the the exposed first silicon oxide film is wet-etched,
    前記ゲート電極の側壁に前記第2のシリコン酸化膜、前記シリコン窒化膜および前記第1のシリコン酸化膜からなる積層構造のスペーサを形成する工程と、(c)前記半導体基板上に熱CVD法で第1のシリコン窒化膜およびプラズマCVD法で第2のシリコン窒化膜を順次堆積して積層膜を形成し、続いて層間絶縁膜を堆積する工程と、(d)前記積層膜をエッチングストッパ層とし、レジストパターンをマスクとしたエッチングによって前記層間絶縁膜を加工する工程とを有することを特徴とする半導体装置の製造方法。 The second silicon oxide film on sidewalls of the gate electrode, and forming a spacer of the laminated structure consisting of the silicon nitride film and the first silicon oxide film, a thermal CVD method (c) the semiconductor substrate the first silicon nitride film and a plasma CVD method by sequentially depositing a second silicon nitride film to form a laminated film, followed by depositing an interlayer insulating film, (d) is the laminated film as an etching stopper layer a method of manufacturing a semiconductor device characterized by a step of processing the interlayer insulating film by etching using a resist pattern as a mask.
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