JP2003050739A - Memory controller - Google Patents

Memory controller

Info

Publication number
JP2003050739A
JP2003050739A JP2001238364A JP2001238364A JP2003050739A JP 2003050739 A JP2003050739 A JP 2003050739A JP 2001238364 A JP2001238364 A JP 2001238364A JP 2001238364 A JP2001238364 A JP 2001238364A JP 2003050739 A JP2003050739 A JP 2003050739A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
delay
quantity
data
value
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001238364A
Other languages
Japanese (ja)
Inventor
Daisuke Kondo
大輔 近藤
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To provide a memory controller for exact read of data recorded in a DRAM by high speed clocks at all times.
SOLUTION: The memory controller is provided with a delay quantity retrieval mode and a delay quantity establishment mode, with no read request of the data in the DRAM and in the delay quantity retrieval mode. A delay quantity control part successively outputs a plurality of first delay values, a delay quantity adjusting part generates a fetch clock which is delayed by the first delay value, a read data register fetches the data in the DRAM in accordance with the fetch clock, the delay quantity control part determines the first optimal delay value, based on whether or not the data fetched by the read data register is proper, stores the first optimal delay value as a second delay value and the delay quantity adjusting part generates a fetch clock delayed by a second delay value, when the read request of the data of the DRAM exists or in the delay quantity establishment mode.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、メモリ制御装置に関するものである。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a memory controller. 【0002】 【従来の技術】従来、DRAMに記録されているデータをリードレジスタに取り込むタイミングに関するメモリ制御装置として、特願2000−193464に記載されたものが知られている。 [0004] Conventionally, as a memory controller according to the timing for capturing the data recorded in the DRAM to read the register, are known those described in Japanese Patent Application No. 2000-193464. 【0003】従来例のメモリ制御装置及びそのメモリ制御装置におけるリードデータの格納タイミングを決定する例について、図5と図6を用いて説明する。 [0003] For an example of determining the timing of storing data of the read data in a conventional example the memory control device and a memory control device will be described with reference to FIGS. 5 and 6. 図5において501はメモリ制御装置、102はDRAM、10 501 In FIG. 5 the memory controller 102 is DRAM, 10
3はDRAM102にアクセスする外部装置である。 3 is an external device to access the DRAM 102. メモリ制御装置501は、基準クロック生成部511、リードデータレジスタ512、入出力部513、比較部5 Memory controller 501, a reference clock generating unit 511, the read data register 512, input unit 513, comparing unit 5
14、比較用データレジスタ515、遅延量制御部51 14, comparison data register 515, the delay amount control unit 51
6、遅延量調節部517を有する。 6, a delay amount adjusting unit 517. 遅延量調節部517 Delay amount adjusting unit 517
は、多段遅延部541、セレクタ542を有する。 Has a multi-stage delay unit 541, a selector 542. 【0004】メモリ制御装置501の説明をする。 [0004] to the description of the memory control device 501. 基準クロック生成部511は、遅延値0の基準クロックを多段遅延部541に出力する。 Reference clock generating unit 511 outputs the reference clock delay value 0 to the multi-stage delay unit 541. DRAM102は基準クロックに従ってリードデータを出力する。 DRAM102 outputs the read data in accordance with the reference clock. リードデータレジスタ512は、取り込みクロックに従いDRAM10 Read data register 512, DRAM10 in accordance with the incorporation clock
2からリードデータを読み込み入出力部513に出力する。 From 2 to output the read data to the read input-output unit 513. 入出力部513は外部装置103から送られたデータを入力してライトデータレジスタ(DRAMへの書き込み用レジスタ。図示していない)に伝送し、リードデータレジスタ512が出力したデータを入力し、外部装置に伝送する。 Output section 513 (register for writing to DRAM. Not represented by) by entering the data sent from the external device 103 the write data register to transmit to, and inputs data read data register 512 is outputted, the outside transmitting device. 後述する遅延量検索モードにおいては、 In later to delay the search mode,
入出力部513はリードデータを出力しない。 Input and output unit 513 does not output the read data. 比較部5 The comparison section 5
14は、読み込みテスト時にDRAM102から読み込んだテスト値と、比較用データレジスタ515に格納されているテスト値を比較し、正しくデータが読み込まれたか否か判定し、判定結果(比較結果)を遅延量制御部516に伝送する。 14, the test value read from DRAM102 when loading test and, comparing the test value stored in the comparison data register 515, determines whether data is correctly read, the determination result delay amount (comparison) It transmits to the control unit 516. 比較用データレジスタ515は、読み込みテスト用のテスト値を格納する。 Comparison data register 515 stores a test value for reading test. 遅延量制御部5 Delay amount control section 5
16は、比較部514から比較結果を入力し、遅延量調節部517のセレクタ542に出力する。 16 inputs the comparison result from the comparison unit 514, and outputs to the selector 542 of the delay amount adjusting unit 517. 多段遅延部5 Multi-stage delay unit 5
41は基準クロックを入力し、異なった遅延値を持つ複数の取り込みクロックをセレクタ542に出力する。 41 receives a reference clock, and outputs a plurality of sampling clock with different delay value to the selector 542. セレクタ542は入力される複数の取り込みクロックの中から、遅延量制御部516が出力した遅延値を持つ取り込みクロックを選択し、リードデータレジスタ512に出力する。 The selector 542 from among a plurality of capture clock input, select the sampling clock having a delay value a delay amount control unit 516 is output, and outputs the read data register 512. 【0005】以上のように構成された従来例のメモリ制御装置について、以下その動作を説明する。 [0005] The constructed conventional memory control device as described above, operation is described below. メモリ制御装置501は最適の遅延量を検索する遅延量検索モードと、確定した遅延量(最適の遅延量)で基準クロックを遅延させる遅延量確定モードとを有する遅延量検索モードにおけるメモリ制御装置501の動作を説明する。 The memory control device 501 and the delay amount search mode for searching the delay amount of the optimum, the determined delay amount (optimum delay amount) memory control device in the delay amount search mode and a delay amount fixed mode for delaying a reference clock at 501 to explain the operation. 始めにDRAM102にテスト値を書き込み、比較用データレジスタ515に同じ値のテスト値を格納する。 First write a test value to DRAM102, stores a test value of the same value in the comparison data register 515. 遅延量制御部516は最初の遅延値として0が設定されており、遅延値0を遅延量調節部517のセレクタ542に出力する。 The delay amount control unit 516 0 is set as the first delay value and outputs the delay value 0 to the selector 542 of the delay amount controller 517. 多段遅延部541は、基準クロック生成部5 Multi-stage delay unit 541, a reference clock generator 5
11から基準クロックを入力し、異なる遅延値を持った複数の取り込みクロックを生成し、セレクタ542に出力する。 11 receives a reference clock from to generate a plurality of sampling clock having a different delay value, and outputs to the selector 542. セレクタ542は入力された複数の取り込みクロックの中から、遅延値0の取り込みクロックを選択し、リードデータレジスタ512に出力する。 The selector 542 from among a plurality of capture clock input, select the sampling clock delay value 0, and outputs the read data register 512. リードデータレジスタ512は、遅延値0の取り込みクロックに従い、DRAM102から書き込んだテスト値を読み込む。 Read data register 512, in accordance with the incorporation clock delay value 0, read the test value written from DRAM102. 【0006】比較部514はその読み込まれた値と、比較用データレジスタ515に格納されているテスト値を比較する。 [0006] Comparison section 514 compares the value read, the test value stored in the comparison data register 515. リードデータが確定している期間内に取り込みクロックが設定されていた場合はリードデータレジスタ512に正しい値が読み込まれ、リードデータが確定していない期間に取り込みクロックが設定されていた場合はリードデータレジスタ512には間違った値が読み込まれる。 If the sampling clock in a period when the read data is determined was set correct value is read into the read data register 512, the read data when the clock uptake during a period when the read data is not determined is set wrong value is loaded into the register 512. 比較部514は、両者が一致しているかどうか確認した後、当該比較結果を遅延量制御部516に送る。 Comparing section 514, after both are confirmed if it matches, sends the comparison result to the delay amount control unit 516. 遅延量制御部516は遅延値を1段階増やし、遅延値1を遅延量調節部517のセレクタ542に出力する。 The delay amount control unit 516 increments one step delay value and outputs the delay value 1 to the selector 542 of the delay amount controller 517. セレクタ542は多段遅延部541から入力された複数の取り込みクロックの中から、遅延値1の取り込みクロックを選択し、リードデータレジスタ512に出力する。 The selector 542 from among a plurality of sampling clock inputted from the multi-stage delay unit 541, selects the sampling clock delay value 1, and outputs the read data register 512. 【0007】以降同様の動作を行い、各遅延値ごとにリードデータを正しく読めるか否かテストする。 [0007] and later performed the same operation, to test whether or not the read data read correctly for each delay value. 従来例のメモリ制御装置の遅延量制御装置は遅延値0〜7を順次遅延量調節部517に伝送する。 The delay amount control device of a conventional example of the memory control device transmitting to sequentially delay amount controller 517 a delay value 0-7. 図6はDRAMからのリードデータの出力タイミングと取り込みクロックのタイミング(リードデータレジスタ512は、取り込みクロックの立ち上がりエッジでリードデータを読み込む。)との関係を示すタイミングチャートである。 Figure 6 is a timing of the output timing and capture clock of the read data from the DRAM (read data register 512, reads the read data. On the rising edge of the sampling clock) is a timing chart showing the relationship between. 図6 Figure 6
において601と602との間の期間においてリードデータが確定しており、それ以外の期間においてリードデータは確定していない。 Read data to be determined in the period between 601 and 602 in the read data has not been determined in other periods. その結果正しく読めたときの遅延値、つまり図6のリードデータが確定している期間に立ち上がりエッジを有する取り込みクロックの遅延値は、ある範囲を持つことになる(図6の例では遅延値2 Delay value when the results are read correctly, that the delay value of the sampling clock having a rising edge in the period in which the read data in Fig 6 are established will have a range (delay value in the example of FIG. 6 2
から6)。 From 6). 遅延量制御部516はその範囲の中で中心となるような遅延値(図6の例だと4)を最適の遅延値として設定する。 The delay amount control unit 516 sets the center to become such a delay value within that range (that's the example of FIG. 6 4) as an optimum delay value. 【0008】次に遅延量確定モードにおけるメモリ制御装置501の動作を説明する。 [0008] Next will be described the operation of the memory control device 501 in the delay amount fixed mode. 遅延量確定モードにおいては、遅延量制御部516は、設定された最適の遅延値を出力する。 In the delay amount determined mode, the delay amount control unit 516 outputs a delay value of the optimum that is set. 遅延量調節部517は基準クロックを最適の遅延値だけ遅延させた取り込みクロックを生成する。 Delay amount adjusting unit 517 generates a sampling clock obtained by delaying the reference clock delay value of the optimum only.
リードデータレジスタ512は当該取り込みクロックでDRAM102からのリードデータを読み込む。 Read data register 512 reads the read data from DRAM102 in the capture clock. このことで配線遅延等で多少リードデータが確定している期間が前後しても、確実にリードデータを取り込むことが可能となる。 Even if a period slightly read data in wiring delay, etc. In this it has been determined that the front and rear, certainly it is possible to capture the read data. この遅延量調節処理は、電源投入時やDRA The delay amount adjusting process, the power-on and DRA
Mが使用されていない時間に実行し、あるいはCPU等が任意のタイミングで起動することができる。 M can be executed in the time which is not used, or a CPU or the like is started at an arbitrary timing. DRAM DRAM
102に記録されているデータをリードする場合、高速ページモードをサポートしたDRAMやシンクロナスD When reading data recorded in 102, DRAM or synchronous D that supports high-speed page mode
RAMなどを使用しデータの転送速度を速めようとすると、リードデータがデータバス上に確定している時間が短くなる。 When using a RAM, and so on to try to Hayameyo the transfer speed of the data, the time that the read data has been determined on the data bus is shortened. その確定している時間にリードデータを取り込まなくてはならない。 It must be incorporated into the read data to the time you have that confirmed. またリードデータの取り込みタイミングが固定されていた場合、温度変化等で配線遅延が生じデータバス上でリードデータが確定していない期間に取り込みタイミングが設定される可能性が生じる。 Also if the acquisition timing of the read data has been fixed, the possibility of timing uptake during a period when the read data in wiring delay occurs data bus is not determined by the temperature change or the like is set occurs.
メモリ制御装置はそこで遅延量制御部516及び遅延量調節部517を用いてリードデータの取り込みタイミングを調節できるようにしている。 The memory controller wherein using the delay amount control unit 516 and the delay amount adjusting unit 517 is to be able to adjust the latch timing of the read data. 【0009】 【発明が解決しようとする課題】メモリ制御装置は、電源投入時に遅延量調節処理を必ず行う必要があるが、それ以降は任意のタイミングで遅延量調節処理を行う。 [0009] SUMMARY OF THE INVENTION It is an object of the memory controller, there is always necessary to perform the delay amount adjusting process when the power is turned on, performs a delay amount adjusting process at any time thereafter. しかし遅延量調節処理中に外部装置がDRAMにリードアクセスした場合、従来のメモリ制御装置においては、上記遅延量検索処理中のいずれかの遅延量(図6においては、遅延値0〜7のいずれか)でリードデータレジスタ112がDRAM102からのリードデータを取り込んだ。 However, if the external device during the delay amount adjusting process has read access to the DRAM, the conventional memory controller, either the delay amount in the delay search process (in FIG. 6, one of the delay value 0-7 read data register 112 takes in the read data from the DRAM102 in either). リードアクセスした時のタイミングにおいて遅延値が0又は7等に設定されていればリードデータレジスタ112は取り込みエラーを生じた。 Read data register 112 if the delay value at the timing when the read access is set to 0 or 7, etc. resulted in uptake error. あるいは遅延量調節処理が終了し、最適な遅延値が確定するまで外部装置のDRAMへのリードアクセス要求の受け入れを遅らす必要があった本発明は遅延量調節処理中に外部装置がDR Alternatively and delay adjustment process is finished, the optimum delay value external device in the present invention is a delay amount adjusting process was necessary to delay the acceptance of the read access request to the DRAM of the external device until it finalized DR
AMにリードアクセスした場合にも、確実に正しいデータを読み出して出力するメモリ制御装置を提供することを目的とする。 Even when the read access to AM, and an object thereof is to provide a memory controller which reads and outputs surely correct data. 遅延量調節処理においてリードデータが確定している時間が短い場合は、設定できる遅延値をより細かく調節する必要がある。 If the time read data in the delay amount adjusting process has been finalized it is short, it is necessary to adjust more finely the delay value can be set. 一定範囲の先端から後端まで遅延値1つ1つに対してDRAMからデータを正しく読み出せるか否かを確認した場合、最適の遅延値を検索して決定するのにある程度の時間を必要としてしまう。 If it is confirmed whether read out data from the DRAM correctly from the tip of a range for one single delay value to the back end, it requires some time to be determined by searching a delay value of the optimum put away. 本発明は短い時間で最適の遅延値を検索して決定するメモリ制御装置を提供することを目的とする。 The present invention aims to provide a memory control device which determines by searching the optimal delay value in a short time. 【0010】 【課題を解決するための手段】上記課題を解決するため、本発明は以下の構成を有する。 [0010] [Means for Solving the Problems] To solve the above problems, the present invention has the following configuration. 請求項1の本発明は、基準クロックを生成する基準クロック生成部と、取り込みクロックの遅延値を出力する遅延量制御部と、前記基準クロック及び前記遅延値を入力し、前記基準クロックを前記遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、前記取り込みクロックに従いD The present invention of claim 1 includes a reference clock generator for generating a reference clock, and a delay amount control section that outputs a delay value of sampling clock, and inputs the reference clock and the delay value, the delay the reference clock a delay amount adjusting unit that generates a sampling clock delayed by a value, D in accordance with the sampling clock
RAMのデータを読み込むリードデータレジスタと、前記リードデータレジスタのデータを外部に出力する入出力部と、読み込みテスト用のデータを格納する比較用データレジスタと、読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較した結果を出力するする比較部と、を有し、遅延量検索モードと、遅延量確定モードと、を有し、前記遅延量制御部は、複数の遅延値の中から一つの遅延値を選択し、選択した第1の遅延値を出力する最適遅延量検索部と、確定した遅延値である第2の遅延値を記憶する最適遅延量記憶部と、前記第1の遅延値と前記第2の遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、外部から A read data register which reads data RAM, and input and output portion for outputting data of the read data register to the outside, the comparison data register for storing data for reading test, when loading tests, loaded into the read data register and data I, is compared with the data stored in the comparison data register has a comparison unit for outputting a result of comparison, has a delay search mode, the delay amount fixed mode, the , the delay amount control unit selects one of the delay values ​​from a plurality of delay values, and the optimum delay amount retrieval unit that outputs a first delay value selected, the second delay is determined by delay value has a optimum delay amount storage unit for storing a value, selects one of said second delay value between the first delay value, and a selector for outputting the delay amount adjusting unit, from the outside RAMのデータの読み出し要求がない時であって且つ前記遅延量検索モードにおいては、 In an in the absence RAM read request for data and the delay search mode,
前記最適遅延量検索部は複数の前記第1の遅延値を順次出力し、前記セレクタは前記第1の遅延値を選択して出力し、前記遅延量調節部は前記第1の遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の遅延値の中から最適の前記第1の遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の遅延値を前記第2の遅延値として記憶し、外部からDRAMのデータの読み出し要求がある時又は前記遅延量確定モードにおいては、前記セレクタは The optimum delay amount search unit sequentially outputs a plurality of said first delay value, said selector selects and outputs the first delay value, the delay amount adjusting unit only the first delay value Delay and generating the sampling clock, the read data register the capture data of the DRAM in accordance with sampling clock, wherein the comparing unit compares the data stored in the comparison data register and captured by the read data register data and outputs the comparison result, the delay amount control unit determines the first delay value of the optimum from among the plurality of the first delay value based on the comparison result, the optimum delay amount storage optimally of the first delay value is stored as the second delay value, the time or the delay amount fixed mode is a data read request of the DRAM from the outside, the selector 記第2の遅延値を選択して出力する、ことを特徴とするメモリ制御装置である。 Select the serial second delay value output, is a memory control device according to claim. 【0011】請求項2の本発明は、基準クロックを生成する基準クロック生成部と、取り込みクロックの遅延値を出力する遅延量制御部と、前記基準クロック及び前記遅延値を入力し、前記基準クロックを前記遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、 [0011] The present invention of claim 2 receives a reference clock generator for generating a reference clock, and a delay amount control section that outputs a delay value of sampling clock, the reference clock and the delay value, the reference clock a delay amount adjusting unit that generates a sampling clock delayed by the delay value,
前記取り込みクロックに従いDRAMのデータを読み込むリードデータレジスタと、前記リードデータレジスタのデータを外部に出力する入出力部と、読み込みテスト用のデータを格納する比較用データレジスタと、読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較結果を出力する比較部と、を有し、遅延量検索モードと、遅延量確定モードと、を有し、前記遅延量制御部は、複数の遅延値の中から一つの遅延値を選択し、選択した第1の遅延値を出力する最適遅延量検索部と、確定した遅延値である第2の遅延値を記憶する最適遅延量記憶部と、前記第1の遅延値と前記第2の遅延値との中から一つを選択し、前記遅延量調節部に出力するセレク A read data register to read data in the DRAM in accordance with the sampling clock, output section for outputting data of the read data register to the outside, the comparison data register for storing data for reading test, when loading the test, the lead and data read into the data register, compares the data stored in the comparison data register has a comparison unit for outputting a comparison result, the amount of delay search mode, the delay amount fixed mode, the a, the delay amount control unit selects one of the delay values ​​from a plurality of delay values, and the optimum delay amount retrieval unit that outputs a first delay value selected, second is finalized delay value selector which of the optimum delay amount storage unit that stores the delay value, and selects one of said second delay value between the first delay value and outputs the delay amount adjusting unit とを有し、前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の遅延値を順次出力し、前記セレクタは前記第1の遅延値を選択して出力し、前記遅延量調節部は前記第1の遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRA Has the door, in the amount of delay search mode, the optimum delay amount search unit sequentially outputs a plurality of said first delay value, said selector selects and outputs the first delay value, the delay amount adjusting unit generates a sampling clock delayed by the first delay value, said read data register DRA in accordance with the receiving clock
Mのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の遅延値の中から最適の前記第1の遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の遅延値を前記第2の遅延値として記憶し、前記遅延量確定モードにおいては、前記セレクタは前記第2の遅延値を選択して出力し、前記遅延量検索モードにおいて外部からD Captures M of data, the comparison unit outputs a comparison result by comparing the data stored in the comparison data register and captured by the read data register data, the delay amount control unit the comparison result storing determine the first delay value of the optimum from among the plurality of the first delay value, the optimum delay amount storage unit said first delay value of the optimum as the second delay value based on the and, in the delay amount determined mode, said selector selects and outputs the second delay value, D from the outside in the delay amount search mode
RAMのデータの読み出し要求があった場合は、前記遅延量検索モードが終了して前記遅延量確定モードになった後に、前記DRAMのデータの読み出し要求に応じて、前記DRAMのデータを読み出して出力する、ことを特徴とするメモリ制御装置である。 If there is a RAM read request for data, after the delay search mode becomes the delay amount fixed mode exit, in response to said data read request for DRAM, reads the data of the DRAM output to, is a memory control device according to claim. 【0012】請求項3の本発明はメモリ制御装置を請求項1に記載のメモリ制御装置として動作させることと、 [0012] and that the present invention of claim 3 is operated as a memory control device according to the memory control device in claim 1,
請求項2に記載のメモリ制御装置として動作させることとを、外部から選択的に設定できることを特徴とするメモリ制御装置である。 And to operate as a memory controller according to claim 2, a memory controller, characterized in that it selectively set from the outside. 【0013】請求項4の本発明は、DRAMへのデータの書き込み処理中に、前記遅延量検索モードに設定して最適の前記遅延値を検索することを特徴とする請求項1 [0013] The present invention of claim 4, claim 1, during the process of writing data to DRAM, while characterized by searching the delay value of the optimum set to the delay amount search mode
又は請求項2に記載のメモリ制御装置である。 Or a memory controller according to claim 2. 【0014】本発明の請求項1から請求項4のメモリ記憶装置は、遅延量調節処理を行う前に現在の最適の遅延値を記憶しておき、遅延量調節処理を行う。 The memory storage device of claims 1 to 4 of the present invention may store the delay value of the current best before performing the delay amount adjusting process, and the delay amount adjusting process. その処理中にブロックがDRAMに対してリードアクセスを要求してきた場合、遅延量検索処理中の遅延値でなく、確定された遅延値を用いてDRAMからのリード処理を行う。 If the block has requested read access to the DRAM during the process, rather than a delay value in the delay search process, it performs a read process from the DRAM using the determined delay value.
そのアクセスが終了した時点で、遅延値を遅延量調節処理中であった設定値に戻し、遅延量調節処理を再開する。 At the time the access is completed, return to the set value was in the delay amount adjusting process delay value, resumes the delay amount adjusting process. 遅延量調節処理終了後のリードアクセスではその新しい遅延値を用いる。 The read access after the delay amount adjusting process ends using the new delay value. 【0015】請求項5の本発明は、基準クロックを生成する基準クロック生成部と、粗調節用遅延値と、前記粗調節用遅延値よりも細かく設定することが可能な、微調節用遅延値を出力する遅延量制御部と、前記基準クロック並びに前記粗調節用遅延値及び前記微調節用遅延値を入力し、前記基準クロックを前記粗調節用遅延値及び前記微調節用遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、前記取り込みクロックに従いD The present invention of claim 5 includes a reference clock generator for generating a reference clock, a coarse adjustment delay value, wherein which can be set finer than the coarse adjustment delay value, fine adjustment delay value a delay amount control section that outputs, inputs the reference clock and the coarse adjustment delay value and the fine adjustment delay value, delaying the reference clock by the coarse adjustment delay value and the fine adjustment delay value a delay amount adjusting unit that generates a sampling clock has, D in accordance with the sampling clock
RAMのデータを読み込むリードデータレジスタと、前記リードデータレジスタのデータを外部に出力する入出力部と、読み込みテスト用のデータを格納する比較用データレジスタと、読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較結果を出力する比較部と、を有し、遅延量検索モードと、遅延量確定モードと、を有し、前記遅延量制御部は、複数の粗調節用遅延値から一つの遅延値を選択し、複数の微調節用遅延値の中から一つの遅延値を選択し、選択した第1の粗調節用遅延値及び第1の微調節用遅延値を出力する最適遅延量検索部と、確定した粗調節用遅延値及び微調節用遅延値である第2の粗調節用遅延値及び第2の微調節用遅延値を記 A read data register which reads data RAM, and input and output portion for outputting data of the read data register to the outside, the comparison data register for storing data for reading test, when loading tests, loaded into the read data register it compares the data, the data stored in the comparison data register has a comparison unit for outputting a comparison result, a delay amount search mode, the delay amount fixed mode, wherein the the delay amount control unit selects one of the delay values ​​of a plurality of coarse adjustment delay value, selects one of the delay values ​​from a plurality of fine adjustment delay value, the first coarse adjustment delay value selected and optimum delay retrieval unit and, finalized coarse adjustment delay value and the second coarse adjustment delay value and second delay for fine adjustment is fine adjustment delay value to output a first fine adjustment delay value the value serial する最適遅延量記憶部と、前記第1 And an optimum delay amount storage unit that, the first
の粗調節用遅延値及び前記第1の微調節用遅延値と前記第2の粗調節用遅延値及び前記第2の微調節用遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の粗調節用遅延値及び一定の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1の粗調節用遅延値及び前記第1の微調節用遅延値を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータ Selects one of the coarse adjustment delay value and the first of the a fine adjustment delay value second coarse adjustment delay value and the second fine adjustment delay value, the delay amount adjusting and a selector for outputting the part, in the amount of delay search mode, the optimum delay amount retrieval unit sequentially outputs a plurality of the first coarse adjustment delay value and the constant of the first fine adjustment delay value and, said selector selects and outputs the first coarse adjustment delay value and the first fine adjustment delay value, the delay amount adjusting unit the first coarse adjustment delay value and the first the sampling clock is generated delayed by the fine adjustment delay value, storing said read data register captures the data of the DRAM in accordance with the receiving clock, the comparison unit in the read data register data and the comparison data register fetched data を比較してその比較結果を出力し、 It compares and outputs the comparison result,
前記遅延量制御部は前記比較結果に基づいて複数の前記第1の粗調節用遅延値の中から最適の前記第1の粗調節用遅延値を決定し、次に前記最適遅延量検索部は最適の前記第1の粗調節用遅延値及び複数の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1の粗調節用遅延値及び前記第1の微調節用遅延値を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複 The delay amount control unit determines the first coarse adjustment delay value of the optimum from among the plurality of the first coarse adjustment delay value based on the comparison result, then the optimum delay retrieval unit the first coarse adjustment delay value of the optimum and a plurality of first fine-adjustment delay value sequentially outputs, the selector of the first coarse adjustment delay value and the first fine adjustment delay value selects and outputs the delay amount adjusting unit generates a sampling clock delayed by the first coarse adjustment delay value and the first fine adjustment delay value, said read data register DRAM in accordance with the receiving clock uptake of data, the comparison unit outputs a comparison result by comparing the data stored in the comparison data register and captured by the read data register data, the delay amount control unit in the comparison result multi-based の前記第1の微調節用遅延値の中から最適の前記第1の微調節用遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、最適の前記第1 Said determining the first fine adjustment delay value of the optimum from among the first fine adjustment delay value, the optimum delay amount storage unit the second the first coarse adjustment delay value of the optimum stored as coarse adjustment delay value, the first optimum
の微調節用遅延値を前記第2の微調節用遅延値として記憶し、前記遅延量確定モードにおいては、前記セレクタは前記第2の粗調節用遅延値及び前記第2の微調節用遅延値を選択して出力する、ことを特徴とするメモリ制御装置である。 Storing the fine adjustment delay value as the second fine adjustment delay value in the delay amount determined mode, the selector the second coarse adjustment delay value and the second fine adjustment delay value the select outputs, it is a memory control device according to claim. 【0016】請求項6の本発明は、前記遅延量検索モードにおいて、前記最適遅延量検索部が複数の前記第1の粗調節用遅延値及び一定の第1の微調節用遅延値を順次出力し、複数の前記第1の粗調節用遅延値の中から最適の前記第1の粗調節用遅延値を決定した時、最適の前記第1の粗調節用遅延値及び一定の前記第1の微調節用遅延値だけ遅延した前記取り込みクロックに従い前記リードデータレジスタが安定してDRAMのデータを読み込むと判断した場合は、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、一定の前記第1の微調節用遅延値を前記第2の微調節用遅延値として記憶し、最適の前記第1の粗調節用遅延値及び一定の前記第1の微調節用遅延値だけ遅延した前記取り The invention of claim 6 is the amount of delay search mode, the optimum delay amount retrieval unit sequentially outputs a plurality of the first coarse adjustment delay value and the constant of the first fine adjustment delay value and, when determining the first coarse adjustment delay value of the optimum from among the plurality of the first coarse adjustment delay value, the optimum of the first coarse adjustment delay value and a predetermined first If the read data register in accordance with the sampling clock delayed by the fine adjustment delay value it is determined to stably read data of the DRAM, the optimum delay amount storage unit the first coarse adjustment delay value of the optimum stored as the second coarse adjustment delay value storing certain of said first fine adjustment delay value as said second fine adjustment delay value, said first coarse adjustment delay value of the optimum and certain of said first of said take-up only delayed the fine adjustment delay value みクロックに従っては前記リードデータレジスタが安定してDRAMのデータを読み込めないと判断した場合は、次に前記最適遅延量検索部は最適の前記第1の粗調節用遅延値及び複数の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1の粗調節用遅延値及び前記第1の微調節用遅延値を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の If the read data register in accordance with the actual clock is determined not to load the data of the stable DRAM, then the optimum delay amount search unit optimum of the first coarse adjustment delay value and a plurality first the fine adjustment delay value sequentially outputs, said selector selects and outputs the first coarse adjustment delay value and the first fine adjustment delay value, the delay amount adjusting unit the first crude only adjusting a delay value and the first fine adjustment delay value to generate a delayed sampling clock, the read data register captures the data of the DRAM in accordance with the receiving clock, the comparison unit is captured by the read data register data by comparing the said stored in the comparison data register data and outputs the comparison result, the delay amount control unit the comparison result to the plurality of the first on the basis of 調節用遅延値の中から最適の前記第1の微調節用遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、最適の前記第1 Determining the first fine adjustment delay value of the optimum from among the adjusted delay value, the optimum delay amount storage unit the second coarse adjustment delay value the first coarse adjustment delay value of the optimum stored as the optimum of the first
の微調節用遅延値を前記第2の微調節用遅延値として記憶することを特徴とする請求項5に記載のメモリ制御装置である。 Of a memory controller according to claim 5, characterized in that storing a fine adjustment delay value as said second fine adjustment delay value. 【0017】本発明の請求項5、請求項6のメモリ記憶装置は、遅延量調節部を2段階にし、2段目により細かく設定できる遅延量調節部を設け、1段目はそれよりも大きく遅延量調節できる遅延量調節部とする。 [0017] Claim 5 of the present invention, the memory storage device of claim 6, and a delay amount adjusting unit in two steps, a delay amount adjusting unit which can be set finely by the second stage is provided, the first stage is larger than and the delay amount adjusting unit that can adjust the delay amount. つまり最初に1段目の遅延量調節部で遅延量調節処理を行い、ほぼ確実にDRAMからデータをリードできるポイントを検索し、その後(必要に応じて)2段目の遅延量調節部を用いてそのポイントの前後で遅延量調節処理を行う。 That make the first delay amount adjustment process in the first stage of the delay amount adjusting unit, it searches the points that can be read data from the DRAM almost certainly, then (if necessary) using the delay amount adjusting unit of the second stage performing delay adjustment process before and after that point Te.
このことにより(短時間で)遅延量調節処理を行うことができるようになり、その結果この遅延量調節処理を行っているため外部装置がDRAMからデータを読み出すことができない時間も短縮できる。 This by (a short time) will be able to perform delay adjustment process, the result is an external device for doing this delay adjustment process can be shortened time data can not be read from DRAM. 【0018】 【発明の実施の形態】以下本発明の実施をするための最良の形態を具体的に示した実施例について図面ととのに記載する。 [0018] DETAILED specific embodiment shown the form for the implementation of the embodiments of the Invention Hereinafter the present invention is described in preparative and drawings. 【0019】《実施例1》本発明の実施例1のメモリ制御装置について図1、図2を用いて説明する。 [0019] "Embodiment 1" Fig. 1 for the memory controller of the first embodiment of the present invention will be described with reference to FIG. 図1において101はメモリ制御装置、102はDRAM、10 101 in FIG. 1 is a memory controller, 102 DRAM, 10
3はDRAM102にアクセスする外部装置である。 3 is an external device to access the DRAM 102. メモリ制御装置101は、基準クロック生成部111、リードデータレジスタ112、入出力部113、比較部1 Memory controller 101 includes a reference clock generating unit 111, the read data register 112, input unit 113, comparison unit 1
14、比較用データレジスタ115、遅延量制御部11 14, comparison data register 115, the delay amount control unit 11
6、遅延量調節部117を有する。 6, a delay amount adjusting unit 117. 遅延量制御部116 The delay amount control unit 116
は、最適遅延量検索部141、最適遅延量記憶部14 , The optimum delay retrieval unit 141, the optimum delay amount storage 14
2、セレクタ143を有する。 2, a selector 143. 遅延量調節部117は、 Delay amount adjusting section 117,
多段遅延部151、セレクタ152を有する。 Having a multi-stage delay unit 151, a selector 152. 【0020】メモリ制御装置101の説明をする。 [0020] the description of the memory control device 101. 基準クロック生成部111は、遅延値0の基準クロックを多段遅延部151に出力する。 Reference clock generating unit 111 outputs the reference clock delay value 0 to the multi-stage delay unit 151. DRAM102は基準クロックに従ってリードデータを出力する。 DRAM102 outputs the read data in accordance with the reference clock. リードデータレジスタ112は、取り込みクロックに従いDRAM10 Read data register 112, DRAM10 in accordance with the incorporation clock
2からリードデータを読み込み入出力部113に出力する。 From 2 to output the read data to the read input-output unit 113. 入出力部113は外部装置103から送られたデータを入力してライトデータレジスタ(DRAMへの書き込み用レジスタ。図示していない)に伝送し、リードデータレジスタ112が出力したデータを入力し、外部装置に伝送する。 Output unit 113 (register for writing to DRAM. Not represented by) by entering the data sent from the external device 103 the write data register to transmit to, and inputs data read data register 112 is outputted, the outside transmitting device. 後述する遅延量検索モードにおいては、 In later to delay the search mode,
入出力部113はリードデータを出力しない。 Input and output section 113 does not output the read data. 比較部1 Comparing section 1
14は、読み込みテスト時にDRAM102から読み込んだテスト値と、比較用データレジスタ115に格納されているテスト値を比較し、正しくデータが読み込まれたか否か判定し、判定結果(比較結果)を遅延量制御部116に伝送する。 14, the test value read from DRAM102 when loading test and, comparing the test value stored in the comparison data register 115, determines whether data is correctly read, the determination result delay amount (comparison) It transmits to the control unit 116. 比較用データレジスタ115は、読み込みテスト用のテスト値を格納する。 Comparison data register 115 stores a test value for reading test. 最適遅延量検索部141は複数の遅延値を記憶しており、比較部114 Optimum delay retrieval unit 141 stores a plurality of delay values, comparing section 114
から比較結果を入力し、遅延値をセレクタ143に出力する。 It receives the comparison result from, and outputs the delay value to the selector 143. なお最適遅延量検索部141は、(後述する)遅延量検索モードが終了しデータ読み込みのための最適の遅延値を確定したときは、その遅延値を最適遅延量記憶部142に登録しておく。 Incidentally optimum delay retrieval unit 141 is registered (described later) when the delay amount search mode has been established the optimum delay value for the finished data read is the delay value to the optimum delay amount storage unit 142 . 最適遅延量記憶部142は前回の遅延量検索モードで求められた最適の遅延値を記憶しておき、その遅延値をセレクタ143に出力する。 Optimum delay amount storage unit 142 stores the delay value of the optimum determined by the previous delay search mode, and outputs the delay value to the selector 143. セレクタ143は最適遅延量検索部141及び最適遅延量記憶部142から入力される2つの遅延値の内、1つを選択し、遅延量調節部117のセレクタ152に出力する。 The selector 143 is one of the two delay value input from the optimum delay retrieval unit 141 and the optimum delay amount storage unit 142, selects one and outputs to the selector 152 of the delay amount adjusting unit 117. 多段遅延部151は基準クロックを入力し、異なる遅延値を持つ複数の取り込みクロックをセレクタ152 Multi-stage delay unit 151 receives a reference clock, a plurality of capture clock having a different delay value to the selector 152
に出力する。 And outputs it to. セレクタ152は入力される複数の取り込みクロックの中から、セレクタ143が出力した遅延値を持つ取り込みクロックを選択し、リードデータレジスタ112に出力する。 The selector 152 from among a plurality of capture clock input, select the sampling clock having a delay value selector 143 is outputted, and outputs the read data register 112. 【0021】以上のように構成された本実施例のメモリ制御装置について、以下その動作を説明する。 [0021] The memory control device of this embodiment constructed as described above, operation is described below. メモリ制御装置101は、最適の遅延量を検索する遅延量検索モードと、確定した遅延量(最適の遅延量)で基準クロックを遅延させる遅延量確定モードとを有する。 Memory controller 101 includes a delay search mode for searching the delay amount of the optimum, the delay amount fixed mode for delaying a reference clock at a defined delay amount (optimum delay amount). 遅延量検索モード(外部装置からDRAMのデータの読み出し要求がないものとする)におけるメモリ制御装置101の動作を説明する。 Illustrating the operation of the memory control device 101 in the delay amount search mode (and those without a data read request of the DRAM from an external device). 始めにDRAM102にテスト値を書き込み、比較用データレジスタ115に同じ値のテスト値を格納する。 First write a test value to DRAM102, stores a test value of the same value in the comparison data register 115. 多段遅延部151は、基準クロック生成部111から基準クロックを入力し、異なる遅延値を持った複数の取り込みクロックを生成し、セレクタ152 Multi-stage delay unit 151 receives the reference clock from the reference clock generator 111 generates a plurality of sampling clock having a different delay value, the selector 152
に出力する。 And outputs it to. 遅延値の初期値としては、0が設定されており、最適遅延量検索部141は遅延値0をセレクタ1 The initial value of the delay value, 0 is set, the selector 1 the optimum delay retrieval unit 141 delay value 0
43へ出力する。 And outputs it to the 43. セレクタ143は最適遅延量検索部1 The selector 143 is optimum delay retrieval unit 1
41が出力する遅延値を選択するよう設定されており、 41 is set to select the delay value to be output,
最適遅延量検索部141が出力する遅延値0を遅延量調節部117のセレクタ152に出力する。 And it outputs the delay value 0 to the optimum delay amount retrieval unit 141 outputs to the selector 152 of the delay amount adjusting unit 117. 【0022】セレクタ152は入力された複数の取り込みクロックの中から、遅延値0の取り込みクロックを選択し、リードデータレジスタ112に出力する。 [0022] The selector 152 from among a plurality of capture clock input, select the sampling clock delay value 0, and outputs the read data register 112. リードデータレジスタ112は、遅延値0の取り込みクロックに従い、DRAM102に書き込んだテスト値を読み込む。 Read data register 112, in accordance with the incorporation clock delay value 0, read the test value written to DRAM102. 比較部114はその取り込まれた値と、比較用データレジスタ115に格納されているテスト値を比較する。 Comparing unit 114 compares the captured value, the test value stored in the comparison data register 115. リードデータが確定している時間内に取り込みクロックが設定されていた場合はリードデータレジスタ11 Read data register 11 when the clock uptake in the time read data is determined is set
2に正しい値が読み込まれ、リードデータが確定していない期間に取り込みクロックが設定されていた場合はリードデータレジスタ112には間違った値が読み込まれる。 2 correct value is read in, the wrong value is loaded into the read data register 112 when the clock uptake during a period when the read data is not determined is set. 比較部114は、両者が一致しているかどうか確認した後、当該比較結果を最適遅延量検索部141に送る。 Comparing section 114, after both are confirmed if it matches, sends the comparison result to the optimum delay retrieval unit 141. 最適遅延量検索部141は、遅延値を1段階増やして遅延値1をセレクタ143に送る。 Optimum delay retrieval unit 141 sends the delay value 1 increasing the delay value by one step to the selector 143. セレクタ143は最適遅延量検索部141が出力した遅延値1を選択して、遅延量調節部117のセレクタ152に出力する。 The selector 143 selects a delay value 1 which is output from the optimum delay retrieval unit 141, and outputs to the selector 152 of the delay amount adjusting unit 117.
セレクタ152は多段遅延部151から入力された複数の取り込みクロックの中から、遅延値1の取り込みクロックを選択し、リードデータレジスタ112に出力する。 The selector 152 from among a plurality of sampling clock inputted from the multi-stage delay unit 151, selects the sampling clock delay value 1, and outputs the read data register 112. 【0023】以下遅延値を1つずつ増やして同様の処理を行う。 [0023] performs the same processing by increasing the delay value one less. 実施例1においては遅延量制御部116は遅延値0〜4を順次遅延量調節部117に送る。 The delay amount control unit 116 in the embodiment 1 sends sequentially delay adjusting unit 117 delays value 0-4. 図2はDR Figure 2 is DR
AM102からのリードデータの出力タイミングと各遅延値における取り込みクロックのタイミングとの関係を示したタイミングチャートである。 Is a timing chart showing the relationship between the timing of the sampling clock at the output timing and the delay value of the read data from the AM102. リードデータレジスタ112は、取り込みクロックの立ち上がりエッジでリードデータを読み込む。 Read data register 112, reads the read data on the rising edge of the sampling clock. 図2の取り込みクロック(遅延値1〜3)に設定されている場合であれば、リードデータが確定している期間(201と202との間の期間) Figure 2 of the sampling clock in the case it is set to (delay value 1-3), (period between 201 and 202) period when the read data is determined
に設定されていることになり、この期間内であればリードデータレジスタ112に正しいデータを格納できることになる。 Will be set to, it becomes possible to store the correct data to the read data register 112, if during this period. 遅延量制御部116はその範囲の中で中心となる遅延値(この場合、遅延値2)を最適の遅延値として決定する。 The delay amount control unit 116 delay value which is the center in the range (in this case, the delay value 2) to determine as optimal delay value. 最適遅延量記憶部142は、当該最適の遅延値(図2においては遅延値2)を記憶する。 Optimum delay amount storage unit 142 stores the delay value of the optimal (delay value 2 in FIG. 2). 【0024】次に遅延量確定モードにおけるメモリ制御装置101の動作を説明する。 [0024] Next will be described the operation of the memory control device 101 in the delay amount fixed mode. 遅延量確定モードにおいては、遅延量制御部116のセレクタ143は、最適遅延量記憶部142が出力する確定した遅延値(最適の遅延値)を選択し、遅延量調節部117のセレクタ152 In the delay amount determined mode selector 143 of the delay amount control unit 116 selects the determined delay value optimum delay amount storage unit 142 is output (delay value of the optimum), the selector 152 of the delay amount adjusting unit 117
に伝送する。 Transmitted to. セレクタ152は、基準クロックを最適の遅延値だけ遅延させた取り込みクロックを選択して出力する。 The selector 152, a reference clock by selecting the optimum delay value by sampling clock which is delayed outputs. リードデータレジスタ112は、当該取り込みクロックに従ってDRAM102からのリードデータを読み込む。 Read data register 112, reads the read data from DRAM102 in accordance with the sampling clock. このことで配線遅延等で多少リードデータが確定している時間が前後しても、確実にリードデータを取り込むことが可能となる。 The time somewhat read data in wiring delay, etc. In this it has been determined that one after reliably it is possible to capture the read data. 遅延量検索モードにおいて遅延量調節処理を行っている最中に、DRAM102に対するアクセス権を有する外部装置103がリードアクセスを要求してきた場合、最適遅延量検索部141が出力する遅延値はリードデータが確定している期間外に設定されている可能性がある(例えば図2の取り込みクロック(遅延値4)の状態)。 In the middle of performing a delay amount adjusting process in the delay amount search mode, if the external device 103 having access to DRAM102 have requested a read access, delay value optimum delay retrieval unit 141 outputs the lead data there may have been set out period determined to have (e.g. the state of FIG. 2 uptake clock (delay value 4)). この遅延値でリードデータレジスタ112がDRAM102からのデータを取り込んだ場合、DRAM102からリードデータを正しく読み出すことができない。 If the read data register 112 in this delay value captured data from DRAM102, it can not be read correctly read data from DRAM102. 【0025】そこで実施例1のメモリ制御装置101においては、遅延量検索モードで遅延量調節処理中に外部装置103がリードアクセスを要求し、外部装置103 [0025] Therefore, in the memory control device 101 of the first embodiment, the external device 103 requests a read access during the delay amount adjustment process in the delay search mode, the external device 103
のアクセス要求を許可する場合、セレクタ143は出力する遅延値を、最適遅延量検索部141が出力する遅延値から最適遅延量記憶部142が出力する遅延値に切り替える。 To allow the access request, the selector 143 is the delay value to be output, the optimum delay amount storage 142 from the delay value optimum delay retrieval unit 141 outputs to switch the delay value to be output. 同時に遅延量調節処理を中断し、外部装置10 At the same time it interrupts the delay amount adjusting process, the external device 10
3が要求するDRAM102のデータを読み出し、外部装置103に伝送する。 3 reads data of DRAM102 requesting, transmitting to the external device 103. ここで最適遅延量記憶部142 Here the optimum delay amount storage 142
には、例えば図2の遅延量調節処理前の遅延値が1であるという情報が記憶されているとする。 The, for example, delay value before the delay amount adjusting process of FIG. 2 with the information that it is 1 is stored. この最適遅延量記憶部142に設定されている遅延値は、前回の遅延量検索モードの遅延量調節処理で決められた値である。 Delay value set to the optimum delay amount storage unit 142 is a value determined by the delay amount adjusting process of the previous amount of delay search mode. 【0026】通常、遅延量調節処理はリードデータの配線遅延が温度変化などにより変化することで、リードデータの取り込み異常が発生することを避けるために行うものである。 [0026] Normally, a delay amount adjusting process that wiring delay of the read data is changed by a temperature change, is performed in order to avoid uptake abnormality of the read data is generated. 適切なタイミングで遅延量検索モードを設定することにより、前回の遅延量検索モードで確定した遅延値がリードデータの確定期間(図2の201と20 By setting the delay amount search mode at the right time, determined period of delay values ​​read data determined in the previous delay search mode (201 in FIG. 2 and 20
2との間)から外れることはない。 It does not departing from between 2). 前回の遅延量検索モードで確定した遅延値を用いても正しいデータを読み取ることができる。 You can read the correct data even by using the delay value determined in the previous delay search mode. そこで上記のように今回の遅延量調節処理を一時中断し、前回の遅延量調節で確定した遅延値を用いて、メモリ制御装置101はDRAM102からデータを読み出す。 Therefore it suspends the current delay amount adjusting process as described above, by using the delay value determined in the previous delay amount adjusting, memory controller 101 reads data from the DRAM 102. その後、外部装置103のリードアクセスが終了した時点で、再びセレクタ143を切り替えることでセレクタ152が受ける遅延値を、最適遅延量検索部141が出力する遅延値(外部装置103がリードアクセスする前に行っていた遅延量調節処理中の遅延値)に戻し、遅延量調節処理を再開する。 Thereafter, when the read access of the external device 103 has been completed, again the delay value selector 152 receives by switching selector 143, optimum delay retrieval unit 141 delay value to be output (before the external device 103 is a read access returned to performing delay value in the delay amount adjusting process was), it restarts the delay amount adjusting process. 従来の技術であれば、遅延量検索モード中に外部装置103のリードアクセス要求をした場合にメモリ制御装置101は誤ったデータを読み取る可能性があった。 If the prior art, the delay amount memory controller 101 when the read access request search mode external device during 103 there is a possibility that reading the wrong data. あるいは遅延量調節処理が終了し、最適な遅延値が確定するまで外部装置のDRAMへのリードアクセス要求の受け入れを遅らす必要があった。 Alternatively delay adjustment process is completed, it is necessary to delay the acceptance of the read access request to the DRAM of the external device until the optimum delay value is determined. 本発明によれば遅延量検索モードにおいても、外部装置103からのデータ読み出し要求に応じて、メモリ制御装置101はDRAM102から正しいデータを読みし出すことができる。 Also in the accordance Invite delay search mode present invention, in response to a data read request from the external device 103, the memory control device 101 can begin to read the correct data from the DRAM 102. 【0027】電源投入時には最適遅延量記憶部(揮発性メモリーを有する)は正しい最適の遅延値を記憶していない。 The optimum delay amount storage unit when the power is turned on (with volatile memory) does not store the correct optimum delay value. そこで、電源投入後の最初の遅延量検索モードにおいては、遅延量検索モードの途中で外部装置103のリードアクセス要求があった場合でも遅延量調節処理を優先して行い、その遅延検索モードが終了した後に外部装置103リードアクセスを許可する。 Accordingly, in a first delay search mode after power-on, performs with priority delay amount adjusting process, even when there is a read access request of the external device 103 during the delay search mode, the delay search mode is finished allow external device 103 read access after. また、遅延量確定モードで動作中明らかにDRAM102のデータを正しく読み出せないことが判明した場合は、強制的に遅延量検索モードを設定する。 When it is found not to read data operation in apparent DRAM102 the delay amount fixed mode correctly set the forced delay search mode. この場合は最適遅延量記憶部142が記憶する遅延値でリードデータレジスタ112 Read data register 112 in this case is a delay value stored in the optimum delay amount storage unit 142
は正しいリードデータを格納できないので遅延量検索モードの途中では、外部装置103のリードアクセス要求を許可せず、遅延量検索モードが終了後、外部装置10 After the middle of the delay search mode can not store the correct read data, without allowing read access request of the external device 103, the delay amount search mode is completed, the external device 10
3のリードアクセス要求を許可する。 Allow 3 of the read access request. 【0028】本実施例のメモリ制御装置は遅延量検索モードにおいて、外部装置がリードアクセスを要求してきたとき、リードアクセスを優先するか、遅延調量節処理を優先するかを外部から選択的に設定することができる。 The memory control device of this embodiment is the delay amount search mode, when the external device has requested a read access, or to give priority to the read access, selectively either from the outside to prioritize delay metering section processing it can be set. 【0029】例えば画像データをDRAMに書き込み、 [0029] writing, for example, the image data to the DRAM,
読み出すメモリ制御装置(例えばコンピュータのVGA Memory controller for reading (e.g., VGA computer
コントローラ)においては、外部装置(例えばCPU) In the controller), the external device (e.g., CPU)
がメモリ制御装置にソフトウェア言語(例えばDire Software language (e.g. Dire but the memory controller
ctX(マイクロソフト社の登録商標))で記述されたデータ書き込み命令を送付する場合がある。 ctX there is a case to send) data write instructions that are written in (Microsoft Corporation registered trademark of). メモリ制御装置は、ソフトウェア言語で記述されたデータ書き込み命令をハードウェアレベルの書き込みデータに変換し、 Memory controller converts the data write command written in the software language to hardware-level write data,
変換したデータをDRAMに書き込む。 It writes the converted data to the DRAM. 上記の書き込み処理において、ソフトウェア言語で記述されたデータ書き込み命令をハードウェアレベルの書き込みデータに変換するのにある程度の時間がかかる。 In the writing process described above it takes some time to convert the data write command written in the software language to hardware level of the write data. この時間に(DR In this time (DR
AMは動作していない)実施例1のメモリ制御装置は遅延量検索モードに移行し、最適の遅延値を検索することができる。 AM is not working) memory control apparatus of the first embodiment shifts to delay the search mode, it is possible to find the delay value of the optimum. また、本実施例のメモリ制御装置は、DRA The memory control device of this embodiment, DRA
Mへのデータの書き込み処理中に、遅延量検索モードに設定して最適の遅延値を求める遅延量調節処理をすることができる。 During the process of writing data into M, it can be a delay amount adjusting process for obtaining the optimal delay value is set to delay the search mode. これにより外部装置からのDRAMへのアクセスに何らの支障を生じることもなく、メモリ制御装置は常に最適の遅延値でDRAMからのリードデータを取り込むことができる。 Thus it without causing any hindrance to access to the DRAM from an external device, a memory controller can always take in the read data from the DRAM in an optimum delay value. 【0030】《実施例2》本発明の実施例2のメモリ制御装置について図3、図4を用いて説明する。 [0030] "Example 2" for the memory control device of Example 2 of the present invention FIG. 3 will be described with reference to FIG. 図3において301はメモリ制御装置、102はDRAM、10 301 in FIG. 3 the memory controller 102 is DRAM, 10
3はDRAM302にアクセスする外部装置である。 3 is an external device to access the DRAM 302. メモリ制御装置301は、基準クロック生成部311、リードデータレジスタ312、入出力部313、比較部3 Memory controller 301, a reference clock generating unit 311, the read data register 312, input unit 313, comparison unit 3
14、比較用データレジスタ315、遅延量制御部31 14, comparison data register 315, the delay amount control unit 31
6、遅延量調節部317を有する。 6, a delay amount adjusting unit 317. 遅延量制御部316 Delay amount control unit 316
は、最適遅延量検索部341、最適遅延量記憶部34 , The optimum delay retrieval unit 341, the optimum delay amount storage 34
2、セレクタ343を有する。 2, a selector 343. 遅延量調節部317は、 Delay amount adjusting unit 317,
粗調節用多段遅延部351、セレクタ352、微調節用多段遅延部353、セレクタ354を有する。 Coarse adjustment for multi-stage delay unit 351, a selector 352, fine adjustment for multi-stage delay unit 353, a selector 354. 【0031】メモリ制御装置301の説明をする。 [0031] the description of the memory controller 301. 基準クロック生成部311は、遅延値0の基準クロックを粗調節用多段遅延部351及びDRAM102に出力する。 Reference clock generating unit 311 outputs the reference clock delay value 0 to the coarse adjustment multi-stage delay unit 351 and DRAM 102. DRAM102は基準クロックに従ってリードデータを出力する。 DRAM102 outputs the read data in accordance with the reference clock. リードデータレジスタ312は、取り込みクロックに従いDRAM102からリードデータを読み込み入出力部313に出力する。 Read data register 312 outputs the DRAM102 accordance capture clocks the read data to the reading output unit 313. 入出力部313は外部装置103から送られたデータを入力してライトデータレジスタ(DRAMへの書き込み用レジスタ。図示していない)に伝送し、リードデータレジスタ312が出力したデータを入力し、外部装置に伝送する。 Output unit 313 (register for writing to DRAM. Not represented by) by entering the data sent from the external device 103 the write data register to transmit to, and inputs data read data register 312 is outputted, the outside transmitting device. (後述する)遅延量検索モードにおいては、入出力部313はリードデータを出力しない。 (Described below) in the amount of delay search mode, output unit 313 does not output the read data. 比較部314は、読み込みテスト時にDRAM102から読み込んだテスト値と、比較用データレジスタ315格納されているテスト値を比較し、正しくデータが読み込まれたか否か判定し、判断結果(比較結果)遅延量制御部316に伝送する。 Comparing unit 314, the test value read from DRAM102 on load test, comparing the test value stored comparison data register 315, data is correctly determined whether or not read, the judgment result (comparison result) delay It transmits to the control unit 316. 比較用データレジスタ315は、読み込みテスト用のテスト値を格納する。 Comparison data register 315 stores a test value for reading test. 【0032】最適遅延量検索部341は比較部314から比較結果を入力し、記憶している複数の粗調節用遅延値及び複数の微調節用遅延値の中から、一つの粗調節用遅延値、及び一つの微調節用遅延値を選択し、セレクタ343へ出力する。 The optimum delay retrieval unit 341 receives the comparison result from the comparison unit 314, a storage to from the plurality of coarse adjustment delay value and a plurality of fine adjustment delay value is, one of the coarse adjustment delay value , and selects one of the fine adjustment delay value and outputs to the selector 343. なお最適遅延量検索部341は、遅延量検索モードが終了しデータ読み込みの最適の遅延値が確定したときは、確定した粗調節用遅延値、及び微調節用遅延値を最適遅延量記憶部342へ登録しておく。 Incidentally optimum delay retrieval unit 341, the delay amount when the search mode is the delay value of the optimum of the terminated data reading is confirmed is finalized coarse adjustment delay value, and the optimum delay amount storage unit 342 the fine adjustment delay value It is registered to.
最適遅延量記憶部342は前回の遅延量検索モードで求められた粗調節用遅延値及び微調節用遅延値を記憶しておき、その粗調節用遅延値及び微調節用遅延値をセレクタ343に出力する。 Optimum delay amount storage unit 342 stores the previous delay search coarse adjustment delay value obtained by the mode and the fine adjustment delay value, its coarse adjustment delay value and fine adjustment delay value to the selector 343 Output. セレクタ343は最適遅延量検索部341及び最適遅延量記憶部342から粗調節用遅延値及び微調節用遅延値の組をそれぞれ一組ずつ入し、入力される2組の遅延値の内、1組(粗調節用遅延値及び微調節用遅延値からなる)を選択し、選択した遅延値の組の粗調節用遅延値を遅延量調節部317のセレクタ3 The selector 343 of the optimum delay retrieval unit 341 and the optimum delay amount storage unit 342 coarse adjustment delay value and from a set of fine adjustment delay value and type one set each, two pairs of delay value input, 1 set (coarse adjustment consists delay value and the fine adjustment delay value) is selected, the selector 3 of the delay amount adjusting unit 317 sets the coarse adjustment delay value for the selected delay value
52へ、微調節用遅延値をセレクタ354へ出力する。 To 52, and outputs a fine adjustment delay value to the selector 354. 【0033】粗調節用多段遅延部351は基準クロックを入力し、異なった粗調節用遅延値を持つ複数の取り込みクロックをセレクタ352に出力する。 The coarse adjustment for multi-stage delay unit 351 receives a reference clock, a plurality of sampling clock with different coarse adjustment delay value and outputs to the selector 352. セレクタ35 Selector 35
2は入力される複数の取り込みクロックの中から、遅延量制御部316が出力した粗調節用遅延値を持つ取り込みクロックを選択し、微調節用多段遅延部353に出力する。 2 from among a plurality of capture clock input, select the sampling clock having a coarse adjustment delay value a delay amount control unit 316 is output, and outputs the fine adjustment for multi-stage delay unit 353. 微調節用多段遅延部353はセレクタ352から一定の粗調節用遅延値を持った取り込みクロックを受けると、その粗調節用遅延値を基準とし、異なる微調節用遅延値をもつ複数の取り込みクロックをセレクタ354 When fine adjustment for multi-stage delay unit 353 receives a sampling clock having a constant coarse adjustment delay value from the selector 352, a reference the coarse adjustment delay value, a plurality of sampling clock having different fine adjustment delay value selector 354
に出力する。 And outputs it to. セレクタ354は一定の粗調節用遅延値を基準とし、異なる微調節用遅延値を持つ複数の取り込みクロックを受けると遅延量制御部316が出力した微調節用遅延値に対応する取り込みクロックを選択し、リードデータレジスタ312へ出力する。 The selector 354 selects the sampling clock corresponding to a certain coarse adjustment delay value as a reference, different fine adjustment delay value a delay amount control unit 316 outputs a receiving a plurality of sampling clock having a fine adjustment delay value , and outputs it to the read data register 312. ここで遅延量制御部316が出力する微調節用遅延値は粗調節用遅延値よりも細かく設定することができるものである。 Here delay fine adjustment delay value control unit 316 outputs is one that can be set finer than the coarse adjustment delay value. 例えば粗調節用遅延値が1増すと取り込みクロックの遅延値が1 For example coarse adjustment delay value increases 1 the delay value of the sampling clock is 1
ns増加し、微調節用遅延値が1増すと取り込みデータの遅延値が0.1ns増加する。 Increased ns, the delay value of the acquired data and fine adjustment for the delay value is increased 1 increases 0.1ns. また微調節用多段遅延部353において、例えば微調節用遅延値を0から8までの9段階設定できる場合、初期状態をその中心値の4 In the case in the fine adjustment multi-stage delay unit 353, for example, that can be 9 stage set of fine adjustment delay value from 0 to 8, 4 of the central value the initial state
にしておく(理由は後述)。 Keep the (reason will be described later). 【0034】以上のように構成された本実施例のメモリ制御装置について、以下その動作を説明する。 [0034] The memory control device of this embodiment constructed as described above, operation is described below. メモリ制御装置301は、最適の遅延値を検索する遅延量検索モードと、確定した遅延量(最適の遅延量)で基準クロックを遅延させる遅延量確定モードとを有する。 Memory controller 301 includes a delay search mode for searching a delay value of the optimum, the delay amount fixed mode for delaying a reference clock at a defined delay amount (optimum delay amount). 遅延量検索モード(外部からDRAM102のデータの読み出し要求がないものとする)におけるメモリ制御装置301 Memory controller 301 in the delay amount search mode (assuming there is no read request for data DRAM102 from outside)
の動作を説明する。 To explain the operation. 始めにDRAM102にテスト値を書き込み、同時に比較用データレジスタ315に同じ値のテスト値を格納する。 First write a test value to DRAM102, stores a test value of the same value in the comparison data register 315 at the same time. 遅延量制御部316は最初、粗調節用遅延値を0、微調節用遅延値を4に設定し、セレクタ343を通じて粗調節用遅延値0をセレクタ352 The first delay amount control unit 316, the coarse adjustment delay value 0, sets the fine adjustment delay value 4, the coarse adjustment delay value 0 through the selector 343 Selector 352
へ、微調節用遅延値4をセレクタ354へ出力する。 To, and outputs the fine adjustment for the delay value 4 to the selector 354. 粗調節用多段遅延部351は、基準クロック生成部311 Coarse adjustment for multi-stage delay unit 351, a reference clock generator 311
から基準クロックを入力し、異なる粗調節用遅延値を持った複数の取り込みクロックを生成し、セレクタ352 It receives a reference clock from to generate a plurality of sampling clock with different coarse adjustment delay value, the selector 352
に出力する。 And outputs it to. セレクタ352は入力された複数の取り込みクロックの中から、粗調節用遅延値0の取り込みクロックを選択し、微調節用多段遅延部353へ出力する。 The selector 352 from among a plurality of capture clock input, select the sampling clock of the coarse adjustment delay value 0, and outputs the fine adjustment multi-stage delay unit 353.
微調節用多段遅延部353は、セレクタ352から粗調節用遅延値0を持った取り込みクロックを受けると、粗調節用遅延値は0のもとで異なる微調節用遅延値を持った複数の取り込みクロックをセレクタ354へ出力する。 Fine adjustment multi-stage delay unit 353 receives the sampling clock having a coarse adjustment delay value 0 from the selector 352, the coarse adjustment delay value more with different fine adjustment delay value under zero uptake and it outputs the clock to the selector 354. セレクタ354は入力された粗調節用遅延値0のもとで、異なる微調節用遅延値をもつ複数の取り込みクロックの中から、微調節用遅延値4の取り込みクロックを選択し、リードデータレジスタ312へ出力する。 The selector 354 under the inputted coarse adjustment delay value 0 from a plurality of sampling clock having different fine adjustment delay value, select the sampling clock of the fine adjustment delay value 4, the read data register 312 to output to. 【0035】リードデータレジスタ312は、粗調節用遅延値0、微調節用遅延値4の取り込みクロックに従い、DRAM102に書き込んだテスト値を読み込む。 [0035] The read data register 312, coarse adjustment for the delay value of 0, in accordance with the incorporation clock of fine adjustment for the delay value of 4, reads the test values ​​written in the DRAM102.
比較部314はその取り込まれた値と、比較用データレジスタ315に格納されているテスト値を比較する。 Comparing unit 314 compares the captured value, the test value stored in the comparison data register 315. リードデータが確定している期間内に取り込みクロックが設定されていた場合はリードデータレジスタ312に正しい値が読み込まれ、リードデータが確定していない期間に取り込みクロックが設定されていた場合はリードデータレジスタ312には間違った値が読み込まれる。 If the sampling clock in a period when the read data is determined was set correct value is read into the read data register 312, the read data when the clock uptake during a period when the read data is not determined is set wrong value is loaded into the register 312. 比較部314は、両者が一致しているかどうか確認した後、当該比較結果を遅延量制御部316に送る。 Comparing unit 314, after the both are confirmed if it matches, sends the comparison result to the delay amount control unit 316. 遅延量制御部316は粗調節用遅延値を1段階増やして、粗調節用遅延値1をセレクタ352に出力し、微調節用遅延値4を(変更せずに)セレクタ354へ出力する。 The delay amount control unit 316 is a coarse adjustment delay value is increased by one step, the coarse adjustment delay value 1 is output to the selector 352, a fine adjustment delay value 4 (without changing) to the selector 354. この場合遅延量調節部317は、粗調節用遅延値1、微調節用遅延値4の取り込みクロックをリードデータレジスタ312に出力する。 In this case the delay amount adjusting unit 317 outputs the coarse adjustment delay value 1, the sampling clock of the fine adjustment delay value 4 to the read data register 312. 【0036】以下粗調節用遅延値を1ずつ増やして同様の処理を行う。 [0036] performs the same process by increasing following the coarse adjustment delay value by one. 微調節用遅延値は4に固定したままで、 Fine adjustment for the delay value will remain fixed at 4,
粗調節用遅延値を0から最大値の粗調節用遅延値2まで、それぞれの遅延値に対してDRAM102が出力するリードデータをリードデータレジスタ312に正しく格納できるかどうか調べる。 The coarse adjustment delay value from 0 to coarse adjustment delay value 2 of the maximum value, checks whether it stores correctly read data is DRAM102 for each delay value is output to the read data register 312. 図4は遅延量制御部316 Figure 4 is the delay amount control unit 316
が出力する粗調節用遅延値及び微調節用遅延値によって遅延値が設定された取り込みクロックと、DRAM10 And capture clock delay value has been set but the coarse adjustment delay value and fine adjustment delay value output, DRAM 10
2から読み出したリードデータとの関係を表したタイミングチャートである。 Is a timing chart showing the relationship between the read data read from the 2. リードデータレジスタ312は、 Read data register 312,
取り込みクロックの立ち上がりエッジでリードデータを読み込む。 Read the read data on the rising edge of the capture clock. 例えば図4に示されているように(リードデータが確定している期間が短いため)粗調節用遅延値が1の時のみリードデータが確定している期間内に取り込みクロックが設定されているとする。 For example (because of the short period in which the read data has been determined), as shown in FIG. 4 the coarse adjustment delay value has been set sampling clock within the period observed the read data is determined when the 1 to. しかし粗調節用遅延値が1の時においても、例えばこの時図4(b)に示されているように、リードブロックがリードデータが確定している期間の真ん中でなく、前の方に設定されている可能性もある。 However coarse adjustment delay value even when the 1, for example as shown this time in FIG. 4 (b), rather than the middle of the period during which the lead block is determined the read data, set towards the previous there could have been. この場合粗調節用遅延値が1の場合でも、配線遅延などでリードデータが確定している期間が後ろに遅延した場合、取り込みクロックの立ち上がりエッジがリードデータの確定している期間外になり、データを正しく読み込めなくなる可能性がある。 Even if the coarse adjustment delay value this case is 1, if the period of the read data such as wiring delay is determined is delayed behind, goes out period the rising edge of the sampling clock has been determined in the read data, data there is a possibility that the longer the read correctly. 言い換えれば、粗調節用遅延値1、微調節用遅延値4のもとでは安定してDRAMのデータを読み込むことができない。 In other words, the coarse adjustment delay value 1, can not read the data of the DRAM be stable under the fine adjustment for the delay value 4. 取り込みクロックがその確定している時間内のできる限り中心にあれば、多少リードデータの配線遅延が変化しても、確定している期間外に取り込みクロックが設定されることを避けることができる。 If the center as possible within the time capture clock is the fixed, be varied somewhat in the read data line delay clock uptake outside the period has been finalized can be avoided from being set. 【0037】そこで次は粗調節用遅延値を最適の値である1に固定しておき、微調節用遅延値を現在4であるのを0から設定可能な最大値(この例では遅延値8)まで可変し、それぞれに対してDRAM102のリードデータをリードデータレジスタ312に正しく格納できるか否か調べていく。 [0037] Therefore the following is previously fixed coarse adjustment delay value to 1 is optimum value, the maximum value can be set finely adjusting the delay value of the current in the range 0-4 (in this example the delay value 8 ) variable was to, we examined whether it is possible to store properly read data DRAM102 to the read data register 312 for each. ここで、粗調節用遅延値を決めるテストをする際に微調節用遅延値を設定できる範囲の中心にしていた理由は、粗調節用遅延値を固定した後に、その前後に取り込みクロックを微調節できるようにするためである。 Here, the reason which has been at the center of the range that can be set finely adjusting the delay value when the test for determining the coarse adjustment delay value after fixing the coarse adjustment delay value, fine adjustment of sampling clock before and after This is to be so. 粗調節用遅延値を1に固定し微調節用遅延値を可変した結果、図4においては微調節用遅延値が3から7であれば、リードデータが確定している期間内に取り込みクロックが設定される。 Coarsely adjusting delay value is fixed to 1 variable result a fine adjustment delay value, if 7 from fine adjustment delay value 3 in FIG. 4, the sampling clock within the time read data is determined It is set. つまりその期間内に取り込みクロックが設定されていれば、正常にDRAM102 That long as it is set sampling clock within that period, normally DRAM102
のリードデータを読み出すことができることを示している。 It is shown that can be read out of the read data. 微調節用遅延値を3から7の中心である5に設定する。 Setting the fine adjustment delay value 5 is the center from 3 to 7. 結局、セレクタ352に入力する粗調節用遅延値と、セレクタ354に入力する微調節用遅延値のそれぞれの最適値は、1と5になる。 After all, the coarse adjustment delay value input to the selector 352, each of the optimum value of the fine adjustment delay value to be input to the selector 354, becomes 1 to 5. 最適の粗調節用遅延値及び微調節用遅延値を決定し、この値により安定してDR Determining the coarse adjustment delay value and fine adjustment delay value of the optimum, stable DR This value
AMのデータを読み込むことができると判断された場合、最適遅延量検索部341は確定した粗調節用遅延値及び微調節用遅延値を最適遅延量記憶部342に格納する。 If it is determined that it is possible to read the AM data, optimum delay retrieval unit 341 stores the coarse adjustment delay value has been determined and the fine adjustment delay value to the optimum delay amount storage 342. 【0038】次に遅延量確定モードにおけるメモリ制御装置301の動作を説明する。 [0038] Next will be described the operation of the memory control device 301 in the delay amount fixed mode. 遅延量確定モードにおいては、遅延量制御部316のセレクタ343は最適遅延量記憶部342が出力する確定した粗調節用遅延値及び微調節用遅延値を選択し、遅延量調節部317のセレクタ352及び354にそれぞれ送る。 In the delay amount determined mode selector 343 of the delay amount control unit 316 selects the optimum delay amount coarse adjustment delay storage unit 342 is confirmed outputs and fine adjustment delay value, the selector 352 of the delay amount adjusting unit 317 and send each to 354. セレクタ352及び354は基準クロックを最適の遅延値だけ遅延させた取り込みクロックを選択して出力する。 Selectors 352 and 354 select and output the sampling clock obtained by delaying the reference clock delay value of the optimum only. リードデータレジスタ312は、当該取り込みクロックに従ってDRA Read data register 312, DRA in accordance with the sampling clock
M102からのリードデータを読み込む。 Read the read data from the M102. 従来のメモリ制御装置においては、一定の遅延量を単位として一定期間の先端から終端まで取り込みクロック立ち上がりタイミングを変化させ、最適の遅延量を検索した。 In the conventional memory control unit changes the sampling clock rising timing to the end from the tip for a period of time a constant delay amount as a unit, to find the amount of delay of the optimum. 本発明のメモリ制御装置においては、粗調節用多段遅延部により大まかな最大値を求め、その後微調節用多段遅延部により正確な最適値を求める。 In the memory control device of the present invention obtains a rough maximum value by the coarse adjustment multi-stage delay unit, we obtain an accurate optimal value by the subsequent fine adjustment for multi-stage delay unit. これにより遅延量検索モードでの最適遅延量の検索時間を短くすることができる。 This makes it possible to shorten the search time of the optimum delay amount of the delay amount search mode. 微調節用遅延値を一定にした状態で、粗調節用遅延値を変化させてリードデータレジスタ312が正しくデータを読み取ることができるか否かを調べた結果、最適の遅延値を確定することができた場合は、微調節用遅延値を変化させてリードデータレジスタ312が正しくデータを読み取ることができるか否かを調べるステップを省略することができる。 While the fine adjustment delay value constant, a result of the read data register 312 by changing the coarse adjustment delay value is checked whether data correctly can be read, to ascertain a delay value of the optimum If you can, can read data register 312 by changing the fine-adjustment delay value to omit the step of examining whether data correctly can be read. 例えば粗調節用遅延値を0から2に変化させた結果、全ての場合にリードデータレジスタ31 For example the results of the coarse adjustment delay value is varied from 0 to 2, the read data register 31 in all cases
2が正しくデータを読み取ることができたとする。 2 it is assumed that the correct data can be read. この場合、粗調節用遅延値を1、及び微調節用遅延値を一定の値のまま(実施例においては4)に設定することにより、リードデータレジスタ312は温度変化配線遅延などの影響で誤動作することなく、常に正しいデータをD In this case, by setting (4 in the embodiment) remains coarse adjustment delay value 1, and the constant fine adjustment delay value value, the read data register 312 malfunctions by the influence of a temperature change wiring delay without, always correct data D
RAMから読み取ることができる。 It can be read from RAM. 【0039】上記の実施例においては、DRAMに入力する読みとりクロックを固定とし、リードデータレジスタに入力する読みとりクロックを可変とした。 [0039] In the above embodiment, and fixing a read clock input to DRAM, and the read clock to be input to the read data register variable. これに代えてリードデータレジスタに入力する読みとりクロックを固定とし、DRAMに入力する読みとりクロックを可変としても良い。 Alternatively a fixed a read clock input to the read data register may be variable read clock input to DRAM. 「取り込みクロックに従いリードデータレジスタがDRAMデータを読み込む」とは、上記のいずれの場合も含む。 The "read data register in accordance with the incorporation clock reads the DRAM data", including the case of any of the above. 【0040】 【発明の効果】本発明のメモリ制御装置は、前回の遅延量検索モードで得られた遅延値を記憶しておく最適遅延量記憶部を有する。 [0040] [Effect of the Invention The memory control device of the present invention has an optimum delay amount storage unit for storing the delay value obtained by the previous delay search mode. 遅延量調節処理中に外部装置がリードアクセスを要求してきた場合、前回の遅延量検索モードで得られた遅延値に一旦戻し、アクセスしてきたブロックのリード処理を行う。 If the external device has requested a read access during the delay amount adjusting process, once it returned to the delay value obtained by the previous delay search mode, performs read processing block that has accessed. そのアクセスが終了した時点で、遅延値を遅延量調節処理中であった設定値に戻し、 At the time the access is completed, return to the set value was in the delay amount adjusting process delay value,
遅延量調節処理を再開する。 Resume the delay amount adjustment process. 遅延量検索モード終了後のリード処理ではその新しい遅延値を用いる。 In the read processing after the delay amount search mode ends using the new delay value. 又、本発明のメモリ制御装置は、遅延量検索モード中に外部装置がDRAMのデータの読み出しを要求してきた場合は、遅延量検索モードの間データの読み出しを許可せず、遅延量確定モードになった後、データの読み出しを許可する。 The memory control device of the present invention, if the external device has requested read data in the DRAM in the delay search mode, does not allow the reading of data during the delay search mode, the delay amount fixed mode after becoming, to allow the reading of the data. 本発明によれば、常に正しいデータをDRAMから読み出すメモリ制御装置を実現できるという有利な効果が得られるまた本発明によれば、遅延量調節部を2段階にし、粗調節用多段遅延部と微調節用多段遅延部とを設ける。 According to the present invention, according always correct data to an advantageous effect can be obtained also present invention of realizing the memory control device for reading from DRAM, the delay amount adjusting unit and in two steps, a rough adjustment multi-stage delay unit fine providing an adjustment for the multi-stage delay unit. 最初に粗調節用遅延値を変化させて大まかに最適の遅延量を求め、その後微調節用遅延値を変化させて正確で、最適な遅延値を求める。 First determine the delay amount of roughly optimized by changing the coarse adjustment delay value, accurate and thereafter changing the fine adjustment delay values ​​to determine the optimum delay value. 本発明によれば、短時間で最適な遅延値を求めるメモリ制御装置を実現できる有利な効果が得られる。 According to the present invention, an advantageous effect is obtained that can realize a memory control apparatus for determining an optimum delay value in a short time.

【図面の簡単な説明】 【図1】本発明の実施例1によるメモリ制御装置の構成図【図2】実施例1におけるメモリ制御装置におけるDR DR in the memory control device in block diagram Figure 2 a first embodiment of a memory controller according BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] Example 1 of the present invention
AMからのリードデータの格納タイミングチャート【図3】本発明の実施例2によるメモリ制御装置の構成図【図4】実施例2におけるメモリ制御装置におけるDR DR in the memory control device in block diagram Figure 4 Example 2 of the memory control device according to a second embodiment of the storage timing chart invention; FIG read data from AM
AMからのリードデータの格納タイミングチャート【図5】従来の技術によるメモリ制御装置の構成図【図6】従来の例のメモリ制御装置におけるDRAMからのリードデータの格納タイミングチャート。 Storing timing chart of the read data from the DRAM in diagram 6 memory control device of the conventional example of the memory control device according to stored timing chart Figure 5 prior art read data from AM. 【符号の説明】 101、301、501 メモリ制御装置102 DRAM 103 外部装置111、311、511 基準クロック生成部112、312、512 リードデータレジスタ113、313、513 入出力部114、314、514 比較部115、315、515 比較用データレジスタ116、316、516 遅延量制御部117、317、517 遅延量調節部141、341 最適遅延量検索部142、342 最適遅延量記憶部143、152、343、352、354、542 [EXPLANATION OF SYMBOLS] 101,301,501 memory controller 102 DRAM 103 external device 111,311,511 reference clock generation unit 112,312,512 read data register 113,313,513 output unit 114,314,514 comparator unit 115,315,515 comparison data register 116,316,516 delay amount control unit 117,317,517 delay amount controller 141,341 optimum delay retrieval unit 142 and 342 the optimum delay amount storage 143,152,343,352 , 354,542
セレクタ151、541 多段遅延部351 粗調節用多段遅延部353 微調節用多段遅延部 Selector 151,541 multi-stage delay unit 351 coarse adjustment multi-stage delay unit 353 fine-adjusting multi-stage delay unit

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 基準クロックを生成する基準クロック生成部と、 取り込みクロックの遅延値を出力する遅延量制御部と、 前記基準クロック及び前記遅延値を入力し、前記基準クロックを前記遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、 前記取り込みクロックに従いDRAMのデータを読み込むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出力部と、 読み込みテスト用のデータを格納する比較用データレジスタと、 読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較した結果を出力するする比較部と、 を有し、 遅延量検索モードと、遅延量確定モードと、 を有し、 前 And [Claims 1 reference clock generator for generating a reference clock, and a delay amount control section that outputs a delay value of sampling clock, and inputs the reference clock and the delay value, the reference clock and the delay value by a delay amount to generate a sampling clock delayed adjustment unit, and the read data register to read data in the DRAM in accordance with the sampling clock, and an output unit for outputting data of the read data register in the external read test a comparison data register for storing data of use, when loading the test compares the data read in the read data register, and data stored in the comparison data register, and outputs the result of comparison compared includes a part, a has a delay search mode, the delay amount fixed mode, the front 遅延量制御部は、 複数の遅延値の中から一つの遅延値を選択し、選択した第1の遅延値を出力する最適遅延量検索部と、 確定した遅延値である第2の遅延値を記憶する最適遅延量記憶部と、 前記第1の遅延値と前記第2の遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、 外部からDRAMのデータの読み出し要求がない時であって且つ前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の遅延値を順次出力し、前記セレクタは前記第1の遅延値を選択して出力し、前記遅延量調節部は前記第1の遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、 The delay amount control unit selects one of the delay values ​​from a plurality of delay values, a first optimum delay amount retrieval unit that outputs a delay value selected, the second delay value is determined by the delay value and an optimum delay amount storage unit that stores, and selects one of said second delay value between the first delay value, and a selector for outputting the delay amount adjusting section, the DRAM from an external in case the a and and the delay amount search mode there is no data read request, the optimum delay amount search unit sequentially outputs a plurality of said first delay value, the selector selects the first delay value and outputs, the delay amount adjusting unit generates a sampling clock delayed by the first delay value, said read data register captures the data of the DRAM in accordance with the receiving clock,
    前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の遅延値の中から最適の前記第1の遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の遅延値を前記第2の遅延値として記憶し、 外部からDRAMのデータの読み出し要求がある時又は前記遅延量確定モードにおいては、前記セレクタは前記第2の遅延値を選択して出力する、 ことを特徴とするメモリ制御装置。 The comparison unit is the comparison between the read data register is stored in the data and the comparison data register fetched data and outputs the comparison result, the delay amount control unit includes a plurality of the on the basis of the comparison result first determining a first delay value of the optimum from among the delay value, the optimum delay amount storage unit stores the first delay value of the optimum as the second delay value, the DRAM from an external in case or the delay amount fixed mode is a data read request, the selector selects and outputs the second delay value, that the memory control apparatus according to claim. 【請求項2】 基準クロックを生成する基準クロック生成部と、 取り込みクロックの遅延値を出力する遅延量制御部と、 前記基準クロック及び前記遅延値を入力し、前記基準クロックを前記遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、 前記取り込みクロックに従いDRAMのデータを読み込むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出力部と、 読み込みテスト用のデータを格納する比較用データレジスタと、 読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較結果を出力する比較部と、 を有し、 遅延量検索モードと、遅延量確定モードと、を有し、 前記遅延量制御部は、 複数の遅 2. A reference clock generator for generating a reference clock, and a delay amount control section that outputs a delay value of sampling clock, and inputs the reference clock and the delay value, said reference clock by the delay value Delay a delay amount adjusting unit that generates a sampling clock that is, stores the read data register to read data in the DRAM in accordance with the sampling clock, and an output unit for outputting data of the read data register to the outside, the data for reading test a comparison data register, when loading test has said read into the read data register data is compared with the data stored in the comparison data register, and a comparator for outputting a comparison result, a delay has a quantity search mode, the delay amount fixed mode, wherein the delay amount control unit includes a plurality of slow 値の中から一つの遅延値を選択し、選択した第1の遅延値を出力する最適遅延量検索部と、 確定した遅延値である第2の遅延値を記憶する最適遅延量記憶部と、 前記第1の遅延値と前記第2の遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、 前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の遅延値を順次出力し、前記セレクタは前記第1の遅延値を選択して出力し、前記遅延量調節部は前記第1の遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出 Selects one of the delay value from among the values, the optimum delay amount storage unit that stores a first delay value optimum delay retrieval unit for outputting the selected, the second delay value is determined by delay value, selects one of said second delay value between the first delay value, and a selector for outputting the delay amount adjusting unit, in the amount of delay search mode, the optimum delay amount search parts are sequentially outputs a plurality of said first delay value, said selector generating said first selects a delay value output, sampling clock the delay amount adjusting unit delayed by the first delay value and the read data register the capture data of the DRAM in accordance with sampling clock, the comparison unit may output a comparison result by comparing the data to which the read data register is stored in the data and the comparison data register fetched 力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の遅延値の中から最適の前記第1の遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の遅延値を前記第2の遅延値として記憶し、 前記遅延量確定モードにおいては、前記セレクタは前記第2の遅延値を選択して出力し、 前記遅延量検索モードにおいて外部からDRAMのデータの読み出し要求があった場合は、前記遅延量検索モードが終了して前記遅延量確定モードになった後に、前記DRAMのデータの読み出し要求に応じて、前記DRA And force, the delay amount control unit determines the first delay value of the optimum from among the plurality of the first delay value based on the comparison result, the optimum delay amount storage unit the first optimal of storing the delay value as the second delay value, in the amount of delay determined mode, said selector selects and outputs the second delay value, the outside from the data of the DRAM in the delay amount search mode If there is a read request, after the delay search mode becomes the delay amount fixed mode exit, in response to a read request of data of the DRAM, the DRA
    Mのデータを読み出して出力する、 ことを特徴とするメモリ制御装置。 It reads M of data outputs, a memory controller, characterized in that. 【請求項3】 メモリ制御装置を請求項1に記載のメモリ制御装置として動作させることと、請求項2に記載のメモリ制御装置として動作させることとを、外部から選択的に設定できることを特徴とするメモリ制御装置。 3. A it is operated as a memory control device according to the memory control device in claim 1, and to operate as a memory controller according to claim 2, and characterized in that it selectively set from the outside memory controller to. 【請求項4】 DRAMへのデータの書き込み処理中に、前記遅延量検索モードに設定して最適の前記遅延値を検索することを特徴とする請求項1又は請求項2に記載のメモリ制御装置。 To 4. During the process of writing data to DRAM, while memory controller according to claim 1 or claim 2, characterized in that to search for the delay values ​​of the optimum set to the delay amount search mode . 【請求項5】 基準クロックを生成する基準クロック生成部と、 粗調節用遅延値と、前記粗調節用遅延値よりも細かく設定することが可能な、微調節用遅延値を出力する遅延量制御部と、 前記基準クロック並びに前記粗調節用遅延値及び前記微調節用遅延値を入力し、前記基準クロックを前記粗調節用遅延値及び前記微調節用遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、 前記取り込みクロックに従いDRAMのデータを読み込むリードデータレジスタと、 前記リードデータレジスタのデータを外部に出力する出力部と、 読み込みテスト用のデータを格納する比較用データレジスタと、 読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比 A reference clock generator for generating a wherein the reference clock, the coarse adjustment delay value, wherein which can be set finer than the coarse adjustment delay value, the delay amount control for outputting a fine adjustment delay value and parts, the reference clock and inputs the coarse adjustment delay value and the fine adjustment delay value to generate a said reference clock delayed by the coarse adjustment delay value and the fine adjustment delay value acquisition clock a delay amount adjusting unit, and the read data register to read data in the DRAM in accordance with the sampling clock, and an output unit for outputting data of the read data register to the outside, the comparison data register for storing data for reading test, reading during the test, the data read in the read data register, and data stored in the comparison data register ratio 較し、比較結果を出力する比較部と、 を有し、 遅延量検索モードと、遅延量確定モードと、を有し、 前記遅延量制御部は、 複数の粗調節用遅延値から一つの遅延値を選択し、複数の微調節用遅延値の中から一つの遅延値を選択し、選択した第1の粗調節用遅延値及び第1の微調節用遅延値を出力する最適遅延量検索部と、 確定した粗調節用遅延値及び微調節用遅延値である第2 And compare, comparing a comparison unit for outputting a result, has a has a delay search mode, the delay amount fixed mode, wherein the delay amount control unit, one delay from a plurality of coarse adjustment delay value select a value, you select one of the delay values ​​from a plurality of fine adjustment delay value, the optimum delay amount retrieval unit that outputs a first coarse adjustment delay value and the first fine adjustment delay value selected When, a is finalized coarse adjustment delay value and fine adjustment delay value 2
    の粗調節用遅延値及び第2の微調節用遅延値を記憶する最適遅延量記憶部と、 前記第1の粗調節用遅延値及び前記第1の微調節用遅延値と前記第2の粗調節用遅延値及び前記第2の微調節用遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、 前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の粗調節用遅延値及び一定の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1 Optimum delay amount storage unit and the second coarse and the first coarse adjustment delay value and the first fine adjustment delay value stored coarse adjustment delay value and the second fine adjustment delay value selects one of the adjustment delay value and the second fine adjustment delay value, and a selector for outputting the delay amount adjusting unit, in the amount of delay search mode, the optimum delay amount searching unit sequentially outputs a plurality of the first coarse adjustment delay value and the constant of the first fine adjustment delay value, the selector first
    の粗調節用遅延値及び前記第1の微調節用遅延値を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の粗調節用遅延値の中から最適の前記第1の粗調節用遅延値を決定し、次に前記最適遅延量検索部は最適の前記第1の粗調節用遅延値及び複数の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1の粗調節用遅延値及び前記第1の微調節用遅延 Coarse adjustment delay value and selects said first fine adjustment delay value and outputs the delay amount adjusting unit only the first coarse adjustment delay value and the first fine adjustment delay value Delay and generating the sampling clock, the read data register the capture data of the DRAM in accordance with sampling clock, wherein the comparing unit compares the data stored in the comparison data register and captured by the read data register data and outputs the comparison result, the delay amount control unit determines the first coarse adjustment delay value of the optimum from among the plurality of the first coarse adjustment delay value based on the comparison result, then the optimum delay amount search unit sequentially outputs the first coarse adjustment delay value and a plurality of first fine adjustment delay value of the optimum, the selector of the first coarse adjustment delay value and the first fine adjustment for the delay of を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の微調節用遅延値の中から最適の前記第1の微調節用遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、最適の前記第1の微調節用遅延値を前記第2の微調節用遅延値として記憶し、 前記遅延量確定モードにおいては、前記セレクタ Selects and outputs, the delay amount adjusting unit generates a sampling clock delayed by the first coarse adjustment delay value and the first fine adjustment delay value, said read data register in accordance with the receiving clock capture data of DRAM, the comparison unit outputs a comparison result by comparing the data stored in the comparison data register and captured by the read data register data, the delay amount control unit the comparison result a plurality of said first determining the first fine adjustment delay value of the optimum from among the fine adjustment for the delay value, the optimum delay amount storage optimally the first coarse adjustment delay value based on the said second stored as coarse adjustment delay value, storing said first fine adjustment delay value of the optimum as the second fine adjustment delay value in the delay amount determined mode, said selector 前記第2の粗調節用遅延値及び前記第2の微調節用遅延値を選択して出力する、ことを特徴とするメモリ制御装置。 The second coarse adjustment delay value and selects said second fine adjustment delay value output from the memory controller, characterized in that. 【請求項6】 前記遅延量検索モードにおいて、前記最適遅延量検索部が複数の前記第1の粗調節用遅延値及び一定の第1の微調節用遅延値を順次出力し、複数の前記第1の粗調節用遅延値の中から最適の前記第1の粗調節用遅延値を決定した時、 最適の前記第1の粗調節用遅延値及び一定の前記第1の微調節用遅延値だけ遅延した前記取り込みクロックに従い前記リードデータレジスタが安定してDRAMのデータを読み込むと判断した場合は、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、一定の前記第1の微調節用遅延値を前記第2の微調節用遅延値として記憶し、 最適の前記第1の粗調節用遅延値及び一定の前記第1の微調節用遅延値だけ遅延した前記取り込みクロックに従っ 6. The amount of delay search mode, the optimum delay amount retrieval unit sequentially outputs a plurality of the first coarse adjustment delay value and the constant of the first fine adjustment delay value, a plurality of the first when determining the first coarse adjustment delay value of the optimum from among one of the coarse adjustment delay value, said first coarse adjustment delay value and a constant of the first fine adjustment delay value of the optimum only wherein when the read data register is determined to stably read data of the DRAM, the optimum delay amount storage unit the second coarse adjusting said first coarse adjustment delay value of the optimum in accordance with the sampling clock which is delayed stored as use delay values, and storing a predetermined first fine adjustment delay value as said second fine adjustment delay value, the optimum of the first coarse adjustment delay value and a predetermined first according to the capture clock delayed by a fine adjustment for the delay value は前記リードデータレジスタが安定してDRAMのデータを読み込めないと判断した場合は、次に前記最適遅延量検索部は最適の前記第1の粗調節用遅延値及び複数の第1の微調節用遅延値を順次出力し、前記セレクタは前記第1の粗調節用遅延値及び前記第1の微調節用遅延値を選択して出力し、前記遅延量調節部は前記第1の粗調節用遅延値及び前記第1の微調節用遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の微調節用遅延値の中 If the read data register is determined not to load the data of stable DRAM, then the optimum delay amount search unit optimum of the first coarse adjustment delay value and a plurality of first for fine adjustment the delay values ​​are sequentially output, the selector the first coarse adjustment delay value and selects said first fine adjustment delay value and outputs the delay amount adjusting unit the first coarse adjustment delay generate a value and sampling clock delayed by the first fine adjustment delay value, said comparison said read data register captures the data of the DRAM in accordance with the receiving clock, the comparison unit and the read data register is fetched data by comparing the stored in the use data register data and outputs the comparison result, the delay amount control unit among the plurality of first fine adjustment delay value based on the comparison result ら最適の前記第1の微調節用遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の粗調節用遅延値を前記第2の粗調節用遅延値として記憶し、最適の前記第1の微調節用遅延値を前記第2の微調節用遅延値として記憶することを特徴とする請求項5に記載のメモリ制御装置。 Determining the first fine adjustment delay value Luo optimum, the optimum delay amount storage unit stores the first coarse adjustment delay value of the optimum as the second coarse adjustment delay value, the optimum the memory control device according to claim 5, wherein the storing the first fine adjustment delay value as said second fine adjustment delay value.
JP2001238364A 2001-08-06 2001-08-06 Memory controller Pending JP2003050739A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001238364A JP2003050739A (en) 2001-08-06 2001-08-06 Memory controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001238364A JP2003050739A (en) 2001-08-06 2001-08-06 Memory controller

Publications (1)

Publication Number Publication Date
JP2003050739A true true JP2003050739A (en) 2003-02-21

Family

ID=19069290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001238364A Pending JP2003050739A (en) 2001-08-06 2001-08-06 Memory controller

Country Status (1)

Country Link
JP (1) JP2003050739A (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038953B2 (en) 2004-03-26 2006-05-02 Nec Corporation Memory interface control circuit and memory interface control method
JP2006189916A (en) * 2004-12-28 2006-07-20 Matsushita Electric Ind Co Ltd Timing adjustment method and device
JP2007058990A (en) * 2005-08-24 2007-03-08 Nec Electronics Corp Interface circuit and semiconductor device
JP2007507794A (en) * 2003-09-30 2007-03-29 ラムバス・インコーポレーテッド Integrated circuit having a bimodal data strobe
JP2009237678A (en) * 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd Memory controller device, control method for memory controller device and data reception device
JP2011508311A (en) * 2007-12-21 2011-03-10 ラムバス・インコーポレーテッド Method and apparatus for calibrating a writing timing of the memory system
US7966439B1 (en) * 2004-11-24 2011-06-21 Nvidia Corporation Apparatus, system, and method for a fast data return memory controller
WO2011077574A1 (en) 2009-12-25 2011-06-30 富士通株式会社 Signal decoding circuit, latency adjustment circuit, memory controller, processor, computer, signal decoding method, and latency adjustment method
JP2012515377A (en) * 2009-01-12 2012-07-05 ラムバス・インコーポレーテッド Clock transfer low power signaling system
JP2015118571A (en) * 2013-12-18 2015-06-25 キヤノン株式会社 Recording reproducing device, method for controlling recording reproducing device, and computer program

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000235517A (en) * 1999-02-12 2000-08-29 Nec Corp Semiconductor integrated circuit and method for adjusting clock delay
JP2001154907A (en) * 1999-11-29 2001-06-08 Nec Kofu Ltd Delay adjustment circuit and information processor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000235517A (en) * 1999-02-12 2000-08-29 Nec Corp Semiconductor integrated circuit and method for adjusting clock delay
JP2001154907A (en) * 1999-11-29 2001-06-08 Nec Kofu Ltd Delay adjustment circuit and information processor

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507794A (en) * 2003-09-30 2007-03-29 ラムバス・インコーポレーテッド Integrated circuit having a bimodal data strobe
JP2011146063A (en) * 2003-09-30 2011-07-28 Rambus Inc Integrated circuit with bimodal data strobe
US7038953B2 (en) 2004-03-26 2006-05-02 Nec Corporation Memory interface control circuit and memory interface control method
US7966439B1 (en) * 2004-11-24 2011-06-21 Nvidia Corporation Apparatus, system, and method for a fast data return memory controller
JP2006189916A (en) * 2004-12-28 2006-07-20 Matsushita Electric Ind Co Ltd Timing adjustment method and device
JP4662536B2 (en) * 2004-12-28 2011-03-30 パナソニック株式会社 Timing adjusting method and apparatus
JP2007058990A (en) * 2005-08-24 2007-03-08 Nec Electronics Corp Interface circuit and semiconductor device
JP2011508311A (en) * 2007-12-21 2011-03-10 ラムバス・インコーポレーテッド Method and apparatus for calibrating a writing timing of the memory system
JP2009237678A (en) * 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd Memory controller device, control method for memory controller device and data reception device
JP2012515377A (en) * 2009-01-12 2012-07-05 ラムバス・インコーポレーテッド Clock transfer low power signaling system
US9229523B2 (en) 2009-01-12 2016-01-05 Rambus Inc. Memory controller with transaction-queue-dependent power modes
US8737162B2 (en) 2009-01-12 2014-05-27 Rambus Inc. Clock-forwarding low-power signaling system
US9043633B2 (en) 2009-01-12 2015-05-26 Rambus Inc. Memory controller with transaction-queue-monitoring power mode circuitry
US8918667B2 (en) 2009-01-12 2014-12-23 Rambus Inc. Mesochronous signaling system with core-clock synchronization
US9753521B2 (en) 2009-01-12 2017-09-05 Rambus Inc. Chip-to-chip signaling link timing calibration
US8788780B2 (en) 2009-12-25 2014-07-22 Fujitsu Limited Signal restoration circuit, latency adjustment circuit, memory controller, processor, computer, signal restoration method, and latency adjustment method
WO2011077574A1 (en) 2009-12-25 2011-06-30 富士通株式会社 Signal decoding circuit, latency adjustment circuit, memory controller, processor, computer, signal decoding method, and latency adjustment method
JP2015118571A (en) * 2013-12-18 2015-06-25 キヤノン株式会社 Recording reproducing device, method for controlling recording reproducing device, and computer program

Similar Documents

Publication Publication Date Title
US6470431B2 (en) Interleaved data path and output management architecture for an interleaved memory and load pulser circuit for outputting the read data
US4987537A (en) Computer capable of accessing a memory by supplying an address having a length shorter than that of a required address for the memory
US5845108A (en) Semiconductor memory device using asynchronous signal
US6209071B1 (en) Asynchronous request/synchronous data dynamic random access memory
US5761708A (en) Apparatus and method to speculatively initiate primary memory accesses
US6125431A (en) Single-chip microcomputer using adjustable timing to fetch data from an external memory
US6553472B2 (en) Method for programming clock delays, command delays, read command parameter delays, and write command parameter delays of a memory controller in a high performance microprocessor
US20050005056A1 (en) Method and apparatus for controlling a read valid window of a synchronous memory device
US20030179611A1 (en) Method and device for controlling data latch time
US6950350B1 (en) Configurable pipe delay with window overlap for DDR receive data
US6438670B1 (en) Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device
US5828871A (en) Information processing apparatus with connection between memory and memory control unit
US6021264A (en) Data processing system capable of avoiding collision between read data and write data
US7660187B2 (en) Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US20100199010A1 (en) Device having priority upgrade mechanism capabilities and a method for updating priorities
US5265216A (en) High performance asynchronous bus interface
US20100195429A1 (en) Semiconductor memory device
JP2002025255A (en) Semiconductor storage device
US6704914B2 (en) High level synthesis method, thread generated using the same, and method for generating circuit including such threads
US4853847A (en) Data processor with wait control allowing high speed access
US6085261A (en) Method and apparatus for burst protocol in a data processing system
US6128716A (en) Memory controller with continuous page mode and method therefor
US5448717A (en) Transparently inserting wait states into memory accesses when microprocessor in performing in-circuit emulation
JPH0784863A (en) Information processor and semiconductor storage device suitable to the same
US20020188820A1 (en) Memory controller and memory control method for controlling an external memory device to be accessible even in an addressing mode that is not supported thereby

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050526

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20061129

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080723

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111011