JP2003045966A - Thin film semiconductor device, electro-optical device, projection liquid crystal display device using the same and electronic equipment - Google Patents

Thin film semiconductor device, electro-optical device, projection liquid crystal display device using the same and electronic equipment

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JP2003045966A
JP2003045966A JP2001235389A JP2001235389A JP2003045966A JP 2003045966 A JP2003045966 A JP 2003045966A JP 2001235389 A JP2001235389 A JP 2001235389A JP 2001235389 A JP2001235389 A JP 2001235389A JP 2003045966 A JP2003045966 A JP 2003045966A
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Shinsuke Fujikawa
紳介 藤川
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Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a thin film semiconductor device, an electro-optical device, a projection display device using it and electronic equipment without generating a short circuit caused by a hillock even when low resistance of wiring is contrived. SOLUTION: A body part 61a of a scanning line 3a and a data line 6a is composed of a low resistant metal such as aluminum or aluminum alloy in an active matrix substrate 10 of a liquid crystal device. A relay part 62a of the data line 6a passes through the lower layer side of the scanning line 3a and a capacity line 3b in the intersection part of the wiring, and the relay part 62a is composed of a high melting point metal such as chrome, tantalum and molybdenum-tungsten.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、薄膜半導体装置、 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention provides a thin film semiconductor device,
電気光学装置、それを用いた投射型液晶表示装置並びに電子機器に関するものである。 Electro-optical apparatus, and a projection type liquid crystal display device and an electronic apparatus using the same. さらに詳しくは、薄膜半導体装置や電気光学装置における配線構造に関するものである。 More particularly, the present invention relates to a wiring structure in a thin film semiconductor device and electro-optical devices. 【0002】 【従来の技術】液晶装置などの電気光学装置は、各種機器の直視型の表示装置として、あるいは投射型液晶表示装置のライトバルブとして用いられている。 [0002] The electro-optical device, such as the Related Art A liquid crystal device, a direct-view display device for various equipment, or used as a light valve of a projection type liquid crystal display device. このような電気光学装置のうち、アクティブマトリクス型の液晶装置では、電気光学物質としての液晶を挟持する一対の基板のうち、アクティブマトリクス基板は、ITO膜などの透明導電性膜からなる画素電極、およびこの画素電極を駆動する画素スイッチング用の薄膜トランジスタ(以下、TFTという)がマトリクス状に形成された薄膜半導体装置として構成されているとともに、このアクティブマトリクス基板では、隣接する画素電極の縦横の境界領域に沿って、TFTのゲート電極に電気的に接続する走査線(ゲート配線)、およびTFTのソース領域に電気的に接続するデータ線(ソース配線)が交差するように形成されている。 Among such electro-optical device, in the active matrix type liquid crystal device, a pair of substrates sandwiching a liquid crystal as an electro-optical material, an active matrix substrate, a pixel electrode made of a transparent conductive film such as an ITO film, and a thin film transistor for pixel switching for driving the pixel electrode (hereinafter, referred to as TFT) together is formed as a thin film semiconductor device formed in a matrix, in this active matrix substrate, the vertical and horizontal adjacent pixel electrodes boundary region along the scan line electrically connected to the gate electrode of the TFT (the gate wiring), and data lines electrically connected to the source region of the TFT (a source wiring) are formed so as to intersect. 【0003】ここで、配線については電気的抵抗が小さい方が好ましいことから、データ線についてはアルミニウム配線が用いられている一方、走査線については、走査線を形成した以降の工程で行われる熱処理に耐え得るように、クロム、タンタル、モリブデン−タングステンなどといった高融点金属が用いられている。 [0003] Here, the heat treatment since the person electrical resistance is preferably small for the wire, the data line whereas aluminum wires are used, the scanning lines, performed in the later to form a scan line process as can withstand, chromium, tantalum, molybdenum - a refractory metal such as tungsten are used. 【0004】 【発明が解決しようとする課題】液晶装置において表示の高精細化などを図るには、高速応答が必要であり、それには走査線の低抵抗化が必要となる。 [0004] achieve an increase in the resolution of the display in the liquid crystal device THE INVENTION An object will to solve the above-requires high-speed response, it is necessary to lower the resistance of the scan lines to it. 従って、走査線についてもアルミニウム配線を用いたいという要求があるが、データ線および走査線の双方をアルミニウム配線にすると、これらの配線の交差部において、ヒロックに起因する短絡が発生するという問題点がある。 Therefore, there is a demand for an aluminum wiring also scan line, when both the data lines and the scanning lines in the aluminum wiring, at the intersection of these wirings, problem short circuit occurs due to hillock is there. すなわち、アルミニウムは、その性質上、TFTの形成工程中の熱履歴によってヒロックと称せられる突起物が発生しやすく、このような突起物が交差部において層間絶縁膜を突き破ると、配線同士が短絡してしまうのである。 That is, aluminum, by their nature, projections which is called a hillock by heat history during formation of the TFT is likely to occur, when such projection breaks through the interlayer insulating film at the intersection, wirings are short-circuited and is the cause. 【0005】そこで、アルミニウムに代えて各種アルミニウム合金を用いた配線が種々、検討されているが、ヒロックに起因する短絡を完全に防止できるまでには至っていない。 [0005] Therefore, various wiring using various aluminum alloy instead of aluminum, has been studied, have yet until a short-circuit caused by a hillock can be completely prevented. 【0006】また、ゲート電極は、従来、走査線と同時形成されるが、ゲート電極をクロムなどの高融点金属に代えてアルミニウムあるいはアルミニウム合金にすると、ゲート電極材質の変更、製造プロセスの変更に伴ってTFTの特性が変化してしまい、これまで蓄積されてきた電気特性データや信頼性データを活用できないという問題点もある。 Further, the gate electrode is conventionally but is formed simultaneously with the scanning line, when the aluminum or an aluminum alloy in place of the gate electrode to the high-melting metal such as chromium, change of the gate electrode material, the change in the manufacturing process with the characteristics of the TFT ends up changing, so far there is a problem that can not take advantage of the accumulated in the electric characteristics data and have reliable data. 【0007】以上の問題点に鑑みて、本発明の課題は、 [0007] In view of the above problems, an object of the present invention,
配線の低抵抗化などを図ってもヒロックに起因する短絡が発生しない薄膜半導体装置、電気光学装置、およびそれを用いた投射型表示装置並びに電子機器を提供することにある。 Thin film semiconductor device which short-circuit does not occur due to even attempt to such low resistance hillock of the wiring, electro-optical devices, and to provide a projection display device and an electronic apparatus using the same. 【0008】また、本発明の課題は、TFTの特性を変えることなく配線の低抵抗化を図ることのできる薄膜半導体装置、電気光学装置、およびそれを用いた投射型表示装置並びに電子機器を提供することにある。 [0008] Another object of the present invention, a thin film semiconductor device which can reduce the resistance of the wiring without changing the characteristics of the TFT, an electro-optical device, and provide a projection-type display device and an electronic apparatus using the same It is to. 【0009】 【課題を解決するための手段】上記課題を解決するため、本発明では、薄膜トランジスタ、該薄膜トランジスタのゲート電極に電気的に接続するゲート配線、および前記薄膜トランジスタのソース領域に電気的に接続するソース配線を有する薄膜半導体装置において、前記ゲート配線および前記ソース配線のうちの一方の配線は、他方の配線と同一の導電材料によって当該他方の配線と同一の層間に形成された本体部分と、前記他方の配線との交差部で当該他方の配線に対して層間絶縁膜を介してその下層側あるいは上層側を通る中継部分とを備えていることを特徴とする。 [0009] [Means for Solving the Problems] To solve the above problem, the present invention, a thin film transistor electrically connected to the gate wiring to the gate electrode of the thin film transistor, and electrically connected to the source region of the thin film transistor in the thin film semiconductor device having a source wiring, one wiring of the gate wiring and the source wiring, a body portion formed in the same layers as the other wiring by the other of the same conductive material and the wiring, characterized in that it includes a relay section through the lower side or upper side through the interlayer insulating film with respect to the other wiring in the intersection between the other wire. 【0010】本発明において、前記一方の配線の中継部分は、例えば、前記他方の配線の下層側を通っている。 [0010] In the present invention, the relay portion of one of the wires, for example, passes through the lower side of the other wire. 【0011】本発明において、前記一方の配線の本体部分および前記他方の配線は、例えば、アルミニウムまたはアルミニウム合金から構成され、前記一方の配線の中継部分は、前記他方の配線と異なる導電材料から構成されている。 [0011] In the present invention, the one of the body portion and the other wire of the wire, for example, is composed of aluminum or an aluminum alloy, the relay portion of one of the wires, composed of different conductive material as the other wire It is. 【0012】本発明では、ゲート配線およびソース配線のうち、一方の配線の本体部分および他方の配線は、アルミニウムまたはアルミニウム合金などから構成されているので、双方の配線に対して低抵抗化を図ることができる。 In the present invention, among the gate wiring and the source wiring, the body portion and the other wiring of one wiring, since such are composed of aluminum or an aluminum alloy, reduce the resistance of to both the wire be able to. また、これらの配線の交差部では、一方の配線に対して他方の配線の下層側あるいは上層側を通る中継部分を設けてあるので、同一の層間に形成された配線同士を交差させることができる。 Also, in the intersection of these wirings, so is provided with a lower side or a relay portion which passes through the upper side of the other wire relative to one wiring, it is possible to cross wirings formed on the same layers . ここで、中継部分をヒロックが発生しない高融点金属で構成すれば、交差部においてヒロックに起因する短絡を防止できるとともに、配線全体としてみれば、全てを高融点金属で形成した場合と比較して低抵抗化を図ることができる。 Here, if composed of a refractory metal which does not generate the relay portion hillocks, it is possible to prevent short circuit caused by a hillock at the intersection, as a whole wiring, as compared with the case of forming all of a refractory metal it can reduce the resistance. 【0013】本発明において、前記一方の配線の本体部分および前記他方の配線は、前記ゲート電極と異なる層間に形成され、当該ゲート電極と前記ゲート配線とは層間絶縁膜に形成されたコンタクトホールを経由して電気的に接続している。 [0013] In the present invention, the one of the body portion and the other wire of the wire are formed on different layers and the gate electrode, a contact hole formed in the interlayer insulating film and the with the gate electrode a gate wiring It is electrically connected via. 従来であれば、ゲート電極は、ゲート配線の一部として構成されていたが、このような構成にすれば、ゲート配線をゲート電極と異なる層間に形成しても、ゲート電極とゲート配線との電気的な接続を確保できる。 If conventional, the gate electrode, which had been constructed as a part of the gate wiring, if such a configuration, even when forming a gate wiring on different layers with the gate electrode, a gate electrode and a gate wire It can ensure the electrical connection. 【0014】本発明において、前記一方の配線の中継部分と前記ゲート電極とは、同一の導電材料によって同一の層間に形成されていることが好ましい。 [0014] In the present invention, the A relay portion and the gate electrode of one of the wires, it is preferably formed in the same layers of the same conductive material. このように構成すると、ゲート電極の形成工程を利用して中継部分を形成すればよいので、製造工程を増やす必要がない。 According to this structure, it is sufficient to form a relay portion by utilizing the step of forming the gate electrode, there is no need to increase the manufacturing process. この場合、前記ゲート電極は高融点金属材料から構成されていることが好ましい。 In this case, the gate electrode is preferably composed of a refractory metal material. ゲート電極については、従来と同様、高融点金属のままにすれば、TFTの特性が変わらないので、従来から蓄積されてきたTFTの電気特性データや信頼性データをそのまま活用できる。 For the gate electrode, as in the conventional, if it remains refractory metal, the characteristics of the TFT is not changed, the electric characteristic data and reliability data of a TFT has been accumulated conventionally as it can be utilized. 【0015】本発明において、前記一方の配線の本体部分および前記他方の配線と同一の層間には、当該他方の配線と並列に延びて前記一方の配線と交差する別の配線が形成されている場合があり、この場合、前記一方の配線は、1つの前記中継部分が前記他方の配線および前記別の配線の双方に対してその下層側あるいは上層側を層間絶縁膜を介して通っていることが好ましい。 [0015] In the present invention, wherein the body portion and the other wire of the same layers of the one wire, another wire crossing the one wire extending in parallel with the other wiring are formed If there is, in this case, the one wire, that one of said relay portion is through its lower side or upper side through the interlayer insulating film to both said other wire and the further wire It is preferred. このように構成すると、コンタクトホールを介して本体部分と中継部分とを接続する箇所の数が少なく済むので、このような箇所に起因する電気的な抵抗の増大を最小限に抑えることができる。 According to this structure, since via the contact hole requires fewer points for connecting the body portion and the relay portion, it is possible to suppress an increase in electrical resistance due to such point to a minimum. 【0016】本発明において、前記一方の配線の本体部分および前記他方の配線と同一の層間には、当該他方の配線と並列に延びて前記一方の配線と交差する配線が形成されている場合があり、この場合、前記一方の配線は、前記中継部分として、前記他方の配線との交差部で当該他方の配線の下層側あるいは上層側を層間絶縁膜を介して通る第1の中継部分と、前記別の配線との交差部で当該別の配線の下層側あるいは上層側を層間絶縁膜を介して通る第2の中継部分とを備えている構成を採用してもよい。 [0016] In the present invention, wherein the body portion and the other wire of the same layers of one of the wiring, if the wiring intersecting with the other lines and the one of the wiring extending in parallel are formed There, the this case, the one of the wiring, as the relay portion, the first relay section through through the lower side or upper side of the interlayer insulating film of the other wire at the intersection of the other wire, it may be adopted and a second relay section through through the lower side or upper side of the interlayer insulating film of the different wiring intersections of the different wiring. 【0017】本発明において、前記一方の配線の本体部分および前記他方の配線と同一の層間には、当該一方の配線と並列に延びて前記他方の配線と交差する別の配線が形成されている場合があり、この場合、当該別の配線も、前記他方の配線と同一の層間に形成された本体部分と、前記他方の配線との交差部で当該他方の配線の下層側あるいは上層側を層間絶縁膜を介して通る中継部分とを備えていることが好ましい。 [0017] In the present invention, wherein the body portion and the other wire of the same layers of the one wire, another wire crossing the other wiring extending in parallel with the one of the wiring is formed If there is, in this case, the different wiring also, the interlayer and the body portion is formed in the same layers as the other wiring, the lower side or upper side of the other wire at the intersection of said other wire it is preferable that a relay portion passing through the insulating film. 【0018】本発明を適用した薄膜半導体装置は、例えば、前記薄膜トランジスタ、及び該薄膜トランジスタのドレインに電気的に接続する画素電極がマトリクス状に配置され、かつ、前記画素電極の境界領域に沿って前記ゲート線および前記ソース線がそれぞれ走査線およびデータ線として形成されたアクティブマトリクス基板として構成されて電気光学装置を構成する。 The thin-film semiconductor device to which the present invention is, for example, the thin film transistor, and a pixel electrode electrically connected to the drain of the thin film transistor are arranged in a matrix, and, along said boundary region of the pixel electrode the gate lines and the source lines are configured as an active matrix substrate formed as respective scan lines and data lines to the electro-optical device. この場合、電気光学装置では、前記アクティブマトリクス基板と、該前記アクティブマトリクス基板に対して対向配置された対向基板との間に、液晶などの電気光学物質が保持されている。 In this case, the electro-optical device, the active matrix substrate, between the oppositely disposed counter substrate against said front Symbol active matrix substrate, electro-optical material such as liquid crystal is held. 【0019】本発明において、前記の別の配線は、例えば容量線として形成される。 [0019] In the present invention, another wire of the is formed, for example, as a capacitor line. 【0020】本発明において、前記一方の配線はデータ線であり、前記他方の配線は走査線であることが好ましい。 [0020] In the present invention, the one of the wiring is a data line, it is preferable that the other wiring is a scanning line. すなわち、データ線の方については中継部分を備えた前記一方の配線として構成し、走査線については中継部分を備えていない前記他方の配線とすることが好ましい。 That is, the direction of the data line is configured as the one of the wiring having a relay portion, the scanning line is preferably at the other wire without a relay portion. このように構成すると、走査線の方は、コンタクトホールを経由して本体部分と電気的な接続を図った中継部分を備えていないので、その分、電気的な抵抗を小さくすることができる。 According to this structure, the direction of scanning lines via a contact hole does not have a relay portion which attained the electrical connection with the body portion, which makes it possible to reduce the electrical resistance. それ故、走査線での応答速度を高めることができるので、品位の高い表示を行うのに有利である。 Therefore, it is possible to enhance the response speed of the scanning line, it is advantageous to perform a high quality display. 【0021】本発明において、前記一方の配線は走査線であり、前記他方の配線はデータ線であることもある。 [0021] In the present invention, the one of the wiring is a scanning line, sometimes the other wiring is a data line. 【0022】本発明を適用した電気光学装置は、投射型液晶表示装置のライトバルブ、あるいは携帯電話機やモバイルコンピュータなどといった電子機器の表示装置として用いることができる。 The electro-optical device according to the present invention can be used a light valve of a projection type liquid crystal display device, or the like such as a cellular phone or a mobile computer as a display device of an electronic apparatus. 【0023】 【発明の実施の形態】図面を参照して、本発明の実施の形態を説明する。 [0023] Referring to DETAILED DESCRIPTION OF THE INVENTION drawings, an embodiment of the present invention. 【0024】[実施の形態1] (電気光学装置の基本的な構成)本発明を適用した電気光学装置の基本的な構成および動作について、図1から図4を参照して説明する。 The basic structure and operation of the (basic configuration of the electro-optical device) electro-optical device according to the present invention Embodiment 1 will be described with reference to FIGS. 図1は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。 1, various elements in a plurality of pixels formed in a matrix constituting an image display region of the electro-optical device is an equivalent circuit diagram of the wiring and the like. 図2 Figure 2
は、本発明を適用した電気光学装置に用いたアクティブマトリクス基板の相隣接する複数の画素群の平面図である。 Is a plan view of a plurality of pixel groups adjacent to each of the active matrix substrate used in the electro-optical device according to the present invention. 図3(A)、(B)、(C)、(D)はそれぞれ、 Figure 3 (A), (B), (C), (D), respectively,
図2のA−A′線に相当する位置での断面図、B−B′ A-A 'of FIG. 2 cross-sectional view at a position corresponding to a line, B-B'
線に相当する位置での断面図、C−C′線に相当する位置での断面図、およびD−D′線に相当する位置での断面図である。 Cross-sectional view at a position corresponding to the line, is a sectional view taken along the 'cross section, and D-D at the location corresponding to the line' position corresponding to the line C-C. 図4は、本発明を適用した電気光学装置に用いたアクティブマトリクス基板の画素における多層配線構造を模式的に示す説明図であり、この図には、層間絶縁膜や画素電極の図示を省略してある。 4, a multilayer wiring structure in a pixel of an active matrix substrate for use in electro-optical device according to the present invention is an explanatory view schematically showing, in this figure, not illustrated interlayer insulating film and the pixel electrode and Aru. なお、これらの図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 In these drawings, for a size capable of recognizing layers and members in the drawings are different scales for each layer and each member. 【0025】図1において、本形態の電気光学装置10 [0025] In FIG. 1, the electro-optical device of the present embodiment 10
0のアクティブマトリクス型の液晶装置であり、その画面表示領域において、マトリクス状に形成された複数の画素100aの各々には、画素電極9a、およびこの画素電極9aを駆動するための画素スイッチング用のTF 0 is an active matrix type liquid crystal device of, in its display area, each of the plurality of pixels 100a formed in a matrix, the pixel switching for driving the pixel electrodes 9a, and the pixel electrode 9a TF
T30が形成され、かつ、画素信号S1、S2・・・S T30 is formed, and the pixel signals S1, S2 · · · S
nを供給するデータ線6a(ソース配線)が当該TFT Supplying n data lines 6a (source wiring) is the TFT
30のソースに電気的に接続されている。 And it is electrically connected to the 30 source. 【0026】データ線6aに書き込む画素信号S1、S The pixel signals S1 to be written to the data lines 6a, S
2・・・Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしてもよい。 2 · · · Sn is to may be supplied line-sequentially in that order, to a plurality of adjacent data lines 6a phase may be supplied to each group. また、TFT30 In addition, TFT30
のゲートには走査線3a(ゲート配線)が電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2・・・Gmをこの順に線順次で印加するように構成されている。 The gate has a scanning line 3a (gate wiring) is electrically connected, at a predetermined timing, to a pulsed scanning signals G1, G2 · · · Gm to the scanning lines 3a to apply in this order sequentially by line It is configured. 画素電極9aは、TF The pixel electrode 9a, TF
T30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのオン状態とすることにより、データ線6aから供給される画素信号S1、S2・・・Snを各画素に所定のタイミングで書き込む。 T30 drain is electrically connected to the predetermined by only its ON state a predetermined period of TFT30 is a switching element, a pixel signal S1, S2 · · · Sn supplied from the data lines 6a in each pixel It is written in the timing. このようにして画素電極9aを介して液晶に書き込まれた所定レベルの画素信号S1、S2、・・・ Predetermined level of the pixel signal S1 written to liquid crystal through the pixel electrodes 9a in this manner, S2, · · ·
Snは、後述する対向基板に形成された対向電極との間で一定期間保持される。 Sn is held for a predetermined period between the counter electrode formed on the counter substrate to be described later. 液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。 Liquid crystal, by alignment or order of molecular association is changed by an applied voltage level, modulating the light, to enable gradation display. ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する光量が低下し、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する光量が増大していく。 In a normally white mode, incident light according to the applied voltage decreases the amount of light passing through the liquid crystal portion, in a normally black mode, the liquid crystal portion incident light according to the applied voltage continue to increase the amount of light that passes through. その結果、全体として電気光学装置100からは画素信号S1、S As a result, the pixel signal S1 from the electro-optical device 100 as a whole, S
2、・・・Snに応じたコントラストを持つ光が出射される。 2, light having a contrast according to the · · · Sn is emitted. 【0027】ここで、保持された画素信号S1、S2、 [0027] Here, the pixel signal held S1, S2,
・・・Snがリークするのを防ぐために、画素電極9a For · · · Sn prevent leakage, the pixel electrode 9a
と対向電極との間に形成される液晶容量と並列に蓄積容量70を付加することがある。 Sometimes a storage capacitor 70 is added in parallel to liquid crystal capacitors formed between the counter electrode. この蓄積容量70により、画素電極9aの電圧は、ソース電圧が印加された時間よりも、例えば3桁も長い時間だけ保持されるので、 The storage capacitor 70, the voltage of the pixel electrode 9a, than the time for which the source voltage is applied, for example, 3 orders of magnitude since also held by a long time,
電荷の保持特性は改善され、コントラスト比の高い電気光学装置100が実現できる。 The charge holding characteristic is improved, high electro-optical device 100 contrast ratio can be realized. なお、蓄積容量70を形成する方法としては、図1に例示するように、容量を形成するための配線である容量線3bとの間に形成する場合、あるいは前段の走査線3aとの間に形成する場合のいずれであってもよい。 As a method of forming a storage capacitor 70, as illustrated in FIG. 1, between the case of forming or preceding scanning line 3a, between the capacitance line 3b is a wiring for forming the capacitor it may be either in the case of forming. 【0028】図2に示すように、電気光学装置100のアクティブマトリクス基板10は、TFT30、走査線3a、およびデータ線6aが形成された薄膜半導体装置として構成されている。 As shown in FIG. 2, the active matrix substrate 10 of the electro-optical device 100, TFT 30, is configured as a scanning line 3a, and the thin film semiconductor device in which the data lines 6a are formed. このアクティブマトリクス基板10上では、一点鎖線で示す複数の透明な画素電極9a On the active matrix substrate 10, a plurality of transparent pixel electrodes 9a indicated by a one-dot chain line
が各画素100a毎に形成され、画素電極9aの縦横の境界領域に沿ってデータ線6a、および走査線3aが互いに交差する方向に形成されている。 There is formed in each pixel 100a, the data lines 6a, and the scanning lines 3a are formed in a direction crossing one another along the vertical and horizontal boundary regions of the pixel electrodes 9a. また、走査線3a The scanning lines 3a
と並列に容量線3bが形成されており、この容量線3b And has capacitor line 3b are formed in parallel, the capacitance line 3b
もデータ線6aと交差する方向に延びている。 Extends in a direction intersecting the data lines 6a also. 【0029】データ線6aは、コンタクトホール15を経由してポリシリコン膜からなる半導体層1のうち、後述のソース領域に電気的に接続され、画素電極9aは、 The data lines 6a, of the semiconductor layer 1 made of a polysilicon film via a contact hole 15 is electrically connected to the source region described below, the pixel electrode 9a is
コンタクトホールなどを経由して、後述するドレイン領域に電気的に接続されている。 Via such contact holes, and is electrically connected to the drain region to be described later. また、半導体層1aのうち、後述のチャネル形成用領域1a′に対向するように、画素スイッチング用のTFT30のゲート電極11 Further, in the semiconductor layer 1a, so as to face the region 1a 'for forming the channel below the gate electrode of the TFT30 for pixel switching 11
が形成されている。 There has been formed. 【0030】図3(A)、(B)、(C)、(D)において、アクティブマトリクス基板10は、基体が石英基板などの透明基板10′からなり、画素電極9aの上側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず)が形成されている。 [0030] FIG. 3 (A), the in (B), (C), (D), the active matrix substrate 10, the substrate is a transparent substrate 10 ', such as a quartz substrate, above the pixel electrodes 9a are rubbed alignment film subjected to a predetermined alignment process such as treatment has been performed (not shown) is formed. 画素電極9aは、たとえば、ITO膜(インジウム・ティン・オキサイド膜)等の透明な導電性膜からなる。 The pixel electrode 9a, for example, ITO film (Indium Tin Oxide film) made of a transparent conductive film such as. 配向膜は、例えば、 The alignment film is, for example,
ポリイミド膜などの有機膜からなる。 An organic film such as a polyimide film. 【0031】図2、図3(A)、(B)、(C)、 FIG. 2, FIG. 3 (A), (B), (C),
(D)、および図4において、アクティブマトリクス基板10には、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用のTFT30が形成されている。 (D), and in FIG. 4, the active matrix substrate 10, at a position adjacent to each pixel electrode 9a, TFT 30 for pixel switching for switching controlling each pixel electrode 9a is formed. 【0032】このTFT30は、LDD構造を有しており、走査線3a(ゲート電極11)から供給される走査信号の電界によりチャネルが形成される半導体膜1aからなるチャネル形成用領域1a′、ゲート電極11、ゲート電極11と半導体層1aとを絶縁するゲート絶縁膜2、データ線6a(ソース配線)、ドレイン電極6b、 [0032] The TFT30 has an LDD structure, the scanning line 3a (gate electrode 11) semiconductor film 1a made of a channel forming region 1a in which a channel is formed by an electric field of the scanning signal supplied from the 'gate electrode 11, the gate insulating film 2 for insulating the gate electrode 11 and the semiconductor layer 1a, the data line 6a (source wiring), the drain electrode 6b,
低濃度ソース領域(ソース側LDD領域)1b、低濃度ドレイン領域(ドレイン側LDD領域)1c、高濃度ソース領域1d、および高濃度ドレイン領域1eを備えている。 It includes lightly doped source region (source side LDD region) 1b, a lightly doped drain region (the drain-side LDD region) 1c, heavily doped source region 1d, and a heavily doped drain region 1e. ソース領域1b、1d、およびドレイン領域1 Source region 1b, 1d, and a drain region 1
c、1eは、後述のように、半導体層1aにおいてn型のチャネルを形成するか、あるいはp型のチャネルを形成するかに応じて所定濃度のn型用またはp型用のドーパントがドープされることにより形成されている。 c, 1e, as described below, the dopant for the n-type or p-type having a predetermined concentration is doped depending on whether or not to form an n-type channel in the semiconductor layer 1a, or to form a p-type channel It is formed by Rukoto. n型チャネルのTFTは、動作速度が速いという利点があり、画素スイッチング用のTFT30として用いられることが多い。 n-type channel TFT has the advantage that the operating speed is fast, it is often used as TFT30 for pixel switching. 【0033】ここで、TFT30は、好ましくは上述のようにLDD構造をもつが、低濃度ソース領域1bおよび低濃度ドレイン領域1cに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。 [0033] Here, TFT 30 is preferably but has an LDD structure as described above, have an offset structure in a region corresponding to the low concentration source region 1b and the lightly doped drain region 1c are not implanted impurity ions it may be. また、TFT30は、ゲート電極11をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成したセルフアライン型のTFTであってもよい。 Further, TFT 30 is a high concentration implanted impurity ions in the gate electrode 11 as a mask, it may be a self-aligned type TFT forming a self-aligned manner heavily doped source and drain regions. なお、本形態では、TF It should be noted that, in this embodiment, TF
T30の半導体膜1aのコの字形状の部分をゲート電極11が通るダブルゲート構造になっているが、シングルゲート構造であってもよい。 The portion of the U-shape of the semiconductor film 1a of the T30 has become a double gate structure through which the gate electrode 11 may be a single-gate structure. 【0034】本形態のアクティブマトリクス基板10において、ゲート電極11の上層側には、酸化シリコン膜からなる第1層間絶縁膜4が形成され、この第1層間絶縁膜4には、高濃度ソース領域1dへ通じるコンタクトホール15、および高濃度ドレイン領域1eへ通じるコンタクトホール17が各々形成されている。 [0034] In the active matrix substrate 10 of this embodiment, the upper layer side of the gate electrode 11, a first interlayer insulating film 4 is formed of silicon oxide film, the first interlayer insulating film 4, the high-concentration source region contact holes 17 leading to the contact hole 15, and the high concentration drain region 1e leading to 1d are respectively formed. このソース領域1dへのコンタクトホール15を経由して、データ線6aは高濃度ソース領域1dに電気的に接続されている。 Via a contact hole 15 to the source region 1d, the data line 6a is electrically connected to the heavily doped source region 1d. また、ドレイン領域1eへのコンタクトホール17 In addition, the contact hole 17 to the drain region 1e
を経由して、ドレイン電極6bは高濃度ドレイン領域1 Via the drain electrode 6b is heavily doped drain region 1
eに電気的に接続されている。 It is electrically connected to e. 【0035】さらに、データ線6aやドレイン電極6b Furthermore, the data line 6a and the drain electrode 6b
の上層側には、酸化シリコン膜からなる第2層間絶縁膜7が形成されている。 On the upper layer side, the second interlayer insulating film 7 made of silicon oxide film is formed. ここで、画素電極9aは、第2層間絶縁膜7の上層に形成されているので、第2層間絶縁膜7にはドレイン電極6bに通じるコンタクトホール1 Here, the pixel electrode 9a, so is formed above the second interlayer insulating film 7, a contact hole 1 leading to the drain electrode 6b on the second interlayer insulating film 7
8が形成されている。 8 is formed. なお、画素電極9aと高濃度ドレイン領域1eとは、ドレイン電極6bを経由せず、層間絶縁膜に形成されたコンタクトホールを介して直接、電気的接続するようにしても良い。 Note that the pixel electrode 9a and the heavily doped drain region 1e, without passing through the drain electrode 6b, directly via a contact hole formed in the interlayer insulating film may be electrically connected. 【0036】また、TFT30を形成するための半導体膜1aは、容量線3bの張り出し部分と平面的に重なる位置まで延設され、この延設部分を導電化したものを第1電極1fとして蓄積容量70が構成されている。 Further, the semiconductor film 1a for forming the TFT30 is extended to overhang portion and planarly overlapping position of the capacitor line 3b, the storage capacity which the extended portion and conductive as a first electrode 1f 70 is configured. 【0037】(多層配線構造)このように構成したアクティブマトリクス基板10において、本形態では、走査線3a、容量線3b、およびデータ線6aは、以下のような多層配線構造で構成されている。 [0037] In (a multilayer wiring structure) active matrix substrate 10 having the above-described configuration, in this embodiment, the scanning line 3a, the capacitor line 3b, and the data line 6a is composed of a multilayer wiring structure as follows. 【0038】まず、ゲート電極11は、ゲート絶縁膜2 Firstly, the gate electrode 11, the gate insulating film 2
と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属から構成されている。 When chromium layers between the first interlayer insulating film 4, tantalum, molybdenum - and a refractory metal such as tungsten. これに対して、走査線3aは、第1層間絶縁膜4と第2層間絶縁膜7との層間にアルミニウム膜、 In contrast, the scanning line 3a is an aluminum film between the layers of the first interlayer insulating film 4 and second interlayer insulating film 7,
あるいはアルミニウム合金膜から構成されている。 Or it is composed of an aluminum alloy film. 従って、走査線3aとゲート電極11は、異なる層間に形成されているが、第1層間絶縁膜4に形成されたコンタクトホール14を経由して電気的に接続している。 Therefore, the scanning line 3a and the gate electrode 11 has been formed in different layers are electrically connected via a contact hole 14 formed in the first interlayer insulating film 4. 【0039】また、容量線3bも、走査線3aと同様、 [0039] Also, the capacitor line 3b, similar to the scanning line 3a,
第1層間絶縁膜4と第2層間絶縁膜7との層間にアルミニウム膜、あるいはアルミニウム合金膜から構成されている。 It is composed of an aluminum film or an aluminum alloy film, the layers of the first interlayer insulating film 4 and second interlayer insulating film 7. ここで、容量線3bの一部は、TFT30の半導体膜1aから延設された第1電極1fと平面的に重なってはいるが、容量線3bと第1電極1fとの間にはゲート絶縁膜2および第1層間絶縁膜4が介在する。 Here, the part of the capacitor line 3b, although not overlap the first electrode 1f in plan view that extends from the semiconductor film 1a of the TFT 30, the gate insulating between the capacitance line 3b and the first electrode 1f film 2 and the first interlayer insulating film 4 is interposed. そこで、本形態では、ゲート絶縁膜2と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属からなる第2電極3cを第1電極1fに対向するように形成し、かつ、第2の電極3c Therefore, in this embodiment, chromium interlayer between the gate insulating film 2 and the first interlayer insulating film 4, tantalum, molybdenum - formed to face the second electrode 3c made of a refractory metal such as tungsten first electrode 1f and, and, a second electrode 3c
と容量線3bとを、第1層間絶縁膜4に形成したコンタクトホール16を経由して電気的に接続することより、 Than to electrically connected via a contact hole 16 a and the capacitor line 3b, formed in the first interlayer insulating film 4 and,
蓄積容量70を形成している。 Forming a storage capacitor 70. 【0040】このように構成した走査線3aおよび容量線3bに対してデータ線6aは交差するように延びている。 The data line 6a extends so as to intersect with respect to thus configured scan lines 3a and the capacitor line 3b. そこで、本形態では、データ線6aについては、第1層間絶縁膜4と第2層間絶縁膜7との層間にアルミニウム膜、あるいはアルミニウム合金膜からなる本体部分61aを形成するとともに、走査線3aおよび容量線3 Therefore, in this embodiment, the data line 6a, to form the first interlayer insulating film 4 aluminum film between the layers of the second interlayer insulating film 7 body portion 61a of or an aluminum alloy film, the scanning line 3a and capacity line 3
bとの交差部には、走査線3aおよび容量線3bに対してその下層側を第1層間絶縁膜4を介して通る中継部分62aをゲート絶縁膜2と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属で形成し、かつ、本体部分61aと中継部分62aについては、第1層間絶縁膜4に形成したコンタクトホール19を経由して電気的に接続されている。 The intersection of is b, the interlayer of the relay portion 62a through the lower side through the first interlayer insulating film 4 with respect to the scanning line 3a and the capacitor line 3b with the gate insulating film 2 and the first interlayer insulating film 4 chromium, tantalum, molybdenum - forming a refractory metal such as tungsten, and, for the body portion 61a and the relay portion 62a, via a contact hole 19 formed in the first interlayer insulating film 4 is electrically connected ing. このため、データ線6aにおいて、本体部分61a Therefore, the data lines 6a, the body portion 61a
は、走査線3aおよび容量線3bが通っている部分では途切れているものの、この途切れ部分では、中継部分6 Although the scanning line 3a and the capacitor line 3b is broken in the portion where through, in this interrupted portion, the relay portion 6
2aが本体部分61a同士を電気的に接続しているため、データ信号の供給に支障はない。 2a is because electrically connects the main body portion 61a with each other, there is no problem in the data signal. 【0041】このように、本形態のアクティブマトリクス基板10では、走査線3a、およびデータ線6aの本体部分61aは、アルミニウムまたはアルミニウム合金といった低抵抗金属から構成されているので、双方の配線に対して低抵抗化を図ることができる。 [0041] Thus, the active matrix substrate 10 of this embodiment, the body portion 61a of the scanning line 3a, and the data lines 6a, since such an aluminum or aluminum alloy and a low-resistance metal, for both wires it can reduce the resistance Te. また、配線の交差部では、データ線6aの中継部分62aが走査線3 Further, at the intersection of the wiring, the relay portion 62a scanning line 3 of the data lines 6a
aおよび容量線3bの下層側を通り、かつ、この中継部分62aは、クロム、タンタル、モリブデン−タングステンなどといった高融点金属から構成されている。 Through the lower side of a and the capacitor line 3b, and the relay portion 62a is chromium, tantalum, molybdenum - and a refractory metal such as tungsten. 従って、アクティブマトリクス基板10には、アルミニウムあるいはアルミニウム合金からなる配線同士が交差する部分が存在しない。 Thus, the active matrix substrate 10, there is no portion where wiring lines made of aluminum or an aluminum alloy intersect. それ故、配線全体の低抵抗化を図っても、交差部でのヒロックに起因する短絡を防止できる。 Therefore, even when attempted to lower the resistance of the entire wiring, it can prevent a short circuit caused by a hillock in the intersection. 【0042】また、走査線3aをアルミニウムまたはアルミニウム合金で構成してその低抵抗化を図ったが、ゲート電極11については、従来と同様、クロム、タンタル、モリブデン−タングステンなどといった高融点金属で構成したため、これらの高融点金属をゲート電極(走査線)に用いたTFTについての特性データや信頼性データをそのまま利用できるという利点がある。 Further, although the scanning line 3a tried to its low resistance constituted of aluminum or an aluminum alloy, the gate electrode 11, a conventional manner, chromium, tantalum, molybdenum - construction of a high-melting-point metal such as tungsten since the, there is an advantage that the characteristic data and reliability data for TFT using these refractory metal gate electrode (scanning line) can be used as it is. ここで、 here,
走査線3aをゲート電極11と異なる導電材料で構成するには、走査線3aをゲート電極11と異なる異なる層間に形成する必要があるが、本形態では、第1層間絶縁膜4に形成したコンタクトホール14を経由して走査線3aとゲート電極11とを電気的に接続しているので、 To configure the scanning line 3a with a different conductive material gate electrode 11, it is necessary to form a scanning line 3a in different different layers with the gate electrode 11, in this embodiment, formed in the first interlayer insulating film 4 contacts since electrically connected to the scanning line 3a and the gate electrode 11 via the hole 14,
走査信号の供給に支障はない。 There is no problem in the supply of the scan signal. 【0043】さらに、ゲート絶縁膜2と第1層間絶縁膜4との層間にデータ線6aの中継部分62aを形成するといっても、この中継部分62aは、ゲート電極11と同一の導電材料によって同一の層間に同時に形成するので、製造工程を増やす必要がない。 [0043] Further, to say that the gate insulating film 2 to form the relay portion 62a of the interlayer to the data line 6a and the first interlayer insulating film 4, the same by the relay portion 62a, the same conductive material as the gate electrode 11 since forming the interlayer simultaneously, there is no need to increase the manufacturing process. 【0044】さらにまた、本形態では、データ線6aの方については中継部分62aを備えた配線として構成するが、走査線3aについては中継部分を備えていない一体配線としたので、走査線3aの電気的な抵抗を小さくすることができる。 [0044] Furthermore, in this embodiment, the direction of the data lines 6a may be configured as a wiring having a relay portion 62a, but since the scanning line 3a is an integral wire without a relay portion, the scanning lines 3a it is possible to reduce the electrical resistance. それ故、走査線3aでの応答速度を高めることができるので、品位の高い表示を行うのに有利である。 Therefore, it is possible to enhance the response speed of the scanning line 3a, it is advantageous to perform a high quality display. 【0045】また、本形態では、データ線6aは、並列する走査線3aおよび容量線3bと交差しているが、1 Further, in this embodiment, the data line 6a is intersecting with the scanning line 3a and the capacitor line 3b in parallel, 1
つの中継部分62aが走査線3aおよび容量線3bの双方に対してその下層側を通っている。 One of the relay portion 62a has through its lower side with respect to both of the scanning line 3a and the capacitor line 3b. このため、データ線6aでは、コンタクトホール19を介して本体部分6 Therefore, the data lines 6a, the body portion 6 through a contact hole 19
1aと中継部分62aとを接続する箇所の数が少なく済むので、このような箇所に起因する電気的な抵抗の増大を最小限に抑えることができる。 Since 1a relay portion 62a and the need fewer points to be connected, it is possible to suppress an increase in electrical resistance due to such point to a minimum. 【0046】(電気光学装置100の製造方法)このように構成したアクティブマトリクス基板10の製造方法について、図5を参照して説明する。 [0046] (method of manufacturing an electro-optical device 100) a method for manufacturing the active matrix substrate 10 thus configured will be described with reference to FIG. 【0047】図5(A)、(B)、(C)、(D)はいずれも、本形態のアクティブマトリクス基板10の製造方法を示す工程断面図である。 [0047] FIG. 5 (A), the cross-sectional views showing a process method for manufacturing the (B), (C), (D) Both, the active matrix substrate 10 of this embodiment. なお、図5には、図2のA−A′線に相当する位置での断面、およびC−C′線に相当する位置での断面を表してある。 In FIG. 5, is represented a cross-section at the location corresponding to the 'cross-section, and C-C at the position corresponding to line' line A-A of FIG. 【0048】図5(A)に示すように、まず、石英基板などの透明基板10′を用意する。 [0048] As shown in FIG. 5 (A), first, a transparent substrate 10 ', such as a quartz substrate. 透明基板10′については、N 2 (窒素)等の不活性ガス雰囲気、且つ、約900℃〜約1300℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが少なくなるように前処理しておくことが好ましい。 The transparent substrate 10 ', an inert gas atmosphere such as N 2 (nitrogen), and was annealed at a high temperature of about 900 ° C. ~ about 1300 ° C., pretreated as distortion is reduced in a high temperature process that is carried out after it is preferable to. 【0049】次に、透明基板10′の上に、例えば、常圧又は減圧CVD法等によりTEOS(テトラ・エチル・オルソ・シリケート)ガス、TEB(テトラ・エチル・ポートレート)ガス、TMOP(テトラ・メチル・オキシ・フォスレート)ガス等を用いて、NSG(ノンシリケートガラス)、PSG(リンシリケートガラス)、 Next, on the transparent substrate 10 ', for example, atmospheric or TEOS by low pressure CVD method or the like (tetraethyl orthosilicate) gas, TEB (tetraethyl Portrait) gas, TMOP (tetra · using methyl-oxy-phosphate rate) gas or the like, NSG (non-silicate glass), PSG (phosphorus silicate glass),
BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などのシリケートガラス膜、や酸化シリコン膜等からなる下地保護膜12を形成する。 BSG (boron silicate glass), BPSG (borophosphosilicate glass) silicate glass film such as, or to form an oxide protective underlayer 12 made of a silicon film or the like.
この下地保護膜12の層厚は、例えば、約500nm〜 The thickness of the base protective film 12 is, for example, about 500nm~
約2000nmとする。 And about 2000nm. 【0050】次に、下地保護膜12の上に、約450℃ Next, on top of the base protective film 12, about 450 ℃
〜約550℃、好ましくは約500℃の比較的低温環境中で、流量約400cc/min〜約600cc/mi To about 550 ° C., preferably at a relatively low temperature environment of about 500 ° C., a flow rate of about 400 cc / min to about 600cc / mi
nのモノシランガス、ジシランガス等を用いた減圧CV n of monosilane gas, vacuum CV using disilane gas, etc.
D(例えば、圧力約20〜40PaのCVD)により、 The D (e.g., CVD at a pressure of about 20~40Pa),
アモルファスシリコン膜を形成し、その後、窒素雰囲気中で、約600℃〜約700℃にて約1時間〜約10時間、好ましくは、約4時間〜約6時間のアニール処理を施することにより、ポリシリコン膜1を約50nm〜約200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。 Amorphous silicon film is formed, then, in a nitrogen atmosphere, for about 1 hour to about 10 hours at about 600 ° C. to about 700 ° C., preferably, by Hodokosuru an annealing treatment of about 4 hours to about 6 hours, a polysilicon film about one 50nm~ about 200nm thick, is preferably solid-phase grown to a thickness of about 100 nm. 【0051】この際、画素スイッチング用のTFT30 [0051] In this case, TFT30 for pixel switching
をnチャネル型とする場合には、当チャネル形成用領域にSb(アンチモン)、As(砒素)、P(リン)などのV族元素のドーパンドを僅かにイオン注入等によりドープしてもよい。 The when the n-channel type, Sb (antimony) in those channel forming region, As (arsenic) may be doped with P (phosphorus) slightly implanting dopant of V group element such like. また、画素スイッチング用TFT30 Further, pixel switching TFT30
をpチャネル型とする場合には、B(ボロン)、Ga To the case of a p-channel type, B (boron), Ga
(ガリウム)、In(インジウム)などのIII族元素のドーパンドを僅かにイオン注入等によりドープしても良い。 (Gallium) may be doped with In (indium) slightly implanting dopant of a group III element such like. なお、アモルファスシリコン膜を経ないで、減圧C Incidentally, without passing through the amorphous silicon film, vacuum C
VD法等によりポリシリコン膜を直接形成しても良い。 The VD method may form a polysilicon film directly.
あるいは、減圧CVD法等により堆積したポリシリコン層にシリコンイオンを打ち込んで一旦非晶質化(アモルファス化)し、その後アニール処理等により再結晶化させてポリシリコン膜1を形成しても良い。 Alternatively, a low pressure CVD method once amorphized by implanting silicon ions into the polysilicon layer deposited by such (amorphization), it was recrystallized by subsequent annealing treatment or the like be formed polysilicon film 1. 【0052】次に、フォトリソグラフィ工程、エッチング工程等により、図2、図3および図4に示したパターンの半導体層1aを形成する。 Next, a photolithography process, an etching process or the like, FIG. 2, a semiconductor layer 1a of the patterns shown in FIGS. 【0053】次に、CVD法などにより半導体膜1aの表面に、シリコン酸化膜などからなるゲート絶縁膜2を50nm〜150nmの厚さに形成する。 Next, the surface of the semiconductor film 1a by a CVD method to form the gate insulating film 2 made of a silicon oxide film to a thickness of 50 nm to 150 nm. このときの原料ガスは、たとえばTEOSと酸素ガスとの混合ガスを用いることができる。 The raw material gas at this time, it is possible to use a mixed gas of, for example, TEOS and oxygen gas. ここで形成するゲート絶縁膜2 The gate insulating film 2 is formed here
は、シリコン酸化膜に代えてシリコン窒化膜であってもよい。 It may be a silicon nitride film instead of the silicon oxide film. また、半導体層1aを約900℃〜約1300℃ Further, the semiconductor layer 1a from about 900 ° C. ~ about 1300 ° C.
の温度、好ましくは約1000℃の温度により熱酸化することにより、約30nmの比較的薄い熱酸化シリコン膜からなるゲート絶縁膜2を形成してもよい。 Temperature, preferably by thermal oxidation by a temperature of about 1000 ° C., may be a gate insulating film 2 made of a relatively thin thermal silicon oxide film of about 30 nm. さらに、 further,
熱酸化シリコン膜の表面に、減圧CVD法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜を約50 On the surface of the thermally oxidized silicon film, a high temperature silicon oxide film by low pressure CVD method or the like (HTO film) or a silicon nitride film of about 50
nmの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜2を形成してもよい。 Depositing a relatively thin thickness of nm, it may be a gate insulating film 2 having a multilayer structure. なお、この工程では、蓄積容量70の第1電極1fとなる半導体層部分に、例えば、Pイオンをドーズ量約3×10 12 /cm 2でドープして低抵抗化させておく。 In this step, the semiconductor layer portion to be the first electrode 1f of the storage capacitor 70, for example, allowed to low resistance doped with P ions at a dose of about 3 × 10 12 / cm 2. 【0054】次に、スパッタ法などにより、クロム、タンタル、モリブデン−タングステンなどといった高融点金属膜を例えば約350nmの膜厚に形成した後、図5 Next, by a sputtering method, chromium, tantalum, molybdenum - after forming a refractory metal film such as to have a thickness of, for example approximately 350nm tungsten, 5
(B)に示すように、パターニングし、図2、図3および図4に示したゲート電極11、データ線6aの中継部分62a、蓄積容量70の第2電極3cを形成する。 (B), the patterned, FIG. 2, the gate electrode 11 shown in FIGS. 3 and 4, the relay portion 62a of the data lines 6a, to form the second electrode 3c of the storage capacitor 70. 【0055】次に、半導体層1aに低濃度ソース領域1 Next, the low-concentration source region in the semiconductor layer 1a 1
bおよび低濃度ドレイン領域1cを形成するために、ゲート電極11をマスクとして、PなどのV族元素のドーパントを低濃度で(例えば、Pイオンを1×10 13 /c To form the b and the lightly doped drain region 1c, and the gate electrode 11 as a mask, a V group element dopants such as P low concentration (e.g., a P ion 1 × 10 13 / c
2 〜3×10 13 /cm 2のドース量にて)ドープする。 m at 2 ~3 × 10 13 / cm 2 of dose of) doping. これによりゲート電極11下の半導体層1aは、チャネル形成用領域1a′となる。 This semiconductor layer 1a of the lower gate electrode 11 by is an area 1a 'for forming a channel. 続いて、TFT30の高濃度ソース領域1dおよび高濃度ドレイン領域1eを形成するために、ゲート電極11よりも幅の広いレジストマスクをゲート電極11上に形成した後、同じくPなどのV族元素のドーパンドを高濃度で(例えば、Pイオンを1〜3×10 15 /cm 2のドース量にて)ドープする。 Subsequently, in order to form the heavily doped source region 1d and the heavily doped drain region 1e of the TFT 30, after forming a wide resist mask width on the gate electrode 11 than the gate electrode 11, likewise of V-group element such as P the dopant at a high concentration (e.g., in the P ion 1~3 × 10 15 / cm 2 of dose of) doping. これらの工程と同時並行して、nチャネル型TFT Concurrently with these steps, n-channel type TFT
およびpチャネル型TFTから構成される相補型構造を持つデータ線駆動回路および走査線駆動回路等の周辺回路をアクティブマトリクス基板10上の周辺部に形成する。 And peripheral circuits such as the data line driving circuit and the scanning line driving circuit from the p-channel type TFT has a complementary structure configured to form a peripheral portion on the active matrix substrate 10. 【0056】次に、図5(C)に示すように、ゲート電極11などを覆うように、例えば、常圧又は減圧CVD Next, as shown in FIG. 5 (C), so as to cover and gate electrode 11, for example, atmospheric or reduced-pressure CVD
法やTEOSガス等を用いて酸化シリコン膜からなる第1層間絶縁膜4を例えば約500nm〜約1500nm About the first interlayer insulating film 4 made of a silicon oxide film by using the laws and TEOS gas, for example 500nm~ about 1500nm
の膜厚に形成する。 Film is formed to a thickness of. 【0057】次に、高濃度ソース領域1dおよび高濃度ドレイン領域1eを活性化するために約1000℃のアニール処理を20分程度行う。 Next, an annealing treatment of about 1000 ° C. for about 20 minutes in order to activate the heavily doped source region 1d and the heavily doped drain region 1e. このような高温での熱処理を行っても、この時点では形成されているのは、クロム、タンタル、モリブデン−タングステンなどといった高融点金属膜であり、アルミニウム膜あるいはアルミニウム合金膜は形成されていない。 Even if the heat treatment at such a high temperature, what is formed at this point, chromium, tantalum, molybdenum - a refractory metal film such as tungsten, aluminum film or aluminum alloy film is not formed. それ故、1000℃を超えるような熱処理を行っても、不具合が発生しない。 Therefore, even if subjected to a heat treatment, such as more than 1000 ℃, failure does not occur. 【0058】次に、第1層間絶縁膜4にコンタクトホール14、15、16、17、19を反応性エッチング、 Next, reactive etching a contact hole 14,15,16,17,19 in the first interlayer insulating film 4,
反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。 By dry etching such as reactive ion beam etching, or formed by wet etching. 【0059】次に、図5(D)に示すように、第1層間絶縁層4の上に、スパッタ法などにより、アルミニウム膜あるいはアルミニウム合金膜を例えば約100nm〜 Next, as shown in FIG. 5 (D), on the first interlayer insulating layer 4, by a sputtering method, about an aluminum film or aluminum alloy film for example 100nm~
約500nmの膜厚に形成した後、フォトリソグラフィ工程、エッチング工程等により、データ線6aの本体部分61a、ドレイン電極6b、走査線3a、容量線3b After forming a film thickness of about 500 nm, a photolithography process, an etching process or the like, the body portion 61a of the data line 6a, the drain electrode 6b, the scanning line 3a, the capacitor line 3b
を形成する。 To form. 【0060】しかる後には、図3に示すように、データ線6aなどを覆うように、例えば、常圧又は減圧CVD [0060] The Thereafter, as shown in FIG. 3, so as to cover and data lines 6a, for example, atmospheric or reduced-pressure CVD
法やTEOSガス等を用いて酸化シリコン膜からなる第2層間絶縁膜7を例えば約500nm〜約1500nm About the second interlayer insulating film 7 made of silicon oxide film by using the laws and TEOS gas, for example 500nm~ about 1500nm
の膜厚に形成した後、反応性エッチング、反応性イオンビームエッチング等のドライエッチング、あるいはウエットエッチングにより、第2層間絶縁膜7にコンタクトホール18を形成する。 After formation of the film thickness, reactive etching, reactive ion beam etching or the like of the dry etching, or wet etching to form a contact hole 18 in the second interlayer insulating film 7. 次に、第2層間絶縁膜4の表面に、スパッタ法等により約50nm〜約200nmの厚さのITO膜を形成し、このITO膜をパターニングして画素電極9aを形成する。 Next, the surface of the second interlayer insulating film 4, the thickness of the ITO film of about 50nm~ about 200nm is formed by sputtering or the like, to form the pixel electrode 9a by patterning the ITO film. しかる後には、画素電極9 The Thereafter, the pixel electrodes 9
aの表面に配向膜を形成する。 Forming an alignment film on the surface of a. 【0061】[実施の形態1の変形例]図6は、実施の形態1の変形例に係るアクティブマトリクス基板10の画素の一部を示す平面図である。 [0061] Modification of Embodiment 1] FIG. 6 is a plan view showing a portion of a pixel of the active matrix substrate 10 according to a modification of the first embodiment. 【0062】実施の形態1において、データ線6aは、 [0062] In the first embodiment, the data line 6a,
1つの中継部分62aが走査線3aおよび容量線3bの双方に対してその下層側を通っている構成であったが、 While one relay portion 62a is a structure in which through its lower side with respect to both of the scanning line 3a and the capacitor line 3b,
本形態では、図6に示すように、データ線6aは、クロム、タンタル、モリブデン−タングステンなどといった高融点金属からなる中継部分として、走査線3aとの交差部で走査線3aの下層側を通る第1の中継部分62c In this embodiment, as shown in FIG. 6, the data line 6a, chromium, tantalum, molybdenum - as a relay portion made of a refractory metal such as tungsten, through the lower layer side of the scanning line 3a at an intersection of the scanning lines 3a the first relay portion 62c
と、容量線3bとの交差部で容量線3bの下層側を通る第2の中継部分62dとを備えており、これらの中継部分62c、62dに対して、アルミニウムあるいはアルミニウム合金からなるデータ線6aの本体部分61aがコンタクトホール19を介して電気的に接続している。 When provided with a second relay portion 62d through the lower side of the capacitance line 3b at the intersection of the capacitor line 3b, these relay portion 62c, relative to 62d, the data lines 6a made of aluminum or an aluminum alloy of the body portion 61a is electrically connected through a contact hole 19. 【0063】その他の構成については、実施の形態1と同様であるため、対応する部分については、同一の符号を付して図6に図示することにして、それらの説明を省略する。 [0063] Other structures are the same as in the first embodiment, the corresponding parts, and in that shown in Figure 6 are denoted by the same reference numerals, and the description thereof is omitted here. 【0064】[実施の形態2] (アクティブマトリクス基板の配線構造)図7は、本発明の実施の形態2に係るアクティブマトリクス基板の相隣接する複数の画素群の平面図である。 [0064] [Second Embodiment] (wiring structure of an active matrix substrate) Fig. 7 is a plan view of a plurality of pixel groups adjacent to each of the active matrix substrate according to the second embodiment of the present invention. 図8(A)、 FIG. 8 (A), the
(B)、(C)、(D)はそれぞれ、図7のA−A′線に相当する位置での断面図、B−B′線に相当する位置での断面図、C−C′線に相当する位置での断面図、およびD−D′線に相当する位置での断面図である。 (B), (C), (D), respectively, 'cross-sectional view at a position corresponding to a line, B-B' A-A of FIG. 7 a cross-sectional view at a position corresponding to the line, C-C 'line it is a sectional view taken along the cross section, and a position corresponding to the line D-D 'in the position corresponding to. 図9 Figure 9
は、本発明を適用した電気光学装置に用いたアクティブマトリクス基板の画素における多層配線構造を模式的に示す説明図であり、この図には、層間絶縁膜や画素電極の図示を省略してある。 It is a multi-layer wiring structure in a pixel of an active matrix substrate for use in electro-optical device according to the present invention is an explanatory view schematically showing, in this figure, there is not shown the interlayer insulating film and the pixel electrode . なお、これらの図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 In these drawings, for a size capable of recognizing layers and members in the drawings are different scales for each layer and each member. また、 Also,
本形態のアクティブマトリクス基板の基本的な構成は、 The basic structure of an active matrix substrate of this embodiment,
実施の形態1と同様であるため、対応する部分には同一の符号を付して説明するとともに、その多層配線構造を中心に説明する。 Is the same as in the first embodiment, while the same reference numerals are assigned to corresponding portions will be described mainly the multilayer wiring structure. 【0065】図7に示すように、本形態の電気光学装置のアクティブマトリクス基板10も、TFT30、走査線3a、およびデータ線6aが形成された薄膜半導体装置として構成されている。 [0065] As shown in FIG. 7, the active matrix substrate 10 of the electro-optical device of the present embodiment also, TFT 30, is configured as a scanning line 3a, and the thin film semiconductor device in which the data lines 6a are formed. このアクティブマトリクス基板10上では、一点鎖線で示すように、複数の透明な画素電極9aが各画素100a毎に形成され、画素電極9 The active matrix substrate 10 on, as indicated by a chain line, a plurality of transparent pixel electrodes 9a are formed for each pixel 100a, a pixel electrode 9
aの縦横の境界領域に沿ってデータ線6a、および走査線3aが互いに交差する方向に形成されている。 a vertical and horizontal boundary regions along the data lines 6a, and the scanning lines 3a are formed in a direction crossing each other. また、 Also,
走査線3aと並列に容量線3bが形成されており、この容量線3bもデータ線6aと交差する方向に延びている。 And the scanning line 3a and the capacitor line 3b are formed in parallel, and extend also the capacitance line 3b in a direction intersecting the data lines 6a. 【0066】データ線6aは、コンタクトホール15を経由してポリシリコン膜からなる半導体層1のうち、後述のソース領域に電気的に接続され、画素電極9aは、 [0066] Data lines 6a, of the semiconductor layer 1 made of a polysilicon film via a contact hole 15 is electrically connected to the source region described below, the pixel electrode 9a is
コンタクトホールなどを経由して、後述するドレイン領域に電気的に接続されている。 Via such contact holes, and is electrically connected to the drain region to be described later. また、半導体層1aのうち後述のチャネル形成用領域1a′に対向するように、 Also, so as to face the region 1a 'for forming the channel below the semiconductor layer 1a,
画素スイッチング用のTFT30ゲート電極11が構成されている。 TFT30 gate electrode 11 for pixel switching is formed. 【0067】図8(A)、(B)、(C)、(D)において、アクティブマトリクス基板10は、基体が石英基板などの透明基板10′からなり、画素電極9aの上側には、ラビング処理等の所定の配向処理が施された配向膜(図示せず)が形成されている。 [0067] FIG. 8 (A), the in (B), (C), (D), the active matrix substrate 10, the substrate is a transparent substrate 10 ', such as a quartz substrate, above the pixel electrodes 9a are rubbed alignment film subjected to a predetermined alignment process such as treatment has been performed (not shown) is formed. 画素電極9aは、たとえば、ITO膜(インジウム・ティン・オキサイド膜)等の透明な導電性膜からなる。 The pixel electrode 9a, for example, ITO film (Indium Tin Oxide film) made of a transparent conductive film such as. 【0068】図7、図8(A)、(B)、(C)、 [0068] Figure 7, Figure 8 (A), (B), (C),
(D)、および図9において、アクティブマトリクス基板10には、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用のTFT30が形成されている。 (D), and in FIG. 9, the active matrix substrate 10, at a position adjacent to each pixel electrode 9a, TFT 30 for pixel switching for switching controlling each pixel electrode 9a is formed. 【0069】このTFT30は、LDD構造を有しており、走査線3a(ゲート電極11)から供給される走査信号の電界によりチャネルが形成される半導体膜1aからなるチャネル形成用領域1a′、ゲート電極11、ゲート電極11と半導体層1aとを絶縁するゲート絶縁膜2、データ線6a(ソース電極)、ドレイン電極6b、 [0069] The TFT30 has an LDD structure, the scanning line 3a (gate electrode 11) semiconductor film 1a made of a channel forming region 1a in which a channel is formed by an electric field of the scanning signal supplied from the 'gate electrode 11, the gate insulating film 2 for insulating the gate electrode 11 and the semiconductor layer 1a, the data line 6a (source electrode), a drain electrode 6b,
低濃度ソース領域(ソース側LDD領域)1b、低濃度ドレイン領域(ドレイン側LDD領域)1c、高濃度ソース領域1d、および高濃度ドレイン領域1eを備えている。 It includes lightly doped source region (source side LDD region) 1b, a lightly doped drain region (the drain-side LDD region) 1c, heavily doped source region 1d, and a heavily doped drain region 1e. 【0070】本形態のアクティブマトリクス基板10において、ゲート電極11の上層側には、酸化シリコン膜からなる第1層間絶縁膜4が形成され、この第1層間絶縁膜4には、高濃度ソース領域1dへ通じるコンタクトホール15、および高濃度ドレイン領域1eへ通じるコンタクトホール17が各々形成されている。 [0070] In the active matrix substrate 10 of this embodiment, the upper layer side of the gate electrode 11, a first interlayer insulating film 4 is formed of silicon oxide film, the first interlayer insulating film 4, the high-concentration source region contact holes 17 leading to the contact hole 15, and the high concentration drain region 1e leading to 1d are respectively formed. このソース領域1dへのコンタクトホール15を経由して、データ線6a(ソース電極)は高濃度ソース領域1dに電気的に接続されている。 Via a contact hole 15 to the source region 1d, the data line 6a (source electrode) is electrically connected to the heavily doped source region 1d. また、ドレイン領域1eへのコンタクトホール17を経由して、ドレイン電極6bは高濃度ドレイン領域1eに電気的に接続されている。 Further, via a contact hole 17 to the drain region 1e, the drain electrode 6b is electrically connected to the heavily doped drain region 1e. 【0071】さらに、データ線6aおよびドレイン電極6bの上層側には、酸化シリコン膜からなる第2層間絶縁膜7が形成されている。 [0071] Further, the upper layer side of the data line 6a and the drain electrode 6b is a second interlayer insulating film 7 made of silicon oxide film is formed. ここで、画素電極9aは、第2層間絶縁膜7の上層に形成されているので、第2層間絶縁膜7にはドレイン電極6bに通じるコンタクトホール18が形成されている。 Here, the pixel electrode 9a, so is formed above the second interlayer insulating film 7, a contact hole 18 leading to the drain electrode 6b are formed on the second interlayer insulating film 7. 【0072】また、TFT30を形成するための半導体膜1aは、容量線3bの張り出し部分と平面的に重なる位置まで延設され、この延設部分を導電化したものを第1電極1fとして蓄積容量70が構成されている。 [0072] Further, the semiconductor film 1a for forming the TFT30 is extended to overhang portion and planarly overlapping position of the capacitor line 3b, the storage capacity which the extended portion and conductive as a first electrode 1f 70 is configured. 【0073】このように構成したアクティブマトリクス基板10において、本形態では、走査線3a、容量線3 [0073] In the active matrix substrate 10 having such a configuration, in this embodiment, the scanning line 3a, the capacitor line 3
b、およびデータ線6aは、以下のような多層配線構造で構成されている。 b, and the data line 6a is composed of a multilayer wiring structure as follows. 【0074】まず、データ線6aは、第1の層間絶縁膜4と第2層間絶縁膜7との層間にアルミニウム膜あるいはアルミニウム合金膜から構成されている。 [0074] First, the data line 6a is composed of an aluminum film or aluminum alloy film between the layers of the first interlayer insulating film 4 and second interlayer insulating film 7. 【0075】このデータ線6aに対して走査線3aは交差するように延びている。 [0075] scanning line 3a with respect to the data lines 6a extend to intersect. そこで、本形態では、走査線3aについては、第1層間絶縁膜4と第2層間絶縁膜7 Therefore, in this embodiment, for the scanning line 3a, a first interlayer insulating film 4 and the second interlayer insulating film 7
との層間にアルミニウム膜、あるいはアルミニウム合金膜からなる本体部分31aを形成するとともに、データ線6aとの交差部には、データ線6aに対してその下層側で第1層間絶縁膜4を介して通る中継部分32a(第1の中継部分)をゲート絶縁膜2と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属で形成し、かつ、本体部分31 To form a body portion 31a made of aluminum film or aluminum alloy film, an interlayer with, the intersection of the data lines 6a, at its lower side with respect to the data line 6a through the first interlayer insulating film 4 chromium relay portion 32a (the first relay portion) between the layers of the gate insulating film 2 and the first interlayer insulating film 4 through, tantalum, molybdenum - forming a refractory metal such as tungsten, and a body portion 31
aと中継部分32aについては、第1層間絶縁膜4に形成したコンタクトホール39を経由して電気的に接続している。 For a relay portion 32a, are electrically connected via a contact hole 39 formed in the first interlayer insulating film 4. このため、走査線3aにおいて、本体部分31 Therefore, the scanning line 3a, the body portion 31
aは、データ線6aが通っている部分では途切れているものの、この途切れ部分では、中継部分32aが本体部分31a同士を電気的に接続しているため、走査信号の供給に支障はない。 a Although are discontinuous at a portion where the data line 6a is through, in this interrupted portion, since the relay portion 32a is electrically connected to the main body portion 31a with each other, there is no problem in the supply of the scan signal. ここで、中継部分32aの一部はゲート電極11として半導体膜1aのチャネル領域1a′ Here, the channel region 1a of the semiconductor film 1a as a gate electrode 11 is part of the relay portion 32a '
に重なっているので、本形態では、ゲート電極11も、 Since the overlap, in this embodiment, the gate electrode 11 is also
クロム、タンタル、モリブデン−タングステンなどといった高融点金属で形成されている。 Chromium, tantalum, molybdenum - and is formed of a refractory metal such as tungsten. 【0076】また、データ線6aに対しては容量線3b [0076] Also, the capacitor line 3b with respect to the data lines 6a
も交差するように延びている。 It extends to also intersect. そこで、本形態では、容量線3bについても、第1層間絶縁膜4と第2層間絶縁膜7との層間にアルミニウム膜、あるいはアルミニウム合金膜からなる本体部分31bを形成するとともに、データ線6aとの交差部には、データ線6aに対してその下層側で第1層間絶縁膜4を介して通る中継部分32b Therefore, in this embodiment, for the capacitor line 3b, to form the body portion 31b of the first interlayer insulating film 4 made of an aluminum film or an aluminum alloy film, the layers of the second interlayer insulating film 7, and the data line 6a the cross section, the relay portion 32b through via the first interlayer insulating film 4 at its lower side with respect to the data lines 6a
(第2の中継部分)をゲート絶縁膜2と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属で形成し、かつ、本体部分31bと中継部分32bについては、第1層間絶縁膜4 Chromium (second relay portion) between the layers of the gate insulating film 2 and the first interlayer insulating film 4, tantalum, molybdenum - forming a refractory metal such as tungsten, and the body portion 31b and the relay portion 32b is the first interlayer insulating film 4
に形成したコンタクトホール38を経由して電気的に接続している。 It is electrically connected via a contact hole 38 formed on. このため、容量線3aにおいて、本体部分31bは、データ線6aが通っている部分では途切れているものの、この途切れ部分では、中継部分32bが本体部分31b同士を電気的に接続しているため、所定の電位の供給に支障はない。 Therefore, the capacitor line 3a, the body portion 31b, while being interrupted in a portion where the data line 6a is through, in this interrupted portion, since the relay portion 32b is electrically connected to the body portion 31b to each other, there is no problem in the supply of a given potential. なお、本形態でも、ゲート絶縁膜2と第1層間絶縁膜4との層間にクロム、タンタル、モリブデン−タングステンなどといった高融点金属からなる第2電極3cを第1電極1fに対向するように形成し、かつ、第2の電極3cと容量線3bとを、第1 Also in this embodiment, chromium interlayer between the gate insulating film 2 and the first interlayer insulating film 4, tantalum, molybdenum - formed to face the second electrode 3c made of a refractory metal such as tungsten first electrode 1f and, and, and the capacitor line 3b the second electrode 3c, first
層間絶縁膜4に形成したコンタクトホール16を経由して電気的に接続することより、蓄積容量70を形成している。 Than to electrically connected via a contact hole 16 formed in the interlayer insulating film 4 to form a storage capacitor 70. 【0077】このように、本形態のアクティブマトリクス基板10では、走査線3aの本体部分31a、およびデータ線6aは、アルミニウムまたはアルミニウム合金といった低抵抗金属から構成されているので、双方の配線に対して低抵抗化を図ることができる。 [0077] Thus, the active matrix substrate 10 of this embodiment, the body portion 31a of the scanning line 3a, and the data lines 6a, since such an aluminum or aluminum alloy and a low-resistance metal, for both wires it can reduce the resistance Te. また、配線の交差部では、走査線3aの中継部分32a、および容量線3bの中継部分32bがそれぞれデータ線6aの下層側を通り、かつ、これらの中継部分32a、32bは、 Further, at the intersection of the wiring, the relay portion 32a of the scanning line 3a, and the relay portion 32b of the capacitor line 3b passes through the lower side of each of the data lines 6a, and these relay portion 32a, 32b is
クロム、タンタル、モリブデン−タングステンなどといった高融点金属から構成されている。 Chromium, tantalum, molybdenum - and a refractory metal such as tungsten. 従って、アクティブマトリクス基板10には、アルミニウムあるいはアルミニウム合金からなる配線同士が交差する部分が存在しない。 Thus, the active matrix substrate 10, there is no portion where wiring lines made of aluminum or an aluminum alloy intersect. それ故、配線全体の低抵抗化を図っても、交差部でのヒロックに起因する短絡を防止できる。 Therefore, even when attempted to lower the resistance of the entire wiring, it can prevent a short circuit caused by a hillock in the intersection. 【0078】また、走査線3aの本体部分31aをアルミニウムまたはアルミニウム合金で構成してその低抵抗化を図ったが、ゲート電極11については、従来と同様、クロム、タンタル、モリブデン−タングステンなどといった高融点金属で構成したため、これらの高融点金属をゲート電極(走査線)に用いたTFT30についての特性データや信頼性データをそのまま利用できるという利点がある。 [0078] Also, although the body portion 31a of the scanning line 3a tried to its low resistance constituted of aluminum or an aluminum alloy, the gate electrode 11, a conventional manner, chromium, tantalum, molybdenum - high, such as tungsten since configured in melting point metal, there is an advantage that the characteristic data and reliability data for TFT30 using these refractory metal gate electrode (scanning line) can be used as it is. 【0079】しかも、走査線3aおよび容量線3bに中継部分32a、32bを形成するといっても、これらの中継部分32a、32bは、ゲート電極11と同一の導電材料によって同一の層間に同時形成するので、製造工程を増やす必要がない。 [0079] Moreover, the scanning line 3a and the capacitor line 3b to the relay portion 32a, even if the form of 32b, these relay portion 32a, 32b is simultaneously formed on the same layers of the same conductive material as the gate electrode 11 since, there is no need to increase the manufacturing process. 【0080】(電気光学装置100の製造方法)このように構成したアクティブマトリクス基板10の製造方法について、図10を参照して説明する。 [0080] (method of manufacturing an electro-optical device 100) a method for manufacturing the active matrix substrate 10 thus configured will be described with reference to FIG. 10. 【0081】図10(A)、(B)、(C)、(D)はいずれも、本形態のアクティブマトリクス基板10の製造方法を示す工程断面図である。 [0081] FIG. 10 (A), the cross-sectional views showing a process method for manufacturing the (B), (C), (D) Both, the active matrix substrate 10 of this embodiment. なお、図10には、図7のA−A′線に相当する位置での断面、およびC− Incidentally, in FIG. 10 is a cross-sectional at the location corresponding to the line A-A 'in FIG. 7, and C-
C′線に相当する位置での断面を表してある。 It is represented a cross-section at the location corresponding to the C 'line. 【0082】図10(A)に示すように、まず、石英基板などの透明基板10′を用意する。 [0082] As shown in FIG. 10 (A), first, a transparent substrate 10 ', such as a quartz substrate. 【0083】次に、透明基板10′の上に、例えば、常圧又は減圧CVD法等により、酸化シリコン膜等からなる下地保護膜12を形成する。 Next, on the transparent substrate 10 ', for example, atmospheric pressure or by low pressure CVD or the like to form a protective underlayer 12 made of a silicon oxide film or the like. この下地保護膜12の層厚は、例えば、約500nm〜約2000nmとする。 The thickness of the base protective film 12, for example, from about 500nm~ about 2000 nm. 【0084】次に、下地保護膜12の上に、約450℃ [0084] Then, on top of the base protective film 12, about 450 ℃
〜約550℃、好ましくは約500℃の比較的低温環境中で減圧CVDによりアモルファスシリコン膜を形成する。 To about 550 ° C., preferably to form an amorphous silicon film by a low pressure CVD at a relatively low temperature environment of about 500 ° C.. その後、窒素雰囲気中で、約600℃〜約700℃ Then, in a nitrogen atmosphere, about 600 ℃ ~ about 700 ℃
にて約1時間〜約10時間、好ましくは、約4時間〜約6時間のアニール処理を施することにより、ポリシリコン膜1を約50nm〜約200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。 About 1 hour to about 10 hours, preferably, by Hodokosuru an annealing treatment of about 4 hours to about 6 hours, a polysilicon film about one 50nm~ about 200nm thick, and thickness of preferably about 100nm made until the solid-phase growth. 【0085】次に、フォトリソグラフィ工程、エッチング工程等により、図7、図8および図9に示したパターンの半導体層1aを形成する。 [0085] Next, a photolithography process, an etching process or the like, FIG. 7, a semiconductor layer 1a of the patterns shown in FIGS. 【0086】次に、CVD法などにより半導体膜1aの表面に、シリコン酸化膜などからなるゲート絶縁膜2を50nm〜150nmの厚さに形成する。 Next, the surface of the semiconductor film 1a by a CVD method to form the gate insulating film 2 made of a silicon oxide film to a thickness of 50 nm to 150 nm. ここで形成するゲート絶縁膜2は、シリコン酸化膜に代えてシリコン窒化膜であってもよい。 The gate insulating film 2 formed here may be a silicon nitride film instead of the silicon oxide film. また、半導体層1aを約900 Also, about the semiconductor layer 1a 900
℃〜約1300℃の温度、好ましくは約1000℃の温度により熱酸化することにより、約30nmの比較的薄い熱酸化シリコン膜からなるゲート絶縁膜2を形成してもよい。 ° C. ~ about 1300 ° C. of temperature, preferably by thermal oxidation by a temperature of about 1000 ° C., it may be a gate insulating film 2 made of a relatively thin thermal silicon oxide film of about 30 nm. さらに、熱酸化シリコン膜の表面に、減圧CV Further, the surface of the thermally oxidized silicon film, vacuum CV
D法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜を約50nmの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜2を形成してもよい。 The high-temperature silicon oxide film (HTO film) or a silicon nitride film is deposited on the relatively small thickness of about 50nm by Process D, etc. to form the gate insulating film 2 having a multilayer structure. なお、この工程では、第1電極1fとなる半導体層部分に、例えば、Pイオンをドーズ量約3×10 12 /cm 2でドープして低抵抗化させておく。 In this step, the semiconductor layer portion to be the first electrode 1f, for example, allowed to low resistance doped with P ions at a dose of about 3 × 10 12 / cm 2. 【0087】次に、スパッタ法などにより、クロム、タンタル、モリブデン−タングステンなどといった高融点金属膜を例えば約350nmの膜厚に形成した後、図1 [0087] Then, by a sputtering method, chromium, tantalum, molybdenum - after forming a refractory metal film such as to have a thickness of, for example approximately 350nm tungsten, 1
0(B)に示すように、パターニングし、図7、図8および図9に示した走査線3aの中継部分32a、ゲート電極11、容量線3bの中継部分32b、蓄積容量70 0 (B), the patterned, FIG. 7, the relay portion 32a, the gate electrode 11 of the scanning line 3a shown in FIGS. 8 and 9, the relay portion 32b of the capacitor line 3b, the storage capacitor 70
の第2電極3cを形成する。 Forming a second electrode 3c of. 【0088】次に、半導体層1aに低濃度ソース領域1 Next, the low-concentration source region in the semiconductor layer 1a 1
bおよび低濃度ドレイン領域1cを形成するために、ゲート電極11をマスクとして、PなどのV族元素のドーパントを低濃度で(例えば、Pイオンを1×10 13 /c To form the b and the lightly doped drain region 1c, and the gate electrode 11 as a mask, a V group element dopants such as P low concentration (e.g., a P ion 1 × 10 13 / c
2 〜3×10 13 /cm 2のドース量にて)ドープする。 m at 2 ~3 × 10 13 / cm 2 of dose of) doping. これによりゲート電極11下の半導体層1aは、チャネル形成用領域1a′となる。 This semiconductor layer 1a of the lower gate electrode 11 by is an area 1a 'for forming a channel. 続いて、TFT30の高濃度ソース領域1dおよび高濃度ドレイン領域1eを形成するために、ゲート電極11よりも幅の広いレジストマスクをゲート電極11上に形成した後、同じくPなどのV族元素のドーパンドを高濃度で(例えば、Pイオンを1〜3×10 15 /cm 2のドース量にて)ドープする。 Subsequently, in order to form the heavily doped source region 1d and the heavily doped drain region 1e of the TFT 30, after forming a wide resist mask width on the gate electrode 11 than the gate electrode 11, likewise of V-group element such as P the dopant at a high concentration (e.g., in the P ion 1~3 × 10 15 / cm 2 of dose of) doping. 【0089】次に、図10(C)に示すように、ゲート電極11などを覆うように、例えば、常圧又は減圧CV [0089] Next, as shown in FIG. 10 (C), etc. so as to cover the gate electrode 11, for example, ordinary pressure or reduced CV
D法やTEOSガス等を用いて酸化シリコン膜からなる第1層間絶縁膜4を例えば約500nm〜約1500n The first interlayer insulating film 4, for example, from about 500nm~ about 1500n formed of a silicon oxide film by using a D method or TEOS gas or the like
mの膜厚に形成する。 Formed to a thickness of m. 【0090】次に、高濃度ソース領域1dおよび高濃度ドレイン領域1eを活性化するために約1000℃のアニール処理を20分程度行う。 [0090] Then, annealing is performed about 1000 ° C. for about 20 minutes in order to activate the heavily doped source region 1d and the heavily doped drain region 1e. このような高温での熱処理を行っても、この時点では形成されているのは、クロム、タンタル、モリブデン−タングステンなどといった高融点金属膜であり、アルミニウム膜あるいはアルミニウム合金膜は形成されていない。 Even if the heat treatment at such a high temperature, what is formed at this point, chromium, tantalum, molybdenum - a refractory metal film such as tungsten, aluminum film or aluminum alloy film is not formed. それ故、1000℃を超えるような熱処理を行っても、不具合が発生しない。 Therefore, even if subjected to a heat treatment, such as more than 1000 ℃, failure does not occur. 【0091】次に、第1層間絶縁膜4にコンタクトホール15、16、38、39を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、 Next, reactive etching contact holes 15,16,38,39 in the first interlayer insulating film 4, by dry etching such as reactive ion beam etching,
あるいはウエットエッチングにより形成する。 Or formed by wet etching. 【0092】次に、図10(D)に示すように、第1層間絶縁層4の上に、スパッタ法などにより、アルミニウム膜あるいはアルミニウム合金膜を例えば約100nm [0092] Next, as shown in FIG. 10 (D), on the first interlayer insulating layer 4, by a sputtering method, about 100nm, an aluminum film or an aluminum alloy film, for example
〜約500nmの膜厚に形成した後、フォトリソグラフィ工程、エッチング工程等により、データ線6a、ドレイン電極6b、走査線3aの本体部分31a、容量線3 After forming a film thickness of about 500 nm, a photolithography process, an etching process or the like, the data line 6a, the drain electrode 6b, the body portion 31a of the scanning line 3a, the capacitor line 3
bの本体部分31aを形成する。 Forming a b of the body portion 31a. 【0093】しかる後には、図3に示すように、データ線6aなどを覆うように、例えば、常圧又は減圧CVD [0093] The Thereafter, as shown in FIG. 3, so as to cover and data lines 6a, for example, atmospheric or reduced-pressure CVD
法やTEOSガス等を用いて酸化シリコン膜からなる第2層間絶縁膜7を例えば約500nm〜約1500nm About the second interlayer insulating film 7 made of silicon oxide film by using the laws and TEOS gas, for example 500nm~ about 1500nm
の膜厚に形成した後、反応性エッチング、反応性イオンビームエッチング等のドライエッチング、あるいはウエットエッチングにより、第2層間絶縁膜4にコンタクトホール18を形成する。 After formation of the film thickness, reactive etching, reactive ion beam etching or the like of the dry etching, or wet etching to form a contact hole 18 in the second interlayer insulating film 4. 次に、第2層間絶縁膜4の表面に、スパッタ法等により約50nm〜約200nmの厚さのITO膜を形成し、このITO膜をパターニングして画素電極9aを形成する。 Next, the surface of the second interlayer insulating film 4, the thickness of the ITO film of about 50nm~ about 200nm is formed by sputtering or the like, to form the pixel electrode 9a by patterning the ITO film. しかる後には、画素電極9 The Thereafter, the pixel electrodes 9
aの表面に配向膜を形成する。 Forming an alignment film on the surface of a. 【0094】[その他の実施の形態]上記形態では、各画素に形成される画素スイッチング用のTFTとしては、正スタガ型またはコプラーナ型のポリシリコンTF [0094] In the Other Embodiments The embodiment, as the pixel switching TFT formed in each pixel, a positive staggered or Kopurana type polysilicon TF
Tを用いた例で説明したが、逆スタガ型のTFTやアモルファスシリコンTFTなど、他の形式のTFTを画素スイッチング用に用いてもよい。 Has been described an example using a T, such as reverse stagger type TFT or an amorphous silicon TFT, it may be used other types of TFT for pixel switching. また、上記形態では、 Further, in the embodiment described above,
ゲート配線およびソース配線のうちの一方の配線において、他方の配線と同一の導電材料によって他方の配線と同一の層間に形成された本体部分と、他方の配線との交差部で他方の配線に対して層間絶縁膜を介してその下層側を通る中継部分とを備えている構成であったが、中継部分については、他方の配線の上層側を通る構成であってもよい。 In one of the wiring of the gate wiring and the source wiring, and a body portion formed by the other of the same conductive material as wiring to the other wiring and the same layer, relative to the other of the wiring at the intersection of the other wiring its a was configurations that includes a relay section through the lower layer via the interlayer insulating film Te, for relay parts, may be configured through the upper layer side of the other wiring. 【0095】[電気光学装置の構成]以上のように構成された液晶装置の各の実施の形態の全体構成を図11および図12を参照して説明する。 [0095] will be described with reference to FIGS. 11 and 12 the overall arrangement of the embodiment of the constructed liquid crystal device as above [electro-optical device structure of. なお、図11は、電気光学装置100をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図12は、対向基板20を含めて示す図11のH−H′断面図である。 Incidentally, FIG. 11 is a plan view from the side of the counter substrate 20 together with the respective components of the electro-optical device 100 formed thereon, FIG. 12, of FIG. 11 illustrating including the counter substrate 20 H- H 'is a cross-sectional view. 【0096】図11において、電気光学装置100のアクティブマトリクス基板10の上には、シール材52がその縁に沿って設けれらており、その内側領域には、遮光性材料からなる周辺見切り53が形成されている。 [0096] In FIG. 11, on the active matrix substrate 10 of the electro-optical device 100, the sealing member 52 is provided is found along their edges, the peripheral parting 53 Its inner area, comprising a light shielding material There has been formed. シール材52の外側の領域には、データ線駆動回路101 Outside of the sealing material 52, the data line driving circuit 101
および実装端子102がアクティブマトリクス基板10 And mounting terminals 102 are active matrix substrate 10
の一辺に沿って設けられており、走査線駆動回路104 Are provided along the one side, the scanning line driving circuit 104
が、この一辺に隣接する2辺に沿って形成されている。 There are formed along two sides adjacent to the one side.
走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路104は片側だけでも良いことは言うまでもない。 If the delay of a scanning signal supplied to the scan line is not a problem, the scanning line driving circuit 104 may be only one side. また、データ線駆動回路101を画像表示領域の辺に沿って両側に配列しても良い。 It may also be arranged on both sides along the data line driving circuit 101 to the sides of the image display area. 例えば奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。 For example, the data lines in the odd-numbered column supplies the image signals from along one edge arranged data line driving circuit of the image display area, the data lines in the even-numbered rows along the opposite side of the image display area from arranged data line driving circuit may supply the image signals. この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路101の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。 By this way the data line to drive a comb shape, since it is possible to extend the area for forming the data line driving circuit 101, it is possible to configure a complicated circuit. 更にアクティブマトリクス基板10の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられており、更に、周辺見切り53の下などを利用して、 More the remaining side of the active matrix substrate 10, a plurality of wires 105 for connecting the scanning line driving circuits 104 provided on both sides of the image display area is provided, further, using, for example under the peripheral partition 53 do it,
プリチャージ回路や検査回路が設けられることもある。 Sometimes pre-charge circuit and the inspection circuit is provided.
また、対向基板20のコーナー部の少なくとも1箇所においては、アクティブマトリクス基板10と対向基板2 Further, in at least one location of the corners of the counter substrate 20, the active matrix substrate 10 and the counter substrate 2
0との間で電気的導通をとるための上下導通材106が形成されている。 0 vertical connecting member 106 for electrically connecting are formed between the. 【0097】そして、図12に示すように、図11に示したシール材52とほぼ同じ輪郭をもつ対向基板20が当該シール材52によりアクティブマトリクス基板10 [0097] Then, as shown in FIG. 12, the active matrix substrate 10 counter substrate 20 having substantially the same contour as the sealant 52 shown in FIG. 11 by the sealant 52
に固着されている。 It is fixed to. この対向基板20では、アクティブマトリクス基板10に形成されている画素電極9aの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜23 In the counter substrate 20, active matrix vertical and horizontal boundary regions facing the black matrix area of ​​the pixel electrode 9a formed on the substrate 10 or black stripes are such as referred shielding film 23,
が形成され、その上層側には、ITO膜からなる対向電極21が形成されている。 There are formed, on its upper side, the counter electrode 21 made of ITO film is formed. また、対向電極21の上層側には、ポリイミド膜からなる配向膜(図示せず)が形成され、この配向膜は、ポリイミド膜に対してラビング処理が施された膜である。 Further, on the upper layer side of the counter electrode 21, an alignment film made of polyimide film (not shown) is formed, the alignment film is a film which rubbing treatment is performed with respect to the polyimide film. 【0098】なお、データ線駆動回路101および走査線駆動回路104をアクティブマトリクス基板10の上に形成する代わりに、たとえば、駆動用LSIが実装されたTAB(テープ オートメイテッド、ボンディング)基板をアクティブマトリクス基板10の周辺部に形成された端子群に対して異方性導電膜を介して電気的および機械的に接続するようにしてもよい。 [0098] Instead of forming the data line driving circuit 101 and the scanning line driving circuit 104 on the active matrix substrate 10, for example, a driving LSI is mounted TAB (tape automated Ted, bonding) an active matrix substrate it may be electrically and mechanically connected through an anisotropic conductive film to the terminal group formed at the peripheral portion of the substrate 10. また、対向基板20およびアクティブマトリクス基板10の光入射側の面あるいは光出射側には、使用する液晶50の種類、 Further, the surface or the light exit side of the light incident side of the counter substrate 20 and the active matrix substrate 10, the type of liquid crystal 50 to be used,
すなわち、TN(ツイステッドネマティック)モード、 In other words, TN (twisted nematic) mode,
STN(スーパーTN)モード等々の動作モードや、ノーマリホワイトモード/ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。 STN or (super TN) mode, etc. operation mode, depending on the normally white mode / normally black mode, a polarizing film, a retardation film, and polarizers are disposed in a predetermined orientation. 【0099】このように形成した電気光学装置は、たとえば、投射型液晶表示装置(液晶プロジェクタ)において使用される。 [0099] The so formed electro-optical device, for example, be used in a projection type liquid crystal display device (liquid crystal projector). この場合、3枚の電気光学装置100がRGB用のライトバルブとして各々使用され、各電気光学装置100の各々には、RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。 In this case, three electro-optical device 100 are respectively used as light valves for RGB, each electrical to each of the optical device 100, dichroic colors of light resolved through the dichroic mirror is projected light for RGB color separation It will be respectively incident as. 従って、前記した各形態の電気光学装置100にはカラーフィルタが形成されていない。 Therefore, the electro-optical device 100 of the embodiment described above is not a color filter is formed. 但し、対向基板20において各画素電極9aに対向する領域にRGBのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。 However, by forming with its protective film color filters of RGB in a region facing each pixel electrode 9a in the counter substrate 20, in addition to a projection type liquid crystal display, to a color liquid crystal display device such as a color liquid crystal TV can. さらに、対向基板20に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極9aに対する集光効率を高めることができるので、明るい表示を行うことができる。 Further, with respect to the counter substrate 20, by forming a micro-lens so as to correspond to each pixel, it is possible to enhance the light collection efficiency for the pixel electrodes 9a of the incident light, it is possible to perform a bright display. さらにまた、対向基板20に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、R Furthermore, by laminating a different interference layer refractive index several layers of the opposing substrate 20, by utilizing the interference effect of light, R
GB色をつくり出すダイクロイックフィルタを形成してもよい。 Create GB color may be formed dichroic filter. このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。 According to the dichroic counter substrate with click filter can perform brighter color display. 【0100】[電気光学装置の電子機器への適用]次に、電気光学装置を備えた電子機器の一例を、図13および図14を参照して説明する。 [0100] [Application to electronic equipment of the electro-optical device] Next, an example of an electronic apparatus including the electro-optical device will be described with reference to FIGS. 13 and 14. 【0101】まず、図13には、上記の各形態に係る電気光学装置と同様に構成された電気光学装置100を備えた電子機器の構成をブロック図で示してある。 [0102] First, FIG. 13 shows a configuration of an electronic apparatus including the electro-optical device 100 configured similarly to the electro-optical device according to each embodiment of the block diagram. 【0102】図13において、電子機器が、表示情報出力源1000、表示情報処理回路1002、駆動回路1 [0102] In FIG. 13, the electronic device may display information output source 1000, display information processing circuit 1002, a drive circuit 1
004、電気光学装置100、クロック発生回路100 004, electro-optical device 100, a clock generation circuit 100
8、および電源回路1010を含んで構成される。 8, and configured to include a power supply circuit 1010. 表示情報出力源1000は、ROM(Read Only Display information output source 1000, ROM (Read Only
Memory)、RAM(Randam Access Memory), RAM (Randam Access
Memory)、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路1008からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路1002に出力する。 Memory), a memory such as an optical disk is configured to include a like tuning circuit configured to tune the image signal of the television signal, based on the clock from the clock generating circuit 1008, display information by processing the image signal in a predetermined format and outputs it to the processing circuit 1002. この表示情報出力回路1002は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、 The display information output circuit 1002, for example, amplification and polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, or is configured to include various known processing circuits such as clamping circuits,
クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路1004に出力する。 Sequentially generates digital signals from display information input on the basis of a clock signal, and outputs to the drive circuit 1004 together with the clock signal CLK. 駆動回路1004は、電気光学装置100を駆動する。 Drive circuit 1004 drives the electro-optical device 100. 電源回路1010は、上述の各回路に所定の電源を供給する。 Power supply circuit 1010 supplies a predetermined power to each circuit described above. なお、電気光学装置1 Incidentally, the electro-optical device 1
00を構成するアクティブマトリクス基板の上に駆動回路1004を形成してもよく、それに加えて、表示情報処理回路1002もアクティブマトリクス基板の上に形成してもよい。 00 may form a drive circuit 1004 on the active matrix substrate constituting the in addition, the display information processing circuit 1002 may also be formed on the active matrix substrate. 【0103】このような構成の電子機器としては、図1 [0103] As electronic devices such a configuration, FIG. 1
4を参照して後述する投射型液晶表示装置(液晶プロジェクタ)、マルチメディア対応のパーソナルコンピュータ(PC)、およびエンジニアリング・ワークステーション(EWS)、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルなどを挙げることができる。 4 with reference to the later projection type liquid crystal display device (liquid crystal projector), a personal computer (PC), and an engineering workstation (EWS), a pager, or a cellular phone, word processor, television, viewfinder type or monitor-direct-view-type video tape recorder, electronic notebook, electronic desk calculator, a car navigation device can include a POS terminal, a touch panel and the like. 【0104】図14に示す投射型液晶表示装置1100 [0104] a projection type liquid crystal display device shown in FIG. 14 1100
は、前記の駆動回路1004がアクティブマトリクス基板上に搭載された電気光学装置100を含む液晶モジュールを3個準備し、各々RGB用のライトバルブ100 , The drive circuit 1004 prepares three liquid crystal module comprising an electro-optical device 100 mounted on the active matrix substrate, each light valve 100 for RGB
R、100G、100Bとして用いたプロジェクタとして構成されている。 R, 100G, and is configured as a projector using as 100B. この液晶プロジェクタ1100では、メタルハライドランプなどの白色光源のランプユニット1102から光が出射されると、3枚のミラー11 In the liquid crystal projector 1100, when light is emitted from the lamp unit 1102 of a white light source such as a metal halide lamp, three mirrors 11
06および2枚のダイクロイックミラー1108によって、R、G、Bの3原色に対応する光成分R、G、Bに分離され(光分離手段)、対応するライトバルブ100 By 06 and two dichroic mirrors 1108, R, G, light components R corresponding to the three primary colors of B, are separated G, and B (light separating means), the corresponding light valve 100
R、100G、100B(電気光学装置100/液晶ライトバルブ)に各々導かれる。 R, 100G, guided each 100B (electro-optical device 100 / liquid crystal light valve). この際に、光成分Bは、 At this time, the light component B,
光路が長いので、光損失を防ぐために入射レンズ112 Since the optical path is long, incident in order to prevent light loss lenses 112
2、リレーレンズ1123、および出射レンズ1124 2, a relay lens 1123, and an exit lens 1124
からなるリレーレンズ系1121を介して導かれる。 It is guided through a relay lens system 1121 including an. そして、ライトバルブ100R、100G、100Bによって各々変調された3原色に対応する光成分R、G、B Then, the light valves 100R, 100G, light components R corresponding to each modulated three primary colors by 100B, G, B
は、ダイクロイックプリズム1112(光合成手段)に3方向から入射され、再度合成された後、投射レンズ1 Is incident on a dichroic prism 1112 in three directions (combining means), after being re-synthesized, the projection lens 1
114を介してスクリーン1120などにカラー画像として投射される。 114 is projected as a color image such as a screen 1120 via the. 【0105】 【発明の効果】以上のとおり、本発明では、ゲート配線およびソース配線のうち、一方の配線の本体部分および他方の配線は、アルミニウムまたはアルミニウム合金などから構成されているので、双方の配線に対して低抵抗化を図ることができる。 [0105] As above, according to the present invention, the present invention, among the gate wiring and the source wiring, the body portion and the other wiring of one wiring, which is configured like aluminum or an aluminum alloy, both it can reduce the resistance on the wiring. また、これらの配線の交差部では、一方の配線に対して他方の配線の下層側あるいは上層側を通る中継部分を設けてあるので、同一の層間に形成された配線同士を交差させることができる。 Also, in the intersection of these wirings, so is provided with a lower side or a relay portion which passes through the upper side of the other wire relative to one wiring, it is possible to cross wirings formed on the same layers . ここで、 here,
中継部分をヒロックが発生しない高融点金属で構成すれば、交差部においてヒロックに起因する短絡を防止できるとともに、配線全体としてみれば、全てを高融点金属で形成した場合と比較して低抵抗化を図ることができる。 By configuring the relay portion of a refractory metal hillock does not occur, with a short circuit caused by a hillock can be prevented at the intersection, as a whole wire, low resistance as compared with the case of forming all of a refractory metal it can be achieved.

【図面の簡単な説明】 【図1】本発明を適用した電気光学装置において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。 In the electro-optical device according to the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] The present invention, various elements formed in a plurality of pixels arranged in a matrix, the wiring is an equivalent circuit diagram of such. 【図2】本発明の実施の形態1に係る電気光学装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。 In the electro-optical device according to a first embodiment of the present invention; FIG is a plan view showing the configuration of each pixel formed on an active matrix substrate. 【図3】(A)、(B)、(C)、(D)はそれぞれ、 [3] (A), (B), (C), (D), respectively,
図2のA−A′線に相当する位置での断面図、B−B′ A-A 'of FIG. 2 cross-sectional view at a position corresponding to a line, B-B'
線に相当する位置での断面図、C−C′線に相当する位置での断面図、およびD−D′線に相当する位置での断面図である。 Cross-sectional view at a position corresponding to the line, is a sectional view taken along the 'cross section, and D-D at the location corresponding to the line' position corresponding to the line C-C. 【図4】本発明の実施の形態1に係る電気光学装置に用いたアクティブマトリクス基板の画素における多層配線構造を模式的に示す説明図である。 4 is an explanatory view showing a multilayer wiring structure schematically in pixels of an active matrix substrate for use in electro-optical device according to a first embodiment of the present invention. 【図5】(A)、(B)、(C)、(D)はいずれも、 [5] (A), (B), (C), both (D) is
本発明の実施の形態1に係る電気光学装置のアクティブマトリクス基板の製造方法を示す工程断面図である。 Is a process cross-sectional views showing a manufacturing method of an active matrix substrate of an electro-optical device according to a first embodiment of the present invention. 【図6】本発明の実施の形態1の変形例に係る電気光学装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。 In the electro-optical device according to a modification of the first embodiment of the invention; FIG is a plan view showing the configuration of each pixel formed on an active matrix substrate. 【図7】本発明の実施の形態2に係る電気光学装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。 In the electro-optical device according to a second embodiment of the present invention; FIG is a plan view showing the configuration of each pixel formed on an active matrix substrate. 【図8】(A)、(B)、(C)、(D)はそれぞれ、 8 (A), (B), (C), (D), respectively,
図7のA−A′線に相当する位置での断面図、B−B′ A-A 'in FIG. 7 cross-sectional view at a position corresponding to a line, B-B'
線に相当する位置での断面図、C−C′線に相当する位置での断面図、およびD−D′線に相当する位置での断面図である。 Cross-sectional view at a position corresponding to the line, is a sectional view taken along the 'cross section, and D-D at the location corresponding to the line' position corresponding to the line C-C. 【図9】本発明の実施の形態2に係る電気光学装置に用いたアクティブマトリクス基板の画素における多層配線構造を模式的に示す説明図である。 9 is an explanatory view showing a multilayer wiring structure schematically in pixels of an active matrix substrate for use in an electro-optical device according to a second embodiment of the present invention. 【図10】(A)、(B)、(C)、(D)はいずれも、本発明の実施の形態2に係る電気光学装置のアクティブマトリクス基板の製造方法を示す工程断面図である。 [10] (A), (B), it is a process cross-sectional views showing a manufacturing method of an active matrix substrate (C), (D) are both electro-optical device according to a second embodiment of the present invention. 【図11】電気光学装置を対向基板の側からみたときの平面図である。 11 is a plan view of the electro-optical device viewed from a counter substrate. 【図12】図11のH−H′線における断面図である。 It is a cross-sectional view taken along line H-H 'in FIG. 12 FIG. 11. 【図13】本発明に係る電気光学装置を表示装置として用いた電子機器の回路構成を示すブロック図である。 13 is a block diagram showing a circuit configuration of an electronic apparatus using the display device the electro-optical device according to the present invention. 【図14】本発明に係る電気光学装置を用いた電子機器の一例としての投射型電気光学装置の光学系の構成を示す断面図である。 14 is a cross-sectional view showing a configuration of an optical system of a projection type electrooptic device as an example of an electronic apparatus using the electro-optical device according to the present invention. 【符号の説明】 1a 半導体層1a′ チャネル形成用領域1b 低濃度ソース領域1c 低濃度ドレイン領域1d 高濃度ソース領域1e 高濃度ドレイン領域2 ゲート絶縁膜3a 走査線3b 容量線(別の配線) 4 第1層間絶縁膜6a データ線7 第2層間絶縁膜9a 画素電極10 アクティブマトリクス基板(薄膜半導体装置) 11 ゲート電極14、15、16、17、18、19、38、39 コンタクトホール20 対向基板23 遮光膜30 画素スイッチング用のTFT 31a 走査線の本体部分31b 容量線の本体部分32a 走査線の中継部分32b 容量線の中継部分61a データ線の本体部分62a データ線の中継部分62c データ線の第1の中継部分62d データ線の第2の中継部分50 液晶53 周辺見切り70 蓄積容量10 [EXPLANATION OF SYMBOLS] 1a semiconductor layer 1a 'channel forming region 1b lightly doped source region 1c lightly doped drain region 1d high concentration source region 1e high concentration drain region 2 a gate insulating film 3a scanning line 3b capacitor line (another wire) 4 the first interlayer insulating film 6a data line 7 and the second interlayer insulating film 9a pixel electrode 10 an active matrix substrate (thin-film semiconductor device) 11 gate electrode 14,15,16,17,18,19,38,39 contact hole 20 counter substrate 23 shielding film 30 pixel first relay portion 62c data line of the body portion 62a the data line of the relay portion 61a the data line of the relay portion 32b capacitance line of the body portion 32a scanning line of the body portion 31b capacitance line TFT 31a scanning lines for switching second relay portion of the relay portion 62d data line 50 liquid crystal 53 peripheral partition 70 storage capacitor 10 0 電気光学装置100a 画素 0 electrooptic device 100a pixels

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G09F 9/35 H01L 21/90 W H01L 29/786 29/78 612C Fターム(参考) 2H092 GA25 JA25 JA46 JB24 JB33 JB38 KB04 KB05 MA12 NA28 RA05 5C094 AA31 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA05 EA07 EB02 5F033 HH08 HH09 JJ01 JJ08 JJ09 KK17 KK21 KK22 PP15 QQ13 QQ19 QQ37 RR04 SS04 SS12 SS13 VV06 VV15 XX08 XX16 5F110 AA03 AA26 BB02 BB04 CC02 CC07 DD03 DD12 DD13 EE04 EE06 EE14 EE28 EE37 EE44 FF02 FF03 FF09 FF23 FF29 FF32 GG02 GG13 GG15 GG25 GG32 GG47 GG52 HJ01 HJ04 HJ23 HL03 HL06 HL07 HL23 HM14 HM15 HM19 NN04 NN13 NN23 NN35 NN72 NN73 PP01 PP10 PP13 PP33 QQ11 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) G09F 9/35 H01L 21/90 W H01L 29/786 29/78 612C F -term (reference) 2H092 GA25 JA25 JA46 JB24 JB33 JB38 KB04 KB05 MA12 NA28 RA05 5C094 AA31 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA05 EA07 EB02 5F033 HH08 HH09 JJ01 JJ08 JJ09 KK17 KK21 KK22 PP15 QQ13 QQ19 QQ37 RR04 SS04 SS12 SS13 VV06 VV15 XX08 XX16 5F110 AA03 AA26 BB02 BB04 CC02 CC07 DD03 DD12 DD13 EE04 EE06 EE14 EE28 EE37 EE44 FF02 FF03 FF09 FF23 FF29 FF32 GG02 GG13 GG15 GG25 GG32 GG47 GG52 HJ01 HJ04 HJ23 HL03 HL06 HL07 HL23 HM14 HM15 HM19 NN04 NN13 NN23 NN35 NN72 NN73 PP01 PP10 PP13 PP33 QQ11

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 薄膜トランジスタ、該薄膜トランジスタのゲート電極に電気的に接続するゲート配線、および前記薄膜トランジスタのソース領域に電気的に接続するソース配線を有し、前記ソース配線と前記ゲート配線とが互いに交差する方向に延びた薄膜半導体装置において、 前記ゲート配線および前記ソース配線のうちの一方の配線は、他方の配線と同一の導電材料によって当該他方の配線と同一の層間に形成された本体部分と、前記他方の配線との交差部で当該他方の配線に対して層間絶縁膜を介してその下層側あるいは上層側を通る中継部分とを備えていることを特徴とする薄膜半導体装置。 Claims 1. A thin film transistor electrically connected to the gate wiring to the gate electrode of the thin film transistor, and a source wiring electrically connected to the source region of the thin film transistor, the said source wiring in the thin film semiconductor device which extends in the direction in which the gate wirings crossing each other, one of the wires of the gate wiring and the source wiring formed on the other wiring of the same layers by the other of the same conductive material as wiring a body portion which is a thin film semiconductor, characterized in that it comprises a relay portion passing through the lower side or upper side through the interlayer insulating film with respect to the other wiring in the intersection between the other wire apparatus. 【請求項2】 請求項1において、前記一方の配線の中継部分は、前記他方の配線の下層側を通っていることを特徴とする薄膜半導体装置。 2. A method according to claim 1, wherein the relay portion of one of the wires, a thin film semiconductor device is characterized in that through the lower side of the other wire. 【請求項3】 請求項1または2において、前記一方の配線の本体部分および前記他方の配線は、アルミニウムまたはアルミニウム合金から構成され、 前記一方の配線の中継部分は、前記一方の配線の本体部分および前記他方の配線と異なる導電材料から構成されていることを特徴とする薄膜半導体装置。 3. An apparatus according to claim 1 or 2, wherein one of the body portion and the other wire of the wire is made of aluminum or an aluminum alloy, the relay portion of one of the wires, the body portion of one of the wires and a thin film semiconductor device characterized in that it is composed of different conductive material as the other wiring. 【請求項4】 請求項1ないし3のいずれかにおいて、 4. In any of claims 1 to 3,
    前記一方の配線の本体部分および前記他方の配線は、前記ゲート電極と異なる層間に形成され、 当該ゲート電極と前記ゲート配線とは層間絶縁膜に形成されたコンタクトホールを経由して電気的に接続していることを特徴とする薄膜半導体装置。 It said one body portion and the other wire of the wire, the are formed in the gate electrode and the different layers, electrically connected via a contact hole formed in the interlayer insulating film and the gate wiring and the gate electrode thin film semiconductor device characterized by being. 【請求項5】 請求項1ないし4のいずれかにおいて、 5. The one of claims 1 to 4,
    前記一方の配線の中継部分および前記ゲート電極は、同一の導電材料によって同一の層間に形成されていることを特徴とする薄膜半導体装置【請求項6】 請求項5において、前記ゲート電極は、 Said relay portion and said gate electrode of one of the wires, in the thin film semiconductor device 6. The method of claim 5, characterized in that it is formed in the same layers of the same conductive material, said gate electrode,
    高融点金属材料から構成されていることを特徴とする薄膜半導体装置。 Thin film semiconductor device characterized by being composed of a refractory metal material. 【請求項7】 請求項1ないし6のいずれかにおいて、 7. In any of claims 1 to 6,
    前記一方の配線の本体部分および前記他方の配線と同一の層間には、当該他方の配線と並列に延びて前記一方の配線と交差する別の配線が形成されており、 前記一方の配線は、1つの前記中継部分が前記他方の配線および前記別の配線の双方に対して層間絶縁膜を介してその下層側あるいは上層側を通っていることを特徴とする薄膜半導体装置。 Wherein the body portion and the other wire of the same layers of the one wire, and another wire is formed to intersect with said one wire extending in parallel with the other wiring, the one wire, thin film semiconductor device characterized by one of said relay portion is through its lower side or upper side through the interlayer insulating film to both said other wire and the further wire. 【請求項8】 請求項1ないし6のいずれかにおいて、 8. In any one of claims 1 to 6,
    前記一方の配線の本体部分および前記他方の配線と同の一層間には、当該他方の配線と並列に延びて前記一方の配線と交差する別の配線が形成されており、 前記一方の配線は、前記中継部分として、前記他方の配線との交差部で当該他方の配線に対して層間絶縁膜を介してその下層側あるいは上層側を通る第1の中継部分と、前記別の配線との交差部で当該別の配線に対して層間絶縁膜を介してその下層側あるいは上層側を通る第2 Wherein between one of the wiring of the body portion and the other wire of the same of more, and another wire is formed to intersect with said one wire extending in parallel with the other wiring, said one wire as the relay portion, the intersection of the first relay section through the lower side or upper side through the interlayer insulating film with respect to the other wiring at the intersection with the other wiring, and the further wire via an interlayer insulating film with respect to the another wiring part second through the lower side or upper side
    の中継部分とを備えていることを特徴とする薄膜半導体装置。 Thin film semiconductor device characterized by and a relay portion. 【請求項9】 請求項1ないし6のいずれかにおいて、 9. In any of claims 1 to 6,
    前記一方の配線の本体部分および前記他方の配線と同一の層間には、当該一方の配線と並列に延びて前記他方の配線と交差する別の配線が形成されており、 当該別の配線も、前記他方の配線と同一の層間に形成された本体部分と、前記他方の配線との交差部で当該他方の配線に対して層間絶縁膜を介してその下層側あるいは上層側を通る中継部分とを備えていることを特徴とする薄膜半導体装置。 Wherein the body portion and the same layers as the other wiring of one wiring extending in parallel with said one wire and another wire is formed crossing the other wiring, also the different lines, a body portion formed in the same layers as the other wiring, and a relay portion passing through the lower side or upper side through the interlayer insulating film with respect to the other wiring in the intersection between the other wire thin film semiconductor device characterized in that it comprises. 【請求項10】 請求項1ないし6のいずれかに規定する薄膜半導体装置を備えた電気光学装置であって、 前記薄膜半導体装置は、前記薄膜トランジスタ、及び該薄膜トランジスタのドレインに電気的に接続する画素電極がマトリクス状に配置され、かつ、前記画素電極の境界領域に沿って前記ゲート線および前記ソース線がそれぞれ走査線およびデータ線として形成されたアクティブマトリクス基板であり、 前記アクティブマトリクス基板と、該前記アクティブマトリクス基板に対して対向配置された対向基板との間に電気光学物質が保持されていることを特徴とする電気光学装置。 10. A electro-optical device including the thin film semiconductor device as defined in any of claims 1 to 6, wherein the thin film semiconductor device, the thin film transistor, and a pixel which is electrically connected to the drain of said thin film transistor electrodes are arranged in a matrix, and an active matrix substrate on which the gate line and the source line along the boundary regions are formed as respective scanning lines and data lines of the pixel electrode, the active matrix substrate, the electro-optical device, characterized in that electro-optical material is held between the oppositely disposed counter substrate to said active matrix substrate. 【請求項11】 請求項7または8に規定する薄膜半導体装置を備えた電気光学装置であって、 前記薄膜半導体装置は、前記薄膜トランジスタ、及び該薄膜トランジスタのドレインに電気的に接続する画素電極がマトリクス状に配置され、かつ、前記画素電極の境界領域に沿って前記ゲート線、前記ソース線、および前記別の配線がそれぞれ走査線、データ線、および容量線として形成されたアクティブマトリクス基板であり、 前記アクティブマトリクス基板と、該前記アクティブマトリクス基板に対して対向配置された対向基板との間に電気光学物質が保持されていることを特徴とする電気光学装置。 11. An electro-optical device including the thin film semiconductor device as defined in claim 7 or 8, wherein the thin film semiconductor device, the thin film transistor and a pixel electrode matrix which is electrically connected to the drain of said thin film transistor disposed Jo, and the gate lines along the boundary region of the pixel electrode, the source lines, and the further wiring each scanning line, an active matrix substrate formed as a data line, and the capacitor line, wherein the active matrix substrate, an electro-optical device, characterized in that electro-optical material is held between the oppositely disposed counter substrate against said front Symbol active matrix substrate. 【請求項12】 請求項10または11において、前記一方の配線はデータ線であり、前記他方の配線は走査線であることを特徴とする電気光学装置。 12. The method according to claim 10 or 11, wherein one of the wiring is a data line, an electro-optical device, wherein the other wiring is a scanning line. 【請求項13】 請求項9に規定する薄膜半導体装置を備えた電気光学装置であって、 前記薄膜半導体装置は、前記薄膜トランジスタ、及び該薄膜トランジスタのドレインに電気的に接続する画素電極がマトリクス状に配置され、かつ、前記画素電極の境界領域に沿って前記ゲート線、前記ソース線、および前記別の配線がそれぞれ走査線、データ線、および容量線として形成されたアクティブマトリクス基板であり、 前記アクティブマトリクス基板と、該前記アクティブマトリクス基板に対して対向配置された対向基板との間に電気光学物質が保持されていることを特徴とする電気光学装置。 13. An electro-optical device including the thin film semiconductor device as defined in claim 9, wherein the thin film semiconductor device, the thin film transistor, and a pixel electrode electrically connected to the drain of the thin film transistor in a matrix is arranged, and the gate lines along the boundary region of the pixel electrode, the source lines, and the further wiring each scanning line, an active matrix substrate formed as a data line, and the capacitor line, the active a matrix substrate, an electro-optical device, characterized in that electro-optical material is held between the oppositely disposed counter substrate against said front Symbol active matrix substrate. 【請求項14】 請求項13において、前記一方の配線は走査線であり、前記他方の配線はデータ線であることを特徴とする電気光学装置。 14. The method of claim 13, wherein one of the wiring is a scanning line, an electro-optical device, wherein the other wiring is a data line. 【請求項15】 請求項10ないし14のいずれかにおいて、前記電気光学物質は、液晶であることを特徴とする電気光学装置。 15. The any of claims 10 to 14, wherein the electro-optical material, an electro-optical device, which is a liquid crystal. 【請求項16】 請求項10ないし15のいずれかに規定する電気光学装置をライトバルブとして用いたことを特徴とする投射型液晶表示装置。 16. The projection type liquid crystal display device characterized by using as a light valve an electro-optical device as defined in any of claims 10 to 15. 【請求項17】 請求項10ないし15のいずれかに規定する電気光学装置を表示装置として用いたことを特徴とする電子機器。 17. An electronic apparatus characterized by using as a display device the electro-optical device as defined in any of claims 10 to 15.
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