JP2003031768A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device for improving the degree of freedom of an LSI chip to be laminated by reducing expenses and a time. SOLUTION: The semiconductor device comprises an organic film layer 12 having a function of an interlayer insulation formed on a nitride film 11 for protecting aluminum wirings of an LSI chip 10, in such a manner that the film layer 12 on an aluminum pad 13 is removed by a photolithography; and a contact hole formed to connect a metal layer 14 laminated on the film layer 12. The semiconductor device further comprises the metal layer 14 formed to relocate an electrode of the chip 10 on the layer 12, and connected to the pad 13 via the contact hole. Thus, the electrode of the chip 10 is patterned to be relocated at a desired position, and a Cu post 15 formed by electrolytically plating at the electrode position relocated by the layer 14. According to this constitution, two WL-CSP are adhered to each other on a wafer, and a stack CSP of a chip size equivalent to the WL-CSP can be constituted.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置およびその製造方法に関し、特に、ウェハの状態での半導体チップのパッケージ化に適用される半導体装置およびその製造方法に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, particularly, a semiconductor device and its manufacturing are applied to the packaging of semiconductor chips in a state of the wafer a method for. 【0002】 【従来の技術】従来、半導体装置およびその製造方法は、例えば、半導体装置の1つであるウェハレベルCS [0002] Conventionally, a semiconductor device and a manufacturing method thereof, for example, a wafer-level CS, which is one of semiconductor device
P(Chip Size Package/以下、WL−CSP)へ適用される。 P (Chip Size Package / or less, WL-CSP) is applied to. WL−CSPは、LSIチップ周辺部に配置されたアルミパッドから、再配線技術を用いて外部端子をL WL-CSP from aluminum pads disposed LSI chip periphery, the external terminal using a redistribution technology L
SIチップ表面にエリア状に転換して樹脂封止をすることで、ウェハの状態でパッケージング工程を完了する半導体装置である。 By then converted to SI chip surface area form the resin sealing is completed semiconductor device packaging process in the state of the wafer. 【0003】端子の再配線技術には、大きく分けて2種類の方法がある。 [0003] rewiring technology terminal are roughly divided into two methods. 1つは、再配線をウェハプロセス技術と同じ蒸着・フォトリソグラフィ技術を用いて行う方法である。 One is the rewiring a method using the same vapor deposition, photolithography and wafer process technology. 【0004】図5のように、ウェハプロセスでアルミ配線保護のための窒化膜311が形成されたウェハ310 [0004] As shown in FIG. 5, the wafer 310 to the nitride film 311 for aluminum wiring protection is formed by a wafer process
上に、層間絶縁、ストレスバッファ等の役割をする有機膜層312を形成する。 Above, to form an organic film layer 312 interlayer insulating, the role of such stress buffer. ただし、LSI上でアルミパッド313上の有機膜層312は、フォトリソグラフィにより除去される。 However, the organic film layer 312 on the aluminum pads 313 on the LSI is removed by photolithography. 次に、再配線パターンとしてスパッタ方式などでメタル膜314を形成する。 Then, a metal film 314 by a sputtering method as a rewiring pattern. それに続き、外部端子の再配置位置に電解めっきでCuポスト315を形成する。 Following that, to form the Cu post 315 by electroplating to relocate the position of the external terminals. 次には樹脂封止で、ウェハ全面に薄い樹脂封止層341を形成し、最後に、電解めっきされたCuポスト315上にはんだボール340を供給した後、テスト、分割、梱包を行い、出荷となる。 In the next resin sealing, to form a thin resin sealing layer 341 on the entire surface of the wafer, finally, after supplying the ball 340 solder on the Cu post 315 electroplating conducted tests, splitting, packing, shipping to become. 【0005】また、Cuポスト315を形成せずにメタル層上に再度有機膜層を形成し、外部端子の再配置位置にフォトリソグラフィを施してメタル層へのコンタクトホールを形成し、そこへ直接はんだボールを供給する方法もある。 Moreover, again to form an organic film layer on the metal layer without forming the Cu post 315 to form a contact hole in the metal layer is subjected to photolithography to relocate the position of the external terminals, directly thereto there is also a method of supplying the solder balls. もう1つの方法は、あらかじめ再配線パターンが形成されたインタポーザを用いる方法である。 Another method is to use the interposer rewiring pattern is formed in advance. 【0006】図6のように、薄いポリイミド等の有機フィルム356上に数十μm厚の再配線パターン355が形成されており、それを接着剤357で窒化膜351が形成されたLSIチップ350に固着する。 [0006] As shown in FIG. 6, the thin organic film 356 several on tens μm thickness of the rewiring pattern 355 such as polyimide is formed, it the LSI chip 350 to the nitride film 351 is formed by an adhesive 357 sticking to. インタポーザとLSIチップ上のアルミパッド部353との接続は、ワイヤボンド358で接続する方法と、シングルポイントボンディングで接続する方法とがある。 Connection between the aluminum pads 353 on the interposer and the LSI chip, a method of connecting a wire bond 358, there is a method of connecting a single point bonding. その後、 after that,
露出しているボンディング部分を封止樹脂371で封止し、はんだボール370を供給し、テスト、分割、梱包を行い、出荷となる。 The bonding portion exposed sealed with a sealing resin 371, and supplies the solder balls 370, testing, divided performs packaging, the shipping. 【0007】このようにして作られたWL−CSPの利点としては、LSIチップと全く同一のパッケージサイズを得ることができる点にある。 [0007] Advantages of this way WL-CSP made by, lies in that it is possible to obtain exactly the same package size as the LSI chip. 他のQFP(quad fla Other QFP (quad fla
t package/クワッドフラットパッケージ)やBGA(ba t package / quad flat package) or BGA (ba
ll grid array/ボールグリッドアレイ)等のように、チップ周辺部のボンディグパッドからリードフレームあるいは基板にワイヤボンディングするエリアが不必要になる。 ll grid array / ball grid array) As such, the area of ​​the wire bonding to the lead frame or the substrate from a bonding pad of the chip peripheral portion becomes unnecessary. このため、高密度実装が可能となる。 This enables high-density mounting. 【0008】その一方、パッケージ内部に複数のLSI [0008] On the other hand, a plurality of LSI inside the package
チップを積層することで、高密度実装を可能とするスタックCSP(Stack Chip Size Package)という半導体装置がある。 By stacking the chips, there is a semiconductor device that stacks CSP (Stack Chip Size Package) which enables high-density mounting. このスタックCSPにおけるLSIのアルミパッド部とインタポーザとの接続方法には各種あるが、LSIチップ内部にあらかじめ貫通ビアを形成しておく方法以外は、ワイヤボンドによる接続が必要になる。 Although the method of connecting the aluminum pad portion and the interposer of LSI in the stack CSP is various, other than the method to be formed in advance through vias in an LSI chip, it is necessary to connect by wire bonding. 【0009】従って、ワイヤボンドを使用するスタックCSPのパッケージサイズは、WL−CSPのように、 Accordingly, the package size of the stack CSP that use wire bonds, as the WL-CSP,
LSIチップと同一サイズにはならない。 It should not be in the LSI chip of the same size. また、LSI In addition, LSI
チップ内部にあらかじめ貫通ビアを形成しておく方法であれば、スタックCSPにおいてもLSIチップと同一のパッケージサイズを得られることになる。 As long as the method to be formed in advance through via in the chip, will be obtained the LSI chip same package size and also in stacked CSP. 【0010】本発明と技術分野の類似する先願発明例1 [0010] The invention of the prior application example 1, which is similar to the present invention and the technical field
として、特開2000−243729号公報の「半導体装置の製造方法」がある。 As there is a "method of manufacturing a semiconductor device" of JP-2000-243729. 本先願発明例1では、ウェハレベルCSPの製造において、樹脂封止の信頼性を向上させることを課題としている。 In the present invention of the prior application example 1, in the manufacture of wafer level CSP, it is an object to improve the reliability of the resin sealing. 【0011】先願発明例2の特開2000−18835 [0011] of the prior invention Example 2 JP 2000-18835
2号公報の「チップ・サイズ・パッケージおよびその製造方法」は、感光性絶縁材料を利用して、ウェハプロセス工程(前工程)のみで樹脂封止可能な、ウェハレベルのCSP技術を開示している。 "Chip Size Package and a manufacturing method thereof" 2 JP utilizes a photosensitive insulating material, the wafer process step (pre-process) only available resin sealing, discloses a CSP technology wafer level there. 【0012】先願発明例3の特開2000−23597 [0012] Patent of prior invention Example 3 2000-23597
9号公報の「半導体装置」は、回路素子形成領域上に第1の絶縁膜を介して設けられたバリア層上に第2の絶縁膜を介して再配線や薄膜回路素子を設けている。 "Semiconductor device" in the 9 JP is provided with a re-wiring and thin-film circuit element via a second insulating film on the first insulating film over the barrier layer provided through the circuit element forming region. このバリア層により、クロストークが発生しないようにすることができ、ひいては再配線や薄膜回路素子の配置に制約を受けないようにすることができる、としている。 This barrier layer, it is possible to make the cross-talk does not occur, it is possible to prevent restricted to the arrangement of the thus re-wiring and thin-film circuit element, and. 【0013】先願発明例4の特開平06−283661 [0013] JP-A of the prior invention Example 4 06-283661
号公報の「マルチチップモジュールの構造」は、基板層の上部に配線層を構成し、この配線層の上部に切り替えユニットおよびプロセッサユニットを構成し、信頼性が高く、かつ安価なマルチチップモジュールを提供することを可能としている。 "Structure of the multi-chip module" JP constitutes a wiring layer on the substrate layer, constitutes a switching unit and a processor unit on top of the wiring layer, reliable, and inexpensive multi-chip module is it possible to provide. 【0014】 【発明が解決しようとする課題】しかしながら、上記従来技術では、使用されるLSIチップには内部に貫通ビアを設けるなどして、スタックCSP専用に設計、製造する必要がある。 [0014] SUMMARY OF THE INVENTION However, in the conventional art, the LSI chips to be used in such provide through vias therein, the stack CSP dedicated to the design, it is necessary to manufacture. これは、複数のLSIチップの機能を再設計して1つのチップに集積する方法と比べて、開発に必要な費用や時間、積層するLSIチップの組合せの自由度など、スタックCSPが有利とされている点を損なうことになるという問題点を伴う。 This is compared to the method of integrated on one chip redesign the functions of several LSI chips, the cost and time required to develop, such as the degree of freedom of the combination of LSI chips to be stacked, the stack CSP is advantageous with a problem that would impair the points are. 【0015】本発明は、経費および時間を削減し、積層するLSIチップの自由度を向上させた半導体装置およびその製造方法を提供することを目的とする。 [0015] The present invention is to reduce costs and time, and an object thereof is to provide a semiconductor device and a manufacturing method thereof to improve the flexibility of the LSI chips to be stacked. 【0016】 【課題を解決するための手段】かかる目的を達成するため、請求項1記載の半導体装置は、ウェハレベルCSP In order to achieve the Means for Solving the Problems] Such object, a semiconductor device according to claim 1, wherein the wafer level CSP
(WL−CSP)へ適用される半導体装置であり、ウェハ上において第一のWL−CSPと第二のWL−CSP A semiconductor device which is applied (WL-CSP) to a first WL-CSP and second WL-CSP in the wafer
とが相互に接着されて構成され、WL−CSPと同等のチップサイズのスタックCSPの構成を可能としたことを特徴としている。 Bets are characterized by being configured are bonded to each other, to enable construction of a stack CSP of WL-CSP equivalent chip size. 【0017】また、上記第一のWL−CSPとなる第一のLSIチップ10のアルミ配線を保護する窒化膜11 Further, the nitride film 11 which protects the aluminum wiring of the first LSI chip 10 to be the first WL-CSP
の上に、層間絶縁の働きをする有機膜層12が形成され、第一のLSIチップ10の電極であるアルミパッド13上の有機膜層12がフォトリソグラフィにより除去され、この有機膜層12に積層されるメタル層14との接続のためのコンタクトホールが形成され、有機膜層1 On the formed organic film layer 12 which acts as interlayer insulating organic film layer 12 on aluminum pad 13 is of the electrode the first LSI chip 10 is removed by photolithography, to the organic film layer 12 a contact hole for connection between the metal layer 14 to be stacked is formed, the organic film layer 1
2の上には、第一のLSIチップ10の電極の再配置を目的としたメタル層14が形成され、コンタクトホールで第一のLSIチップ10のアルミパッド13と接続し、この第一のLSIチップ10の電極が所望の位置に再配置されるようにパターン化され、メタル層14により再配置された電極位置には電解めっきでCuポスト1 On the 2, the metal layer 14 for the purpose of re-arrangement of the first LSI chip 10 electrodes are formed, connected to the aluminum pad 13 of the first LSI chip 10 in the contact hole, the first LSI is patterned so that the electrode of the chip 10 is re-positioned as desired, Cu post 1 by electrolytic plating on the relocated electrode position by a metal layer 14
5がそれぞれ形成されるとよい。 5 may be formed, respectively. 【0018】さらに、上記第一のLSIチップ10の中央部に接着層16を介して第二のLSIチップ20が接着され、第一のLSIチップ10と同様に窒化膜21上に有機膜層22とメタル層24とにより電極位置が再配置され、アルミパッド23からメタル層24により再配置された電極位置にCuポスト25が形成され、第一のLSIチップ10と第二のLSIチップ20とのそれぞれのCuポスト15、25の先端が同一の高さになるように、第一のLSIチップ10および第二のLSIチップ20のそれぞれの有機膜層12,22、メタル層1 Furthermore, the first second LSI chip 20 are bonded via the adhesive layer 16 in the central portion of the LSI chip 10, the organic film layer 22 similarly to the first LSI chip 10 on the nitride film 21 and electrode locations are relocated by the metal layer 24, the aluminum pads 23 are Cu post 25 in relocated electrode position is formed by a metal layer 24, a first LSI chip 10 and the second LSI chip 20 as the tip of each Cu post 15 and 25 are the same height, each of the organic film layers 12 and 22 of the first LSI chip 10 and the second LSI chip 20, metal layer 1
4,24、Cuポスト15,25の高さが調整されるとよい。 4,24, or the height of the Cu posts 15 and 25 is adjusted. 【0019】請求項6記載の半導体装置の製造方法は、 A method of manufacturing a semiconductor device of claim 6,
ウェハ上において第一のWL−CSPと第二のWL−C First a first WL-CSP on the wafer second WL-C
SPとを相互に接着させてウェハレベルCSP(WL− And SP allowed to adhere to one another wafer level CSP (WL-
CSP)へ適用し、WL−CSPと同等のチップサイズのスタックCSPの構成を行うことを特徴とする。 Applied to the CSP), and performs a configuration of a stack CSP of WL-CSP equivalent chip size. 【0020】また、上記第一のWL−CSPとなる第一のLSIチップ10のアルミ配線を保護する窒化膜11 Further, the nitride film 11 which protects the aluminum wiring of the first LSI chip 10 to be the first WL-CSP
の上に層間絶縁の働きをする有機膜層12を形成し、第一のLSIチップ10の電極であるアルミパッド13上の有機膜層12をフォトリソグラフィにより除去し、この有機膜層12に積層されるメタル層14との接続のためのコンタクトホールを形成し、有機膜層12の上には、第一のLSIチップ10の電極の再配置を目的としたメタル層14を形成し、コンタクトホールで第一のL Forming an organic film layer 12 which acts as an interlayer insulating over, an organic film layer 12 on aluminum pad 13 is an electrode of the first LSI chip 10 is removed by photolithography, laminated on the organic film layer 12 It is the a contact hole for connection between the metal layer 14, on the organic film layer 12 forms a metal layer 14 for the purpose of re-arrangement of the first LSI chip 10 electrode, contact hole in the first of L
SIチップ10のアルミパッド13と接続し、第一のL Connected to the aluminum pad 13 of the SI chip 10, the first L
SIチップ10の電極が所望の位置に再配置されるようにパターン化し、メタル層14により再配置された電極位置には電解めっきでCuポスト15をそれぞれ形成するとよい。 Electrode of SI chip 10 is patterned so as to be relocated in a desired position, may the repositioned electrode positions respectively form Cu posts 15 by electroplating the metal layer 14. 【0021】さらに、上記第一のLSIチップ10の中央部に接着層16を介して第二のLSIチップ20を接着し、第一のLSIチップ10と同様に窒化膜21上に有機膜層22とメタル層24とにより電極位置を再配置し、アルミパッド23からメタル層24により再配置された電極位置にCuポスト25を形成し、第一のLSI Furthermore, the first LSI chip in the center of the 10 via the adhesive layer 16 to adhere the second LSI chip 20, the first LSI chip 10 as well as the organic layer 22 on the nitride film 21 and reposition the electrode position by the metal layer 24, the Cu posts 25 formed from the aluminum pads 23 on the relocated electrode position by a metal layer 24, the first LSI
チップ10と第二のLSIチップ20とのそれぞれのC Each C between the chip 10 and the second LSI chip 20
uポスト15、25の先端が同一の高さになるように、 As the tip of the u post 15 and 25 is at the same height,
第一のLSIチップ10および第二のLSIチップ20 The first LSI chip 10 and the second LSI chip 20
のそれぞれの有機膜層12,22、メタル層14,2 Each of the organic film layers 12 and 22, the metal layer 14, 2
4、Cuポスト15,25の高さを調整するとよい。 4, it is preferable to adjust the height of the Cu posts 15 and 25. 【0022】請求項11記載の半導体装置の製造方法は、第一のLSIチップを含むウェハ110の表面に窒化膜111を形成する工程と、第一のLSIチップのウェハ110上に感光性絶縁材料層113を形成する工程と、第一のLSIチップのアルミパッド部へフォトリソグラフィを施して絶縁材料層を除去してコンタクトホールを形成する工程と、再配線パターンとしてスパッタ方式でメタル膜114を形成する工程と、電解めっきで第一のLSIチップ10の外部端子の位置にCuポスト1 The method according to claim 11, wherein comprises the steps of: forming a nitride film 111 on the surface of the wafer 110 including a first LSI chip, photosensitive insulating material onto the wafer 110 of the first LSI chip forming a step of forming a layer 113, forming a contact hole by removing the insulating material layer is subjected to photolithography to aluminum pads of the first LSI chip, the metal film 114 by a sputtering method as a rewiring pattern a step of, Cu posts 1 to the position of the external terminals of the first LSI chip 10 by electroplating
15を形成する工程と、第二のLSIチップのウェハを、スタック積層時のチップ接着のため、あらかじめウェハ裏面に接着フィルムを貼付し、再配線とCuポストの形成とを行う工程と、第二のLSIチップのウェハを、ダイシングして個片化する工程と、個片化された第二のLSIチップ116を、第一のLSIチップのウェハ110の各チップ部位にそれぞれスタック積層して接着する工程と、ウェハ全面に樹脂封止層117を形成する工程と、第一のLSIチップおよび第二のLSIチップのポスト上に、はんだボール118を供給する工程と、第一のLSIチップのウェハ110を個片化する工程と、を有することを特徴とする。 Forming a 15, a wafer of the second LSI chip, because the chip adhesion during stack lamination, a step of sticking the adhesive film in advance on the wafer back surface, performing the formation of rewiring and Cu post, second the LSI chip wafer, a step of dicing by dicing, a second LSI chip 116 which is sectioned, adhered stuck laminated to each chip site on the wafer 110 of the first LSI chip a step, a step of forming a resin sealing layer 117 on the entire surface of the wafer, the first LSI chip and the second LSI chip of the post, and supplying a solder ball 118, the first LSI chip wafer 110 characterized by a step of singulating, the. 【0023】また、上記Cuポスト形成を工程するにおいて、第一のLSIチップのCuポスト115の高さは、第二のLSIチップをスタック積層した際に、この第二のLSIチップのCuポストと同一高さになるように決めるとよい。 Further, in that process the Cu post forming, the height of the first LSI chip Cu post 115, when the second LSI chip stacked layered, and Cu post of the second LSI chip it may be determined to be the same height. 【0024】請求項13記載の半導体装置の製造方法は、第一のLSIチップを含むウェハ110の表面に窒化膜111を形成する工程と、第一のLSIチップのウェハ110)上に、感光性絶縁材料層113を形成する工程と、第一のLSIチップのアルミパッド部へフォトリソグラフィを施して絶縁材料層を除去し、コンタクトホールとメタル膜114とを形成する工程と、電解めっきで第一のLSIチップの外部端子の位置にCuポスト115を形成する工程と、第二のLSIチップのウェハへ、スタック積層時のチップ接着のためにあらかじめウェハ裏面に接着フィルムを貼付し、再配線とCuポストの形成とを行う工程と、ウェハ全面に樹脂封止層117 The method according to claim 13, wherein comprises the steps of: forming a nitride film 111 on the surface of the wafer 110 including a first LSI chip, the wafer 110) on the first LSI chip, photosensitive forming an insulating material layer 113, the aluminum pads of the first LSI chip is subjected to photolithography to remove the insulating material layer, forming a contact hole and the metal film 114, first by electrolytic plating forming a Cu post 115 to the position of the external terminals of the LSI chip, the second LSI chip wafer, sticking the adhesive film to advance the wafer backside for chip bonding during stack lamination, rewiring and Cu and performing the formation of the post, the resin on the entire surface of the wafer sealing layer 117
を形成する工程と、第一のLSIチップおよび第二のL Forming a first LSI chip and the second L
SIチップのポスト上に、はんだボール118を供給する工程と、第一のLSIチップのウェハ110を個片化する工程と有することを特徴とする。 On post SI chip, and having a step of supplying a solder ball 118, and the step of singulating the wafer 110 of the first LSI chip. 【0025】 【発明の実施の形態】次に、添付図面を参照して本発明による半導体装置およびその製造方法の実施形態を詳細に説明する。 [0025] PREFERRED EMBODIMENTS Next, an embodiment of a semiconductor device and a manufacturing method thereof according to the present invention with reference to the accompanying drawings. 図1から図4を参照すると、本発明の半導体装置およびその製造方法の一実施形態が示されている。 Referring to FIGS. 1-4, an embodiment of a semiconductor device and a manufacturing method thereof of the present invention is shown. 【0026】(第1の実施例)図1に、本発明を適用した半導体装置の構成例を示す。 [0026] (First Embodiment) FIG. 1 shows a configuration example of a semiconductor device according to the present invention. 図1に示す半導体装置は、第一のLSIチップ10、窒化膜11、有機膜層1 The semiconductor device shown in FIG. 1, the first LSI chip 10, the nitride film 11, the organic film layer 1
2、アルミパッド13、メタル層14、Cuポスト1 2, aluminum pad 13, the metal layer 14, Cu post 1
5、接着層16、第二のLSIチップ20、窒化膜2 5, the adhesive layer 16, a second LSI chip 20, the nitride film 2
1、有機膜層22、アルミパッド23、メタル層24、 1, the organic film layer 22, an aluminum pad 23, the metal layer 24,
Cuポスト25、はんだボール40、封止樹脂41、を有して構成される。 Cu posts 25, the solder balls 40, and a sealing resin 41. 【0027】この半導体装置には、第一のLSIチップ10と第二のLSIチップ20との2つのLSIチップが積層されている。 [0027] The semiconductor device, the two LSI chips and the first LSI chip 10 and the second LSI chip 20 are laminated. 【0028】第一のLSIチップ10のアルミ配線を保護する窒化膜11の上に、感光性絶縁材料の有機膜層1 [0028] On the nitride film 11 which protects the aluminum wiring of the first LSI chip 10, the organic film layer 1 of a photosensitive insulating material
2が形成されている。 2 is formed. この有機膜層12は、後で再配線層としてメタル層14を積層した際の層間絶縁の働きと、基板実装後に外部から加わるストレスを緩和する働きとを持つ。 The organic film layer 12 has later and function of the interlayer insulation upon laminating a metal layer 14 as the rewiring layer, and serves to relieve stress applied from the outside after the substrate mounting. また、第一のLSIチップ10の電極であるアルミパッド13上の有機膜層12は、フォトリソグラフィにより除去され、有機膜層12に積層されるメタル層14との接続のためのコンタクトホールが形成されている。 Further, the organic film layer 12 on aluminum pad 13 is of the electrode the first LSI chip 10 is removed by photolithography, the contact hole for connection between the metal layer 14 laminated on the organic film layer 12 is formed It is. 【0029】有機膜層12の上には、スパッタ方式によりメタル層14が形成されている。 [0029] On the organic film layer 12, the metal layer 14 is formed by sputtering method. このメタル層14 The metal layer 14
は、第一のLSIチップ10の電極の再配置を目的としたものであり、コンタクトホールで第一のLSIチップ10のアルミパッド13と接続し、第一のLSIチップ10の電極が所望の位置に再配置されるようにパターン化されている。 It is intended for the purpose of re-arrangement of the first LSI chip 10 electrode, connected to the aluminum pad 13 of the first LSI chip 10 in the contact hole, position the electrodes of the desired first LSI chip 10 It is patterned to be relocated to. メタル層14により再配置された電極位置には、電解めっきでCuポスト15がそれぞれ形成されている。 The relocated electrode position by a metal layer 14, Cu posts 15 by electroplating are formed. 【0030】また、第一のLSIチップ10の中央部には、接着層16を介して第二のLSIチップ20が接着されている。 Further, the center portion of the first LSI chip 10, the second LSI chip 20 via the adhesive layer 16 is adhered. 第二のLSIチップ20も第一のLSIチップ10と同様に、窒化膜21上に有機膜層22とメタル層24とにより電極位置が再配置され、アルミパッド23からメタル層24により再配置された電極位置には、Cuポスト25が形成されている。 Similar to the second LSI chip 20 also the first LSI chip 10, the electrode position by an organic film layer 22 and the metal layer 24 on the nitride film 21 is repositioned, it is repositioned by a metal layer 24 of aluminum pad 23 the electrode position, Cu posts 25 are formed. 【0031】なお、第一のLSIチップ10と第二のL [0031] In addition, the first LSI chip 10 second L
SIチップ20とのそれぞれのCuポスト15、25の先端が同一の高さになるように、第一のLSIチップ1 As the tip of each of Cu posts 15, 25 of the SI chip 20 are the same height, the first LSI chip 1
0および第二のLSIチップ20のそれぞれの有機膜層12、22、メタル層14、24、Cuポスト15、2 0 and second respective organic film layers 12 and 22 of the LSI chip 20, metal layer 14, 24, Cu posts 15, 2
5の高さは、あらかじめ調整されている。 Height of 5 is adjusted in advance. 【0032】Cuポスト15、25の先端には、実装基板との接続用にはんだボール40が供給されている。 [0032] to the tip of the Cu posts 15 and 25, the ball 40 solder for connection to the mounting substrate is supplied. またCuポスト15、25のすき間やメタル層14、メタル層24の段差等を埋めるようにして、封止樹脂41が充填されている。 The gap and the metal layer 14 of the Cu posts 15 and 25, so as to fill the step or the like of the metal layer 24, sealing resin 41 is filled. 【0033】図2を用いて、本実施例における半導体装置の製造方法を示す。 [0033] with reference to FIG. 2, illustrating the method of manufacturing the semiconductor device in this embodiment. (a)第一のLSIチップを含むウェハ110に、アルミパッド112を含むアルミ配線を保護するために、表面に窒化膜111を形成する。 (A) a wafer 110 including a first LSI chip, in order to protect the aluminum wiring containing aluminum pad 112 forms a nitride film 111 on the surface. 【0034】(b)アルミ配線保護のための窒化膜処理が完了した第一のLSIチップのウェハ110上に、感光性絶縁材料層113を形成する。 [0034] (b) on the wafer 110 of the first LSI chip nitride film process for aluminum wiring protection is completed, to form a photosensitive insulating material layer 113. 次に第一のLSIチップのアルミパッド部へフォトリソグラフィを施して絶縁材料層を除去し、コンタクトホールを形成する。 Then subjected to photolithography to remove the insulating material layer to the aluminum pad portion of the first LSI chip, to form a contact hole. 更に再配線パターンとしてスパッタ方式でメタル膜114を形成する。 Further forming a metal film 114 by a sputtering method as a rewiring pattern. 【0035】(c)電解めっきで第一のLSIチップの外部端子の位置に、Cuポスト115を形成する。 [0035] (c) the position of the external terminals of the first LSI chip by electroplating, to form the Cu post 115. この時、Cuポスト115の高さは、後で第二のLSIチップ116をスタック積層した際に、これのCuポストと同一高さになるように決める。 At this time, the height of the Cu post 115, when laminated later stack a second LSI chip 116 determines so that the same height and which the Cu post. 【0036】(d)第二のLSIチップのウェハは、スタック積層時のチップ接着のため、あらかじめウェハ裏面に接着フィルムを貼付し、同じように再配線とCuポストの形成とまで行う。 The (d) The wafers of the second LSI chip, because the chip adhesion during stack stacked, sticking the adhesive film in advance on the wafer back surface is carried out until the same as in the re-wiring and Cu post forming. 第二のLSIチップのウェハは、この後ダイシングにより個片化される。 Wafer of the second LSI chip is singulated by dicing thereafter. 個片化された第二のLSIチップ116を、先の第一のLSIチップのウェハ110の各チップ部位にそれぞれスタック積層して接着する。 The second LSI chip 116 which is sectioned, adhered stuck laminated to each chip site on the wafer 110 of the previous first LSI chip. 【0037】(e)ウェハ全面に樹脂封止層117を形成する。 [0037] (e) forming a resin sealing layer 117 on the entire surface of the wafer. 次に第一のLSIチップおよび第二のLSIチップのポスト上に、はんだボール118を供給して、テストを行う。 Then the first LSI chip and the second LSI chip of the post, by supplying the solder ball 118, for testing. (f)ダイシングにより第一のLSIチップのウェハ1 (F) dicing the first LSI chip wafer 1
10を個片化する。 10 to the individual pieces. (g)完成状態となる。 (G) a complete state. 【0038】すなわち、図2は、LSIチップ周辺部のアルミパッドから、再配線技術を用いて外部端子をLS [0038] That is, FIG. 2, from the aluminum pads of the LSI chip periphery, the external terminal using a redistribution technology LS
Iチップ表面にエリア状に転換して樹脂封止をすることで、ウェハの状態でパッケージング工程を完了させ、完成状態のウェハレベルCSPとする方法を示す。 By then converted to area shape on I chip surface to the resin sealing, a method in which to complete the packaging process in the state of the wafer, the wafer level CSP in a completed state. 【0039】上記の実施例によれば、ウェハ上に別のW According to the above embodiment, another on the wafer W
L−CSPを接着することで、WL−CSPと同等サイズのスタックCSPを実現し、LSIの実装密度を向上させたWL−CSPが得られる。 By adhering the L-CSP, realized stack CSP of WL-CSP comparable size, WL-CSP obtained with improved mounting density of LSI. これにより、WL−C As a result, WL-C
SPと同一サイズのスタックCSPの製造が可能となる。 Manufacture of stack CSP of the SP and the same size is possible. 【0040】(第2の実施例)図3に、本発明による半導体装置の別の構成例を示す。 [0040] (Second Embodiment) FIG. 3 illustrates another example of the configuration of a semiconductor device according to the present invention. 第2の実施例では、第一のLSIチップ50および第二のLSIチップ60の再配線層として、感光性絶縁材料による有機膜層とメタル層の代わりに、あらかじめ再配線パターンが形成された有機フィルムを使用する。 In the second embodiment, as the re-wiring layer of the first LSI chip 50 and the second LSI chip 60, in place of the organic film layer and the metal layer by the photosensitive insulating material, pre rewiring pattern formed organic using the film. 【0041】第一のLSIチップ50のアルミ配線を保護する窒化膜51の上に、あらかじめ再配線パターン5 [0041] On the first LSI chip nitride film 51 protects the aluminum wiring 50, advance rewiring pattern 5
5が形成されたポリイミドフィルム56が接着剤57で固着されている。 5 is a polyimide film 56 is formed are adhesively secured 57. ポリイミドフィルム56の再配線パターン55と第一のLSIチップ50のアルミパッド53 Aluminum pad 53 of the rewiring patterns 55 of the polyimide film 56 first LSI chip 50
との接続は、ワイヤボンディング58により接続されている。 Connection to the are connected by wire bonding 58. 第二のLSIチップ60も同様に、再配線パターン65が形成されたポリイミドフィルム66が接着剤6 Similarly the second LSI chip 60, the polyimide film 66 to the rewiring patterns 65 are formed adhesive 6
7で固着され、再配線パターン65とアルミパッド63 Is fixed at 7, rewiring patterns 65 and aluminum pad 63
がワイヤボンディング68により接続され、端子が再配置されている。 There are connected by wire bonding 68, terminals are rearranged. 【0042】また、第一のLSIチップ50のポリイミドフィルム56には、中央に穴があらかじめ空いており、ポリイミドフィルム66を固着した第二のLSIチップ60が、接着層69により固着されている。 Further, the polyimide film 56 of the first LSI chip 50, a hole in the middle and open in advance, a second LSI chip 60 which is fixed a polyimide film 66 is affixed by adhesive layer 69. ポリイミドフィルムによる再配置された各端子には、はんだボール70が供給されている。 Each terminal rearranged by the polyimide film, the solder balls 70 are supplied. 第一のLSIチップ50および第二のLSIチップ60の露出しているワイヤボンディング部は封止樹脂71により保護されている。 Wire bonding portion which is exposed in the first LSI chip 50 and the second LSI chip 60 is protected by the sealing resin 71. 【0043】図4に、第2の実施例における半導体装置の製造方法を示す。 [0043] Figure 4 illustrates a method of manufacturing the semiconductor device of the second embodiment. (a)第一のLSIチップを含むウェハ210に、アルミパッド212を含むアルミ配線を保護するために、表面に窒化膜211を形成する。 (A) a wafer 210 including a first LSI chip, in order to protect the aluminum wiring containing aluminum pad 212 forms a nitride film 211 on the surface. (b)アルミ配線保護のための窒化膜処理が完了した第一のLSIチップのウェハ210上に、再配線パターンが形成されたポリイミドフィルム213を接着する。 (B) on the first LSI chip wafer 210 of the nitride film processing has been completed for the aluminum wiring protection, to adhere the polyimide film 213 which re-wiring pattern is formed. (c)ポリイミドフィルム213の再配線パターンとウェハ210のアルミパッド212とをワイヤボンディング214で接続する。 (C) connecting the aluminum pad 212 of the re-wiring pattern and the wafer 210 of the polyimide film 213 by wire bonding 214. 【0044】(d)第二のLSIチップのウェハに、スタック積層時のチップ接着のため、あらかじめウェハ裏面に接着フィルムを貼付し、同じように再配線パターンが形成されたポリイミドフィルムを接着し、ワイヤボンディングによりアルミパッドと再配線パターンとを接続し、ダイシングにより個片化する。 The (d) The the second LSI chip wafer, for chip bonding during stack stacked, sticking the adhesive film in advance on the wafer back surface, adhere just as a polyimide film rewiring pattern is formed, connecting the aluminum pad and the rewiring patterns by wire bonding, into individual pieces by dicing. 個片化された第二のLSIチップ215を、先の第一のLSIチップのウェハ210のポリイミドフィルム213のあらかじめ空いている穴に接着する。 The second LSI chip 215 which is sectioned, adheres to bore vacant advance of the polyimide film 213 of the first LSI chip wafer 210 of the previous. 【0045】(e)露出しているワイヤボンディング部に、封止樹脂216を塗布して保護する。 [0045] (e) wire bonding portion are exposed, protected by coating the sealing resin 216. 次に、第一のLSIチップおよび第二のLSIチップの再配線パターン上に、はんだボール217を供給してテストを行う。 Next, the first LSI chip and the second LSI chip rewiring pattern on, for testing by supplying the solder balls 217. (f)ダイシングにより、第一のLSIチップのウェハ210を個片化する。 The (f) dicing, singulation of the wafer 210 of the first LSI chip. (g)完成状態となる。 (G) a complete state. 【0046】なお、上述の実施形態は本発明の好適な実施の一例である。 [0046] Incidentally, the above embodiment is an example of a preferred embodiment of the present invention. ただし、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。 However, the invention is not limited thereto, and can be variously modified embodiments within the scope not departing from the gist of the present invention. 【0047】 【発明の効果】以上の説明より明らかなように、本発明による半導体装置およびその製造方法は、ウェハ上において第一のWL−CSPと第二のWL−CSPとを相互に接着させてウェハレベルCSP(WL−CSP)へ適用し、WL−CSPと同等のチップサイズのスタックC [0047] As apparent from the above description, a semiconductor device and a manufacturing method thereof according to the present invention is to adhere the first WL-CSP and second WL-CSP on the wafer to each other applied to the wafer level CSP (WL-CSP) Te, stack C of WL-CSP equivalent chip size
SPの構成を可能としている。 Thereby enabling the configuration of the SP. これにより、経費および時間を削減し、積層するLSIチップの自由度を向上させることができる。 This reduces the cost and time, it is possible to improve the flexibility of the LSI chips to be stacked.

【図面の簡単な説明】 【図1】本発明による半導体装置の実施形態を示す半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device showing an embodiment of a semiconductor device according to the drawings: Figure 1 of the present invention. 【図2】本発明による半導体装置の製造方法の実施形態の手順例を示す図である。 It is a diagram illustrating a procedure example of an embodiment of a method of manufacturing a semiconductor device according to the invention, FIG. 【図3】本発明による半導体装置の他の実施例を示す断面図である。 It is a sectional view showing another embodiment of a semiconductor device according to the present invention; FIG. 【図4】本発明による半導体装置の製造方法の他の手順例を示す図である。 Is a diagram showing another procedure of the method of manufacturing the semiconductor device according to the invention; FIG. 【図5】従来の半導体装置の第一の構造例を示す断面図である。 5 is a cross-sectional view showing a first structural example of a conventional semiconductor device. 【図6】従来の半導体装置の第二の構造例を示す断面図である。 6 is a sectional view showing a second structural example of a conventional semiconductor device. 【符号の説明】 10、50 第一のLSIチップ11、21、51、111、211 窒化膜12、22 有機膜層13、23、53、63、112、212 アルミパッド14、24 メタル層15、25、115 Cuポスト16、69 接着層20、60、116、215 第二のLSIチップ40、70、118、217 はんだボール41、71、216 封止樹脂55、65 再配線パターン56、66、213 ポリイミドフィルム57、67 接着剤58、68、214 ワイヤボンディング110、210 ウェハ113 感光性絶縁材料層114 メタル膜117 樹脂封止層 [Description of symbols] 10, 50 first LSI chip 11,21,51,111,211 nitride film 12, 22 organic layer 13,23,53,63,112,212 aluminum pad 14, 24 metal layer 15, 25,115 Cu posts 16,69 adhesive layer 20,60,116,215 second LSI chip 40,70,118,217 solder balls 41,71,216 sealing resin 55, 65 rewiring pattern 56,66,213 polyimide films 57 and 67 adhesive 58,68,214 wire bonding 110,210 wafer 113 photosensitive insulating material layer 114 metal film 117 resin sealing layer

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 ウェハレベルCSP(WL−CSP)へ適用される半導体装置であり、 ウェハ上において第一のWL−CSPと第二のWL−C [Claims: 1. A semiconductor device which is applied to the wafer level CSP (WL-CSP), the first WL-CSP and second WL-C on the wafer
    SPとが相互に接着されて構成され、 WL−CSPと同等のチップサイズのスタックCSPの構成を可能としたことを特徴とする半導体装置。 And the SP is configured are bonded to each other, and wherein a which enables the configuration of the stack CSP of WL-CSP equivalent chip size. 【請求項2】 前記第一のWL−CSPとなる第一のL 2. A first L serving as the first WL-CSP
    SIチップのアルミ配線を保護する窒化膜の上に、層間絶縁の働きをする有機膜層が形成され、 前記第一のLSIチップの電極であるアルミパッド上の前記有機膜層がフォトリソグラフィにより除去され、該有機膜層に積層されるメタル層との接続のためのコンタクトホールが形成されたことを特徴とする請求項1記載の半導体装置。 On the nitride film for protecting the aluminum wiring SI chip removal, the organic layer is formed which acts as interlayer insulating, the organic layer on aluminum pad is an electrode of the first LSI chip by photolithography is, the semiconductor device according to claim 1, wherein a contact hole is formed for the connection between the metal layer laminated on the organic film layer. 【請求項3】 前記有機膜層の上には、前記第一のLS Wherein on the organic layer, the first LS
    Iチップの電極の再配置を目的とした前記メタル層が形成され、前記コンタクトホールで前記第一のLSIチップのアルミパッドと接続し、該第一のLSIチップの電極が所望の位置に再配置されるようにパターン化され、 The metal layer for the purpose of re-arrangement of I chip electrodes are formed, the connecting contact hole and the aluminum pads of the first LSI chip, the said first LSI chip electrode repositioned to the desired position It is patterned to be,
    前記メタル層により再配置された電極位置には電解めっきでCuポストがそれぞれ形成されたことを特徴とする請求項2記載の半導体装置。 The semiconductor device of the Cu posts by electroplating is formed respectively on the relocated electrode position claim 2, wherein the said metal layer. 【請求項4】 前記第一のLSIチップの中央部に接着層を介して第二のLSIチップが接着され、前記第一のLSIチップと同様に窒化膜上に有機膜層とメタル層とにより電極位置が再配置され、アルミパッドから前記メタル層により再配置された電極位置にCuポストが形成されたことを特徴とする請求項3記載の半導体装置。 Wherein said through an adhesive layer in the central portion of the first LSI chip second LSI chip is bonded, similarly to the first LSI chip by the organic film layer and the metal layer on the nitride film electrode position is repositioned, the semiconductor device according to claim 3, wherein the Cu post is formed of aluminum pad relocated electrode position by the metal layer. 【請求項5】 前記第一のLSIチップと前記第二のL Wherein said the first LSI chip second L
    SIチップとのそれぞれのCuポストの先端が同一の高さになるように、前記第一のLSIチップおよび前記第二のLSIチップのそれぞれの有機膜層、メタル層、C As the tip of each Cu post with SI chip is at the same height, each of the organic film layer of the first LSI chip and the second LSI chip, metal layer, C
    uポストの高さが調整されたことを特徴とする請求項4 Claim height u post is characterized in that it is adjusted 4
    記載の半導体装置。 The semiconductor device according. 【請求項6】 ウェハ上において第一のWL−CSPと第二のWL−CSPとを相互に接着させてウェハレベルCSP(WL−CSP)へ適用し、 WL−CSPと同等のチップサイズのスタックCSPの構成を行うことを特徴とする半導体装置の製造方法。 6. A first WL-CSP and second WL-CSP and mutually adhered was applied to the wafer level CSP (WL-CSP) and, WL-CSP equivalent stack of chip size on the wafer the method of manufacturing a semiconductor device which is characterized in that the configuration of the CSP. 【請求項7】 前記第一のWL−CSPとなる第一のL 7. A first L serving as the first WL-CSP
    SIチップのアルミ配線を保護する窒化膜の上に層間絶縁の働きをする有機膜層を形成し、 前記第一のLSIチップの電極であるアルミパッド上の前記有機膜層をフォトリソグラフィにより除去し、 該有機膜層に積層されるメタル層との接続のためのコンタクトホールを形成したことを特徴とする請求項6記載の半導体装置の製造方法。 SI to form an organic film layer which acts as an interlayer insulating on the nitride film for protecting the aluminum wiring of the chip, the organic film on the aluminum pad which is the first LSI chip electrode is removed by photolithography the method according to claim 6 semiconductor device, wherein the forming the contact hole for connection between the metal layer laminated on the organic film layer. 【請求項8】 前記有機膜層の上には、前記第一のLS 8. On the organic film layer, the first LS
    Iチップの電極の再配置を目的とした前記メタル層を形成し、 前記コンタクトホールで前記第一のLSIチップのアルミパッドと接続し、前記第一のLSIチップの電極が所望の位置に再配置されるようにパターン化し、 前記メタル層により再配置された電極位置には電解めっきでCuポストをそれぞれ形成したことを特徴とする請求項7記載の半導体装置の製造方法。 Forming the metal layer for the purpose of re-arrangement of I chip electrodes, connected to aluminum pads of the first LSI chip by the contact hole, the first LSI chip electrode repositioned to the desired position method for producing a patterned, the semiconductor device according to claim 7, wherein the relocated electrode position by a metal layer, characterized in that to form each Cu post by electroplating as. 【請求項9】 前記第一のLSIチップの中央部に接着層を介して第二のLSIチップを接着し、 前記第一のLSIチップと同様に窒化膜上に有機膜層とメタル層とにより電極位置を再配置し、 アルミパッドから前記メタル層により再配置された電極位置にCuポストを形成したことを特徴とする請求項8 9. A bonding said via an adhesive layer in the central portion of the first LSI chip second LSI chip, as in the first LSI chip by the organic film layer and the metal layer on the nitride film claim to reposition the electrode position, characterized in that the formation of the Cu posts from aluminum pad relocated electrode position by the metal layer 8
    記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according. 【請求項10】 前記第一のLSIチップと前記第二のLSIチップとのそれぞれのCuポストの先端が同一の高さになるように、前記第一のLSIチップおよび前記第二のLSIチップのそれぞれの有機膜層、メタル層、 10. As the tip of each Cu post and said first LSI chip the second LSI chip is the same height, of the first LSI chip and the second LSI chip each of the organic film layer, a metal layer,
    Cuポストの高さを調整したことを特徴とする請求項9 Claim, characterized in that to adjust the height of the Cu posts 9
    記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according. 【請求項11】 第一のLSIチップを含むウェハの表面に窒化膜を形成する工程と、 前記第一のLSIチップのウェハ上に感光性絶縁材料層を形成する工程と、 前記第一のLSIチップのアルミパッド部へフォトリソグラフィを施して絶縁材料層を除去し、コンタクトホールを形成する工程と、 再配線パターンとしてスパッタ方式でメタル膜を形成する工程と、 電解めっきで前記第一のLSIチップの外部端子の位置にCuポストを形成する工程と、 第二のLSIチップのウェハを、スタック積層時のチップ接着のため、あらかじめウェハ裏面に接着フィルムを貼付し、再配線とCuポストの形成とを行う工程と、 前記第二のLSIチップのウェハを、ダイシングして個片化する工程と、 前記個片化された第二のLSIチップを、前記 Forming a nitride film 11. A surface of the wafer including a first LSI chip, forming a photosensitive insulating material layer on a wafer of the first LSI chip, the first LSI It is subjected to photolithography to aluminum pad of chip removing the insulating material layer, forming a contact hole, forming a metal film by a sputtering method as a rewiring pattern, the first LSI chip by electroplating forming a Cu post to the position of the external terminals of the wafer of the second LSI chip, because the chip adhesion during stack stacked, sticking the adhesive film in advance on the wafer back surface, the formation of rewiring and Cu post and performing, a wafer of the second LSI chip, comprising the steps of singulation by dicing, the second LSI chip that is the individualized, wherein 一のL One L
    SIチップのウェハの各チップ部位にそれぞれスタック積層して接着する工程と、 前記ウェハ全面に樹脂封止層を形成する工程と、 前記第一のLSIチップおよび前記第二のLSIチップのポスト上に、はんだボールを供給する工程と、 前記第一のLSIチップのウェハを個片化する工程と、 を有することを特徴とする半導体装置の製造方法。 A step of adhering stuck laminated to each chip site SI chip wafer, and forming a resin sealing layer on the entire surface of the wafer, on the post of the first LSI chip and the second LSI chip a method of manufacturing a semiconductor device, characterized in that it comprises a step of supplying a solder ball, and a step of singulating the wafer of the first LSI chip. 【請求項12】 前記Cuポストを形成する工程において、前記第一のLSIチップのCuポストの高さは、前記第二のLSIチップをスタック積層した際に、該第二のLSIチップのCuポストと同一高さになるように決められたことを特徴とする請求項11記載の半導体装置の製造方法。 12. A step of forming the Cu post, the Cu height of the post of the first LSI chip, the second LSI chips upon stack stacked, said second LSI chip Cu post the method according to claim 11, wherein the was determined to be the same height as the. 【請求項13】 第一のLSIチップを含むウェハの表面に窒化膜を形成する工程と、 前記第一のLSIチップのウェハ上に、感光性絶縁材料層を形成する工程と、 前記第一のLSIチップのアルミパッド部へフォトリソグラフィを施して絶縁材料層を除去し、コンタクトホールとメタル膜とを形成する工程と、 電解めっきで前記第一のLSIチップの外部端子の位置にCuポストを形成する工程と、 第二のLSIチップのウェハへ、スタック積層時のチップ接着のためにあらかじめウェハ裏面に接着フィルムを貼付し、再配線とCuポストの形成とを行う工程と、 前記ウェハ全面に樹脂封止層を形成する工程と、 前記第一のLSIチップおよび第二のLSIチップのポスト上に、はんだボールを供給する工程と、 前記第一のLSIチッ Forming a nitride film 13. The surface of the wafer including a first LSI chip, on the wafer of the first LSI chip, forming a photosensitive insulating material layer, said first It is subjected to photolithography to aluminum pads of the LSI chip removing the insulating material layer, forming a step of forming the contact hole and the metal film, the Cu post to the position of the external terminals of the first LSI chip by electroplating a step of, to the second LSI chip wafer, sticking the adhesive film in advance on the wafer back surface due to the chip adhesion during stack lamination, and performing the formation of rewiring and Cu post, the entire surface of the wafer to the resin forming a sealing layer, on the post of the first LSI chip and the second LSI chip, and supplying a solder ball, the first LSI chip のウェハを個片化する工程と有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a wafer and a step of dicing.
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