JP2003008030A - 半導体整流素子およびその製造方法ならびに非接触型ｉｃカードの電源用整流回路 - Google Patents

Abstract

(57)【要約】 【課題】ウェルの不純物濃度の高濃度化に伴う逆方向耐
電圧の低下を防止できる半導体整流素子とその製造方法
および非接触型ＩＣカードの電源用整流回路を提供す
る。 【解決手段】ｎ型の不純物が導入された領域Ａｎｗ２と
ｐ型の不純物が導入された領域Ａｐｗ２とが所定の間隔
の境界領域Ａｄを空けて形成されるので、これらの領域
が隣接して形成される場合に比べてダイオードの接合部
における不純物濃度が低下する。これにより、ダイオー
ドの逆方向耐電圧が高くすることができる。またｎ型お
よびｐ型の不純物の導入条件や、ウェル形成時における
半導体基板１の加熱条件が予め決まっている場合でも、
境界領域Ａｄの間隔を調節することでダイオードの逆方
向耐電圧を任意に設定できるので、通常のＣＭＯＳプロ
セスでのウェル形成工程を用いてダイオードを形成でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体整流素子とそ
の製造方法、および非接触型ＩＣカードの電源用整流回
路に関するものである。

【０００２】

【従来の技術】例えば非接触型ＩＣカード用のＬＳＩに
おける電源用の整流回路のように、比較的大きな電流容
量を有しながらなるべく安価に形成できるダイオードが
必要な回路においては、ＣＭＯＳプロセスで半導体基板
上に形成されるｎ型ウェルやｐ型ウェルを利用してダイ
オードを形成する場合がある。

【０００３】図９は、ＣＭＯＳプロセスにおいて半導体
基板上に形成されるウェルを利用した従来のダイオード
の構造を示す図であり、図９Ａは断面図を、図９Ｂは平
面図をそれぞれ示す。なお図９Ａは、図９Ｂの線Ａ−
Ａ’に沿って半導体基板１を切断した断面を示す。

【０００４】図９Ａの断面図に示すように、半導体基板
１上にｎ型ウェル２が形成された領域Ａｎｗ１とｐ型ウ
ェル３が形成された領域Ａｐｗ２とが隣接して形成され
ている。また、図９Ｂの平面図に示すように、半導体基
板１上に正方状に形成されたｎ型ウェル２を取り囲ん
で、ｐ型ウェル３が正方状に形成されている。

【０００５】このｎ型ウェル２およびｐ型ウェル３は、
半導体基板１上に形成される他のウェルと同一の製造工
程で形成されるため、これを形成するための専用の製造
工程は不要である。

【０００６】

【発明が解決しようとする課題】ところで、ＬＳＩの処
理の高機能化や高速化、ＬＳＩ内部に搭載されるメモリ
の容量の増大化などに伴って、ＣＭＯＳプロセスのデザ
インルールは年々微細化する傾向にある。デザインルー
ルが微細化すると、トランジスタの短チャネル効果の影
響によってしきい値電圧やドレイン−ソース間耐圧が低
下してしまうので、これを防ぐために、ウェルの不純物
濃度を高くする必要がある。

【０００７】しかしながら、ウェルを利用したｐｎ接合
ダイオードにおいてウェルの不純物濃度が高くなると、
接合部における不純物濃度が高くなるためにダイオード
の逆方向耐電圧が低下してしまう問題がある。

【０００８】また、ｐｎ接合ダイオードのためにウェル
の不純物濃度を調節したウェルを形成させるためには専
用のマスクを用いた製造工程が必要になってしまい、製
造コストを高くしてしまう問題がある。

【０００９】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、ウェルの不純物濃度の高濃度化に
伴う逆方向耐電圧の低下を防止できる半導体整流素子と
その製造方法を提供することにある。また、本発明の他
の目的は、ウェルの不純物濃度の高濃度化に伴う逆方向
耐電圧の低下を防止できる非接触型ＩＣカードの電源用
整流回路を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点に係る半導体整流素子は、半導
体基板上に形成されたアノードとなる第１導電型ウェル
とカソードとなる第２導電型ウェルとを有する半導体整
流素子であって、上記第１導電型ウェルと上記第２導電
型ウェルとが所定の間隔を空けて形成される。好適に
は、上記第１導電型ウェルと上記第２導電型ウェルとの
間隔は、それぞれのウェルから相互に拡散した不純物の
濃度が等しくなる領域の不純物濃度が所定の濃度となる
間隔に設定される。また、好適には、上記第１導電型ウ
ェルと上記第２導電型ウェルとの間隔は、上記第１導電
型ウェルと上記第２導電型ウェルとの間の逆方向耐電圧
特性が所定の特性に適合する間隔に設定される。

【００１１】本発明の第１の観点に係る半導体整流素子
によれば、第１導電型ウェルと第２導電型ウェルとが所
定の間隔を空けて形成されるので、各ウェルが隣接して
形成される場合に比べて、それぞれのウェルから相互に
拡散した不純物の濃度が等しくなる領域の不純物濃度が
低下する。これにより、半導体整流素子の逆方向耐電圧
が高くなる。

【００１２】本発明の第２の観点に係る半導体整流素子
の製造方法は、半導体基板上の第１の領域に、第１導電
型の不純物を導入する工程と、上記第１の領域に対して
所定の間隔だけ離間された半導体基板上の第２の領域
に、第２導電型の不純物を導入する工程とを有する。好
適には、上記第１導電型の不純物および上記第２導電型
の不純物が導入された半導体基板を加熱する工程を有す
る。

【００１３】本発明の第２の観点に係る半導体整流素子
の製造方法によれば、第１導電型の不純物が導入された
第１の領域と、第２導電型の不純物が導入された第２の
領域とが所定の間隔を空けて形成されるので、上記第１
の領域と上記第２の領域とが隣接して形成される場合に
比べて、製造される半導体整流素子の接合部における不
純物濃度が低下する。これにより、半導体整流素子の逆
方向耐電圧が高くなる。また、第１導電型および第２導
電型の不純物の導入条件や、半導体基板の加熱条件が一
定の場合においても、上記第１の領域と上記第２の領域
とを離間する間隔を調節することによって、半導体整流
素子の逆方向耐電圧を任意に設定できる。

【００１４】本発明の第３の観点に係る非接触型ＩＣカ
ードの電源用整流回路は、第１の信号入力端子および第
２の信号入力端子と、上記第１の信号入力端子と上記第
２の信号入力端子との間に直列に接続されたキャパシタ
および半導体整流素子とを有し、上記半導体整流素子
は、半導体基板上に形成されたアノードとなる第１導電
型ウェルとカソードとなる第２導電型ウェルとを有し、
上記第１導電型ウェルと上記第２導電型ウェルとが所定
の間隔を空けて形成される。好適には、上記第１導電型
ウェルと上記第２導電型ウェルとの間隔は、それぞれの
ウェルから相互に拡散した不純物の濃度が等しくなる領
域の不純物濃度が所定の濃度となる間隔に設定される。
また、好適には、上記第１導電型ウェルと上記第２導電
型ウェルとの間隔は、上記第１導電型ウェルと上記第２
導電型ウェルとの間の逆方向耐電圧特性が所定の特性に
適合する間隔に設定される。

【００１５】本発明の第３の観点に係る非接触型ＩＣカ
ードの電源用整流回路によれば、第１導電型ウェルと第
２導電型ウェルとが所定の間隔を空けて形成されるの
で、各ウェルが隣接して形成される場合に比べて、それ
ぞれのウェルから相互に拡散した不純物の濃度が等しく
なる領域の不純物濃度が低下する。これにより、電源用
整流回路に用いられる半導体整流素子の逆方向耐電圧が
高くなる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態につい
て、図１〜図８を参照して説明する。図１は、非接触型
ＩＣカード用の半導体装置１０を説明するための概略的
なブロック図である。図１に示す非接触型ＩＣカード用
の半導体装置１０は、アナログ部２０、デジタル部３０
およびキャパシタＣｉを有する。

【００１７】キャパシタＣｉは、端子ＣＰおよび端子Ｃ
Ｍの間に接続される図示しないアンテナ部と共振回路を
形成するキャパシタである。

【００１８】アナログ部２０は、上述したアンテナ部に
おいて受信されたＡＭ（amplitudemodulation）信号を
入力し、この受信信号に含まれるデータ成分から受信信
号ｗｄを復調してデジタル部３０に出力する。また、デ
ジタル部３０からの送信信号ｒｄに応じて端子ＣＰ−端
子ＣＭ間にＡＭ信号を重畳し、上述したアンテナ部から
この信号を送信させる。さらに、この送信信号ｒｄを監
視するための信号ｒｔを端子Ｔ２に出力する。また、受
信したＡＭ信号から電源電圧Ｖｄｄを生成し、これをデ
ジタル部３０および端子Ｔ１に出力する。さらに、この
生成した電源電圧Ｖｄｄのレベルを監視し、電源電圧Ｖ
ｄｄのレベル状態に応じたリセット信号ｒｓｔおよびフ
ラグ信号ｆ１を生成してデジタル部３０に出力する。ま
た、受信したＡＭ信号に含まれるキャリア成分からクロ
ック信号ｃｌｋを抽出して、これをデジタル部３０に出
力する。

【００１９】デジタル部３０は、アナログ部２０におい
て復調された受信信号ｗｄをクロック信号ｃｌｋに同期
して処理し、受信されたデータの解釈を行い、この解釈
結果に応じて種々のデータ処理を行なう。例えば、デジ
タル部３０は内部に不揮発性のメモリを備えており、上
述の解釈結果に応じてこのメモリにデータを書き込む処
理やデータの読み出し処理を行なう。さらに、受信した
データに応答する送信信号ｒｄを、例えば上述のメモリ
から読み出したデータなどに基づいて生成し、これをア
ナログ部２０に出力する。また、リセット信号ｒｓｔに
応じてデジタル部３０の処理を初期化するとともに、フ
ラグ信号ｆ１に応じて不揮発性メモリの書き込みを行な
うために必要な電源電圧レベルにあるか否かを判断し、
必要なレベルに達している場合にのみ不揮発性メモリへ
の書き込み処理を行なう。また、例えば上述した受信信
号ｗｄやクロック信号ｃｌｋ、リセット信号ｒｓｔ、フ
ラグ信号ｆ１、送信信号ｒｄなど、デジタル部３０を制
御するための信号Ｓｃｏｎｔを端子Ｔ３から入出力す
る。また、例えば不揮発性メモリの内容を検査する場合
などにおいて使用される検査用の信号Ｓｔｅｓｔを端子
Ｔ４から入出力する。

【００２０】なお、アナログ部２０およびデジタル部３
０の接地ラインは、ともに共通の端子Ｖｓｓに接続され
ている。

【００２１】次に、アナログ部２０の詳細な内部構成に
ついて、図２を参照して説明する。図２は、図１に示し
た半導体装置１０のアナログ部２０の構成を示す概略的
なブロック図である。図２に示すアナログ部２０は、ダ
イオードＤｒ、平滑キャパシタＣｒ、過電圧保護回路２
０１、変調回路２０２、基準電圧出力回路２０３、復調
回路２０４、電圧レギュレータ２０５、電源電圧検出回
路２０６、およびクロック信号抽出回路２０７を有す
る。また、その他、図１と図２の同一符号は同一の構成
要素を示す。

【００２２】ダイオードＤｒは、アノードが接地ライン
に、カソードが端子ＣＭにそれぞれ接続されている。平
滑キャパシタＣｒは、一方の端子が端子ＣＰに接続さ
れ、他方の端子が接地ラインに接続されている。

【００２３】過電圧保護回路２０１は、端子ＣＰと接地
ラインとの間に発生する電圧のレベルが所定の最大レベ
ルを超えないようにクランプする回路である。例えば図
２に示すように、抵抗Ｒ１と複数のダイオードＤ１とが
端子ＣＰと接地ラインとの間に直列に接続された構成を
有する。

【００２４】変調回路２０２は、デジタル部３０から出
力される送信信号ｒｄに応じて端子ＣＰと接地ラインと
の間をスイッチングする回路である。例えば図２に示す
ように、一方の端子が端子ＣＰに接続された抵抗Ｒ２
と、この抵抗Ｒ２の他方の端子にドレインが接続され、
ソースが接地ラインに接続され、ゲートに送信信号ｒｄ
が入力されたｎ型ＭＯＳトランジスタＴｒとにより構成
される。

【００２５】基準電圧出力回路２０３は、端子ＣＰ−端
子ＣＭ間に入力される信号がダイオードＤｒにより整流
され、平滑キャパシタＣｒにより平滑化されて生成され
た電圧を受けて、所定の基準電圧ｒｅｆを生成する回路
であり、例えばバンドギャップ回路などが用いられる。

【００２６】復調回路２０４は、基準電圧出力回路２０
３から出力される一定の基準電圧ｒｅｆと、受信される
信号に応じて脈動する端子ＣＰの電圧との比較から、デ
ジタルの受信信号ｗｄを生成する。

【００２７】電圧レギュレータ２０５は、端子ＣＰの脈
動する電圧を受けて、この脈動電圧を電圧降下させた電
源電圧Ｖｄｄを出力する。また、電源電圧Ｖｄｄのレベ
ルを、基準電圧ｒｅｆを基準として一定レベルに制御す
る。

【００２８】電源電圧検出回路２０６は、電圧レギュレ
ータ２０５において一定に制御された電源電圧Ｖｄｄの
レベルを監視し、このレベルがシステムの動作が可能な
所定の最低レベルより低下した場合、デジタル回路３０
を初期化させるリセット信号ｒｓｔを生成してデジタル
部３０に出力する。また、このレベルがデジタル部３０
の不揮発性メモリの書き込みが可能な所定の最低レベル
より小さい場合、不揮発性メモリの書き込みを禁止する
フラグ信号ｆ１を生成してデジタル部３０に出力する。

【００２９】クロック信号抽出回路２０７は、端子ＣＰ
−端子ＣＭ間に入力される受信信号に含まれる高周波の
キャリア成分からクロック信号ｃｌｋを抽出する。例え
ば図２に示すように、一方の端子が端子ＣＭに接続され
た低周波成分除去用のキャパシタＣ１と、このキャパシ
タＣ１の他方の端子が入力端子に接続され、入力端子−
接地ライン間の電圧に応じてハイレベルまたはローレベ
ルにデジタル化されたクロック信号ｃｌｋを出力するバ
ッファ回路Ｑと、バッファ回路Ｑの入力端子にアノード
が接続され、電源電圧Ｖｄｄにカソードが接続されたダ
イオードＤ２と、バッファ回路Ｑの入力端子にカソード
が接続され、接地ラインにアノードが接続されたダイオ
ードＤ３とにより構成される。ダイオードＤ２およびダ
イオードＤ３は、キャパシタＣ１を介してバッファ回路
Ｑに入力される信号の電圧レベルを電源電圧Ｖｄｄと接
地ラインルとの間の電圧レベルにクランプする回路を構
成している。

【００３０】次に上述した構成を有する非接触型ＩＣカ
ード用の半導体装置１０の動作について説明する。端子
ＣＰ−端子ＣＭ間に接続される図示しないアンテナ部に
受信されたＡＭ信号によって、端子ＣＰ−端子ＣＭ間に
交流電圧が発生する。端子ＣＰの電圧が端子ＣＭより高
くなる極性においてダイオードＤｒが導通し、平滑キャ
パシタＣｒに電荷が充電される。また、逆の極性におい
てダイオードＤｒは非導通状態となるため、平滑キャパ
シタＣｒに電荷は充電されない。これにより、平滑キャ
パシタＣｒの両端には直流の電圧が発生する。この平滑
キャパシタＣｒの直流電圧から、基準電圧出力回路２０
３において基準電圧ｒｅｆが、電圧レギュレータ２０５
において電源電圧Ｖｄｄがそれぞれ生成される。

【００３１】電源電圧Ｖｄｄは電源電圧検出回路２０６
において監視されており、所定の電圧レベルより小さく
なった場合に上述したリセット信号ｒｓｔやフラグ信号
ｆ１が生成され、これらの信号に応じて、デジタル部３
０の初期化処理や不揮発性メモリに対する書き込み処理
が行なわれる。

【００３２】端子ＣＰの電圧レベルは受信されるＡＭ信
号のデータ成分に応じて脈動しており、この脈動成分に
応じた受信信号ｗｄが復調回路２０４において復調され
る。また、ＡＭ信号のデータ成分がキャパシタＣ１によ
って除去されたキャリア成分がバッファ回路Ｑにおいて
デジタル化されて、クロック信号ｃｌｋが抽出される。

【００３３】復調された受信信号ｗｄは、デジタル部３
０においてクロック信号ｃｌｋに同期して処理され、受
信データの解釈、およびこの解釈結果に応じた種々のデ
ータ処理が行なわれるとともに、受信データに応答する
送信信号ｒｄが生成される。例えば、不揮発性メモリに
記憶されたデータが読み出されて、これに対応する送信
信号ｒｄが生成される。変調回路２０２において、端子
ＣＰ−端子ＣＭ間が送信信号ｒｄに応じてスイッチング
され、これにより、図示しないアンテナ部から送信信号
ｒｄに応じたＡＭ信号が送信される。

【００３４】次に、上述したアナログ部２０におけるダ
イオードＤｒの構造について説明する。図３は、本発明
に係るダイオードＤｒの構造を説明するための図であ
り、図３Ａは半導体基板１上に形成されたダイオードＤ
ｒの断面図を、図３Ｂは平面図をそれぞれ示す。なお、
図３Ａの断面図は、図３Ｂの線Ａ−Ａ’に沿って半導体
基板１を切断した断面を示す。

【００３５】図３Ａに示すように、ｎ型ウェル２が形成
された半導体基板１上の領域Ａｎｗ２とｐ型ウェル３が
形成された領域Ａｐｗ２との間には、境界領域Ａｄが設
けられている。また、図３Ｂの平面図に示すように、半
導体基板１上に正方状に形成されたｎ型ウェル２を取り
囲んでｐ型ウェル３が正方状に形成されており、ｎ型ウ
ェル２とｐ型ウェル３の間に半導体基板１の境界領域Ａ
ｄが設けられている。

【００３６】このように、図３に示すダイオードＤｒに
おいてｎ型ウェル２とｐ型ウェル３との境界領域には、
互いのウェルを離間させる境界領域Ａｄ設けられてお
り、この点において、ｎ型ウェル２とｐ型ウェル３とが
隣接して形成される図９のダイオードとは構造が異なっ
ている。

【００３７】図４は、ｎ型ウェル２およびｐ型ウェル３
におけるｐ型およびｎ型の不純物濃度の分布を模式的に
示す図である。図４Ａは、図９に示す従来のダイオード
における不純物濃度の分布を示し、図４Ｂは、図３に示
す本発明に係るダイオードにおける不純物濃度の分布を
示している。なお、図の縦軸は各不純物の濃度を示し、
横軸は各図の断面図における水平方向の位置を示してい
る。また、曲線ＣＶ１および曲線ＣＶ３はｐ型不純物の
濃度分布を示し、曲線ＣＶ２および曲線ＣＶ４はｎ型不
純物の濃度分布を示している。

【００３８】図４Ａおよび図４Ｂから分かるように、ウ
ェル形成領域の端部において、ウェルの内側から外側の
向かって不純物濃度はなだらかに減少している。これ
は、半導体基板１の表面に導入された不純物が、ウェル
の形成時において半導体基板１内に熱的に拡散させられ
るためである。

【００３９】また、図４Ａと図４Ｂを比較して分かるよ
うに、なだらかに減少するｎ型不純物とｐ型不純物の濃
度が互いに等しくなるウェルの接合部において、図３の
ダイオードの不純物濃度Ｄ２は図９のダイオードの不純
物濃度Ｄ１より小さくなっている。

【００４０】ｐｎ接合ダイオードに逆方向電圧を印加し
た場合、逆方向電圧がある一定の電圧を超えると逆方向
電流が急激に流れるが、一般にこの電圧は、ｐｎ接合ダ
イオードの接合部における不純物濃度を低くすることに
より高くすることができる。したがって、図３のダイオ
ードは図９のダイオードよりも逆方向耐電圧が高くな
る。

【００４１】ただし、ｐ型不純物領域およびｎ型不純物
領域の不純物濃度が低下すると一般に抵抗値が高くなる
ため、接合部における不純物濃度が低い図３のダイオー
ドは図９のダイオードよりも順方向の電圧降下が大きく
なる。ダイオードＤｒの電圧降下が大きくなると、平滑
キャパシタＣｒに発生する電圧が低下してしまい電源電
圧Ｖｄｄの生成に支障をきたすため、この電圧降下はな
るべく小さいほうが望ましい。したがって、図３のダイ
オードにおける境界領域Ａｄの幅は、要求される逆方向
耐電圧の仕様を満たす範囲で、なるべく狭いほうが望ま
しい。

【００４２】以上説明したように、図３の構造を有する
ダイオードＤｒによれば、ｐｎ接合ダイオードを形成す
るｎ型ウェル２とｐ型ウェル３との境界領域に互いのウ
ェルを離間させる境界領域Ａｄ設けられているので、こ
の境界領域の幅に応じてｐｎ接合ダイオードの逆方向耐
電圧と順方向電圧特性を適切に設定できる。これによ
り、デザインルールの微小化に伴ってウェルの不純物濃
度が高濃度化した場合においても、ｐｎ接合ダイオード
の逆方向耐電圧を所望の電圧に設定できる。

【００４３】次に、上述した図３の構造を有するダイオ
ードＤｒの製造方法について、図５〜図８を参照して説
明する。

【００４４】まず、図５に示すように、ｎ型ウェルを形
成させる領域を開口させたレジスト４を半導体基板１の
上に形成し、この開口部から砒素やリンなどのｎ型不純
物を半導体基板１上に導入する。これにより、ｎ型不純
物領域２’が形成される。

【００４５】次に、図５のレジスト４を除去したあと、
図６に示すように、ｐ型ウェルを形成させる領域を開口
させたレジスト５を半導体基板１の上に形成し、この開
口部からボロンなどのｐ型不純物を半導体基板１上に導
入する。これにより、ｐ型不純物領域３’が形成され
る。

【００４６】なお、図５および図６の工程において、レ
ジスト４の開口領域とレジスト５の開口領域との間隔
は、最終的に形成されるｐｎ接合ダイオードの逆方向耐
電圧が所定の電圧となるように適切な間隔に設定され
る。また、図５および図６の工程における不純物の注入
条件（導入量や導入エネルギーなど）は、半導体基板１
上に形成される他のウェルの形成条件と同一である。

【００４７】次に、図７に示すように、ｎ型不純物領域
２’およびｐ型不純物領域３’が形成された半導体基板
１を所定の温度および時間で加熱し、導入した不純物を
拡散させて、ｎ型ウェル２およびｐ型ウェル３を形成す
る。この加熱温度および加熱時間の条件は、半導体基板
１上に形成される他のウェルの形成条件と同一である。

【００４８】次に、図８に示すように、半導体基板１の
上に例えばＬＯＣＯＳ（local oxidation of silicon）
法によってフィールド絶縁膜８を形成する。そして、フ
ィールド絶縁膜８に被覆されていないｎ型ウェル２上に
はウェルよりも高濃度のｎ型不純物が導入されたｎ＋不
純物領域６を形成し、フィールド絶縁膜８に被覆されて
いないｐ型ウェル３上にはウェルよりも高濃度のｐ型不
純物が導入されたｐ＋不純物領域７を形成する。そし
て、ダイオードＤｒのカソード側の配線コンタクトをｎ
＋不純物領域６上に形成し、アノード側の配線コンタク
トをｐ＋不純物領域７上に形成する。

【００４９】以上説明したように、図５〜図８に示すダ
イオードの製造方法によれば、ｎ型不純物およびｐ型不
純物の導入条件や、半導体基板１の加熱条件が一定の場
合においても、レジスト４の開口領域とレジスト５の開
口領域との間隔を調節することによって、ダイオードの
逆方向耐電圧を任意に設定できる。これにより、各工程
をいずれも通常のＣＭＯＳプロセスにおけるウェル形成
工程と同時に行なうことができ、上述したダイオードを
形成するために特別な工程を設ける必要がなくなるの
で、ダイオードを安価に形成することができる。

【００５０】なお、本発明は上述した実施形態に限定さ
れない。例えば、各ウェルの形成領域の形状は任意であ
り、図３Ｂの平面図に示すようにｎ型ウェル２の形成領
域をｐ型ウェル３の形成領域が取り囲む形状に限定され
ない。したがって、例えば各ウェルを平行に形成しても
良いし、接合面積を増やすために一方のウェル形成領域
の内部に他方のウェル形成領域を複数形成しても良い。
また、例えば図５〜図８の製造工程におけるｎ型不純物
の導入工程とｐ型不純物の導入工程の順序は任意であ
り、説明の逆でも良い。

【００５１】

【発明の効果】本発明によれば、ウェルの不純物濃度の
高濃度化に伴うｐｎ接合ダイオードの逆方向耐電圧の低
下を、ウェルの不純物濃度を調節することなく防止でき
る。また、通常のＣＭＯＳプロセスにおけるウェル形成
工程と同じ工程によってｐｎ接合ダイオードを形成でき
るので、ダイオードを安価に形成できる。

【図面の簡単な説明】

【図１】非接触型ＩＣカード用の半導体装置を説明する
ための概略的なブロック図である。

【図２】図１に示した半導体装置のアナログ部の構成を
示す概略的なブロック図である。

【図３】本発明に係るダイオード構造を説明するための
断面図および平面図である。

【図４】ｎ型ウェルおよびｐ型ウェルにおけるｐ型およ
びｎ型の不純物濃度の分布を模式的に示す図である。

【図５】図３に示すダイオードの製造工程における、ｎ
型ウェル形成領域へのｎ型不純物導入後の断面図であ
る。

【図６】図５の続きの工程における、ｐ型ウェル形成領
域へのｐ型不純物導入後の断面図である。

【図７】図６の続きの工程における、半導体基板の加熱
工程後の断面図である。

【図８】図７の続きの工程における、ｐ＋不純物領域お
よびｎ＋不純物領域形成後の断面図である。

【図９】ウェルを利用した従来のダイオードの構造を示
す断面図および平面図である。

【符号の説明】

１…半導体基板、２…ｎ型ウェル、３…ｐ型ウェル、
４，５…レジスト、６…ｎ＋不純物領域、７…ｐ＋不純
物領域、８…フィールド絶縁膜、９…ｎ＋不純物領域、
１０…ＩＣカード用半導体装置、２０…アナログ部、３
０…デジタル部、２０１…過電圧保護回路、２０２…変
調回路、２０３…基準電圧出力回路、２０４…復調回
路、２０５…電圧レギュレータ、２０６…電源電圧検出
回路、２０７…クロック信号抽出回路、Ｄｒ，Ｄ１〜Ｄ
３…ダイオード、Ｃｒ，Ｃｉ…キャパシタ、Ｒ１，Ｒ２
…抵抗、Ｔｒ…ｎ型ＭＯＳトランジスタ、Ｑ…バッファ
回路、Ｔ１〜Ｔ４，ＣＰ，ＣＭ，Ｖｓｓ…端子。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたアノードとな
   る第１導電型ウェルとカソードとなる第２導電型ウェル
   とを有する半導体整流素子であって、 上記第１導電型ウェルと上記第２導電型ウェルとが所定
   の間隔を空けて形成された半導体整流素子。
2. 【請求項２】 上記第１導電型ウェルと上記第２導電型
   ウェルとの間隔は、それぞれのウェルから相互に拡散し
   た不純物の濃度が等しくなる領域の不純物濃度が所定の
   濃度となる間隔に設定された、 請求項１に記載の半導体整流素子。
3. 【請求項３】 上記第１導電型ウェルと上記第２導電型
   ウェルとの間隔は、上記第１導電型ウェルと上記第２導
   電型ウェルとの間の逆方向耐電圧特性が所定の特性に適
   合する間隔に設定された、 請求項１に記載の半導体整流素子。
4. 【請求項４】 第１導電型ウェルと第２導電型ウェルと
   の境界領域を被覆する絶縁膜を有する、 請求項１に記載の半導体整流素子。
5. 【請求項５】 半導体基板上の第１の領域に、第１導電
   型の不純物を導入する工程と、 上記第１の領域に対して所定の間隔だけ離間された半導
   体基板上の第２の領域に、第２導電型の不純物を導入す
   る工程とを有する半導体整流素子の製造方法。
6. 【請求項６】 上記第１導電型の不純物および上記第２
   導電型の不純物が導入された半導体基板を加熱する工程
   を有する、 請求項５に記載の半導体整流素子の製造方法。
7. 【請求項７】 上記第１導電型の不純物が導入された上
   記第１の領域と、上記第２導電型の不純物が導入された
   上記第２の領域との境界領域を被覆する絶縁膜を形成す
   る工程を有する、 請求項５に記載の半導体整流素子の製造方法。
8. 【請求項８】 第１の信号入力端子および第２の信号入
   力端子と、 上記第１の信号入力端子と上記第２の信号入力端子との
   間に直列に接続されたキャパシタおよび半導体整流素子
   とを有し、 上記半導体整流素子は、 半導体基板上に形成されたアノードとなる第１導電型ウ
   ェルとカソードとなる第２導電型ウェルとを有し、上記
   第１導電型ウェルと上記第２導電型ウェルとが所定の間
   隔を空けて形成された、 非接触型ＩＣカードの電源用整流回路。
9. 【請求項９】 上記第１導電型ウェルと上記第２導電型
   ウェルとの間隔は、それぞれのウェルから相互に拡散し
   た不純物の濃度が等しくなる領域の不純物濃度が所定の
   濃度となる間隔に設定された、 請求項８に記載の非接触型ＩＣカードの電源用整流回
   路。
10. 【請求項１０】 上記第１導電型ウェルと上記第２導電
    型ウェルとの間隔は、上記第１導電型ウェルと上記第２
    導電型ウェルとの間の逆方向耐電圧特性が所定の特性に
    適合する間隔に設定された、 請求項８に記載の非接触型ＩＣカードの電源用整流回
    路。