JP2003008002A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2003008002A
JP2003008002A JP2001187216A JP2001187216A JP2003008002A JP 2003008002 A JP2003008002 A JP 2003008002A JP 2001187216 A JP2001187216 A JP 2001187216A JP 2001187216 A JP2001187216 A JP 2001187216A JP 2003008002 A JP2003008002 A JP 2003008002A
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JP
Japan
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manufacturing
oxide film
semiconductor device
channel
thermal oxidation
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Application number
JP2001187216A
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Japanese (ja)
Inventor
Kazutoshi Ishii
和敏 石井
Toshihiko Omi
俊彦 近江
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that is reduced in half-channel leakage and size and power driving property by establishing a manufacturing method by which the channel-surface concentration profile of a buried channel MOSFET can be optimized. SOLUTION: By means of the semiconductor device obtained by significantly improving the performance of a buried channel semiconductor device by suppressing the channel leakage current of the buried channel MOSFET and its manufacturing method, a semiconductor integrated circuit device which is excellent in performance is constituted by building the buried channel MOSFET optimized in channel-surface concentration profile by a manufacturing method using a new gate oxide film forming method.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はMOS構造の電界効果
型半導体装置とその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect semiconductor device having a MOS structure and a method of manufacturing the same.

【0002】[0002]

【発明の属する技術分野】本発明は携帯機器等の電源電
圧管理用に用いられるボルテージレギュレータ、スィチ
ングレギュレータ、ボルテージデテクター等、および携
帯機器等の情報を無電源時にも保持する不揮発性メモリ
ー等の半導体集積回路を構成する半導体装置とその製造
方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage regulator, a switching regulator, a voltage detector, etc. used for power supply voltage management of portable equipment, and a nonvolatile memory etc. for retaining information of portable equipment etc. even when there is no power supply. The present invention relates to a semiconductor device that constitutes a semiconductor integrated circuit and a manufacturing method thereof.

【0003】[0003]

【従来の技術】従来から、半導体素子の高駆動化、低消
費電力化、低寄生容量化、低電圧化に関して、多くの研
究開発が進められている。MOSFETの高駆動化は、
ゲート電極の幅を小さくすることとソース、ドレイン寄
生抵抗を小さくすることによっておこなわれる。ゲート
電極の幅が小さくなるということは、その下のチャネル
領域の長さ、すなわち、チャネル長が小さくなるという
ことであり、このことは、チャネル領域をキャリヤが通
過するに要する時間を小さくすることとなり、結果的に
は高駆動化がもたらされる。しかしながら、そのことに
よって、別な問題(短チャネル効果)も生じる。その中
で最も重要なものはリーク電流の問題である。
2. Description of the Related Art Conventionally, much research and development has been conducted on high driving, low power consumption, low parasitic capacitance, and low voltage of semiconductor elements. Higher drive of MOSFET is
This is done by reducing the width of the gate electrode and reducing the source / drain parasitic resistance. The reduction in the width of the gate electrode means the reduction in the length of the channel region thereunder, that is, the channel length, which reduces the time required for carriers to pass through the channel region. And, as a result, higher driving is brought about. However, this also causes another problem (short channel effect). The most important of these is the problem of leakage current.

【0004】従来のような、十分に不純物濃度の大きな
ソースおよびドレインという不純物領域に、極性が反対
の不純物がドープされたチャネル領域がはさまれた構造
では、チャネル領域を縮小するにしたがって、ソースと
ドレインに印加される電圧によってチャネル領域と不純
物領域の境界付近の電界が大きくなる。その結果、MO
SFETの動作は極めて不安定になる。
In a conventional structure in which a channel region doped with an impurity having an opposite polarity is sandwiched between impurity regions of a source and a drain having a sufficiently high impurity concentration, the source is reduced as the channel region is reduced. The voltage applied to the drain increases the electric field near the boundary between the channel region and the impurity region. As a result, MO
The operation of the SFET becomes extremely unstable.

【0005】そのような問題点を解決する目的で提唱さ
れた、従来の技術としてのMOSFETの構造が、スペ
ーサーを用いたLDD(Lightly−Doped−Drain)とい
う構造である。これは、典型的構造は図8(D)に示さ
れる。図8(D)において、不純物濃度の高い領域20
3よりも浅く設けられた不純物濃度の低い領域213が
LDDと呼ばれる。このような領域を設けることによっ
て、チャネル領域と不純物領域の境界近傍の電界を小さ
くし、素子の動作を安定化させることが可能となった。
LDDは、通常、図8(A)〜(D)のように形成され
る。図8は、NMOSの例を示したがPMOSであって
も同様に形成される。最初に、P型の半導体基板201
上に酸化膜と導電性膜が形成され、これらはエッチング
されて、図8(A)に示すようにゲート絶縁膜202と
ゲート電極204となる。そして、このゲート電極20
4をマスクとして、自己整合(セルフアライン)的に、
例えば、イオン打ち込み法等によって、比較的不純物濃
度の低い(記号ではN−と表される)領域213が形成
される場合もある。
A conventional MOSFET structure proposed for the purpose of solving such a problem is an LDD (Lightly-Doped-Drain) structure using a spacer. This has a typical structure shown in FIG. 8 (D). In FIG. 8D, a region 20 having a high impurity concentration is used.
A region 213 provided shallower than 3 and having a low impurity concentration is called LDD. By providing such a region, it is possible to reduce the electric field near the boundary between the channel region and the impurity region and stabilize the operation of the device.
The LDD is usually formed as shown in FIGS. FIG. 8 shows an example of an NMOS, but the same is formed even if it is a PMOS. First, the P-type semiconductor substrate 201
An oxide film and a conductive film are formed thereover, and these are etched to form a gate insulating film 202 and a gate electrode 204 as shown in FIG. Then, this gate electrode 20
Using 4 as a mask, self-aligning
For example, a region 213 having a relatively low impurity concentration (represented by N- in the symbol) may be formed by an ion implantation method or the like.

【0006】ここで、ゲート電極204をマスクとして
自己整合(セルフアライン)的に、不純物濃度の低い領
域213と反対導電型イオンをイオン打ち込み法等によ
って、不純物濃度の低い領域213の下側に、不純物濃
度の低いポケットインプラ領域223が形成される。
Here, using the gate electrode 204 as a mask, in self-alignment (self-alignment), a region 213 having a low impurity concentration is ion-implanted with an opposite conductivity type ion to the lower side of the region 213 having a low impurity concentration. A pocket implantation region 223 having a low impurity concentration is formed.

【0007】次いで、この上にNSGやPSGのような
絶縁膜205が形成される。そして、この絶縁膜205
は、バイアスプラズマエッチのような異方性エッチング
法によって、除去されるが、異方性エッチングの結果、
ゲート電極の側面では絶縁膜205がエッチングされな
いで、図8(C)に示すような形状で残る。この残留物
をスペーサー206と称する。そして、このスペーサー
206をマスクとして、セルフアライン的に不純物濃度
の高い(記号ではN+と表される)領域203が形成さ
れる。そして、このN+型不純物領域がMOSFETの
ソース、ドレインとして用いられる。
Next, an insulating film 205 such as NSG or PSG is formed on this. Then, this insulating film 205
Is removed by an anisotropic etching method such as a bias plasma etch, but as a result of the anisotropic etching,
The insulating film 205 is not etched on the side surface of the gate electrode and remains in a shape as shown in FIG. This residue is called spacer 206. Then, using this spacer 206 as a mask, a region 203 having a high impurity concentration (represented by N + in the symbol) is formed in a self-aligning manner. The N + type impurity region is used as the source and drain of the MOSFET.

【0008】また、こうしたLDD構造以外にも、マス
クを用いたオフセット型LDD構造が知られている。こ
の従来の技術について以下に記載する。この従来の技術
では単結晶半導体基板上に形成した相補型MOSFET
装置(CMOS)に用いた場合を示す。まず、図9
(A)に示すように、P型半導体基板201上に、従来
の集積回路作製方法を使用して、N型ウェル207、フ
ィールド絶縁物208、N−型不純物領域211、N+
型不純物領域212、P+型不純物領域214、P−型
不純物領域215、ポケット領域(NMOS用)224
と同225(PMOS用)とリンがドープされたN型多
結晶シリコンのゲート電極216(NMOS用)と同2
17(PMOS用)を形成する。
Besides such an LDD structure, an offset LDD structure using a mask is known. This conventional technique will be described below. In this conventional technique, a complementary MOSFET formed on a single crystal semiconductor substrate
The case where it is used for a device (CMOS) is shown. First, FIG.
As shown in (A), an N-type well 207, a field insulator 208, an N − -type impurity region 211, and an N + are formed on a P-type semiconductor substrate 201 by using a conventional integrated circuit manufacturing method.
Type impurity region 212, P + type impurity region 214, P− type impurity region 215, pocket region (for NMOS) 224
And 225 (for PMOS) and the same as the gate electrode 216 (for NMOS) of N-type polycrystalline silicon doped with phosphorus.
17 (for PMOS) is formed.

【0009】その詳細な作製方法は以下の通りである。
まず、不純物濃度が1E15/cm3程度のP型シリコ
ンウエハーにBF2+イオンを打ち込み、いわゆるLO
COS法によって、チャネルストッパー210とフィー
ルド絶縁物208を形成する。さらにこれに、リンイオ
ンを注入し、1000℃で3〜10時間アニールして、
リンイオンを拡散、再分布させ、不純物濃度1E16c
m-3程度のN型ウェル207を形成する。
The detailed manufacturing method is as follows.
First, BF2 + ions are implanted into a P-type silicon wafer having an impurity concentration of about 1E15 / cm3, so-called LO
The channel stopper 210 and the field insulator 208 are formed by the COS method. Further, phosphorus ions are implanted into this and annealed at 1000 ° C. for 3 to 10 hours,
Diffusion and redistribution of phosphorus ions, impurity concentration 1E16c
An N-type well 207 of about m-3 is formed.

【0010】その後、熱酸化法によって、厚さ20〜1
00nmのゲート絶縁膜202と、減圧CVD法によっ
て、厚さ500nm、リン濃度1E21cm-3の多結晶
シリコン膜を形成し、これをパターニングして、ゲート
電極となるべき部分216および217を形成し、熱酸
化等によりゲート電極となるべき部分216および21
7の上方部側壁部に酸化膜233を形成する。
After that, a thickness of 20 to 1 is obtained by a thermal oxidation method.
A gate insulating film 202 having a thickness of 00 nm and a polycrystalline silicon film having a thickness of 500 nm and a phosphorus concentration of 1E21 cm −3 are formed by a low pressure CVD method, and this is patterned to form portions 216 and 217 to be gate electrodes, Portions 216 and 21 to be gate electrodes due to thermal oxidation or the like
An oxide film 233 is formed on the sidewall of the upper portion of 7.

【0011】そして、ゲート電極となるべき部分および
必要によっては他のマスクを用いて、イオン注入法によ
り、不純物濃度1E18cm-3のN−型不純物領域21
1と必要に応じて不純物濃度1E17cm-3程度のポケ
ット領域224を形成し、さらに不純物濃度1E18c
m-3のP−型不純物領域214と必要に応じて不純物濃
度1E17cm-3程度のポケット領域225を作製す
る。このようにして図9(A)を得る。
Then, an N-type impurity region 21 having an impurity concentration of 1E18 cm -3 is formed by ion implantation using a portion to be a gate electrode and another mask if necessary.
1 and a pocket region 224 having an impurity concentration of about 1E17 cm −3 is formed if necessary, and the impurity concentration of 1E18c is further added.
An m −3 P− type impurity region 214 and, if necessary, a pocket region 225 having an impurity concentration of about 1E17 cm −3 are formed. In this way, FIG. 9A is obtained.

【0012】次いで、図9(B)のようにレジストマス
ク234を用いて再びイオン注入法によって、N+型の
不純物領域212とレジストマスク235を用いてP+
型の不純物領域214をゲート電極となるべき部分21
6および217と間隔を空けて形成する。いずれの不純
物領域も不純物濃度は1E21cm-3程度とする。
Next, as shown in FIG. 9B, the resist mask 234 is used again to perform ion implantation, and the N + type impurity region 212 and the resist mask 235 are used to form P +.
21 where the impurity region 214 of the mold is to be the gate electrode
6 and 217, spaced apart. The impurity concentration of each impurity region is about 1E21 cm −3.

【0013】ここでN+型の不純物領域212およびP
+型の不純物領域214とゲート電極となるべき部分2
16および217との間隔は、前出のスペーサーを用い
たLDD構造の場合とは異なり、広く設定できる。この
ためドレイン印可電圧7Vの場合は0.5〜1.0um
程度、10Vの場合は0.7〜2.0um程度、36V
の場合は2.0〜5.0um程度に設定されていた。
Here, N + type impurity regions 212 and P
+ Type impurity region 214 and a portion 2 to be a gate electrode
The distance between 16 and 217 can be set wide, unlike the case of the LDD structure using the spacer described above. Therefore, when the drain applied voltage is 7V, 0.5 to 1.0um
In case of 10V, 0.7-2.0um, 36V
In the case of, it was set to about 2.0 to 5.0 um.

【0014】最後に、一般の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層220を形成す
る。リンガラス層220の形成には、例えば、減圧CV
D法を用いればよい。材料ガスとしては、モノシランS
iH4と酸素O2とホスフィンPH3を用い、450℃
で反応させて得られる。
Finally, a phosphorous glass layer 220 is formed as an interlayer insulator as in the case of manufacturing a general integrated circuit. For forming the phosphor glass layer 220, for example, a reduced pressure CV is used.
The method D may be used. As material gas, monosilane S
Using iH4, oxygen O2 and phosphine PH3, 450 ℃
It is obtained by reacting with.

【0015】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極221を形成する。こうして、図9
(C)に示されるような相補型MOS装置が完成する。
After that, a hole for forming an electrode is opened in the interlayer insulating film to form an aluminum electrode 221. Thus, FIG.
The complementary MOS device as shown in (C) is completed.

【0016】[0016]

【発明が解決しようとする課題】しかしながら、従来の
N型ゲート電極とスペーサーを用いたLDD構造の問題
点は、ゲート長を小さくすることによるリーク電流の増
加の問題と埋め込みチャネル構造でのチャネル表面リー
クの問題である。特に電源電圧制御用集積回路の場合、
埋め込みチャネル(ここでは、P型MOSFET)にお
いてその傾向が顕著である。
However, the problems of the conventional LDD structure using the N-type gate electrode and the spacer are that the leakage current increases by reducing the gate length and the channel surface in the buried channel structure. It's a leak issue. Especially in the case of integrated circuits for power supply voltage control,
The tendency is remarkable in the buried channel (here, P-type MOSFET).

【0017】短チャネル化によって、動作速度を向上さ
せたとしても、リーク電流が大きければ、短チャネル化
の効果は無意味となってしまう。リーク電流を低減させ
るには、ポケットインプラやパンチスルー防止用インプ
ラ等の不純物注入技術を用いてドレイン−チャネル領域
間の空乏層の広がりを抑制する方法が良く採用されてい
るが、それとて、電源電圧が大きいと(10V以上)、
チャネル表面リークの多い埋め込みチャネル(ここで
は、P型MOSFET)の場合、ゲート電極の長さが
2.0μm程度以下となる状況では限界となることが予
想される。
Even if the operating speed is improved by shortening the channel, if the leak current is large, the effect of shortening the channel becomes meaningless. In order to reduce the leakage current, a method of suppressing the expansion of the depletion layer between the drain and channel regions by using an impurity implantation technique such as pocket implanter or punch through implanter is often adopted. When the voltage is large (10V or more),
In the case of a buried channel (here, a P-type MOSFET) with a large amount of channel surface leakage, it is expected to reach its limit when the length of the gate electrode is about 2.0 μm or less.

【0018】また従来のレジストマスクを用いたオフセ
ット型LDD構造の場合も問題点はゲート長を小さくす
ることによるリーク電流の増加の問題と埋め込みチャネ
ル構造でのチャネル表面リークの問題である。特に電源
電圧制御用集積回路の場合、埋め込みチャネル(ここで
は、P型MOSFET)においてその傾向が顕著であ
る。
Also, in the case of the offset type LDD structure using the conventional resist mask, the problem is that the leak current is increased by reducing the gate length and the channel surface leak in the buried channel structure. Particularly in the case of the integrated circuit for controlling the power supply voltage, the tendency is remarkable in the buried channel (here, P-type MOSFET).

【0019】短チャネル化によって、動作速度を向上さ
せたとしても、リーク電流が大きく、ゲート電極の抵抗
が大きければ、短チャネル化の効果は無意味となってし
まう。リーク電流を低減させるには、ポケットインプラ
やパンチスルー防止用インプラ等の不純物注入技術を用
いてドレイン−チャネル領域間の空乏層の広がりを抑制
する方法が良く採用されているが、それとて、電源電圧
が大きいと(10V以上)、チャネル表面リークの多い
埋め込みチャネル(ここでは、P型MOSFET)の場
合、ゲート電極の長さが1.0μm程度以下となる状況
では限界となることが予想される。
Even if the operating speed is improved by shortening the channel, if the leak current is large and the resistance of the gate electrode is large, the effect of shortening the channel becomes meaningless. In order to reduce the leakage current, a method of suppressing the expansion of the depletion layer between the drain and channel regions by using an impurity implantation technique such as pocket implanter or punch through implanter is often adopted. When the voltage is high (10 V or more), it is expected that the buried channel (P-type MOSFET in this case) having a large amount of channel surface leakage will reach its limit when the length of the gate electrode is about 1.0 μm or less. .

【0020】埋め込みチャネルについて簡単に説明す
る。従来ゲート電極として用いられてきたN型ポリシリ
コンは、P型MOSFETの場合、N型ウェルとの仕事
関数の差のため、しきい値電圧が負方向に非常に大きく
(約−1V程度)、しきい値制御用の不純物注入を行わ
ないと、インバータ回路等を構成する場合(CMOSを
構成する場合)、N型MOSFETとのバランスが悪く
なり、反転電圧が電源電圧の中心から大きくずれ、回路
動作のマージンが著しく低くなる。また、しきい値電圧
値が大きいため、N型MOSFETとP型MOSFET
のしきい値の絶対値の和より大きな値が必要となる電源
電圧を低電圧化することが困難となる。このため、一般
的にしきい値制御用の不純物注入でしきい値電圧の低減
化を行っている。しかし、チャネル領域の不純物濃度を
低下させる方向のしきい値制御用の不純物注入を行う
と、MOSFETのチャネルはチャネル領域表面より基
板内部に少し埋め込まれた領域に形成され(埋め込みチ
ャネル)、チャネル領域最表面に表面空乏領域が形成さ
れる。この場合、チャネル形成後は、同じチャネル長で
むしろ表面チャネルより駆動能力が大きくなるが、チャ
ネル形成前は、同じチャネル長で表面チャネルよりしき
い値電圧以下のゲートバイアス(0V)のチャネルリー
クが(サブスレショルド特性)が著しく劣化する。駆動
能力が高いのは、チャネルが最表面(Si−SiO2界
面)に形成されていないためであり、サブスレショルド
特性が悪いのは、チャネル領域最表面(Si−SiO2
界面)とチャネルとの間に空乏層が形成されているため
である。
The buried channel will be briefly described. In the case of a P-type MOSFET, the N-type polysilicon that has been conventionally used as a gate electrode has a very large threshold voltage in the negative direction (about -1 V) due to the difference in work function from that of the N-type well. If the impurity is not implanted for controlling the threshold value, the balance with the N-type MOSFET becomes poor when the inverter circuit or the like is formed (when the CMOS is formed), and the inversion voltage largely deviates from the center of the power supply voltage. The operation margin is significantly reduced. In addition, since the threshold voltage value is large, N-type MOSFET and P-type MOSFET
It becomes difficult to lower the power supply voltage that requires a value larger than the sum of the absolute values of the threshold values of. Therefore, the threshold voltage is generally reduced by implanting impurities for controlling the threshold value. However, when the impurity implantation for controlling the threshold value in the direction of decreasing the impurity concentration of the channel region is performed, the channel of the MOSFET is formed in a region slightly buried inside the substrate from the surface of the channel region (buried channel), and the channel region A surface depletion region is formed on the outermost surface. In this case, after the channel is formed, the driving capability is larger than that of the surface channel with the same channel length, but before the channel is formed, channel leakage of a gate bias (0 V) lower than the threshold voltage of the surface channel with the same channel length is generated. (Subthreshold characteristic) is significantly deteriorated. The driving capability is high because the channel is not formed on the outermost surface (Si-SiO2 interface), and the poor subthreshold characteristics are the channel region outermost surface (Si-SiO2 interface).
This is because a depletion layer is formed between the interface) and the channel.

【0021】以上説明してきたように、スペーサーを用
いたLDD構造、マスクを用いたオフセット型LDD構
造ともに、ポケットインプラ等のショートチャネル効果
を抑制させる技術を用いてある程度まで短チャネル化を
実現しても、特に高電圧駆動において、チャネル領域表
面にチャネルが形成される表面チャネル型に比べ、埋め
込みチャネル型は、サブスレショルド特性が劣化し、短
チャネル化に限界があった。
As described above, in both the LDD structure using a spacer and the offset LDD structure using a mask, the technique of suppressing the short channel effect such as pocket implantation is used to realize a short channel to some extent. However, especially in high voltage driving, the buried channel type has a lower subthreshold characteristic than the surface channel type in which a channel is formed on the surface of the channel region, and there is a limit to shortening the channel.

【0022】[0022]

【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。
In order to solve the above-mentioned problems, the present invention uses the following means.

【0023】[0023]

【発明の実施の形態】ここまでに説明してきたように、
本発明では、P型MOSFETがN型MOSFETに比
べて比較的多く使用される半導体集積回路装置におい
て、埋め込みチャネル型MOSFET(ここでは、P型
MOSFET)のチャネル領域最表面の基板濃度を濃く
形成し、チャネル領域上部の表面空乏層幅を薄く形成
し、リーク電流を低減させ短チャネル化を容易にし、そ
の駆動能力の向上を促進させたものである。
BEST MODE FOR CARRYING OUT THE INVENTION As described above,
According to the present invention, in the semiconductor integrated circuit device in which the P-type MOSFET is used relatively more frequently than the N-type MOSFET, the substrate concentration on the outermost surface of the channel region of the buried channel-type MOSFET (here, P-type MOSFET) is formed to be high. The width of the surface depletion layer in the upper part of the channel region is formed thin to reduce the leak current, facilitate the shortening of the channel, and promote the improvement of its driving capability.

【0024】前述してきたように、埋め込みチャネル構
造(N型ゲート電極を有するPMOSFETにしきい値
制御用表面不純物注入を行った構造)の場合、しきい値
電圧以上のゲートバイアスが印可されると、図1に示し
たような断面構造となる。これは、図2に示したような
エネルギーバンドが生じているためである。これは、N
型ゲート電極104とNwell123との仕事関数の
差によるものである。
As described above, in the case of the buried channel structure (the structure in which the PMOSFET having the N-type gate electrode is subjected to the surface impurity implantation for threshold control), when the gate bias above the threshold voltage is applied, The cross sectional structure is as shown in FIG. This is because the energy band shown in FIG. 2 is generated. This is N
This is due to the difference in work function between the mold gate electrode 104 and the Nwell 123.

【0025】MOSFETのON/OFFは、ゲート電
極に印可されたバイアスが、電界としてソース/ドレイ
ン間のチャネル領域の半導体基板の導電型を変化させ、
チャネルを発生させるか/チャネルを消滅させるかによ
り生じており、チャネルを発生させるゲートバイアスが
しきい値と呼ばれる値である。そして、ゲートバイアス
がOFF電圧からしきい値電圧までの領域がサブスレシ
ョルド領域と呼ばれ、OFFからONへ急峻に変化する
程、優れたサブスレショルド特性であり、それを定量化
した指標がサブスレショルドスイング(S)と呼ばれる
ゲート電圧(VG)とドレイン電流の対数(LOG I
D)の傾き(VG/LOG ID[mV/decade])
である。つまり、ゲート電界が直接的にチャネル発生場
所に伝わる程、サブスレショルドスイング(S)は小さ
くなる。
To turn on / off the MOSFET, the bias applied to the gate electrode changes the conductivity type of the semiconductor substrate in the channel region between the source / drain as an electric field,
It occurs depending on whether the channel is generated or the channel is extinguished, and the gate bias that generates the channel is a value called a threshold value. The region where the gate bias is from the OFF voltage to the threshold voltage is called the sub-threshold region, and the more rapidly it changes from OFF to ON, the more excellent the sub-threshold characteristic, and the quantified index is the sub-threshold characteristic. Swing (S) Logarithm of gate voltage (VG) and drain current (LOG I
D) slope (VG / LOG ID [mV / decade])
Is. That is, the sub-threshold swing (S) becomes smaller as the gate electric field is directly transmitted to the channel generation place.

【0026】表面チャネル構造の場合、チャネル領域最
表面に発生するチャネルの電位は、ゲート電極と半導体
基板最表面との間のゲート絶縁膜容量(キャパシタン
ス)、および、チャネルとチャネル下側の半導体基板と
の間の空乏層容量(キャパシタンス)、このふたつの容
量による結合比で決定される。つまりゲート絶縁膜容量
が大きく(薄膜、高誘電率)、基板側空乏層容量が小さ
い(厚幅空乏層、低誘電率)程、Sは小さくなる。
In the case of the surface channel structure, the potential of the channel generated on the outermost surface of the channel region is determined by the gate insulating film capacitance (capacitance) between the gate electrode and the outermost surface of the semiconductor substrate, and the channel and the semiconductor substrate below the channel. It is determined by the depletion layer capacitance (capacitance) between and, and the coupling ratio by these two capacitances. That is, the larger the gate insulating film capacitance (thin film, high dielectric constant) and the smaller the substrate-side depletion layer capacitance (thick width depletion layer, low dielectric constant), the smaller S becomes.

【0027】一方、埋め込みチャネル構造の場合、チャ
ネル領域内部に発生するチャネルの電位は、ゲート電極
と半導体基板最表面との間のゲート絶縁膜容量(キャパ
シタンス)、半導体基板最表面とチャネルとの間の表面
空乏層容量(キャパシタンス)、および、チャネルとチ
ャネル下側の半導体基板との間の空乏層容量(キャパシ
タンス)、この三つの容量による結合比で決定される。
ゲート絶縁膜容量が大きく(薄膜、高誘電率)、基板側
空乏層容量が小さい(厚幅空乏層、低誘電率)だけで
は、Sの低減化には限界が生じる。つまり、表面空乏層
幅をも薄膜化し、高容量化するとさらにSの低減化可能
となり、ひいてはリーク電流の低減化、そして、チャネ
ル長の縮小化、さらに、それらによって、埋め込みチャ
ネル構造のMOSFET(ここでは、PMOSFET)
の本質的な、高駆動化が実現できる。
On the other hand, in the case of the buried channel structure, the potential of the channel generated in the channel region is determined by the gate insulating film capacitance (capacitance) between the gate electrode and the outermost surface of the semiconductor substrate and between the outermost surface of the semiconductor substrate and the channel. The surface depletion layer capacitance (capacitance) and the depletion layer capacitance (capacitance) between the channel and the semiconductor substrate below the channel are determined by the coupling ratio of these three capacitances.
Only when the gate insulating film capacitance is large (thin film, high dielectric constant) and the substrate-side depletion layer capacitance is small (thick width depletion layer, low dielectric constant), there is a limit in reducing S. In other words, if the surface depletion layer width is also made thin and the capacity is increased, it is possible to further reduce S, which in turn reduces the leakage current and the channel length. Then, PMOSFET)
In essence, high drive can be realized.

【0028】以下に、この発明の実施例を図面に基づい
て説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0029】この実施例では単結晶半導体基板上に形成
した埋め込みチャネル型MOSFET装置(ここでは、
PMOSFET)に本発明を用いた場合を示す。本実施
例の製造方法を図3に示す。まず、半導体基板101上
に、従来の集積回路作製方法を使用して、N型ウェル1
23、素子分離酸化膜110が設けられている。
In this embodiment, a buried channel type MOSFET device formed on a single crystal semiconductor substrate (here,
The case where the present invention is used for PMOSFET) is shown. The manufacturing method of this example is shown in FIG. First, an N-type well 1 is formed on a semiconductor substrate 101 by using a conventional integrated circuit manufacturing method.
23, an element isolation oxide film 110 is provided.

【0030】その詳細な作製方法は以下の通りである。
半導体基板101表面付近にリンイオンを注入し、10
00〜1175℃で3〜20時間アニールして、リンイ
オンを拡散、再分布させ、不純物濃度1E16cm-3程
度のN型ウェル123を形成する。引き続き、窒化膜等
でパターンニングした後、いわゆるLOCOS法によっ
て、素子分離酸化膜110を形成する。
The detailed manufacturing method is as follows.
By implanting phosphorus ions near the surface of the semiconductor substrate 101,
Annealing is performed at 00 to 1175 ° C. for 3 to 20 hours to diffuse and redistribute phosphorus ions to form an N-type well 123 having an impurity concentration of about 1E16 cm −3. Subsequently, after patterning with a nitride film or the like, an element isolation oxide film 110 is formed by a so-called LOCOS method.

【0031】その後、犠牲酸化膜124を形成した後、
所望のチャネル領域へのしきい値電圧制御用のボロンイ
オンあるいはBF2イオン注入により、チャネルドープ
注入領域112を形成する。
After forming the sacrificial oxide film 124,
A channel dope implantation region 112 is formed by implanting boron ions or BF2 ions for controlling a threshold voltage into a desired channel region.

【0032】この後、図4に示したように、犠牲酸化膜
124を除去した後、ゲート酸化膜を形成し、引き続き
追加酸化を行う。
After that, as shown in FIG. 4, after removing the sacrificial oxide film 124, a gate oxide film is formed, and then additional oxidation is performed.

【0033】その詳細な作製方法は以下の通りである。
ゲート酸化膜を所望の膜厚(例えば、5nmから40n
m程度、実使用上ゲート酸化膜に印可される電界が4M
V/cm以下となるような膜厚)で形成した後、引き続
き熱酸化を実施する。こうして追加酸化されたゲート酸
化膜113が形成される。
The detailed manufacturing method is as follows.
The gate oxide film has a desired film thickness (for example, 5 nm to 40 n).
m, the electric field applied to the gate oxide film is 4M in actual use
After the film is formed to have a film thickness of V / cm or less), thermal oxidation is subsequently performed. In this way, the gate oxide film 113 additionally oxidized is formed.

【0034】この引き続き実施された熱酸化工程は、2
0オーム−cm程度の抵抗を有するP型半導体基板上で
3nmから15nm程度の膜厚が形成される程度にする
か、あるいはトータルのゲート酸化膜厚(事前に設けら
れたゲート酸化膜厚にこの熱酸化で追加された膜厚を合
わせたゲート酸化膜厚)が1nmから10nm程度増加
する程度とする。
This subsequent thermal oxidation step consists of 2
A film thickness of about 3 nm to 15 nm is formed on a P-type semiconductor substrate having a resistance of about 0 ohm-cm, or the total gate oxide film thickness (the gate oxide film thickness provided in advance is It is assumed that the gate oxide film thickness (including the film thickness added by the thermal oxidation) increases from about 1 nm to about 10 nm.

【0035】この熱酸化工程により、チャネルドープ注
入領域112の最表面部分が酸化され、酸化された部分
のリンが最表面部分に偏析され、また酸化された部分近
傍のボロンが酸化膜に取り込まれ、最表面部分のトータ
ルの不純物濃度(N型不純物濃度)が高くなる。
By this thermal oxidation step, the outermost surface portion of the channel dope injection region 112 is oxidized, phosphorus in the oxidized portion is segregated in the outermost surface portion, and boron in the vicinity of the oxidized portion is taken into the oxide film. , The total impurity concentration (N-type impurity concentration) in the outermost surface portion becomes high.

【0036】この引き続き実施される熱酸化工程により
酸化されたチャネルドープ注入領域112の膜厚は、増
加したゲート酸化膜厚の45%程度である。
The film thickness of the channel dope injection region 112 oxidized by the subsequent thermal oxidation process is about 45% of the increased gate oxide film thickness.

【0037】また、この引き続き実施される熱酸化工程
は、事前のゲート酸化膜を形成するための熱酸化部分の
工程が終了した後、熱酸化炉から取り出すことなく実施
することが望ましい。しかし、事前のゲート酸化工程終
了後、熱酸化炉から一旦取り出し、その他の工程終了後
に、実施しても同様の効果が得られる。さらに、事前の
ゲート酸化工程終了後、熱酸化炉から一旦取り出し、そ
の他の工程終了後にこの熱酸化工程を実施する場合、酸
化前洗浄を行っても同様の効果が得られる。酸化前洗浄
は、事前に形成されたゲート酸化膜を多少エッチングし
ても、しなくても、本質的には効果は同様であるが、追
加酸化によって酸化されるチャネルドープ注入領域11
2の膜厚が、エッチング量によって変化するので、最適
なエッチング量を選択する必要がある。
Further, it is desirable that the subsequent thermal oxidation step is performed without taking out from the thermal oxidation furnace after the step of the thermal oxidation portion for forming the gate oxide film in advance is completed. However, the same effect can be obtained even if the gate oxidization process is completed in advance and then taken out from the thermal oxidization furnace, and after the other processes are completed. Furthermore, when the pre-oxidation cleaning is carried out when the gate oxidation process is once taken out from the thermal oxidation furnace and the thermal oxidation process is carried out after the other processes are completed, the same effect can be obtained. The pre-oxidation clean has essentially the same effect with or without some etching of the preformed gate oxide, but the channel dope implant region 11 is oxidized by additional oxidation.
Since the film thickness of 2 varies depending on the etching amount, it is necessary to select the optimum etching amount.

【0038】またさらに、ここで引き続き実施される熱
酸化工程により酸化されるチャネルドープ注入領域11
2の膜厚は非常に薄膜であるため、通常の酸化工程を用
いるとサブスレショルド特性が大きくばらつく可能性が
ある。そのため、この酸化工程は、窒素ガス等で非常に
希釈した酸化条件を用いるか、あるいは低温で酸化速度
を低くして実施することが望ましい。例えば、熱酸化炉
内の酸化時の窒素ガス流量を酸素の100倍から300
倍程度にする。この場合、水素ガスも同時に用いたウエ
ット酸化の方が効果的である。低温酸化を用いる場合
は、酸化膜質の低下が懸念されるので、低くとも850
℃以上の温度で酸化することが望ましい。
Furthermore, the channel dope implantation region 11 is oxidized by the thermal oxidation process that is subsequently performed here.
Since the film thickness of 2 is very thin, the subthreshold characteristics may vary greatly if a normal oxidation process is used. Therefore, it is desirable to carry out this oxidation step using oxidation conditions that are extremely diluted with nitrogen gas or the like, or at a low temperature with a low oxidation rate. For example, the flow rate of nitrogen gas during oxidation in the thermal oxidation furnace is 100 times to 300 times that of oxygen.
About double. In this case, wet oxidation using hydrogen gas at the same time is more effective. When low temperature oxidation is used, the quality of the oxide film may be deteriorated.
It is desirable to oxidize at a temperature of ℃ or more.

【0039】また、酸化前洗浄もエッチング量のバラツ
キがサブスレショルド特性に弊害をもたらす可能性があ
るので、洗浄液濃度を希釈してエッチングレートを低く
抑えることが望ましい。
In the pre-oxidation cleaning as well, variations in the etching amount may adversely affect the subthreshold characteristics. Therefore, it is desirable to dilute the cleaning solution concentration to keep the etching rate low.

【0040】また、ここまでは、犠牲酸化124を通し
てしきい値制御用P型不純物注入を行った場合について
記述したが、犠牲酸化124を除去した後にゲート酸化
工程を実施し、その後、しきい値制御用P型不純物注入
を実施し、さらにその後、前述してきた、熱酸化工程を
実施した場合、本発明の効果はより顕著になる。
Up to this point, the case where the P-type impurity for controlling the threshold value is implanted through the sacrificial oxidation 124 has been described. However, after the sacrificial oxidation 124 is removed, a gate oxidation process is performed, and then the threshold value is changed. The effect of the present invention becomes more remarkable when the control P-type impurity implantation is performed and then the above-described thermal oxidation step is performed.

【0041】こうして形成されたチャネル領域縦方向の
表面不純物濃度プロファイルを図5に示した。各領域の
不純物濃度は、しきい値制御用P型不純物注入領域程度
よりも深い領域は、Nwell123の濃度、しきい値
制御用P型不純物注入領域からチャネルが形成される深
さまでの領域はNwell123濃度からしきい値制御
用P型不純物濃度を引いた濃度、チャネル最表面領域は
ゲート酸化後に引き続き実施された熱酸化によりN型不
純物が局所的に濃くなった濃度、が現れている。一方、
従来の製造方法で形成されたチャネル領域縦方向の表面
不純物濃度プロファイルを図6に示した。図5に比べ
て、最表面部分の不純物濃度に著しい差が見られる。
The surface impurity concentration profile in the vertical direction of the channel region thus formed is shown in FIG. The impurity concentration of each region is Nwell 123 in a region deeper than the threshold control P-type impurity implantation region, and Nwell123 in a region from the threshold control P-type impurity implantation region to the depth where the channel is formed. A concentration obtained by subtracting the P-type impurity concentration for threshold control from the concentration, and a concentration in which the N-type impurity is locally concentrated in the outermost surface region of the channel by the thermal oxidation that is subsequently performed after the gate oxidation appears. on the other hand,
FIG. 6 shows the surface impurity concentration profile in the vertical direction of the channel region formed by the conventional manufacturing method. As compared with FIG. 5, a remarkable difference is seen in the impurity concentration in the outermost surface portion.

【0042】この後、図7に示したように、減圧CVD
法等による厚さ100〜500nmのポリシリコン膜形
成と、リンイオン注入あるいはリンのプリデポジション
によるN型ポリシリコン膜形成と、パターニングにより
ゲート電極104の形成をおこなう。そして、熱酸化法
あるいは減圧CVD法等を用いてゲート電極104の上
部、側壁部、半導体基板表面部等に酸化膜形成する。
Thereafter, as shown in FIG. 7, low pressure CVD
A polysilicon film having a thickness of 100 to 500 nm is formed by a method or the like, an N-type polysilicon film is formed by phosphorus ion implantation or phosphorus predeposition, and a gate electrode 104 is formed by patterning. Then, an oxide film is formed on the upper portion, side wall portion, semiconductor substrate surface portion, etc. of the gate electrode 104 by using a thermal oxidation method, a low pressure CVD method or the like.

【0043】ここで、N型ポリシリコン膜上へのスパッ
タ法等による厚さ100〜200nm程度のタングステ
ンシリサイド膜の形成と、タングステンシリサイド膜上
への、減圧CVD法等による厚さ100〜300nm程
度の酸化膜形成を行う場合もある。この後、ゲート電極
104および必要によっては他のマスクを用いて、不純
物濃度1E18cm−3程度のP−型不純物領域125
と不純物濃度1E17cm−3程度のポケット領域12
6を形成する。
Here, a tungsten silicide film having a thickness of about 100 to 200 nm is formed on the N-type polysilicon film by sputtering or the like, and a thickness of about 100 to 300 nm on the tungsten silicide film by low pressure CVD or the like. The oxide film may be formed. After that, the P− type impurity region 125 having an impurity concentration of about 1E18 cm −3 is formed by using the gate electrode 104 and another mask if necessary.
And a pocket region 12 having an impurity concentration of about 1E17 cm-3
6 is formed.

【0044】ここで、ポケット領域126は、P−型不
純物領域125の不純物濃度の1/10程度で形成した
場合、チャネル長縮小化によるそのリーク特性と駆動能
力とのトレードオフの関係が最適値となる。これは、チ
ャネル方向への空乏層の広がりとP−型不純物領域12
5の抵抗値との関係において、最適値が得られるためで
ある。
Here, when the pocket region 126 is formed at about 1/10 of the impurity concentration of the P-type impurity region 125, the trade-off relationship between the leak characteristic and the driving capability due to the channel length reduction is the optimum value. Becomes This is because the depletion layer spreads in the channel direction and the P− type impurity region 12
This is because the optimum value is obtained in relation to the resistance value of 5.

【0045】次に、ここでは図示しないが、CVD法等
で酸化膜を300〜600nm程度形成した後、異方性
エッチングを行うことによりゲート電極の側壁に酸化膜
スペーサーを形成する場合がある。この場合、スペーサ
ーを用いたLDD構造のPMPSFETが最終的に得ら
れる。
Although not shown here, an oxide film spacer may be formed on the side wall of the gate electrode by anisotropic etching after forming an oxide film of about 300 to 600 nm by a CVD method or the like. In this case, an LDD-structured PMPS FET using a spacer is finally obtained.

【0046】また、ここでは図示しないが、フォトレジ
ストをゲート電極上とゲート電極から0.2マイクロメ
ーターから2.0マイクロメーター程度オーバーサイズ
した領域に形成する場合がある。この場合、オフセット
型LDD構造のPMPSFETが最終的に得られる。
Although not shown here, a photoresist may be formed on the gate electrode and in a region oversized by 0.2 μm to 2.0 μm from the gate electrode. In this case, the PMPS FET having the offset LDD structure is finally obtained.

【0047】次いで、再びイオン注入法によって、P+
型の不純物領域127を形成する。不純物濃度は1E2
1cm−3程度とする。このようにして図7を得る。
Then, by ion implantation again, P +
A type impurity region 127 is formed. Impurity concentration is 1E2
It is about 1 cm −3. In this way, FIG. 7 is obtained.

【0048】最後に、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層等の層間絶縁膜を
形成する。リンガラス層の形成には、例えば、減圧CV
D法を用いればよい。材料ガスとしては、モノシランS
iH4と酸素O2とホスフィンPH3を用い、450℃
で反応させて得られる。
Finally, an interlayer insulating film such as a phosphorus glass layer is formed as an interlayer insulator as in the case of manufacturing a conventional integrated circuit. For forming the phosphorus glass layer, for example, a reduced pressure CV
The method D may be used. As material gas, monosilane S
Using iH4, oxygen O2 and phosphine PH3, 450 ℃
It is obtained by reacting with.

【0049】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極を形成する。こうして、埋め込みチャネ
ル型MOSFET装置が完成する。
After that, a hole for forming an electrode is opened in the interlayer insulating film to form an aluminum electrode. Thus, the buried channel MOSFET device is completed.

【0050】こうして得られたPMOSFETはN型ポ
リシリコンをゲート電極に用いているにもかかわらず、
従来の埋め込みチャネルP型MOSFETに比べて、そ
のサブスレショルド特性に優れ、リーク電流と駆動能力
のパフォーマンスに優れている。特にチャネル長を縮小
する場合のソース、ドレイン間リーク電流を著しく低減
でき、微細化、さらには高駆動化を容易にした。
Although the PMOSFET thus obtained uses N-type polysilicon for the gate electrode,
Compared with the conventional buried channel P-type MOSFET, the sub-threshold characteristic is excellent, and the leakage current and the driving ability are excellent. In particular, when the channel length is reduced, the leak current between the source and drain can be remarkably reduced, which facilitates miniaturization and higher driving.

【0051】[0051]

【発明の効果】本発明によって得られたPMOSFET
はN型ポリシリコンをゲート電極に用いている埋め込み
チャネル構造であるにもかかわらず、従来の埋め込みチ
ャネルP型MOSFETに比べて、そのサブスレショル
ド特性が優れているため、特にチャネル長を縮小する場
合のソース、ドレイン間リーク電流を著しく低減でき、
微細化、さらには高駆動化を容易にした。
The PMOSFET obtained according to the present invention
Is a buried channel structure in which N-type polysilicon is used for the gate electrode, but its subthreshold characteristics are superior to those of the conventional buried-channel P-type MOSFET. Therefore, especially when the channel length is reduced. The leakage current between the source and drain of
We have made it easier to miniaturize and drive higher.

【0052】さらに本発明は、しきい値電圧の低電圧化
によって、今後進展すると考えられる超低電力化に対し
て有効な方法である。
Furthermore, the present invention is an effective method for ultra-low power consumption, which is expected to progress in the future by lowering the threshold voltage.

【0053】また、ボルテージレギュレータ用半導体集
積回路装置においては、P型MOSFETが占める面積
比率が著しく大きい。このため、P型MOSFETが高
駆動化、小型化することによる面積縮小に効果(コスト
低減効果)は著しい。
In the voltage regulator semiconductor integrated circuit device, the area ratio occupied by the P-type MOSFET is extremely large. For this reason, the effect (cost reduction effect) on the area reduction due to the high drive and miniaturization of the P-type MOSFET is remarkable.

【0054】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。また、実施例ではNwe
ll中にN型ゲート電極を有し、しきい値調整用にP型
不純物導入を行うPMOSFETの作製工程について記
述したが、Pwell中にP型ゲート電極を有し、しき
い値調整用にN型不純物導入を行うNMOSFETの作
製工程にも本発明は適用できる。さらに、デプレッショ
ン型と呼ばれる、Pwell中にN型ゲート電極を有
し、しきい値調整用にN型不純物導入を行うNMOSF
ETの作製工程や、Nwell中にP型ゲート電極を有
し、しきい値調整用にP型不純物導入を行うPMOSF
ETの作製工程にも適用できる。
Although the present invention has been mainly described with respect to a silicon-based semiconductor device, it is obvious that the present invention can be applied to a semiconductor device using another material such as germanium, silicon carbide, or gallium arsenide. Further, in the embodiment, Nwe
The manufacturing process of a PMOSFET having an N-type gate electrode in 11 and introducing a P-type impurity for threshold adjustment has been described. However, a P-well has a P-type gate electrode in the well and an N-type gate electrode for threshold adjustment. The present invention can be applied to the manufacturing process of an NMOSFET in which a type impurity is introduced. Further, an NMOSF called a depletion type which has an N-type gate electrode in a Pwell and introduces an N-type impurity for threshold adjustment.
A PMOSF having a P-type gate electrode in the Nwell and a P-type impurity introduction for threshold adjustment
It can also be applied to the manufacturing process of ET.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の埋め込みチャネル型トランジスタの概
略断面図である。
FIG. 1 is a schematic cross-sectional view of a buried channel type transistor of the present invention.

【図2】埋め込みチャネル型トランジスタ概念エネルギ
ーバンド図。
FIG. 2 is a conceptual energy band diagram of a buried channel type transistor.

【図3】本発明の埋め込みチャネル型トランジスタの製
造工程順概略断面図である。
FIG. 3 is a schematic cross-sectional view in order of the manufacturing steps of the buried channel transistor of the present invention.

【図4】本発明の埋め込みチャネル型トランジスタの製
造工程順概略断面図である。
FIG. 4 is a schematic cross-sectional view in order of the manufacturing steps of the buried channel type transistor of the present invention.

【図5】本発明の埋め込みチャネル型トランジスタの表
面不純物濃度プロファイル図である。
FIG. 5 is a surface impurity concentration profile diagram of a buried channel type transistor of the present invention.

【図6】従来の埋め込みチャネル型トランジスタの表面
不純物濃度プロファイル図である。
FIG. 6 is a surface impurity concentration profile diagram of a conventional buried channel transistor.

【図7】本発明の埋め込みチャネル型トランジスタの製
造工程順概略断面図である。
FIG. 7 is a schematic cross-sectional view in order of the manufacturing steps of the buried channel transistor of the present invention.

【図8】従来の半導体装置の製造方法の製造工程順概略
断面図である。
FIG. 8 is a schematic cross-sectional view in the order of manufacturing steps of a conventional method for manufacturing a semiconductor device.

【図9】従来の半導体装置の製造方法の製造工程順概略
断面図である。
FIG. 9 is a schematic cross-sectional view in order of manufacturing steps of a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

101 半導体基板 102 ドレイン領域 103 ソース領域 104 N型ゲート電極 105 空乏層 106 空乏層 107 表面空乏領域 108 チャネル空乏領域 109 チャネル領域 110 素子分離酸化膜 111 ゲート酸化膜 112 チャネルドープ注入領域 113 追加酸化されたゲート酸化膜 123 Nwell 124 犠牲酸化膜 125 P-型不純物領域 126 ポケット領域 127 P+不純物領域 201 P型半導体基板 202 ゲート絶縁膜 203 不純物濃度の高い領域 204 ゲート電極 205 絶縁膜 206 スペーサー 207 N型ウェル 208 フィールド絶縁物 211 N−型不純物領域 212 N+型不純物領域 213 不純物濃度の低い領域 214 P+型不純物領域 215 P−型不純物領域 216 ゲート電極(NMOS用) 217 ゲート電極(PMOS用) 220 リンガラス層 221 アルミ電極 223 ポケットインプラ領域 224 ポケット領域(NMOS用) 225 ポケット領域(PMOS用) 233 酸化膜 234 レジストマスク 235 レジストマスク 101 semiconductor substrate 102 drain region 103 source area 104 N-type gate electrode 105 Depletion layer 106 depletion layer 107 surface depletion region 108 channel depletion region 109 channel region 110 element isolation oxide film 111 Gate oxide film 112 channel dope injection region 113 Gate oxide film additionally oxidized 123 Nwell 124 Sacrificial oxide film 125 P-type impurity region 126 pocket areas 127 P + impurity region 201 P type semiconductor substrate 202 gate insulating film 203 High impurity concentration region 204 gate electrode 205 insulating film 206 spacer 207 N type well 208 field insulation 211 N-type impurity region 212 N + type impurity region 213 Region with low impurity concentration 214 P + type impurity region 215 P- type impurity region 216 Gate electrode (for NMOS) 217 Gate electrode (for PMOS) 220 phosphorus glass layer 221 aluminum electrode 223 Pocket implant region 224 pocket area (for NMOS) 225 pocket area (for PMOS) 233 oxide film 234 resist mask 235 resist mask

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F140 AA02 AA24 AB03 AC01 BA01 BA02 BA03 BA07 BB06 BB13 BC06 BC17 BE02 BE07 BF01 BF04 BF11 BF18 BG08 BG12 BG28 BG49 BG52 BG53 BH01 BH05 BH15 BH36 BH49 CB01 CC05 CC12 CE10    ─────────────────────────────────────────────────── ─── Continued front page    F-term (reference) 5F140 AA02 AA24 AB03 AC01 BA01                       BA02 BA03 BA07 BB06 BB13                       BC06 BC17 BE02 BE07 BF01                       BF04 BF11 BF18 BG08 BG12                       BG28 BG49 BG52 BG53 BH01                       BH05 BH15 BH36 BH49 CB01                       CC05 CC12 CE10

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板表面付近にN型ウェルと犠牲
酸化膜を形成し、しきい値電圧調整用の前記N型ウェル
と反対導電型不純物をイオン注入する第1の工程と、 前記酸化膜を除去し、ゲート酸化膜を形成し、熱酸化に
より追加酸化されたゲート酸化膜を形成した後、N型ゲ
ート電極を形成する第2の工程と、を有することを特徴
とする絶縁ゲート型半導体装置の製造方法。
1. A first step of forming an N-type well and a sacrificial oxide film near a surface of a semiconductor substrate and ion-implanting an impurity of a conductivity type opposite to that of the N-type well for adjusting a threshold voltage, and the oxide film. And a second step of forming an N-type gate electrode after forming a gate oxide film, forming a gate oxide film additionally oxidized by thermal oxidation, and forming a N-type gate electrode. Device manufacturing method.
【請求項2】 半導体基板表面付近にN型ウェルと犠牲
酸化膜を形成した後、前記犠牲酸化膜を除去し、ゲート
酸化膜を形成し、しきい値電圧調整用の前記N型ウェル
と反対導電型不純物をイオン注入する第1の工程と、 熱酸化により追加酸化されたゲート酸化膜を形成した
後、N型ゲート電極を形成する第2の工程と、を有する
ことを特徴とする絶縁ゲート型半導体装置の製造方法。
2. An N-type well and a sacrificial oxide film are formed in the vicinity of the surface of a semiconductor substrate, the sacrificial oxide film is removed, and a gate oxide film is formed, which is opposite to the N-type well for adjusting the threshold voltage. An insulated gate comprising: a first step of ion-implanting conductivity type impurities; and a second step of forming an N-type gate electrode after forming a gate oxide film additionally oxidized by thermal oxidation. Type semiconductor device manufacturing method.
【請求項3】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、20オ
ーム−センチメートル程度の抵抗を有するP型半導体基
板上で3nmから15nm程度の膜厚が形成される酸化
膜厚とする工程を有することを特徴とする絶縁ゲート型
半導体装置の製造方法。
3. The thermal oxidation in the second step of the method of manufacturing a semiconductor device according to claim 1, wherein a thickness of about 3 nm to 15 nm is formed on a P-type semiconductor substrate having a resistance of about 20 ohm-cm. A method of manufacturing an insulated gate semiconductor device, comprising a step of setting a film thickness to be an oxide film thickness.
【請求項4】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、 前記追加酸化されたゲート酸化膜厚が1nmから10n
m程度増加して形成される酸化膜厚とする工程を有する
ことを特徴とする絶縁ゲート型半導体装置の製造方法。
4. The thermal oxidation in the second step of the method for manufacturing a semiconductor device according to claim 1, wherein the additional-oxidized gate oxide film thickness is from 1 nm to 10 n.
A method for manufacturing an insulated gate semiconductor device, comprising a step of increasing an oxide film thickness by increasing the thickness by about m.
【請求項5】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、 酸化反応ガスである酸素ガス流量の100倍から300
倍の酸化反応抑制ガスである窒素ガスを用いて酸化速度
を低下させた熱酸化工程を有することを特徴とする絶縁
ゲート型半導体装置の製造方法。
5. The thermal oxidation in the second step of the method for manufacturing a semiconductor device according to claim 1, wherein the flow rate is 100 times to 300 times the flow rate of oxygen gas which is an oxidation reaction gas.
A method of manufacturing an insulated gate semiconductor device, comprising: a thermal oxidation step in which an oxidation rate is reduced by using nitrogen gas which is twice as much as an oxidation reaction suppressing gas.
【請求項6】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、 酸化反応ガスに水素ガスを加えて酸化膜質を向上させた
熱酸化工程を有することを特徴とする絶縁ゲート型半導
体装置の製造方法。
6. The thermal oxidation in the second step of the method of manufacturing a semiconductor device according to claim 1, further comprising a thermal oxidation step of adding hydrogen gas to an oxidation reaction gas to improve an oxide film quality. A method for manufacturing an insulated gate semiconductor device, comprising:
【請求項7】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、 酸化前洗浄で事前に形成されたゲート酸化膜表面を部分
的にエッチングしてから熱酸化する工程を有することを
特徴とする絶縁ゲート型半導体装置の製造方法。
7. The thermal oxidation in the second step of the method for manufacturing a semiconductor device according to claim 1, wherein the surface of the gate oxide film previously formed by pre-oxidation cleaning is partially etched, A method of manufacturing an insulated gate semiconductor device, comprising a step of thermal oxidation.
【請求項8】 請求項1または2記載の半導体装置の製
造方法の前記第2の工程の前記熱酸化において、 酸化前洗浄工程を省略し、同一熱酸化炉内で連続的に熱
酸化する工程を有することを特徴とする絶縁ゲート型半
導体装置の製造方法。
8. The step of performing the thermal oxidation in the second step of the method for manufacturing a semiconductor device according to claim 1, wherein the pre-oxidation cleaning step is omitted and the thermal oxidation is continuously performed in the same thermal oxidation furnace. A method of manufacturing an insulated gate semiconductor device, comprising:
【請求項9】 請求項1記載の半導体装置の製造方法の
第2の工程および請求項2記載の半導体装置の製造方法
の第1の工程のゲート酸化膜において、 5nmから40nm程度、あるいは実使用上ゲート酸化
膜に印可される電界が4MV/cm以下となるような酸
化膜厚とする工程を有することを特徴とする絶縁ゲート
型半導体装置の製造方法。
9. The gate oxide film of the second step of the method for manufacturing a semiconductor device according to claim 1 and the first step of the method for manufacturing a semiconductor device according to claim 2, wherein the gate oxide film has a thickness of about 5 nm to 40 nm or is actually used. A method of manufacturing an insulated gate semiconductor device, comprising a step of setting an oxide film thickness such that an electric field applied to the upper gate oxide film is 4 MV / cm or less.
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