JP2002504280A - 拡張された条件付き安定のための動的オフセット低減、制御された飽和電流限界、および電流フィードバックを備える高位マルチパス演算増幅器 - Google Patents

拡張された条件付き安定のための動的オフセット低減、制御された飽和電流限界、および電流フィードバックを備える高位マルチパス演算増幅器

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Abstract

(57)【要約】 信号入力（＋Ｖin）から信号出力（−Ｖout）までの低周波数通路を供給するために接続された少なくとも３つの積分器段（３１１’、３３１、３３２、３３３）と、第１の積分器段（３１１’）の周囲の比較的高周波数のバイパス通路と、を含む増幅器（図２３）が開示される。第１の積分器段（３１１’）は、チョッパー安定などの動的オフセット低減を使用し、アナログ低域フィルタ（３１２’）が動的オフセット低減のアーチファクトを低減する。上記通路は、電流加算ノード（３３４）において収束する。大きな信号によって積分器が飽和するときの不安定性を防ぐために、上記通路は、低周波数通路が飽和するときに比較的高周波数の通路が飽和しないように選択された、各々の飽和電流限界を有する。閉ループゲインの調節により条件付き安定が実質的に影響を受けないことを確実にするため、電流フィードバック入力（−Ｉin）が、フィードバック回路により電流フィードバック入力に提供された抵抗（Ｒb「ＩＩＲf」）に対して、反比例する様態で、開ループゲインを調節する。

Description

【発明の詳細な説明】 拡張された条件付き安定のための動的オフセット低減、 制御された飽和電流限界、および電流フィードバックを 備える高位マルチパス演算増幅器技術分野 本発明は、条件付き安定演算増幅器に関する。背景技術 演算増幅器は、様々な種類のフィードバック回路において使用可能な比較的高 ゲインの増幅器で、所定の数学的動作を実行する。例えば、演算増幅器回路は、 プログラム可能ゲイン、信号の加算（summation）、統合、および差動化、なら びに非常に多数であるために本明細書に記載できない、他の様々な有用な機能を 提供できる。 演算増幅器の最も普及している種類は、高インピーダンス差動信号入力および 低インピーダンス信号出力を有し、高ゲイン差動電圧増幅器として機能する。別 の種類の演算増幅器は、「演算相互コンダクタンス増幅器（operational transc onductance amplifier）」として知られるものであり、高インピーダンス差動信 号入力および高インピーダンス信号出力を有し、電流変換器への差動電圧の機能 を有する。 高精度演算増幅器回路は、周波数ゼロから所定の閉鎖ループ帯域幅までの大き なゲインを要する。大抵の汎用演算増幅器は、開ループ周波数応答において支配 的な極（dominant pole）を備えて構成され、任意の純粋に抵抗型の分圧器がフ ィードバック信号を供給するときに安定性を保証する。演算増幅器がそのような 開ループ周波数応答を有するとき、高精度のためには莫大なゲイン帯域幅の積（ product）が必要である。従って、低電力または高精度演算増幅器回路の設計者 は、非条件付き安定演算増幅器のゲイン帯域幅の積の限界を回避する方法として 条件付き安定を考えてきた。条件付き安定演算増幅器は、その演算増幅器が開 ループユニティゲインを有する周波数未満の周波数に対して、少なくとも１８０ 度の位相のずれを有するが、周波数が開ループユニティゲイン周波数へと増加す るに従い、位相のずれは１８０度未満に減少する。 条件付き安定演算増幅器の構築に対して提案されている回路技術の一つは、マ ルチパス条件付き安定補償として知られる。マルチパス技術は、Ｒｕｄｙ Ｅｓ ｃｈａｕｚｉｅｒおよびＪｏｈａｎ Ｈ．ＨｕｉｊｓｉｎｇのＦｒｅｑｕｅｎｃ ｙ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｌｏｗ−Ｐｏ ｗｅｒ Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒｓ ，Ｋｌｕｗｅｒ Ａｃ ａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，Ｂｏｓｔｏｎ，１９９５，１６７から１ ７３ページに紹介されている。この技術を含む演算増幅器は、直列の積分器を含 み、各積分器は、第１の相互コンダクタンス段と、第２の相互コンダクタンス段 と、第２の相互コンダクタンスの入力から出力までに接続されたキャパシタを含 む。直列の積分器は低周波通路を形成する。直列に接続された積分器は少なくと も２つの積分器を有しており、実行中の各積分器は９０度よりも多少大きく位相 遷移されているので、直列の積分器は、条件付き安定でも非条件付き安定でもな くなる傾向にある。 演算増幅器を条件付き安定させるには、演算増幅器は、周波数が開ループユニ ティゲイン周波数に到達するのに従い、位相遷移を１８０度未満に「ロールバッ ク（roll back）」するために、一つ以上の高周波数バイパス通路を積分器の周囲 に含まなければならない。バイパス通路は、演算増幅器の入力によって駆動され る入力と、第２またはより高位の積分器に直列に接続される出力とを有する相互 コンダクタンスバイパス段を含む。相互コンダクタンスバイパス段の出力は、第 １の相互コンダクタンスの出力と、第２の相互コンダクタンスの入力と、第２ま たはより高位の積分器のキャパシタとを相互接続するノードに直列で接続される 。各積分器段は、キャパシタの容量によって除算された第１の段の相互コンダク タンスの率に等しいユニティゲイン周波数（半径毎秒）を含む。バイパス段が位 相のずれを「ロールバック」するために、バイパス段の出力が接続されるキャパ シタの容量に対するバイパス段の相互コンダクタンス率は、実質的に開ループユ ニティゲイン周波数(半径毎秒)未満でなければならない。例えば、３個の積 分器を有する高位のマルチパス演算増幅器に対しては、各積分器が同じユニティ ゲイン周波数を有し、２つのバイパス相互コンダクタが存在する。各バイパスコ ンダクタは、開ループユニティゲイン周波数の約５分の１の接収周波数（take-o ver frequency）（即ち、バイパス相互コンダクタンス出力に接続される容量の 相互コンダクタンスの率）を有する。 実用においては、条件付き安定高位マルチパス演算増幅器の設計において、様 々な関連問題が発見されている。第１の問題は、低周波数通路における電圧オフ セットおよび１／ｆノイズである。高精度演算増幅器にとって、比較的低電圧の オフセットおよび低１／ｆノイズを有することが所望である。 第２の問題は、積分器が飽和するとき、大きな信号または過渡によって起こる 不安定性である。積分器が飽和するとき、その開ループ周波数応答が変化し、演 算増幅器が不安定になる可能性がある。 第３の問題は、条件付き安定演算増幅器が安定する閉ループゲインの限定され た範囲であり、且つ、安定のこの限定された範囲が、様々なアプリケーションに 対する汎用ビルディングブロックとして、集積回路の設計を有用にすることを妨 げているという事実である。発明の開示 本発明の一局面によると、増幅器は、信号入力から信号出力までの低周波数通 路と、信号入力から信号出力までの比較的高周波数のバイパス通路とにおいて、 少なくとも３つの積分器段を有し、低周波数通路において第１の１つの積分器段 をバイパスする。第１の１つの積分器段は、差動増幅器と、この差動増幅器に接 続され、第１の１つの積分器段の差動オフセット電圧の低減を供給する動的オフ セット低減回路を含む。 本発明の別の局面によると、バイパス通路からの電流を低周波数通路からの電 流と加算するための加算ノードへの電流を、制御的に限定することによって、大 きな信号および遷移に対して、条件付き安定演算増幅器の安定性が確保される。 この条件付き安定演算増幅器は、信号入力から信号出力までの低周波数通路にお いて、少なくとも３個の積分器段を含み、低周波数通路における積分器段の少な くとも１個をバイパスするための比較的高周波数のバイパス通路を含む。低周波 数通路と比較的高周波数の通路は、低周波数通路の電流ソースからの電流を比較 的高周波数の通路の電流ソースからの電流と組み合わせるための電流加算ノード において収束する。比較的高い周波数の通路における電流ソースは、第１の飽和 電流限界を有し、低周波数通路の電流ソースは第２の飽和電流限界を有する。第 １および第２の飽和電流限界は、低周波数通路が飽和するときに、比較的高周波 数の通路が飽和しないような値を有する。 本発明のさらに別の局面によると、条件付き安定演算増幅器は、信号入力と、 信号出力と、信号入力から信号出力までの信号通路におけるゲイン段と、電流フ ィードバック入力とを有する。ゲイン段は、電流フィードバック入力に応答して 、電流フィードバック入力において受け取られた電流に応答する出力信号を信号 出力上にアサートする。図面の簡単な説明 本発明のその他の目的および利点は、添付の図面を参照しながら以下の詳細な 説明を読むことにより、明らかになる。 図１は、共振器を提供するために２つの積分器の周りに任意のフィードバック 経路を有する高次マルチパスオペアンプの概略図である。 図２は、加算器への入力に、差動増幅器相互コンダクタと、異なる飽和電流制 限とを用いる加算接続部の概略図である。 図３は、プログラムされた非反転ゲイン回路におけるオペアンプの使用を示す 概略図である。 図４は、センサからデータを集めるための、本発明の特定の実施形態によるチ ョッパにより安定化された高次マルチパスオペアンプの典型的な使用を示す概略 図である。 図５は、図４において用いられる、チョッパにより安定化される高次マルチパ スオペアンプのブロック図である。 図６は、図５のオペアンプ回路における積分器の階層を示す図である。 図７は、図５のオペアンプ回路の開ループ応答の電力ゲイン対周波数をデシベ ルおよびヘルツの単位で表したグラフである。 図８は、図５のオペアンプ回路の開ループ応答の位相対周波数を度およびへル ツの単位で表したグラフである。 図９は、図５の増幅器回路の開ループ応答のナイキストプロットである。 図１０は、図５のオペアンプ回路の第１の積分器およびチョッパの概略図であ る。 図１１は、図５のオペアンプ回路のアナログローパスフィルタの概略図である 。 図１２は、図５のオペアンプ回路の第２、第３および第４の積分器に用いられ るコンデンサ回路の概略図である。 図１３は、図５のオペアンプ回路の出力段加算器(output stage summer)およ び積分器の概略図である。 図１４は、図５の回路と同様であるが、信号入力から、チョッピングアーティ ファクトを減衰するアナログローパスフィルタの入力への中間バイパス経路をさ らに含む、チョッパにより安定化される高次マルチパスオペアンプの代替例のブ ロック図である。 図１５は、調整可能なゲインと、ゲイン調整から実質的に独立しているバンド 幅とを提供するための、オペアンプ回路における電流フィードバックの使用を示 す概略図である。 図１６は、図１５の電流フィードバックオペアンプ回路の出力段の電力ゲイン 対周波数のプロットである。 図１７は、回路集積に適した電流フィードバックオペアンプの別の構成である 。 図１８は、ソースフォロワフィードバック電流入力と出力段との間に、追加の 積分器およびバイパス経路が配置される電流フィードバックオペアンプの別の構 成である。 図１９は、図１８の回路の特定の実現の概略図の第１の部分である。 図２０は、図１９で始まる回路の第２の半分である。 図２１は、独立した電圧フィードバック入力および電流フィードバック入力と 、オペアンプ出力から電圧フィードバック入力および電流フィードバック入力へ の別個のフィードバック回路とを有するオペアンプの概略図である。 図２２は、図２１で導入されたオペアンプの第１の実現の詳細な概略図である 。 図２３は、図２１で導入されたオペアンプの第２の実現の詳細な概略図である 。 図２４は、チョッパにより安定化される第１の積分器段と、関連するアナログ ローパスフィルタとの一般化された概略図である。 図２５は、オートゼロ（auto-zero）回路と、関連するアナログローパスフィ ルタとを有する第１の積分器段の概略図である。 図２６は、タイムインタリーブ式（time-interleaved）オートゼロ回路と、関 連するアナログローパスフィルタとを有する第１の積分器段の概略図である。 図２７は、複数の広帯域加算入力を有する積分器の概略図である。発明を実施するための態様 図１を参照して、信号入力１０から信号出力１１への高次マルチパスオペアン プを通る信号経路の概略図が示される。オペアンプは、積分器段２１、２２、２ ３および２４と、加算器３１、３２および３３との連続を含む低周波数経路を有 している。段(stage)２１、２２、２３および２４の各々は、オペアンプがユニ ティゲインを有する周波数よりも低い幾らかの周波数範囲にわたって、積分器と して機能する。オペアンプは、高周波数バイパス経路１２と、加算器３３と、段 ２４である出力段とを含む高周波数経路を有している。高周波数経路は、安定性 を提供し、低周波数経路は、ある特定のバンド幅にわたって大きなゲインを提供 する。オペアンプはまた、中間バイパス経路１３および１４を有している。中間 バイパス経路１３および１４は、フィードバックファクタβについてある特定の 範囲の値を有するフィードバック回路でオペアンプが用いられる場合に、オペア ンプが条件付きで安定することを可能にする。 マルチパスオペアンプのキービルディングブロックは、第１段の積分器２１、 バイパス経路１４、および加算器３１、などの積分器および関連バイパス経路で ある。そのようなビルディングブロックは、Ｈ＝１＋ω1／ωｊで与えられる伝 達関数を有する。項ω1／ωｊは、積分器自体によるものである。積分器は、９ ０度の位相遅れと、−２０ｄＢ／デケード(decade)の電力ゲインロールオフとを 提供する。周波数ω1は、第１段の積分器２１についてのユニティゲイン周波数 である。ユニティゲイン周波数ω1よりも実質的に高い周波数で、バイパス経路 １４は、加算器３１からの合計を支配し、位相が実質的にゼロに低下される。従 って、このビルディングブロックは、所望の最大閉ループゲイン１／βの臨界周 波数のすぐ下の遷移領域において、オペアンプの開ループ周波数応答の位相遅れ を低減するための手段を提供する。 概して、キービルディングブロックを用いて、様々な回路トポロジーが可能で ある。特定の回路トポロジーは、キービルディングブロックから合成され得る。 １つの回路トポロジーは、出力段２４で始まる。出力段２４は、単一積分器構造 であり、この出力段２４は、ユニティゲインバンド幅を設定する。出力段２４は 、単一段増幅器、ミラー補償２段増幅器、電流フィードバック増幅器、または、 それよりも複雑な構造、などの伝統的なオペアンプ設計であってもよい。 基本ブロックを出力段２４と直列に接続することにより、基本ブロックの積分 器段が入力段である二次増幅器が得られる。この二次増幅器を三次システムにす るためには、基本ブロックの積分器段に入るおよび／または基本ブロックの積分 器段から出ていく経路が、別の基本ブロックと置き換えられる。例えば、三次増 幅器を得るために、図１の四次増幅器は、信号入力１０から基本ブロックの積分 器段への直接経路を別の基本ブロックと置き換えることにより合成され得、信号 入力から低周波数経路の第１の積分器への直接経路を、再び基本ブロックと置き 換えると、図１の四次増幅器になる。この四次増幅器は、以下の式で与えられる 伝達関数を有する。 H(s):(ω4/s)(1+ω3/s(1+ω2/s(1+ω1/s))) 任意の所望の次数のシステムを作り出すために、合成手順は、多数回繰り返さ れ得る。一般的なシステムでは、積分器段は、低周波数経路での段のシーケンス に従って順序付けされ、積分器段はまた、各積分器段がその他の積分器段により 高周波数経路からどのくらい遠くに離されたかに応じて、階層におけるそれぞれ の位置を有する。出力段は、階層の頂部である。 積分器ゲインバンド幅の選択は、バイパスされる付加積分器が、この積分器が 付加される積分器よりも実質的に小さいバンド幅を有するように行われる。この 態様で、積分器段のカスケードには、バイパス経路が付加され、位相がｎ次増幅 器の場合（ｎ）（９０°）から約９０度に戻る遷移領域を作り出す。図１の四次 増幅器では、これは、例えばω3＝２ω2＝４ω1などの比のω3＞ω2＞ω1を選択 することにより達成される。ユニティゲイン周波数の比は、２つ以上の直列の積 分器が一緒に位相逆転を引き起こし従って直接経路をキャンセルし得る影響を回 避するのに十分に大きい値でなければならない。実際には、出力段のユニティゲ インバンド幅は、実現技術（例えば、バイポーラシリコンまたはＣＭＯＳ）、電 力予算、および負荷（loading）条件により支配される。 一般的な場合、ユニティゲイン周波数間の比を２とするのが、最初の適切な推 測である。これは、回路の伝達関数の大きさおよび位相をプロットする従来のデ ジタルコンピュータプログラムを用いた回路シミュレーションにより確認される べきである。計算機援用反復設計プロセスに代わるものとして、ｓ＝ｊｗの多項 式の項で、開ループまたは閉ループ周波数応答を、極(pole)およびゼロに因数分 解し得、且つ、出力段の雑音ゲインまたは所望の周波数応答のいずれかの所望の 極の場所を、例えばバッタワースフィルタ(Butterworth filter)に従って選択し 得る分析アプローチが使用されてもよい。積分器のユニティゲインバンド幅の解 を求めると、必要とされる設計パラメータが得られる。極の場所を故意に選択す ることにより、すべての極が左側の面に維持され、従って、安定性が保証される 。 共振器（即ち、開ループ応答における複素極）は、２つの積分器の周りにフィ ードバック経路を設けることにより、付加され得る。例えば、そのようなフィー ドバック経路が、図１に点線で示される。複素極の場所は、積分器２２の入力に フィードバックされる積分器２３からの信号の量を決定する加算係数αにより、 ある程度選択され得る。共振器は、より低い周波数ではゲインを低下させる代わ りに、比較的高い周波数では、ゲインを高める。これは、より高い周波数で所定 のゲインを達成するためには有利なトレードオフであり得る。共振器を用いて、 開ループのゲイン−バンド幅の積を増加し、開ループ応答のより急激なロールオ フを得ることが可能である。 条件付きで安定するオペアンプでの１つの問題点は、積分器が大きい信号また は過渡により飽和状態になると引き起こされる不安定性である。積分器が飽和す ると、その開ループ周波数応答Ｈ（ｓ）が変わるため、オペアンプが不安定にな る可能性がある。キービルディングブロックから合成されたオペアンプの場合、 積分器の飽和が起こっても、バイパスされる付加積分器は、その積分器が付加さ れる積分器よりも実質的に小さいバンド幅を持たない。図１の積分器のユニティ ゲイン周波数間の関係を考慮すると、より低速の積分器は、より高速の積分器を 飽和させないはずであり、より高速の積分器は常に、より低速の積分器を飽和さ せ且つ過剰に電力を供給する（overpower）はずである。これにより、オペアン プが、飽和積分器を伴うすべての動作条件下で、安定した伝達関数を持つことが 保証される。 本発明の１つの局面によれば、条件付きで安定するマルチパスオペアンプの安 定性は、バイパス経路から低周波数経路への電流を合計する加算ノードへの電流 を、制御された態様で制限することにより、大きい信号および過渡に対して保証 される。この制御された電流制限は、大きい信号または過渡が、バイパス経路に よりバイパスされる積分器段の飽和を引き起こす場合に、飽和積分器段から、飽 和積分器段に続く加算ノードへの電流と、積分器の周りのバイパス経路からの加 算電流とが、制御された態様で制限されることを保証するとともに、飽和積分器 段から飽和積分器段に続く上記加算ノードへの電流の制御された制限が、上記積 分器の周りのバイパス経路から上記加算ノードへの電流の制御された制限の前に 起こることを保証する。従って、より低い周波数経路が飽和すると、より高い周 波数経路は飽和されない。 好適な実施形態では、いずれの加算ノードでも、バイパス経路からの電流は、 低周波数経路からの電流よりも高い制限値を有し、より多くの積分器段をバイパ スするいかなるバイパス経路からの電流も、より少ない積分器段をバイパスする バイパス経路からの電流より高い制限値を有する。 加算ノードへの電流の制限値は、加算ノードの重みまたは係数とは異なる。例 えば、図１に示される回路では、任意であるフィードバック経路１５の係数αを 除くすべての加算係数が、１の値を有し得る。積分器におけるコンデンサ値およ びインピーダンスまたは相互コンダクタンスの選択による、積分器のユニティゲ イン周波数の変動は、加算係数の変動と同じ影響を有する。一方、バイパス経路 １２、１３および１４の各々からそれぞれの加算接続点への電流の制限値は、１ の値を有し、積分器２１、２２、２３の各々からそれぞれの加算接続点への電流 の制限値は、１／２の値を有する。 図２を参照して、集積回路において用いられる電流制限および加算回路９０が 示される。各入力経路には、差動増幅器９１、９２が設けられ、差動増幅器９１ 、９２からのそれぞれの差動電流は、それぞれの加算ノード９３、９４で合計さ れる。第１の差動増幅器９１は、電流源１０１と、ＰチャネルＦＥＴトランジス タ１０３、１０４とを含み、第２の差動増幅器９２は、電流源１０２と、Ｐチャ ネルＦＥＴトランジスタ１０５、１０６とを含む。各加算接続点は、１つの差動 対のトランジスタのドレインを、別の差動対のトランジスタのドレインに接続す る。具体的には、加算接続点９３は、トランジスタ１０３のドレインを、トラン ジスタ１０５のドレインに接続し、加算接続点９４は、トランジスタ１０４のド レインを、トランジスタ１０６のドレインに接続する。第１の差動増幅器９１を 含む比較的高い周波数経路からの電流の制限値は、電流源１０１により提供され る電流の値（２ｉ）であり、第２の差動増幅器９２を含む比較的低い周波数経路 からの電流の制限値は、電流源１０２により提供される電流の値（ｉ）である。 ノード９３から、電流シンク１０７は、電流源１０１および電流源１０２からの 合計電流値の１／２の値（３／２ｉ）を有する電流を引き出す。ノード９４から 、電流シンク１０８は、同様に電流源１０１および電流源１０２からの合計電流 値の１／２の値（３／２ｉ）を有する電流を放出する（sink）。 図３を参照して、条件付きで安定するオペアンプ１１０（図５〜図１３を参照 して以下にさらに説明される増幅器など）は、入力信号Ｓinを受け取る正の信号 入力１１１と、抵抗分圧器１１３からのフィードバック信号を受け取る負のフィ ードバック入力１１２とを有する。抵抗分圧器１１１は、オペアンプの出力信号 Ｓoutにより励起され、オペアンプ１１０の閉ループゲインを設定する抵抗値Ｒf およびＲbを有する。本実施例では、フィードバックファクタは、β＝Ｒb／（Ｒf ＋Ｒb）であり、プログラムされたゲインは、１／β＝（Ｒf＋Ｒb）／Ｒbであ る。 図４を参照して、条件付きで安定するオペアンプ１２２、１２３は、センサ１ ２０からの差動信号を増幅するための、プログラムされた平衡非反転ゲイン増幅 器回路において用いられる。例えば、条件付きで安定するオペアンプ１１２、１ １３の各々は、図５〜図１３を参照して以下にさらに説明されるように構成され る。センサ１２０は、遮蔽ケーブル１２１内の導体のツイストペアを介して差動 信号を提供する。オペアンプ１２２、１２３はそれぞれ、ツイストペアのそれぞ れの導体からの信号を増幅する。オペアンプ１２２、１２３は、アナログ−デジ タル変換器１２４の差動入力＋Ａin、−Ａinにそれぞれ差動信号を提供する。オ ペアンプ１２２から入力＋Ａinへの信号は、直列抵抗器１１５（５００オーム） と、分路コンデンサ１１６（５０ナノファラド）とを含むアンチエイリアシング ローパスフィルタを通過し、オペアンプ１２４から入力−Ａinへの信号は、直列 抵抗器１１７（５００オーム）と、分路コンデンサ１１８（５０ナノファラド） とを含むアンチエイリアシングローパスフィルタを通過する。アナログ−デジタ ル変換器は、数値信号処理のためにデジタル信号を提供するデジタル出力Ｄout を有する。 センサ１２０は、コンデンサ１２５および１２７によりオペアンプ入力に結合 される。オペアンプ１２２および１２３のためのＤＣバイアスはそれぞれ、分路 抵抗器１２６、１２８により提供される。マルチタップ抵抗器１２９は、オペア ンプ１２２、１２３の出力を分流する。任意の所定の時間に、抵抗器１２９のタ ップが選択され、オペアンプ１２２、１２３の各々に同じフィードバック抵抗Ｒf を提供する。ある任意の時間にオペアンプ１２２、１２３の負のフィードバッ ク入力に接続される２つのタップ間の抵抗は、Ｒbの二倍の抵抗値を有する。こ こで、Ｒbは、図３のシングルエンド回路のＲbに対応する。例えば、抵抗器１２ ９は、電圧ゲイン（Ｒf＋Ｒb）／Ｒbが２、８、１６または３２の値にプログラ ムされ得るように予め選択される８つのタップを有し、ＮチャネルＦＥＴスイッ チ（図示せず）は、各タップに関連し、タップをそれぞれのオペアンプ１２２、 １２３の負のフィードバック入力に選択的に接続する。 図４の回路は、地震データの収集に特に有用である。地震データは、典型的に は、雑音に埋め込まれた信号を検出する能力を有する数値相関により処理される 。信号対雑音比が１よりもはるかに小さいときにそのような信号を検出するため に は、図４の回路の線形性が高くなければならない。この線形性は、典型的には、 総高調波歪み電力の信号電力に対する比に関して定量される。例えば、Crystal Semiconductor Corporationの部品番号CS5321、テキサス州オースティン（Austl n）のIndustrial Driveの部品番号4209 S、などのデルタ−シグマアナログ−デ ジタル変換器は、−１１５ｄＢ未満の総高調波歪みを与える。従って、オペアン プ回路もまた、−１１５ｄＢ未満の総高調波歪みを与えることが望ましい。これ は次に、オペアンプ１２２、１２３が、ゼロヘルツから約８００ヘルツの非常に 高い開ループゲインを有し、且つ、ゲインとバンド幅の積の非常に大きい値を有 することを必要とする。従来のシリコン集積回路技術を用いた低電力動作の場合 、これらの制約により、オペアンプが条件付きでしか安定しないことが決定づけ られる。例えば、閉ループゲインが３０ｄＢであり、歪み仕様が８００Ｈｚのバ ンド幅で１２０ｄＢのゲインを必要とする場合、必要とされる、ゲイン−バンド 幅の積は、（８０ＯＨｚ）＊（１０＊＊（０．５＊（３０ｄＢ＋１２０ｄＢ）） ）＝２４ＧＨｚである。そのような大きいゲイン−バンド幅の積を、従来のシリ コン集積回路技術の無条件で安定するオペアンプから得ることは不可能である。 図５を参照して、図４の回路での使用に適した、条件付きで安定する５次マル チパスオペアンプのブロック図が示される。このオペアンプは、ゼロヘルツでは 少なくとも２００ｄＢの開ループ電力ゲイン、８００ヘルツでは少なくとも１５ ０ｄＢの開ループ電力ゲイン、３，０００ＧＨｚのゲイン−バンド幅の積、５ボ ルト電源（図１０〜図１３では、＋Ｖs）を用いて約４．５ｍＷの消費電力、３ ．５ｎＶ／ｓｑｒｔ（Ｈｚ）の雑音密度、および、３〜４００Ｈｚのバンド幅に わたって約７０ｎＶの雑音電圧、を有しているべきである。公称電圧ゲイン設定 が８で８００Ｈｚ信号の場合、総高調波歪みは、マイナス１１６ｄＢ未満である べきである。 図５に見られるように、オペアンプは、５つの積分器段４１、４２、４３、４ ４、４５と、３つの加算器５１、５２、５３とを有する。高ゲイン、低雑音、お よび低歪みのために最適化される、５つの積分器４１〜４５のすべてを含む低周 波数経路がある。安定性を提供する多数の比較的高周波数の経路１３４、１３５ 、１３６、１３７がある。電力のほとんどは、雑音を低減するために、入力段４ １ で消費される。消費電力は、比較的低速で比較的非線形の出力段４５を用いるこ とにより、ある程度低減される。 入力段４１で低雑音を得るために、入力段の差動増幅器１３０のトランジスタ は、物理的に大きく、非常に大きい相互コンダクタンスを有する。この大きい相 互コンダクタンスは、熱雑音の影響をかなり低減するが、１／ｆの雑音は、依然 として有意である。さらに、差動増幅器１３０は、比較的大きい電圧オフセット を有する。１／ｆの雑音および電圧オフセットを低減するために、差動入力段は 、チョッパにより安定化される。例えば、入力信号Ｖin’は、５１２キロヘルツ の周波数で駆動されるチョッパ１３１によりチョッピングされる。この周波数は 、図４のアナログ−デジタル変換器１２４のサンプリング周波数でもある。第１ 段の積分器４１は、チョッパ１３１と同期して駆動される内部チョッパ１３２を 有する。例えば、図４に示されるように、オペアンプ１２２および１２３の各々 と、アナログ−デジタル変換器１２４とは、クロック発生器からクロック信号を 受け取る。このクロック信号から、オペアンプ１２２、１２３の各々は、チョッ ピングを制御する内部信号を生成し、そして、このクロック信号から、アナログ −デジタル変換器１２４は、アナログ入力信号＋Ａin、−Ａinのサンプリングお よび変換を支配する信号を生成する。例えば、アナログ−デジタル変換器におけ るサンプリングに関するさらなる詳細は、Earlyらの米国特許第4,939,516号に見 られる。本明細書において、上記特許を参考として援用する。 図５を参照して、入力チョッパ１３１による電荷注入が、数ナノアンペアのオ ーダのわずかな入力電流を作り出す。さらに、入力チョッパ１３１および出力チ ョッパ１３２には幾らかの不均衡があり、この不均衡が、チョッピング周波数で 方形波である上方変調された（up-modulated）オフセット波形を作り出す。６０ ｋＨｚのバンド幅を有する三極アナログローパスフィルタ１３３は、これらのチ ョッピングアーティファクトを減衰する。オペアンプが所望の程度の条件付き安 定性を有するように、ローパスフィルタ１３３はまた、ゼロ周波数で１／６４の 減衰ファクタを有する。このようなかなり高い減衰ファクタが、第１段の差動増 幅器の入力トランジスタの高い相互コンダクタンスのバランスをとる。次に、こ のようなかなり高い減衰ファクタは、第２段の積分器４２で静止（quiescent） 電圧レベルの好ましくないシフトを引き起こさずに第２段の積分器４２で許容さ れ得る電圧オフセットの最大量に制限を与える。 第１段４１は、約２．５６ＭＨｚのユニティゲインバンド幅を有する。ローパ スフィルタ１３３の減衰ファクタが１／６４であることと、加算器５１の相対加 算重みが１／２であることとを考慮すれば、第１段４１は、第１段を直接バイパ スする中間経路１３４に関して、２０ｋＨｚのユニティゲインファクタ（ω1／ ｓ）を提供する。第２段４２は、約２００ｋＨｚのバンド幅を有しており、加算 器５３の相対加算重みが１／２であることを考慮すると、第２段は、第２段をバ イパスする直接経路１３５に関して、１００ｋＨｚのユニティゲインファクタ（ ω2／ｓ）を提供する。第３段４３は、約４０ｋＨｚのバンド幅を有しており、 加算器５２の相対加算重みが１／２であることを考慮すると、第３段は、中間バ イパス経路１３５に関して、２０ｋＨｚのユニティゲインファクタ（ω3／ｓ） を提供する。第４段４４は、約２４０ｋＨｚのユニティゲインバンド幅を有して おり、加算器５３の相対加算重みが１／４であることを考慮すると、第４段は、 中間バイパス経路１３７に関して、６０ｋＨｚのユニティゲインファクタ（ω4 ／ｓ）を提供する。出力段４５は、約５ＭＨｚのユニティゲインバンド幅ω5を 有している。積分器段がほぼ理想的な積分器として機能する周波数範囲にわたっ て、図５のオペアンプ回路の開ループ応答Ｈ（ｓ）は、以下の通りである。 H(s):(ω5/s)(1+ω2/s(1+ω1/s)(1+ω4/s(1+ω3/s))) 図５のオペアンプの積分器４１〜４５は、図６に示されるように階層のそれぞ れの位置を占める。出力段４５は、階層の頂部にある。なぜなら、出力段４５は 、入力Ｖin’から出力Ｖout’への直接経路中の場所を占めるからである。第２ の積分器４２は、階層の第２のレベルにある。なぜなら、第２の積分器４２を含 む、入力Ｖin’から出力Ｖout’への最も直接的な経路が、２つの積分器段を含 むからである。第１段４１および第４段４４の各々は、階層の第３のレベルにあ る。なぜなら、第１段４１および第４段４４の各々を含む、入力Ｖin’から出力 Ｖout’への最も直接的な経路が、３つの積分器を含むからである。第３段の積 分器４３は、階層の第４のレベルを占め、第４段の積分器４４に依存する。なぜ な ら、積分器４３を含む、入力Ｖin’から出力Ｖout’への最も直接的な経路に、 積分器４４、４２および４５を含む４つの積分器があるからである。 図５のオペアンプの積分器段のユニティゲイン周波数は、図７に示される電力 ゲインと、図８に示されるような位相応答と、図９に示されるナイキストプロッ トとを有する開ループ応答を提供するように選択されている。図７の電力ゲイン プロットに見られるように、電力ゲインは、８００Ｈｚで約１９０ｄＢであり、 ５００Ｈｚで３０ｄＢであり、５ＭＨｚで６ｄＢである。図８に見られるように 、位相は、３００Ｈｚでの約−１００度から、約８ｋＨｚでの−３６０度に急速 に低下しているが、その後、位相は増加し、５００ｋＨｚ〜５ＭＨｚの周波数範 囲にわたって約−９０〜−１２０度に戻っている。 約６００Ｈｚから約８０ｋＨｚでのマイナス１８０度の位相は、増幅器が無条 件で安定しているわけではないことを示す。図９のナイキストプロットからより 明瞭に分かるように、オペアンプは、条件付きで安定しており、約ゼロから約３ ５ｄＢの非常に安定した閉ループゲインのために使用され得る。 分圧器比βを有する分圧器から負のフィードバックが得られる場合、閉ループ 周波数応答は、Ｈ（ｓ）／（１＋βＨ（ｓ））の比で与えられる。数学的に見る と、Ｈ（ｓ）のパラメータ「ｓ」は、ｓ＝ｊωにより周波数ωに関連する複素数 であり、ここで、ｊは、−１の平方根である。そして、分母１＋βＨ（ｓ）が、 複素「ｓ」平面の虚軸上または虚軸の右側の任意の場所に極を有していれば、フ ィードバック回路は、不安定である。ナイキスト基準によれば、開ループ周波数 応答の大きさおよび位相を複素「ｓ」平面上にプロットしたときに、開ループ周 波数応答の大きさおよび位相が点（−１／β，０）を囲んでいなければ、フィー ドバック回路は、少なくとも条件付きで安定する。実際には、これは、位相シフ トが、開ループゲインが１／βである臨界周波数よりも低い任意の周波数で１８ ０度を超えるようなことがあった場合に、位相シフトが、点（−１／β，０）の 周りで、臨界周波数で１８０度未満に「ロールバック」される限り、臨界周波数 よりも実質的に大きい周波数で位相シフトを抑えるわけではない。 図９のナイキストプロットでは、位相は、点１４１で、ゼロ度およびゼロヘル ツで始まる。周波数が増加するに従って、位相は、ゼロ度の位相シフトが再び得 られる点１４２まで、時計回り方向に減少する。この点１４２は、低周波数挙動 から高周波数挙動への遷移の中間点である。周波数がさらに増加すると、ゲイン は、より低いレートではあるが、減少し続け、位相は、臨界点（−１，０）の周 りでループバックして閉ループユニティゲインを有する動作についてナイキスト 基準を満たし、そして、３０ｄＢよりも大きい値を得る。ナイキストプロットは 、無限周波数の場合に原点で終わる。 図１０を参照して、図５のオペアンプの第１の積分器段４５’の概略図が示さ れる。入力信号＋Ｖinおよび−Ｖinは、接地されたコンデンサ１４５、１４６（ 各５０ピコファラド）に付与される。これらの接地されたコンデンサ１４５、１ ４６は、入力チョッパ１３１のＰチャネルＦＥＴスイッチからの電荷注入パルス を抑制する。ＰチャネルＦＥＴスイッチの各々には、５Ｘの符号が付されている 。これは、各ＰチャネルＦＥＴスイッチが、回路の製造に用いられる集積ＣＭＯ Ｓ技術でのＰチャネルトランジスタの典型的な最小チャネル幅の５倍のチャネル 幅（ソースからゲートへの方向に垂直）を有することを示す。異なるサイズのト ランジスタのチャネル長は同じであり、そのため、符号５Ｘはまた、１Ｘサイズ のトランジスタの相互コンダクタンスの５倍の平方根である相互コンダクタンス と、１Ｘサイズのトランジスタの飽和電流の５倍の飽和電流とを示す。図１３お よびそれ以降の図におけるその他のトランジスタにも、同様のサイズ表示が与え られている。 チョッピングされた入力信号は、差動増幅器回路１３０の１００ＸサイズのＰ チャネルＦＥＴのゲートにそれぞれ付与される。差動増幅器１３０からの電流は 、差動増幅器１３０に関してカスコード構成で接続されるＰチャネルトランジス タ対１５３を通過する。カスコードトランジスタ１５３のゲート電圧は、ユニテ ィゲイン電圧フォロワとして機能するように接続され且つ正の入力電圧＋Ｖinを 受け取る差動増幅器１５４により提供される。ユニティゲインフォロワ１５４の 出力電圧は、接地されたコンデンサ１６５（１．５ピコファラド）により安定化 される。 差動増幅器１３０からの電流は、折り返しカスコードノード１５５、１５６を を介して、出力チョッパ１３２に伝える。折り返しカスコードノードはそれぞれ 、 電流シンク１６６、１６７と、Ｎチャネルカスコードトランジスタ１６８、１６ ９とを含む。Ｎチャネルカスコードトランジスタ１６８、１６９のゲートは、バ イアス電圧Ｖbに設定される。出力チョッパ１３２は、チョッピングされた信号 を復調するためのＮチャネルＦＥＴスイッチ１５７および１５８を含み、また、 活性負荷電流源１６１および１６２からの電流をチョッピングするためのＰチャ ネルＦＥＴスイッチ１５９および１６０を含む。チョッパ１３２からの差動出力 電流は、並列接続された分路コンデンサ１６３および１６４（各５５ピコファラ ド）で積分される。分路コンデンサ１６３および１６４は、出力電圧＋ｖ1およ び−ｖ1を提供する。各差動出力の接地に対する寄生容量を等しくするため、お よび、コンデンサの電圧係数に寄与する奇数番目の非線形性（odd ordered non- linearities）をキャンセルするために、各分路コンデンサ１６３、１６４の上 側プレートは、他方の分路コンデンサの下側プレートに接続される。分路コンデ ンサ対のこの種類の接続は、図に示されるその他の分路コンデンサ対にも一様に 用いられる。 図１１を参照して、三極アナログローパスフィルタ１３３の概略図が示される 。ローパスフィルタ１３３はまた、１／６４の減衰ファクタを提供する。電圧＋ ｖ1、−ｖ1は、サイズ１ＸのＰチャネルトランジスタを有する第１の差動増幅器 １７１のゲートに付与される。差動信号に１／４の減衰ファクタを与えるために 、第１の差動増幅器１７１は、サイズ１６ＸのＰチャネル負荷トランジスタ１７ ３と、サイズ１Ｘの共通負荷トランジスタ１７４とに電流を供給する。コンデン サ対１７２（各８ピコファラド）は、第１の差動増幅器１７１の出力を分流し、 且つ、ローパスフィルタ１３３の第１の極を設定する。 第１の差動増幅器１７１の出力は、第２のＰチャネル差動増幅器１７５の入力 ゲートに付与される。第２のＰチャネル差動増幅器１７５は、第１の差動増幅器 と実質的に同一であり、１／４の第２の減衰ファクタを提供する。第２の差動増 幅器１７５の出力は、最後である第３の差動増幅器１７６に付与される。第３の 差動増幅器１７６もまた、第１の差動増幅器１７１と実質的に同一である。最後 である第３の差動増幅器１７５は、１／４の第３の減衰ファクタを提供し、ロー パスフィルタ１３３の出力である差動出力＋ｖf、−ｖfを有する。 図５のオペアンプの第２の積分器４２、第３の積分器４３および第４の積分器 ４４の各々は、図２に示されるような加算器回路と、図１２に示されるような出 力コンデンサとからなる。第３段の積分器４３の単一入力は、図２の加算器の正 入力を互いに接続し且つ負入力を互いに接続することにより形成される。これは 、便宜上行われ、そのため、同じ集積回路レイアウトが、３つの中間積分器段４ ２、４３および４４のすべてに使用され得る。 図１２に示されるように、差動出力ライン１８１、１８２は、コンデンサ対１ ８３および１８４により分流される。（積分器段４２および４３の場合、コンデ ンサ対は、それぞれ１０ピコファラドを有し、積分器段４４の場合、コンデンサ 対は、それぞれ５ピコファラドを有する。） 図１３を参照して、出力段積分器４５の概略図が示される。この出力段は、控 えめな５ＭＨｚのゲイン−バンド幅の要求を有する電力効率のよいクラスＡＢ出 力段である。比較的大きい非線形性が許容され得る。この出力段は、公称２キロ オームのフィードバック抵抗器と、デルタ−シグマアナログ−デジタル変換器の ための５００オームおよび５０ナノファラドのアンチエイリアスローパスフィル タと、例えば図４のシステムなどの２０ピコファラドの寄生出力容量とに設計さ れる。出力段の高周波数経路は、２〜３２の範囲のスイッチ電圧ゲイン（switch ed voltage gain）に対して安定している。出力段に対する比較的低バンド幅の 要求により、設計が大幅に簡略化される。寄生極は、はるかに高い周波数で起こ る。出力段は、１ミリワット未満の低い静止消費電力を提供する。 ３つの加算入力は、全体が１９１、１９２および１９３で示されるＰチャネル 差動増幅器により、それぞれ提供される。入力差動増幅器１９１、１９２、１９ ３は、１、２および４の静止および飽和電流比をそれぞれ有する重み付けされた 静電流源（static current source）１８５、１８６、１８７を有し、入力差動 増幅器１９１、１９２、１９３はまた、出力トランジスタ１９４、１９５のクラ スＡＢ制御のために、制御された共通モードのＰチャネル電流源トランジスタ１ ８８、１８９、１９０を有する。具体的には、差動増幅器１９６を含む共通モー ドバイアス発生器がある。この共通モードバイアス発生器は、Ｐチャネル出力ト ランジスタ１９４へのバイアスと、Ｎチャネル出力トランジスタ１９５へのバイ アスとを合計し、その和を、図５のオペアンプ回路の単一チップ集積回路実現に おけるすべての電流シンクの電流レベルを設定するバイアス電圧（ｎバイアス（ ｎｂｉａｓ））と比較することにより、共通モードバイアス電流を作り出す。差 動増幅器１９６の出力は、Ｐチャネル電流源トランジスタを制御する電流ミラー １９７において反射される。出力段は、出力トランジスタ１９４および１９５の ゲート−ドレイン容量をそれぞれ増大するミラー効果コンデンサ１９８および１ ９９（各２ピコファラド）により補償される。 次に図１４を参照して、図５の回路と同様の、チョッパにより安定化される高 次マルチパスオペアンプの代替例のブロック図が示される。図１４において、図 ５の構成要素と同様の構成要素は、同じ参照番号にプライム符号を付して示され る。図１４の増幅器は、第１の積分器段４１’の周りに、ローパスフィルタ１３ ３’の前の低周波数経路の加算器２１２への追加のバイパス経路２１１を含む。 この追加のバイパス経路２１１は、第１の積分器４１’およびローパスフィルタ １３３’の組み合わせが、バイパス経路１３４’で信号をキャンセルしやすい位 相逆転を引き起こさないことを保証する。従って、第１段の積分器４１’の周り の追加のバイパス経路は、ローパスフィルタ１３３’の遮断周波数の減少を可能 にし、チョッピングアーティファクトの減衰を増加する。 図５のオペアンプは、約２〜３２の閉ループ電圧ゲインを有するフィードバッ クループにおいて安定するように設計される。増幅器の安定性が、ゲイン変化の 影響を認められるほどには受けないように、開ループ応答の位相は、所望の範囲 のゲインにわたって実質的に一定である。従って、電力ゲインは、対応する周波 数範囲にわたって約２０ｄＢ／デケードという比較的低いレートで低下する。 幅広い範囲の調節可能なゲインのために、そして、ゲイン−バンド幅の積が開 ループゲインの特定の最大値について固定される必要がないように、図３および 図４の非反転フィードバック回路において使用され得る条件付きで安定するオペ アンプを提供することが望ましい。この課題に対する１つの解決策は、オペアン プの補償容量を調節するための手段を提供して、フィードバック回路により設定 されるゲインに加えて、オペアンプの補償容量が調節され得るようにすることで ある。補償コンデンサは、例えば、別個の容量値を入力または出力するように切 り換えるＦＥＴスイッチにより切り換えられ得る。しかし、この場合、オペアン プへの追加入力と、補償容量の所望の値を設定するための関連する外部デジタル 制御とが必要とされる。 幅広い範囲の閉ループゲインにわたって所望のレベルの安定性を維持する課題 に対するより洗練された解決策は、図１５のオペアンプ回路により示される。こ の場合、オペアンプは、差動入力段２２１と、全体が２２２で示されるソースフ ォロワ段と、出力段積分器２２３とを含む。ＮチャネルＭＯＳＦＥＴトランジス タ２２４のソースは、入力段差動増幅器２２１の負入力に接続される。ソースフ ォロワ段２２２の負荷抵抗は、フィードバック回路の分路抵抗Ｒbである。フィ ードバック回路は、トランジスタ２２４のソースを積分器２２３の出力Ｖoutに 接続するフィードバック抵抗器Ｒfをさらに含む。 さしあたり、Ｒfが分路抵抗Ｒbよりも実質的に大きいと仮定すると、ソースフ ォロワ段２２２の相互コンダクタンスは、分路抵抗Ｒbに実質的に等しい。従っ て、ソースフォロワを出力段積分器と組み合わせた場合の電圧ゲインＶout／ｖy は、１／ｊｗＣＲbに等しい。従って、図１５のオペアンプの開ループゲインは 、分路抵抗Ｒbに反比例する。オペアンプ回路の閉ループゲインも分路抵抗Ｒbに 反比例するため、オペアンプ回路の安定性は、分路抵抗Ｒbの変化により引き起 こされるゲイン変化の影響を実質的に受けない。さらに、分路抵抗Ｒbの調節に よりゲインが調節される場合、閉ループバンド幅は、実質的に一定のままである 。 図１６に示されるように、例えば、分路抵抗Ｒbが１キロオームであるとき、 ソースフォロワ２２２と出力段積分器２２３との組み合わせの場合の周波数の関 数としての電力ゲインは、周波数１ｋＨｚでの８０ｄＢから周波数１０ＭＨｚで のゼロｄＢに延びる点線で示される線形応答２３１である。分路抵抗Ｒbが１キ ロオームで、フィードバック抵抗Ｒfが１０キロオームである場合の閉ループ周 波数応答は、実線２３２で示される。分路抵抗Ｒbが１００オームに減少し、フ ィードバック抵抗Ｒfが１０キロオームで一定に維持される場合、開ループ応答 ２３２は、約２０ｄＢだけ上方向に平行移動し、閉ループ応答もまた、約２０ｄ Ｂだけ上方向に平行移動して、２３４で示された実線になる。いずれの場合も、 フィードバック抵抗Ｒfが一定に保たれる場合、差動増幅器入力段２２１の信号 は、分路抵抗Ｒbの変化の影響を実質的に受けない。従って、入力段差動増幅器 ２２１が条件付きで安定すれば、図１５のオペアンプ回路の安定性は、分路抵抗 Ｒbの変化と、分路抵抗の変化に応答して起こるゲインの変化との影響を受けな い。さらに、入力Ｖinから、および出力Ｖoutへのオペアンプ回路の閉ループバ ンド幅は、分路抵抗Ｒbが調節されるため、一定のままである。 概して、図１５の回路は、負のフィードバック入力に与えられる抵抗に応答し て回路のゲインが調節されるときに、閉ループバンド幅が一定のままになるよう に、電流フィードバックを用いている。負のフィードバック入力は、トランジス タ２２４のソースに直接接続され、トランジスタ２２４のソースは、比較的低イ ンピーダンスの電流フィードバック入力である。トランジスタ２２４は、電界効 果トランジスタの代わりにバイポーラトランジスタであってもよく、この場合、 バイポーラトランジスタのエミッタが、電流フィードバック入力を提供する。い ずれの場合も、トランジスタは、制御された電圧源または電圧フォロワとして、 制御された電圧信号を電流フィードバック入力に付与するように機能し、トラン ジスタはまた、電流フィードバック入力から電流信号を受け取るように機能する とともに、電流信号を出力段に伝えるように機能する。出力段が積分する電流信 号は、電流フィードバック入力に与えられる入力抵抗Ｒin＝ＲbＲf／（Ｒb＋Ｒf ）に反比例する。 閉ループバンド幅は、フィードバック抵抗Ｒfの関数であるが、入力抵抗Ｒin からは実質的に独立している。条件付きで安定する高次の電流フィードバックオ ペアンプは、安定性のために、限られた範囲のフィードバック抵抗Ｒfを有し得 るが、幅広い範囲の入力抵抗Ｒinを有し得、これにより、幅広い範囲の実際的な ゲイン設定を作り出し得る。主（高周波数）積分器２２３は、時定数として１／ （ＲinＣo）を有する。このオペアンプのその他の積分器は、ｇm／Ｃの項により 設定される時定数を有し得る。これらのその他の時定数は、入力抵抗Ｒinによっ て大幅には変動しない。Ｒinの変動は、閉ループゲインの変動を追跡する。しか し、オペアンプにより与えられる出力インピーダンスが入力抵抗Ｒinよりも低い ことが重要である。そうでなければ、開ループゲインは、入力抵抗Ｒin に反比例せず、そして、閉ループバンド幅は、閉ループゲインが入力抵抗Ｒin の変動により調節されるため、実質的に一定でない。 図１５には、電流フィードバック入力を提供するための単一のソースフォロワ またはエミッタフォロワが示されているが、より複雑な回路を用いて、電流フィ ードバック入力を提供してもよい。例えば、多数の別の電流フィードバック入力 回路が、1988年10月25日に発行されたSallerらの米国特許第4,780,689号に開示 されている。本明細書において、上記特許を参考として援用する。 図１７を参照して、電流フィードバックオペアンプが示される。この電流フィ ードバックオペアンプは、図１５のオペアンプと同様ではあるが、単一チップＣ ＭＯＳ回路集積を容易にするために、幾らか異なっている。このオペアンプは、 入力段差動増幅器２４１と、Ｐチャネルソースフォロワ２４２と、ソースフォロ ワ２４２のソースに電流を供給する電流源２４３と、ソースフォロワ２４２のド レイン電流を反射する電流ミラー２４４と、ドレイン電流をさらに反射する第２ の電流ミラー２４５と、電流ミラー２４５のための電流シンク２４６と、反射さ れた電流を積分するための出力段積分器２４７と、を含む。 図１７の差動増幅器２４１は、条件付きで安定するオペアンプであってもよい 。例えば、図１７の差動増幅器２４１は、図５の回路の段４１〜４４を含んでい てもよく、ソースフォロワ２２４および積分器２２３は、図５の回路の出力段４ ５の部分であってもよい。しかし、入力差動増幅器２５１が条件付きで安定し且 つソースフォロワ２５２と出力段積分器２５７との間に追加の積分器が挿入され る、図１７に示されるような電流フィードバックオペアンプを構成することが好 ましい。例えば、第２段の積分器２５９は、第１の電流ミラー２５４の後に挿入 され、第３段の積分器２６０は、ＮチャネルＦＥＴ２６１と電流源２６２とを含 む相互コンダクタを介して、第２段の積分器２５９に結合される。全体が２６３ で示される３入力電流加算器は、第１段の電流ミラー２５４、第２段の積分器２ ５９、および第３段の積分器２６０からの出力信号を合計する。加算器２６３は 、３つのＮチャネルＦＥＴトランジスタ２６４、２６５および２６６を含む。こ れらのＮチャネルＦＥＴトランジスタ２６４、２６５および２６６は、出力段電 流ミラー２５５に電流を提供し、且つ、異なる飽和電流のために異なるサイズを 有する。 信号入力から信号出力へのより直接的な経路の飽和電流は、より直接的でない経 路の飽和電流よりも大きい。 より一般的な実施形態では、電流フィードバック増幅器は、基礎的な（underl ying）アーキテクチャに用いられる。電流フィードバック増幅器の入力回路は、 積分される出力電流を作り出す。この基礎的なアーキテクチャは、追加の積分器 と、追加の積分器の周りのバイパス経路とにより、改良される。アーキテクチャ の原理は同様のままであるが、電流による信号表現は異なる。電流が積分される べきである場合、相互コンダクタの電圧−電流変換は取り除かれ、電流が幾つか の積分器により積分されるべきである場合、信号の複製のための電流ミラーが付 加される。 好ましくは、追加の積分器は、電流フィードバック入力から信号出力への低周 波数経路に挿入され、電流フィードバック入力Ｖnから信号出力Ｖoutまでのトラ ンスインピーダンスが、オペアンプのユニティゲイン周波数を越える周波数で、 少なくとも１８０度の位相遅れを有するようにされる。電流フィードバック入力 から信号出力までの追加の低周波数ゲインは、オペアンプがフィードバック回路 で用いられる場合、オペアンプの線形性および精度を向上する。例えば、図１７ の回路は、抵抗ＲfおよびＲbを有する抵抗分圧器とともに用いられる場合、電流 フィードバック入力Ｖnに、図１５の回路よりもはるかに小さい低周波数の小信 号フィードバック電流を有し、そのため、図１７の回路の低周波数信号ゲインＶin ／Ｖoutは、抵抗ＲfおよびＲbにより、より高精度に設定される。 図１９および図２０を参照して、図１７の回路の特定の実施形態が示される。 第１段の差動増幅器２５１は、ソースフォロワ２５２のゲートを接地に分流する 積分器コンデンサ２７１を有する。第２段の積分器２５９は、抵抗器２７３と直 列の積分器コンデンサ２７２を含む。抵抗器２７３は任意であり、抵抗器２７３ は、高周波数でコンデンサ２７２により引き起こされる位相シフトを取り除くの を助ける。Ｎチャネルトランジスタ２７４は、第２段の積分器のゲインを提供す る。同様の態様で、第３段の積分器は、コンデンサ２７５、任意の抵抗器２７６ 、およびＮチャネルトランジスタ２７７を含む。 電流加算器２６３は、サイズ１Ｘ、２Ｘおよび４ＸのカスコードＮチャネルト ランジスタ２７８、２７９および２８０を含む。これらのカスコードトランジス タ２７８、２７９および２８０は、それぞれの電流シンクトランジスタ２６４、 ２６５、２６６と共同して、それぞれの飽和電流をより正確に規定するように機 能し、トランジスタ２６５により放出される電流の飽和値が、トランジスタ２６ ４により放出される電流の飽和値の二倍になり、トランジスタ２６６により放出 される電流の飽和値が、トランジスタ２６４により放出される電流の飽和値の四 倍になるようにする。出力段への電流ミラー２５５は、電流加算トランジスタ２ ６４、２６５および２６６の各々に、それぞれ別個のミラーを含む。実際の加算 は、電流ミラー２５５の出力ノード２８１で起こる。 出力段２５７は、抵抗器２８３と直列の積分コンデンサ２８２を含む。出力段 のゲインは、Ｎチャネル電流シンクトランジスタ２８４と、Ｐチャネル電流源ト ランジスタ２８５とにより提供される。オペアンプの電流源およびシンクレベル は、電流源２８６により設定される。ＭＯＳＦＥＴ相互コンダクタンスの温度変 動を低減するために、バイアス電流が絶対温度に比例することが望ましい。 図２１を参照して、図１５の回路の改変が示される。この改変は、電圧フィー ドバック入力−Ｖinと、電圧フィードバック入力から独立している電流フィード バック入力−Ｉinとを有する。電流フィードバックは、出力段と、その高周波数 経路とに付与され、電圧フィードバックは、入力段と、低周波数経路とに付与さ れる。従って、低周波数経路挙動は、電圧フィードバックにより支配され、入力 段、チョッピング回路、および中間段のバッファは、電流フィードバック入力に より、複雑にされない。 図２１において、図１５の構成要素と同様の構成要素は、同じ参照番号にプラ イム符号を付して示される。電圧フィードバック入力−Ｖinは、出力信号Ｖout により励起される第１の分圧器３０１から電圧フィードバック信号を受け取り、 電流フィードバック入力−Ｉinは、第２の分圧器３０２から電流フィードバック 信号を受け取る。第２の分圧器３０２は、第１の分圧器３０１から独立しており 、同様に出力信号Ｖoutにより励起される。 図２１の回路では、差動増幅器２２１’は、条件付きで安定する高次の増幅器 であってもよい。そして、閉ループバンド幅が実質的に一定であり、且つ、オペ アンプの安定性がゲイン変化の影響を実質的に受けないように、分圧器３０１、 ３０２は、開ループゲインおよび閉ループゲインの両方を実質的に同じ量だけ調 節することができる。ただし、図１５の回路とは異なり、電圧フィードバック入 力−Ｖinは、比較的低インピーダンスの電流フィードバック入力−Ｉinの非線形 性から実質的に分離されている。なぜなら、これら２つのフィードバック入力は 、別個のフィードバックネットワークからフィードバック信号を受け取るからで ある。従って、図２１のオペアンプ回路は、まるでこのオペアンプ回路が、電圧 フィードバックだけを用い、電流フィードバックを用いていないかのように、非 常に高い精度を達成することができる。つまり、図２１のオペアンプ回路は、電 圧フィードバックまたは電流フィードバックの相対的な不利点を伴わずに、電圧 フィードバックおよび電流フィードバックの利点を利用している。 閉ループゲインは主として、第１の分圧器３０１により調節され、開ループゲ インは主として、第２の分圧器３０２により調節される。実質的に等しい調節を 得るためには、抵抗Ｒf”／Ｒb”の比は常に、抵抗Ｒf’／Ｒb’の比と実質的に 等しい値であるべきである。Ｒf”がＲf’と実質的に等しいこと、または、Ｒb ”がＲb’と実質的に等しいことは必要でない。低熱雑音および低消費電力のた めに、例えば、第１の分圧器３０１は、第２の分圧器３０２よりも低い抵抗を有 していてもよい。 Ｒf”／Ｒb”およびＲf’／Ｒb’の比を同じ量だけ調節するために、第１およ び第２の分圧器３０１、３０２は、機械測定式ポテンショメータであってもよい 。ただし、より複雑な単一チップ集積回路に埋め込まれたオペアンプの場合、第 １および第２の分圧器は、同じデジタル制御信号に応答する電子制御式ポテンシ ョメータまたはステップ減衰器（step attenuators）であることが好ましい。 図２２を参照して、図２１に導入されたオペアンプの第１の実現の詳細な概略 図が示される。この実現では、低周波数経路は、チョッパにより安定化される第 １の積分器段３１１と、ローパスフィルタ３１２と、第２の積分器段３１３と、 第３の積分器段３１４と、第４の積分器段３１５と、出力段加算器３１６と、電 流フィードバック入力−Ｉinを提供するソースフォロワ３１７と、出力段増幅器 ３１８と、を含む。図２２のオペアンプは、図５において上で説明されたアー キテクチャを用いて、多数のバイパス経路により条件付きで安定化され、チョッ パにより安定化される第１の積分器段３１１、ローパスフィルタ３１２、第２の 積分器段３１３、第３の積分器段３１４、および第４の積分器段３１５の回路は 、図２および図１０〜図１２の詳細な概略図に示される回路と同様であってもよ い。加算器３１６、ソースフォロワ３１７、および出力増幅器３１８は、図１７ 〜図２０に示される回路と同様の回路を用いて実現されてもよい。この場合、電 圧フィードバック入力−Ｖinは、第１の段３１１と、第２段の積分器３１３の直 前にある加算器３１９との負の入力により受け取られる。ただし、第２段の積分 器３１３の出力は、シングルエンド式であってもよく、第３段の積分器３１４お よび第４段の積分器３１５もまた、シングルエンド式であってもよい。例えば、 第３段の積分器３１４および第４段の積分器２１５は、図２０の左側に示される 回路と同様の中間積分器段回路を用いて構成されてもよく、差動式であってもよ い。そのような差動回路の実施例が、図２３に示される。図２３において、図２ ２の構成要素と同様の構成要素は、同じ参照番号にプライム符号を付して示され る。図２３の回路は、完全に差動式の第２段の積分器３３１、第３段の積分器３ ３２、および第４段の積分器３３３を含む。これらの積分器は、図２および図１ ２の特定の回路を用いてもよい。図２３の回路はまた、図１３の差動増幅器１９ ３、１９２および１９１と同様の差動増幅器３３５、３３６および３３７を用い る出力段加算器３３４を含む。ただし、電流フィードバック入力−Ｉinが比較的 低いインピーダンスを有することを保証するために、差動増幅器３３５の負入力 は、電圧フィードバック入力−Ｖinではなく、電流フィードバック入力−Ｉinに 直接接続される。 上記のように、第１段の積分器の差動増幅器の電圧オフセットは、チョッパ安 定化により低減されている。しかし、当業者は、動的オフセット低減のためのそ の他の回路が、チョッパ回路の代わりに使用されてもよいことを認識する。概し て、そのような動的オフセット低減のための回路は、少なくとも１つのクロック 信号を用いるため、第１段の積分器の出力に、クロック信号からの望ましくない アーティファクトが現れる。従って、条件付きで安定するオペアンプにおいてそ のような動的オフセット低減のための回路を使用することは、不安定性およびア ーティファクトのローパスフィルタリング、というチョッパ安定化に関して上で 取り組まれてきた問題点と同じ問題点を与える。 チョッパ安定化の代わりに使用され得る様々な種類の動的オフセット低減のた めの回路に関する実現の詳細は、Christian C．Enzら、「Circuit Techniques f or Reducing the Effects of Op-Amp Imperfections:Autozeroing，Correlated Double Sampling，and Chopper Stabilization」、Proceedings of the IEEE、V ol．84、No．11、Nov．1996、pp．1584-1614に記載されている。本明細書におい て、上記文献を参考として援用する。チョッパ安定化の他には、おそらく、オー トゼロイング（auto-zeroing）が最もよく使われている技術である。 図２４〜図２６は、図１０に関して上で説明されたチョッパ安定化回路と、こ のチョッパ安定化回路の代わりに用いられ得るオートゼロイング回路との類似点 および相違点を示す。比較の目的のために、チョッパ安定化回路は、図２４の概 略図に、より一般的な形で示される。図２４は、差動増幅器１３０を、単純な相 互コンダクタブロック（ｇm）として示している。入力チョッパ１３１および出 力チョッパ１３２は、同期された重なっていないクロック信号φ1およびφ2によ り制御されるスイッチの集まりとして示される。コンデンサＣ1は、第１の積分 器段４１の積分容量を表す。 図２５は、チョッパ安定化の代わりにオートゼロイングを用いる第１段の積分 器段３５１を示す。第１の積分器段３５１は、差動増幅器３５２と、入力スイッ チの組３５３と、出力スイッチの組３５４と、積分容量Ｃ3とを有している点で 、類似している。この場合も、スイッチ３５３、３５４は、同期された重なって いないクロック信号φ1およびφ2により制御されるため、第１の積分器段３５１ の出力に、クロック周波数に関連するアーティファクトが現れる。従って、第１ の積分器段３５１には、同様のローパスフィルタ３５５が続く。 図２４のチョッパ安定化回路とは異なり、図２５のオートゼロ回路は、クロッ クφ1がアサートされる位相間隔の間、差動増幅器３５２の正入力および負入力 が短絡され、このときに、出力スイッチが、差動増幅器の出力を、コンデンサＣ4 およびＣ5に向けるように構成される入力スイッチ３５３および出力スイッチ３ ５５を有する。コンデンサＣ4およびＣ5は、差動増幅器３５２のオフセット 調節入力（ｏ＋およびｏ−）に付与されるオフセット制御電圧を保持する。 図２５のオートゼロ回路は、かなり深刻なアーティファクトを生成する。なぜ なら、差動増幅器３５２の正入力および負入力が短絡されたときに積分容量Ｃ3 に信号が付与されないからである。この問題点は、タイムインタリーブ式即ち「 ピンポン」の態様で動作するようにオートゼロ回路を複製することにより解決さ れ得る。図２６に示されるように、タイムインタリーブ式オートゼロ技術を用い る第１の積分器段３６０は、第１のオートゼロイングされた積分器３６１と、第 ２のオートゼロイングされた積分器３６２とを含む。第１および第２のオートゼ ロイングされた積分器３６１および３６２の各々は、図２５のオートゼロイング された積分器３５１と同様である。第１および第２のオートゼロイングされた積 分器３６１および３６２の入力は、第１段の積分器３６０の入力＋Ｖinおよび− Ｖinに並列に接続される。しかし、入力スイッチの入力接続および整相は、一方 のオートゼロイングされた積分器３６１、３６２の正入力および負入力が短絡さ れたとき、他方のオートゼロイングされた積分器３６１、３６２が、第１段の積 分器３６０の入力＋Ｖinおよび−Ｖinからの信号を積分する動作を行うように選 択される。出力スイッチ３６３の最後の組は、ローパスフィルタ３６４によるフ ィルタリングのために、第１および第２のオートゼロイングされた積分器３６１ 、３６２の出力を結合する。図２６に示されるように、クロック信号φ1および φ2は、第１または第２のオートゼロイングされた積分器３６１、３６２の一方 が、第１段の積分器３６０の入力＋Ｖinおよび−Ｖinからの信号を積分する動作 を行うとき、その積分器の出力だけがローパスフィルタ３６４に送られるように 、最終出力スイッチ３６３を制御する。 上記に鑑みて、条件付きで安定する高次のオペアンプに関連する多数の関連の 問題点に対する解決策を説明してきた。当業者は、これらの解決策が、様々な回 路アーキテクチャに適用可能であることを認識する。例えば、図１の回路は、チ ョッパにより安定化される差動増幅器を第１の積分器段２１で用いるとともに、 第１の積分器段２１と第１の加算器３１との間に挿入されるローパスフィルタを 用いることにより、改変され得る。同様の態様で、図５の回路は、共振器を提供 するために、図１の任意の経路１５と同様の１つ以上のフィードバック経路を有 するように改変され得る。 好適な実施形態は、ＣＭＯＳ集積回路において容易に製造される相互コンダク タおよびコンデンサの使用に焦点を当てているが、当業者は、バイポーラ集積回 路などのその他の実現技術が、異なる構造を用いて、信号加算、積分、および電 流フィードバック入力を達成してもよいことを認識する。例えば、図２７は、反 転増幅器２９１、フィードバックコンデンサ２９２、および複数の入力抵抗器２ ９３を含み、３つの加算器入力を提供する積分器構造を示す。相互コンダクタか らの加算電流の代わりに、広帯域加算のために抵抗器ネットワークを使用するこ とは、バイポーラ技術に、より適切であり得る。 好適な実施形態は、アナログ−デジタル変換器のためのアナログインタフェー スまたは前置増幅器などの、多段信号処理において正確な雑音ゲインを達成する ように設計されたオペアンプに焦点を当てている。しかし、本発明は、個別（di screte）または汎用オペアンプ集積回路だけではなく、ゲインブースト、または 、スーパートランジスタ(supertransistor)、または、より複雑な単一チップア ナログもしくは混合信号集積回路内部に見られるその他の小型回路ブロック、な どの埋め込み式の応用にも適している。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＵ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ，ＣＵ，ＣＺ， ＥＥ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＰ，ＫＲ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＳＤ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

  1. 【特許請求の範囲】 １．信号入力から信号出力までの低周波数通路を供給するために接続された、少 なくとも３つの積分器段と、 該信号入力から該信号出力までの比較的高周波数のバイパス通路であって、該 低周波数通路の第１の１つの該積分器段をバイパスするバイパス通路と、 を組み合わせて含む増幅器であって、 該第１の１つの該積分器段が、差動増幅器と、該差動増幅器に接続され、該第 １の１つの該積分器の差動オフセット電圧における低減を供給する動的オフセッ ト低減回路を含む、増幅器。 ２．前記動的オフセット低減回路が、少なくとも１つのチョッパーを含み、前記 差動増幅器をチョッパー安定させる、請求項１に記載の増幅器。 ３．前記動的オフセット低減回路が、少なくとも一つのクロック信号を受容する ためのクロック入力を有し、該クロック信号から所望でないアーチファクトを生 成する増幅器であって、前記第１の１つの前記積分器段に接続され、該所望でな いアーチファクトが該第１の１つの該積分器段から前記信号出力に伝わることを 防ぐためのアナログ低域フィルタをさらに含む、請求項１に記載の増幅器。 ４．前記アナログ低域フィルタが、前記第１の１つの前記積分器段と第２の１つ の該積分器段との間の低周波数通路に挿入され、該アナログ低域フィルタが、ゼ ロ周波数において実質的減衰を低周波数へ導入する、請求項３に記載の増幅器。 ５．前記アナログ低域フィルタが、差動出力と、実質的に１未満のゲインと、該 差動出力を分路する容量と、を有する差動増幅器を含む、請求項４に記載の増幅 器。 ６．前記比較的高周波数のバイパス通路が前記第２の１つの前記積分器段を含み 、 前記アナログ低域フィルタは、前記信号入力から前記第２の１つの前記積分器段 までの低周波数通路を介した信号ゲインが、該信号入力から該第２の１つの該積 分器段までの前記比較的高周波数のバイパス通路を介した信号ゲインと等しい周 波数と同等である３ｄＢカットオフ周波数を有する、請求項４に記載の増幅器。 ７．前記アナログ低域フィルタが、前記第１の１つの前記積分器段と前記第２の １つの該積分器段との間の低周波数通路に挿入され、前記比較的高周波数のバイ パス通路が、該第２の１つの該積分器段を含むが、該アナログ低域フィルタを含 まず、前記信号出力から該アナログ低域フィルタまでの中間バイパスをさらに含 み、該第１の積分器段をさらにバイパスする、請求項３に記載の増幅器。 ８．前記比較的高周波数のバイパス通路が、前記低周波数通路において前記信号 入力から、最後の１つの前記積分器段まで延長し、該低周波数通路の該最後の１ つの該積分器段を除き、該低周波数通路の該積分器段のすべてをバイパスする、 請求項３に記載の増幅器。 ９．前記低周波数通路における１つの前記積分器の入力への、該低周波数通路に おける前記信号入力から、該１つの該積分器に即座に続く、該低周波数通路にお ける積分器の出力からのフィードバック通路を含む、請求項１に記載の増幅器。 １０．前記低周波数通路と前記比較的高周波数の通路とが、該低周波数通路にお ける電流ソースからの電流を、該比較的高周波数の通路における電流ソースから の電流と組み合わせる電流の加算ノードにおいて収束し、該比較的高周波数の通 路の該電流ソースが第１の飽和電流限界を有し、該低周波数通路の該電流ソース が第２の飽和電流限界を有し、該第１および第２の飽和電流限界は、該低周波数 通路の飽和するときに該比較的高周波数の通路が飽和しない値を有する、請求項 １に記載の増幅器。 １１．前記比較的高周波数の通路の前記電流ソースが、第１の飽和電流限界に実 質的に等しい大きさを有する同相モード電流を有する第１の差動増幅器であって 、前記低周波数通路の前記電流ソースが、第２の飽和電流限界に実質的に等しい 大きさを有する同相モード電流を有する第２の差動増幅器である、請求項１０に 記載の増幅器。 １２．前記比較的高周波数の通路の前記電流ソースが、第１の電界効果トランジ スタであり、前記低周波数通路の前記電流ソースが、第２の電界効果トランジス タであって、該第１の電界効果トランジスタは、該第２の電界効果トランジスタ より、実質的に高い相互コンダクタンスを有する、請求項１０に記載の増幅器。 １３．電流フィードバック入力をさらに含む増幅器であって、該条件付き安定演 算増幅器が、該電流フィードバック入力における抵抗に反比例する開ループゲイ ンを有する、請求項１に記載の増幅器。 １４．前記比較的高周波数の通路が、前記電流フィードバック入力に電圧を印加 する制御された電圧ソースであって、該電圧が前記信号入力上の信号に応答する 電圧ソースと、該電流フィードバック入力における抵抗を介する電流の流れに応 答して該信号出力に出力信号を印加する出力段と、を含む、請求項１３に記載の 増幅器。 １５．前記制御された電圧ソースが、前記電流フィードバック入力において電圧 フォロア出力を有するトランジスタフォロア回路である、請求項１４に記載の増 幅器。 １６．前記電流フィードバック入力から実質的に独立した電圧フィードバック入 力をさらに含み、該電圧フィードバック入力が前記低周波数通路の第１の１つの 前記積分器段に電圧フィードバックを供給し、該電流フィードバック入力が前記 比較的高周波数の通路における出力段に電流フィードバックを供給する、請求項 １３に記載の増幅器。 １７．信号入力から信号出力までの低周波数通路を供給するために接続された、 少なくとも３つの積分器段と、 該低周波数通路の該信号入力から最後の１つの該積分器段までの比較的高周波 数のバイパス通路と、 該低周波数通路の該信号入力から第２の１つの該積分器段までの中間バイパス 通路であって、該低周波数通路の第１の１つの該積分器段をバイパスする中間バ イパス通路と、 を組み合わせで含む増幅器であって、 該第１の１つの該積分器段が、差動増幅器と、該差動増幅器に接続され該第１ の１つの該積分器の差動オフセット電圧における低減を供給する動的オフセット 低減回路と、を含み、 該差動増幅器と該第２の１つの該積分器段との間の該低周波数通路におけるア ナログ低域フィルタをさらに含み、動的オフセット低減のアーチファクトが該第 ２の１つの該積分器段に到達するのを防ぐ、条件付き安定マルチパス演算増幅器 。 １８．前記アナログ低域フィルタが、ゼロ周波数において前記低周波数通路へ実 質的減衰を導入する、請求項１７に記載の条件付き安定マルチパス演算増幅器。 １９．前記アナログ低域フィルタが、少なくとも３次数（order）のアナログ低 域フィルタである、請求項１７に記載の条件付き安定マルチパス演算増幅器。 ２０．信号入力から信号出力までの低周波数通路を供給するために接続された、 少なくとも３つの積分器段と、 該低周波数通路の該積分器段の少なくとも１つをバイパスするための比較的高 周波数のバイパス通路と、 を組み合わせで含む条件付き安定演算増幅器であって、 該低周波数通路と該比較的高周波数の通路とが、該低周波数通路における電流 ソースからの電流を、該比較的高周波数の通路における電流ソースの電流と組み 合わせる電流加算ノードにおいて収束し、該比較的高周波数の通路の該電流ソー スが第１の飽和電流限界を有し、該低周波数通路の該電流ソースが第２の飽和電 流限界を有し、該第１および第２の飽和電流限界は、該低周波数通路の飽和する ときに該比較的高周波数の通路が飽和しない値を有する、条件付き安定演算増幅 器。 ２１．前記第２の飽和電流限界が、前記第１の飽和電流限界より実質的に小さい 、請求項２０に記載の条件付き安定演算増幅器。 ２２．前記比較的高周波数の通路における前記電流ソースが、第１の飽和電流限 界に実質的に等しい大きさを有する同相モード電流を有する第１の差動増幅器で あって、前記低周波数通路における前記電流ソースが、第２の飽和電流限界に実 質的に等しい大きさを有する同相モード電流を有する第２の差動増幅器である、 請求項２０に記載の条件付き安定演算増幅器。 ２３．前記比較的高周波数の通路の前記電流ソースが、第１の電界効果トランジ スタであり、前記低周波数通路の前記電流ソースが、第２の電界効果トランジス タであって、該第１の電界効果トランジスタは、該第２の電界効果トランジスタ より、実質的に高い相互コンダクタンスを有する、請求項２０に記載の条件付き 安定演算増幅器。 ２４．電流フィードバック入力をさらに含む増幅器であって、該条件付き安定演 算増幅器が、該電流フィードバック入力における抵抗に反比例する開ループゲイ ンを有する、請求項２０に記載の条件付き安定演算増幅器。 ２５．前記比較的高周波数の通路が、前記電流フィードバック入力に電圧を印加 する制御された電圧ソースであって、該電圧が前記信号入力上の信号に応答する 制御された電圧ソースと、該電流フィードバック入力における抵抗を介する電流 に応答して、該信号出力に出力信号を印加する出力段と、を含む、請求項２４に 記載の条件付き安定演算増幅器。 ２６．前記制御された電圧ソースが、前記電流フィードバック入力において電圧 フォロア出力を有するトランジスタフォロア回路である、請求項２５に記載の条 件付き安定演算増幅器。 ２７．前記低周波数通路における１つの前記積分器の入力に、該低周波数通路に おける該１つの該積分器に即座に続く、該低周波数通路における積分器の出力か らのフィードバック通路をさらに含む、請求項２０に記載の条件付き安定演算増 幅器。 ２８．信号入力と、信号出力と、該信号入力から該信号出力までの信号通路にお けるゲイン段と、電流フィードバック入力と、を含む、条件付き安定演算増幅器 であって、該ゲイン段は、該電流フィードバック入力に応答し、該電流フィード バック入力において受け取られた電流に応答して出力信号を信号出力上にアサー トする、条件付き安定演算増幅器。 ２９．前記信号通路において制御された電圧ソースを含み、前記信号入力上の入 力信号に応答して前記電流フィードバック入力に電圧を印加する、請求項２８に 記載の条件付き安定演算増幅器。 ３０．前記制御された電圧ソースが、前記電流フィードバック入力に接続された フィードバック入力を有する差動増幅器を含み、これにより該制御された電圧ソ ースが前記信号入力上の前記入力信号と該電流フィードバックに印加された電圧 との間の差に応答して電圧を該電流フィードバック入力に印加する、請求項２９ に記載の条件付き安定演算増幅器。 ３１．前記条件付き安定演算増幅器が、前記信号入力から前記制御された電圧ソ ースまでの低周波数通路を含み、該低周波数通路が、該信号入力と該制御された 電圧ソースとの間に接続された少なくとも２つの積分器段の直列接続を含み、該 条件付き安定演算増幅器が、該信号入力から該制御された電圧ソースの間に比較 的高周波数のバイパス通路をさらに含み、該少なくとも２つの積分器段をバイパ スする、請求項２９に記載の条件付き安定演算増幅器。 ３２．前記条件付き安定演算増幅器が、前記信号入力から前記信号出力の間に低 周波数通路を含み、該低周波数通路が、該信号入力と該制御された電圧ソースと の間に接続された少なくとも１つの積分器段を含み、該少なくと１つの積分器段 が前記電流フィードバック入力から実質的に独立した電圧フィードバック入力を 含む、請求項２８に記載の条件付き安定演算増幅器。 ３３．前記信号出力から前記電圧フィードバック入力までに接続された第１のフ ィードバック回路と、該信号出力から該電圧フィードバック入力までに接続され た第２のフィードバック回路と、をさらに含む、請求項３２に記載の条件付き安 定演算増幅器。 ３４．前記第１のフィードバック回路と前記第２のフィードバック回路が調節可 能であって、該信号入力から該電流フィードバック入力までの該第２のフィード バック回路のフィードバックの調節が、該信号入力から該電圧フィードバック入 力までの該第１のフィードバック回路のフィードバックの調節に実質的に比例す るように結合されている、請求項３３に記載の条件付き安定演算増幅器。 ３５．前記制御された電圧ソースが、電圧フォロア段にトランジスタを含み、前 記電流フィードバック入力で受け取られた前記電流が、該トランジスタを介して 前記出力段への通路において流れる、請求項２８に記載の条件付き安定演算増幅 器。 ３６．前記出力段が、前記電流フィードバック入力において受け取られた電流に 比例して信号出力に電圧をアサートする条件付き安定演算増幅器であって、該条 件付き安定演算増幅器が、前記信号入力から該信号出力までのユニティゲインの ためのユニティゲイン周波数を有する条件付き安定演算増幅器であって、該条件 付き安定演算増幅器が、該ユニティゲイン周波数より実質的に低い周波数のため に、該電流出力から該電流入力までより１８０度以上の位相のずれを有する該電 流入力から該信号出力までの相互インピーダンスを有する、請求項２８に記載の 条件付き安定演算増幅器。 ３７．前記電流フィードバック入力から前記出力段までの前記低周波数通路にお ける少なくとも２つの積分器段と、該電流フィードバック入力から該出力段まで の比較的高周波数の通路であって、該少なくとも２つの積分器段をバイパスする 通路と、をさらに含む、請求項３６に記載の条件付き安定演算増幅器。 ３８．信号入力から信号出力までの低周波数通路を供給するために接続された、 少なくとも３つの積分器と、 該低周波数通路の該積分器段の少なくとも１つをバイパスするための比較的高 周波数のバイパス通路と、 電流フィードバック入力と、 を組み合わせて含む、条件付き安定演算増幅器であって、該条件付き安定演算増 幅器が、該フィードバック入力における抵抗に反比例する開ループゲインを有す る、条件付き安定演算増幅器。 ３９．前記比較的高周波数の通路が、前記電流フィードバック入力に電圧を印加 する制御された電圧ソースであって、該電圧が前記信号入力上の信号に応答する 制御された電圧ソースと、該電流フィードバック入力における抵抗を介する電流 の流れに応答して該信号出力に出力信号を印加する出力段と、を含む、請求項３ ８に記載の条件付き安定演算増幅器。 ４０．前記制御された電圧ソースが、前記電流フィードバック入力に接続された フィードバック入力を有する差動増幅器を含み、前記信号入力上の前記入力信号 と制御された電圧ソースによって該電流フィードバックに印加された電圧との間 の差に応答する電圧を該電流フィードバック入力に、印加する、請求項３９に記 載の条件付き安定演算増幅器。 ４１．少なくとも１つの積分器段が前記入力信号から前記制御された電圧ソース までの前記低周波数通路に接続され、該少なくとも一つの積分器段が、前記電流 フィードバック入力から実質的に独立した電圧フィードバック入力段を含む、請 求項３９に記載の条件付き安定演算増幅器。 ４２．前記信号出力から前記電圧フィードバック入力までに接続された第１のフ ィードバック回路と、前記信号出力から前記電流フィードバック入力まで接続さ れた第２のフィードバック回路と、をさらに含む、請求項４１に記載の条件付き 安定演算増幅器。 ４３．前記第１のフィードバック回路と前記第２のフィードバック回路が調節可 能であって、該信号入力から該電流フィードバック入力までの該第２のフィード バック回路のフィードバックの調節が、該信号入力から該電圧フィードバック入 力までの該第１のフィードバック回路のフィードバックの調節に実質的に比例す るように結合されている、請求項４２に記載の条件付き安定演算増幅器。 ４４．前記比較的高周波数の通路が、前記電流フィードバック入力において電圧 フォロア出力を有するトランジスタフォロア回路を含む、請求項３９に記載の条 件付き安定演算増幅器。 ４５．信号入力から信号出力までの低周波数通路を供給するために接続された、 少なくとも３つの積分器段と、 該低周波数通路における該積分器段の少なくとも一つをバイパスするための比 較的高周波数のバイバス通路と、 を組み合わせて含む増幅器であって、 第１の１つの該積分器段が、ゼロ周波数における信号出力に関し、極性におい て正および負である入力を含む差動増幅器を有し、該差動増幅器が、該差動増幅 器の該正および負の入力の電圧の差に応答して、差動信号を生成し、 該高周波数通路において、該差動増幅器に接続された電流フィードバック入力 をさらに含み、該差動増幅器の該差動信号に応答して該電流フィードバック入力 上に電圧をアサートし、 該低周波数通路内の最後の１つの該積分器段が、該電流フィードバック入力か ら流れる電流に応答する、条件付き安定演算増幅器。 ４６．前記差動増幅器の前記負の入力が、前記電流フィードバック入力に接続さ れ、これにより、前記電流フィードバック入力上の前記電圧が、該差動増幅器の 前記正の入力電圧と該電流フィードバック入力上の該電圧との間の差に比例する 、請求項４５に記載の条件付き安定演算増幅器。 ４７．前記信号出力から前記差動増幅器の前記負の入力までに接続された第１の フィードバック回路と、前記信号出力から前記電流フィードバック入力までに接 続された第２のフィードバック回路と、をさらに含む、請求項４５に記載の条件 付き安定演算増幅器。 ４８．前記第１のフィードバック回路と前記第２のフィードバック回路とが調節 可能であって、該信号入力から該電流フィードバック入力までの該第２のフィー ドバック回路のフィードバックの調節が、該信号入力から前記差動増幅器の前記 負の入力までの該第１のフィードバック回路のフィードバックの調節に実質的に 比例するように結合されている、請求項４７記載の条件付き安定演算増幅器。 ４９．前記比較的高周波数のバイパス通路にトランジスタフォロアを含む、条件 付き安定演算増幅器であって、該トランジスタフォロアが、前記差動増幅器から の差動信号を受け取り、前記電流フィードバック入力において電圧フォロア出力 を有し、前記最後の１つの前記積分器段によって統合された電流を伝導する、請 求項４５に記載の条件付き安定演算増幅器。 ５０．前記電流フィードバック入力から前記低周波数通路における前記最後の段 までの低周波数通路部分において少なくとも１つの中間積分器段をさらに含み、 該中間積分器段が前記比較的高周波数の通路によってバイパスされる、請求項４ ５に記載の条件付き安定演算増幅器。 ５１．前記電流フィードバック入力から前記低周波数通路における最後の段まで の低周波数通路部分において、少なくとも２つの中間積分器段をさらに含む条件 付き安定演算増幅器であって、該中間積分器段が前記比較的高周波数の通路によ ってバイパスされ、該２つの積分器段のうち１つのみが、該２つの積分器段の他 方からの信号を伝える中間パイパス通路によりさらにバイパスされる、請求項４ ５に記載の条件付き安定演算増幅器。 ５２．信号入力と、負のフィードバック入力と、信号出力と、を有する条件付き 安定演算増幅器と、 該負のフィードバック入力を該信号出力に接続し、該負のフィードバック入力 に該信号出力からの信号の断片を印加する、レジスタフィードバックネットワー クと、を組み合わせて含む増幅器回路であって、 該条件付き安定演算増幅器が、該信号入力からの入力信号と該負のフィードバ ック入力からのフィードバック信号との間の差を増幅する差動増幅器を有する増 幅器段を含む、該信号入力から該信号出力までの信号通路と、該差動増幅器に接 続され、該増幅器段の差動オフセット電圧の低減を供給する動的オフセット低減 回路と、を含む条件付き安定演算増幅器である、増幅器回路。 ５３．前記レジスタフィードバックネットワークが調節可能であって、前記負の フィードバック入力に印加された、前記信号出力からの前記信号の前記断片を調 節する、請求項５２に記載の増幅器回路。 ５４．前記動的オフセット低減回路が、少なくとも一つのチョッパーを含み、前 記差動増幅器をチョッパー安定化する、請求項５２に記載の増幅器回路。 ５５．前記動的オフセット低減回路が、少なくとも一つのクロック信号を受け取 るためのクロック入力を有し、該クロック信号の所望でないアーチファクトを生 成する、増幅器回路であって、前記差動増幅器に接続され、該所望でないアーチ ファクトが該動的オフセット低減回路から前記信号出力に伝わることを防ぐアナ ログ低域フィルタをさらに含む、請求項５２に記載の増幅器回路。 ５６．前記負のフィードバック入力から前記信号出力まで前記差動増幅器をバイ パスするためのバイパス通路をさらに含む増幅器回路であって、該バイパス通路 は、加算ノードにおいて、該差動増幅器から該信号出力までの低周波数通路と合 流し、該加算ノードは、該バイパス通路における第１の信号ソースからの信号を 、低周波数通路における第２の信号ソースからの信号と組み合わせ、該第１の信 号ソースが第１の飽和限界を有し、該第２の信号ソースが第２の飽和限界を有し 、該第１および第２の飽和限界は、該低周波数通路が飽和するときに該バイパス 通路が飽和しないような値を有する、請求項５２に記載の増幅器回路。 ５７．前記第１の信号ソースが第１の電流ソースであり、前記第２の信号ソース が第２の電流ソースであって、前記加算ノードが該第１の電流ソースからの電流 を該第２の電流ソースからの電流と組み合わせる、請求項５６に記載の増幅器回 路。 ５８．前記バイパス通路における前記電流ソースが、前記第１の飽和限界に実質 的に等しい大きさを有する同相電流を有する第１の差動増幅器であって、前記低 周波数通路における前記電流ソースが、前記第２の飽和限界に実質的に等しい大 きさを有する同相電流を有する第２の差動増幅器である、請求項５７に記載の増 幅器回路。 ５９．前記バイパス通路における前記電流ソースが、第１の電界効果トランジス タであり、前記低周波数通路の前記電流ソースが、第２の電界効果トランジスタ であって、該第１の電界効果トランジスタは、該第２の電界効果トランジスタよ り、実質的に高い相互コンダクタンスを有する、請求項５７に記載の増幅器回路 。 ６０．前記負のフィードバック入力が電流フィードバック入力である増幅器回路 であって、該条件付き安定演算増幅器が、前記レジスタフィードバックネットワ ークにより該電流フィードバック入力に提示された抵抗に、反比例する開ループ ゲインを有する、請求項５２に記載の増幅器回路。 ６１．前記条件付き安定演算増幅器が、前記電流フィードバック入力に電圧を印 加する制御された電圧ソースを含み、該電圧が、前記信号入力上の信号へ応答し 、前記レジスタフィードバックネットワークにより該電流フィードバック入力に 提示された抵抗を介する電流の流れに応答して、該信号出力に出力信号を印加す る出力段をさらに含む、請求項６０に記載の増幅器回路。 ６２．信号入力と、負のフィードバック入力と、信号出力と、を有する条件付き 安定演算増幅器と、 該負のフィードバック入力を該信号出力に接続し、該負のフィードバック入力 に該信号出力からの信号の断片を印加する、レジスタフィードバックネットワー クと、を組み合わせて含む増幅器回路であって、 該条件付き安定演算増幅器が、信号入力から信号出力までの低周波数通路を供 給するために接続された、少なくとも３つの積分器段と、 該低周波数通路における該積分器段の少なくとも一つをバイパスするための、 比較的高周波数のバイパス通路と、を含み、 該低周波数通路と該比較的高周波数通路とが、該低周波数通路における第１の 信号ソースの信号を、該比較的高周波数の通路における第２の信号ソースの信号 と組み合わせる加算ノードにおいて収束し、該第１の信号ソースが第１の飽和限 界を有し、該第２の信号ソースが第２の飽和限界を有し、該第１および第２の飽 和限界は、該低周波数通路の飽和するときに該比較的高周波数の通路が飽和しな い値を有する、増幅器回路。 ６３．前記第１の信号ソースが第１の電流ソースであり、前記第２の信号ソース が第２の電流ソースであって、前記加算ノードが該第１の電流ソースからの電流 を該第２の電流ソースからの電流と組み合わせる、請求項６２に記載の増幅器回 路。 ６４．前記比較的高周波数の通路の前記電流ソースが、第１の飽和限界に実質的 に等しい大きさを有する同相モード電流を有する第１の差動増幅器であって、前 記低周波数通路の前記電流ソースが、第２の飽和限界に実質的に等しい大きさを 有する同相モード電流を有する第２の差動増幅器である、請求項６３に記載の増 幅器回路。 ６５．前記比較的高周波数の通路の前記電流ソースが、第１の電界効果トランジ スタであり、前記低周波数通路の前記電流ソースが、第２の電界効果トランジス タであって、該第１の電界効果トランジスタは、該第２の電界効果トランジスタ より実質的に高い相互コンダクタンスを有する、請求項６３に記載の増幅器回路 。 ６６．信号を増幅する方法であって、該方法が、 （ａ）信号入力から信号出力までの低周波数通路において、少なくとも３つの 積分器段を介して、該信号の第１の部分を通し、該低周波数通路における第１の １つの該積分器段が、該低周波数通路における次の１つの該積分器段の該信号を 通す前に該信号を増幅する差動増幅器を含む、工程と、 該信号入力から該信号出力までのバイパス通路を介して、該信号の第２の部分 を通し、該低周波数通路における該第１の１つの該積分器段をバイパスする工程 と、を含む方法であって、 該方法が、少なくとも一つのクロック信号に応答して、該第１の該積分器段の オフセットを動的に低減する工程をさらに含む、方法。 ６７． 前記信号の前記第１の部分を、該信号の該第１の部分が前記差動増幅器 によって増幅される前にチョッピングし、該増幅された信号が次の１つの該積分 器に渡される前に、該増幅された信号を復調することにより、前記第１の１つの 前記積分器段の前記オフセットが動的に低減される、請求項６６に記載の方法。 ６８．アナログ低域フィルタにおける前記差動増幅器からの前記増幅された信号 を低域フィルタリングし、該増幅され復調された信号が第２の１つの前記増幅器 段によって受け取られる前に、動的オフセット低減のアーチファクトを減衰する ことをさらに含む、請求項６６に記載の方法。 ６９．前記第１の積分器段のからの前記信号を前記バイパス通路に伝達される前 記信号の一部と組み合わせる前に、該第１の積分器段からの該信号を、ゼロ周波 数において減衰することをさらに含む、請求項６８に記載の方法。 ７０．前記第１の積分器段からの前記信号が、前記バイパス通路によって伝達さ れる前記信号の一部と組み合わされ、第２の１つの該積分器段によって受け取ら れる複合信号を生成する、請求項６９に記載の方法。 ７１．前記第１の積分器段からの前記信号が、該第１の積分器段からの該信号を 、前記第１の飽和電流レベルに限定される第１の電流に変換し、前記バイパス通 路によって伝達される前記信号の前記部分を、第２の飽和電流レベルに限定され る第２の電流に変換することにより、前記バイバス通路によって伝達される前記 信号の部分と組み合わせ、該第１と第２の飽和電流レベルがプリセットされたこ とにより、前記低周波数通路の飽和が、該バイパス通路の飽和の前に発生し、該 第１の電流を該第２の電流に加算して複合電流信号を生成する、請求項６６に記 載の方法。 ７２．前記演算増幅器における前記信号の少なくとも一部を、電流フィードバッ ク入力に印加される電圧に変換する工程と、 該電流フィードバック入力に接続された抵抗において、該電流フィードバック 入力に印加された電圧に実質的に比例する電流を生成する工程と、 前記信号出力において、該電流フィードバック入力に印加された該電圧に実質 的に比例する該電流に応答する出力信号を生成する工程と、 を含む、請求項６６に記載の方法。 ７３．信号を増幅する方法であって、該方法が、 （ａ）信号入力から信号出力までの低周波数通路において、少なくとも３つの 積分器段を介して、該信号の第１の部分を通す工程と、 （ｂ）該低周波数通路における該積分器段の少なくとも１つの周囲のバイパス 通路を介して、該信号の第２の部分を通す工程と、 （ｃ）該積分器段の少なくとも１つから通った該信号の該第１の部分を、該バ イパス通路から通った該信号の第２の部分と組み合わせ、該信号出力に通される 組み合わされた信号を生成する工程と、を含む方法であって、 該積分器段の該少なくとも１つから通った該信号の該第１の部分が、 （ｉ）該積分器段の該少なくとも１つから通った該信号の該第１の部分を、 第１の飽和電流レベルに限定される第１の電流に変換する工程と、 （ｉｉ）該バイパス通路から伝達された該信号の第２の部分を、第２の飽和 電流レベルに限定される第２の電流に変換し、該バイパス通路の飽和の前に該低 周波数通路の飽和が発生するように、該第１および第２の飽和電流レベルがプリ セットされる工程と、 （ｉｉｉ）該第１の電流を該第２の電流と加算して、複合電流を生成する工 程と、 により、該バイパス通路から通った該信号の第２の部分と組み合わされる、方法 。 ７４．前記演算増幅器における前記信号の少なくとも一部を、電流フィードバッ ク入力に印加された電圧に変換する工程と、 該電流フィードバック入力に接続された抵抗において、該電流フィードバック 入力に印加された電圧に実質的に比例する電流を生成する工程と、 前記信号出力において、該電流フィードバック入力に印加された電圧に実質的 に比例する該電流に応答する出力信号を生成する工程と、 を含む、請求項７３に記載の方法。 ７５．信号を増幅する方法であって、該方法が 信号入力から信号出力までの低周波数通路において、少なくとも３つの積分器 段を有し、比較的高周波数にて該積分器の少なくとも一つを効果的にバイパスす るためのバイパス通路とを有する、条件付き安定演算増幅器を用いて、信号を増 幅する方法であって、該方法が、 （ａ）該信号入力に該信号を印加する工程と、 （ｂ）該演算増幅器における該信号を電流フィードバック入力に印加される電 圧に変換する工程と、 （ｃ）該電流フィードバック入力に接続された抵抗において、該電流フィード バック入力に印加された電圧に実質的に比例する電流を生成する工程と、 （ｄ）前記信号出力において、該電流フィードバック入力に印加された電圧に 実質的に比例する該電流に応答する出力信号を生成する工程と、を含む方法であ って、 該方法が、少なくとも該積分器の該少なくとも一つの周囲の該バイパス通路を 介して該信号の少なくとも一部を、比較的高周波数にて通すことを含む、方法。 ７６．前記電流フィードバック入力が、前記バイパス通路によってバイパスされ ない前記低周波数通路における位置にある、請求項７５に記載の方法。 ７７．前記電流フィードバック入力が、前記低周波数通路における位置にあり、 前記少なくとも一つの積分器が、該電流フィードバック入力と該信号出力との間 の該低周波数通路における位置にあり、前記バイパス通路が、該電流フィードバ ック入力から延長し、該電流フィードバック入力と該信号出力との間の該低周波 数通路における該少なくとも一つの積分器をバイパスする、請求項７５に記載の 方法。 ７８．前記電流フィードバック入力において生成される電圧が、前記信号入力に 印加される前記信号と該電流フィードバック入力において生成される電圧との間 の差に実質的に比例する、請求項７５に記載の方法。 ７９．信号入力と、信号出力と、電圧フィードバック入力と、該信号出力から該 電圧フィードバック入力までの第１のフィードバックネットワークと、電流フィ ードバック入力と、該信号出力から該電圧フィードバック入力までの第２のフィ ードバックネットワークと、を有する条件付き安定演算増幅器のゲインを調節す る方法であって、該方法が、 （ａ）該信号出力から該電圧フィードバック入力までの電圧フィードバックの 第１の量に対して第１のフィードバックネットワークを調節し、該信号出力から 該電流フィードバック入力までの電流フィードバックの第１の量に対して該第２ のフィードバックネットワークを調節する工程と、 （ｂ）該信号出力から該電圧フィードバック入力までの電圧フィードバックの 第２の量に対して第１のフィードバックネットワークを再調節し、該信号出力か ら該電流フィードバック入力までの電流フィードバックの第２の量に対して該第 ２のフィードバックネットワークを再調節する工程と、を含む方法であって、該 電圧フィードバックおよび該電流フィードバックが、実質的に比例する様態で調 節される、方法。 ８０．前記第１の電圧フィードバックの量に対する前記第２の電圧フィードバッ クの量の比が、前記第１の電流フィードバックの量に対する前記第２の電流フィ ードバックの量の比に実質的に等しい、請求項７９に記載の方法。 ８１．電圧フィードバックの前記量が、前記条件付き安定演算増幅器の閉ループ ゲインを設定し、電流フィードバックの前記量が、該条件付き安定演算増幅器の 開ループゲインを設定する、請求項７９に記載の方法。 ８２．アナログ信号を増幅して増幅されたアナログ信号を生成するための、条件 付き安定演算増幅器と、 該条件付き安定演算増幅器に接続され該条件付き安定演算増幅器に対する閉ル ープゲインを設定するフィードバックネットワークと、 該増幅されたアナログ信号を対応するデジタル信号に変換するための、アナロ グ−デジタル変換器と、を組み合わせて含む信号処理システムであって、 該条件付き安定演算増幅器が、信号入力から信号出力までに低周波数通路を供 給するために接続された少なくとも３つの積分器段と、該信号入力から該信号出 力までの比較的高周波数のバイパス通路であって、該低周波数通路の第１の１つ の積分器段をバイパスする比較的高周波数のバイパス回路と、該第１の１つの該 積分器段における、差動増幅器と、該差動増幅器に接続されクロック信号に応答 し、該第１の１つの該積分器段の差動オフセット電圧における低減を供給する動 的オフセット低減回路と、を含む、信号処理システム。 ８３．前記アナログ−デジタル変換器が、前記増幅されたアナログ信号のサンプ リングの制御および変換のためのクロック信号にも応答し、対応するデジタル信 号を生成する、信号処理システムであって、該信号処理システムが、該アナログ −デジタル変換器と該条件付き安定演算増幅器との間の接続を含み、これにより 、前記動的オフセット低減回路が、該アナログ−デジタル変換器による該サンプ リングおよび変換と同期的に動作する、請求項８２に記載の信号処理システム。 ８４．前記フィードバックネットワークが、前記条件付き安定演算増幅器の複数 の所定の閉ループゲイン設定に対して調節可能である、請求項８２に記載の信号 処理システム。 ８５．第１のアナログ信号と、第２のアナログ信号を含む、アナログ差動信号を 増幅する信号処理システムであって、該システムが、 該第１のアナログ信号を増幅して第１の増幅されたアナログ信号を生成するた めの第１の条件付き安定演算増幅器であって、該第１のアナログ信号を受け取る ための第１の信号入力と、第１の負のフィードバック入力と、該第１の増幅され たアナログ信号を供給するための第１の信号出力と、を有する第１の条件付き安 定演算増幅器と、 該第２のアナログ信号を増幅して第２の増幅されたアナログ信号を生成するた めの第２の条件付き安定演算増幅器であって、該第２のアナログ信号を受け取る ための第２の信号入力と、第２の負のフィードバック入力と、該第２の増幅され たアナログ信号を供給するための第２の信号出力と、を有する第２の条件付き安 定演算増幅器と、 該第１の信号出力と該第２の信号出力との間に接続されたレジスタフィードバ ックネットワークであって、該第１の負のフィードバック入力に接続された第１ のノードと、該第２の負のフィードバック入力に接続された第２のノードとを有 し、これにより、該第１の条件付き安定演算増幅器が第１の閉ループゲインを有 して、該第１のアナログ信号を増幅し、該第２の条件付き安定演算増幅器が第２ の閉ループゲインを有して、該第２のアナログ信号を増幅し、該第１の閉ループ ゲインと該第２の閉ループゲインが実質的に等しい、レジスタフィードバックネ ットワークと、 該第１の増幅されたアナログ信号と該第２の増幅されたアナログ信号とを、該 第１の増幅されたアナログ信号と該第２の増幅されたアナログ信号との間の差を 表す対応するデジタル信号に変換するためのアナログ−デジタル変換器と、を組 み合わせて含むシステムであって、 該第１の条件付き安定演算増幅器が、該第１の信号入力からの該第１のアナロ グ入力信号と該第１の負のフィードバック入力からの該第１のフィードバック信 号との間の差を増幅するための第１の差動増幅器と、該差動増幅器に接続され、 第１の増幅器段の差動オフセット電圧における低減を供給する第１の動的オフセ ット低減回路とを有する第１の増幅器段を含む、該第１の信号入力から該第１の 信号出力までの信号通路を含み、 該第２の条件付き安定演算増幅器が、該第２の信号入力からの該第２のアナロ グ入力信号と該第２の負のフィードバック入力からの該第２のフィードバック信 号との間の差を増幅するための第２の差動増幅器と、該差動増幅器に接続され、 第２の増幅器段の差動オフセット電圧における低減を供給する第２の動的オフセ ット低減回路とを有する第２の増幅器段を含む、該第２の信号入力から該第２の 信号出力までの信号通路を含む、信号処理システム。 ８６．前記アナログ−デジタル変換器が前記クロック信号に応答し、前記第１お よび第２の増幅されたアナログ信号のサンプリングと変換を制御し、前記対応す るデジタル信号を生成する、信号処理システムであって、該信号処理システムが 、該アナログ−デジタル変換器と前記第１および第２の条件付き安定演算増幅器 との間の接続を含み、これにより、前記動的オフセット低減回路が、該アナログ −デジタル変換器によるサンプリングおよび変換と同期的に動作する、請求項８ ５に記載の信号処理システム。 ８７．前記レジスタフィードバックネットワークが、前記第１および第２の条件 付き安定演算増幅器の複数の所定の閉ループゲイン設定に対して調節可能である 、請求項８５に記載の信号処理システム。
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