JP2002357624A - フライングキャパシタ式電圧検出回路 - Google Patents

フライングキャパシタ式電圧検出回路

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Abstract

(57)【要約】 【課題】フライングキャパシタを用いて電圧検出を行う
フライングキャパシタ式電圧検出回路のＳＮ比を改善す
ること。 【解決手段】フライングキャパシタの両端と差動増幅回
路の一対の入力端子との間の信号ラインＬ１、Ｌ２を、
次段コンデンサ１１、１２を通じて、かつ、電位設定用
抵抗素子７、８を通じて基準電位源に接続する。もしく
は、次段コンデンサ１１、１２を通じて、かつ、リセッ
トスイッチ２１、２２を通じて基準電位源に接続する。
これにより信号電圧のＳＮ比を改善することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フライングキャパ
シタ式電圧検出回路に関する。
【０００２】
【従来の技術】従来のフライングキャパシタ式電圧検出
回路の典型例を図１２に示す。
【０００３】１は電圧源、２、３は入力側サンプリング
スイッチ、４はフライングキャパシタ、５、６は出力側
サンプリングスイッチ、７、８は電位設定抵抗素子、９
は高入力抵抗の差動増幅回路、１０はＡ／Ｄコンバータ
である。差動増幅回路９の第一入力端は電位設定抵素子
７を通じて接地され、差動増幅回路９の第二入力端は電
位設定抵素子８を通じて接地されている。Ｃsは差動増
幅回路９の両入力端に接続される信号線Ｌ１、Ｌ２の寄
生容量である。
【０００４】電圧源１の電圧検出は次のように行われ
る。まず、入力側サンプリングスイッチ２、３をオンし
て電圧源１の電圧ΔＶをフライングキャパシタ４にサン
プルホールドする。次に、入力側サンプリングスイッチ
２、３をオフした後で出力側サンプリングスイッチ５、
６オンしてフライングキャパシタ４の蓄電電圧を差動増
幅回路９の一対の入力端子間に印加するとともに、信号
線Ｌ１、Ｌ２の対地電位差を電位設定抵素子７、８を通
じて設定する。
【０００５】なお、フライングキャパシタ４の蓄電電圧
をΔＶとすると、電位設定用抵抗素子７，８の抵抗値が
等しい場合、電位設定抵素子７には接地電位より１／２
・ΔＶだけ高い電圧が生じ、電位設定抵素子８には接地
電位より１／２・ΔＶだけ低い電圧が生じ、差動増幅回
路９の入力電圧範囲を接地電位を中心として正負所定範
囲内に設定することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来のフライングキャパシタ式電圧検出回路では、差
動増幅回路９の入力抵抗（差動増幅回路９の一対の入力
端子と基準電位源との間の等価合成抵抗、電位設定用抵
抗素子７、８もその一部であるが、電位設定用抵抗素子
７、８により入力抵抗を代表することもある）を大きく
すると信号ラインＬ１、Ｌ２が略浮遊化する結果、スイ
ッチング素子の寄生容量を通じて信号ラインＬ１、Ｌ２
に影響するコモンモードノイズ電圧Ｖｃが信号ラインＬ
１、Ｌ２の寄生容量のばらつきによりキャンセルされる
ことなく差動増幅回路９に入力されるという問題があっ
た。
【０００７】すなわち、電位設定用抵抗素子７、８など
の入力抵抗の高抵抗化は、特にサンプリングスイッチ
２、３、５、６を高速断続させる場合において差動増幅
回路９の両入力端子の対地電位を速やかに安定させるこ
とができないために好ましくない。
【０００８】逆に、電位設定用抵抗素子７、８などの入
力抵抗を低抵抗化すると、フライングキャパシタ４に充
電された電荷が入力抵抗により短絡されたような状態と
なるため、フライングキャパシタ４の蓄電電荷が出力側
サンプリングスイッチ５、６をオンしてすぐに電位設定
用抵抗素子７、８を通じて放電してしまい、差動増幅回
路９の入力電圧が時間の経過とともに速やかに低下して
しまうという問題を生じる。
【０００９】この問題は、たとえば差動増幅回路９の出
力電圧を更にＡ／Ｄコンバータ１０で所定タイミングで
サンプルホールドしてデジタル信号に変換する場合にお
いて、Ａ／Ｄコンバータ１０のサンプリングタイミング
のばらつきにより信号電圧が変化してしまうため特に重
要である。
【００１０】本発明は上記問題点に鑑みなされたもので
あり、フライングキャパシタを用いて電圧検出を行うフ
ライングキャパシタ式電圧検出回路のＳＮ比を改善する
ことをその目的としている。
【００１１】
【課題を解決するための手段】請求項１記載のフライン
グキャパシタ式電圧検出回路は、フライングキャパシタ
と、被計測電圧源の両端を前記フライングキャパシタの
両端に個別に接続する一対の入力側サンプリングスイッ
チと、差動増幅回路と、前記差動増幅回路の一対の入力
端子を前記フライングキャパシタの両端に個別に接続す
る一対の出力側サンプリングスイッチとを備えるフライ
ングキャパシタ式電圧検出回路において、略等しい静電
容量を有して前記両出力側サンプリングスイッチの差動
増幅回路側の端子を所定の基準電位源に個別に接続する
一対のコンデンサを有するコモンノイズ低減回路を備え
ることを特徴としている。
【００１２】本構成によれば、信号線Ｌ１、Ｌ２の浮遊
容量ばらつきによるコモンモ−ドノイズ電圧すなわち信
号ラインＬ１、Ｌ２の電位変動の差をノイズ低減回路
（コンデンサ）により低減できるので、差動増幅器の入
力抵抗を大きく設定することができる。また、前述した
両信号ライン（差動増幅回路の両入力端子）は前記コン
デンサを通じて基準電位に接続されるので、両信号ライ
ンの基準電位からの電位変動（電位フローティング）を
抑止し、信号電圧の印加による差動増幅回路の入力電圧
範囲を基準電位を中心として正負の所定範囲内に安定に
維持することができる。さらに出力側サンプリングスイ
ッチのＯＮ期間に差動増幅器の出力電圧をＡＤ変換する
場合、被計測側から入ってくる交流ノイズは入力側サン
プリングスイッチのオフ容量とコンデンサ・差動増幅回
路の入力抵抗の合成インピーダンスとの分圧作用により
減衰するので、フライングキャパシタの両端に重畳する
低周波側交流ノイズを低減することができる。
【００１３】請求項２記載の構成は請求項１記載のフラ
イングキャパシタ式電圧検出回路において更に、前記差
動増幅回路は、前記差動増幅回路の入力抵抗及び前記コ
モンモ−ドノイズ低減回路のインピーダンスにより定ま
る合成インピーダンスと、前記入力側サンプリングスイ
ッチのオフ容量とにより定まる時定数よりも長く設定さ
れた時定数をもつ低域通過フィルタ特性を有することを
特徴としている。
【００１４】本構成によれば、出力側サンプリングスイ
ッチのＯＮ期間に差動増幅回路の出力電圧をＡＤ変換す
る場合、被計測側から入力側サンプリングスイッチのオ
フ容量を通じて入ってくる高周波側交流ノイズを差動増
幅回路に付された低域通過フィルタによって除去できる
ので、高周波側で高いＳＮ比を得ることができる。
【００１５】また、差動増幅回路のカットオフ周波数を
入力側サンプリングスイッチのオフ容量とコンデンサ・
差動増幅回路の入力抵抗の合成インピーダンスから定ま
るカットオフ周波数より低く設定することにより、低周
波ノイズ・高周波ノイズを問わず被計測側から侵入して
くるさまざまな周波数成分の交流ノイズを除去できるの
で、例えば電気自動車の電池電圧計測等、インバータス
イッチングに伴うさまざまなノイズ成分が重畳される環
境下においても全ての周波数帯域で高いＳＮ比を得るこ
とができる。
【００１６】請求項３記載の構成は請求項２記載のフラ
イングキャパシタ式電圧検出回路において更に、前記差
動増幅回路の出力電圧をサンプリングする信号処理回路
部を有し、前記信号処理回路部は、前記出力側サンプリ
ングスイッチのオン後、少なくとも前記差動増幅回路の
前記時定数に相当する時間以上経過後に前記差動増幅回
路の出力電圧をサンプリングすることを特徴としてい
る。
【００１７】本構成によれば出力側サンプリングスイッ
チをオン後、少なくとも低域通過型のフィルタ時定数経
過後にＡＤ変換することによって、フライングキャパシ
タの両端電圧を正確に検出することができる。
【００１８】請求項４記載の構成は請求項１記載のフラ
イングキャパシタ式電圧検出回路において更に、前記フ
ライングキャパシタの両端を前記一対の入力側サンプリ
ングスイッチに個別に接続する一対の中間サンプリング
スイッチと、略等しい静電容量を有して前記入力側サン
プリングスイッチと前記中間サンプリングスイッチとの
接続点を所定の基準電位源に個別接続する一対のコンデ
ンサとを含む第２のコモンモ−ドノイズ低減回路を有す
ることを特徴としている。
【００１９】本構成では、フライングキャパシタの両端
と入力側サンプリングスイッチの中間に一対の中間サン
プリングスイッチを備え、入力側サンプリングスイッチ
と中間サンプリングスイッチとの間に略等しい容量を有
して基準電位源とを個別接続する一対のコンデンサを備
えることにより、フライングキャパシタの両端に重畳す
る低周波側交流ノイズを請求項１記載の構成よりさらに
低減することができる。すなわち、出力側サンプリング
スイッチのＯＮ期間に差動増幅回路の出力電圧をＡＤ変
換する場合、入力側サンプリングスイッチと中間サンプ
リングスイッチはオフしているので、被計測側から入っ
てくる交流ノイズは入力側サンプリングスイッチのオフ
容量とコンデンサ・オフ状態における中間サンプリング
スイッチのインピーダンスの合成インピーダンスとの分
圧作用により減衰するので、フライングキャパシタの両
端に重畳する低周波側交流ノイズを請求項１記載の構成
よりさらに低減することができる。
【００２０】請求項５記載の構成は請求項１乃至４のい
ずれか記載のフライングキャパシタ式電圧検出回路にお
いて更に、前記一対のコンデンサの前記基準電位源側の
端部は、電流制限抵抗を通じて前記基準電位源に接続さ
れていることを特徴としている。
【００２１】本構成によれば、一対のコンデンサの反出
力側サンプリングスイッチの端部（出力側サンプリング
スイッチ側の端部と反対側の端部すなわち基準電源側の
端部を言う）と基準電位源との間に電流制限抵抗を接続
することにより、フライングキャパシタの電荷をコモン
ノイズ低減回路内のコンデンサに分配するときの電流ピ
ーク値を抑止することができるので、この時（出力側サ
ンプリングスイッチのオン直後）における大きな電流変
化を抑止し、配線インダクタンスに作用して生じる誘導
サージ電圧を防止することができる。
【００２２】請求項６記載の構成によれば請求項１乃至
５のいずれか記載のフライングキャパシタ式電圧検出回
路において更に、前記出力側サンプリングスイッチのオ
ンにより前記フライングキャパシタから前記コンデンサ
への電荷転送により生じる信号電圧の減衰を補正する補
正手段を有することを特徴としている。
【００２３】本構成によれば、増設した第１のコモンモ
−ドノイズの低減用のコンデンサへの充電による信号電
圧の減衰をフライングキャパシタとコモンモ−ドノイズ
低減用のコンデンサの容量比で補正するので、当該コン
デンサへの充電による信号電圧の誤差を低減することが
できる。
【００２４】請求項７記載のフライングキャパシタ式電
圧検出回路は、フライングキャパシタと、被計測電圧源
の両端を前記フライングキャパシタの両端に個別に接続
する一対の入力側サンプリングスイッチと、低域通過型
フィルタ特性を有する差動増幅回路と、前記差動増幅回
路の一対の入力端子を前記フライングキャパシタの両端
に個別に接続する一対の出力側サンプリングスイッチ
と、略等しい静電容量を有して前記両出力側サンプリン
グスイッチの差動増幅回路側の端子を所定の基準電位源
に個別に接続する一対のコンデンサを有するコモンノイ
ズ低減回路と、前記出力側サンプリングスイッチのオン
後、少なくとも前記差動増幅回路の前記時定数に相当す
る時間以上経過後に前記差動増幅回路の出力電圧をサン
プリングする信号処理回路部とを備え、前記差動増幅回
路の時定数は、前記差動増幅回路の入力抵抗及び前記コ
モンモ−ドノイズ低減回路のインピーダンスにより定ま
る合成インピーダンスと、前記入力側サンプリングスイ
ッチのオフ容量とにより定まる時定数よりも長く設定さ
れることを特徴としている。
【００２５】本構成によれば、上記した請求項１〜３の
効果を同時に奏することができる。
【００２６】請求項８記載の構成は請求項７記載のフラ
イングキャパシタ式電圧検出回路において更に、前記フ
ライングキャパシタの両端を前記一対の入力側サンプリ
ングスイッチに個別に接続する一対の中間サンプリング
スイッチと、略等しい静電容量を有して前記入力側サン
プリングスイッチと前記中間サンプリングスイッチとの
接続点を所定の基準電位源に個別接続する一対のコンデ
ンサとを含む第２のコモンモ−ドノイズ低減回路を有す
ることを特徴としている。
【００２７】本構成によれば、請求項８記載の効果とと
もに請求項４と同一の効果を奏することができる。
【００２８】請求項９記載のフライングキャパシタ式電
圧検出回路は、フライングキャパシタと、被計測電圧源
の両端を前記フライングキャパシタの両端に個別に接続
する一対の入力側サンプリングスイッチと、差動増幅回
路と、前記差動増幅回路の一対の入力端子を前記フライ
ングキャパシタの両端に個別に接続する一対の出力側サ
ンプリングスイッチとを備えるフライングキャパシタ式
電圧検出回路において、略等しい静電容量を有して前記
両出力側サンプリングスイッチの差動増幅回路側の端子
を所定の基準電位源に個別に接続する一対のコンデンサ
と、前記一対のコンデンサと個別に並列接続されて前記
両コンデンサを放電する一対のリセットスイッチとを備
えることを特徴としている。
【００２９】すなわち、本構成によれば、フライングキ
ャパシタの両端の寄生容量に蓄電された電荷量の次段コ
ンデンサへの分配により、信号ラインの基準電位よりの
シフトを低減することができる。
【００３０】また、上記説明した電位設定用抵抗素子を
用いないので、それによる蓄電電圧（信号電圧）の時間
的な減衰を防止することができ、ＳＮ比を改善でき、更
に、その後のＡ／Ｄコンバータによるサンプリングタイ
ミングがばらついてもサンプリング電圧値の変動を防止
することができる。
【００３１】更に、リセットスイッチをオンすれば、次
段コンデンサの蓄電電荷を短時間で消去することができ
るので、高速サンプリング時においても、次段コンデン
サに電荷が残留して、次回サンプリングした電荷と混じ
ることがない。
【００３２】なお、信号ラインに入力抵抗を設け、電位
設定用抵抗素子の代わりにこのリセットスイッチを設置
すれば同様の効果を奏することができる。
【００３３】
【発明の実施の形態】以下、本発明のフライングキャパ
シタ式電圧検出回路の好適な態様を以下の実施例により
詳細に説明する。
【００３４】
【実施例１】（回路構成）本発明を適用する組電池の電
圧検出装置を図１に示す回路図を参照して説明する。
【００３５】１は電圧源、２、３は入力側サンプリング
スイッチ、４はフライングキャパシタ、５、６は出力側
サンプリングスイッチ、７、８は抵抗素子、９は高入力
抵抗の差動増幅回路、１０はＡ／Ｄコンバータ、１１、
１２は次段コンデンサ（本発明で言うコンデンサ）、１
３、１４は入力抵抗素子である。差動増幅回路９はオペ
アンプＯＰ１、ＯＰ２、ＯＰ３を有し、ＯＰ１、ＯＰ２
はボルテージホロワ回路を、ＯＰ３は電圧増幅回路を構
成している。
【００３６】１５、１６は一対のオペアンプＯＰ１、Ｏ
Ｐ２の＋入力端と接地とを接続するコンデンサ、１５０
は電流制限抵抗素子、Ａ、Ｂは出力側サンプリングスイ
ッチ５、６の出力端、Ｃ、Ｄは一対のオペアンプＯＰ
１、ＯＰ２の＋入力端子である。Ｃｓはそれぞれ浮遊容
量であるがそれぞれ異なる静電容量をもつ。Ｃｏｆｆは
サンプリングスイッチ２、３、５、６の両端を不可避的
に結合する寄生容量であって、その大きさはスイッチの
構造により異なる。入力側サンプリングスイッチ２、３
は、被計測電圧源１の両端とフライングキャパシタ４の
両端とを個別接続している。出力側サンプリングスイッ
チ５、６は、フライングキャパシタ４の両端と信号ライ
ンＬ１、Ｌ２の両端とを個別接続している。信号ライン
Ｌ１、Ｌ２は途中に入力抵抗素子１３、１４を個別に有
している。出力側サンプリングスイッチ５、６の出力端
Ａ、Ｂは次段コンデンサ１１、１２の一端に個別接続さ
れ、次段コンデンサ１１、１２の他端は、電流制限抵抗
１５０を通じて接地されている。一対のオペアンプＯＰ
１、ＯＰ２９の両＋入力端子Ｃ、Ｄは抵抗素子７、８の
一端に個別接続され、抵抗素子７、８の他端は接地され
ている。
【００３７】入力抵抗素子１３、１４は等しい抵抗値を
もち、抵抗素子７、８は等しい抵抗値をもち、コンデン
サ１５、１６は等しい容量値をもち、次段コンデンサ１
１、１２は浮遊容量Ｃｓよりも大きく、フライングキャ
パシタ４よりも小さい等しい静電容量をもつ。
【００３８】（動作）この実施例のフライングキャパシ
タ式電圧検出回路の動作を図１を参照して以下に説明す
る。
【００３９】まず、出力側サンプリングスイッチ５、６
をオフした後、入力側サンプリングスイッチ２、３をオ
ンして電圧源１の電圧ΔＶをフライングキャパシタ４に
サンプルホールドする。
【００４０】次に、入力側サンプリングスイッチ２、３
をオフした後、出力側サンプリングスイッチ５、６をオ
ンしてフライングキャパシタ４の蓄電電圧を一対のオペ
アンプＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄ間に印加す
る。これにより、フライングキャパシタ４の電荷は次段
コンデンサ１１、１２に分配される。
【００４１】さらに、出力側サンプリングスイッチ５、
６がオンしている期間内に、ＡＤコンバータ１０を駆動
して差動増幅回路９の出力電圧をサンプリングし、アナ
ログーデジタル変換する。アナログーデジタル変換終了
後、出力側サンプリングスイッチ５、６をオフする。
【００４２】このように、入力側サンプリングスイッチ
２、３及び出力側サンプリングスイッチ５、６のオンオ
フを繰り返すことにより、電圧源１の電圧ΔＶを絶縁的
に計測することができる。
【００４３】なお、次段コンデンサ１１、１２に充電さ
れた電荷は、出力側サンプリングスイッチ５、６がオフ
している期間内に差動増幅回路９の入力抵抗素子群７、
８、１３、１４を通じてほぼ完全に放電する。
【００４４】（ノイズ電圧の低減についての説明）上記
回路におけるノイズ電圧の低減について以下に説明す
る。
【００４５】この実施例では、電圧源１は接地電位に対
して浮遊状態とされており、コモンノイズ電圧Ｅｎが電
圧源１の一端に重畳される。このコモンノイズ電圧Ｅｎ
は、寄生容量Ｃｏｆｆを通じて信号ラインＬ１、Ｌ２に
侵入する。それぞれペアをなす各回路素子の回路定数が
完全に等しければ、このコモンノイズ電圧Ｅｎは差動増
幅回路９の出力からはほとんどキャンセルされるのは明
白である。しかし、各回路素子の回路定数のばらつきに
より、コモンノイズ電圧Ｅｎに一部がキャンセルされず
に差動増幅回路９の出力電圧に混入してしまう。
【００４６】そこで、出力側サンプリングスイッチ５、
６の差動増幅回路側の端子と基準電位との間に次段コン
デンサ１１、１２をそれぞれ設置する。このように、次
段コンデンサ１１，１２を抵抗素子７、８と並列接続す
れば、抵抗素子７、８が規制容量Ｃoffとともに構成し
たハイパスフィルタの遮断周波数を高くすることができ
る効果が生じるので、入力端子Ｃ、Ｄに侵入するコモン
モードノイズ電圧Ｅｎの低域成分を低減することができ
る。
【００４７】また、この実施例では、抵抗７，８が寄生
容量Ｃｏｆｆとともにハイパスフィルタを構成するの
で、コモンノイズ電圧Ｅｎの低域成分を低減することが
できる。また、この実施例では、コンデンサ１５、１８
が入力抵抗１３、１４とともにローパスフィルタを構成
するので、コモンノイズ電圧Ｅｎの高域成分を低減す
る。回路定数の適切な選択により、上記ハイパスフィル
タの遮断周波数及び上記ローパスフィルタのそれをほぼ
等しい値に設定することにより、ほとんどすべての周波
数帯域にわたってコモンノイズ電圧Ｅｎの一対のオペア
ンプＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄへの侵入を排除
することができる。
【００４８】更に、この実施例では、寄生容量Ｃｏｆｆ
とコンデンサ１１、１２とはコモンノイズ電圧Ｅｎに対
して直列接続体となるので、コモンノイズ電圧Ｅｎは、
電流制限抵抗１５０などの抵抗素子を無視すれば、これ
ら寄生容量Ｃｏｆｆとコンデンサ１１、１２の直列接続
体に印加されることになる。したがって、コモンノイズ
電圧Ｅｎは寄生容量Ｃｏｆｆとコンデンサ１１、１２と
の容量比の逆数で分割されてコンデンサ１１、１２に印
加される。たとえば、コンデンサ１１、１２の容量を寄
生容量Ｃｏｆｆの約１００倍とすれば、コモンノイズ電
圧Ｅｎの約１％がコンデンサ１１、１２の両端に印加さ
れ、信号ラインＬ１、Ｌ２のコモンノイズ電圧Ｅｎ成分
は大幅に低減される。この意味で、コンデンサ１１、１
２の容量は寄生容量Ｃｏｆｆに対して大きい方が好まし
い。ただし、コンデンサ１１、１２の容量が大きいと、
ＡＤコンバータ１０のサンプリング後における抵抗７、
８、１３、１４によるコンデンサ１１、１２の自然放電
を十分に完了できない可能性が生じる。この場合には、
コンデンサ１１、１２の電荷を放電するスイッチを追加
したり、抵抗素子７、８、１３、１４の抵抗値を低下す
ることも可能である。
【００４９】また、上記と同様に、回路各部の浮遊容量
Ｃｓを通じても信号ラインＬ１、Ｌ２にはコモンノイズ
電圧が混入し、更に、サンプリングスイッチ２，３，
５，６の制御電極と主電極との間の寄生容量を通じても
コモンノイズ電圧が混入するが、この浮遊容量Ｃｓ経由
のコモンノイズ電圧に対しても、浮遊容量Ｃｓとコンデ
ンサ１１、１２の容量とが直列接続体あるいは並列接続
体として働くので、この場合もコンデンサ１１、１２が
浮遊容量Ｃｓ経由のコモンノイズ電圧を低減でき、更に
上記ハイパスフィルタ機能及びローパスフィルタ機能に
より低減できることはあきらかである。
【００５０】更に、電圧源１の電圧には、この電圧源１
が給電する負荷のインピーダンス変化による電圧源１の
電流変化に起因する電圧源１の電圧の交流成分や、電圧
源１との負荷インピーダンスとを接続するラインなどに
電磁的に侵入する外部ノイズ電圧が重畳されるが、これ
らのノイズ電圧もまた、上記コモンノイズ電圧Ｅｎと同
様の方法でに低減される。すなわち、図１の回路構成に
より、上記した差動増幅回路９のフィルタ機能と上記し
たコンデンサ１１、１２の容量分割効果とによりコモン
ノイズ電圧や電圧源などに起因する交流ノイズ電圧を低
減することができるので、信号電圧のＳＮ比を大幅に向
上することができる。
【００５１】なお、フライングキャパシタ４から読み出
される信号電圧は本質的に直流電圧であり、上記フィル
タ特性により遮断されることはない。また、上記した差
動増幅回路９のハイパスフィルタ機能は、上記したロー
パスフィルタ機能による信号変化レスポンスの遅延を抑
制する効果を有し、出力側サンプリングスイッチ５、６
をオンしてからＡＤコンバータ１０に正常な大きさの信
号電圧が入力されるまでの遅延時間を短縮し、動作に必
要な時間を短縮することができる。
【００５２】（差動増幅回路９の出力電圧をサンプリン
グ又はサンプルホールド処理するＡ／Ｄコンバータの駆
動方式についての説明）次に、差動増幅回路９の出力電
圧をサンプリングするＡ／Ｄコンバータ（信号処理回路
部）１０の動作について説明を補足する。
【００５３】ＡＤコンバータ１０のサンプリングタイミ
ングは、上記説明したように、出力側サンプリングスイ
ッチ５、６のオン後、少なくとも差動増幅回路９の低域
通過フィルタ特性をＣＲローパスフィルタと仮定した場
合の時定数τ＝ＣＲに相当する時間経過した後に設定さ
れる。これにより、差動増幅回路９の信号伝播遅延の影
響を回避することができる。
【００５４】（差動増幅回路９の電圧増幅率について）
上記実施例では、フライングキャパシタ４の蓄電電圧は
出力側サンプリングスイッチ５、６のオンにより次段コ
ンデンサ１１、１２に分配されて低下する。そこで、こ
の低下を補償するように差動増幅回路９の電圧増幅率を
決定する。すなわち、差動増幅回路９の総合電圧増幅率
を１あるいは所定の一定値に設定する。この時、ＡＤコ
ンバータ１０のサンプリング時点における差動増幅回路
９のレスポンス遅れによる電圧減少率も含めて差動増幅
回路９の電圧増幅率をたとえば１に設定すれば、更に好
適である。もちろん、上記電圧補償はＡＤコンバータ１
０側で行ってもよい。
【００５５】（電流制限抵抗１５０についての説明）本
実施例では更に、電流制限抵抗１５０が、コンデンサ１
１、１２の反出力側サンプリングスイッチの主端子（出
力側サンプリングスイッチ側の主端子（端部）とは反対
側の主端子（端部）すなわち基準電源側の主端子（端
部）を言う）と接地電位（基準電位源）との間に接続さ
れている。
【００５６】これにより、フライングキャパシタ４の両
端子と接地との間に存在する浮遊容量Ｃｓに蓄電された
電荷を出力側サンプリングスイッチ５、６のオンと同時
にノイズ低減回路内のコンデンサ１１、１２に分配する
ときの突入電流を抑止することができ、この時の大きな
電流変化が信号線Ｌ１、Ｌ２などの配線インダクタンス
に作用して大きな誘導サージ電圧が生じるのを抑止する
ことができる。
【００５７】（変形態様）実施例１の変形態様を図２に
示す。
【００５８】図２は、図１の電流制限抵抗１５０を抵抗
値が等しい一対の電流制限抵抗１５０、１５０’に変更
したものである。このようにすれば、電流制限抵抗１５
０、１５０’は、次段コンデンサ１１、１２に分配され
る前段寄生容量Ｃｓの蓄電電荷の分配に起因する電流ピ
ーク値を制限するだけでなく、フライングキャパシタ４
の蓄電電荷を次段コンデンサ１１、１２に分配する際の
電流ピーク値も制限する。
【００５９】（変形態様）実施例１の変形態様を図３に
示す。
【００６０】図３は、図１の電流制限抵抗１５０及び入
力抵抗素子１３、１４を省略したものである。この場合
でも、フライングキャパシタ４の両端の寄生容量Ｃｓに
蓄電された電荷量の分配に起因する信号ラインＬ１、Ｌ
２の対地電位からのシフトを抑止することができる。
【００６１】
【実施例２】他の実施例を図４を参照して以下に説明す
る。
【００６２】この実施例は、図１〜図３に示す実施例に
おいてさらに、中間サンプリングスイッチ２’、３’を
フライングキャパシタ４の両端と入力側サンプリングス
イッチ２、３のフライングキャパシタ側の主端子との間
に介設し、更に、入力側サンプリングスイッチ２、３と
中間サンプリングスイッチ２’、３’との接続点を一対
のコンデンサ２１、２１’の一端に個別接続し、コンデ
ンサ２１，２１’の他端を電流制限用の抵抗素子２２を
通じて接地したものである。当然、コンデンサ２１、２
１’は同一容量に設定されている。電流制限用の抵抗素
子２２の機能は電流制限用の抵抗素子１５０のそれと同
じである。
【００６３】この実施例では、中間サンプリングスイッ
チ２’、３’は、入力側サンプリングスイッチ２、３と
同時にオンオフなされる。
【００６４】このようにすれば、すべてのサンプリング
スイッチ２、２’、３、３’、５、６をオフし、出力側
サンプリングスイッチ５、６をオンした状態でＡＤコン
バータ１０で信号電圧をサンプリングする場合、電圧源
１に重畳するコモンモードノイズ電圧Ｅｎが、コンデン
サ２１、２１’により実施例１で説明した原理（図１参
照）で減衰されるうえ、中間サンプリングスイッチ
２’、３’の寄生容量が途中に直列に介在するために、
コンデンサ１１、１２に到達するコモンモードノイズ電
圧を更に一層減衰することができる。 （変形態様）実施例２の変形態様を図５に示す。
【００６５】図５は、図４の電流制限抵抗２２を抵抗値
が等しい一対の電流制限抵抗２２、２２’に変更したも
のであり、本質的な機能は、図２の場合と同一である。 （変形態様）実施例１、２の変形態様を図６に示す。
【００６６】図６は、差動増幅回路９のオペアンプ電圧
回路部分を１アンプ形式で構成した例を示すが、本質的
な機能は同じである。同様に差動増幅回路９のオペアン
プ電圧回路部分を公知の差動電圧増幅回路に変換できる
ことはもちろんである。
【００６７】また、差動増幅回路９のオペアンプ回路部
分にローパスフィルタ用のコンデンサを追加して、その
周波数特性をＲＣフィルタ特性とすることも当然可能で
ある。
【００６８】
【実施例３】他の実施例を図７を参照して以下に説明す
る。
【００６９】この実施例は図３に示す電位設定用抵抗素
子７、８をリセットスイッチ２１０、２２０に置換した
ものである。
【００７０】出力側サンプリングスイッチ５、６をオン
した時点でリセットスイッチ２１０、２２０はオフされ
ている。その結果、出力側サンプリングスイッチ５、６
のオンによりフライングキャパシタ４の蓄電電荷は次段
コンデンサ１１、１２に分配され、差動増幅回路９のオ
ペアンプ電圧増幅回路部９０により信号電圧として検出
される。また、フライングキャパシタ４の両端の寄生容
量Ｃｓに蓄電された電荷量も次段コンデンサ１１、１２
やそれと並列の寄生容量Ｃｓに分配され、信号ラインＬ
１、Ｌ２の基準電位（接地電位）からのシフトは抑止さ
れる。電位設定用抵抗素子７、８がないので、上記信号
電圧の時間的減衰は無視することができる。Ａ／Ｄコン
バータ１０による信号電圧のサンプルホールドの後、か
つ、出力側サンプリングスイッチ５、６のオフの後、リ
セットスイッチ２１、２２がオンされ、次段コンデンサ
１１、１２の蓄電電荷が消去される。
【００７１】このようにすれば、既述した作用効果を奏
することができる。もちろん、図７において、図１など
に示した入力抵抗素子１３、１４や電流制限抵抗１５、
１５’を追加することが可能である。この場合、図１の
電位設定用抵抗素子７、８をリセットスイッチ２１、２
２に置換すればよい。
【００７２】すなわち、この実施例によれば、次段コン
デンサの蓄電電荷を短時間で消去することができるの
で、高速サンプリング時においても、次段コンデンサに
電荷が残留して、次回サンプリングした電荷と混じるこ
とがなく、コンデンサ１１、１２の放電による信号電圧
減衰も防止することができる。
【００７３】（変形態様）なお、実施例３においても実
施例１と同様に、次段コンデンサ１１、１２の充電によ
る信号電圧の減衰をその後の回路や処理により補正して
もよいことはもちろんである。
【００７４】（変形態様）なお、上記実施例において、
出力側サンプリングスイッチ５、６をオンしてフライン
グキャパシタ式電圧検出回路の電圧をコンデンサ１１、
１２に読み込み、その後、出力側サンプリングスイッチ
５、６をオフし、その直後にコンデンサ１１、１２の蓄
電電圧を差動増幅する差動増幅回路９の出力電圧をＡＤ
コンバータ１０でサンプリングするようにしてもよい。
このようにすれば、差動増幅回路９の一対のオペアンプ
ＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄには、それぞれ一対
の寄生容量Ｃｏｆｆの直列接続体を通じて侵入すること
になるので、＋入力端子Ｃ、Ｄに侵入するコモンノイズ
電圧Ｅｎ自体を半減することができる。
【図面の簡単な説明】
【図１】実施例１のフライングキャパシタ式電圧検出回
路を示す回路図である。
【図２】実施例１の変形態様を示す回路図である。
【図３】実施例１の変形態様を示す回路図である。
【図４】実施例２のフライングキャパシタ式電圧検出回
路を示す回路図である。
【図５】実施例２の変形態様を示す回路図である。
【図６】実施例２、３の変形態様を示す回路図である。
【図７】実施例３のフライングキャパシタ式電圧検出回
路を示す回路図である。
【図８】従来のフライングキャパシタ式電圧検出回路を
示す回路図である。
【符号の説明】
１ 被計測電圧源 ２ 入力側サンプリングスイッチ ３ 入力側サンプリングスイッチ ４ フライングキャパシタ ５ 出力側サンプリングスイッチ ６ 出力側サンプリングスイッチ ７ 電位設定用抵抗素子 ８ 電位設定用抵抗素子 ９ 差動増幅回路 １０ Ａ／Ｄコンバータ １１ 次段コンデンサ １２ 次段コンデンサ １３ 入力抵抗素子（入力抵抗） １４ 入力抵抗素子（入力抵抗） １５０ 電流制限抵抗 １５０’電流制限抵抗 ２１ リセットスイッチ ２２ リセットスイッチ Ｌ１ 信号ライン Ｌ２ 信号ライン Ｃｓ 寄生容量
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA08 AB03 AC01 AC16 AD10 AD11 AD13 AD20 AD46 AD65 5J022 AA01 BA02 CA10 CE01 CF02 CF07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】フライングキャパシタと、 被計測電圧源の両端を前記フライングキャパシタの両端
    に個別に接続する一対の入力側サンプリングスイッチ
    と、 差動増幅回路と、 前記差動増幅回路の一対の入力端子を前記フライングキ
    ャパシタの両端に個別に接続する一対の出力側サンプリ
    ングスイッチと、 を備えるフライングキャパシタ式電圧検出回路におい
    て、 略等しい静電容量を有して前記両出力側サンプリングス
    イッチの差動増幅回路側の端子を所定の基準電位源に個
    別に接続する一対のコンデンサを有するコモンノイズ低
    減回路を備えることを特徴とするフライングキャパシタ
    式電圧検出回路。
  2. 【請求項２】請求項１記載のフライングキャパシタ式電
    圧検出回路において、 前記差動増幅回路は、 前記差動増幅回路の入力抵抗及び前記コモンモ−ドノイ
    ズ低減回路のインピーダンスにより定まる合成インピー
    ダンスと、前記入力側サンプリングスイッチのオフ容量
    とにより定まる時定数よりも長く設定された時定数をも
    つ低域通過フィルタ特性を有することを特徴とするフラ
    イングキャパシタ式電圧検出回路。
  3. 【請求項３】請求項２記載のフライングキャパシタ式電
    圧検出回路において、 前記差動増幅回路の出力電圧をサンプリングする信号処
    理回路部を有し、 前記信号処理回路部は、前記出力側サンプリングスイッ
    チのオン後、少なくとも前記差動増幅回路の前記時定数
    に相当する時間以上経過後に前記差動増幅回路の出力電
    圧をサンプリングすることを特徴とするフライングキャ
    パシタ式電圧検出回路。
  4. 【請求項４】請求項１記載のフライングキャパシタ式電
    圧検出回路において、 前記フライングキャパシタの両端を前記一対の入力側サ
    ンプリングスイッチに個別に接続する一対の中間サンプ
    リングスイッチと、略等しい静電容量を有して前記入力
    側サンプリングスイッチと前記中間サンプリングスイッ
    チとの接続点を所定の基準電位源に個別接続する一対の
    コンデンサとを含む第２のコモンモ−ドノイズ低減回路
    を有することを特徴とするフライングキャパシタ式電圧
    検出回路。
  5. 【請求項５】請求項１乃至４のいずれか記載のフライン
    グキャパシタ式電圧検出回路において、 前記一対のコンデンサの前記基準電位源側の端部は、電
    流制限抵抗を通じて前記基準電位源に接続されているこ
    とを特徴とするフライングキャパシタ式電圧検出回路。
  6. 【請求項６】請求項１乃至５のいずれか記載のフライン
    グキャパシタ式電圧検出回路において、 前記出力側サンプリングスイッチのオンにより前記フラ
    イングキャパシタから前記コンデンサへの電荷転送によ
    り生じる信号電圧の減衰を補正する補正手段を有するこ
    とを特徴とするフライングキャパシタ式電圧検出回路。
  7. 【請求項７】フライングキャパシタと、 被計測電圧源の両端を前記フライングキャパシタの両端
    に個別に接続する一対の入力側サンプリングスイッチ
    と、 低域通過型フィルタ特性を有する差動増幅回路と、 前記差動増幅回路の一対の入力端子を前記フライングキ
    ャパシタの両端に個別に接続する一対の出力側サンプリ
    ングスイッチと、 略等しい静電容量を有して前記両出力側サンプリングス
    イッチの差動増幅回路側の端子を所定の基準電位源に個
    別に接続する一対のコンデンサを有するコモンノイズ低
    減回路と、 前記出力側サンプリングスイッチのオン後、少なくとも
    前記差動増幅回路の前記時定数に相当する時間以上経過
    後に前記差動増幅回路の出力電圧をサンプリングする信
    号処理回路部と、 を備え、 前記差動増幅回路の時定数は、前記差動増幅回路の入力
    抵抗及び前記コモンモ−ドノイズ低減回路のインピーダ
    ンスにより定まる合成インピーダンスと、前記入力側サ
    ンプリングスイッチのオフ容量とにより定まる時定数よ
    りも長く設定されることを特徴とするフライングキャパ
    シタ式電圧検出回路。
  8. 【請求項８】請求項７記載のフライングキャパシタ式電
    圧検出回路において、 前記フライングキャパシタの両端を前記一対の入力側サ
    ンプリングスイッチに個別に接続する一対の中間サンプ
    リングスイッチと、略等しい静電容量を有して前記入力
    側サンプリングスイッチと前記中間サンプリングスイッ
    チとの接続点を所定の基準電位源に個別接続する一対の
    コンデンサとを含む第２のコモンモ−ドノイズ低減回路
    を有することを特徴とするフライングキャパシタ式電圧
    検出回路。
  9. 【請求項９】フライングキャパシタと、 被計測電圧源の両端を前記フライングキャパシタの両端
    に個別に接続する一対の入力側サンプリングスイッチ
    と、 差動増幅回路と、 前記差動増幅回路の一対の入力端子を前記フライングキ
    ャパシタの両端に個別に接続する一対の出力側サンプリ
    ングスイッチと、 を備えるフライングキャパシタ式電圧検出回路におい
    て、 略等しい静電容量を有して前記両出力側サンプリングス
    イッチの差動増幅回路側の端子を所定の基準電位源に個
    別に接続する一対のコンデンサと、 前記一対のコンデンサと個別に並列接続されて前記両コ
    ンデンサを放電する一対のリセットスイッチとを備える
    ことを特徴とするフライングキャパシタ式電圧検出回
    路。
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