JP2002350948A - カメラの信号拡張回路 - Google Patents
カメラの信号拡張回路Info
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- JP2002350948A JP2002350948A JP2001156696A JP2001156696A JP2002350948A JP 2002350948 A JP2002350948 A JP 2002350948A JP 2001156696 A JP2001156696 A JP 2001156696A JP 2001156696 A JP2001156696 A JP 2001156696A JP 2002350948 A JP2002350948 A JP 2002350948A
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Abstract
(57)【要約】
【課題】 簡易な構成でＣＰＵ端子の入出力制御対象を
増設でき、コストの低減化と省スペース化を図ることが
できるカメラの信号拡張回路を提供する。 【解決手段】 ＣＰＵ１にプルアップ抵抗１ａ，１ｂ，
１ｃを設け、この端子に回路Ａとして入力インピーダン
スの高いＭＯＳ入力回路であるＡＦＩＣ２を接続する。
また、接続抵抗４ａ，４ｂ，４ｃを介して回路Ｂとして
モードボタン５ａ，５ｂ，５ｃを接続する。プルアップ
抵抗と接続抵抗は所定の関係になるような値とする。回
路Ａの制御ではイネーブル信号により回路Ａを能動状態
にしてＣＰＵのＩ／Ｏ端子を出力として制御する。回路
Ｂから情報を得るときは、イネーブル信号により回路Ａ
を非能動状態にしてＣＰＵのＩ／Ｏ端子を入力として制
御する。
増設でき、コストの低減化と省スペース化を図ることが
できるカメラの信号拡張回路を提供する。 【解決手段】 ＣＰＵ１にプルアップ抵抗１ａ，１ｂ，
１ｃを設け、この端子に回路Ａとして入力インピーダン
スの高いＭＯＳ入力回路であるＡＦＩＣ２を接続する。
また、接続抵抗４ａ，４ｂ，４ｃを介して回路Ｂとして
モードボタン５ａ，５ｂ，５ｃを接続する。プルアップ
抵抗と接続抵抗は所定の関係になるような値とする。回
路Ａの制御ではイネーブル信号により回路Ａを能動状態
にしてＣＰＵのＩ／Ｏ端子を出力として制御する。回路
Ｂから情報を得るときは、イネーブル信号により回路Ａ
を非能動状態にしてＣＰＵのＩ／Ｏ端子を入力として制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｉ／Ｏを切り替え
ることによって同一ＣＰＵ端子でＭＯＳ入力回路を制御
したり、ＳＷ信号を読み込んだりできるようにしたカメ
ラの信号拡張回路、さらに詳しくいえば、簡単な構成
で、ＣＰＵ１本の端子を入出力端子として拡張すること
を可能にしたカメラの信号拡張回路に関する。
ることによって同一ＣＰＵ端子でＭＯＳ入力回路を制御
したり、ＳＷ信号を読み込んだりできるようにしたカメ
ラの信号拡張回路、さらに詳しくいえば、簡単な構成
で、ＣＰＵ１本の端子を入出力端子として拡張すること
を可能にしたカメラの信号拡張回路に関する。
【０００２】
【従来の技術】カメラでは、測距ＩＣ，測光ＩＣ，アク
チュエータなど制御させる項目が多く存在する。これら
制御に関する測距データ，測光データあるいはフィルム
検出フォトカプラ等のセンサからの信号を始め、裏ぶた
等のメカＳＷや撮影者が操作するＳＷ類の動作信号を読
み込む必要がある。このため、処理するＣＰＵに必要な
端子数を揃えると、ＣＰＵの形状が大きくなり過ぎる。
また、適当なサイズのＣＰＵにした場合には必要な信号
線数が不足するため、アナログＳＷ等を用いて入力線や
出力線を増加させ信号線不足を補なわなければならな
い。
チュエータなど制御させる項目が多く存在する。これら
制御に関する測距データ，測光データあるいはフィルム
検出フォトカプラ等のセンサからの信号を始め、裏ぶた
等のメカＳＷや撮影者が操作するＳＷ類の動作信号を読
み込む必要がある。このため、処理するＣＰＵに必要な
端子数を揃えると、ＣＰＵの形状が大きくなり過ぎる。
また、適当なサイズのＣＰＵにした場合には必要な信号
線数が不足するため、アナログＳＷ等を用いて入力線や
出力線を増加させ信号線不足を補なわなければならな
い。
【０００３】近年のＣＰＵは、ソフトの設定により、入
力端子としても出力端子としても切替使用が可能である
Ｉ／Ｏ端子を備えていることが多い。通常はハードの都
合により用途に応じて各端子毎に入力または出力と割り
当てを決定し、ソフト的にその方向の設定を変えること
は少ない。
力端子としても出力端子としても切替使用が可能である
Ｉ／Ｏ端子を備えていることが多い。通常はハードの都
合により用途に応じて各端子毎に入力または出力と割り
当てを決定し、ソフト的にその方向の設定を変えること
は少ない。
【０００４】図３は、従来のＣＰＵ回路の出力の一例を
示す回路図である。この例は、出力のみをアナログＳＷ
で切り替えるものである。ＣＰＵ２０の制御によりアナ
ログＳＷ２２のみか、またはアナログＳＷ２３のみをア
クティブ状態にできる。ＣＰＵ２０からの信号を回路Ａ
にアナログＳＷ２２または２３を介して送ることができ
る。図４は、従来のＣＰＵ回路の入力の一例を示す回路
図である。この例は入力のみをアナログＳＷで切り替え
るものである。ＣＰＵ２４の制御によりアナログＳＷ２
６のみか、またはアナログＳＷ２７のみをアクティブ状
態にできる。回路Ｂからの信号をＣＰＵ２４にアナログ
ＳＷ２６または２７を介して送ることができる。
示す回路図である。この例は、出力のみをアナログＳＷ
で切り替えるものである。ＣＰＵ２０の制御によりアナ
ログＳＷ２２のみか、またはアナログＳＷ２３のみをア
クティブ状態にできる。ＣＰＵ２０からの信号を回路Ａ
にアナログＳＷ２２または２３を介して送ることができ
る。図４は、従来のＣＰＵ回路の入力の一例を示す回路
図である。この例は入力のみをアナログＳＷで切り替え
るものである。ＣＰＵ２４の制御によりアナログＳＷ２
６のみか、またはアナログＳＷ２７のみをアクティブ状
態にできる。回路Ｂからの信号をＣＰＵ２４にアナログ
ＳＷ２６または２７を介して送ることができる。
【０００５】
【発明が解決しようとする課題】従来のＣＰＵ回路にお
ける拡張方法は、上述したように新たにアナログＳＷ等
の部品を設けている。そのためコスト高になったり、ア
ナログＳＷを収容するためのスペースが必要になったり
する問題があった。本発明は上記問題を解決するもの
で、その目的は、簡易な構成でＣＰＵ端子の入出力制御
対象を増設でき、コストの低減化と省スペース化を図る
ことができるカメラの信号拡張回路を提供することにあ
る。
ける拡張方法は、上述したように新たにアナログＳＷ等
の部品を設けている。そのためコスト高になったり、ア
ナログＳＷを収容するためのスペースが必要になったり
する問題があった。本発明は上記問題を解決するもの
で、その目的は、簡易な構成でＣＰＵ端子の入出力制御
対象を増設でき、コストの低減化と省スペース化を図る
ことができるカメラの信号拡張回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に本発明によるカメラの信号拡張回路は、カメラまたは
カメラ周辺機器内で使用されるＩ／Ｏの切替が可能な端
子を持つＣＰＵと、前記ＣＰＵ端子を出力にしてＣＰＵ
によって制御する対象であり、その入力形態はＭＯＳ入
力である回路Ａと、前記ＣＰＵ端子を入力にして外部の
レベルを検出するときの対象であり、その出力形態はハ
イインピーダンスまたはＧＮＤレベルである回路Ｂと、
前記ＣＰＵから出力され、前記回路Ａを能動状態にする
ためのイネーブル信号と、前記ＣＰＵのＩ／Ｏ端子をプ
ルアップするためのプルアップ抵抗Ｒａと、前記ＣＰＵ
のＩ／Ｏ端子と前記回路Ｂを接続する抵抗Ｒｂとから構
成され、前記ＣＰＵのＩ／Ｏ端子は、前記回路Ａに接続
されて抵抗Ｒａによりプルアップされたり、抵抗Ｒｂを
介して回路Ｂに接続されたりするカメラの信号拡張回路
であって、ＣＰＵのＨ出力能力が、抵抗Ｒｂを流れる最
大電流より大きく、かつＣＰＵが出力の際、抵抗Ｒｂを
負荷としたときのＣＰＵのＨ出力レベルが、回路Ａの入
力しきい値Ｈレベルより高く、かつ、ＣＰＵが入力の
際、回路Ｂ出力がＧＮＤレベルであるときにプルアップ
抵抗Ｒａと前記抵抗Ｒｂで分圧される電位がＣＰＵの入
力しきい値Ｌレベルより低くなるように前記プルアップ
抵抗Ｒａと前記抵抗Ｒｂを設定し、回路Ａを制御すると
きは、前記イネーブル信号により回路Ａを能動状態にし
てＣＰＵのＩ／Ｏ端子を出力として制御し、回路Ｂから
情報を得るときは、前記イネーブル信号により回路Ａを
非能動状態にしてＣＰＵのＩ／Ｏ端子を入力として制御
するように構成されている。また、本発明は上記構成に
おいて回路Ａおよび回路Ｂを抵抗Ｒｂと同一機構ユニッ
トに搭載して構成されている。
に本発明によるカメラの信号拡張回路は、カメラまたは
カメラ周辺機器内で使用されるＩ／Ｏの切替が可能な端
子を持つＣＰＵと、前記ＣＰＵ端子を出力にしてＣＰＵ
によって制御する対象であり、その入力形態はＭＯＳ入
力である回路Ａと、前記ＣＰＵ端子を入力にして外部の
レベルを検出するときの対象であり、その出力形態はハ
イインピーダンスまたはＧＮＤレベルである回路Ｂと、
前記ＣＰＵから出力され、前記回路Ａを能動状態にする
ためのイネーブル信号と、前記ＣＰＵのＩ／Ｏ端子をプ
ルアップするためのプルアップ抵抗Ｒａと、前記ＣＰＵ
のＩ／Ｏ端子と前記回路Ｂを接続する抵抗Ｒｂとから構
成され、前記ＣＰＵのＩ／Ｏ端子は、前記回路Ａに接続
されて抵抗Ｒａによりプルアップされたり、抵抗Ｒｂを
介して回路Ｂに接続されたりするカメラの信号拡張回路
であって、ＣＰＵのＨ出力能力が、抵抗Ｒｂを流れる最
大電流より大きく、かつＣＰＵが出力の際、抵抗Ｒｂを
負荷としたときのＣＰＵのＨ出力レベルが、回路Ａの入
力しきい値Ｈレベルより高く、かつ、ＣＰＵが入力の
際、回路Ｂ出力がＧＮＤレベルであるときにプルアップ
抵抗Ｒａと前記抵抗Ｒｂで分圧される電位がＣＰＵの入
力しきい値Ｌレベルより低くなるように前記プルアップ
抵抗Ｒａと前記抵抗Ｒｂを設定し、回路Ａを制御すると
きは、前記イネーブル信号により回路Ａを能動状態にし
てＣＰＵのＩ／Ｏ端子を出力として制御し、回路Ｂから
情報を得るときは、前記イネーブル信号により回路Ａを
非能動状態にしてＣＰＵのＩ／Ｏ端子を入力として制御
するように構成されている。また、本発明は上記構成に
おいて回路Ａおよび回路Ｂを抵抗Ｒｂと同一機構ユニッ
トに搭載して構成されている。
【０００７】
【作用】上記構成によれば、ＣＰＵの端子を効率的に用
いることができ、Ｉ／Ｏ拡張のための新たな部品を必要
最小限に抑えることができる。これによりコスト的にも
省スペ−ス化の観点からも非常に都合のよいＩ／Ｏ拡張
回路を実現することができる。
いることができ、Ｉ／Ｏ拡張のための新たな部品を必要
最小限に抑えることができる。これによりコスト的にも
省スペ−ス化の観点からも非常に都合のよいＩ／Ｏ拡張
回路を実現することができる。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明をさ
らに詳しく説明する。図１は、本発明によるカメラの拡
張回路の第１の実施の形態を示す回路図である。回路Ａ
はＣＭＯＳのＡＦＩＣであり、回路Ｂはストロボモード
ボタン，カメラモードボタンおよびＡＦロックボタンで
ある。ＡＦＩＣ２は、測距ＩＣであり、ＥＮＡ（イネー
ブル）端子，ＣＬＫ（クロック）端子，ＳＯ端子および
ＲＥＳＥＴ端子を有し、これら端子は接続線３ｄ，３
ａ，３ｂおよび３ｃを介してＣＰＵ１に接続されてい
る。ＣＰＵ１内では、各接続線はプルアップ抵抗１ａ，
１ｂおよび１ｃを介して電源Ｖに接続されている。
らに詳しく説明する。図１は、本発明によるカメラの拡
張回路の第１の実施の形態を示す回路図である。回路Ａ
はＣＭＯＳのＡＦＩＣであり、回路Ｂはストロボモード
ボタン，カメラモードボタンおよびＡＦロックボタンで
ある。ＡＦＩＣ２は、測距ＩＣであり、ＥＮＡ（イネー
ブル）端子，ＣＬＫ（クロック）端子，ＳＯ端子および
ＲＥＳＥＴ端子を有し、これら端子は接続線３ｄ，３
ａ，３ｂおよび３ｃを介してＣＰＵ１に接続されてい
る。ＣＰＵ１内では、各接続線はプルアップ抵抗１ａ，
１ｂおよび１ｃを介して電源Ｖに接続されている。
【０００９】さらに接続線３ａには抵抗４ａを介してス
トロボモードボタン５ａの一端が、接続線３ｂには抵抗
４ｂを介してカメラモードボタン５ｂの一端が、接続線
３ｃには抵抗４ｃを介してＡＦロックボタン５ｃの一端
がそれぞれ接続されている。ＡＦＩＣ２は、ＥＮＡ端子
にイネーブル信号が入力すると動作可能となる。そして
ＣＬＫ端子へのクロック信号入力に同期してＳＯ端子に
ＡＦデータ信号が入力する。ＲＥＳＥＴ端子にはリセッ
ト信号が入力されＡＦＩＣ２を初期状態から動作開始さ
せることができる。
トロボモードボタン５ａの一端が、接続線３ｂには抵抗
４ｂを介してカメラモードボタン５ｂの一端が、接続線
３ｃには抵抗４ｃを介してＡＦロックボタン５ｃの一端
がそれぞれ接続されている。ＡＦＩＣ２は、ＥＮＡ端子
にイネーブル信号が入力すると動作可能となる。そして
ＣＬＫ端子へのクロック信号入力に同期してＳＯ端子に
ＡＦデータ信号が入力する。ＲＥＳＥＴ端子にはリセッ
ト信号が入力されＡＦＩＣ２を初期状態から動作開始さ
せることができる。
【００１０】ストロボモードボタン５ａをオンさせる
と、カメラはストロボ撮影が可能となる。また、カメラ
モードボタン５ｂをオンさせると、露出補正，タイマー
設定等のモード設定が可能となる。さらにＡＦロックボ
タン５ｃをオンさせることにより、ＡＦで合焦した位置
に焦点距離はロックされる。ＡＦＩＣ（回路Ａ），ＳＷ
類（回路Ｂ）および接続抵抗Ｒｂならびにファインダア
センブリ回路を１つの機構ユニットとして一体に構成す
ることが可能である。これによりＣＰＵが搭載されるメ
イン基板との間を、少ない端子線で接続することが可能
となる。
と、カメラはストロボ撮影が可能となる。また、カメラ
モードボタン５ｂをオンさせると、露出補正，タイマー
設定等のモード設定が可能となる。さらにＡＦロックボ
タン５ｃをオンさせることにより、ＡＦで合焦した位置
に焦点距離はロックされる。ＡＦＩＣ（回路Ａ），ＳＷ
類（回路Ｂ）および接続抵抗Ｒｂならびにファインダア
センブリ回路を１つの機構ユニットとして一体に構成す
ることが可能である。これによりＣＰＵが搭載されるメ
イン基板との間を、少ない端子線で接続することが可能
となる。
【００１１】図２は、本発明によるカメラの拡張回路の
第２の実施の形態を示す回路図である。回路ＡはＭＯＳ
トランジスタでＬＥＤの表示を制御する回路である。回
路ＢはバイポーラＩＣであり、ｎｐｎトランジスタのオ
ープンコレクタ出力するものである。
第２の実施の形態を示す回路図である。回路ＡはＭＯＳ
トランジスタでＬＥＤの表示を制御する回路である。回
路ＢはバイポーラＩＣであり、ｎｐｎトランジスタのオ
ープンコレクタ出力するものである。
【００１２】ｐｎｐトランジスタ９のベースは抵抗を介
し接続線１５ｄによりＣＰＵ８に接続されている。ｐｎ
ｐトランジスタ９のコレクタには表示用のＬＥＤ１２
ａ，抵抗１１ａおよびＭＯＳトランジスタ１０ａが直列
接続されている。同様に表示用のＬＥＤ１２ｂ，１２
ｃ，抵抗１１ｂ，１１ｃおよびＭＯＳトランジスタ１０
ｂ，１０ｃがそれぞれ直列接続されている。ＭＯＳトラ
ンジスタ１０ａ，１０ｂおよび１０ｃのそれぞれのゲー
トは、接続線１５ａ，１５ｂおよび１５ｃによってＣＰ
Ｕ８に接続されている。ＣＰＵ８内では、各接続線はプ
ルアップ抵抗８ａ，８ｂおよび８ｃを介して電源Ｖに接
続されている。
し接続線１５ｄによりＣＰＵ８に接続されている。ｐｎ
ｐトランジスタ９のコレクタには表示用のＬＥＤ１２
ａ，抵抗１１ａおよびＭＯＳトランジスタ１０ａが直列
接続されている。同様に表示用のＬＥＤ１２ｂ，１２
ｃ，抵抗１１ｂ，１１ｃおよびＭＯＳトランジスタ１０
ｂ，１０ｃがそれぞれ直列接続されている。ＭＯＳトラ
ンジスタ１０ａ，１０ｂおよび１０ｃのそれぞれのゲー
トは、接続線１５ａ，１５ｂおよび１５ｃによってＣＰ
Ｕ８に接続されている。ＣＰＵ８内では、各接続線はプ
ルアップ抵抗８ａ，８ｂおよび８ｃを介して電源Ｖに接
続されている。
【００１３】ｐｎｐトランジスタ９をオンにしてイネー
ブル状態にすることにより、ＭＯＳトランジスタ１０
ａ，１０ｂおよび１０ｃの制御によりＬＥＤ１２ａ，１
２ｂおよび１２ｃがそれぞれ表示制御可能となる。一
方、バイポーラＩＣ１３は、ｎｐｎトランジスタ１３
ａ，１３ｂおよび１３ｃのコレクタが接続抵抗１４ａ，
１４ｂおよび１４ｃを介して接続線１５ａ，１５ｂおよ
び１５ｃにそれぞれ接続されている。バイポーラＩＣの
出力をＣＰＵ８が検出する際は、各ＣＰＵ端子を入力に
切り替えることで、検出することができる。また、この
ときトランジスタ９をオフすれば、バイポーラＩＣ１３
の出力によってＬＥＤ１２ａ，１２ｂ，１２ｃが点灯す
ることはない。
ブル状態にすることにより、ＭＯＳトランジスタ１０
ａ，１０ｂおよび１０ｃの制御によりＬＥＤ１２ａ，１
２ｂおよび１２ｃがそれぞれ表示制御可能となる。一
方、バイポーラＩＣ１３は、ｎｐｎトランジスタ１３
ａ，１３ｂおよび１３ｃのコレクタが接続抵抗１４ａ，
１４ｂおよび１４ｃを介して接続線１５ａ，１５ｂおよ
び１５ｃにそれぞれ接続されている。バイポーラＩＣの
出力をＣＰＵ８が検出する際は、各ＣＰＵ端子を入力に
切り替えることで、検出することができる。また、この
ときトランジスタ９をオフすれば、バイポーラＩＣ１３
の出力によってＬＥＤ１２ａ，１２ｂ，１２ｃが点灯す
ることはない。
【００１４】以上の構成例を本発明が満たす一例を以下
に示す。電源が５ｖで、ＣＰＵのＶｔｈＨしきい値≧４
ｖ，ＶｔｈＬしきい値≦１ｖ，回路ＡであるＭＯＳ入力
回路側のＶｔｈＨしきい値≧４ｖ，ＶｔｈＬしきい値≦
１ｖとする。 そして、ＣＰＵのＨ出力インピーダンス≦４００Ω ＣＰＵのＬ出力インピーダンス≦４００Ω ＣＰＵのＨ出力能力最大１０ｍＡ ＣＰＵのＬ出力能力最大１０ｍＡ プルアップ抵抗Ｒａ＝４７ｋΩ 接続抵抗Ｒｂ＝２ｋΩとすると、回路Ｂ側のＳＷがオン
状態で、回路Ａを出力Ｈで制御するとき、電流は５／
（２０００）≦２．５ｍＡ＜１０ｍＡとなり、能力的に
は問題ない。回路Ｂ側のＳＷがオン状態で、回路Ａを出
力Ｈで制御するとき、負荷は接続抵抗Ｒｂのみとなるの
で、このとき回路Ａに印加される電位＝２０００／（２
０００＋４００）×５＝４．２ｖ＞４ｖとなる。したが
って、ＶｔｈＨしきい値を満足している。
に示す。電源が５ｖで、ＣＰＵのＶｔｈＨしきい値≧４
ｖ，ＶｔｈＬしきい値≦１ｖ，回路ＡであるＭＯＳ入力
回路側のＶｔｈＨしきい値≧４ｖ，ＶｔｈＬしきい値≦
１ｖとする。 そして、ＣＰＵのＨ出力インピーダンス≦４００Ω ＣＰＵのＬ出力インピーダンス≦４００Ω ＣＰＵのＨ出力能力最大１０ｍＡ ＣＰＵのＬ出力能力最大１０ｍＡ プルアップ抵抗Ｒａ＝４７ｋΩ 接続抵抗Ｒｂ＝２ｋΩとすると、回路Ｂ側のＳＷがオン
状態で、回路Ａを出力Ｈで制御するとき、電流は５／
（２０００）≦２．５ｍＡ＜１０ｍＡとなり、能力的に
は問題ない。回路Ｂ側のＳＷがオン状態で、回路Ａを出
力Ｈで制御するとき、負荷は接続抵抗Ｒｂのみとなるの
で、このとき回路Ａに印加される電位＝２０００／（２
０００＋４００）×５＝４．２ｖ＞４ｖとなる。したが
って、ＶｔｈＨしきい値を満足している。
【００１５】モードボタンＳＷがオフ状態で、回路Ａを
出力Ｌで制御するとき（図２の場合）、出力Ｌの場合、
プルアップ抵抗Ｒａがソフト的にカットできる回路であ
ればＶｔｈＬに影響を与えることはない。プルアップ抵
抗Ｒａがカットできない場合は、このＲａが負荷となる
が、５／（４７０００）＝０．１ｍＡ＜１０ｍＡとな
り、能力的には問題ない。回路Ｂ側のＳＷがオフ状態
で、回路Ａを出力Ｌで制御するとき、負荷はプルアップ
抵抗Ｒａのみとなるので、回路Ａに印加される電位＝４
００／（４７０００＋４００）×５＝０．０４ｖ＜１ｖ
である。したがって、カットできなくてもＶｔｈＬしき
い値を満足している。
出力Ｌで制御するとき（図２の場合）、出力Ｌの場合、
プルアップ抵抗Ｒａがソフト的にカットできる回路であ
ればＶｔｈＬに影響を与えることはない。プルアップ抵
抗Ｒａがカットできない場合は、このＲａが負荷となる
が、５／（４７０００）＝０．１ｍＡ＜１０ｍＡとな
り、能力的には問題ない。回路Ｂ側のＳＷがオフ状態
で、回路Ａを出力Ｌで制御するとき、負荷はプルアップ
抵抗Ｒａのみとなるので、回路Ａに印加される電位＝４
００／（４７０００＋４００）×５＝０．０４ｖ＜１ｖ
である。したがって、カットできなくてもＶｔｈＬしき
い値を満足している。
【００１６】つぎにＣＰＵが回路Ｂからレベルを読み取
るとき、ＣＰＵによって回路Ａを非能動状態にしてある
ので、回路Ａは回路Ｂからのレベルの回り込みの影響を
受けない。図１ではＣＰＵ１は接続線３ｄよりＡＦＩＣ
回路２にイネーブル信号を出力しない。図２ではＣＰＵ
８はｐｎｐトランジスタ９をオフ状態、すなわち接続線
１５ｄにＨレベル信号を出力している。また、回路Ａは
ＭＯＳ入力でありインピーダンスが高いので、ＣＰＵが
読み込むときは影響を与えない。すなわち回路Ｂ側とレ
ベルの判定をすればよいこととなる。
るとき、ＣＰＵによって回路Ａを非能動状態にしてある
ので、回路Ａは回路Ｂからのレベルの回り込みの影響を
受けない。図１ではＣＰＵ１は接続線３ｄよりＡＦＩＣ
回路２にイネーブル信号を出力しない。図２ではＣＰＵ
８はｐｎｐトランジスタ９をオフ状態、すなわち接続線
１５ｄにＨレベル信号を出力している。また、回路Ａは
ＭＯＳ入力でありインピーダンスが高いので、ＣＰＵが
読み込むときは影響を与えない。すなわち回路Ｂ側とレ
ベルの判定をすればよいこととなる。
【００１７】回路Ｂがハイインピーダンス状態であると
きは、プルアップ抵抗Ｒａのみでレベルが決まり問題は
ない。回路ＢがＧＮＤレベルであるとき、ＣＰＵの電位
はプルアップ抵抗Ｒａと接続抵抗Ｒｂとの分圧で決まる
ので、ＣＰＵの電位＝２０００／（４７０００＋２００
０）×５＝０．２ｖ＜１ｖとなる。したがって、上記の
通りＣＰＵの出力インピーダンスとプルアップ抵抗Ｒａ
と接続抵抗Ｒｂのバランスをとれば、入出力を切り替え
るだけで、しきい値を満足しつつ、同一のＣＰＵ端子で
異なる２つの回路である出力と入力の両立が可能とな
る。
きは、プルアップ抵抗Ｒａのみでレベルが決まり問題は
ない。回路ＢがＧＮＤレベルであるとき、ＣＰＵの電位
はプルアップ抵抗Ｒａと接続抵抗Ｒｂとの分圧で決まる
ので、ＣＰＵの電位＝２０００／（４７０００＋２００
０）×５＝０．２ｖ＜１ｖとなる。したがって、上記の
通りＣＰＵの出力インピーダンスとプルアップ抵抗Ｒａ
と接続抵抗Ｒｂのバランスをとれば、入出力を切り替え
るだけで、しきい値を満足しつつ、同一のＣＰＵ端子で
異なる２つの回路である出力と入力の両立が可能とな
る。
【００１８】
【発明の効果】以上、説明したように本発明によれば、
ＣＰＵ内にプルアップ抵抗を設け，回路Ａとして高入力
インピーダンス回路を接続し，回路Ｂには接続抵抗を介
して接続し、かつ、プルアップ抵抗および接続抵抗の値
を所定の条件を満たす値に設定することにより、１つの
ＣＰＵの端子の入出力を切り替えて制御対象を増やすこ
とができながらＩ／Ｏ拡張のための新たな部品を必要最
小限に抑えることができる。また、拡張回路のコストダ
ウンを図れ、大きなスペースも必要としない。したがっ
て、小形化を要求されるカメラやその周辺機器などのＳ
Ｗ類やＡＦＩＣなどを制御するＣＰＵ回路の入出力端子
を回路規模を大きくすることなく、低価格に増設するこ
とができるという効果がある。
ＣＰＵ内にプルアップ抵抗を設け，回路Ａとして高入力
インピーダンス回路を接続し，回路Ｂには接続抵抗を介
して接続し、かつ、プルアップ抵抗および接続抵抗の値
を所定の条件を満たす値に設定することにより、１つの
ＣＰＵの端子の入出力を切り替えて制御対象を増やすこ
とができながらＩ／Ｏ拡張のための新たな部品を必要最
小限に抑えることができる。また、拡張回路のコストダ
ウンを図れ、大きなスペースも必要としない。したがっ
て、小形化を要求されるカメラやその周辺機器などのＳ
Ｗ類やＡＦＩＣなどを制御するＣＰＵ回路の入出力端子
を回路規模を大きくすることなく、低価格に増設するこ
とができるという効果がある。
【図１】本発明によるカメラの信号拡張回路の第１の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図２】本発明によるカメラの信号拡張回路の第２の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図３】従来のＣＰＵ回路の出力の一例を示す回路図で
ある。
ある。
【図４】従来のＣＰＵ回路の入力の一例を示す回路図で
ある。
ある。
１，８ ＣＰＵ １ａ，１ｂ，１ｃ，８ａ，８ｂ，８ｃ プルアップ抵抗 ２ ＡＦＩＣ ３ａ，３ｂ，３ｃ，３ｄ 接続線 ４ａ，４ｂ，４ｃ，１１ａ，１１ｂ，１１ｃ，１４ａ，
１４ｂ，１４ｃ 抵抗 ５ａ ストロボモードボタン ５ｂ カメラモードボタン ５ｃ ＡＦロックボタン ９ ｐｎｐトランジスタ １０ａ，１０ｂ，１０ｃ ＭＯＳトランジスタ １２ａ，１２ｂ，１２ｃ ＬＥＤ １３ バイポーラＩＣ １３ａ，１３ｂ，１３ｃ ｎｐｎトランジスタ
１４ｂ，１４ｃ 抵抗 ５ａ ストロボモードボタン ５ｂ カメラモードボタン ５ｃ ＡＦロックボタン ９ ｐｎｐトランジスタ １０ａ，１０ｂ，１０ｃ ＭＯＳトランジスタ １２ａ，１２ｂ，１２ｃ ＬＥＤ １３ バイポーラＩＣ １３ａ，１３ｂ，１３ｃ ｎｐｎトランジスタ
Claims (2)
- 【請求項１】 カメラまたはカメラ周辺機器内で使用さ
れるＩ／Ｏの切替が可能な端子を持つＣＰＵと、前記Ｃ
ＰＵ端子を出力にしてＣＰＵによって制御する対象であ
り、その入力形態はＭＯＳ入力である回路Ａと、前記Ｃ
ＰＵ端子を入力にして外部のレベルを検出するときの対
象であり、その出力形態はハイインピーダンスまたはＧ
ＮＤレベルである回路Ｂと、前記ＣＰＵから出力され、
前記回路Ａを能動状態にするためのイネーブル信号と、
前記ＣＰＵのＩ／Ｏ端子をプルアップするためのプルア
ップ抵抗Ｒａと、前記ＣＰＵのＩ／Ｏ端子と前記回路Ｂ
を接続する抵抗Ｒｂとから構成され、前記ＣＰＵのＩ／
Ｏ端子は、前記回路Ａに接続されて抵抗Ｒａによりプル
アップされたり、抵抗Ｒｂを介して回路Ｂに接続された
りするカメラの信号拡張回路であって、 ＣＰＵのＨ出力能力が、抵抗Ｒｂを流れる最大電流より
大きく、かつＣＰＵが出力の際、抵抗Ｒｂを負荷とした
ときのＣＰＵのＨ出力レベルが、回路Ａの入力しきい値
Ｈレベルより高く、かつ、ＣＰＵが入力の際、回路Ｂ出
力がＧＮＤレベルであるときにプルアップ抵抗Ｒａと前
記抵抗Ｒｂで分圧される電位がＣＰＵの入力しきい値Ｌ
レベルより低くなるように前記プルアップ抵抗Ｒａと前
記抵抗Ｒｂを設定し、 回路Ａを制御するときは、前記イネーブル信号により回
路Ａを能動状態にしてＣＰＵのＩ／Ｏ端子を出力として
制御し、 回路Ｂから情報を得るときは、前記イネーブル信号によ
り回路Ａを非能動状態にしてＣＰＵのＩ／Ｏ端子を入力
として制御するように構成したことを特徴とするカメラ
の信号拡張回路。 - 【請求項２】 回路Ａおよび回路Ｂを抵抗Ｒｂと同一機
構ユニットに搭載したことを特徴とする請求項１記載の
カメラの信号拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156696A JP2002350948A (ja) | 2001-05-25 | 2001-05-25 | カメラの信号拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156696A JP2002350948A (ja) | 2001-05-25 | 2001-05-25 | カメラの信号拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350948A true JP2002350948A (ja) | 2002-12-04 |
Family
ID=19000672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001156696A Withdrawn JP2002350948A (ja) | 2001-05-25 | 2001-05-25 | カメラの信号拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002350948A (ja) |
-
2001
- 2001-05-25 JP JP2001156696A patent/JP2002350948A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080216 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100804 |