JP2002319665A - Cmos basic cell and method for manufacturing semiconductor integrated circuit using the same - Google Patents

Cmos basic cell and method for manufacturing semiconductor integrated circuit using the same

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JP2002319665A
JP2002319665A JP2001197228A JP2001197228A JP2002319665A JP 2002319665 A JP2002319665 A JP 2002319665A JP 2001197228 A JP2001197228 A JP 2001197228A JP 2001197228 A JP2001197228 A JP 2001197228A JP 2002319665 A JP2002319665 A JP 2002319665A
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Abstract

PROBLEM TO BE SOLVED: To realize reduction in a layout area of a gate array type semiconductor integrated circuit, acceleration in operation and the decrease in power consumption. SOLUTION: A CMOS basic cell 120 is formed into a hook-shape structure, having bent parts 101b, 101c, 104b, 104c, 105a and 105a bent to right and left sides at the upper and lower ends at gates 101 and 104 and diffused regions of P-type transistors TP1 and TP2. Gates 107 and 110 and the diffused regions of N-type transistors TN1 and TN2 are formed like similarly in a hook-type structure, having bent parts 107b, 107c, 110b,110c, 111a and 108a bent at the right and left sides at upper and lower ends. When the basic cells of the same constitution are arranged at right and left sides of the cell 120 to constitute the semiconductor integrated circuit, adjacent basic cells 120 are superposed by one grid part and disposed, so that the adjacent basic cells 120 are made to partly penetrate into each other at the hook-type structure.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、CMOS型基本セ
ル及びこの基本セルを使用したゲートアレイ方式の半導
体集積回路の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS basic cell and a method of manufacturing a gate array type semiconductor integrated circuit using the basic cell.

【0002】[0002]

【従来の技術】近年、半導体集積回路は、プロセス微細
化に伴い、高集積化及び高性能化が益々進む傾向にあ
り、それに応じて開発コストと開発期間は増加の一途を
たどっている。そのような状況の中で、ゲートアレイ
は、CAD(Computer-Aided Design )等を用いて配線
パターンの変更のみで設計できることから、製品の開発
期間の短縮やコスト削減、又は多品種少量生産に適した
半導体集積回路の製造方法として、幅広い用途がある。
2. Description of the Related Art In recent years, with the miniaturization of processes, higher integration and higher performance of semiconductor integrated circuits have been increasing, and accordingly, development costs and development periods have been increasing steadily. In such a situation, the gate array can be designed only by changing the wiring pattern using CAD (Computer-Aided Design), etc., so it is suitable for shortening the product development period, reducing costs, or producing many kinds and small quantities. There are a wide variety of applications for manufacturing semiconductor integrated circuits.

【0003】ゲートアレイの製造方法としては、予め決
められたレイアウトパターンを有する基本セルと、この
基本セルを1つ又は複数使用した論理セルの配線パター
ンとが予め用意された状態で、前記基本セルの自動配置
と、その自動配置された基本セル間同士の自動配線をC
AD等を用いて行われる方法が一般的である。
[0003] As a method of manufacturing a gate array, a basic cell having a predetermined layout pattern and a wiring pattern of a logic cell using one or more of the basic cells are prepared in advance. C and the automatic wiring between the automatically placed basic cells
A method using AD or the like is generally used.

【0004】図30は、4個のトランジスタで構成した
従来のCMOS型基本セルの構成図を示している。同図
において、1はCMOS型基本セルである。この基本セ
ル1において、第1のPチャンネルトランジスタTP1
は、平面でカタカナの「コ」の字形状に配置したゲート
電極2Aと、前記ゲート電極2Aの両側に設けられた不
純物拡散層3A及び4Aとを有している。前記不純物拡
散層3A及び4Aはソースやドレインになる。第2のP
チャンネルトランジスタTP2は、前記トランジスタT
P1のゲート電極2Aと逆向きに配置された逆「コ」字
形状のゲート電極5Aと、前記ゲート電極5Aの片側に
設けられた不純物拡散層6Aと、トランジスタTP1と
共有する前記不純物拡散層4Aとを有している。また、
第1のNチャンネルトランジスタTN1は、平面でカタ
カナの「コ」字形状に配置したゲート電極2Bと、前記
ゲート電極2Bの両側に設けられた不純物拡散層3B及
び4Bとを有している。前記不純物拡散層3B及び4B
はソースやドレインになる。更に、第2のNチャンネル
トランジスタTN2は、前記トランジスタTN1のゲー
ト電極2Bと逆向きに配置された逆「コ」字形状のゲー
ト電極5Bと、前記ゲート電極5Bの片側に設けられた
不純物拡散層6Bと、トランジスタTN1と共有する前
記不純物拡散層4Bとを有している。加えて、7及び8
は図中上端部及び下端部に設けられ且つ第1配線層に形
成されたグローバルな電源パターン及びGND(グラン
ド)パターンである。
FIG. 30 shows the configuration of a conventional CMOS basic cell composed of four transistors. In FIG. 1, reference numeral 1 denotes a CMOS basic cell. In this basic cell 1, the first P-channel transistor TP1
Has a gate electrode 2A arranged in a katakana “U” shape on a plane, and impurity diffusion layers 3A and 4A provided on both sides of the gate electrode 2A. The impurity diffusion layers 3A and 4A serve as a source and a drain. 2nd P
The channel transistor TP2 is connected to the transistor T
An inverted "U" shaped gate electrode 5A disposed in the opposite direction to the gate electrode 2A of P1, an impurity diffusion layer 6A provided on one side of the gate electrode 5A, and the impurity diffusion layer 4A shared with the transistor TP1. And Also,
The first N-channel transistor TN1 has a gate electrode 2B arranged in a katakana “U” shape on a plane, and impurity diffusion layers 3B and 4B provided on both sides of the gate electrode 2B. The impurity diffusion layers 3B and 4B
Becomes a source or a drain. Further, the second N-channel transistor TN2 includes an inverted “C” -shaped gate electrode 5B disposed in a direction opposite to the gate electrode 2B of the transistor TN1, and an impurity diffusion layer provided on one side of the gate electrode 5B. 6B and the impurity diffusion layer 4B shared with the transistor TN1. In addition, 7 and 8
Are global power supply patterns and GND (ground) patterns provided at the upper end and lower end in the drawing and formed in the first wiring layer.

【0005】図30において、前記基本セル1内のドッ
トラインは配線グリッドである。ここで、配線グリッド
とは、論理セルの配線パターンが配線トラックとして配
置される場所をいう。配線グリッドは、前記基本セル1
の前記ゲート電極2A、2B、5A、5B、前記不純物
拡散層3A、3B、4A、4B、6A、6B、前記電源
パターン7、及び前記GNDパターン8を横切るように
配置されており、その相互間隔は、半導体製造プロセス
のルールで決められたトランジスタの配置ピッチ、又は
配線のピッチにより決められる。
In FIG. 30, a dot line in the basic cell 1 is a wiring grid. Here, the wiring grid is a place where the wiring pattern of the logic cell is arranged as a wiring track. The wiring grid is the basic cell 1
Are arranged so as to cross the gate electrodes 2A, 2B, 5A, 5B, the impurity diffusion layers 3A, 3B, 4A, 4B, 6A, 6B, the power supply pattern 7, and the GND pattern 8. Is determined by the transistor arrangement pitch or the wiring pitch determined by the rules of the semiconductor manufacturing process.

【0006】配線は、論理セルの設計段階では、配線グ
リッドにのるように任意に決められ、論理セルを複数用
いた半導体集積回路の設計段階では、CADシステム等
により配線グリッドにのるように配置される。これ等の
設計段階において、例えば2層の配線層を用いて配線さ
れる場合には、第2層目の配線ピッチは、第1層目の配
線との接続を容易にするために、第1層目の配線ピッチ
と同一ピッチに設定されるのが一般的である。第3層目
以上の配線層を使用して配線する場合の配線ピッチも同
様である。尚、図30では、基本セル1のX方向の配線
トラックは11本であり、Y方向の配線トラックは3本
である。
In the design stage of a logic cell, wiring is arbitrarily determined so as to fit on a wiring grid, and in the design stage of a semiconductor integrated circuit using a plurality of logic cells, wiring is made so as to fit on a wiring grid by a CAD system or the like. Be placed. In these design stages, when wiring is performed using, for example, two wiring layers, the wiring pitch of the second layer is set to the first level in order to facilitate connection with the wiring of the first layer. Generally, the pitch is set to be the same as the wiring pitch of the layer. The same applies to the wiring pitch when wiring is performed using a third or higher wiring layer. In FIG. 30, the number of wiring tracks in the X direction of the basic cell 1 is eleven, and the number of wiring tracks in the Y direction is three.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、前記従
来の基本セルでは、次の問題点がある。即ち、例えば、
図2(a)に示すDFF(D型フリップフロップ)の回
路例を、前記図30に示す基本セルを使用して構成する
場合、第1層目の配線と第2層目の配線とを論理セル用
の配線として使用すると、図31(a)又は(b)に示
すレイアウト構成となる。この場合に使用する配線層
は、第1層目の配線層と第2層目の配線層とに加えて、
第1層目の配線層を第2層目の配線層に繋ぐVIAの層
との合計3つの層が必要である。
However, the conventional basic cell has the following problems. That is, for example,
When the circuit example of the DFF (D-type flip-flop) shown in FIG. 2A is configured using the basic cell shown in FIG. 30, the first layer wiring and the second layer wiring are logically connected. When used as wiring for cells, the layout configuration shown in FIG. 31A or 31B is obtained. In this case, the wiring layers used in addition to the first wiring layer and the second wiring layer,
A total of three layers are required, including the VIA layer connecting the first wiring layer to the second wiring layer.

【0008】また、例えば特開平1−270329号公
報で示されるように、第1層目の配線は論理セル用配線
として使用せずに固定配線とし、第2層目の配線のみを
論理セル用配線として使用した場合には、図32に示す
レイアウト構成となる。この場合に使用する配線層は、
配線が込み合うために、第2層目の配線層に加えて上位
の第3層目の配線層と、第2層目の配線層を第3層目の
配線層に繋ぐVIAの層とが必要になり、やはり合計3
つの層が必要である。
Further, as shown in Japanese Patent Application Laid-Open No. 1-270329, for example, the first layer wiring is not used as a logic cell wiring, but is used as a fixed wiring, and only the second layer wiring is used for a logic cell. When used as wiring, the layout configuration is as shown in FIG. The wiring layer used in this case is
In order for the wiring to be crowded, in addition to the second wiring layer, an upper third wiring layer and a VIA layer connecting the second wiring layer to the third wiring layer are required. And again 3 in total
One layer is needed.

【0009】尚、ゲート電極や不純物拡散領域と第1層
目の配線とを接続するためのVIAに関しては、前記図
30に示す基本セルや前記図31(a)及び(b)の回
路構成例は勿論のこと、以下に言及する例を含めて当然
必要となるものであるが、本発明の本質には直接関係し
ないので、その説明及び図示は省略する。ここで、図2
(b)は図2(a)に示すDFFのシンボル図、図2
(c)は動作タイミング図である。同図(a)及び
(b)において、100はDATA入力端子、110は
CLK入力端子、120は反転CLK入力端子、200
はDATA出力端子、210は反転DATA出力端子で
ある。
As for the VIA for connecting the gate electrode or the impurity diffusion region to the first layer wiring, the basic cell shown in FIG. 30 and the circuit configuration examples shown in FIGS. 31 (a) and 31 (b) are used. Needless to say, it is naturally necessary, including the examples mentioned below, but since it is not directly related to the essence of the present invention, the description and illustration thereof are omitted. Here, FIG.
FIG. 2B is a symbol diagram of the DFF shown in FIG.
(C) is an operation timing chart. 1A and 1B, 100 is a DATA input terminal, 110 is a CLK input terminal, 120 is an inverted CLK input terminal, 200
Is a DATA output terminal, and 210 is an inverted DATA output terminal.

【0010】前記基本セルを用いて他の論理セルを構成
したレイアウト図を以下に示す。図33は、図4(a)
に示したバッファ回路例を前記図30に示した基本セル
を使用して構成する場合に、第1層目の配線と第2層目
の配線とを論理セル用配線として使用したときのレイア
ウト構成を示す。また、第1層目の配線は固定配線と
し、第2層目の配線のみを論理セル用配線として使用し
た場合には、図34に示すレイアウト構成となる。
A layout diagram in which another logic cell is formed using the basic cell is shown below. FIG. 33 shows the state shown in FIG.
In the case where the buffer circuit example shown in (1) is configured using the basic cell shown in FIG. 30, the layout configuration when the first layer wiring and the second layer wiring are used as the logic cell wiring Is shown. When the first layer wiring is a fixed wiring and only the second layer wiring is used as a logic cell wiring, a layout configuration shown in FIG. 34 is obtained.

【0011】更に、図35は、図6(a)に示したOR
NAND回路を、前記図30に示した基本セルを使用し
て構成する場合に、第1層目の配線と第2層目の配線と
を論理セル用配線として使用したときのレイアウト構成
を示す。また、第1層目の配線は固定配線として、第2
層目の配線のみを論理セル用配線として使用した場合に
は、図36に示すレイアウト構成となる。
Further, FIG. 35 shows the OR shown in FIG.
30 shows a layout configuration in a case where a NAND circuit is configured using the basic cells shown in FIG. 30 and the first layer wiring and the second layer wiring are used as logic cell wiring. The first layer wiring is a fixed wiring,
When only the wiring of the layer is used as the wiring for the logic cell, the layout configuration shown in FIG. 36 is obtained.

【0012】加えて、図37は、図8(a)に示すセレ
クタ回路を前記図30に示した基本セルを使用して構成
する場合に、第1層目の配線と第2層目の配線とを論理
セル用配線として使用したときのレイアウト構成であ
る。また、第1層目の配線は固定配線として、第2層目
の配線のみを論理セル用配線として使用した場合には、
図38に示すレイアウト構成となる。
In addition, FIG. 37 shows a case where the selector circuit shown in FIG. 8A is formed using the basic cells shown in FIG. 30 and a first layer wiring and a second layer wiring. Is a layout configuration when these are used as logic cell wiring. When the first layer wiring is used as a fixed wiring and only the second layer wiring is used as a logic cell wiring,
The layout configuration is as shown in FIG.

【0013】更に加えて、図39は、図25(a)に示
すSRAM回路を前記図30に示す基本セルを使用して
構成する場合に、第1層目の配線と第2層目の配線とを
論理セル用配線として使用したときのレイアウト構成で
ある。また、第1層目の配線は固定配線として、第2層
目の配線のみを論理セル用配線として使用した場合に
は、図40に示すレイアウト構成となる。
FIG. 39 shows a first-layer wiring and a second-layer wiring when the SRAM circuit shown in FIG. 25A is constructed using the basic cell shown in FIG. Is a layout configuration when these are used as logic cell wiring. When the first layer wiring is used as a fixed wiring and only the second layer wiring is used as a logic cell wiring, a layout configuration shown in FIG. 40 is obtained.

【0014】以上述べたように、前記図30に示す従来
の基本セルを使用して、DFFのようにクロック信号線
を有する論理回路を構成する場合や、バッファ回路のよ
うにトランジスタをパラレルに接続した論理回路を構成
する場合や、ORNAND回路のような複合論理回路を
構成する場合や、セレクタ回路のような制御信号線を有
する論理回路を構成する場合や、SRAMなどのメモリ
ー用の論理回路を構成する場合には、何れの場合におい
ても、配線層だけで2つの配線層は必要となる。その結
果、上位の配線用の配線トラックが消費されて、半導体
集積回路の設計時における配線混雑度が助長され、その
結果、ゲートアレイのゲート使用率が低下して、半導体
集積回路の集積度が低下するという課題がある。更に、
論理の変更や配線の変更が生じた場合には、修正層が、
2つの配線層とVIAの層との合計3つの層が必要とな
ることは、ゲートアレイの最大の長所である製品の開発
期間の短縮やコスト削減に対する課題となる。
As described above, the conventional basic cell shown in FIG. 30 is used to form a logic circuit having a clock signal line like a DFF, or transistors are connected in parallel like a buffer circuit. , A complex logic circuit such as an ORNAND circuit, a logic circuit having a control signal line such as a selector circuit, or a memory logic circuit such as an SRAM. In any case, two wiring layers are required only with the wiring layers. As a result, wiring tracks for higher-level wiring are consumed, and the congestion of wiring at the time of designing the semiconductor integrated circuit is promoted. As a result, the gate usage rate of the gate array is reduced, and the integration degree of the semiconductor integrated circuit is reduced. There is a problem that it decreases. Furthermore,
When a change in logic or wiring occurs, the correction layer
The necessity of a total of three layers of two wiring layers and VIA layers poses a problem for shortening the product development period and cost reduction, which are the greatest advantages of the gate array.

【0015】また、図20(a)に示すようなスキャン
機能付きのD型フリップフロップ回路を前記図30に示
す基本セルを使用して構成する場合、第1層目の配線と
第2層目の配線とを論理セル用配線として使用すると、
図41に示すレイアウト構成となる。ここで、図20
(c)に示すように、前記スキャン機能付きD型フリッ
プフロップ回路DFF1〜DFF3を3個と組合せ論理
回路LCとを用いて半導体集積回路を構成する場合に
は、前段のD型フリップフロップ回路(例えばDFF
1)の出力端子Qを配線Lを介して後段のD型フリップ
フロップ回路(例えばDFF2)のスキャンデータ入力
端子DTに接続するスキャンチェーン方式を用いるのが
一般的である。その場合の通常動作時のタイミング図を
図20(d)に、スキャン動作時のタイミング図を図2
0(e)に示す。通常動作時では、前段のD型フリップ
フロップ回路の出力端子Qから出力されたデータが組合
せ論理回路LCを経由して後段のD型フリップフロップ
回路のデータ入力端子Dに伝播するので、後段のD型フ
リップフロップ回路でデータのホールド時間に余裕があ
る。これに対し、スキャン動作時には、前段のD型フリ
ップフロップ回路の出力端子Qの出力データが配線Lの
みを介して後段のD型フリップフロップ回路のスキャン
データ入力端子DTに伝播されるので、スキャンデータ
の伝播遅延時間が短くてホールド時間に余裕が少なく、
スキャンデータのホールドエラーを起こし易いという問
題点がある。このため、配線Lを長くして、配線遅延時
間を長くする調整が行われる。
When a D-type flip-flop circuit having a scan function as shown in FIG. 20A is constructed using the basic cell shown in FIG. 30, the first-layer wiring and the second-layer wiring are used. When using the wiring of
The layout configuration is as shown in FIG. Here, FIG.
As shown in (c), when a semiconductor integrated circuit is configured by using three D-type flip-flop circuits DFF1 to DFF3 with a scan function and a combinational logic circuit LC, a D-type flip-flop circuit ( For example, DFF
In general, a scan chain method in which the output terminal Q of 1) is connected to a scan data input terminal DT of a subsequent D-type flip-flop circuit (for example, DFF2) via a wiring L is used. FIG. 20D is a timing chart in the normal operation in that case, and FIG. 2 is a timing chart in the scanning operation.
0 (e). In normal operation, data output from the output terminal Q of the preceding D-type flip-flop circuit propagates to the data input terminal D of the subsequent D-type flip-flop circuit via the combinational logic circuit LC. There is room in the data hold time in the flip-flop circuit. On the other hand, at the time of the scan operation, the output data of the output terminal Q of the preceding D-type flip-flop circuit is transmitted to the scan data input terminal DT of the subsequent D-type flip-flop circuit via only the wiring L. Propagation delay time is short and hold time has little margin,
There is a problem that a scan data hold error easily occurs. For this reason, an adjustment is performed to lengthen the wiring L to increase the wiring delay time.

【0016】しかしながら、前記図30に示す従来の基
本セルを使用してスキャン機能付きD型フリップフロッ
プ回路を構成した場合には、遅延調整に使用する配線層
が、第1層目の配線層に加えて第2層目の配線層の合計
2つの配線層が必要になる。更に、第1層目と第2層目
の配線層では、単位長当たりの配線の遅延量が異なるた
め、配線遅延調整の設計に時間を要する。これ等の欠点
は、ゲートアレイの最大の長所である製品のコスト削減
や開発期間の短縮を阻害する。
However, when a D-type flip-flop circuit with a scan function is constructed using the conventional basic cell shown in FIG. 30, the wiring layer used for delay adjustment is replaced with the first wiring layer. In addition, a total of two wiring layers of the second wiring layer are required. Furthermore, since the first and second wiring layers have different amounts of wiring delay per unit length, it takes time to design the wiring delay adjustment. These drawbacks impede the greatest advantages of gate arrays in reducing product cost and shortening development time.

【0017】また、米国特許5,814,844には、
CMOS型基本セルにおいて、基本セル内のゲート電極
同士やゲート電極と拡散領域とを接続する場合に使用す
る補助配線を、ゲート電極が形成されるポリシリコン層
(以下、ゲート層という)に予め配置しておき、自己の
基本セル内の例えばゲート電極と拡散領域とを接続する
必要がある場合に、このゲート電極に接続した配線と拡
散領域に接続した配線とを前記ゲート電極の上方に位置
する配線層に配置すると共に、この両配線を2個の接続
孔(via contact)を介して前記補助配線に
接続する構成が開示されている。しかし、前記補助配線
は、ゲート層に配置される配線であり、且つ、自己の基
本セル内のゲート電極同士の接続やゲート電極と拡散領
域との接続等に使用される配線であって、2個の基本セ
ルのゲート電極同士などを接続するためのグローバル配
線の一部としては使用されない。
In US Pat. No. 5,814,844,
In a CMOS basic cell, an auxiliary wiring used for connecting gate electrodes in the basic cell or between a gate electrode and a diffusion region is previously arranged in a polysilicon layer (hereinafter, referred to as a gate layer) on which a gate electrode is formed. If it is necessary to connect, for example, a gate electrode and a diffusion region in its own basic cell, the wiring connected to this gate electrode and the wiring connected to the diffusion region are located above the gate electrode. There is disclosed a configuration in which both wirings are arranged in a wiring layer and connected to the auxiliary wiring via two connection holes (via contacts). However, the auxiliary wiring is a wiring arranged in the gate layer, and is a wiring used for connection between gate electrodes in its own basic cell, connection between the gate electrode and the diffusion region, and the like. It is not used as a part of a global wiring for connecting gate electrodes of the basic cells.

【0018】ところで、前記DFFのスピードや消費電
力は、基本セルの大きさや構成に応じて決定される配線
長や寄生容量によって制限される。基本セル自体の大き
さを変更することなく動作の高速化や低消費電力化を図
るためには、例えば、特開平07−240501号公報
では、コンタクト領域以外において拡散領域をコンタク
ト領域よりも狭く限定して、拡散容量を減少させる方法
が開示されているが、配線トラックが減少するという問
題点があり、この問題を解消するためには配線トラック
の確保のためのプロセス的な工夫が必要となる。
The speed and power consumption of the DFF are limited by the wiring length and the parasitic capacitance determined according to the size and configuration of the basic cell. In order to achieve high-speed operation and low power consumption without changing the size of the basic cell itself, for example, in JP-A-07-240501, the diffusion region is limited to be narrower than the contact region except for the contact region. Then, a method of reducing the diffusion capacitance is disclosed, but there is a problem that the number of wiring tracks is reduced, and in order to solve this problem, a process devising for securing the wiring tracks is required. .

【0019】また、例えば特開平09−181284公
報では、隣接する基本セルのコンタクト領域を重ねるこ
とにより、信号の伝播遅延時間を短縮して高速化を図る
方法が開示されるが、この技術もやはり配線トラックの
減少が問題となる。
For example, Japanese Patent Application Laid-Open No. 09-181284 discloses a method of shortening the signal propagation delay time and increasing the speed by overlapping contact regions of adjacent basic cells. A problem is the reduction in wiring tracks.

【0020】本発明の目的は、基本セルの面積の拡大を
招くことなく、配線層としては1つの配線層のみで所望
の論理回路を実現したり、スキャンテスト機能付きのフ
リップフロップ回路のホールドエラー対策を実現できる
CMOS型基本セル、及びそのCMOS型基本セルを使
用した半導体集積回路の製造方法を提供することにあ
る。
An object of the present invention is to realize a desired logic circuit with only one wiring layer without increasing the area of a basic cell, and to realize a hold error of a flip-flop circuit with a scan test function. It is an object of the present invention to provide a CMOS basic cell capable of realizing a countermeasure and a method of manufacturing a semiconductor integrated circuit using the CMOS basic cell.

【0021】また、本発明の他の目的は、配線トラック
を十分確保しつつ、基本セルのレイアウト面積を縮小さ
せることにより、動作の高速化や低消費電力化を実現で
きるCMOS型基本セル及びこれを使用した半導体集積
回路の製造方法を提供することにある。
Another object of the present invention is to reduce the layout area of a basic cell while securing sufficient wiring tracks, thereby realizing a CMOS basic cell capable of realizing high-speed operation and low power consumption. And a method for manufacturing a semiconductor integrated circuit using the same.

【0022】[0022]

【課題を解決するための手段】前記目的を達成するた
め、本発明では、複数個のCMOS型基本セルを並列配
置して半導体集積回路を製造する場合に、これ等基本セ
ルの上方にはグローバル配線のための配線層が設けられ
る関係上、この配線層の直下に位置する配線層(即ち、
各CMOS型基本セルにおいて最も上に位置する配線
層)に、予め配線パターンを組み込んでおき、前記配線
パターンをも利用して各基本セル間をグローバル配線で
接続するようにする。
In order to achieve the above object, according to the present invention, when a semiconductor integrated circuit is manufactured by arranging a plurality of CMOS type basic cells in parallel, a global Since a wiring layer for wiring is provided, a wiring layer located immediately below this wiring layer (ie,
A wiring pattern is preliminarily incorporated into the uppermost wiring layer in each CMOS basic cell, and the basic cells are connected by global wiring using the wiring pattern.

【0023】また、本発明では、前記他の目的を達成す
るために、基本セルのNチャンネルトランジスタ又はP
チャンネルトランジスタのゲートや拡散領域の形状を特
殊に形成して、複数個の基本セルを配列して得られる半
導体集積回路のレイアウト面積を縮小させる。
According to the present invention, in order to achieve the other object, an N-channel transistor or a P-channel transistor of a basic cell is provided.
The shape of the gate and diffusion region of the channel transistor is specially formed to reduce the layout area of a semiconductor integrated circuit obtained by arranging a plurality of basic cells.

【0024】具体的に、請求項1記載の発明のCMOS
型基本セルは、半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、前記Nチャンネルトランジスタ領域と前記Pチャン
ネルトランジスタ領域との境界線と垂直な方向に延び、
且つ前記Nチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域とは独立して存在する配線パターン
を有し、前記配線パターンは、前記CMOS型基本セル
が備える1層又は2層以上の配線層のうち最上層の配線
層に形成されることを特徴とする。
More specifically, the CMOS according to the first aspect of the present invention.
The basic cell is a CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, and is perpendicular to a boundary between the N-channel transistor region and the P-channel transistor region. Extending in different directions,
And a wiring pattern that exists independently of the N-channel transistor region and the P-channel transistor region, and the wiring pattern is an uppermost layer of one or more wiring layers provided in the CMOS basic cell. It is formed on a wiring layer.

【0025】請求項2記載の発明のCMOS型基本セル
は、半導体基板上において絶縁膜で互いに分離されたN
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域を有するCMOS型基本セルにおいて、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と水平な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域セルとは独立して存在する配線パターンを有
し、前記配線パターンは、前記CMOS型基本セルが備
える1層又は2層以上の配線層のうち最上層の配線層に
形成されることを特徴とする。
According to a second aspect of the present invention, there is provided a CMOS type basic cell, wherein N cells separated from each other by an insulating film on a semiconductor substrate.
In a CMOS basic cell having a channel transistor region and a P-channel transistor region,
Extending in a direction parallel to a boundary between the channel transistor region and the P-channel transistor region, and
A channel transistor region and a P-channel transistor region, wherein the wiring pattern is provided independently of the cell, and the wiring pattern is an uppermost wiring layer of one or more wiring layers provided in the CMOS basic cell; It is characterized by being formed in.

【0026】請求項3記載の発明のCMOS型基本セル
は、半導体基板上において絶縁膜で互いに分離されたN
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域を有するCMOS型基本セルにおいて、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と水平な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域セルとは独立すると共に、他の基本セルが隣接
したときこの基本セルの配線パターンと接続される配線
パターンを有し、前記配線パターンは、前記CMOS型
基本セルが備える1層又は2層以上の配線層のうち最上
層の配線層に形成されることを特徴とする。
According to a third aspect of the present invention, there is provided a CMOS type basic cell, wherein N cells separated from each other by an insulating film on a semiconductor substrate.
In a CMOS basic cell having a channel transistor region and a P-channel transistor region,
Extending in a direction parallel to a boundary between the channel transistor region and the P-channel transistor region, and
The channel transistor region and the P-channel transistor region have a wiring pattern that is independent of the cell and connected to a wiring pattern of the basic cell when another basic cell is adjacent to the cell. It is characterized in that it is formed on the uppermost wiring layer among the provided one or two or more wiring layers.

【0027】請求項4記載の発明のCMOS型基本セル
は、半導体基板上において絶縁膜で互いに分離されたN
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域を有するCMOS型基本セルにおいて、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と垂直な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域とは独立して存在する配線パターンと、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と水平な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域セルとは独立して存在する他の配線パターンと
を有し、前記配線パターン及び他の配線パターンは、前
記CMOS型基本セルが備える1層又は2層以上の配線
層のうち最上層の配線層に形成されることを特徴とす
る。
According to a fourth aspect of the present invention, there is provided a CMOS basic cell, wherein N cells are separated from each other by an insulating film on a semiconductor substrate.
In a CMOS basic cell having a channel transistor region and a P-channel transistor region,
Extending in a direction perpendicular to the boundary between the channel transistor region and the P-channel transistor region, and
A wiring pattern which exists independently of the channel transistor region and the P channel transistor region;
Extending in a direction parallel to a boundary between the channel transistor region and the P-channel transistor region, and
A channel transistor region and a P-channel transistor region, and another wiring pattern that exists independently of the cell, wherein the wiring pattern and the other wiring pattern are one or more layers of wiring provided in the CMOS basic cell. It is formed on the uppermost wiring layer among the layers.

【0028】請求項5記載の発明のCMOS型基本セル
は、半導体基板上において絶縁膜で互いに分離されたN
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域を有するCMOS型基本セルにおいて、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と水平な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域セルとは独立して存在する配線パターンと、前
記Nチャンネルトランジスタ領域と前記Pチャンネルト
ランジスタ領域との境界線と水平な方向に延び、且つ前
記Nチャンネルトランジスタ領域及びPチャンネルトラ
ンジスタ領域セルとは独立すると共に、他の基本セルが
隣接したときこの基本セルの配線パターンと接続される
他の配線パターンとを有し、前記配線パターン及び他の
配線パターンは、前記CMOS型基本セルが備える1層
又は2層以上の配線層のうち最上層の配線層に形成され
ることを特徴とする。
According to a fifth aspect of the present invention, there is provided a CMOS basic cell, wherein N cells separated from each other by an insulating film on a semiconductor substrate.
In a CMOS basic cell having a channel transistor region and a P-channel transistor region,
Extending in a direction parallel to a boundary between the channel transistor region and the P-channel transistor region, and
A wiring pattern that exists independently of the channel transistor region and the P-channel transistor region cell, and extends in a direction parallel to a boundary between the N-channel transistor region and the P-channel transistor region; The wiring pattern is independent of the channel transistor area cell, and has another wiring pattern connected to the wiring pattern of the basic cell when another basic cell is adjacent to the cell. The wiring pattern and the other wiring pattern are the CMOS type. It is characterized by being formed on the uppermost wiring layer among one or more wiring layers provided in the basic cell.

【0029】請求項6記載の発明のCMOS型基本セル
は、半導体基板上において絶縁膜で互いに分離されたN
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域を有するCMOS型基本セルにおいて、前記N
チャンネルトランジスタ領域と前記Pチャンネルトラン
ジスタ領域との境界線と垂直な方向に延び、且つ前記N
チャンネルトランジスタ領域及びPチャンネルトランジ
スタ領域セルとは独立して存在する配線パターンと、前
記Nチャンネルトランジスタ領域と前記Pチャンネルト
ランジスタ領域との境界線と水平な方向に延び、且つ前
記Nチャンネルトランジスタ領域及びPチャンネルトラ
ンジスタ領域セルとは独立すると共に、他の基本セルが
隣接したときこの基本セルの配線パターンと接続される
他の配線パターンとを有し、前記配線パターン及び他の
配線パターンは、前記CMOS型基本セルが備える1層
又は2層以上の配線層のうち最上層の配線層に形成され
ることを特徴とする。
According to a sixth aspect of the present invention, there is provided a CMOS basic cell, wherein N cells separated from each other by an insulating film on a semiconductor substrate.
In a CMOS basic cell having a channel transistor region and a P-channel transistor region,
Extending in a direction perpendicular to the boundary between the channel transistor region and the P-channel transistor region, and
A wiring pattern that exists independently of the channel transistor region and the P-channel transistor region cell, and extends in a direction parallel to a boundary between the N-channel transistor region and the P-channel transistor region; The wiring pattern is independent of the channel transistor area cell, and has another wiring pattern connected to the wiring pattern of the basic cell when another basic cell is adjacent to the cell. The wiring pattern and the other wiring pattern are the CMOS type. It is characterized by being formed on the uppermost wiring layer among one or more wiring layers provided in the basic cell.

【0030】請求項7記載の発明は、前記請求項1、
2、3、4、5又は6記載のCMOS型基本セルにおい
て、電源配線及びグランド配線が配線された固定配線領
域を持ち、前記配線パターンは、前記固定配線領域に設
けられることを特徴とする。
[0030] The invention according to claim 7 is the invention according to claim 1,
7. The CMOS basic cell according to 2, 3, 4, 5, or 6, wherein a fixed wiring region in which a power supply wiring and a ground wiring are wired is provided, and the wiring pattern is provided in the fixed wiring region.

【0031】請求項8記載の発明は、基本セルを複数個
配列し、これ等の基本セルの上方に各々1つの追加配線
層を配置して半導体集積回路を構成するゲートアレイ方
式の半導体集積回路の製造方法であって、半導体基板に
前記請求項1、2、3、4、5又は6記載のCMOS型
基本セルを複数配置し、各CMOS型基本セルの最上層
の配線層に形成された配線パターンと、前記追加配線層
とを使用して、クロック信号線を有する論理回路を実現
することを特徴とする。
According to an eighth aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. Wherein a plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5, or 6 are arranged on a semiconductor substrate, and are formed on an uppermost wiring layer of each CMOS basic cell. A logic circuit having a clock signal line is realized by using a wiring pattern and the additional wiring layer.

【0032】請求項9記載の発明は、基本セルを複数個
配列し、これ等の基本セルの上方に各々1つの追加配線
層を配置して半導体集積回路を構成するゲートアレイ方
式の半導体集積回路の製造方法であって、半導体基板に
前記請求項1、2、3、4、5又は6記載のCMOS型
基本セルを複数配置し、各CMOS型基本セルの最上層
の配線層に形成された配線パターンと、前記追加配線層
とを使用して、トランジスタをパラレルに接続した部分
を有する論理回路を実現することを特徴としている。
According to a ninth aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. Wherein a plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5, or 6 are arranged on a semiconductor substrate, and are formed on an uppermost wiring layer of each CMOS basic cell. Using a wiring pattern and the additional wiring layer, a logic circuit having a portion in which transistors are connected in parallel is realized.

【0033】請求項10記載の発明は、基本セルを複数
個配列し、これ等の基本セルの上方に各々1つの追加配
線層を配置して半導体集積回路を構成するゲートアレイ
方式の半導体集積回路の製造方法であって、半導体基板
に前記請求項1、2、3、4、5又は6記載のCMOS
型基本セルを複数配置し、各CMOS型基本セルの最上
層の配線層に形成された配線パターンと、前記追加配線
層とを使用して、複合論理回路を実現することを特徴と
する。
According to a tenth aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. 7. The method according to claim 1, wherein the semiconductor substrate is a CMOS.
A plurality of basic cells are arranged, and a composite logic circuit is realized by using a wiring pattern formed on the uppermost wiring layer of each CMOS basic cell and the additional wiring layer.

【0034】請求項11記載の発明は、基本セルを複数
個配列し、これ等の基本セルの上方に各々1つの追加配
線層を配置して半導体集積回路を構成するゲートアレイ
方式の半導体集積回路の製造方法であって、半導体基板
に前記請求項1、2、3、4、5又は6記載のCMOS
型基本セルを複数配置し、各CMOS型基本セルの最上
層の配線層に形成された配線パターンと、前記追加配線
層とを使用して、制御信号線を有する論理回路を実現す
ることを特徴とする。
According to an eleventh aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. 7. The method according to claim 1, wherein the semiconductor substrate is a CMOS.
A logic circuit having a control signal line is provided by using a plurality of pattern basic cells and using the wiring pattern formed on the uppermost wiring layer of each CMOS basic cell and the additional wiring layer. And

【0035】請求項12記載の発明は、基本セルを複数
個配列し、これ等の基本セルの上方に各々1つの追加配
線層を配置して半導体集積回路を構成するゲートアレイ
方式の半導体集積回路の製造方法であって、半導体基板
に前記請求項1、2、3、4、5又は6記載のCMOS
型基本セルを複数配置し、各CMOS型基本セルの最上
層の配線層に形成された配線パターンと、前記追加配線
層とを使用して、メモリー用の論理回路を実現すること
を特徴とする。
According to a twelfth aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. 7. The method according to claim 1, wherein the semiconductor substrate is a CMOS.
A plurality of basic cells are arranged, and a logic circuit for a memory is realized by using a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell and the additional wiring layer. .

【0036】請求項13記載の発明は、基本セルを複数
個配列し、これ等の基本セルの上方に各々1つの追加配
線層を配置して半導体集積回路を構成するゲートアレイ
方式の半導体集積回路の製造方法であって、半導体基板
に前記請求項1、2、3、4、5又は6記載のCMOS
型基本セルを複数配置し、各CMOS型基本セルの最上
層の配線層に形成された配線パターンと、前記追加配線
層とを使用して、スキャン機能付きのフリップフロップ
回路を実現することを特徴とする。
According to a thirteenth aspect of the present invention, there is provided a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged, and one additional wiring layer is arranged above each of the basic cells to form a semiconductor integrated circuit. 7. The method according to claim 1, wherein the semiconductor substrate is a CMOS.
A flip-flop circuit with a scan function is realized by arranging a plurality of basic cells and using the wiring pattern formed on the uppermost wiring layer of each CMOS basic cell and the additional wiring layer. And

【0037】請求項14記載の発明のCMOS型基本セ
ルは、半導体基板上にNチャンネルトランジスタ及びP
チャンネルトランジスタを有し、左側方及び右側方に各
々同一構成の他の基本セルを配置して使用するCMOS
型基本セルにおいて、前記Nチャンネルトランジスタの
ゲート又は前記Pチャンネルトランジスタのゲートのう
ち少なくとも一方は、上端部が一側方に曲がる第1の折
曲部と、下端部が他側方に曲がる第2の折曲部とを有す
る鉤型の構造に形成されることを特徴とする。
According to a fourteenth aspect of the present invention, there is provided a CMOS basic cell comprising an N-channel transistor and a P-type transistor on a semiconductor substrate.
CMOS having a channel transistor and using another basic cell having the same configuration arranged on the left and right sides
In the type basic cell, at least one of the gate of the N-channel transistor and the gate of the P-channel transistor has a first bent portion having an upper end bent to one side and a second bent portion having a lower end bent to the other side. And a hook-shaped structure having a bent portion.

【0038】請求項15記載の発明のCMOS型基本セ
ルは、半導体基板上にNチャンネルトランジスタ及びP
チャンネルトランジスタを有し、左側方及び右側方に各
々同一構成の他の基本セルを配置して使用するCMOS
型基本セルにおいて、前記Nチャンネルトランジスタの
拡散領域又は前記Pチャンネルトランジスタの拡散領域
のうち少なくとも一方は、上端部が一側方に曲がる第1
の折曲部と、下端部が他側方に曲がる第2の折曲部とを
有する鉤型の構造に形成されることを特徴とする。
According to a fifteenth aspect of the present invention, there is provided a CMOS basic cell comprising an N-channel transistor and a P-type transistor on a semiconductor substrate.
CMOS having a channel transistor and using another basic cell having the same configuration arranged on the left and right sides
In the type basic cell, at least one of the diffusion region of the N-channel transistor and the diffusion region of the P-channel transistor has an upper end bent to one side.
, And a hook-shaped structure having a second bent portion whose lower end bends to the other side.

【0039】請求項16記載の発明のCMOS型基本セ
ルは、半導体基板上にNチャンネルトランジスタ及びP
チャンネルトランジスタを有し、左側方及び右側方に各
々同一構成の他の基本セルを配置して使用するCMOS
型基本セルにおいて、前記Nチャンネルトランジスタの
ゲート又は前記Pチャンネルトランジスタのゲートのう
ち少なくとも一方は、上端部が一側方に曲がる第1の折
曲部と、下端部が他側方に曲がる第2の折曲部とを有す
る鉤型の構造に形成され、前記Nチャンネルトランジス
タの拡散領域又は前記Pチャンネルトランジスタの拡散
領域のうち少なくとも一方は、上端部が一側方に曲がる
第1の折曲部と、下端部が他側方に曲がる第2の折曲部
とを有する鉤型の構造に形成されることを特徴とする。
According to a sixteenth aspect of the present invention, there is provided a CMOS basic cell comprising an N-channel transistor and a P-type transistor on a semiconductor substrate.
CMOS having a channel transistor and using another basic cell having the same configuration arranged on the left and right sides
In the type basic cell, at least one of the gate of the N-channel transistor and the gate of the P-channel transistor has a first bent portion having an upper end bent to one side and a second bent portion having a lower end bent to the other side. A first bent portion having an upper end bent to one side at least one of the diffusion region of the N-channel transistor and the diffusion region of the P-channel transistor. And a second bent portion whose lower end bends to the other side.

【0040】請求項17記載の発明は、前記請求項16
記載のCMOS型基本セルにおいて、縦方向に第1のN
チャンネルトランジスタ及び第1のPチャンネルトラン
ジスタとが形成され、前記第1のNチャンネルトランジ
スタの側方に第2のNチャンネルトランジスタが形成さ
れると共に、前記第1のPチャンネルトランジスタの側
方に第2のPチャンネルトランジスタが形成され、前記
2個のNチャンネルトランジスタ及び2個のPチャンネ
ルトランジスタの各ゲートは前記鉤型の構造に形成され
ることを特徴とする。
The invention according to claim 17 is the invention according to claim 16.
In the CMOS type basic cell described in the above, the first N
A channel transistor and a first P-channel transistor are formed, a second N-channel transistor is formed beside the first N-channel transistor, and a second N-channel transistor is formed beside the first P-channel transistor. Wherein the gates of the two N-channel transistors and the two P-channel transistors are formed in the hook-shaped structure.

【0041】請求項18記載の発明は、前記請求項17
記載のCMOS型基本セルにおいて、前記2個のNチャ
ンネルトランジスタのゲート同士及び前記2個のPチャ
ンネルトランジスタのゲート同士は、一方のゲートの第
1の折曲部と他方のゲートの第2の折曲部とが横方向の
同一位置から縦方向を見て重複するように形成されるこ
とを特徴とする。
The invention according to claim 18 is the invention according to claim 17.
In the CMOS basic cell described above, the gates of the two N-channel transistors and the gates of the two P-channel transistors are formed by a first bent portion of one gate and a second bent portion of the other gate. The curved portion is formed so as to overlap in the vertical direction from the same position in the horizontal direction.

【0042】請求項19記載の発明は、前記請求項17
記載のCMOS型基本セルにおいて、前記第1及び第2
のNチャンネルトランジスタ同士で1つの拡散領域を有
すると共に、前記第1及び第2のPチャンネルトランジ
スタ同士で1つの拡散領域を有し、前記両拡散領域は、
各々、両ゲート間に位置して両トランジスタで共有する
共有拡散領域と、前記第1のトランジスタのゲートの前
記共有拡散領域とは反対側に位置する第1の専用拡散領
域と、前記第2のトランジスタのゲートの前記共有拡散
領域とは反対側に位置する第2の専用拡散領域とに区分
され、前記第1の専用拡散領域に前記第1の折曲部が形
成され、前記第2の専用拡散領域に前記第2の折曲部が
形成されることを特徴とする。
According to the nineteenth aspect, the seventeenth aspect is provided.
In the CMOS basic cell described in the above, the first and second
Have one diffusion region between the N-channel transistors, and have one diffusion region between the first and second P-channel transistors.
A shared diffusion region located between both gates and shared by both transistors; a first dedicated diffusion region located on a side of the gate of the first transistor opposite to the shared diffusion region; A second dedicated diffusion region located on the side of the transistor gate opposite to the shared diffusion region, wherein the first bent portion is formed in the first dedicated diffusion region; The second bent portion is formed in the diffusion region.

【0043】請求項20記載の発明は、前記請求項1
4、15、16、17、18又は19記載のCMOS型
基本セルにおいて、前記Nチャンネルトランジスタ及び
Pチャンネルトランジスタが配置されたトランジスタ領
域の外方に、電源配線及びグランド配線が配線された固
定配線領域を有することを特徴とする。
The twentieth aspect of the present invention is the first aspect of the present invention.
In the CMOS basic cell described in 4, 15, 16, 17, 18, or 19, a fixed wiring area in which a power wiring and a ground wiring are wired outside a transistor area in which the N-channel transistor and the P-channel transistor are arranged. It is characterized by having.

【0044】請求項21記載の発明の半導体集積回路の
製造方法は、基本セルを複数個横方向に配列して半導体
集積回路を構成するゲートアレイ方式の半導体集積回路
の製造方法であって、前記請求項14、15、16、1
7、18又は19記載のCMOS型基本セルを、一のC
MOS型基本セルの第1の折曲部とこの基本セルの側方
に配置するCMOS型基本セルの第2の折曲部とが横方
向の同一位置から縦方向を見て重複するように、重なり
合って横方向に配列することを特徴とする。
According to a twenty-first aspect of the present invention, there is provided a method of manufacturing a semiconductor integrated circuit of a gate array system in which a plurality of basic cells are arranged in a horizontal direction to constitute a semiconductor integrated circuit. Claims 14, 15, 16, 1
The CMOS basic cell described in 7, 18 or 19 is replaced with one C
The first bent portion of the MOS basic cell and the second bent portion of the CMOS basic cell arranged on the side of the basic cell overlap in the vertical direction from the same position in the horizontal direction. It is characterized by being overlapped and arranged in the horizontal direction.

【0045】以上により、請求項1〜請求項13記載の
発明では、複数個のCMOS型基本セルを使用してゲー
トアレイ方式で半導体集積回路を製造する際には、各C
MOS型基本セルの最上層の配線層に予め組み込んでお
いた配線パターンを、各基本セル間の配線の一部として
利用するので、複雑な構成の論理回路であっても、配線
層としては1つの配線層のみを使用して製造、実現する
ことができる。従って、半導体集積回路の設計時の配線
に使用される配線層の配線混雑度が緩和され、ゲートア
レイのゲート使用率が高まって、半導体集積回路の集積
度が向上することになる。
As described above, according to the first to thirteenth aspects of the present invention, when manufacturing a semiconductor integrated circuit by a gate array system using a plurality of CMOS basic cells, each of the C-type cells is required.
Since the wiring pattern previously incorporated in the uppermost wiring layer of the MOS basic cell is used as a part of the wiring between the basic cells, even if the logic circuit has a complicated structure, the wiring layer may be one. It can be manufactured and realized using only one wiring layer. Therefore, the wiring congestion of the wiring layer used for wiring when designing the semiconductor integrated circuit is reduced, the gate utilization of the gate array is increased, and the integration degree of the semiconductor integrated circuit is improved.

【0046】また、請求項14〜21記載のCMOS型
基本セル及びこの基本セルを複数個配列して構成する半
導体集積回路の製造方法では、基本セルのNチャンネル
又はPチャンネルトランジスタのゲートの形状が鉤型の
構造に形成され、基本セルを複数個横方向に配列して半
導体集積回路を製造する場合には、基本セルの前記鉤型
構造部分が隣りの基本セルの鉤型構造部分に入り込むよ
うに一部重ね合わせて配置される。従って、この重ね合
わせにより、製造された半導体集積回路のレイアウト面
積が有効に縮小される。しかも、前記のような重複配列
により、一方の基本セルのトランジスタのゲートと他方
のトランジスタの拡散領域とを接続する場合には、横方
向の同一位置にて配線を縦方向に配置すれば良く、配線
を横方向に配置する必要がない。従って、その分、配線
長が短縮される。よって、配線トラックを十分に確保し
ながら、レイアウト面積の縮小が実現でき、且つ配線長
の短縮と拡散容量の減少により動作の高速化及び低消費
電力化が実現できる。
Further, in the CMOS basic cell and the method of manufacturing a semiconductor integrated circuit in which a plurality of the basic cells are arranged, the gate shape of the N-channel or P-channel transistor of the basic cell may be changed. When a semiconductor integrated circuit is manufactured by forming a plurality of basic cells in a hook-shaped structure and arranging a plurality of basic cells in a horizontal direction, the hook-shaped structure portion of the basic cell is inserted into the hook-shaped structure portion of an adjacent basic cell. Are partially overlapped with each other. Accordingly, the layout area of the manufactured semiconductor integrated circuit is effectively reduced by the superposition. Moreover, when the gates of the transistors of one basic cell and the diffusion regions of the other transistors are connected by the above-described overlapping arrangement, the wirings may be arranged in the same position in the horizontal direction and in the vertical direction. There is no need to arrange wiring in the horizontal direction. Therefore, the wiring length is shortened accordingly. Therefore, it is possible to reduce the layout area while sufficiently securing the wiring tracks, and to achieve high-speed operation and low power consumption by reducing the wiring length and the diffusion capacitance.

【0047】[0047]

【発明の実施の形態】次に、図1〜図29を参照しなが
ら、本発明の実施の形態に係るCMOS型基本セル及び
これを使用した半導体集積回路の製造方法について説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a CMOS basic cell according to an embodiment of the present invention and a method of manufacturing a semiconductor integrated circuit using the same will be described with reference to FIGS.

【0048】(第1の実施の形態)図1(a)は、本発
明の第1の実施の形態に係るCMOS型基本セルの構成
図である。同基本セルは、請求項1に記載の基本セルの
構成図を示している。同図(b)は同図(a)の基本セ
ルの等価回路図を示す。尚、同図に示した符号TP1、
TP2、TN1、TN2、1、7、8、及び2A〜6
A、2B〜6Bは図30の従来の基本セルと同様の構成
であるので、同一符号を付してそれらの詳しい説明は省
略する。
(First Embodiment) FIG. 1A is a configuration diagram of a CMOS basic cell according to a first embodiment of the present invention. The basic cell shows a configuration diagram of the basic cell according to claim 1. FIG. 1B shows an equivalent circuit diagram of the basic cell of FIG. Note that reference numerals TP1 and TP1 shown in FIG.
TP2, TN1, TN2, 1, 7, 8, and 2A-6
Since A, 2B to 6B have the same configuration as the conventional basic cell of FIG. 30, the same reference numerals are given and their detailed description is omitted.

【0049】本実施の形態において、図1(a)の基本
セル1は、Nチャンネルトランジスタ領域と前記Pチャ
ンネルトランジスタ領域の境界線と垂直な方向に延びる
配線パターン9を有する。この配線パターン9は、前記
N及びPチャンネルトランジスタ領域とは独立して存在
する。尚、図1(a)では配線パターン9は1つである
が、複数存在していても良い。図1(c)は同図(a)
の基本セル1の1A−1A線断面図を示す。同図(c)
において、50は半導体基板、51は基板50の上方に
形成されたゲート酸化膜であり、このゲート酸化膜51
に2個のゲート電極2A、5Aが形成される。このゲー
ト電極2A、5Aを覆う層間絶縁膜52の上方には、前
記配線パターン9が配置されると共に、この配線パター
ン9の図中左右側方に2本の配線53、54が配置され
る。この2本配線53、54は、各々層間絶縁膜52に
設けた接続孔55、56を介して前記ゲート電極2A、
5Aと接続される。尚、図示していないが、層間絶縁膜
52の上方には、前記電源パターン7及びGNDパター
ン8も形成される。
In this embodiment, the basic cell 1 of FIG. 1A has a wiring pattern 9 extending in a direction perpendicular to the boundary between the N-channel transistor region and the P-channel transistor region. This wiring pattern 9 exists independently of the N and P channel transistor regions. In FIG. 1A, the number of wiring patterns 9 is one, but a plurality of wiring patterns 9 may exist. FIG. 1C is the same as FIG.
1A-1A sectional view of the basic cell 1 of FIG. Figure (c)
In the figure, reference numeral 50 denotes a semiconductor substrate; 51, a gate oxide film formed above the substrate 50;
Are formed with two gate electrodes 2A and 5A. The wiring pattern 9 is disposed above the interlayer insulating film 52 covering the gate electrodes 2A and 5A, and two wirings 53 and 54 are disposed on the left and right sides of the wiring pattern 9 in the drawing. The two wires 53 and 54 are connected to the gate electrodes 2A and 2A via connection holes 55 and 56 provided in the interlayer insulating film 52, respectively.
5A. Although not shown, the power supply pattern 7 and the GND pattern 8 are also formed above the interlayer insulating film 52.

【0050】前記基本セル1を複数個並列に配置して半
導体集積回路を製造する場合には、図1(d)に示すよ
うにグローバル配線60が配置される。同図(d)で
は、簡単のために2個の基本セルを用い、配線パターン
9、9を覆う層間絶縁膜57の上方にグローバル配線6
0が配置され、このグローバル配線60と配線パターン
9、9とを前記層間絶縁膜57に形成した接続孔58、
59を介して接続している。図1(d)の場合は、配線
パターン9、9が配置された配線層が第1配線層(最上
層配線層)、グローバル配線60が配置された配線層6
1が第2配線層(追加配線層)となる。
When a semiconductor integrated circuit is manufactured by arranging a plurality of the basic cells 1 in parallel, global wirings 60 are arranged as shown in FIG. In FIG. 4D, two basic cells are used for simplicity, and the global wiring 6 is formed above the interlayer insulating film 57 covering the wiring patterns 9 and 9.
A connection hole 58 formed in the interlayer insulating film 57 by connecting the global wiring 60 and the wiring patterns 9 and 9 to each other.
59. In the case of FIG. 1D, the wiring layer on which the wiring patterns 9 and 9 are arranged is the first wiring layer (the uppermost wiring layer), and the wiring layer 6 on which the global wiring 60 is arranged.
1 becomes a second wiring layer (additional wiring layer).

【0051】図1(e)は同図(a)に示した基本セル
1を変形した基本セル1’を示す。図1(a)の基本セ
ル1では配線パターン9を第1配線層に配置したが、同
図(e)の基本セル1’では配線パターン9を第3配線
層に配置している。即ち、図1(e)の1E−1E線断
面図である図1(f)に示すように、基本セル1’は、
配線53、54が配置された第1配線層と、配線65、
66が配置された第2配線層と、配線67、68が配置
された第3配線層とを有し、第3配線層に配線パターン
9が配置されている。配線53、65、67はゲート電
極2Aに接続され、配線54、66、68はゲート電極
5Aに接続される。
FIG. 1E shows a basic cell 1 'which is a modification of the basic cell 1 shown in FIG. In the basic cell 1 of FIG. 1A, the wiring pattern 9 is arranged in the first wiring layer, whereas in the basic cell 1 'of FIG. 1E, the wiring pattern 9 is arranged in the third wiring layer. That is, as shown in FIG. 1F, which is a cross-sectional view taken along line 1E-1E in FIG.
A first wiring layer on which the wirings 53 and 54 are arranged;
It has a second wiring layer on which the wiring 66 is disposed, and a third wiring layer on which the wirings 67 and 68 are disposed, and the wiring pattern 9 is disposed on the third wiring layer. The wires 53, 65, 67 are connected to the gate electrode 2A, and the wires 54, 66, 68 are connected to the gate electrode 5A.

【0052】図1(e)に示した基本セル1’を複数個
並列配置して半導体集積回路を製造する場合には、図1
(g)に示すように、グローバル配線70を第4配線層
(追加配線層)71に配置し、第3配線層(基本セル
1’の最上層の配線層)に配置された配線パターン9、
9と第4配線層のグローバル配線60とを第3配線層の
層間絶縁膜72に形成した接続孔73、74を介して接
続している。
When a semiconductor integrated circuit is manufactured by arranging a plurality of basic cells 1 'shown in FIG.
As shown in (g), the global wiring 70 is disposed in the fourth wiring layer (additional wiring layer) 71, and the wiring pattern 9 disposed in the third wiring layer (the uppermost wiring layer of the basic cell 1 ').
9 and the global wiring 60 of the fourth wiring layer are connected via connection holes 73 and 74 formed in the interlayer insulating film 72 of the third wiring layer.

【0053】図1(f)の基本セル1’では第3配線層
が最上層となるので、この第3配線層に配線パターン9
を配置したが、基本セルが4層以上の配線層を有する場
合には、それ等の最上層に配線パターン9を配置すれば
よい。
In the basic cell 1 'shown in FIG. 1F, the third wiring layer is the uppermost layer.
However, when the basic cell has four or more wiring layers, the wiring pattern 9 may be arranged on the uppermost layer.

【0054】図2(a)はDFFの回路例を示し、同図
(b)は同図(a)に示したDFFのシンボル図を示
す、同図(c)は動作タイミング図を示す。尚、同図
(b)において、100はDATA入力端子、110は
CLK入力端子、120は反転CLK入力端子、200
はDATA出力端子、210は反転DATA出力端子で
ある。図3(a)は、前記図1(a)の基本セル1を複
数個半導体基板に配置して半導体集積回路(図2(a)
のDFF)を製造したレイアウト構造を示す。図3
(a)では、図1(a)の基本セル1A〜1FをX方向
に配置し、各基本セル1A〜1Fの配線パターン9を有
効に活用することにより、図2(a)に示すDFF回路
を、配線層としては第2層目のみで実現している。図3
(b)は、前記図1(e)の基本セル1’を複数個半導
体基板に配置して図2(a)のDFFを製造したレイア
ウト構造を示す。同図(b)でも、図1(e)の基本セ
ル1A’〜1F’をX方向に配置し、各基本セル1A’
〜1F’の配線パターン9を有効に活用することによ
り、図2(a)に示すDFF回路を、配線層としては第
4層目のみで実現している。
FIG. 2A shows an example of a DFF circuit, FIG. 2B shows a symbol diagram of the DFF shown in FIG. 2A, and FIG. 2C shows an operation timing diagram. In FIG. 1B, reference numeral 100 denotes a DATA input terminal, 110 denotes a CLK input terminal, 120 denotes an inverted CLK input terminal, and 200 denotes a CLK input terminal.
Is a DATA output terminal, and 210 is an inverted DATA output terminal. FIG. 3A shows a semiconductor integrated circuit (FIG. 2A) in which a plurality of the basic cells 1 of FIG.
DFF) is shown. FIG.
2A, the basic cells 1A to 1F shown in FIG. 1A are arranged in the X direction, and the wiring pattern 9 of each of the basic cells 1A to 1F is effectively used, so that the DFF circuit shown in FIG. Is realized only in the second layer as the wiring layer. FIG.
FIG. 2B shows a layout structure in which a plurality of basic cells 1 ′ of FIG. 1E are arranged on a semiconductor substrate to manufacture the DFF of FIG. 2A. Also in FIG. 1B, the basic cells 1A ′ to 1F ′ of FIG. 1E are arranged in the X direction, and each basic cell 1A ′ is arranged.
By effectively utilizing the wiring patterns 9 to 1F ′, the DFF circuit shown in FIG. 2A is realized with only the fourth wiring layer.

【0055】図4(a)はバッファの回路例を示し、同
図(b)は前記バッファのシンボル図を示し、100は
DATA入力端子、200はDATA出力端子、210
は反転DATA出力端子である。図5は、図1(a)の
基本セル1を複数個半導体基板に配置して前記図4
(a)のバッファを製造したレイアウト構造を示す。図
5では、図1(a)の基本セル1A〜1FをX方向に配
置して、前記配線パターン9を有効に活用することによ
り、図4(a)のバッファの回路を、配線層としては第
2層目のみで実現している。
FIG. 4A shows a circuit example of a buffer, and FIG. 4B shows a symbol diagram of the buffer. 100 is a DATA input terminal, 200 is a DATA output terminal, and 210 is a data output terminal.
Is an inverted DATA output terminal. FIG. 5 shows a case where a plurality of basic cells 1 of FIG.
3A shows a layout structure in which the buffer of FIG. In FIG. 5, by arranging the basic cells 1A to 1F of FIG. 1A in the X direction and effectively utilizing the wiring pattern 9, the buffer circuit of FIG. This is realized only by the second layer.

【0056】図6(a)はORNANDの回路例を示
し、同図(b)は前記ORNANDのシンボル図を示
し、100〜105はDATA入力端子、200はDA
TA出力端子である。図7は、図1(a)の基本セル1
を複数個半導体基板に配置して前記図6(a)のORN
ANDを製造したレイアウト構造を示す。図7では、図
1(a)の基本セル1A〜1CをX(横)方向に配置し
て、前記配線パターン9を有効に活用することにより、
図6(a)のORNANDの回路を第2層目の配線層の
みで実現している。
FIG. 6A shows a circuit example of the ORNAND, FIG. 6B shows a symbol diagram of the ORNAND, 100 to 105 are DATA input terminals, and 200 is a DA input terminal.
TA output terminal. FIG. 7 shows the basic cell 1 of FIG.
Are arranged on a semiconductor substrate, and the ORN shown in FIG.
6 shows a layout structure in which an AND is manufactured. In FIG. 7, by arranging the basic cells 1A to 1C of FIG. 1A in the X (horizontal) direction and effectively utilizing the wiring pattern 9,
The ORNAND circuit of FIG. 6A is realized only by the second wiring layer.

【0057】図8(a)はセレクタの回路例を示し、同
図(b)は前記セレクタのシンボル図を示し、100は
A側のDATA入力端子、101はB側のDATA入力
端子、130はセレクト用制御信号入力端子、200は
DATA出力端子である。図9は、図1(a)の基本セ
ル1を複数個半導体基板に配置して前記図8(a)のセ
レクタを製造したレイアウト構造を示す。図9では、図
1(a)の基本セル1A〜1CをX方向に配置して、前
記配線パターン9を有効に活用することにより、図8
(a)のセレクタの回路を第2層目の配線層のみで実現
している。
FIG. 8A shows an example of a selector circuit, and FIG. 8B shows a symbol diagram of the selector. Reference numeral 100 denotes an A-side DATA input terminal; 101, a B-side DATA input terminal; A select control signal input terminal 200 is a DATA output terminal. FIG. 9 shows a layout structure in which a plurality of basic cells 1 of FIG. 1A are arranged on a semiconductor substrate to manufacture the selector of FIG. 8A. In FIG. 9, the basic cells 1A to 1C shown in FIG. 1A are arranged in the X direction, and the wiring pattern 9 is effectively used.
The circuit of the selector of (a) is realized only by the second wiring layer.

【0058】(第2の実施の形態)図10は、本発明の
第2の実施の形態に係る基本セルの構成図を示す。同図
の基本セルは、請求項2に記載の基本セルの構成図を示
している。この基本セルの回路図は前記図1(b)と同
じである。また、図10において、TP1、TP2、T
N1、TN2、1、7、8及び2A〜6A、2B〜6B
は図30の従来の基本セルと同様の構成であるので、同
一符号を付して詳しい説明は省略する。
(Second Embodiment) FIG. 10 shows a configuration diagram of a basic cell according to a second embodiment of the present invention. The basic cell shown in the figure is a configuration diagram of the basic cell according to the second aspect. The circuit diagram of this basic cell is the same as that of FIG. In FIG. 10, TP1, TP2, T
N1, TN2, 1, 7, 8, and 2A-6A, 2B-6B
Has the same configuration as that of the conventional basic cell of FIG. 30, and thus the same reference numerals are given and detailed description is omitted.

【0059】本実施の形態では、基本セル1において、
更に、Nチャンネルトランジスタ領域とPチャンネルト
ランジスタ領域の境界線と水平な方向に延びる2つの配
線パターン10を有する。この各配線パターン10は、
前記N及びPチャンネルトランジスタ領域とは独立して
存在する。尚、図10では2つの配線パターン10を有
するが、1つであっても、又は3つ以上存在していても
良い。
In this embodiment, in the basic cell 1,
Further, it has two wiring patterns 10 extending in the horizontal direction with respect to the boundary between the N-channel transistor region and the P-channel transistor region. Each of the wiring patterns 10
It exists independently of the N and P channel transistor regions. In FIG. 10, two wiring patterns 10 are provided. However, one wiring pattern or three or more wiring patterns 10 may be provided.

【0060】図11(a)は、前記図10の基本セル1
内の配線パターン10を、この基本セル1に隣接する他
の基本セル1内の配線パターン10と接続する方法を示
している。通常は図11(b)に示すように、必要に応
じてグリッド上の2個のVIA20を用いて第2層目の
配線30と接続する方法が一般的である。しかし、プロ
セス的に可能な場合には、同図(c)に示すように、信
号線用の第1層目の配線パターン10が隣の基本セルと
最小セパレーション間隔で近接するように配置された状
態で、必要に応じて1個のVIA20を用いて第2層目
の配線30と接続する方法も可能である。以下に示す実
施の形態では、全て同図(b)の方法を使用した場合の
みを示す。
FIG. 11A shows the basic cell 1 shown in FIG.
1 shows a method of connecting a wiring pattern 10 in a basic cell 1 with a wiring pattern 10 in another basic cell 1 adjacent to the basic cell 1. Normally, as shown in FIG. 11B, a method of connecting to the second-layer wiring 30 using two VIAs 20 on a grid as necessary is general. However, when processing is possible, as shown in FIG. 3C, the first-layer wiring pattern 10 for the signal line is arranged so as to be adjacent to the adjacent basic cell at the minimum separation interval. In this state, a method of connecting to the second-layer wiring 30 using one VIA 20 as necessary is also possible. In the embodiments described below, only the case where the method of FIG.

【0061】図12は、前記図2(a)に示すDFFの
回路を製造したレイアウト構造を示す。図12のレイア
ウト構造は、前記図10の基本セル1を複数個半導体基
板に配置してDFFの回路を製造したものであり、符号
は図2(b)と同一符号を付したので、その詳しい説明
は省略する。図12では、前記図10の基本セル1A〜
1FをX方向に配置して、各基本セル1の前記配線パタ
ーン10を有効に活用することにより、前記図2(a)
に示すDFFの回路を第2層目の配線層のみで実現でき
ていることが判る。
FIG. 12 shows a layout structure in which the DFF circuit shown in FIG. 2A is manufactured. The layout structure shown in FIG. 12 is obtained by arranging a plurality of basic cells 1 shown in FIG. 10 on a semiconductor substrate to manufacture a DFF circuit. The reference numerals are the same as those shown in FIG. Description is omitted. In FIG. 12, the basic cells 1A to 1A of FIG.
By arranging 1F in the X direction and making effective use of the wiring pattern 10 of each basic cell 1, FIG.
It can be seen that the DFF circuit shown in FIG. 7 can be realized only by the second wiring layer.

【0062】図13は、前記図4(a)に示すバッファ
の回路を製造したレイアウト構造を示す。同図のレイア
ウト構造は、前記図10の基本セル1を複数個半導体基
板に配置してバッファの回路を製造したものであり、符
号は図4(b)と同一符号を付したので、その詳しい説
明は省略する。図13では、前記図10の基本セル1A
〜1FをX方向に配置して、各基本セル1の前記配線パ
ターン10を有効に活用することにより、前記図4
(a)に示すバッファの回路を第2層目の配線層のみで
実現できていることが判る。
FIG. 13 shows a layout structure in which the circuit of the buffer shown in FIG. 4A is manufactured. The layout structure shown in FIG. 10 is obtained by arranging a plurality of basic cells 1 shown in FIG. 10 on a semiconductor substrate to manufacture a buffer circuit. The reference numerals are the same as those shown in FIG. Description is omitted. In FIG. 13, the basic cell 1A of FIG.
1F are arranged in the X direction, and the wiring pattern 10 of each basic cell 1 is effectively used.
It can be seen that the buffer circuit shown in FIG. 7A can be realized only with the second wiring layer.

【0063】図14は、前記図6(a)に示すORNA
NDの回路を製造したレイアウト構造を示す。図14の
レイアウト構造は、前記図10の基本セル1を複数個半
導体基板に配置してORNANDの回路を製造したもの
であり、符号は図6(b)と同一符号を付したので、そ
の詳しい説明は省略する。図14では、前記図10の基
本セル1A〜1CをX方向に配置して、各基本セル1の
前記配線パターン10を有効に活用することにより、前
記図6(a)に示すORNANDの回路を第2層目の配
線層のみで実現できていることが判る。
FIG. 14 shows the ORNA shown in FIG.
4 shows a layout structure in which an ND circuit is manufactured. The layout structure of FIG. 14 is obtained by arranging a plurality of basic cells 1 of FIG. 10 on a semiconductor substrate to manufacture an ORNAND circuit, and the reference numerals are the same as those of FIG. 6B. Description is omitted. In FIG. 14, the basic cells 1A to 1C of FIG. 10 are arranged in the X direction, and the wiring pattern 10 of each of the basic cells 1 is effectively used, so that the ORNAND circuit shown in FIG. It can be seen that it can be realized only with the second wiring layer.

【0064】図15は、前記図8(a)に示すセレクタ
の回路を製造したレイアウト構造を示す。図15のレイ
アウト構造は、前記図10の基本セル1を複数個半導体
基板に配置してセレクタの回路を製造したものであり、
符号は図8(b)と同一符号を付したので、その詳しい
説明は省略する。図15では、前記図10の基本セル1
A〜1CをX方向に配置して、各基本セル1の前記配線
パターン10を有効に活用することにより、前記図8
(a)に示すセレクタの回路を第2層目の配線層のみで
実現できていることが判る。
FIG. 15 shows a layout structure in which the selector circuit shown in FIG. 8A is manufactured. The layout structure of FIG. 15 is obtained by arranging a plurality of basic cells 1 of FIG. 10 on a semiconductor substrate to manufacture a selector circuit.
Since the reference numerals are the same as those in FIG. 8B, the detailed description is omitted. In FIG. 15, the basic cell 1 of FIG.
By arranging A to 1C in the X direction and making effective use of the wiring pattern 10 of each basic cell 1, FIG.
It can be seen that the selector circuit shown in (a) can be realized only by the second wiring layer.

【0065】(第3の実施の形態)図16は、本発明の
第3の実施の形態に係るCMOS型基本セルの構成図を
示す。同図の基本セルは、請求項3に記載の基本セルの
構成図を示している。この基本セルの回路図は前記図1
(b)と同じである。また、図16において、符号TP
1、TP2、TN1、TN2、1、7、8及び2A〜6
A、2B〜6Bは図27の従来の基本セルと同様の構成
であるので、同一符号を付して詳しい説明は省略する。
(Third Embodiment) FIG. 16 is a configuration diagram of a CMOS basic cell according to a third embodiment of the present invention. The basic cell shown in the figure is a configuration diagram of the basic cell according to the third aspect. The circuit diagram of this basic cell is shown in FIG.
Same as (b). Also, in FIG.
1, TP2, TN1, TN2, 1, 7, 8, and 2A-6
Since A, 2B to 6B have the same configuration as the conventional basic cell of FIG. 27, the same reference numerals are given and detailed description is omitted.

【0066】本実施の形態では、基本セル1において、
更に、Nチャンネルトランジスタ領域とPチャンネルト
ランジスタ領域との境界線と水平な方向に延びる2つの
配線パターン11、12を有する。この両配線パターン
11、12は、前記N及びPチャンネルトランジスタ領
域とは独立するが、一方の配線パターン11は、基本セ
ル1の右側端部にまで延びて、図中右側に他の基本セル
(図示せず)が隣接したときにこの基本セルの配線パタ
ーン11と接続される。また、他方の配線パターン12
は、基本セル1の左側端部にまで延びて、図中左側に他
の基本セル(図示せず)が隣接したときにこの基本セル
の配線パターン12と接続される。即ち、この基本セル
1の左及び右に隣接する他の基本セルは、図示しない
が、図16の基本セル1と同様の2つの配線パターン1
1、12を持つが、一方の配線パターン11は図16と
は異なって図中左側端部にまで延び、他方の配線パター
ン12は図16とは異なって図中右側端部にまで延びる
点が、図16の基本セル1と異なる。
In this embodiment, in the basic cell 1,
Further, it has two wiring patterns 11 and 12 extending in a direction horizontal to a boundary between the N-channel transistor region and the P-channel transistor region. The two wiring patterns 11 and 12 are independent of the N and P channel transistor regions, but one wiring pattern 11 extends to the right end of the basic cell 1 and the other basic cell ( (Not shown) are connected to the wiring pattern 11 of this basic cell when adjacent. The other wiring pattern 12
Extends to the left end of the basic cell 1 and is connected to the wiring pattern 12 of the basic cell when another basic cell (not shown) is adjacent to the left side in the figure. In other words, other basic cells adjacent to the left and right of the basic cell 1 are not shown, but have two wiring patterns 1 similar to the basic cell 1 of FIG.
16, one wiring pattern 11 extends to the left end in the drawing unlike FIG. 16, and the other wiring pattern 12 extends to the right end in the drawing different from FIG. 16. , Is different from the basic cell 1 of FIG.

【0067】尚、図16では2つの配線パターン11、
12を設けたが、1つ又は3つ以上設けても良いのは勿
論である。
In FIG. 16, two wiring patterns 11,
Although 12 is provided, it goes without saying that one or three or more may be provided.

【0068】図17は、前記図2(a)に示すDFFの
回路を製造したレイアウト構造を示す。図17のレイア
ウト構造は、前記図16の基本セル1を複数個半導体基
板に配置してDFFの回路を製造したものであり、符号
は図2(b)と同一符号を付したので、その詳しい説明
は省略する。図17では、前記図16の基本セル1A〜
1FをX方向に配置して、各基本セル1の前記配線パタ
ーン11及び12を有効に活用することにより、前記図
2(a)に示すDFFの回路を第2層目の配線層のみで
実現できていることが判る。
FIG. 17 shows a layout structure in which the DFF circuit shown in FIG. 2A is manufactured. The layout structure shown in FIG. 17 is obtained by arranging a plurality of basic cells 1 shown in FIG. 16 on a semiconductor substrate to manufacture a DFF circuit. The reference numerals are the same as those shown in FIG. Description is omitted. In FIG. 17, the basic cells 1A to 1A of FIG.
By arranging 1F in the X direction and effectively utilizing the wiring patterns 11 and 12 of each basic cell 1, the DFF circuit shown in FIG. 2A is realized only with the second wiring layer. You can see that it is done.

【0069】図18は、前記図4(a)に示すバッファ
の回路を製造したレイアウト構造を示す。図18のレイ
アウト構造は、前記図16の基本セル1を複数個半導体
基板に配置してバッファの回路を製造したものであり、
符号は図4(b)と同一符号を付したので、その詳しい
説明は省略する。図18では、前記図16の基本セル1
A〜1FをX方向に配置して、各基本セル1の前記配線
パターン11及び12を有効に活用することにより、前
記図4(a)に示すバッファの回路を第2層目の配線層
のみで実現できていることが判る。
FIG. 18 shows a layout structure in which the circuit of the buffer shown in FIG. 4A is manufactured. The layout structure of FIG. 18 is obtained by arranging a plurality of basic cells 1 of FIG. 16 on a semiconductor substrate to manufacture a buffer circuit.
Since the reference numerals are the same as those in FIG. 4B, the detailed description is omitted. In FIG. 18, the basic cell 1 shown in FIG.
By disposing A to 1F in the X direction and effectively utilizing the wiring patterns 11 and 12 of each basic cell 1, the buffer circuit shown in FIG. It can be seen that this has been achieved.

【0070】図19(a)は、前記図6(a)に示すO
RNANDの回路を製造したレイアウト構造を示す。図
19(a)のレイアウト構造は、前記図16の基本セル
1を複数個半導体基板に配置してORNANDの回路を
製造したものであり、符号は図6(b)と同一符号を付
したので、その詳しい説明は省略する。図19(a)で
は、前記図16の基本セル1A〜1CをX方向に配置し
て、各基本セル1の前記配線パターン11及び12を有
効に活用することにより、前記図6(a)に示すORN
ANDの回路を第2層目の配線層のみで実現できている
ことが判る。
FIG. 19 (a) is a diagram showing the O shown in FIG. 6 (a).
1 shows a layout structure in which an RNAND circuit is manufactured. The layout structure of FIG. 19A is obtained by arranging a plurality of basic cells 1 of FIG. 16 on a semiconductor substrate to manufacture an ORNAND circuit, and the reference numerals are the same as those of FIG. 6B. , The detailed description of which is omitted. In FIG. 19A, the basic cells 1A to 1C of FIG. 16 are arranged in the X direction, and the wiring patterns 11 and 12 of each basic cell 1 are effectively used. ORN shown
It can be seen that the AND circuit can be realized only with the second wiring layer.

【0071】図19(b)は、前記図8(a)に示すセ
レクタの回路を製造したレイアウト構造を示す。図19
(b)のレイアウト構造は、前記図16の基本セル1を
複数個半導体基板に配置してセレクタの回路を製造した
ものであり、符号は図8(b)と同一符号を付したの
で、その詳しい説明は省略する。図19(b)では、前
記図16の基本セル1A〜1CをX方向に配置して、各
基本セル1の前記配線パターン11及び12を有効に活
用することにより、前記図8(a)に示すセレクタの回
路を第2層目の配線層のみで実現できていることが判
る。
FIG. 19B shows a layout structure in which the selector circuit shown in FIG. 8A is manufactured. FIG.
The layout structure shown in FIG. 16B is obtained by arranging a plurality of basic cells 1 shown in FIG. 16 on a semiconductor substrate to manufacture a selector circuit. The same reference numerals as in FIG. Detailed description is omitted. In FIG. 19B, the basic cells 1A to 1C of FIG. 16 are arranged in the X direction, and the wiring patterns 11 and 12 of each basic cell 1 are effectively used. It can be seen that the selector circuit shown can be realized only by the second wiring layer.

【0072】図20(a)はスキャン機能付きD型フリ
ップフロップ回路の回路例を示し、同図(b)は同回路
のシンボル図を、同図(c)は同回路を3個備えた半導
体集積回路の構成例を、同図(d)はこの半導体集積回
路の通常動作時のタイミング図を、同図(e)はこの半
導体集積回路のスキャン動作時のタイミング図を示す。
また、同図(f)〜(h)は、同図(a)に示すスキャ
ン機能付きD型フリップフロップ回路のレイアウト構造
を示す。このレイアウト構造は、前記図16の基本セル
1を複数個半導体基板に配置して製造したものである。
図20(f)〜(h)には同図(b)と同一の符号を付
したので、その詳しい説明を省略する。ここで、図20
(f)はスキャンデータ入力端子DTまでの太線で示す
配線が最短になるレイアウト例を、同図(g)はスキャ
ンデータ入力端子DTまでの太線で示す配線を長くした
レイアウト例を、同図(h)はスキャンデータ入力端子
DTまでの太線で示す配線の途中に、4個の空きトラン
ジスタTra〜Trdのポリシリコンゲートを配置し
て、同図(b)のレイアウト例よりも更に配線遅延時間
を長くしたレイアウト例を各々示す。同図(f)〜
(h)の何れの場合においても、図16の基本セル1A
〜1Iを横方向に配置して、各基本セル1の配線パター
ン11及び12を有効に活用することにより、配線遅延
調整を第2層目のみの配線層で実現できていることが判
る。
FIG. 20A shows a circuit example of a D-type flip-flop circuit having a scan function, FIG. 20B shows a symbol diagram of the circuit, and FIG. 20C shows a semiconductor having three such circuits. FIG. 3D shows a timing diagram of the semiconductor integrated circuit in a normal operation, and FIG. 4E shows a timing diagram of the semiconductor integrated circuit in a scan operation.
6F to 6H show the layout structure of the D-type flip-flop circuit with a scan function shown in FIG. This layout structure is manufactured by arranging a plurality of basic cells 1 of FIG. 16 on a semiconductor substrate.
20 (f) to 20 (h) are denoted by the same reference numerals as those in FIG. 20 (b), and will not be described in detail. Here, FIG.
(F) shows a layout example in which the wiring shown by a thick line up to the scan data input terminal DT is the shortest, and (g) shows a layout example in which the wiring shown by a thick line up to the scan data input terminal DT is made long. (h), the polysilicon gates of the four empty transistors Tra to Trd are arranged in the middle of the wiring indicated by the thick line up to the scan data input terminal DT, and the wiring delay time is further reduced as compared with the layout example of FIG. Each of the layout examples is shown below. FIG.
In either case of (h), the basic cell 1A of FIG.
It can be seen that by arranging .about.1I in the horizontal direction and effectively utilizing the wiring patterns 11 and 12 of each basic cell 1, wiring delay adjustment can be realized with only the second wiring layer.

【0073】(第4及び第5の実施の形態)図21は、
本発明の第4の実施の形態に係るCMOS型基本セル1
の構成図を示す。図21の基本セル1は、請求項4に記
載の基本セルの構成図を示している。回路図は図1
(b)と同じであるため省略する。また、図21におい
て、符号TP1、TP2、TN1、TN2、1、7、8
及び2A〜6A、2B〜6Bは図27の従来の基本セル
と同様の構成であるので、同一符号を付して詳しい説明
は省略する。
(Fourth and Fifth Embodiments) FIG.
CMOS basic cell 1 according to a fourth embodiment of the present invention
FIG. The basic cell 1 of FIG. 21 shows a configuration diagram of the basic cell according to claim 4. Figure 1 is the circuit diagram
Since it is the same as (b), the description is omitted. In FIG. 21, reference numerals TP1, TP2, TN1, TN2, 1, 7, 8
Since 2A to 6A and 2B to 6B have the same configuration as the conventional basic cell of FIG. 27, the same reference numerals are given and the detailed description is omitted.

【0074】図21の基本セル1は、図1(a)の基本
セルと図10の基本セルとを組み合わせたものである。
即ち、垂直方向に延びる配線パターン9をPチャンネル
トランジスタ領域とNチャンネルトランジスタ領域との
間に配置すると共に、水平方向に延びる配線パターン1
0をNチャンネルトランジスタ領域とGNDパターン8
との間に配置したことを特徴とする。
The basic cell 1 of FIG. 21 is a combination of the basic cell of FIG. 1A and the basic cell of FIG.
That is, the wiring pattern 9 extending in the vertical direction is arranged between the P-channel transistor region and the N-channel transistor region, and the wiring pattern 1 extending in the horizontal direction is formed.
0 is the N channel transistor area and GND pattern 8
And is disposed between the two.

【0075】図22は、本発明の第5の実施の形態に係
るCMOS型基本セル1の構成図を示す。図22の基本
セル1は請求項5に記載の基本セルの構成図を示してい
る。図22の基本セル1は、図10の基本セルと図16
の基本セルとを組み合わせたものである。即ち、独立し
て水平方向に延びる配線パターン10をPチャンネルト
ランジスタ領域とNチャンネルトランジスタ領域との間
に配置すると共に、右端部にまで水平方向に延びる配線
パターン11をNチャンネルトランジスタ領域とGND
パターン8との間に配置したことを特徴とする。
FIG. 22 shows a configuration diagram of a CMOS basic cell 1 according to the fifth embodiment of the present invention. The basic cell 1 in FIG. 22 is a block diagram of the basic cell according to the fifth aspect. The basic cell 1 of FIG. 22 is the same as the basic cell of FIG.
Are combined with the basic cell. That is, the wiring pattern 10 extending independently in the horizontal direction is arranged between the P-channel transistor region and the N-channel transistor region, and the wiring pattern 11 extending in the horizontal direction to the right end is connected to the N-channel transistor region and GND.
It is characterized in that it is arranged between the pattern 8.

【0076】このように、本発明では、図1(a)の基
本セルと、図10の基本セルと、図16の基本セルとを
組み合わせることが可能である。例えば、前記図21及
び図22に示した基本セルの他、図22の基本セルにお
いて垂直方向に延びる配線パターン9を、水平方向に延
びる配線パターン10としても良いのは勿論である。更
に、基本セルに図1(a)の配線パターン9と、図10
の配線パターン10と、図16の配線パターン11又は
/及び12とを設けても良い。
As described above, according to the present invention, it is possible to combine the basic cell shown in FIG. 1A, the basic cell shown in FIG. 10, and the basic cell shown in FIG. For example, in addition to the basic cells shown in FIGS. 21 and 22, the wiring pattern 9 extending in the vertical direction in the basic cell in FIG. 22 may be replaced with the wiring pattern 10 extending in the horizontal direction. Further, the wiring pattern 9 of FIG.
And the wiring pattern 11 and / or 12 of FIG. 16 may be provided.

【0077】また、本実施の形態では、図21及び図2
2の配線パターン9、10、11は各々1つであるが、
2つ以上設けても良いのは勿論である。
In this embodiment, FIGS. 21 and 2
Each of the two wiring patterns 9, 10, 11 is one,
Of course, two or more may be provided.

【0078】図23は、前記図2(a)に示すDFFの
回路を製造したレイアウト構造を示す。図23のレイア
ウト構造は、前記図21の基本セル1を複数個半導体基
板に配置してDFFの回路を製造したものであり、符号
は図2(b)と同一符号を付したので、その詳しい説明
は省略する。図23では、前記図21の基本セル1A〜
1FをX方向に配置して、各基本セル1の前記配線パタ
ーン9及び10を有効に活用することにより、前記図2
(a)に示すDFFの回路を第2層目の配線層のみで実
現できていることが判る。
FIG. 23 shows a layout structure in which the DFF circuit shown in FIG. 2A is manufactured. The layout structure of FIG. 23 is obtained by arranging a plurality of basic cells 1 of FIG. 21 on a semiconductor substrate to manufacture a DFF circuit, and the reference numerals are the same as those of FIG. 2B. Description is omitted. In FIG. 23, the basic cells 1A to 1A of FIG.
1F is arranged in the X-direction, and the wiring patterns 9 and 10 of each basic cell 1 are effectively used, whereby
It can be seen that the DFF circuit shown in (a) can be realized only with the second wiring layer.

【0079】図24は、前記図8(a)に示すセレクタ
の回路を製造したレイアウト構造を示す。図24のレイ
アウト構造は、前記図22の基本セル1を複数個半導体
基板に配置してセレクタの回路を製造したものであり、
符号は図8(b)と同一符号を付したので、その詳しい
説明は省略する。図24では、前記図22の基本セル1
A〜1CをX方向に配置して、各基本セル1の前記配線
パターン10及び11を有効に活用することにより、前
記図8(a)に示すセレクタの回路を第2層目の配線層
のみで実現できていることが判る。
FIG. 24 shows a layout structure in which the circuit of the selector shown in FIG. 8A is manufactured. The layout structure of FIG. 24 is obtained by arranging a plurality of basic cells 1 of FIG. 22 on a semiconductor substrate to manufacture a selector circuit.
Since the reference numerals are the same as those in FIG. 8B, the detailed description is omitted. In FIG. 24, the basic cell 1 shown in FIG.
By disposing A to 1C in the X direction and effectively utilizing the wiring patterns 10 and 11 of each basic cell 1, the circuit of the selector shown in FIG. It can be seen that this has been achieved.

【0080】図26は、図25(a)に示すSRAMの
回路を製造したレイアウト構造を示す。図26のレイア
ウト構造は、前記図22の基本セル1を複数個半導体基
板に配置してSRAMの回路を製造したものであり、符
号は図25(b)に示したSRAMのシンボル図に記載
したBIT線300、反転BIT線310、WORD線
320と同一符号を付した。図26では、前記図22の
基本セル1A、1BをX方向に配置して、各基本セル1
の配線パターン10及び11を有効に活用することによ
り、図25(a)に示すSRAMの回路を第2層目の配
線層のみで実現できていることが判る。
FIG. 26 shows a layout structure in which the SRAM circuit shown in FIG. 25A is manufactured. The layout structure shown in FIG. 26 is obtained by arranging a plurality of basic cells 1 shown in FIG. 22 on a semiconductor substrate to manufacture an SRAM circuit, and the reference numerals are shown in the symbol diagram of the SRAM shown in FIG. The same reference numerals are given to the BIT line 300, the inverted BIT line 310, and the WORD line 320. In FIG. 26, the basic cells 1A and 1B in FIG.
It can be understood that the SRAM circuit shown in FIG. 25A can be realized only by the second wiring layer by effectively utilizing the wiring patterns 10 and 11 of FIG.

【0081】(第6の実施の形態)次に、図27〜図2
9を参照しながら、本発明の第6の実施の形態に係るC
MOS型基本セル及びこの基本セルを使用した半導体集
積回路の製造方法について説明する。
(Sixth Embodiment) Next, FIGS.
9 according to the sixth embodiment of the present invention.
A MOS basic cell and a method of manufacturing a semiconductor integrated circuit using the basic cell will be described.

【0082】図27(a)は、本実施の形態のCMOS
型基本セルの構成を示す。同図(b)はこの基本セル1
の等価回路を示す。
FIG. 27A shows the CMOS of the present embodiment.
1 shows a configuration of a type basic cell. FIG. 2B shows the basic cell 1
Is shown.

【0083】図27(a)において、120は基本セル
であって、半導体基板121上に4個のトランジスタT
P1、TP2、TN1、TN2が設けられて構成され
る。論理セルなどの半導体集積回路の設計時には、基本
セル120の図中左側方及び右側方にこの基本セル20
と同一構成の他の基本セルが配置される。
In FIG. 27A, reference numeral 120 denotes a basic cell, and four transistors T are provided on a semiconductor substrate 121.
P1, TP2, TN1, and TN2 are provided and configured. When designing a semiconductor integrated circuit such as a logic cell, the basic cell 20 is placed on the left and right sides of the basic cell 120 in the drawing.
Another basic cell having the same configuration as that of FIG.

【0084】前記基本セル120の2個のPチャンネル
トランジスタTP1、TP2と2個のNチャンネルトラ
ンジスタTN1、TN2とは絶縁膜(図示せず)により
互いに分離される。第1のPチャンネルトランジスタT
P1は、ゲート電極101と、前記ゲート電極101の
両側方に設けられた不純物拡散領域102及び103を
有している。前記不純物拡散領域102及び103はソ
ースやドレインになる。第2のPチャンネルトランジス
タTP2は前記第1のPチャンネルトランジスタTP1
の図中右側方に配置される。このトランジスタTP2
は、ゲート電極104と、前記ゲート電極104の図中
右側方に設けられた不純物拡散領域105と、前記第1
のPチャンネルトランジスタTP1と共有する不純物拡
散領域(共有拡散領域)103とを有している。
The two P-channel transistors TP1 and TP2 and the two N-channel transistors TN1 and TN2 of the basic cell 120 are separated from each other by an insulating film (not shown). First P-channel transistor T
P1 has a gate electrode 101 and impurity diffusion regions 102 and 103 provided on both sides of the gate electrode 101. The impurity diffusion regions 102 and 103 serve as a source and a drain. The second P-channel transistor TP2 is connected to the first P-channel transistor TP1.
It is arranged on the right side in the figure. This transistor TP2
Comprises: a gate electrode 104; an impurity diffusion region 105 provided on the right side of the gate electrode 104 in the figure;
Impurity diffusion region (shared diffusion region) 103 shared with the P-channel transistor TP1.

【0085】また、第1及び第2のNチャンネルトラン
ジスタTN1、TN2は、前記2個のPチャンネルトラ
ンジスタTP1、TP2の下方に配置される。前記第1
のNチャンネルトランジスタTN1は、ゲート電極10
7と、前記ゲート電極107の両側方に設けられた不純
物拡散領域108及び109を有する。前記不純物拡散
領域108及び109はソースやドレインになる。更
に、第2のNチャンネルトランジスタTN2も、ゲート
電極110と、前記ゲート電極110の図中右側方に設
けられた不純物拡散領域111と、前記第1のNチャン
ネルトランジスタTN1と共有する前記不純物拡散領域
(共有拡散領域)109とを有している。
Further, the first and second N-channel transistors TN1 and TN2 are arranged below the two P-channel transistors TP1 and TP2. The first
N-channel transistor TN1 has a gate electrode 10
7 and impurity diffusion regions 108 and 109 provided on both sides of the gate electrode 107. The impurity diffusion regions 108 and 109 serve as a source and a drain. Further, the second N-channel transistor TN2 also includes a gate electrode 110, an impurity diffusion region 111 provided on the right side of the gate electrode 110 in the drawing, and the impurity diffusion region shared with the first N-channel transistor TN1. (Shared diffusion region) 109.

【0086】図27(a)の基本セル120において、
112及び113は上端部及び下端部に設けられ且つ第
1層目の配線で形成されたグローバル電源パターン及び
グローバルGNDパターンである。また、基本セル12
0内のドットラインは配線グリッドであって、X(横)
方向の配線トラックは11本であり、Y(縦)方向には
3本の配線トラックv1、v2、v3が存在する。
In the basic cell 120 shown in FIG.
Reference numerals 112 and 113 denote global power supply patterns and global GND patterns provided at the upper end and the lower end, and formed by the first-layer wiring. The basic cell 12
The dot line in 0 is a wiring grid, and X (horizontal)
There are 11 wiring tracks in the direction, and there are three wiring tracks v1, v2, and v3 in the Y (vertical) direction.

【0087】次に、図27(a)の基本セル120の特
徴的な構成を説明する。同図の基本セル120におい
て、第1のPチャンネルトランジスタTP1のゲート電
極101は、Y方向に延びる本体部101aと、この本
体部101aの上端部を図中右側方に折曲した第1の折
曲部101bと、下端部を図中左側方に折曲した第2の
折曲部101cとから成る。従って、ゲート電極101
は、本体部101aの上下端部に第1及び第2の折曲部
101b、101cを持つ英字「S」に似た形状の鉤型
の構造を有する。同様に、第2のPチャンネルトランジ
スタTP2のゲート電極104も、Y方向に延びる本体
部104aと、この本体部104aの上端部を図中右側
方に折曲した第1の折曲部104bと、下端部を図中左
側方に折曲した第2の折曲部104cとから成る。従っ
て、第2のPチャンネルトランジスタTP2のゲート電
極104も、本体部104aの上下端部に第1及び第2
の折曲部104b、104cを持つ英字「S」に似た形
状の鉤型の構造を有する。
Next, the characteristic structure of the basic cell 120 shown in FIG. 27A will be described. In the basic cell 120 shown in the figure, the gate electrode 101 of the first P-channel transistor TP1 has a main body 101a extending in the Y direction and a first fold obtained by bending the upper end of the main body 101a rightward in the figure. It comprises a bent portion 101b and a second bent portion 101c whose lower end is bent leftward in the figure. Therefore, the gate electrode 101
Has a hook-shaped structure having a shape similar to the letter "S" having first and second bent portions 101b and 101c at upper and lower ends of a main body portion 101a. Similarly, the gate electrode 104 of the second P-channel transistor TP2 also includes a main body 104a extending in the Y direction, a first bent part 104b obtained by bending the upper end of the main body 104a rightward in the drawing, A second bent portion 104c whose lower end is bent leftward in the drawing. Therefore, the gate electrode 104 of the second P-channel transistor TP2 also has the first and second gate electrodes at the upper and lower ends of the main body 104a.
Has a hook-shaped structure similar to the alphabet "S" having the bent portions 104b and 104c.

【0088】前記第1のPチャンネルトランジスタTP
1の第1の折曲部101bと第2のPチャンネルトラン
ジスタTP2の第2の折曲部104cとは、これ等の先
端部がY方向の中央の配線トラックv2上に位置するよ
うに、即ち配線トラックv2のX方向位置からY方向を
見て重複するように配置される。
The first P-channel transistor TP
The first bent portion 101b and the second bent portion 104c of the second P-channel transistor TP2 have their leading ends located on the center wiring track v2 in the Y direction, that is, The wiring tracks v2 are arranged so as to overlap when viewed in the Y direction from the position in the X direction of the wiring track v2.

【0089】また、基本セル120において、第1のP
チャンネルトランジスタTP1の不純物拡散領域(第1
の専用拡散領域)102は、その上端部が図中左側方に
折曲した第1の折曲部102aを有する。同様に、第2
のPチャンネルトランジスタTP2の不純物拡散領域
(第2の専用拡散領域)105は、その下端部が図中右
側方に折曲した第2の折曲部105aを有する。従っ
て、第1及び第2のPチャンネルトランジスタTP1、
TP2の不純物拡散領域102、103、105は、全
体として、図中左上端部及び右下端部に各々第1及び第
2の折曲部102a、105aを有する英字「S」の逆
形状に似た鉤型の構造を有する。
In the basic cell 120, the first P
The impurity diffusion region of the channel transistor TP1 (first
Has a first bent portion 102a whose upper end is bent to the left in the figure. Similarly, the second
The impurity diffusion region (second dedicated diffusion region) 105 of the P-channel transistor TP2 has a second bent portion 105a whose lower end is bent rightward in the drawing. Therefore, the first and second P-channel transistors TP1,
The impurity diffusion regions 102, 103, and 105 of TP2 as a whole resemble the reverse shape of the letter "S" having first and second bent portions 102a and 105a at the upper left and lower right ends in the figure. It has a hook-shaped structure.

【0090】前記の特徴的な構成は第1及び第2のNチ
ャンネルトランジスタTN1、TN2にも採用される。
即ち、第1のNチャンネルトランジスタTN1のゲート
電極107は、Y方向に延びる本体部107aと、この
本体部107aの上端部を図中左側方に折曲した第1の
折曲部107bと、下端部を図中右側方に折曲した第2
の折曲部107cとから成る。従って、第1のNチャン
ネルトランジスタTN1のゲート電極107は、本体部
107aの上下端部に第1及び第2の折曲部107b、
107cを持つ英字「S」の逆形状に似た鉤型の構造を
有する。同様に、第2のNチャンネルトランジスタTN
2のゲート電極110も、Y方向に延びる本体部110
aと、この本体部110aの上端部を図中左側方に折曲
した第1の折曲部110bと、下端部を図中右側方に折
曲した第2の折曲部110cとから成る。従って、第2
のNチャンネルトランジスタTN2のゲート電極110
も、本体部110aの上下端部に第1及び第2の折曲部
110b、110cを持つ英字「S」の逆形状に似た鉤
型の構造を有する。前記第1のNチャンネルトランジス
タTN1の第1の折曲部107cと第2のNチャンネル
トランジスタTN2の第2の折曲部110bとは、これ
等の先端部がY方向の中央の配線トラックv2上に位置
するように、即ち配線トラックv2のX方向位置からY
方向を見て重複するように配置される。
The characteristic configuration described above is also applied to the first and second N-channel transistors TN1 and TN2.
That is, the gate electrode 107 of the first N-channel transistor TN1 includes a main body 107a extending in the Y direction, a first bent part 107b obtained by bending the upper end of the main body 107a leftward in the drawing, and a lower end. Part 2 bent rightward in the figure
And the bent portion 107c. Therefore, the gate electrode 107 of the first N-channel transistor TN1 has first and second bent portions 107b at the upper and lower ends of the main body 107a.
It has a hook-shaped structure similar to the inverted shape of the letter "S" with 107c. Similarly, the second N-channel transistor TN
The second gate electrode 110 also has a main body 110 extending in the Y direction.
a, a first bent portion 110b whose upper end portion is bent leftward in the drawing, and a second bent portion 110c whose lower end portion is bent rightward in the drawing. Therefore, the second
Gate electrode 110 of N-channel transistor TN2
Also has a hook-shaped structure similar to the inverted shape of the letter "S" having first and second bent portions 110b and 110c at the upper and lower ends of the main body 110a. The first bent portion 107c of the first N-channel transistor TN1 and the second bent portion 110b of the second N-channel transistor TN2 are such that their leading ends are located on the center wiring track v2 in the Y direction. , Ie, from the position in the X direction of the wiring track v2 to Y
They are arranged so as to overlap in the direction.

【0091】また、基本セル120において、第2のN
チャンネルトランジスタTN2の不純物拡散領域(第1
の専用拡散領域)111は、その上端部が図中右側方に
折曲した第1の折曲部111aを有する。同様に、第1
のNチャンネルトランジスタTN1の不純物拡散領域
(第2の専用拡散領域)108は、その下端部が図中左
側方に折曲した第2の折曲部108aを有する。従っ
て、第1及び第2のNチャンネルトランジスタTN1、
TN2の不純物拡散領域108、109、111は、全
体として、図中右上端部及び左下端部に各々第1及び第
2の折曲部111a、108aを有する英字「S」の形
状に似た鉤型の構造を有する。
In the basic cell 120, the second N
The impurity diffusion region (first region) of the channel transistor TN2
Has a first bent portion 111a whose upper end is bent rightward in the figure. Similarly, the first
The impurity diffusion region (second dedicated diffusion region) 108 of the N-channel transistor TN1 has a second bent portion 108a whose lower end is bent leftward in the drawing. Therefore, the first and second N-channel transistors TN1,
The impurity diffusion regions 108, 109 and 111 of the TN2 are generally hooks similar to the shape of the letter "S" having first and second bent portions 111a and 108a at the upper right end and the lower left end, respectively. It has a mold structure.

【0092】図29は、前記図27(a)に示したCM
OS型基本セル120を6個半導体基板に配列して、図
28(a)のDFF回路を実現した半導体集積回路の一
例を示す。図29では、図27(a)の基本セル120
A〜120FをX方向に並べる際に、配置する両基本セ
ルが1グリッド分だけ重なり合うように配置される。す
なわち、図29から判るように、例えば基本セル120
Aとこれに隣る基本セル120Bとの関係を例示する
と、基本セル120Aの第2のPチャンネルトランジス
タTP2のゲート104の第1の折曲部104bの下方
に基本セル120Bの第1のPチャンネルトランジスタ
TP1の不純物拡散領域102の第1の折曲部102a
が位置し、基本セル120Aの第2のPチャンネルトラ
ンジスタTP2の不純物拡散領域105の第2の折曲部
105aの下方に基本セル120Bの第1のPチャンネ
ルトランジスタTP1のゲート101の第2の折曲部1
01cが位置する。基本セル120Aの第2のNチャン
ネルトランジスタTN2と基本セル20Bの第1のNチ
ャンネルトランジスタTN1との関係についても同様で
ある。
FIG. 29 shows the CM shown in FIG.
An example of a semiconductor integrated circuit in which six OS-type basic cells 120 are arranged on a semiconductor substrate to realize the DFF circuit of FIG. In FIG. 29, the basic cell 120 of FIG.
When A to 120F are arranged in the X direction, the two basic cells to be arranged are arranged so as to overlap by one grid. That is, as can be seen from FIG.
For example, the relationship between A and the basic cell 120B adjacent thereto is illustrated below the first P-channel of the basic cell 120B below the first bent portion 104b of the gate 104 of the second P-channel transistor TP2 of the basic cell 120A. First bent portion 102a of impurity diffusion region 102 of transistor TP1
Is located below the second bent portion 105a of the impurity diffusion region 105 of the second P-channel transistor TP2 of the basic cell 120A, the second folding of the gate 101 of the first P-channel transistor TP1 of the basic cell 120B. Song 1
01c is located. The same applies to the relationship between the second N-channel transistor TN2 of the basic cell 120A and the first N-channel transistor TN1 of the basic cell 20B.

【0093】本実施の形態の図29と従来の図31
(b)とを比較すると、本実施の形態ではDFFの論理
回路全体のレイアウト面積は約70%に削減され、使用
される配線グリッドも約80%に削減されている。
FIG. 29 of the present embodiment and FIG.
In comparison with (b), in the present embodiment, the layout area of the entire logic circuit of the DFF is reduced to about 70%, and the wiring grid used is also reduced to about 80%.

【0094】しかも、例えば基本セル120Bの第2の
PチャンネルトランジスタTP2のゲート104と基本
セル120Cの第1のPチャンネルトランジスタTP1
の拡散領域102とを接続する場合には、前記ゲート1
04の第1の折曲部104bと前記拡散領域102の第
1の折曲部102aとを接続すればよいので、この両者
を接続する配線の配線長は1グリッドで足り、配線長を
短縮できる。従って、この配線長の短縮化と、前記レイ
アウト面積の縮小による負荷容量の減少とが相俟って、
製造された半導体集積回路の動作の高速化が図られるこ
とになる。
Further, for example, the gate 104 of the second P-channel transistor TP2 of the basic cell 120B and the first P-channel transistor TP1 of the basic cell 120C
When connecting to the diffusion region 102, the gate 1
Since the first bent portion 104b of the first region 04 and the first bent portion 102a of the diffusion region 102 need only be connected, the wiring length of the wiring connecting the two is sufficient for one grid, and the wiring length can be reduced. . Therefore, the reduction of the wiring length and the reduction of the load capacitance due to the reduction of the layout area are combined,
The operation speed of the manufactured semiconductor integrated circuit is increased.

【0095】尚、本実施の形態では、第1及び第2の折
曲部101b、101c、104b、104c、107
b、107c、110b、110c、102a、105
a、108a、111aは全て側方に向けて直角に折れ
曲がる場合を例示したが、本発明はこれに限定されず、
本体から側方に曲がる場合を全て含み、例えば側方に曲
線状に曲がる場合をも含むものである。
In this embodiment, the first and second bent portions 101b, 101c, 104b, 104c, and 107 are provided.
b, 107c, 110b, 110c, 102a, 105
Although a, 108a, and 111a all exemplify the case where they are bent at right angles toward the side, the present invention is not limited to this.
This includes all cases where the vehicle is turned laterally from the main body, and also includes, for example, a case where the vehicle is curved laterally.

【0096】[0096]

【発明の効果】以上説明したように、請求項1〜請求項
13記載の発明のCMOS型基本セル、及びこれを使用
した半導体集積回路の製造方法によれば、従来では2つ
の配線層以上を使用する必要があった複雑な論理回路を
1つの追加配線層のみを使用して製造、実現でき、ま
た、スキャン機能付きのフリップフロップ回路のホール
ド時間のタイミング調整を1つの追加配線層のみを使用
して製造、実現できるので、半導体集積回路の設計時に
おける配線混雑度が緩和され、ゲートアレイのゲート使
用率が高まって、半導体集積回路の集積度が向上する。
しかも、低コスト化を実現できると共に、論理の変更や
配線の変更が生じた場合であっても、修正層が1つの配
線層で済むので、開発期間の短縮化及び開発費用の削減
が可能である。
As described above, according to the CMOS basic cell and the method of manufacturing a semiconductor integrated circuit using the same according to the first to thirteenth aspects, conventionally, two or more wiring layers are conventionally used. A complex logic circuit that had to be used can be manufactured and realized using only one additional wiring layer, and the timing adjustment of the hold time of a flip-flop circuit with a scan function is performed using only one additional wiring layer. Since the semiconductor integrated circuit can be manufactured and realized, the degree of wiring congestion at the time of designing the semiconductor integrated circuit is reduced, the gate utilization of the gate array is increased, and the integration degree of the semiconductor integrated circuit is improved.
In addition, the cost can be reduced, and even if a change in logic or a change in wiring occurs, only one wiring layer is required, so that the development period can be shortened and the development cost can be reduced. is there.

【0097】また、請求項14ないし請求項21記載の
発明のCMOS型基本セル及びこの基本セルを使用した
半導体集積回路の製造方法によれば、配線トラックを十
分に確保しつつ、論理回路のレイアウト面積の縮小及び
動作の高速化、低消費電力化を実現することが可能であ
る。
Further, according to the CMOS basic cell and the method of manufacturing a semiconductor integrated circuit using the basic cell according to the present invention, the layout of the logic circuit is ensured while the wiring tracks are sufficiently secured. It is possible to reduce the area, increase the operation speed, and reduce the power consumption.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)は本発明の第1の実施の形態のCMOS
型基本セルのレイアウト図、(b)は同基本セルの等価
回路図、(c)は(a)に示した基本セルの1A−1A
線断面図、(d)は(a)に示した基本セルを2個並列
配置した場合のグローバル配線の配置の様子を説明する
図、(e)は(a)に示した基本セルの変形例を示す
図、(f)は(e)に示した基本セルの1E−1E線断
面図、(g)は(e)に示した基本セルを2個並列配置
した場合のグローバル配線の配置の様子を説明する図で
ある。
FIG. 1A shows a CMOS according to a first embodiment of the present invention;
(B) is an equivalent circuit diagram of the basic cell, and (c) is a 1A-1A of the basic cell shown in (a).
FIG. 4D is a view for explaining an arrangement of global wiring when two basic cells shown in FIG. 5A are arranged in parallel, and FIG. 6E is a modified example of the basic cell shown in FIG. (F) is a cross-sectional view taken along line 1E-1E of the basic cell shown in (e), and (g) is an arrangement of global wiring when two basic cells shown in (e) are arranged in parallel. FIG.

【図2】(a)は図1(a)の基本セルを用いて構成さ
れるDFFの回路図、(b)は同DFFのシンボル図、
(c)は同DFFの動作タイミング図である。
2A is a circuit diagram of a DFF configured using the basic cell of FIG. 1A, FIG. 2B is a symbol diagram of the DFF,
(C) is an operation timing chart of the same DFF.

【図3】(a)は図1(a)に示した基本セルを用いた
DFFのレイアウト配線図、(b)は図1(e)に示し
た基本セルを用いたDFFのレイアウト配線図である。
3A is a layout wiring diagram of a DFF using the basic cell shown in FIG. 1A, and FIG. 3B is a layout wiring diagram of a DFF using the basic cell shown in FIG. is there.

【図4】(a)は図1(a)の基本セルを用いて構成さ
れるバッファの回路図、(b)は同バッファのシンボル
図である。
4A is a circuit diagram of a buffer configured using the basic cells of FIG. 1A, and FIG. 4B is a symbol diagram of the buffer.

【図5】図1(a)の基本セルを用いたバッファのレイ
アウト配線図である。
FIG. 5 is a layout wiring diagram of a buffer using the basic cell of FIG.

【図6】(a)は図1(a)の基本セルを用いて構成さ
れるORNANDの回路図、(b)は同ORNANDの
シンボル図である。
6A is a circuit diagram of an ORNAND configured using the basic cells of FIG. 1A, and FIG. 6B is a symbol diagram of the ORNAND.

【図7】図1(a)の基本セルを用いたORNANDの
レイアウト配線図である。
FIG. 7 is a layout wiring diagram of an ORN using the basic cell of FIG.

【図8】(a)は図1(a)の基本セルを用いて構成さ
れるセレクタの回路図、(b)同セレクタのシンボル図
である。
8A is a circuit diagram of a selector configured using the basic cells of FIG. 1A, and FIG. 8B is a symbol diagram of the selector.

【図9】図1(a)の基本セルを用いたセレクタのレイ
アウト配線図である。
FIG. 9 is a layout wiring diagram of a selector using the basic cell of FIG.

【図10】本発明の第2の実施の形態のCMOS型基本
セルのレイアウト図である。
FIG. 10 is a layout diagram of a CMOS basic cell according to a second embodiment of the present invention.

【図11】(a)は図10の基本セルとこれに隣接する
基本セルとを用いたレイアウト配線図、(b)は2つの
基本セルの配線パターン同士を2個のVIAを用いて接
続する接続方法を示す図、(c)は配線パターン同士を
1個のVIAを用いて接続する接続方法を示す図であ
る。
11 (a) is a layout wiring diagram using the basic cell of FIG. 10 and a basic cell adjacent thereto, and FIG. 11 (b) connects the wiring patterns of two basic cells using two VIAs. FIG. 4C is a diagram showing a connection method, and FIG. 4C is a diagram showing a connection method for connecting wiring patterns using one VIA.

【図12】図10の基本セルを用いたDFFのレイアウ
ト配線図である。
12 is a layout wiring diagram of a DFF using the basic cell of FIG.

【図13】図10の基本セルを用いたバッファのレイア
ウト配線図である。
FIG. 13 is a layout wiring diagram of a buffer using the basic cells of FIG. 10;

【図14】図10の基本セルを用いたORNANDのレ
イアウト配線図である。
14 is a layout wiring diagram of ORNAND using the basic cell of FIG. 10;

【図15】図10の基本セルを用いたセレクタのレイア
ウト配線図である。
15 is a layout wiring diagram of a selector using the basic cells of FIG.

【図16】本発明の第3の実施の形態のCMOS型基本
セルのレイアウト図である。
FIG. 16 is a layout diagram of a CMOS basic cell according to a third embodiment of the present invention.

【図17】図16の基本セルを用いたDFFのレイアウ
ト配線図である。
17 is a layout wiring diagram of a DFF using the basic cell of FIG.

【図18】図16の基本セルを用いたバッファのレイア
ウト配線図である。
18 is a layout wiring diagram of a buffer using the basic cells of FIG.

【図19】(a)は図16の基本セルを用いたORNA
NDのレイアウト配線図、(b)は図16の基本セルを
用いたセレクタのレイアウト配線図である。
FIG. 19 (a) is an ORNA using the basic cell of FIG.
FIG. 17B is a layout wiring diagram of an ND, and FIG. 16B is a layout wiring diagram of a selector using the basic cell of FIG.

【図20】(a)は図16の基本セルを用いて構成され
るスキャン機能付きのD型フリップフロップ回路を示す
回路図、(b)は同D型フリップフロップ回路のシンボ
ル図、(c)は同D型フリップフロップ回路を用いた論
理回路を示すブロック図、(d)は同論理回路の通常動
作時における動作タイミング図、(e)は同論理回路の
スキャン動作時における動作タイミング図、(f)は図
16の基本セルを用いたスキャン機能付きのD型フリッ
プフロップ回路のレイアウト配線の一例を示す図、
(g)は同レイアウト配線図の他の例を示す図、(h)
は同レイアウト配線図の更に他の例を示す図である。
20A is a circuit diagram showing a D-type flip-flop circuit with a scan function configured using the basic cells of FIG. 16, FIG. 20B is a symbol diagram of the D-type flip-flop circuit, and FIG. Is a block diagram showing a logic circuit using the D-type flip-flop circuit, (d) is an operation timing diagram of the logic circuit during a normal operation, (e) is an operation timing diagram of the logic circuit during a scan operation, f) is a diagram showing an example of a layout wiring of a D-type flip-flop circuit with a scan function using the basic cell of FIG.
(G) is a diagram showing another example of the layout wiring diagram, (h).
FIG. 9 is a diagram showing still another example of the layout wiring diagram.

【図21】本発明の第4の実施の形態のCMOS型基本
セルのレイアウト図である。
FIG. 21 is a layout diagram of a CMOS basic cell according to a fourth embodiment of the present invention.

【図22】本発明の第5の実施の形態のCMOS型基本
セルのレイアウト図である。
FIG. 22 is a layout diagram of a CMOS basic cell according to a fifth embodiment of the present invention.

【図23】図21の基本セルを用いたDFFのレイアウ
ト配線図である。
FIG. 23 is a layout wiring diagram of a DFF using the basic cell of FIG. 21;

【図24】図22の基本セルを用いたセレクタのレイア
ウト配線図である。
24 is a layout wiring diagram of a selector using the basic cells of FIG. 22;

【図25】(a)は基本セルを用いて構成されるSRA
Mの回路図、(b)は同SRAMのシンボル図である。
FIG. 25 (a) is an SRA configured using basic cells
M is a circuit diagram, and (b) is a symbol diagram of the SRAM.

【図26】図22の基本セルを用いたSRAMのレイア
ウト配線図である。
26 is a layout wiring diagram of an SRAM using the basic cells of FIG.

【図27】(a)は本発明の第6の実施の形態のCMO
S型基本セルのレイアウト図、(b)は同基本セルの等
価回路図である。
FIG. 27 (a) is a CMO according to a sixth embodiment of the present invention.
FIG. 2B is a layout diagram of an S-type basic cell, and FIG. 2B is an equivalent circuit diagram of the same basic cell.

【図28】(a)は図27に示した基本セルを用いて構
成されるD型フリップフロップ回路の回路図、(b)は
同D型フリップフロップ回路のシンボル図、(c)は同
D型フリップフロップ回路の動作タイミング図である。
28A is a circuit diagram of a D-type flip-flop circuit configured using the basic cells shown in FIG. 27, FIG. 28B is a symbol diagram of the D-type flip-flop circuit, and FIG. FIG. 4 is an operation timing chart of the flip-flop circuit.

【図29】図27に示したCMOS型基本セルを用いて
D型フリップフロップ回路を製造した場合のレイアウト
配線図である。
29 is a layout wiring diagram when a D-type flip-flop circuit is manufactured using the CMOS basic cell shown in FIG. 27;

【図30】従来の基本セルのレイアウトを示す図であ
る。
FIG. 30 is a diagram showing a layout of a conventional basic cell.

【図31】(a)は従来の基本セルを用いたDFFのレ
イアウト配線図、(b)は従来の基本セルを用いたDF
Fの他のレイアウト配線図である。
31 (a) is a layout wiring diagram of a DFF using a conventional basic cell, and FIG. 31 (b) is a DF using a conventional basic cell.
It is another layout wiring diagram of F.

【図32】従来の基本セルを用いたDFFの他のレイア
ウト配線図である。
FIG. 32 is another layout wiring diagram of a DFF using a conventional basic cell.

【図33】従来の基本セルを用いたバッファのレイアウ
ト配線図である。
FIG. 33 is a layout wiring diagram of a buffer using a conventional basic cell.

【図34】従来の基本セルを用いたバッファの他のレイ
アウト配線図である。
FIG. 34 is another layout wiring diagram of a buffer using a conventional basic cell.

【図35】従来の基本セルを用いたORNANDのレイ
アウト配線図である。
FIG. 35 is a layout wiring diagram of a conventional ORN using basic cells.

【図36】従来の基本セルを用いたORNANDの他の
レイアウト配線図である。
FIG. 36 is another layout wiring diagram of an ORND using a conventional basic cell.

【図37】従来の基本セルを用いたセレクタのレイアウ
ト配線図である。
FIG. 37 is a layout wiring diagram of a selector using a conventional basic cell.

【図38】従来の基本セルを用いたセレクタの他のレイ
アウト配線図である。
FIG. 38 is another layout wiring diagram of a selector using a conventional basic cell.

【図39】従来の基本セルを用いたSRAMのレイアウ
ト配線図である。
FIG. 39 is a layout wiring diagram of an SRAM using a conventional basic cell.

【図40】従来の基本セルを用いたSRAMの他のレイ
アウト配線図である。
FIG. 40 is another layout wiring diagram of an SRAM using a conventional basic cell.

【図41】従来の基本セルを用いたスキャン機能付きの
D型フリップフロップ回路のレイアウト配線図である。
FIG. 41 is a layout wiring diagram of a conventional D-type flip-flop circuit with a scan function using basic cells.

【符号の説明】[Explanation of symbols]

1、1’ CMOS型基本セル 1A〜1F 論理セルで使用する基
本セル TP1 第1のPチャンネルト
ランジスタ TP2 第2のPチャンネルト
ランジスタ TN1 第1のNチャンネルト
ランジスタ TN2 第2のNチャンネルト
ランジスタ 2A TP1のゲート電極 2B TN1のゲート電極 3A TP1の片側の不純物
拡散層 3B TN1の片側の不純物
拡散層 4A TP1、TP2共通の
不純物拡散層 4B TN1、TN2共通の
不純物拡散層 5A TP2のゲート電極 5B TN2のゲート電極 6A TP2の片側の不純物
拡散層 6B TN2の片側の不純物
拡散層 7 電源パターン 8 GNDパターン 9、10、11、12 配線パターン 20 VIA 30 第2配線層の配線 61、71 追加配線層 101、104 107、110 ゲート 101a、104a 107a、110a ゲートの本体部 101b、104b 107b、110b ゲートの第1の折曲部 101c、104c 107c、110c ゲートの第2の折曲部 102、111 拡散領域(第1の専用
拡散領域) 103、109 拡散領域(共有拡散領
域) 105、108 拡散領域(第2の専用
拡散領域) 102a、111a 拡散領域の第1の折曲
部 105a、108a 拡散領域の第2の折曲
部 112 電源パターン 113 GNDパターン 120、120A〜120F CMOS型基本セル 121 半導体基板
1, 1 'CMOS type basic cell 1A-1F Basic cell used in logic cell TP1 First P-channel transistor TP2 Second P-channel transistor TN1 First N-channel transistor TN2 Second N-channel transistor 2A Gate of TP1 Electrode 2B Gate electrode of TN1 3A Impurity diffusion layer on one side of TP1 3B Impurity diffusion layer on one side of TN1 4A Impurity diffusion layer common to TP1, TP2 4B Impurity diffusion layer common to TN1, TN2 5A Gate electrode of TP2 5B Gate electrode of TN2 6A Impurity diffusion layer on one side of TP2 6B Impurity diffusion layer on one side of TN2 7 Power supply pattern 8 GND pattern 9, 10, 11, 12 Wiring pattern 20 VIA 30 Wiring of second wiring layer 61, 71 Additional wiring layer 101, 104 107 , 110 Gate 10 a, 104a 107a, 110a Gate body portion 101b, 104b 107b, 110b Gate first bent portion 101c, 104c 107c, 110c Gate second bent portion 102, 111 Diffusion region (first dedicated diffusion region) 103, 109 Diffusion region (shared diffusion region) 105, 108 Diffusion region (second dedicated diffusion region) 102a, 111a First bent portion of diffusion region 105a, 108a Second bent portion of diffusion region 112 Power supply Pattern 113 GND pattern 120, 120A to 120F CMOS basic cell 121 Semiconductor substrate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/092 (72)発明者 本谷 篤志 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Fターム(参考) 5F038 CA04 CD05 CD10 EZ20 5F048 AB03 AC03 BA01 BF12 BF15 5F064 AA03 BB04 BB05 BB07 BB13 BB19 DD05 DD19 EE13 EE15 EE22 EE26 EE27 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/092 (72) Inventor Atsushi Motoya 1006 Odakadoma, Kadoma-shi, Osaka F-term in Matsushita System Techno Co., Ltd. (Reference) 5F038 CA04 CD05 CD10 EZ20 5F048 AB03 AC03 BA01 BF12 BF15 5F064 AA03 BB04 BB05 BB07 BB13 BB19 DD05 DD19 EE13 EE15 EE22 EE26 EE27

Claims (21)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と垂直な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域とは独立して存在する配線パターンを有
し、 前記配線パターンは、前記CMOS型基本セルが備える
1層又は2層以上の配線層のうち最上層の配線層に形成
されることを特徴とするCMOS型基本セル。
1. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein the boundary is perpendicular to a boundary between the N-channel transistor region and the P-channel transistor region. The N-channel transistor region and the P-channel transistor region independently of each other, and the wiring pattern includes one or more wiring layers provided in the CMOS basic cell. A CMOS basic cell formed in the uppermost wiring layer.
【請求項2】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立して存在する配線パターン
を有し、 前記配線パターンは、前記CMOS型基本セルが備える
1層又は2層以上の配線層のうち最上層の配線層に形成
されることを特徴とするCMOS型基本セル。
2. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein a boundary between the N-channel transistor region and the P-channel transistor region is horizontal. The N-channel transistor region and the P-channel transistor region cell and exist independently of the cell, wherein the wiring pattern is one or more layers of wiring provided in the CMOS basic cell. A CMOS basic cell formed on the uppermost wiring layer among the layers.
【請求項3】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立すると共に、他の基本セル
が隣接したときこの基本セルの配線パターンと接続され
る配線パターンを有し、 前記配線パターンは、前記CMOS型基本セルが備える
1層又は2層以上の配線層のうち最上層の配線層に形成
されることを特徴とするCMOS型基本セル。
3. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein a boundary line between the N-channel transistor region and the P-channel transistor region is horizontal. The N-channel transistor region and the P-channel transistor region cell, and a wiring pattern connected to a wiring pattern of the basic cell when another basic cell is adjacent to the wiring pattern. Is formed in the uppermost wiring layer of one or more wiring layers provided in the CMOS basic cell.
【請求項4】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と垂直な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域とは独立して存在する配線パターンと、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立して存在する他の配線パタ
ーンとを有し、 前記配線パターン及び他の配線パターンは、前記CMO
S型基本セルが備える1層又は2層以上の配線層のうち
最上層の配線層に形成されることを特徴とするCMOS
型基本セル。
4. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein the boundary is perpendicular to a boundary between the N-channel transistor region and the P-channel transistor region. A wiring pattern extending independently of the N-channel transistor region and the P-channel transistor region, and extending in a direction horizontal to a boundary between the N-channel transistor region and the P-channel transistor region; The N-channel transistor area and the P-channel transistor area have another wiring pattern that exists independently of the cell, and the wiring pattern and the other wiring pattern are the CMO.
A CMOS formed on the uppermost wiring layer among one or more wiring layers included in an S-type basic cell.
Type basic cell.
【請求項5】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立して存在する配線パターン
と、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立すると共に、他の基本セル
が隣接したときこの基本セルの配線パターンと接続され
る他の配線パターンとを有し、 前記配線パターン及び他の配線パターンは、前記CMO
S型基本セルが備える1層又は2層以上の配線層のうち
最上層の配線層に形成されることを特徴とするCMOS
型基本セル。
5. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein a boundary between the N-channel transistor region and the P-channel transistor region is horizontal. A wiring pattern that extends in an arbitrary direction, and exists independently of the N-channel transistor region and the P-channel transistor region cell, and extends in a direction parallel to a boundary between the N-channel transistor region and the P-channel transistor region. The N-channel transistor region and the P-channel transistor region are independent of the cell, and have another wiring pattern connected to a wiring pattern of the basic cell when another basic cell is adjacent to the cell; Wiring Turn is the CMO
A CMOS formed on the uppermost wiring layer among one or more wiring layers included in an S-type basic cell.
Type basic cell.
【請求項6】 半導体基板上において絶縁膜で互いに分
離されたNチャンネルトランジスタ領域及びPチャンネ
ルトランジスタ領域を有するCMOS型基本セルにおい
て、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と垂直な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立して存在する配線パターン
と、 前記Nチャンネルトランジスタ領域と前記Pチャンネル
トランジスタ領域との境界線と水平な方向に延び、且つ
前記Nチャンネルトランジスタ領域及びPチャンネルト
ランジスタ領域セルとは独立すると共に、他の基本セル
が隣接したときこの基本セルの配線パターンと接続され
る他の配線パターンとを有し、 前記配線パターン及び他の配線パターンは、前記CMO
S型基本セルが備える1層又は2層以上の配線層のうち
最上層の配線層に形成されることを特徴とするCMOS
型基本セル。
6. A CMOS basic cell having an N-channel transistor region and a P-channel transistor region separated from each other by an insulating film on a semiconductor substrate, wherein the boundary is perpendicular to a boundary between the N-channel transistor region and the P-channel transistor region. A wiring pattern that extends in an arbitrary direction, and exists independently of the N-channel transistor region and the P-channel transistor region cell, and extends in a direction parallel to a boundary between the N-channel transistor region and the P-channel transistor region. The N-channel transistor region and the P-channel transistor region are independent of the cell, and have another wiring pattern connected to a wiring pattern of the basic cell when another basic cell is adjacent to the cell; Wiring Turn is the CMO
A CMOS formed on the uppermost wiring layer among one or more wiring layers included in an S-type basic cell.
Type basic cell.
【請求項7】 電源配線及びグランド配線が配線された
固定配線領域を持ち、 前記配線パターンは、前記固定配線領域に設けられるこ
とを特徴とする請求項1、2、3、4、5又は6記載の
CMOS型基本セル。
7. A fixed wiring area in which a power wiring and a ground wiring are wired, and the wiring pattern is provided in the fixed wiring area. CMOS basic cell as described in the above.
【請求項8】 基本セルを複数個配列し、これ等の基本
セルの上方に各々1つの追加配線層を配置して半導体集
積回路を構成するゲートアレイ方式の半導体集積回路の
製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、クロック
信号線を有する論理回路を実現することを特徴とする半
導体集積回路の製造方法。
8. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5 or 6 arranged on a semiconductor substrate, wherein a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method of manufacturing a semiconductor integrated circuit, wherein a logic circuit having a clock signal line is realized using a wiring layer.
【請求項9】 基本セルを複数個配列し、これ等の基本
セルの上方に各々1つの追加配線層を配置して半導体集
積回路を構成するゲートアレイ方式の半導体集積回路の
製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、トランジ
スタをパラレルに接続した部分を有する論理回路を実現
することを特徴とする半導体集積回路の製造方法。
9. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5, or 6 are arranged on a semiconductor substrate, and a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method for manufacturing a semiconductor integrated circuit, wherein a logic circuit having a portion in which transistors are connected in parallel is realized using a wiring layer.
【請求項10】 基本セルを複数個配列し、これ等の基
本セルの上方に各々1つの追加配線層を配置して半導体
集積回路を構成するゲートアレイ方式の半導体集積回路
の製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、複合論理
回路を実現することを特徴とする半導体集積回路の製造
方法。
10. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5 or 6 arranged on a semiconductor substrate, wherein a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method of manufacturing a semiconductor integrated circuit, wherein a composite logic circuit is realized using a wiring layer.
【請求項11】 基本セルを複数個配列し、これ等の基
本セルの上方に各々1つの追加配線層を配置して半導体
集積回路を構成するゲートアレイ方式の半導体集積回路
の製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、制御信号
線を有する論理回路を実現することを特徴とする半導体
集積回路の製造方法。
11. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5, or 6 are arranged on a semiconductor substrate, and a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method of manufacturing a semiconductor integrated circuit, wherein a logic circuit having a control signal line is realized using a wiring layer.
【請求項12】 基本セルを複数個配列し、これ等の基
本セルの上方に各々1つの追加配線層を配置して半導体
集積回路を構成するゲートアレイ方式の半導体集積回路
の製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、メモリー
用の論理回路を実現することを特徴とする半導体集積回
路の製造方法。
12. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5 or 6 arranged on a semiconductor substrate, wherein a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method for manufacturing a semiconductor integrated circuit, wherein a logic circuit for a memory is realized using a wiring layer.
【請求項13】 基本セルを複数個配列し、これ等の基
本セルの上方に各々1つの追加配線層を配置して半導体
集積回路を構成するゲートアレイ方式の半導体集積回路
の製造方法であって、 半導体基板に前記請求項1、2、3、4、5又は6記載
のCMOS型基本セルを複数配置し、 各CMOS型基本セルの最上層の配線層に形成された配
線パターンと、前記追加配線層とを使用して、スキャン
テスト機能付きのフリップフロップ回路を実現すること
を特徴とする半導体集積回路の製造方法。
13. A method for manufacturing a gate array type semiconductor integrated circuit, comprising arranging a plurality of basic cells and arranging one additional wiring layer above each of the basic cells to form a semiconductor integrated circuit. A plurality of CMOS basic cells according to claim 1, 2, 3, 4, 5 or 6 arranged on a semiconductor substrate, wherein a wiring pattern formed on an uppermost wiring layer of each CMOS basic cell; A method for manufacturing a semiconductor integrated circuit, wherein a flip-flop circuit having a scan test function is realized using a wiring layer.
【請求項14】 半導体基板上にNチャンネルトランジ
スタ及びPチャンネルトランジスタを有し、左側方及び
右側方に各々同一構成の他の基本セルを配置して使用す
るCMOS型基本セルにおいて、 前記Nチャンネルトランジスタのゲート又は前記Pチャ
ンネルトランジスタのゲートのうち少なくとも一方は、
上端部が一側方に曲がる第1の折曲部と、下端部が他側
方に曲がる第2の折曲部とを有する鉤型の構造に形成さ
れることを特徴とするCMOS型基本セル。
14. A CMOS basic cell having an N-channel transistor and a P-channel transistor on a semiconductor substrate, wherein another basic cell having the same configuration is disposed on each of a left side and a right side. Or at least one of the gates of the P-channel transistor,
A CMOS basic cell having a hook-shaped structure having a first bent portion having an upper end bent to one side and a second bent portion having a lower end bent to the other side. .
【請求項15】 半導体基板上にNチャンネルトランジ
スタ及びPチャンネルトランジスタを有し、左側方及び
右側方に各々同一構成の他の基本セルを配置して使用す
るCMOS型基本セルにおいて、 前記Nチャンネルトランジスタの拡散領域又は前記Pチ
ャンネルトランジスタの拡散領域のうち少なくとも一方
は、上端部が一側方に曲がる第1の折曲部と、下端部が
他側方に曲がる第2の折曲部とを有する鉤型の構造に形
成されることを特徴とするCMOS型基本セル。
15. A CMOS basic cell having an N-channel transistor and a P-channel transistor on a semiconductor substrate, wherein another basic cell having the same configuration is disposed on each of a left side and a right side. At least one of the diffusion region of the P-channel transistor and the diffusion region of the P-channel transistor has a first bent portion whose upper end is bent to one side and a second bent portion whose lower end is bent to the other side. A CMOS basic cell formed in a hook-shaped structure.
【請求項16】 半導体基板上にNチャンネルトランジ
スタ及びPチャンネルトランジスタを有し、左側方及び
右側方に各々同一構成の他の基本セルを配置して使用す
るCMOS型基本セルにおいて、 前記Nチャンネルトランジスタのゲート又は前記Pチャ
ンネルトランジスタのゲートのうち少なくとも一方は、
上端部が一側方に曲がる第1の折曲部と、下端部が他側
方に曲がる第2の折曲部とを有する鉤型の構造に形成さ
れ、 前記Nチャンネルトランジスタの拡散領域又は前記Pチ
ャンネルトランジスタの拡散領域のうち少なくとも一方
は、上端部が一側方に曲がる第1の折曲部と、下端部が
他側方に曲がる第2の折曲部とを有する鉤型の構造に形
成されることを特徴とするCMOS型基本セル。
16. A CMOS basic cell having an N-channel transistor and a P-channel transistor on a semiconductor substrate, wherein another basic cell having the same configuration is disposed on the left and right sides, respectively. Or at least one of the gates of the P-channel transistor,
A diffusion region of the N-channel transistor or the hook-shaped structure having a first bent portion having an upper end bent to one side and a second bent portion having a lower end bent to the other side; At least one of the diffusion regions of the P-channel transistor has a hook-shaped structure having a first bent portion whose upper end is bent to one side and a second bent portion whose lower end is bent to the other side. A CMOS basic cell formed.
【請求項17】 縦方向に第1のNチャンネルトランジ
スタ及び第1のPチャンネルトランジスタとが形成さ
れ、 前記第1のNチャンネルトランジスタの側方に第2のN
チャンネルトランジスタが形成されると共に、前記第1
のPチャンネルトランジスタの側方に第2のPチャンネ
ルトランジスタが形成され、 前記2個のNチャンネルトランジスタ及び2個のPチャ
ンネルトランジスタの各ゲートは前記鉤型の構造に形成
されることを特徴とする請求項16記載のCMOS型基
本セル。
17. A first N-channel transistor and a first P-channel transistor are formed in a vertical direction, and a second N-channel transistor is formed beside the first N-channel transistor.
A channel transistor is formed and the first
A second P-channel transistor is formed on the side of the P-channel transistor, and the gates of the two N-channel transistors and the two P-channel transistors are formed in the hook-shaped structure. The CMOS basic cell according to claim 16.
【請求項18】 前記2個のNチャンネルトランジスタ
のゲート同士及び前記2個のPチャンネルトランジスタ
のゲート同士は、一方のゲートの第1の折曲部と他方の
ゲートの第2の折曲部とが横方向の同一位置から縦方向
を見て重複するように形成されることを特徴とする請求
項17記載のCMOS型基本セル。
18. The gates of the two N-channel transistors and the gates of the two P-channel transistors are connected to a first bent portion of one gate and a second bent portion of the other gate. 18. The CMOS type basic cell according to claim 17, wherein are formed so as to overlap in the vertical direction from the same position in the horizontal direction.
【請求項19】 前記第1及び第2のNチャンネルトラ
ンジスタ同士で1つの拡散領域を有すると共に、前記第
1及び第2のPチャンネルトランジスタ同士で1つの拡
散領域を有し、 前記両拡散領域は、各々、 両ゲート間に位置して両トランジスタで共有する共有拡
散領域と、 前記第1のトランジスタのゲートの前記共有拡散領域と
は反対側に位置する第1の専用拡散領域と、 前記第2のトランジスタのゲートの前記共有拡散領域と
は反対側に位置する第2の専用拡散領域とに区分され、 前記第1の専用拡散領域に前記第1の折曲部が形成さ
れ、 前記第2の専用拡散領域に前記第2の折曲部が形成され
ることを特徴とする請求項17記載のCMOS型基本セ
ル。
19. The first and second N-channel transistors have one diffusion region, and the first and second P-channel transistors have one diffusion region. A shared diffusion region located between both gates and shared by both transistors; a first dedicated diffusion region located on a side of the gate of the first transistor opposite to the shared diffusion region; A second dedicated diffusion region located on a side of the gate of the transistor opposite to the shared diffusion region, wherein the first bent portion is formed in the first dedicated diffusion region; The CMOS basic cell according to claim 17, wherein the second bent portion is formed in a dedicated diffusion region.
【請求項20】 前記Nチャンネルトランジスタ及びP
チャンネルトランジスタが配置されたトランジスタ領域
の外方に、電源配線及びグランド配線が配線された固定
配線領域を有することを特徴とする請求項14、15、
16、17、18又は19記載のCMOS型基本セル。
20. The N channel transistor and P
16. A fixed wiring area in which a power supply wiring and a ground wiring are arranged outside a transistor area in which a channel transistor is arranged.
19. The CMOS basic cell according to 16, 17, 18 or 19.
【請求項21】 基本セルを複数個横方向に配列して半
導体集積回路を構成するゲートアレイ方式の半導体集積
回路の製造方法であって、 前記請求項14、15、16、17、18又は19記載
のCMOS型基本セルを、一のCMOS型基本セルの第
1の折曲部とこの基本セルの側方に配置するCMOS型
基本セルの第2の折曲部とが横方向の同一位置から縦方
向を見て重複するように、重なり合って横方向に配列す
ることを特徴とする半導体集積回路の製造方法。
21. A method for manufacturing a gate array type semiconductor integrated circuit in which a plurality of basic cells are arranged in a horizontal direction to form a semiconductor integrated circuit, wherein: The CMOS basic cell described in the first embodiment is formed such that the first bent portion of one CMOS basic cell and the second bent portion of the CMOS basic cell arranged on the side of the basic cell are located at the same horizontal position. A method of manufacturing a semiconductor integrated circuit, wherein the semiconductor integrated circuits are overlapped and arranged in a horizontal direction so as to overlap in a vertical direction.
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