JP2002313982A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高周波信号を取り
扱う半導体素子を用いた半導体装置に関する。The present invention relates to a semiconductor device using a semiconductor element for handling a high-frequency signal.
【０００２】[0002]
【従来の技術】近年、情報量の急速な増大化にともな
い、情報データの交換、伝送に大容量化・高速化が要求
されてきている。このような要求に対応するため、セラ
ミック基板を用いた半導体装置が重要なものになってい
る。以下に従来の半導体装置について説明する。図８は
従来の半導体装置を示した図であり、セラミック基板２
には、水平断面開口形状が円形のスルーホール４が形成
されている。半導体素子１はセラミック基板２に対し
て、セラミック基板２の上面に配置されたセラミック基
板側電極２５と、半導体素子１の下面に配置された半導
体素子側電極１１を導電性の接続手段５により電気的及
び機械的に接続することにより実装されている。2. Description of the Related Art In recent years, with the rapid increase in the amount of information, there has been a demand for large-capacity and high-speed exchange and transmission of information data. In order to meet such demands, semiconductor devices using ceramic substrates have become important. Hereinafter, a conventional semiconductor device will be described. FIG. 8 is a view showing a conventional semiconductor device.
Is formed with a through hole 4 having a circular horizontal cross-section opening shape. The semiconductor element 1 is electrically connected to the ceramic substrate 2 by connecting the ceramic substrate side electrode 25 disposed on the upper surface of the ceramic substrate 2 and the semiconductor element side electrode 11 disposed on the lower surface of the semiconductor element 1 by the conductive connection means 5. It is implemented by mechanical and mechanical connections.
【０００３】セラミック基板２の表面には、半導体素子
１の入力端子と接続される入力信号ライン２１と、半導
体素子１の出力端子と接続される出力信号ライン２２
と、バイアス信号を供給するバイアス信号ライン２３と
表面パターン２４が配線され、バイアス信号ライン２３
とセラミック基板側電極２５は電気的に接続されてい
る。また、セラミック基板２の裏面には裏面パターン２
６が配線されている。そして、表面パターン２４と裏面
パターン２６はスルーホール４を介して電気的に接続さ
れ、また、コンデンサ３の２つの電極は、バイアス信号
ライン２３と表面パターン２４にそれぞれ電気的に接続
される。An input signal line 21 connected to an input terminal of the semiconductor element 1 and an output signal line 22 connected to an output terminal of the semiconductor element 1 are provided on the surface of the ceramic substrate 2.
And a bias signal line 23 for supplying a bias signal and a surface pattern 24 are wired.
And the ceramic substrate side electrode 25 are electrically connected. Also, on the back surface of the ceramic substrate 2, a back pattern 2
6 is wired. Then, the front surface pattern 24 and the back surface pattern 26 are electrically connected through the through hole 4, and two electrodes of the capacitor 3 are electrically connected to the bias signal line 23 and the front surface pattern 24, respectively.
【０００４】以上のように構成された半導体装置につい
て、以下その動作を説明する。入力信号ライン２１を伝
搬する信号は、半導体素子１に入力されて半導体素子１
で増幅、変調、復調などの所定の電気的処理を受け、そ
の後、出力信号ライン２２に出力される。一方、半導体
素子１を動作させる電源バイアスは、バイアス信号ライ
ン２３、セラミック基板側電極２５、導電性の接続手段
５、半導体素子側電極１１を通じて供給されるが、その
際、半導体素子１内から電源回路へ信号（高周波信号)
が漏れるのを防止するためにコンデンサ３を配置し、特
性確保を図っている。The operation of the semiconductor device configured as described above will be described below. The signal propagating through the input signal line 21 is input to the semiconductor element 1 and
Receives predetermined electrical processing such as amplification, modulation, and demodulation, and then outputs the output signal to an output signal line 22. On the other hand, the power supply bias for operating the semiconductor element 1 is supplied through the bias signal line 23, the ceramic substrate-side electrode 25, the conductive connecting means 5, and the semiconductor element-side electrode 11. Signal to circuit (high frequency signal)
In order to prevent the leakage of the capacitor, the capacitor 3 is arranged to secure the characteristics.
【０００５】ここで、電源回路への漏れ信号(高周波信
号)を除去し、半導体装置の高周波領域での特性を確保
するためには、コンデンサ３と寄生インダクタンスによ
る共振周波数を高域に移動させることが重要であり、そ
のためには、寄生インダクタンスを軽減することが不可
欠である。そこで、セラミック基板２のサイズを大きく
し、２〜３個の円形のスルーホール４を設けることによ
り、寄生インダクタンスの軽減を図り、電源回路への漏
れ信号(高周波信号)の除去を行い、特性確保を実現して
いる。Here, in order to remove a leakage signal (high-frequency signal) to the power supply circuit and secure characteristics of the semiconductor device in a high-frequency region, the resonance frequency due to the capacitor 3 and the parasitic inductance must be moved to a high frequency. Is important, and for that purpose, it is essential to reduce the parasitic inductance. Therefore, by increasing the size of the ceramic substrate 2 and providing two or three circular through-holes 4, the parasitic inductance is reduced, a leakage signal (high-frequency signal) to the power supply circuit is removed, and the characteristics are secured. Has been realized.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記の
手法では、セラミック基板２の面積増大によるコスト増
加が発生するという問題点がある。また、スルーホール
４同士の間隔は内々径でセラミック基板２の厚み以上離
さなければならないという一般的な設計ルールにより、
半導体素子１とバイパスコンデンサ３間の距離が長くな
り、寄生インダクタンスが増加する問題も発生する。However, the above method has a problem that the cost increases due to an increase in the area of the ceramic substrate 2. Further, according to a general design rule that the distance between the through holes 4 must be larger than the thickness of the ceramic substrate 2 by the inner diameter,
The distance between the semiconductor element 1 and the bypass capacitor 3 becomes longer, which causes a problem that the parasitic inductance increases.
【０００７】本発明は上記従来の問題点を解決するもの
であり、小さな基板サイズで寄生インダクタンス成分を
減少させることができる半導体装置を提供することを目
的とする。An object of the present invention is to solve the above-mentioned conventional problems and to provide a semiconductor device capable of reducing a parasitic inductance component with a small substrate size.
【０００８】[0008]
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体素子がセラミック基板上に実装され
た半導体装置において、長円形状の水平断面開口の長径
と短径の比率が寄生インダクタンスを軽減するようにス
ルーホールが前記セラミック基板に形成されている構成
とした。インダクタンス値をシミュレーションしたとこ
ろ、２〜３個の円形スルーホールを設けるよりも長円形
状のスルーホールを設ける方が、狭い面積で同一のイン
ダクタンスを得ることができると判明したからである。
上記構成により、スルーホールの長円形状の水平断面開
口の長径と短径の比率を変化させることにより、スルー
ホールのインダクタンスを設定することが可能になるの
で、従来のように複数回加工する必要がなく、１回の加
工で穴を横に広げるだけで長円形状が得られ、加工工数
も減りコストも低減でき、小さな基板で寄生インダクタ
ンスを軽減することができる。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a semiconductor device having a semiconductor element mounted on a ceramic substrate, wherein the ratio of the major axis to the minor axis of the elliptical horizontal cross-section opening is parasitic. The through hole was formed in the ceramic substrate so as to reduce the inductance. This is because, when the inductance value was simulated, it was found that the same inductance could be obtained in a narrow area by providing an oblong through hole than by providing two or three circular through holes.
With the above configuration, it is possible to set the inductance of the through hole by changing the ratio of the major axis to the minor axis of the horizontal cross-section opening of the oval shape of the through hole. Therefore, an elliptical shape can be obtained by simply widening the hole by one processing, the number of processing steps can be reduced, the cost can be reduced, and the parasitic inductance can be reduced with a small substrate.
【０００９】本発明はまた、前記スルーホールの長円形
状の水平断面開口の長径と短径の比率がｎ：１（１＜ｎ
≦１０）であるように構成とした。上記構成により、１
個の長円形状のスルーホールで、円形のスルーホール３
個相当の低インダクタンスを小面積で実現することが可
能になる。なお、１．５≦ｎ≦２．５にすれば、さらに
加工がし易いので有利である。According to the present invention, the ratio of the major axis to the minor axis of the elliptical horizontal section opening of the through hole is n: 1 (1 <n).
≦ 10). With the above configuration, 1
Oval-shaped through-holes and a circular through-hole 3
It is possible to realize low inductance equivalent to a small number in a small area. In addition, it is advantageous if 1.5 ≦ n ≦ 2.5, because processing is easier.
【００１０】本発明はまた、前記スルーホールが複数
個、形成されていることを特徴とする。上記構成によ
り、小さな基板で寄生インダクタンスを軽減することが
できる。The present invention is also characterized in that a plurality of the through holes are formed. With the above configuration, the parasitic inductance can be reduced with a small substrate.
【００１１】本発明はまた、前記セラミック基板の表面
と裏面にそれぞれ表面パターンと裏面パターンが形成さ
れ、前記表面パターンと前記裏面パターンが前記スルー
ホールを介して電気的に接続され、前記裏面パターンが
接地されている構成とした。上記構成により、表面パタ
ーンに小面積の高周波グランドを形成することが可能に
なる。According to the present invention, a front surface pattern and a back surface pattern are respectively formed on a front surface and a back surface of the ceramic substrate, and the front surface pattern and the back surface pattern are electrically connected through the through holes. The configuration was grounded. With the above configuration, a high-frequency ground having a small area can be formed on the surface pattern.
【００１２】本発明はまた、前記セラミック基板の表面
にはバイアス信号ラインが形成され、前記バイアス信号
ラインと表面パターンにはそれぞれコンデンサの各電極
が接続されていることを特徴とする。上記構成により、
半導体素子内から電源回路へ漏れる可能性のある信号
(高周波信号)を除去することが可能になる。The present invention is also characterized in that a bias signal line is formed on the surface of the ceramic substrate, and each electrode of a capacitor is connected to the bias signal line and the surface pattern. With the above configuration,
Signals that may leak from inside the semiconductor device to the power supply circuit
(High-frequency signal) can be removed.
【００１３】本発明はまた、２以上のコンデンサの各電
極が前記バイアス信号ラインと表面パターンにそれぞれ
接続されていることを特徴とする。上記構成により、半
導体素子内から電源回路へ漏れる可能性のある信号(高
周波信号)を除去することが可能になる。The present invention is also characterized in that each electrode of two or more capacitors is connected to the bias signal line and the surface pattern, respectively. With the above configuration, it is possible to remove a signal (high-frequency signal) that may leak from the inside of the semiconductor element to the power supply circuit.
【００１４】本発明はまた、前記半導体素子が、前記セ
ラミック基板上にフリップチップ実装されることを特徴
とする。上記構成により、化合物半導体のベアチップの
ような半導体素子を直接セラミック基板に電気的及び機
械的に接続することが可能になる。The present invention is also characterized in that the semiconductor element is flip-chip mounted on the ceramic substrate. According to the above configuration, a semiconductor element such as a bare chip of a compound semiconductor can be directly and electrically connected to the ceramic substrate.
【００１５】本発明はまた、前記半導体素子の各端子
が、前記セラミック基板上の各信号ラインとワイヤボン
ディングによって電気的に接続されている。上記構成に
より、化合物半導体のベアチップのような半導体素子を
直接セラミック基板に機械的に接続することが可能にな
り、また、半導体素子とセラミック基板の接触面積を大
きくすることが可能となり、半導体素子の放熱効果を高
めることが可能になる。In the present invention, each terminal of the semiconductor element is electrically connected to each signal line on the ceramic substrate by wire bonding. According to the above configuration, a semiconductor element such as a compound semiconductor bare chip can be directly mechanically connected to the ceramic substrate, and the contact area between the semiconductor element and the ceramic substrate can be increased. It is possible to enhance the heat radiation effect.
【００１６】[0016]
【発明の実施の形態】（実施の形態１）以下、図面を参
照して本発明の実施の形態について説明する。図１は本
発明に係る半導体装置の実施の形態１を示す構成図であ
る。(Embodiment 1) Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing Embodiment 1 of a semiconductor device according to the present invention.
【００１７】図１において、セラミック基板２には、長
円形状の水平断面開口の長径と短径の比率が寄生インダ
クタンスを軽減する比率となるようにスルーホール６が
形成されている。ここで、長径と短径の比率ｎ：１とし
ては１＜ｎ≦１０で効果がある。また、１．５≦ｎ≦
２．５にすれば加工しやすくなる。高周波信号を取り扱
う半導体素子１はセラミック基板２に対して、半導体素
子１の下面に配置された半導体素子側電極１１と、セラ
ミック基板２の上面に配置されたセラミック基板側電極
２５を導電性の接続手段５により電気的及び機械的に接
続することにより実装されている。In FIG. 1, a through hole 6 is formed in the ceramic substrate 2 so that the ratio of the major axis to the minor axis of the elliptical horizontal cross-section opening is a ratio that reduces the parasitic inductance. Here, as the ratio n: 1 between the major axis and the minor axis, 1 <n ≦ 10 is effective. Also, 1.5 ≦ n ≦
If it is set to 2.5, processing becomes easier. The semiconductor element 1 that handles high-frequency signals is electrically connected to the ceramic substrate 2 by connecting the semiconductor element-side electrode 11 disposed on the lower surface of the semiconductor element 1 and the ceramic substrate-side electrode 25 disposed on the upper surface of the ceramic substrate 2. It is implemented by means of electrical and mechanical connection by means 5.
【００１８】また、セラミック基板２の表面には、半導
体素子１の入力端子と接続される入力信号ライン２１
と、半導体素子１の出力端子と接続される出力信号ライ
ン２２と、バイアス信号を供給するバイアス信号ライン
２３が配線されている。An input signal line 21 connected to an input terminal of the semiconductor element 1 is provided on the surface of the ceramic substrate 2.
And an output signal line 22 connected to the output terminal of the semiconductor element 1 and a bias signal line 23 for supplying a bias signal.
【００１９】以上のように構成された本実施例の半導体
装置について、以下、その動作を説明する。入力信号ラ
イン２１を伝搬する信号は、半導体素子１に入力されて
半導体素子１で増幅、変調、復調などの所定の電気的処
理を受け、その後、出力信号ライン２２に出力される。
一方、半導体素子１を動作させる電源バイアスは、バイ
アス信号ライン２３、セラミック基板側電極２５、導電
性の接続手段５、半導体素子側電極１１を通じて供給さ
れる。The operation of the semiconductor device of the present embodiment configured as described above will be described below. The signal propagating through the input signal line 21 is input to the semiconductor element 1, undergoes predetermined electrical processing such as amplification, modulation, and demodulation in the semiconductor element 1, and then is output to the output signal line 22.
On the other hand, the power supply bias for operating the semiconductor element 1 is supplied through the bias signal line 23, the ceramic substrate side electrode 25, the conductive connection means 5, and the semiconductor element side electrode 11.
【００２０】以上のように本実施の形態によれば、スル
ーホール６の長円形状の水平断面開口の長径と短径の比
率を変化させることにより、スルーホールのインダクタ
ンスを設定することが可能になるので、小さな基板で寄
生インダクタンスを軽減することができる。As described above, according to the present embodiment, the inductance of the through hole can be set by changing the ratio between the major axis and the minor axis of the oblong horizontal section opening of the through hole 6. Therefore, the parasitic inductance can be reduced with a small substrate.
【００２１】（実施の形態２）図２は、本発明の半導体
装置の実施の形態２の構成を示したものである。図２に
おいて、セラミック基板２には、長円形状の水平断面開
口の長径：短径＝２：１のスルーホール６が形成されて
いる。他の構成は実施の形態１と同じである。(Embodiment 2) FIG. 2 shows a configuration of a semiconductor device according to Embodiment 2 of the present invention. In FIG. 2, a through hole 6 is formed in the ceramic substrate 2 such that the major axis: the minor axis = 2: 1 of the elliptical horizontal cross-section opening. Other configurations are the same as the first embodiment.
【００２２】実施の形態２によれば、スルーホール６の
長円形状の水平断面開口の長径と短径の比率を２：１に
することにより、１個の長円形状のスルーホール６で、
円形の水平断面開口のスルーホール３個相当の低インダ
クタンスを実現することができ、このため小面積で実現
することが可能になる。According to the second embodiment, the ratio of the major axis to the minor axis of the oblong horizontal section opening of the through hole 6 is set to 2: 1.
Low inductance equivalent to three through-holes having a circular horizontal cross-section opening can be realized, and therefore, it can be realized with a small area.
【００２３】（実施の形態３）図３は本発明の半導体装
置の実施の形態３の構成を示したものである。図３にお
いて、セラミック基板２には、例えば長円形状の水平断
面開口の長径：短径＝２：１のスルーホール６が形成さ
れている。半導体素子１はセラミック基板２に対し、半
導体素子１の下面に配置された半導体素子側電極１１
と、セラミック基板２の上面に配置されたセラミック基
板側電極２５において導電性の接続手段５により電気的
及び機械的に接続される。(Embodiment 3) FIG. 3 shows a configuration of a semiconductor device according to Embodiment 3 of the present invention. In FIG. 3, a through hole 6 is formed in the ceramic substrate 2, for example, having an oblong horizontal cross-section opening having a major axis: a minor axis = 2: 1. The semiconductor element 1 is provided on a ceramic substrate 2 with a semiconductor element side electrode 11 disposed on the lower surface of the semiconductor element 1.
Is electrically and mechanically connected by a conductive connecting means 5 at a ceramic substrate side electrode 25 disposed on the upper surface of the ceramic substrate 2.
【００２４】また、セラミック基板２の表面には、半導
体素子１の入力端子と接続される入力信号ライン２１
と、半導体素子１の出力端子と接続される出力信号ライ
ン２２と、表面パターン２４と、バイアス信号を供給す
るバイアス信号ライン２３が配線され、セラミック基板
２の裏面にはグランドラインと接続された裏面パターン
２６が配線され、 表面パターン２４と裏面パターン２
６はスルーホール６により電気的に接続されている。An input signal line 21 connected to an input terminal of the semiconductor element 1 is provided on the surface of the ceramic substrate 2.
, An output signal line 22 connected to an output terminal of the semiconductor element 1, a surface pattern 24, and a bias signal line 23 for supplying a bias signal are wired, and the back surface of the ceramic substrate 2 is connected to a ground line. The pattern 26 is wired, the front surface pattern 24 and the back surface pattern 2
6 are electrically connected by through holes 6.
【００２５】以上のように構成された本実施例の半導体
装置について、以下、その動作を説明する。入力信号ラ
イン２１を伝搬する信号は、半導体素子１に入力されて
半導体素子１で増幅、変調、復調などの所定の電気的処
理を受け、その後、出力信号ライン２２に出力される。
一方、半導体素子１を動作させる電源バイアスは、バイ
アス信号ライン２３と、セラミック基板側電極２５と、
導電性の接続手段５と、半導体素子側電極１１とを通じ
て供給される。このとき、表面パターン２４と、裏面パ
ターン２６と、スルーホール６とグランドラインは電気
的に接続されている。The operation of the semiconductor device of the present embodiment configured as described above will be described below. The signal propagating through the input signal line 21 is input to the semiconductor element 1, undergoes predetermined electrical processing such as amplification, modulation, and demodulation in the semiconductor element 1, and then is output to the output signal line 22.
On the other hand, the power supply bias for operating the semiconductor element 1 includes a bias signal line 23, a ceramic substrate side electrode 25,
It is supplied through the conductive connection means 5 and the semiconductor element side electrode 11. At this time, the front surface pattern 24, the back surface pattern 26, the through hole 6, and the ground line are electrically connected.
【００２６】以上のように本実施の形態３によれば、ス
ルーホール６の長円形状の水平断面開口の長径と短径の
比率を例えば２：１にすることにより、１個の長円形状
のスルーホール６で、円形のスルーホール３個相当の低
インダクタンスを小面積で実現することが可能になると
ともに、グランドラインと接続された裏面パターン２６
と、スルーホール６と、表面パターン２４が電気的に接
続されることから、表面パターン２４に小面積の高周波
グランドを形成することが可能になる。As described above, according to the third embodiment, the ratio of the major axis to the minor axis of the oblong horizontal cross-section opening of the through hole 6 is set to, for example, 2: 1 so that one elliptical shape is obtained. In the through hole 6, a low inductance equivalent to three circular through holes can be realized in a small area, and the back surface pattern 26 connected to the ground line can be realized.
Since the through hole 6 and the surface pattern 24 are electrically connected to each other, it is possible to form a small-area high-frequency ground on the surface pattern 24.
【００２７】（実施の形態４）図４は本発明の半導体装
置の実施の形態４の構成を示したものである。図４にお
いて、セラミック基板２には、例えば長円形状の水平断
面開口の長径：短径＝２：１のスルーホール６が形成さ
れている。半導体素子１はセラミック基板２に対し、半
導体素子１の下面に配置された半導体素子側電極１１
と、セラミック基板２の上面に配置されたセラミック基
板側電極２５において導電性の接続手段５により電気的
及び機械的に接続される。(Fourth Embodiment) FIG. 4 shows the configuration of a semiconductor device according to a fourth embodiment of the present invention. In FIG. 4, a through hole 6 is formed in the ceramic substrate 2, for example, an oblong horizontal section opening having a major axis: a minor axis = 2: 1. The semiconductor element 1 is provided on a ceramic substrate 2 with a semiconductor element side electrode 11 disposed on the lower surface of the semiconductor element 1.
Is electrically and mechanically connected by a conductive connecting means 5 at a ceramic substrate side electrode 25 disposed on the upper surface of the ceramic substrate 2.
【００２８】また、セラミック基板２の表面には、半導
体素子１の入力端子と接続される入力信号ライン２１
と、半導体素子１の出力端子と接続される出力信号ライ
ン２２と、表面パターン２４と、バイアス信号を供給す
るバイアス信号ライン２３が配線され、セラミック基板
２の裏面には、グランドラインと接続された裏面パター
ン２６が配線され、表面パターン２４と裏面パターン２
６はスルーホール６により電気的に接続されている。そ
して、コンデンサ３の２つ電極は、バイアス信号ライン
２３と表面パターン２４にそれぞれ接続されている。An input signal line 21 connected to an input terminal of the semiconductor element 1 is provided on the surface of the ceramic substrate 2.
, An output signal line 22 connected to the output terminal of the semiconductor element 1, a surface pattern 24, and a bias signal line 23 for supplying a bias signal, and a back surface of the ceramic substrate 2 is connected to a ground line. The back pattern 26 is wired, and the front pattern 24 and the back pattern 2
6 are electrically connected by through holes 6. The two electrodes of the capacitor 3 are connected to a bias signal line 23 and a surface pattern 24, respectively.
【００２９】以上のように構成された本実施例の半導体
装置について、以下、その動作を説明する。入力信号ラ
イン２１を伝搬する信号は、半導体素子１に入力されて
半導体素子１で増幅、変調、復調などの所定の電気的処
理を受け、その後、出力信号ライン２２に出力される。
一方、半導体素子１を動作させる電源バイアスは、バイ
アス信号ライン２３と、セラミック基板側電極２５と、
導電性の接続手段５と、半導体素子側電極１１とを通じ
て供給される。このとき、表面パターン２４と、長円形
状のスルーホール６と、裏面パターン２６と、グランド
ラインは電気的に接続され、さらに、コンデンサ３によ
ってバイアス信号ライン２３と表面パターン２４は電気
的に接続されている。The operation of the semiconductor device of the present embodiment configured as described above will be described below. The signal propagating through the input signal line 21 is input to the semiconductor element 1, undergoes predetermined electrical processing such as amplification, modulation, and demodulation in the semiconductor element 1, and then is output to the output signal line 22.
On the other hand, the power supply bias for operating the semiconductor element 1 includes a bias signal line 23, a ceramic substrate side electrode 25,
It is supplied through the conductive connection means 5 and the semiconductor element side electrode 11. At this time, the front surface pattern 24, the oblong through hole 6, the back surface pattern 26, and the ground line are electrically connected, and the bias signal line 23 and the front surface pattern 24 are electrically connected by the capacitor 3. ing.
【００３０】以上のように本実施の形態によれば、長円
形状のスルーホール６の長径と短径の比率を、例えば
２：１にすることにより、１個の長円形状のスルーホー
ル６で円形のスルーホール３個相当の低インダクタンス
を実現することが小面積で可能になるとともに、グラン
ドラインと接続された裏面パターン２６と、スルーホー
ル６と、表面パターン２４が電気的に接続されることか
ら、表面パターン２４に小面積の高周波グランドが形成
される。さらに、コンデンサ３の２つの電極をバイアス
信号ライン２３と表面パターン２４に接続することによ
り、半導体素子１内から電源回路へ漏れる可能性のある
信号(高周波信号)を除去することが可能になる。As described above, according to the present embodiment, the ratio of the major axis to the minor axis of the oval through hole 6 is set to, for example, 2: 1 so that one oval through hole 6 is formed. And a low inductance equivalent to three circular through holes can be realized with a small area, and the back surface pattern 26 connected to the ground line, the through hole 6, and the front surface pattern 24 are electrically connected. Therefore, a small-area high-frequency ground is formed on the surface pattern 24. Further, by connecting the two electrodes of the capacitor 3 to the bias signal line 23 and the surface pattern 24, it is possible to remove a signal (high-frequency signal) that may leak from the semiconductor element 1 to the power supply circuit.
【００３１】（実施の形態５）図５は本発明の半導体装
置の実施の形態５の構成を示したものである。図５にお
いて、セラミック基板２には、例えば長円形状の水平断
面開口の長径：短径＝２：１の２つのスルーホール６
ａ、６ｂが形成されている。半導体素子１はセラミック
基板２に対し、半導体素子１の下面に配置された半導体
素子側電極１１と、セラミック基板２の上面に配置され
たセラミック基板側電極２５において導電性の接続手段
５により電気的及び機械的に接続される。(Fifth Embodiment) FIG. 5 shows a configuration of a semiconductor device according to a fifth embodiment of the present invention. In FIG. 5, for example, two through holes 6 having a major axis: a minor axis = 2: 1 are formed in an elliptical horizontal cross-section opening in a ceramic substrate 2.
a and 6b are formed. The semiconductor element 1 is electrically connected to the ceramic substrate 2 by the conductive connection means 5 at the semiconductor element side electrode 11 disposed on the lower surface of the semiconductor element 1 and the ceramic substrate side electrode 25 disposed on the upper surface of the ceramic substrate 2. And mechanically connected.
【００３２】また、セラミック基板２の表面には、半導
体素子１の入力端子と接続される入力信号ライン２１
と、半導体素子１の出力端子と接続される出力信号ライ
ン２２と、第１及び第２の表面パターン２４ａ、２４ｂ
と、バイアス信号を供給する第１及び第２のバイアス信
号ライン２３ａ、２３ｂが配線され、セラミック基板２
の裏面には、グランドラインと接続された裏面パターン
２６が配線されている。また、第１の表面パターン２４
ａと裏面パターン２６は、第１のスルーホール６ａによ
り電気的に接続され、第２の表面パターン２４ｂと裏面
パターン２６は、第２のスルーホール６ｂにより電気的
に接続されている。さらに、第１のコンデンサ３ａの２
つの電極は、第１のバイアス信号ライン２３ａと第１の
表面パターン２４ａに接続され、第２のコンデンサ３ｂ
の２つの電極は、第２のバイアス信号ライン２３ｂと第
２の表面パターン２４ｂに接続されている。An input signal line 21 connected to an input terminal of the semiconductor element 1 is provided on the surface of the ceramic substrate 2.
An output signal line 22 connected to an output terminal of the semiconductor element 1; and first and second surface patterns 24a and 24b.
And first and second bias signal lines 23a and 23b for supplying a bias signal are wired, and the ceramic substrate 2
The back surface pattern 26 connected to the ground line is wired on the back surface of the. Also, the first surface pattern 24
a and the back pattern 26 are electrically connected by the first through hole 6a, and the second front pattern 24b and the back pattern 26 are electrically connected by the second through hole 6b. Further, the second capacitor 3a
One electrode is connected to the first bias signal line 23a and the first surface pattern 24a, and the second capacitor 3b
Are connected to a second bias signal line 23b and a second surface pattern 24b.
【００３３】以上のように構成された本実施例の半導体
装置について、以下、その動作を説明する。入力信号ラ
イン２１を伝搬する信号は、半導体素子１に入力されて
半導体素子１で増幅、変調、復調などの所定の電気的処
理を受け、その後、出力信号ライン２２に出力される。
一方、半導体素子１を動作させる電源バイアスは、第１
及び第２のバイアス信号ライン２３ａ、２３ｂと、セラ
ミック基板側電極２５と、導電性の接続手段５と、半導
体素子側電極１１とを通じて供給される。このとき、第
１の表面パターン２４ａと、第１のスルーホール６ａ
と、裏面パターン２６と、グランドラインが電気的に接
続され、また、第１のコンデンサ３ａによって第１のバ
イアス信号ライン２３ａと第１の表面パターン２４ａが
電気的に接続されている。同様に、第２の表面パターン
２４ｂと第２のスルーホール６ｂと、裏面パターン２６
とグランドラインが電気的に接続され、また、第２のコ
ンデンサ３ｂによって第２のバイアス信号ライン２３ｂ
と第２の表面パターン２４ｂが電気的に接続されてい
る。The operation of the semiconductor device of the present embodiment configured as described above will be described below. The signal propagating through the input signal line 21 is input to the semiconductor element 1, undergoes predetermined electrical processing such as amplification, modulation, and demodulation in the semiconductor element 1, and then is output to the output signal line 22.
On the other hand, the power supply bias for operating the semiconductor element 1 is the first
And the second bias signal lines 23a and 23b, the ceramic substrate side electrode 25, the conductive connection means 5, and the semiconductor element side electrode 11. At this time, the first surface pattern 24a and the first through hole 6a
, The back surface pattern 26 and the ground line are electrically connected, and the first bias signal line 23a and the first surface pattern 24a are electrically connected by the first capacitor 3a. Similarly, the second surface pattern 24b, the second through hole 6b, and the back surface pattern 26
And the ground line are electrically connected to each other, and the second bias signal line 23b is connected by the second capacitor 3b.
And the second surface pattern 24b are electrically connected.
【００３４】以上のように本実施の形態５によれば、第
１及び第２のスルーホール６ａ、６ｂの長径と短径の比
率を２：１にすることにより、第１及び第２のスルーホ
ール６ａ、６ｂの１個分で、３個の円形のスルーホール
相当の低インダクタンスを小面積で実現することが可能
になる。また、グランドラインと接続された裏面パター
ン２６と、第１のスルーホール６ａと第１の表面パター
ン２４ａが電気的に接続されるとともに、グランドライ
ンと接続された裏面パターン２６と、第２のスルーホー
ル６ｂと第２の表面パターン２４ｂが電気的に接続され
ることから、第１及び第２の表面パターン２４ａ、２４
ｂに小面積の高周波グランドが形成される。さらに、第
１のコンデンサ３ａの２電極を第１のバイアス信号ライ
ン２３ａと第１の表面パターン２４ａに接続するととも
に、第２のコンデンサ３ｂの２つの電極を第２のバイア
ス信号ライン２３ｂと第２の表面パターン２４ｂに接続
することにより、半導体素子１内から電源回路へ漏れる
可能性のある信号(高周波信号)を除去することが可能に
なる。As described above, according to the fifth embodiment, the ratio of the major axis to the minor axis of the first and second through holes 6a and 6b is set to 2: 1 so that the first and second through holes 6a and 6b can be formed. With one hole 6a, 6b, low inductance equivalent to three circular through holes can be realized in a small area. Also, the back pattern 26 connected to the ground line, the first through hole 6a and the first surface pattern 24a are electrically connected, and the back pattern 26 connected to the ground line and the second through pattern Since the hole 6b and the second surface pattern 24b are electrically connected, the first and second surface patterns 24a and 24b
A small area high-frequency ground is formed at b. Further, the two electrodes of the first capacitor 3a are connected to the first bias signal line 23a and the first surface pattern 24a, and the two electrodes of the second capacitor 3b are connected to the second bias signal line 23b and the second By connecting to the surface pattern 24b, it is possible to remove a signal (high-frequency signal) that may leak from the inside of the semiconductor element 1 to the power supply circuit.
【００３５】（実施の形態６）図６は本発明の半導体装
置の実施の形態６の構成を示したものである。図６にお
いて、セラミック基板２には、例えば長円形状の水平断
面開口の長径：短径＝２：１の２つのスルーホール６
ａ、６ｂが形成されている。半導体素子１はセラミック
基板２に対してフリップ実装され、さらに半導体素子１
の下面に配置された半導体素子側電極１１と、セラミッ
ク基板２の上面に配置されたセラミック基板側電極２５
において導電性の接続手段５により電気的及び機械的に
接続される。他の構成は実施の形態５と同じである。(Embodiment 6) FIG. 6 shows a configuration of a semiconductor device according to Embodiment 6 of the present invention. In FIG. 6, for example, two through holes 6 having a major axis: a minor axis = 2: 1 are formed in a ceramic substrate 2 with a horizontal cross-section opening having an oval shape.
a and 6b are formed. The semiconductor element 1 is flip-mounted on the ceramic substrate 2 and further the semiconductor element 1
And a ceramic substrate-side electrode 25 disposed on the upper surface of the ceramic substrate 2.
Are electrically and mechanically connected by a conductive connecting means 5. Other configurations are the same as those of the fifth embodiment.
【００３６】以上のように本実施の形態６によれば、フ
リップ実装法を用いることにより、化合物半導体のベア
チップのような半導体素子１を直接セラミック基板２に
電気的及び機械的に接続することが可能になる。As described above, according to the sixth embodiment, the semiconductor device 1 such as a bare chip of a compound semiconductor can be directly and electrically connected to the ceramic substrate 2 by using the flip mounting method. Will be possible.
【００３７】（実施の形態７）図７は本発明の半導体装
置の実施の形態７の構成を示したものである。図７にお
いて、セラミック基板２には、例えば長円形状の水平断
面開口の長径：短径＝２：１の２つのスルーホール６
ａ、６ｂが形成されている。半導体素子１はセラミック
基板２に対して機械的に接続される。すなわち、半導体
素子１の上面に配置された半導体素子側電極１１と、セ
ラミック基板２の上面に配置された入力信号ライン２１
と出力信号ライン２２と第１及び第２のバイアス信号ラ
イン２３ａ、２３ｂはボンディングワイヤ７により電気
的に接続されている。このため、化合物半導体のベアチ
ップのような半導体素子１を直接セラミック基板２に機
械的に接続することが可能になる。また、半導体素子１
とセラミック基板２の接触面積を大きくすることが可能
となり、半導体素子１の放熱効果を高めることが可能に
なる。(Embodiment 7) FIG. 7 shows a configuration of a semiconductor device according to Embodiment 7 of the present invention. In FIG. 7, for example, two through holes 6 having a major axis: a minor axis = 2: 1 are formed in an elliptical horizontal cross section in a ceramic substrate 2.
a and 6b are formed. Semiconductor element 1 is mechanically connected to ceramic substrate 2. That is, the semiconductor element side electrode 11 arranged on the upper surface of the semiconductor element 1 and the input signal line 21 arranged on the upper surface of the ceramic substrate 2
The output signal line 22 and the first and second bias signal lines 23a and 23b are electrically connected by the bonding wire 7. For this reason, it becomes possible to mechanically connect the semiconductor element 1 such as a bare chip of a compound semiconductor directly to the ceramic substrate 2. In addition, the semiconductor element 1
The contact area between the semiconductor element 1 and the ceramic substrate 2 can be increased, and the heat dissipation effect of the semiconductor element 1 can be enhanced.
【００３８】[0038]
【発明の効果】以上説明したように請求項１記載の発明
によれば、スルーホールの長円形状の水平断面開口の長
径と短径の比率を変化させることにより、スルーホール
のインダクタンスを設定することが可能になるので、小
さな基板で寄生インダクタンスを軽減することができ
る。請求項２記載の発明によれば、１個の長円形状のス
ルーホールで、円形のスルーホール３個相当の低インダ
クタンスを小面積で実現することが可能になる。請求項
３記載の発明によれば、小さな基板で寄生インダクタン
スを軽減することができる。請求項４記載の発明によれ
ば、表面パターンに小面積の高周波グランドを形成する
ことが可能になる。請求項５記載の発明によれば、半導
体素子内から電源回路へ漏れる可能性のある信号(高周
波信号)を除去することが可能になる。請求項６記載の
発明によれば、半導体素子内から電源回路へ漏れる可能
性のある信号(高周波信号)を除去することが可能にな
る。請求項７記載の発明によれば、化合物半導体のベア
チップのような半導体素子を直接セラミック基板に電気
的及び機械的に接続することが可能になる。請求項８記
載の発明によれば、化合物半導体のベアチップのような
半導体素子を直接セラミック基板に機械的に接続するこ
とが可能になり、また、半導体素子とセラミック基板の
接触面積を大きくすることが可能となり、半導体素子の
放熱効果を高めることが可能になる。As described above, according to the first aspect of the present invention, the inductance of the through hole is set by changing the ratio of the major axis to the minor axis of the oblong horizontal section opening of the through hole. Therefore, the parasitic inductance can be reduced with a small substrate. According to the second aspect of the present invention, it is possible to realize a low inductance equivalent to three circular through holes with a small area by using one oval through hole. According to the third aspect of the invention, the parasitic inductance can be reduced with a small substrate. According to the fourth aspect of the invention, it is possible to form a small-area high-frequency ground on the surface pattern. According to the invention described in claim 5, it is possible to remove a signal (high-frequency signal) that may leak from the inside of the semiconductor element to the power supply circuit. According to the invention described in claim 6, it is possible to remove a signal (high-frequency signal) that may leak from the inside of the semiconductor element to the power supply circuit. According to the seventh aspect of the present invention, a semiconductor element such as a compound semiconductor bare chip can be directly and electrically connected to a ceramic substrate. According to the invention described in claim 8, it is possible to mechanically connect a semiconductor element such as a bare chip of a compound semiconductor directly to the ceramic substrate, and to increase the contact area between the semiconductor element and the ceramic substrate. It is possible to enhance the heat radiation effect of the semiconductor element.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の半導体装置の実施の形態１を示す構成
図FIG. 1 is a configuration diagram showing a first embodiment of a semiconductor device of the present invention;
【図２】本発明の半導体装置の実施の形態２を示す構成
図FIG. 2 is a configuration diagram showing a second embodiment of the semiconductor device of the present invention;
【図３】本発明の半導体装置の実施の形態３を示す構成
図FIG. 3 is a configuration diagram showing a third embodiment of the semiconductor device of the present invention;
【図４】本発明の半導体装置の実施の形態４を示す構成
図FIG. 4 is a configuration diagram showing a fourth embodiment of the semiconductor device of the present invention;
【図５】本発明の半導体装置の実施の形態５を示す構成
図FIG. 5 is a configuration diagram showing a fifth embodiment of the semiconductor device of the present invention;
【図６】本発明の半導体装置の実施の形態６を示す構成
図FIG. 6 is a configuration diagram showing a sixth embodiment of the semiconductor device of the present invention;
【図７】本発明の半導体装置の実施の形態７を示す構成
図FIG. 7 is a configuration diagram showing a semiconductor device according to a seventh embodiment of the present invention;
【図８】従来の半導体装置を示す構成図FIG. 8 is a configuration diagram showing a conventional semiconductor device.
１ 半導体素子 ２ セラミック基板 ３、３ａ、３ｂ コンデンサ ５ 導電性の接続手段 ４、６、６ａ、６ｂ スルーホール ７ ボンディングワイヤ １１ 半導体素子側電極 ２１ 入力信号ライン ２２ 出力信号ライン ２３、２３ａ、２３ｂ バイアス信号ライン ２４、２４ａ、２４ｂ 表面パターン ２５ セラミック基板側電極 ２６ 裏面パターン DESCRIPTION OF SYMBOLS 1 Semiconductor element 2 Ceramic substrate 3, 3a, 3b Capacitor 5 Conductive connection means 4, 6, 6a, 6b Through hole 7 Bonding wire 11 Semiconductor element side electrode 21 Input signal line 22 Output signal line 23, 23a, 23b Bias signal Line 24, 24a, 24b Surface pattern 25 Ceramic substrate side electrode 26 Back surface pattern
Claims (8)
れた半導体装置において、 長円形状の水平断面開口の長径と短径の比率が寄生イン
ダクタンスを軽減するようにスルーホールが前記セラミ
ック基板に形成されていることを特徴とする半導体装
置。1. A semiconductor device having a semiconductor element mounted on a ceramic substrate, wherein a through hole is formed in the ceramic substrate such that a ratio of a major axis to a minor axis of an oval horizontal cross-sectional opening reduces parasitic inductance. A semiconductor device characterized in that:
開口の長径と短径の比率がｎ：１（１＜ｎ≦１０）であ
ることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the ratio between the major axis and the minor axis of the oblong horizontal section opening of the through hole is n: 1 (1 <n ≦ 10).
いることを特徴とする請求項１又は２に記載の半導体装
置。3. The semiconductor device according to claim 1, wherein a plurality of said through holes are formed.
ぞれ表面パターンと裏面パターンが形成され、前記表面
パターンと前記裏面パターンが前記スルーホールを介し
て電気的に接続され、前記裏面パターンが接地されてい
ることを特徴とする請求項１から３のいずれか１つに記
載の半導体装置。4. A front surface pattern and a back surface pattern are respectively formed on a front surface and a back surface of the ceramic substrate, the front surface pattern and the back surface pattern are electrically connected through the through holes, and the back surface pattern is grounded. 4. The semiconductor device according to claim 1, wherein
信号ラインが形成され、前記バイアス信号ラインと表面
パターンにはそれぞれコンデンサの各電極が接続されて
いることを特徴とする請求項４に記載の半導体装置。5. The semiconductor according to claim 4, wherein a bias signal line is formed on a surface of the ceramic substrate, and each electrode of a capacitor is connected to the bias signal line and the surface pattern. apparatus.
アス信号ラインと表面パターンにそれぞれ接続されてい
ることを特徴とする請求項５に記載の半導体装置。6. The semiconductor device according to claim 5, wherein each electrode of two or more capacitors is connected to the bias signal line and the surface pattern, respectively.
上にフリップチップ実装されることを特徴とする請求項
１から６のいずれか１つに記載の半導体装置。7. The semiconductor device according to claim 1, wherein the semiconductor element is flip-chip mounted on the ceramic substrate.
ック基板上の各信号ラインとワイヤボンディングによっ
て電気的に接続されていることを特徴とする請求項１か
ら６のいずれか１つに記載の半導体装置。8. The semiconductor device according to claim 1, wherein each terminal of the semiconductor element is electrically connected to each signal line on the ceramic substrate by wire bonding. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120324A JP2002313982A (en) | 2001-04-18 | 2001-04-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120324A JP2002313982A (en) | 2001-04-18 | 2001-04-18 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313982A true JP2002313982A (en) | 2002-10-25 |
Family
ID=18970384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001120324A Withdrawn JP2002313982A (en) | 2001-04-18 | 2001-04-18 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313982A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020070919A1 (en) * | 2018-10-05 | 2020-04-09 | 株式会社 東芝 | Grounding structure for high frequency circuit board |
-
2001
- 2001-04-18 JP JP2001120324A patent/JP2002313982A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020070919A1 (en) * | 2018-10-05 | 2020-04-09 | 株式会社 東芝 | Grounding structure for high frequency circuit board |
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