JP2002303876A - Active matrix liquid crystal display element - Google Patents

Active matrix liquid crystal display element

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JP2002303876A
JP2002303876A JP2002005652A JP2002005652A JP2002303876A JP 2002303876 A JP2002303876 A JP 2002303876A JP 2002005652 A JP2002005652 A JP 2002005652A JP 2002005652 A JP2002005652 A JP 2002005652A JP 2002303876 A JP2002303876 A JP 2002303876A
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JP
Japan
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electrode
pixel
liquid crystal
gate
capacitance
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Withdrawn
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JP2002005652A
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Japanese (ja)
Inventor
Masanori Kimura
Katsuhiko Kumakawa
Takashi Okada
Yukio Tanaka
隆史 岡田
雅典 木村
克彦 熊川
幸生 田中
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an active matrix liquid crystal element or the like capable of reducing flickers. SOLUTION: This active matrix liquid crystal display element is provided with a plurality of source lines 1, a plurality of gate lines 5 arranged so as to cross a plurality of the source lines in the top view, a plurality of pixels 111 divided by a plurality of the source lines 1 and a plurality of the gate lines 5 and constituting a picture screen, a pixel electrode 4 arranged for each pixel 111, a counter electrode facing the pixel electrodes 4 across a liquid crystal layer, storage capacitance 122 for holding a voltage applied across the pixel electrode 4 and the counter electrode, and a pixel transistor 115 of which the source electrode 2, the drain electrode 3, and the gate electrode 6 are connected with the source line 1, the pixel electrode 4, and the gate line 5, respectively, and which is turned on-off a gate signal, the circumference 181 of the storage capacitance 122 is expressed as Lst, and the circumferences 182, 183 of the capacitance between the gate electrode and the pixel electrode of the pixel transistor 115 are expressed as Lgd, an index B defined as B=Lst/Lgd is 7 or larger.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、各画素への書き込みを個別に制御する画素トランジスタを備えたいわゆるアクティブマトリクス液晶表示素子に関するものである。 The present invention relates to relates to a so-called active matrix liquid crystal display device having a pixel transistor for individually controlling the writing into the pixels.

【0002】 [0002]

【従来の技術】近年、液晶表示素子の大型化、高精細化、高画質化が急激に進んでおり、これらの要求を満たすための取り組みが盛んに行われている。 In recent years, upsizing of liquid crystal display device, higher resolution, higher image quality has been rapidly, efforts to meet these requirements has been actively conducted. 特に、画質の課題としては、フリッカの低減が重要であり、近年の大型化、高精細化によってますます深刻な課題になりつつある。 In particular, as the issue of image quality, it is important to reduce the flicker, in recent years of large-sized, is becoming more and more serious challenges by high definition.

【0003】つまり、画素へのソース信号(画像信号) [0003] That is, the source signal to the pixel (image signal)
の書き込みを個別に制御するトランジスタ(以下、画素トランジスタという)を画素毎に備えたいわゆるアクティブマトリクス液晶表示素子では、画素トランジスタをオフする際にいわゆる突き抜け電圧が発生する。 Transistor for controlling the writing of individual (hereinafter, referred to as the pixel transistor) in the so-called active matrix liquid crystal display device having a pixel by pixel, so-called punch-through voltage is generated when turning off the pixel transistors. また、 Also,
大型化、高精細化が進むと、画素トランジスタのゲート電極に入力されるパルスが、給電端ではほぼ矩形波で入力されるのに対し、終電端では、負荷が大きいために波形がなまってしまい、その影響によって再充電と呼ばれる現象が終電端で大きくなる。 Size, the high definition progresses, pulse input to the gate electrode of the pixel transistor, whereas input in substantially square wave at the feed end, the last train end, will be the waveform to the load is large dull , a phenomenon called re-charged by its influence becomes larger in the last train end. その結果、この突き抜け電圧と再充電との2つの現象が相俟って、例えばゲート線が画像表示面(以下、画面という)の左右方向に走っている場合には、画面の左側と右側とで画素に保持される電位が異なってしまう。 As a result, I two phenomena phase 俟 between the punch-through voltage and the recharging, for example, an image display surface gate line (hereinafter, referred to as the screen) when running in the lateral direction of the left and right side of the screen in thus different potential held in the pixel. この場合、偶フレームと奇フレームとで同じ大きさの電圧が液晶に印加されるように対向電位を決定する際に、画面の場所によって、とるべき対向電位の値が異なってしまう。 In this case, the voltage of the same magnitude in the even frame and the odd frame in determining the counter potential as applied to the liquid crystal, depending on the position of the screen, resulting in different values ​​of the counter potential to take. この場合、通常は平均的な値を設定することになるが、その結果、液晶に印加される電圧の偶フレーム及び奇フレーム間における差異が許容限度を超える場所にはフリッカと呼ばれるちらつきが見られ、画質上の大きな問題となる。 In this case, although normally will set the average value, the result, the location where differences between the even frame and the odd frame of the voltage applied to the liquid crystal exceeds the allowable limit is observed flickering called flicker , a major problem on the image quality. これに対する対策としては、例えば特開平5−232509号公報や、特開平11−84428号公報などに開示されているように、蓄積容量や、画素トランジスタのゲート電極−画素電極間(以下、ゲート電極−画素電極間容量という)が突き抜け電圧に影響することを利用し、これらの容量値を画面の場所によって、少しずつ異なった値になるように設定することによって、フリッカを低減するという方策が採用されている。 As a countermeasure against this, for example, JP-A-5-232509 and JP, as disclosed in JP-A-11-84428 and JP-storage capacitor and the gate electrode of the pixel transistor - between the pixel electrode (hereinafter, a gate electrode - utilizing affecting the punch-through voltage is a pixel that interelectrode capacitance), the location on the screen these capacitance values, by setting such that different values ​​slightly, measures adopted of reducing the flicker It is.

【0004】しかしながら、蓄積容量やゲート電極−画素電極間容量を前述のように設定したつもりでも、実際には設計通りの容量値とならないことがある。 However, the storage capacitor and the gate electrode - also between the pixel electrode capacitance going were set as described above, actually it may not be the capacitance value as designed. 突き抜け電圧は、画素が最終的に保持する電位に影響し、蓄積容量やゲート電極−画素電極間容量によって決まっているので、これらの容量値が変動すると、画素に保持される電位も変動することになる。 Penetration voltage affects the potential which the pixel is held eventually storage capacitor and the gate electrode - so are determined by the pixel electrode capacitance, when these capacitance value varies, also vary the potential held in the pixel become. この時、この電位変動分が画面内で均一であれば、偶フレームと奇フレームとで同じ大きさの電圧が液晶に印加されるように対向電位を調整しなおすことによりフリッカは発生しなくなるが、画面内で変動の大きさが異なると、特定の領域において、 At this time, if the uniform this potential variation is within the screen, the voltage of the same magnitude in the even frame and the odd frame flicker will not occur by re-adjusting the counter potential as applied to the liquid crystal , the magnitude of the change in the screen are different, in a particular region,
偶フレームと奇フレームとで同じ大きさの電圧が液晶に印加されるように対向電位を調整しても、偶フレームと奇フレームとで異なる大きさの電圧が液晶に印加される領域が必ず発生してしまい、これがフリッカとして観測されることになる。 Even when the voltage of the same magnitude in the even frame and the odd frame and adjust the counter potential as applied to the liquid crystal, the area is always generated voltage at different sizes and even frame and the odd frame is applied to the liquid crystal and it will be, so that it is observed as a flicker. 蓄積容量やゲート電極−画素電極間容量の変動の原因の一つとして、蓄積容量やゲート電極−画素間容量を構成するゲート電極、画素電極等のパターンを形成する際に、それぞれのパターンを作成するためのフォトマスクに合わせずれが生じ、絶縁膜を介したこれらのパターンのオーバラップ領域の面積が設計通りの値からずれることが挙げられる。 Storage capacitor and the gate electrode - as one of the causes of variation between the pixel electrode capacitance, the storage capacitor and the gate electrode - gate electrodes constituting the capacitance between pixels, in forming a pattern such as a pixel electrode, create each pattern misalignment photomask to occur, the area of ​​the overlap regions of these patterns through the insulating film and the like may deviate from the value as designed. これに対する対策としては、例えば、特開平6−67199号公報や、特開平8−8432号公報に開示されているように、画素電極、及びゲート電極を、互いに十字型にクロスオーバーさせることにより、合わせずれに対して容量値が影響を受けないようにする方法が提案されている。 As a countermeasure against this, for example, JP-A-6-67199, as disclosed in JP-A-8-8432, pixel electrodes, and a gate electrode, by crossover cross each other, how capacitance values ​​for misalignment are not affected it has been proposed. 或いは、別の対策としては例えば、特開平5−119347号公報に開示されているように、トランジスタを2つ並列につなげ、第一のトランジスタと第二のトランジスタとでそれぞれソース電極、及びドレイン電極を、互いに上下関係が逆になるように配置接続することによって、合わせずれをキャンセルする方法が提案されている。 Alternatively, as another countermeasure, for example, as disclosed in JP-A-5-119347, connecting the transistors to the two parallel, first transistor and the second transistor and the source electrode and a drain electrode, respectively and by arranging connected to vertical relationship to each other are reversed, how to cancel the misalignment has been proposed.

【0005】 [0005]

【発明が解決しようとする課題】ここで、これらの対策は、合わせずれがゲートラインに対して平行方向、又は垂直方向のみにおこると仮定した場合の対策であり、実際にこの限りにおいては有効な解決手段となり得る。 BRIEF Problems to be Solved] Here, these measures misalignment is countermeasure assuming that occur only in the direction parallel or perpendicular to the gate line, actually effective Insofar It can be a Do resolution means. しかし、そもそも合わせずれがゲートラインに対して平行方向、又は垂直方向のみにおこると仮定した場合、以上のような解決手段を用いずとも、フリッカレベルが問題となるレベルまで増大するとは考え難い。 However, if the first place misalignment is assumed to occur only in the direction parallel or perpendicular to the gate line, without using the solutions described above, it is unlikely that the increase to a level that flicker level becomes a problem. なぜなら、このような合わせずれは、原則として画面内に一様に起こり、対向電位を調節することにより基本的には解決できるからである。 Because such misalignment takes place uniformly within the screen in principle, because it solved basically by adjusting the counter potential. 但し、レティクル(フォトマスク)や、 However, reticle (photomask) and,
アレイ基板(アクティブマトリクス基板)が、特定の温度、或いは機械的膨張係数を有しているために、温度むら、レティクルや基板のたわみ等が発生する特定の条件下においては、結果として、合わせずれに対応する、蓄積容量やゲート電極−画素電極間容量の変動が、画面内でばらつくこともあり得る。 Array substrate (active matrix substrate), a particular temperature or to have a mechanical expansion coefficient, in certain conditions the temperature unevenness, bending, etc. of the reticle and the substrate may occur, as a result, misalignment corresponding to, the storage capacitor and the gate electrode - variation between the pixel electrode capacitance, it may also be varied in the screen. さらに、特開2000−2 In addition, JP-2000-2
889に開示されているように、アレイ基板の画像表示領域のパターンをステッパを用いた複数の露光によって作成する場合は、各露光領域によって合わせずれの大きさが異なることもあり得る。 As disclosed in 889, to create a plurality of exposure using a stepper pattern of the image display region of the array substrate, the size of the misalignment by the exposure area may be different. 従って、そのような場合においては、これらの対策が有効であろうと考えられる。 Therefore, in such cases, these measures are considered that it would be effective.

【0006】一方、蓄積容量やゲート電極−画素電極間容量のもう一つの大きな変動要因として、フォトリソグラフィや、エッチング工程の制御性の不足により、ゲート電極、画素電極等のパターンの幅が設計の値に対して増減することが挙げられる。 On the other hand, the storage capacitor and the gate electrode - Another major variable factors between the pixel electrode capacitance, and photolithography, the lack of controllability of the etching process, the gate electrode, the width of the pattern, such as a pixel electrode is designed It includes increasing or decreasing relative value. 前述の従来の対策では、この課題は解決することができず、しかもマスクの合わせずれよりもより深刻な課題である。 In the conventional countermeasure mentioned above, this problem can not be solved, moreover a more serious challenge than mask misalignment.

【0007】これに対する対策としては、これまで設計上の有効な解決手段が講じられておらず、アレイ基板の製造工程において、フォトリソグラフィ技術やドライエッチング、ウェットエッチング等の加工技術の精度を向上することで、画面内における蓄積容量やゲート電極− [0007] As a countermeasure to this is not been taken is valid solutions of the design heretofore, in the manufacturing process of the array substrate, improved photolithography and dry etching, the precision machining techniques such as wet etching it is, storage capacitor and the gate electrode in the screen -
画素電極間容量のばらつきを抑制し、フリッカの増大を許容範囲内に抑制してきた。 Suppressing variations between the pixel electrode capacitance, it has been suppressed an increase in flicker within the allowable range. しかしながら、近年、液晶表示素子の大型化、高精細化、高画質化等の進展により、フリッカレベルの許容限がますます厳しくなり、従来のプロセス技術による対策のみでは、フリッカレベルを許容限内に抑制することが困難となってきている。 However, in recent years, upsizing of liquid crystal display devices, high resolution, by the development of high image quality such as flicker level allowable limit is more stringent for, the only measures by the conventional process technology, the flicker level within permissible limits it has become difficult to suppress.

【0008】本発明は、以上のような課題を解決するためになされたもので、フリッカを低減することが可能なアクティブマトリクス液晶表示素子及びアクティブマトリクス液晶表示装置を提供することを目的としている。 [0008] The present invention has been made to solve the above problems, and its object is to provide an active matrix liquid crystal display device and an active matrix liquid crystal display device which can reduce the flicker.

【0009】 [0009]

【課題を解決するための手段】前記課題を解決するために、本発明に係るアクティブマトリクス液晶表示素子は、画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる In order to solve the above problems SUMMARY OF THE INVENTION The active matrix liquid crystal display device according to the present invention includes a plurality of source lines for transmitting an image signal, intersecting the plurality of source lines in a plan view a plurality of gate lines for transferring disposed to the gate signal as a plurality of pixels constituting the image display surface is defined by a plurality of gate lines and the plurality of source lines cross each other, distribution for each of the pixel and set pixel electrode, a counter electrode facing each other across the pixel electrode and the liquid crystal layer, the storage capacitor for holding a voltage applied between the pixel electrode and the counter electrode, a source electrode, a drain electrodes, and the source line gate electrode, respectively, are turned on and off by the pixel electrode, and the gate signal is connected to the gate lines 素トランジスタとを備え、前記蓄積容量の外周をLst、前記画素トランジスタの前記ゲート電極と前記画素電極との間の容量であるゲート電極− And a prime transistor, Lst an outer periphery of the storage capacitor, the gate electrode is a capacitance between the gate electrode and the pixel electrode of the pixel transistor -
画素電極間容量の外周をLgdとするとき、B=Lst/L When the Lgd the outer periphery between the pixel electrode capacitance, B = Lst / L
gdで定義される指標Bが7以上であるものである(請求項1)。 Index B as defined in gd are those of 7 or more (claim 1). 突き抜け電圧の値を画像表示面内で一定に保つためには、指標BすなわちLst/Lgdがゲート電極− To keep penetration constant value of the voltage at the image display surface has a gate index B i.e. Lst / Lgd electrodes -
画素電極間容量の容量値に対する蓄積容量の容量値の比の2倍であればよく、一般には、最適値として15倍〜 It may be a 2 times the ratio of the capacitance value of the storage capacity to the capacity value between the pixel electrode capacitance, generally, 15 times the optimum value ~
25倍程度、許容値として11倍〜37倍程度であればよい。 25 times, may be a 11-fold to 37 times as the allowable value. しかし、従来例では、この指標Bがせいぜい6倍程度であった。 However, in the conventional example, the index B was at most 6 times. そこで、かかる構成とすると、指標Bの許容上限を極端に超えなければ、突き抜け電圧の画像表示面内における変動が抑制され、それによりフリッカが低減される。 Therefore, when such a configuration, unless extremely exceed the allowable upper limit of the index B, is varied in the image display plane of the punch-through voltage is suppressed, whereby the flicker is reduced.

【0010】また、前記指標Bが略11以上略37以下であるとしてもよい(請求項2)。 [0010] The index B is good even at substantially 11 or more substantially 37 or less (claim 2). かかる構成とすると、好適にフリッカを低減することができる。 In such a configuration, it is possible to suitably reduce flicker.

【0011】また、前記Lgdとして、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の外周として定義されるLofを用い、前記指標BがB Further, as the Lgd, the gate electrode in the non-conduction of the pixel transistor - with Lof defined as the outer periphery between the pixel electrode capacitance, the index B is B
=Lst/Lofで定義されるものとしてもよい(請求項3)。 = Lst / may be those defined by Lof (claim 3). かかる構成とすると、簡易な指標Bを用いてフリッカの低減を図ることができる。 In such a configuration, it is possible to reduce flicker with a simple index B.

【0012】また、前記Lgdとして、前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の外周として定義されるLonを用い、前記指標BがB= Further, as the Lgd, the gate electrode at the time of conduction of the pixel transistor - with Lon defined as the outer periphery between the pixel electrode capacitance, the index B is B =
Lst/Lonで定義されるものとしてもよい(請求項4)。 Optionally as defined in lst / Lon (claim 4). かかる構成とすると、非導通時におけるゲート電極−画素電極間容量が存在しない液晶表示素子についても、簡易な指標Bを用いてフリッカの低減を図ることができる。 In such a configuration, the gate electrode in the non-conducting - Also any liquid crystal display device that does not exist between the pixel electrode capacitance, it is possible to reduce the flicker by using a simple indicator B.

【0013】また、本発明に係るアクティブマトリクス液晶表示素子は、画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、前記液晶層 Further, the active matrix liquid crystal display device according to the present invention includes a plurality of source lines for transmitting an image signal, a plurality of transmitting provided by a gate signal so as to intersect the plurality of source lines in a plan view gate lines, a plurality of pixels and a pixel electrode arranged for each of the pixels constituting the image display surface is defined by a plurality of gate lines and the plurality of source lines crossing each other, the pixel electrode and the liquid crystal a counter electrode facing each other across the layer, the storage capacitor for holding a voltage applied between the pixel electrode and the counter electrode, a source electrode, a drain electrode, and gate electrode respectively the source line, wherein and a pixel transistor which is turned on and off by the gate signal is connected pixel electrode, and the gate line, the liquid crystal layer 挟む前記画素電極と前記対向電極との間の容量値をClc、前記蓄積容量の容量値をCst、 Clc the capacitance between the pixel electrode and the counter electrode sandwiching, Cst the capacitance value of the storage capacitor,
前記画素トランジスタの非導通時における前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値をCof、前記蓄積容量の外周をLs The gate electrode is a capacitance between the gate electrode and the pixel electrode during the non-conduction of the pixel transistor - Cof the capacitance value between the pixel electrode capacitance, the outer periphery of the storage capacitor Ls
t、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の外周をLofとするとき、D= t, wherein the gate electrode in the non-conduction of the pixel transistor - when the Lof the outer periphery between the pixel electrode capacitance, D =
[Cof/(Clc+Cst+Cof)]×[(Lst+Lof)/Lof]で定義される指標Dが略0.6以上略1.5以下であるものである(請求項5)。 [Cof / (Clc + Cst + Cof)] × [(Lst + Lof) / Lof] is the index D is not more substantially 1.5 or less approximately 0.6 or more defined in (Claim 5). かかる構成とすると、簡易な指標Dを用いて好適にフリッカを低減することができる。 In such a configuration, it is possible to suitably reduce flicker by using a simple indicator D.

【0014】また、本発明に係るアクティブマトリクス液晶表示素子は、画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、前記液晶層 Further, the active matrix liquid crystal display device according to the present invention includes a plurality of source lines for transmitting an image signal, a plurality of transmitting provided by a gate signal so as to intersect the plurality of source lines in a plan view gate lines, a plurality of pixels and a pixel electrode arranged for each of the pixels constituting the image display surface is defined by a plurality of gate lines and the plurality of source lines crossing each other, the pixel electrode and the liquid crystal a counter electrode facing each other across the layer, the storage capacitor for holding a voltage applied between the pixel electrode and the counter electrode, a source electrode, a drain electrode, and gate electrode respectively the source line, wherein and a pixel transistor which is turned on and off by the gate signal is connected pixel electrode, and the gate line, the liquid crystal layer 挟む前記画素電極と前記対向電極との間の容量値をClc、前記蓄積容量の容量値をCst、 Clc the capacitance between the pixel electrode and the counter electrode sandwiching, Cst the capacitance value of the storage capacitor,
前記画素トランジスタの導通時における前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値をCon、前記蓄積容量の外周をLst、 Said gate electrode is a capacitance between the gate electrode and the pixel electrode during the conduction of the pixel transistor - Con a capacitance value between the pixel electrode capacitance, Lst an outer periphery of the storage capacitor,
前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の外周をLonとするとき、D=[Con Said gate electrode during conduction of the pixel transistor - when the Lon the outer periphery between the pixel electrode capacitance, D = [Con
/(Clc+Cst+Con)]×[(Lst+Lon)/Lon]で定義される指標Dが略0.6以上略1.5以下であるものである(請求項6)。 / (Clc + Cst + Con)] is × [(Lst + Lon) / Lon] those indicators D being defined is substantially 1.5 or less approximately 0.6 or more (Claim 6). かかる構成とすると、非導通時におけるゲート電極−画素電極間容量が存在しない液晶表示素子についても、簡易な指標Dを用いてフリッカの低減を図ることができる。 In such a configuration, the gate electrode in the non-conducting - Also any liquid crystal display device that does not exist between the pixel electrode capacitance, it is possible to reduce the flicker by using a simple indicator D.

【0015】また、前記画素電極が反射膜で構成された反射型の液晶表示素子からなるものとしてもよい(請求項7)。 Further, the pixel electrode may be made of a liquid crystal display device of the reflective type composed of a reflective film (claim 7). かかる構成とすると、Lstを液晶表示素子の開口率に制約されることなく長く設定できるので、十分フリッカを低減することができる。 In such a configuration, it is possible to set longer without being constrained Lst the aperture ratio of the liquid crystal display device can be reduced sufficiently flicker.

【0016】また、前記画像表示面の前記ゲートラインに沿った方向における位置に応じて前記蓄積容量の容量値及び前記ゲート電極−画素電極間容量の容量値の少なくともいずれかが設定され、該設定に応じて前記指標B Further, the capacitance value and the gate electrode of the storage capacitor in accordance with the position in the direction along the gate lines of the image display surface - at least one of the capacitance value between the pixel electrode capacitor is set, the setting the index B in accordance with the
が設定されてなるものとしてもよい(請求項8)。 There may be made set (claim 8). かかる構成とすると、ゲート信号のなまりによるフリッカの発生を抑制することができる。 In such a configuration, it is possible to suppress the occurrence of flicker due to rounding of the gate signal.

【0017】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極の外周の少なくとも一部が、矩形の凹凸形状を有してなるものとしてもよい(請求項9)。 Further, in a plan view, the storage capacitor of at least one of the at least part of the outer periphery of the electrode constituting the may be made with a rectangular irregularities (claim 9). かかる構成とすると、Lstを容易に長く設定することができる。 In such a configuration, it is possible to easily set long Lst.

【0018】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極の外周の少なくとも一部が、鋸歯形状を有してなるものとしてもよい(請求項1 Further, in a plan view, at least a portion of the outer periphery of the at least one electrode constituting the storage capacitor is also good (claim as comprising a sawtooth 1
0)。 0). かかる構成としても、Lstを容易に長く設定することができる。 Even such a configuration, it is possible to easily set long Lst.

【0019】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極がH字形状を有してなるものとしてもよい(請求項11)。 Further, in plan view, at least one of the electrodes constituting the storage capacitor is good even as comprising a H-shape (claim 11). かかる構成としても、 Even such a configuration,
Lstを容易に長く設定することができる。 The can be easily set long lst. また、当該電極をブラックマトリクスと部分的にオーバラップさせることができることから、開口率を大きくすることができ、かつソースラインに対する電界シールド効果を得ることができる。 Further, since it is possible to black matrix partially overlaps the electrode, it is possible to increase the aperture ratio, it is possible to obtain a field-shielding effect for the source line.

【0020】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極が環状であるものとしてもよい(請求項12)。 Further, in plan view, at least one of the electrodes constituting the storage capacitor is good also as being circular (claim 12). かかる構成としても、Lstを容易に長く設定することができる。 Even such a configuration, it is possible to easily set long Lst. また、当該電極をブラックマトリクスと部分的にオーバラップさせることができることから、開口率を大きくすることができ、かつソースラインに対する電界シールド効果を得うることができる。 Further, since it is possible to black matrix partially overlaps the electrode, it is possible to increase the aperture ratio, and can be obtained a field-shielding effect for the source line.

【0021】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極がミヤンダ状であるものとしてもよい(請求項13)。 Further, in plan view, at least one of the electrodes constituting the storage capacitor is good also as a Miyanda shape (claim 13). かかる構成としても、Lst Even such a configuration, Lst
を容易に長く設定することができる。 The can be easily set long.

【0022】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極が櫛形であるものとしてもよい(請求項14)。 Further, in plan view, at least one of the electrodes constituting the storage capacitor is good also as a comb (claim 14). かかる構成としても、Lstを容易に長く設定することができる。 Even such a configuration, it is possible to easily set long Lst.

【0023】また、平面視において、前記蓄積容量を構成する少なくとも1つの電極が穴を有してなるものとしてもよい(請求項15)。 Further, in plan view, at least one of the electrodes constituting the storage capacitor is good even as comprising a hole (claim 15). かかる構成としても、Lstを容易に長く設定することができる。 Even such a configuration, it is possible to easily set long Lst.

【0024】また、平面視において、前記画素トランジスタが前記画素の隅部に配設され、前記画素電極が該画素トランジスタとの間に隙間を有して該画素の大部分を占めるように配設され、前記画素トランジスタの前記画素電極に沿った部分において前記ゲート電極の外周がチャネル形成用半導体の外周より内側に位置してなるものとしてもよい(請求項16)。 Further, in a plan view, the pixel transistor is arranged in a corner portion of the pixel, arranged so that the pixel electrode occupies a large portion of the pixel with a gap between the pixel transistor is, the outer periphery of the gate electrode in the portion along the pixel electrode of the pixel transistor may be made positioned inside the outer periphery of the semiconductor for forming the channel (claim 16). かかる構成とすると、ゲート電極−画素電極間容量の外周の画素電極に沿った部分を画する膜として半導体膜が排除され、ガラス基板上に各膜が形成される場合にその半導体膜の加工のばらつきによって、突き抜け電圧の変動が増大するのを抑制することができる。 In such a configuration, the gate electrode - are semiconductor film excluded as a membrane demarcating a portion along the pixel electrode of the outer periphery between the pixel electrode capacitance, the processing of the semiconductor film when the film on a glass substrate is formed the variation, variation of the punch-through voltage can be inhibited from increase.

【0025】また、前記蓄積容量が、画素電極に接続された蓄積容量形成用画素電極と、独立容量線に接続され前記蓄積容量形成用画素電極と絶縁層を挟んで対向する蓄積容量形成用独立電極との間に形成され、平面視において、前記蓄積容量形成用画素電極の外周の少なくとも一部が前記蓄積容量形成用独立素電極の外周より内側に位置してなるものとしてもよい(請求項17)。 Further, the storage capacity, storage capacity and forming a pixel electrode, Freestanding storage capacitor formation is connected to an independent capacitance line facing each other across the storage capacitor forming pixel electrode and an insulating layer which is connected to the pixel electrode is formed between the electrodes, in a plan view, the storage capacitor forming pixel least partly the storage capacitor forming independent periphery better (claims as consisting positioned inside the pixel electrode of the outer periphery of the electrode 17). かかる構成とすると、蓄積容量の外周を画する膜として画素電極が少なくとも部分的に排除され、ガラス基板上に各膜が形成される場合にその画素電極の加工のばらつきによって、突き抜け電圧の変動が増大するのを抑制することができる。 In such a configuration, it is eliminated pixel electrode at least partially as a film demarcating the outer periphery of the storage capacitor, the variation in the processing of the pixel electrode when the film on a glass substrate is formed, variation in the punch-through voltage is it can be inhibited from increase.

【0026】また、前記蓄積容量の外周を構成するパターンのエッジのうち、前記ゲート電極を構成する膜からなるパターンのエッジの長さと前記ドレイン電極を構成する膜からなるパターンのエッジの長さとの比が、前記ゲート電極−画素電極間容量の前記画素トランジスタの導通時における外周を構成するパターンのエッジ及び非導通時における外周を構成するパターンのエッジの総和のうち、前記ゲート電極を構成する膜からなるパターンのエッジの長さと前記ドレイン電極を構成する膜からなるパターンのエッジの長さとの比と等しいものとしてもよい(請求項18)。 Further, among the edges of the patterns forming the outer periphery of the storage capacitor, and the length of the edge of the pattern made of the film forming the length and the drain electrode of the edges of a pattern composed of a film of the gate electrode ratio, the gate electrode - of the sum of the patterns that constitute the periphery at the time of pattern edges and non-conducting which constitutes the outer periphery at the time of conduction of the pixel transistor between the pixel electrodes capacitor edge, film forming the gate electrode pattern length and the pattern comprising a film forming the drain electrode edge of an edge consisting of optionally as equivalent to the ratio between the length (claim 18). かかる構成とすると、ゲート電極膜からなるパターンのエッジ同士、及びドレイン電極膜からなるパターンのエッジ同士で、それぞれ、突き抜け電圧に対するパターン寸法のばらつきの影響をなくすことができる。 In such a configuration, the edge between the pattern consisting of the gate electrode film, and an edge between the pattern consisting of the drain electrode film, respectively, penetration it is possible to eliminate the influence of variations in the pattern dimension with respect to the voltage. その結果、さらにフリッカレベルを低く抑制することができる。 As a result, it is possible to suppress further the flicker level low.

【0027】また、本発明に係るアクティブマトリクス液晶表示装置は、画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、少なくとも Further, the active matrix liquid crystal display device according to the present invention, a plurality of source lines for transmitting an image signal, a plurality of transmitting provided by a gate signal so as to intersect the plurality of source lines in a plan view gate lines, a plurality of pixels and a pixel electrode arranged for each of the pixels constituting the image display surface is defined by a plurality of gate lines and the plurality of source lines crossing each other, the pixel electrode and the liquid crystal a counter electrode facing each other across the layer, the storage capacitor for holding a voltage applied between the pixel electrode and the counter electrode, a source electrode, a drain electrode, and gate electrode respectively the source line, wherein and a pixel transistor which is turned on and off by the gate signal is connected pixel electrode, and the gate line, at least 記ゲート信号の前記画素トランジスタをオン及びオフさせる電圧が、前記液晶層を挟む前記画素電極と前記対向電極との間の容量である液晶容量の容量値、前記蓄積容量の容量値、及び前記画素トランジスタの前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値の少なくともいずれかの前記画像表示面内における分布に応じた値に設定されてなるものである(請求項19)。 Voltage for the pixel transistor on and off the serial gate signal, the capacitance value of the liquid crystal capacitance is the capacitance between the pixel electrode and the counter electrode sandwiching the liquid crystal layer, the capacitance value of the storage capacitor, and the pixel the gate electrode is a capacitance between the gate electrode and the pixel electrode of the transistor - is made is set to a value corresponding to the distribution of at least one of said image display plane of the capacitance value between the pixel electrode capacitance (claim 19). かかる構成とすると、ゲート信号の電圧値の設定によってフリッカを低減することができる。 In such a configuration, it is possible to reduce flicker by setting the voltage value of the gate signal.

【0028】また、さらに前記ソース信号のセンタ電圧が、前記液晶容量、前記蓄積容量、及び前記ゲート電極−画素電極間容量の容量値の少なくともいずれかの前記画像表示面内における分布に応じた値に設定されてなるものとしてもよい(請求項20)。 Further, more center voltage of the source signal, the liquid crystal capacitance, the storage capacitance, and the gate electrode - value according to the distribution of at least one of said image display plane of the capacitance value between the pixel electrode capacitance optionally as comprising set to (claim 20). かかる構成とすると、ソースラインに沿った方向だけでなく、ゲートラインに沿った方向においてもフリッカの低減を図ることができる。 In such a configuration, not only the direction along the source line, it is possible to reduce the flicker in the direction along the gate line.

【0029】また、前記液晶容量の容量値をClc、前記蓄積容量の値をCst、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の容量値をC Further, the Clc the capacitance value of the liquid crystal capacitor, the value of Cst of the storage capacitor, the gate electrode in the non-conduction of the pixel transistor - the capacitance value between the pixel electrode capacitance C
of、前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の容量値をCon、前記ゲー信号の前記画素トランジスタをオンさせる電圧値及びオフさせる電圧値をそれぞれVgh及びVgl、前記画素トランジスタの閾値電圧値をVt、前記ソース信号のセンタ電圧値をVsc、α=Vgh−(Vsc+Vt)、β=(Vsc+Vt)−V of the pixel transistor the gate electrode at the time of conduction - Con a capacitance value between the pixel electrode capacitance, the voltage value to turn on the pixel transistor of the gate signal and a voltage value to be off respectively Vgh and Vgl, of the pixel transistor Vt the threshold voltage value, Vsc a center voltage value of the source signal, α = Vgh- (Vsc + Vt), β = (Vsc + Vt) -V
gl、τ=β/αとするとき、少なくとも前記ゲート信号の前記画素トランジスタをオン及びオフさせる電圧値が、[(Con+τ・Cof)/(Clc+Cst+Cof)]×αなる式に基づいて設定されてなるものとしてもよい(請求項21)。 gl, when the tau = beta / alpha, the voltage value for turning on and off the pixel transistors of at least said gate signal becomes set on the basis of [(Con + τ · Cof) / (Clc + Cst + Cof)] × α becomes formula It may be the ones (claim 21). かかる構成とすると、好適にフリッカの低減を図ることができる。 In such a configuration, it is possible to suitably reduce the flicker.

【0030】また、前記ゲート信号の前記画素トランジスタをオン及びオフさせる電圧値が、[Cof/(Clc+C Further, the voltage value for turning on and off the pixel transistors of the gate signal, [Cof / (Clc + C
st+Cof)]×(Vgh−Vgl)なる式に基づいて設定されてなるものとしてもよい(請求項22)。 st + Cof)] × (optionally as comprising been set based on the Vgh-Vgl) becomes Formula (claim 22). かかる構成とすると、画素トランジスタの閾値電圧Vtに無関係に設定ゲート信号の電圧値を設定できるので、より簡単にフリッカの低減を図ることができる。 In such a configuration, it is possible to set the voltage value of the set regardless gate signal to the threshold voltage Vt of the pixel transistor, more easily can be reduced flicker.

【0031】 [0031]

【発明の実施の形態】以下、本発明の実施の形態を、図面を参照しながら説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the embodiments of the present invention will be described with reference to the drawings.

【0032】最初に、本発明の課題解決原理を説明する。 [0032] First, to explain the problem-solving principles of the present invention. 図1は本発明に係るアクティブマトリクス液晶表示素子の構成を示す図であって、(a)は概略の全体構成を模式的に示す断面図、(b)は画素の等価回路を示す回路図、図2はある容量の容量値の設計値からの変動量とその容量を構成するパターンの設計値からの変動量との関係を示す模式図である。 Figure 1 is a diagram showing a configuration of an active matrix liquid crystal display device according to the present invention, (a) is a cross-sectional view schematically showing the overall schematic structure of, (b) is a circuit diagram showing an equivalent circuit of the pixel, Figure 2 is a schematic diagram showing the relationship between the variation amount of the design values ​​of the pattern constituting variation and its capacity from the design value of the capacitance value of the capacitor in.

【0033】図1(a)に示すように、本発明に係るアクティブマトリクス液晶表示素子100は、互いに対向する対向基板101とアレイ基板102との間に液晶層103が挟持され、対向基板101及びアレイ基板102の外側にそれぞれ偏光板104,105が配設されて構成されている。 As shown in FIG. 1 (a), an active matrix liquid crystal display device 100 according to the present invention, the liquid crystal layer 103 is sandwiched between the counter substrate 101 and the array substrate 102 which face each other, the opposing substrate 101 and polarizing plates 104 and 105 respectively on the outer side of the array substrate 102 is formed is disposed. 対向基板1 A counter substrate 1
01は、ガラス基板108の内面に対向電極106を含む層が形成されて構成されている。 01, a layer containing the counter electrode 106 on the inner surface of the glass substrate 108 is formed is formed. アレイ基板102は、ガラス基板110の内面にアレイ層109を含む層が形成されて構成されている。 The array substrate 102 is a layer containing an array layer 109 on the inner surface of the glass substrate 110 is formed is formed. 図1(a)には示していないが、アレイ層109には、平面視において、互いに直交する複数のソースラインと複数のゲートラインとでマトリクス状に区画されるように画素領域が形成され、各画素領域に画素電極、独立容量電極、及び画素トランジスタが形成されている。 Not shown in FIGS. 1 (a), but in the array layer 109, in a plan view, the pixel region so as to be partitioned in a matrix is ​​formed with a plurality of source lines and a plurality of gate lines that are perpendicular to each other, pixel electrodes in each pixel region, independent capacitor electrode, and the pixel transistor is formed.
画素トランジスタはTFT(Thin Film Transistor)で構成されている。 Pixel transistor is composed of a TFT (Thin Film Transistor).

【0034】このような構成によって、アクティブマトリクス液晶表示素子100の画素の等価回路は、図1(b)に示すようなものとなっている。 [0034] With this arrangement, the equivalent circuit of a pixel of an active matrix liquid crystal display device 100, which is assumed as shown in FIG. 1 (b). 図1(b)をも参照すると、各画素111においては、ソースライン1とゲートライン5との交点近傍に画素トランジスタ115が設けられ、この画素トランジスタのソース電極、ドレイン電極、及びゲート電極が、それぞれ、ソースライン1、画素電極4、及びゲートライン5に接続されている。 Referring also to FIG. 1 (b), in each pixel 111, the pixel transistor 115 near the intersection of the source line 1 and the gate line 5 is provided, the source electrode of the pixel transistor, a drain electrode, and a gate electrode, each source line 1, are connected to the pixel electrode 4, and the gate line 5. 画素電極4と対向電極106との間には液晶層103を挟んで液晶容量121が形成され、画素電極4と独立容量電極107との間には蓄積容量122が形成されている。 Between the pixel electrode 4 and the counter electrode 106 liquid crystal capacitor 121 is formed by sandwiching a liquid crystal layer 103, the storage capacitor 122 is formed between the independent capacitor electrode 107 and the pixel electrode 4. さらに、画素トランジスタ115のゲート電極(ひいてはゲートライン5)とドレイン電極(ひいては画素電極4)との間には寄生容量であるゲート電極−画素電極間容量123が形成されている。 Furthermore, the gate electrode is a parasitic capacitance between the gate electrode of the pixel transistor 115 (and hence the gate lines 5) and the drain electrode (and thus the pixel electrode 4) - the pixel electrode capacitance 123 are formed.

【0035】以上のように構成されたアクティブマトリクス液晶表示素子100は、ソースライン1、ゲートライン5、対向電極106、及び独立容量電極107が、ぞれぞれ、ソースドライバ、ゲートドライバ、対向電極ドライバ、及び独立容量電極ドライバに接続される。 [0035] The above active matrix liquid crystal display device 100 having such a constitution, the source line 1, the gate line 5, the counter electrode 106 and the independent capacitor electrode 107, is Zorezore, a source driver, a gate driver, the counter electrode It is connected to the driver, and independent capacitor electrode driver. ソースライン1には、ソースドライバから画像信号たるソース信号が供給され、ゲートライン5には、画素トランジスタ The source line 1, the source signal serving image signal from the source driver is supplied to the gate line 5, the pixel transistor
115をオン・オフ制御するためのゲート信号が供給される。 115 a gate signal for controlling on and off is supplied. ゲート信号は、図1(b)に示すように、画素トランジスタ115がオンするゲートオン電圧Vghと画素トランジスタ115がオフするゲートオフ電圧Vglとの2値を取る矩形パルス波形信号からなっている。 Gate signal, as shown in FIG. 1 (b), the pixel transistor 115 is the gate-on voltage Vgh and the pixel transistor 115 is turned on is made from a rectangular pulse waveform signal which takes two values ​​of the gate-off voltage Vgl for turning off. 対向電極106及び独立容量電極107は、それぞれ、対向電極ドライバ及び独立容量電極ドライバによって所定の電位に保持される。 Counter electrode 106 and the independent capacitor electrode 107, respectively, is held at a predetermined potential by the counter electrode driver and the independent capacitor electrode driver. そして、ソースドライバからソース信号がソースライン1に出力され、これにタイミングを合わせてゲート信号により各画素111の画素トランジスタ115がオン・オフされることにより、ソース信号が各画素111に順次書き込まれ、その電位が保持される。 Then, a source signal from the source driver is output to the source line 1, by the pixel transistor 115 of each pixel 111 is turned on and off by the gate signal timed to, written sequentially source signal to each pixel 111 , its potential is held. そして、画素トランジスタ115がオフする際、ゲート信号がゲートオン電圧Vghからゲートオフ電圧Vglに立ち下がると、ゲート電極−画素電極容量123の容量結合によって、そのゲート信号の電圧変動に応じて画素電極4の電位が低下する。 The pixel transistor 115 when turned off, the gate signal falls from the gate-on voltage Vgh to the gate-off voltage Vgl, the gate electrode - by capacitive coupling of the pixel electrode capacitance 123, the pixel electrode 4 in accordance with the voltage variation of the gate signal potential is reduced.
これが突き抜け電圧である。 This is the punch-through voltage. また、ゲート信号の矩形パルス波形がなまっている場合には、ゲート信号がゲートオン電圧Vghからゲートオフ電圧Vglに下がり切るまでの間に、画素電極4がソースライン1を通じて充電されてその分突き抜け電圧が相殺され、ゲート信号がなまっていない場合に比べて画素電極4の突き抜け電圧による電位低下が小さくなる。 Also, when the rectangular pulse waveform of the gate signal is rounded, the until the gate signal as possible down from the gate-on voltage Vgh to the gate-off voltage Vgl, the pixel electrode 4 is correspondingly penetration voltage is charged through the source line 1 offset, the potential drop due to penetration voltage of the pixel electrode 4 as compared with the case where the gate signal is not corrupted is reduced. これが再充電現象である。 This is the re-charging phenomenon. この突き抜け電圧及び再充電現象に起因してフリッカが発生する。 Flicker is generated due to the punch-through voltage and re-charging phenomenon. このフリッカは中間諧調で目立ち易い。 This flicker is conspicuous in the middle tone. このフリッカの低減が本発明の課題である。 Reduction of the flicker is an object of the present invention.

【0036】本発明に係るアクティブマトリクス液晶表示素子は、フリッカを、画質上問題とならない水準にまで低減させるために、蓄積容量122やゲート電極−画素電極間容量123を構成するゲート電極や画素電極のパターン寸法が画面内でばらついた場合でも、突き抜け電圧が画面内で一定になるように蓄積容量122やゲート電極−画素電極間容量123の設計方法やパターン構造等について創意工夫を施したものである。 The active matrix liquid crystal display device according to the present invention, flicker, in order to reduce to a level that would quality problem, the storage capacitor 122 and the gate electrode - gate electrode and the pixel electrode constituting the pixel electrode capacitance 123 were subjected to ingenuity for such design methods and pattern structure of the pixel electrode capacitance 123 - pattern size storage capacitor 122 and the gate electrode so even when distributed in a screen, punch-through voltage becomes constant within the screen is there.

【0037】具体的には、蓄積容量122を構成するパターンの面積とゲート電極−画素電極間容量123を構成するパターンの面積との比に応じて、蓄積容量122を構成するパタ−ンの外周の長さとゲート電極−画素電極間容量123を構成するパタ−ンの外周の長さとの比を最適な値に設定することにより、突き抜け電圧値を一定の値に保つように構成している。 [0037] Specifically, the area and the gate electrode patterns constituting the storage capacitor 122 - depending on the ratio of the area of ​​the pattern that constitute the pixel electrode capacitance 123 constitutes a storage capacitor 122 patterns - down the outer periphery of the the length and the gate electrode - pattern constituting the pixel electrode capacitance 123 - by setting the optimum value ratio of the length of the outer periphery of the emission, and constitutes the penetration so as to maintain the voltage value at a constant value.

【0038】これらの比の設定の仕方について以下に述べる。 [0038] will be described below how these ratios set.

【0039】まず、1つの画素当たりの液晶容量121の容量値をClc、蓄積容量122の容量値をCst、ゲート電極−画素電極間容量123の容量値をCgd、突き抜け電圧をVtsとし、前記ゲートオン電圧Vgh及びゲートオフ電圧Vglを用いると、突き抜け電圧Vtsは、一般に Vts=[Cgd/(Clc+Cst+Cgd)]×(Vgh−Vgl)・・・(1)式 と記述できる。 Firstly, the capacitance value of the liquid crystal capacitor 121 per one pixel Clc, the capacitance value of the storage capacitor 122 Cst, the gate electrode - and Cgd capacitance value of the pixel electrode capacitance 123, penetrates the voltage Vts, the gate ON with voltage Vgh and the gate-off voltage Vgl, punch-through voltage Vts is generally Vts = [Cgd / (Clc + Cst + Cgd)] × can be described as (Vgh-Vgl) ··· (1) formula. ここで、Z1及びZ2を定数として、Cgd Here, constants Z1 and Z2, Cgd
/(Clc+Cst+Cgd)=Z1、△Cgd/(△Cst+△Cg / (Clc + Cst + Cgd) = Z1, △ Cgd / (△ Cst + △ Cg
d)=Z2とおく。 Put and d) = Z2. 但し、ゲート電極や画素電極等のパターン寸法のばらつきに起因する蓄積容量122及びゲート電極−画素電極間容量123の容量値の設計値からの変動量を、それぞれ、△Cst及び△Cgdとする。 However, the storage capacitor 122 and the gate electrode due to variations in the pattern dimensions such as gate electrodes and the pixel electrodes - the variation from the design value of the capacitance values ​​of the pixel electrode capacitance 123, respectively, and △ Cst and △ Cgd.

【0040】突き抜け電圧Vtsの値を画面内で一定に保つための条件は、 (Cgd+ΔCgd)/(Clc+Cst+Cgd+ΔCst+ΔCgd) The punch-through voltage condition for maintaining the value constant within the screen of Vts is, (Cgd + ΔCgd) / (Clc + Cst + Cgd + ΔCst + ΔCgd)
=Z3 を満たすことことである。 = Is that to meet the Z3. 但し、Z3を定数とする。 However, it is a constant Z3.

【0041】これよりZ1とZ2との間にZ1=Z2なる関係が導出され、この結果、△Cstと△Cgdとの間に、Δ [0041] is Z1 = Z2 becomes relationship derived between this than Z1 and Z2, as a result, between the △ Cst and △ Cgd, delta
Cst=[(1−Z1)/Z1]×△Cgdなる関係を成立させればよいことがわかる。 Cst = [(1-Z1) / Z1] × △ Cgd the relationship it can be seen that it is sufficient to establish.

【0042】ところで、△Cst及び△Cgdは、蓄積容量 [0042] By the way, △ Cst and △ Cgd is, the storage capacity
122及びゲート電極−画素電極間容量123を構成するパターンの外周の長さを、それぞれ、Lst及びLgdとし、これらのパターンの設計値からの寸法変動をそれぞれ△W 122 and the gate electrode - of the periphery of the pattern constituting the pixel electrode capacitance 123 a length, respectively, and Lst and Lgd, respectively the dimensional variation from the design value of these pattern △ W
st及び△Wgdとすると、それぞれ△Cst=Lst×△Ws When st and △ WGD, respectively △ Cst = Lst × △ Ws
t、及び△Cgd=Lgd×△Wgdと表せる。 t, and △ expressed as Cgd = Lgd × △ Wgd.

【0043】つまり、図2に示すように、一般の液晶表示素子の基板においては、容量値Cを有するある容量C [0043] That is, as shown in FIG. 2, in the substrate of the general liquid crystal display device, a volume C having a capacitance value C
pの設計値からの変動量ΔCは、その容量Cpを構成するパターンの外周の長さLとそのパターンの設計値からの寸法変動ΔWとの積になる。 Variation from the design value of p [Delta] C is the product of the length L of the outer periphery of the pattern constituting the capacitor Cp and the dimensional variation ΔW from the design value of the pattern. 本発明はこの点に着目してなされたものである。 The present invention has been made in view of this point.

【0044】そして、さらに蓄積容量122及びゲート電極−画素電極間容量123について吟味すると、これらは同一画素111内のごく近い距離に形成されかつごく近い距離内におけるパターンの寸法変動のばらつきは通常無視できるので、△Wstと△Wgdとはほぼ等しいと考えられる。 [0044] Then, further storage capacitor 122 and the gate electrode - When examining the pixel electrode capacitance 123, which are formed in a very short distance and the variations in the pattern dimension variations in the very near distance within usually ignored in the same pixel 111 since it is believed that substantially equal to the △ Wst and △ WGD. 従って、ΔCst=[(1−Z1)/Z1]×△Cgdの関係式における△Cstと△Cgdとの関係は、△CstをLst Therefore, ΔCst = [(1-Z1) / Z1] relationship between △ Cst and △ Cgd in × △ Cgd relationship is, Lst a △ Cst
に、△CgdをLgdにそのまま置き換えても成立する。 To, established be replaced as it is a △ Cgd to Lgd. よって、Cst/Cgd=Kとすると、突き抜け電圧Vtsの値を画面内で一定に保つためには、Lst=2K×Lgdとなるようにパターン設計をすればよい。 Therefore, when Cst / Cgd = K, in order to keep the value of the punch-through voltage Vts to be constant within the screen may be a pattern designed so that Lst = 2K × Lgd.

【0045】ここで、ゲート信号の波形が、終電端に近づくに従ってなまることによる再充電の影響は、小型パネル等では無視できるレベルであることから、この場合はCstとCgdとの比は画面内で一定の値に設定できるので、LstとLgdとの比もそれに従って画面内でLst=2 [0045] Here, the waveform of the gate signal, the influence of recharging due to the rounded toward the last train end, since it is negligible in the small panels or the like, the ratio between Cst and Cgd in this case the screen It can be set to a constant value in the inner, Lst within the screen accordingly also the ratio between Lst and Lgd = 2
K×Lgdを満たす一定の値に設定すればよい。 It may be set to a fixed value that satisfies K × Lgd. この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態1に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to the first embodiment.

【0046】また、大型パネルのように再充電の影響が無視できない場合には、画像表示部のゲートラインに沿った方向における位置に応じて、Kをその位置における再充電電流による電位の上昇(以下、再充電電圧という)の分だけ大きな突き抜け電圧を発生するような値に設定し、その設定したKについて、LstとLgdの比をL [0046] When the influence of recharging as large panels can not be ignored, depending on the position in the direction along the gate lines of the image display portion, increase in the potential due to the recharge current at that position K ( hereinafter, we set to a value such as to generate by an amount larger penetration voltage of that recharging voltage), for its the set K, the ratio of Lst and Lgd L
st=2K×Lgdを満たすように設定すればよい。 It may be set so as to satisfy the st = 2K × Lgd. このように設定すると、突き抜け電圧の、位置に応じて異なる部分によって、再充電電圧が補償され、再充電の影響を除くことができる。 With this setting, the punch-through voltage, the different portions depending on the position, the recharging voltage is compensated, it is possible to eliminate the influence of recharging. この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態4に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to a fourth embodiment.

【0047】ところで、Lst=2K×Lgdの関係式は、 Vts=[Cgd/(Clc+Cst+Cgd)]×(Vgh−Vgl) という、画素トランジスタ115の導通時と非導通時とでゲート電極−画素電極間容量123を特に区別していない By the way, the relational expression Lst = 2K × Lgd is, Vts = [Cgd / (Clc + Cst + Cgd)] × (Vgh-Vgl) of the gate electrode in a conductive state and non-conductive when the pixel transistor 115 - between the pixel electrodes not particularly distinguished capacity 123
(1)式を元にしているが、より正確には、ゲート電極− (1) it is based on the type, more precisely, the gate electrode -
画素電極間容量123は、画素トランジスタ115の非導通時における容量値Cofと導通時における容量値Conとの2 Between the pixel electrode capacitance 123, 2 of the capacitance value Con when conducting the capacitance value Cof during non-conduction of the pixel transistor 115
種類を考慮する必要がある。 Type it is necessary to consider. 突き抜け電圧はそもそも画素トランジスタ115が導通状態から非導通状態へ遷移する際の電荷保存則により導出されるため、これら2つの値に依存する。 Since punch-through voltage is originally derived by conservation of charge when the pixel transistor 115 transits from a conductive state to a non-conductive state, dependent on these two values. これを考慮した場合の突き抜け電圧は、 The punch-through voltage in the case of this in mind,
ソース信号レベルに依存するため奇フレームと偶フレームとで値が異なるが、実際にフリッカに影響するのはこの平均値であるのでソース信号のセンタ電圧のみに依存しソース信号の振幅電圧の変動には依存しない。 The value in the odd frame and the even frame for which depends on the source signal levels are different, actually to affect the flicker on the variation of the amplitude voltage of the source signal depends only on the center voltage of the source signal because it is the average value It does not depend on. このときの平均突き抜け電圧Vtsは、 Vts=[[Vgh−(Vsc+Vt)]×Con+[(Vsc+Vt)−Vgl]×Cof]/(Clc +Cst+Cof)・・・(2)式 と記述できる。 The average penetration voltage Vts at this time, Vts = can be described as [[Vgh- (Vsc + Vt)] × Con + [(Vsc + Vt) -Vgl] × Cof] / (Clc + Cst + Cof) ··· (2) expression.

【0048】但し、Vscは、ソース信号のセンタ電圧値、Vtは画素トランジスタ115のCofとConとが切り替わる閾値電圧を示す。 [0048] However, Vsc is the center voltage value of the source signal, Vt denotes the threshold voltage switched and Cof and Con of the pixel transistor 115. ここでα、βを定数として、α= Here alpha, as constant beta, alpha =
Vgh−(Vsc+Vt)、β=(Vsc+Vt)−Vglとすると、 Vgh- (Vsc + Vt), β = When (Vsc + Vt) -Vgl,
α、βは、通常の場合、ほぼ等しいので、平均突き抜け電圧Vtsは、 Vts=[(Con+Cof)/(Clc+Cst+Cof)]×α・・・(3)式 と近似できる。 alpha, beta is usually, since substantially equal, the average penetration voltage Vts can be approximated as Vts = [(Con + Cof) / (Clc + Cst + Cof)] × α ··· (3) expression. このように、画素トランジスタ115のCo Thus, Co pixel transistors 115
nとCofとを区別して考慮することにより、より高精度に、LstとLgdとの比の最適値を導出することが可能となる。 By considering distinguishes between n and Cof, more accurately, it is possible to derive the optimum value of the ratio of the Lst and Lgd. この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態7に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to the seventh embodiment.

【0049】また、この場合、蓄積容量の容量値Cst、 [0049] In this case, the storage capacity of the capacitance value Cst,
画素トランジスタ115の容量値Cof及びConが、どの材料の膜のパターンの寸法変動に影響を受けるかを考慮する必要がある。 Capacitance values ​​Cof and Con of the pixel transistor 115, it is necessary to consider whether affected by dimensional variations of a pattern of which the material of the membrane. Cstの場合は、独立画素トランジスタ11 For cst, independent pixel transistor 11
5のゲート電極を構成する膜(以下ゲート電極膜という)及びドレイン電極を構成する膜(以下、ドレイン電極膜という)、並びに画素電極4を構成する膜(以下、 Film constituting the gate electrode 5 (hereinafter referred to as a gate electrode film) and a film constituting the drain electrode (hereinafter, referred to as the drain electrode film), and film forming the pixel electrode 4 (hereinafter,
画素電極膜という)の3種類、Cofの場合は、ゲート電極膜及びドレイン電極膜の2種類、Conの場合は、ゲート電極膜と画素トランジスタ115の半導体を構成する膜(以下、半導体膜という)の2種類が最大考えられる。 3 types of pixels that electrode film), in the case of Cof, 2 kinds of gate electrode film and the drain electrode film, in the case of Con, film constituting the semiconductor of the gate electrode film and the pixel transistor 115 (hereinafter, referred to as a semiconductor film) 2 types of can be considered maximum.
パターンの種類によって寸法の変動の仕方が異なる可能性があるため、できる限りパターンのエッジを構成する膜の種類を限定することが望ましい。 Since the type of patterns how variations in dimensions can be different, it is desirable to limit the kinds of films for constituting the edge of the pattern as possible. この例として、C As this for example, C
onの場合であれば、通常、ゲート電極膜と半導体膜とによってエッジが構成されているのに対し、ゲート電極膜のみによってエッジが構成されるようにすることが可能であり、Cstの場合であれば、通常、ゲート電極膜及びドレイン電極膜並びに画素電極膜によってエッジが構成されているのに対し、ゲート電極膜及びドレイン電極膜のみによってエッジが構成されるようにすることが可能であり、このように構成することによって、フリッカレベルをより低く抑制することができる。 In the case of on, usually, whereas the edge by the gate electrode film and the semiconductor film is formed, it is possible to make the edge is constituted by only the gate electrode film, in the case of Cst if, usually while the edge by the gate electrode film and the drain electrode film and the pixel electrode film is formed, it is possible to make the edge is constituted by only the gate electrode film and the drain electrode film, According to such a constitution, it is possible to suppress lower the flicker level. 但し、この状態では、Conはゲート電極膜のエッジのみであるが、Cof However, in this state, the Con is only the edge of the gate electrode film, Cof
とCstとはゲート電極膜及びドレイン電極膜のエッジから構成されており、どちらか一方のみで構成することはほぼ不可能である。 And Cst are composed of the edges of the gate electrode film and the drain electrode film and it is almost impossible to consist only of either. ゲート電極膜とドレイン電極膜とは同じ金属系の材料で構成される場合が多いが、膜厚が異なったり、材料が異なったりする場合もあるので、やはりゲート電極膜とドレイン電極膜とでは寸法の変動量は異なる場合がある。 Although the gate electrode film and the drain electrode film are often made of a material of the same metallic, or different thickness, since it may be different or materials, in a still gate electrode film and the drain electrode film dimensions the amount of variation can be different. そこで、Cstを構成するパターンの外周のうち、ゲート電極膜のエッジの長さとドレイン電極膜のエッジの長さとの比を、Con及びCofを構成するパターンの外周の和のうち、ゲート電極膜のエッジの長さとドレイン電極膜のエッジの長さとの比と等しくすることにより、ゲート電極膜のエッジ同士及びドレイン電極膜のエッジ同士でそれぞれパターン寸法のばらつきの影響をなくし、それにより、フリッカレベルをさらに低く抑制することができる。 Therefore, among the outer periphery of the pattern constituting the Cst, the ratio of the length of the edge length and the drain electrode film of the edges of the gate electrode film, and a sum of the outer periphery of the patterns forming the Con and Cof, the gate electrode film by equalizing the ratio of the length of the drain electrode film edge of the edge, eliminating the influence of the variation of each pattern dimension at the edge between the edges and between the drain electrode film of the gate electrode film, thereby flicker level it is possible to suppress even lower. この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態6に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to the sixth embodiment.

【0050】以上のようにLgdとLstとの比を設定すれば良いわけであるが、実際には、Lgdに対してLstが通常は3〜4倍、大きくても6倍程度しかないのに対し、 [0050] The above-way but not may be set the ratio of the Lgd and Lst, in fact, even though there is usually only three to four times larger and 6 times Lst against Lgd against,
必要とされる比は後述するように11〜37倍程度であり、従来の構造では突き抜け電圧の変動を十分に抑制できない。 Ratio required is 11 to 37 times as will be described later, can not be sufficiently suppressed fluctuation of the penetration voltage in the conventional structure. Lst/Lgdを大きくとるためにはLgdを小さくしてもよいが、ゲート電極−画素電極間容量123を構成するパターンは通常可能な限り小さく設定されており、 Lst / to take the large Lgd may be reduced Lgd, gate electrode - pattern constituting the pixel electrode capacitance 123 is set as far can usually be reduced,
自由度がない。 There is no degree of freedom. 従って、Lstが大きくなるような構造をとる必要がある。 Therefore, it is necessary to take the structure as Lst is increased. 但し、蓄積容量の面積は、液晶容量の大きさとの関係で決定されるので、外周のみ大きくとる方法を考える必要がある。 However, the area of ​​the storage capacitor, since it is determined by the relationship between the size of the liquid crystal capacitance, it is necessary to consider how to take large only the outer peripheral. 具体的には、外周のパターンに凹凸を持たせたり、ジグザグにする、穴あき構造にする、H型や、環状、ミヤンダパターン、櫛状等の細長いパターンにするなどして、開口率を可能な限り低下させないようにし、かつ外周の長さをかせぐ構造をとることにより、必要とされるLst/Lgdの大きさを確保する。 Specifically, or to have a concavo-convex pattern of the periphery, to zigzag, to perforated structure, and H-type, annular, Mi Yanda pattern, such as by an elongated pattern with a comb-like shape, the aperture ratio so as not to decrease as possible, and by adopting the structure to earn the length of the periphery, to ensure the size of the Lst / Lgd required.
この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態5に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to the fifth embodiment.

【0051】さらに、透過型の液晶表示素子の場合、開口率の制約もあって、実際には突き抜け電圧の変動をほぼなくすまでLstを長くとることができない場合がある。 [0051] Further, when the transmission type liquid crystal display device of, there is also limitation of the aperture ratio, it may not be possible to take actually longer Lst to almost eliminate the variation of the penetration voltage. しかし、この場合でも、画面内における突き抜け電圧の変動が許容範囲以内になるレベルまで、Lst/Lgd However, even in this case, to a level where variations of the punch-through voltage in the screen is within the allowable range, Lst / Lgd
を大きくすれば十分な効果は得られる。 Sufficient effect if largely can be obtained. この際に、どの程度の割合で突き抜け電圧の変動を抑制できるかを示す指標を、 D0=[(Con+τ・Cof)/(Clc+Cst+Cof)]×(Lst/Lof)・・・(4)式 で示されるD0によって定義し、突き抜け電圧の変動が許容範囲以内になるためのD0の範囲を指定し、これを満たすようにLst/Lgd(ここではLst/Lof)を設定すればよい。 In this case, an indication that it can suppress the fluctuation of the penetration voltage at a ratio of how much, D0 = [(Con + τ · Cof) / (Clc + Cst + Cof)] × (Lst / Lof) ··· (4) expression at the indicated was defined by D0 to, penetration specify the range of D0 to variation is within the allowable range of the voltage may be set (Lst / Lof here) Lst / Lgd to meet this. ここで、τ=β/αである。 Here, it is τ = β / α. また、Lofは画素トランジスタ115の非導通時におけるゲート電極−画素電極間容量を構成するパターンの外周長を示す。 Moreover, Lof the gate electrode in the non-conduction of the pixel transistor 115 - showing the outer peripheral length of the pattern constituting the inter-pixel electrode capacitance. また、D0の範囲を設定するためには、パターン寸法の面内ばらつきの程度も加味する必要がある。 Further, in order to set the range of D0, it is necessary to also considered the degree of in-plane variation of pattern size.

【0052】しかし、(4)式ではConとCofとの双方を設定する必要があり、計算が煩雑であるため、これをC [0052] However, (4) In the formula must set both the Con and Cof, since calculation is complicated, it C
onを用いずに近似することにより簡略化して、 D=[Cof/(Clc+Cst+Cof)]×[(Lst+Lof)/Lof]・・・(5)式 で示されるDによって定義し、このDを用いてLst/L Simplified by approximating without using on, defined by D = [Cof / (Clc + Cst + Cof)] × [(Lst + Lof) / Lof] D represented by (5) below, using the D Lst / L
gd(ここではLst/Lof)を設定してもよい。 gd may be set (Lst / Lof in this case). このようにすると、Cof及びLofがパターン形状のみで定まるので、設定が容易になる。 In this way, Cof and Lof since determined only by the pattern shape, it is easy to configure. さらに、Clc、Cst、及びCof Furthermore, Clc, Cst, and Cof
が一定の場合には、 Lst/Lof=B・・・(6)式 と定義すると、このBを突き抜け電圧の変動をどの程度に抑制できるかを示す簡易な指標として用いることができる。 There In certain cases, when defined as Lst / Lof = B ··· (6) formula can be used as a simple indicator of how can be suppressed to what extent the variation in the penetration voltage to the B. これらの具体例を実施の形態1に示す。 These specific examples are shown in the first embodiment.

【0053】また、(4)式をCofを用いずに近似することにより簡略化して、 D=[Con/(Clc+Cst+Con)]×[(Lst+Lon)/Lon]・・・(7)式 で示されるDによって定義し、このDを用いてLst/L [0053] Also, as shown (4) The simplified by approximating without using Cof, D = [Con / (Clc + Cst + Con)] × [(Lst + Lon) / Lon] in (7) below defined by D, Lst / L using this D
gd(ここではLst/Lon)を設定してもよい。 gd may be set (Lst / Lon in this case). このようにすると、画素トランジスタ115がトップゲート型のものであって実質的にCof及びLofが存在しないような場合にも、簡略化した指標を用いてLst/Lgdを設定することができる。 In this way, it is possible pixel transistor 115 in each case, such as substantially no Cof and Lof be of top gate type, set the Lst / Lgd with simplified index. ここで、Lonは画素トランジスタ115の導通時におけるゲート電極−画素電極間容量を構成するパターンの外周長を示す。 Here, Lon gate electrode at the time of conduction of the pixel transistor 115 - showing the outer peripheral length of the pattern constituting the inter-pixel electrode capacitance. さらに、Clc、Cst、及びCon Furthermore, Clc, Cst, and Con
が一定の場合には、 Lst/Lon=B・・・(8)式 と定義すると、このBを突き抜け電圧の変動をどの程度に抑制できるかを示す簡易な指標として用いることができる。 There In certain cases, when defined as Lst / Lon = B ··· (8) type, can be used as a simple indicator of how can be suppressed to what extent the variation in the penetration voltage to the B. これらの具体例を実施の形態2に示す。 These specific examples are shown in the second embodiment.

【0054】一方、反射型の液晶表示素子、又は半透過型の液晶表示素子の場合、開口率に対する制約がほとんどないため、突き抜け電圧の変動をほぼなくすまでLst On the other hand, the reflection type liquid crystal display device, or the transflective liquid crystal display device, up to for constraints on the aperture ratio is almost no substantially eliminating variations of the penetration voltage Lst
の長さを確保することができる。 It is possible to ensure the length of the. この場合における本発明のアクティブマトリクス液晶表示素子への適用例を実施の形態3に示す。 It shows an application example to an active matrix liquid crystal display device of the present invention in this case to the third embodiment.

【0055】以下、各実施の形態を順次説明する。 [0055] Hereinafter, sequentially described each embodiment. 実施の形態1 図3は本実施の形態に係るアクティブマトリクス液晶表示素子のアレイ基板における画素の構成を示す平面図である。 First Embodiment FIG. 3 is a plan view showing the structure of a pixel in the array substrate of an active matrix liquid crystal display device according to the embodiment.

【0056】本実施の形態に係るアクティブマトリクス液晶表示素子の全体構成は図1に示す通りであり、かつ比較的小型(画面の対角線長さが15インチ未満のタイプ)のものである。 The overall configuration of an active matrix liquid crystal display device according to this embodiment is as shown in FIG. 1, and is relatively small (diagonal length of less than 15 inches type screen). 図1〜図3において、アレイ基板では、画素111毎に透明電極からなる画素電極4が配設され、ソースライン1とゲートライン5との交点近傍に画素トランジスタ115が形成されている。 1 to 3, the array substrate, a pixel electrode 4 made of a transparent electrode for each pixel 111 are arranged, the pixel transistor 115 is formed near the intersection of the source line 1 and the gate line 5. 画素トランジスタ115は、本実施の形態ではボトムゲート型のものである。 Pixel transistor 115 is of the bottom gate type in this embodiment. この画素トランジスタ115は、平面視において、ゲートライン5から突出するように形成されたゲート電極6上に絶縁膜(図示せず)を介して重なるように半導体 The pixel transistor 115 is in plan view, as on the gate electrode 6 formed so as to protrude from the gate line 5 overlaps via an insulating film (not shown) semiconductor
134が形成され、その半導体134の対向する縁部に各々の一端が接続するようにソース電極2及びドレイン電極3 134 is formed, a source electrode 2 and drain electrode 3 so that each one end is connected to the opposing edges of the semiconductor 134
がそれぞれ形成されて構成されている。 There has to be constituted by forming, respectively. ソース電極2の他端はソースライン1に接続されている。 The other end of the source electrode 2 is connected to the source line 1. ドレイン電極3の他端は絶縁層(図示せず)を介して画素電極4の下方に位置し、コンタクトホール9を通じて画素電極4に接続されている。 The other end of the drain electrode 3 is located below the pixel electrode 4 through an insulating layer (not shown) is connected to the pixel electrode 4 through the contact hole 9. 主にこの画素トランジスタ115のゲート電極6と半導体134及びソース電極2との平面視における重なり部分によってゲート電極−画素電極間容量12 Primarily the gate electrode by the overlap portion in plan view of the gate electrode 6 and the semiconductor 134 and the source electrode 2 of the pixel transistor 115 - between the pixel electrode capacitance 12
3が形成されている。 3 is formed. 符号182は導通時におけるゲート電極−画素電極間容量123の外周を示しており、この長さがLonである。 Reference numeral 182 denotes a gate electrode at the time of conduction - shows the periphery of the pixel electrode capacitance 123, the length is Lon. また、符号183は非導通時におけるゲート電極−画素電極間容量123の外周を示しており、この長さがLofである。 Further, reference numeral 183 denotes a gate electrode in the non-conducting - shows the periphery of the pixel electrode capacitance 123, the length is Lof. Lgdは、このLon及びLofの両者を含む概念である。 Lgd is a concept including both of the Lon and Lof. そして、ゲートライン5に平行に独立容量線118が形成され、その独立容量線118の画素111内に位置する部分に独立容量電極としての蓄積容量形成用独立電極107が形成されている。 Then, parallel independent capacitance line 118 to the gate line 5 is formed, the storage capacitor forming independent electrode 107 as an independent capacitor electrode is formed in a portion located in the pixel 111 of the independent capacitance line 118. そして、この蓄積容量形成用独立電極107に絶縁層(図示せず)を介して重なるように蓄積容量形成用画素電極131が形成され、コンタクトホール132を通じて画素電極4に接続されている。 Then, the storage capacitance accumulated in forming independent electrode 107 to overlap through an insulating layer (not shown) capacitor forming pixel electrode 131 is formed, is connected to the pixel electrode 4 through the contact hole 132. この蓄積容量形成用独立電極107と蓄積容量形成用画素131との間に蓄積容量122が形成されている。 Storage capacitor 122 is formed between the storage capacitor forming independent electrode 107 and the storage capacitor forming pixel 131. 符号18 Reference numeral 18
1は蓄積容量122の外周を示しており、この長さがLstである。 1 shows the outer periphery of the storage capacitor 122, the length is Lst.

【0057】次に、本実施の形態の特徴であるゲート電極−画素電極間容量123を構成するパターンの外周Lgd Next, a gate electrode, which is a characteristic of this embodiment - an outer periphery of the pattern constituting the pixel electrode capacitance 123 Lgd
と蓄積容量122を構成するパターンの外周Lstとの比の設定について説明する。 The setting of the ratio of the the storage capacitor 122 constituting a pattern of the peripheral Lst be described.

【0058】図4は前述の(5)式で表される指標DとD [0058] Figure 4 is an index D and D represented by the aforementioned formula (5)
Cオフセットとの関係を示すグラフ、図5は前述の(6) Graph showing the relationship between C offset, Figure 5 is described above (6)
式で表される指標BとDCオフセットとの関係を示すグラフ、図6はDCオフセットに関連する主なパラメータの最大値、最適値、及び最小値を示す表であって、(a) Graph showing the relationship between the index B and the DC offset of the formula, 6 maximum value of the main parameters associated with the DC offset, a table showing the optimum value, and the minimum value, (a)
はCst/Clcが0.5の場合を示す表、(b)はCst/Cl Table Cst / Clc indicates a case of 0.5, (b) is Cst / Cl
cが1.0(基準値)の場合を示す表、(c)はCst/Clc c is a table showing a case 1.0 (reference value), (c) is Cst / Clc
が1.5の場合を示す表、図7は図6のパラメータを算出するためのパラメータを示す表であって、(a)は設計パラメータの仮定値を主に示す表、(b)は計算過程で算出されるパラメータを主に示す表、図8は図6(b)の表のフリッカ抑制における最適値の場合の蓄積容量の構成を示す平面図、図9は図8のIX−IX線断面図、図10は図6(b)の表のフリッカ抑制における最小値の場合の蓄積容量の構成を示す平面図、図11は図6(b)の表のフリッカ抑制における最大値の場合の蓄積容量の構成を示す平面図、図12は従来の蓄積容量の構成を示す平面図である。 There table showing a case in 1.5, FIG. 7 is a table showing parameters for calculating the parameters of FIG. 6, (a) a table showing mainly the assumed value of the design parameters, (b) is calculated Table mainly showing the parameters calculated in the process, FIG 8 is a plan view showing the configuration of the storage capacitor when the optimum values ​​in the table of flicker suppression of FIG. 6 (b), FIG. 9 is the line IX-IX in FIG. 8 sectional view, FIG. 10 is a plan view showing the configuration of the storage capacitor when the minimum value in the table of flicker suppression of FIG. 6 (b), FIG. 11 is the case of the maximum value in the table of flicker suppression shown in FIG. 6 (b) plan view showing a configuration of a storage capacitor, FIG. 12 is a plan view showing a configuration of a conventional storage capacitor.

【0059】本実施の形態では、(5)式の指標D及び(6) [0059] In this embodiment, (5) indicators D and (6)
式の指標Bを実際のアクティブマトリクス液晶表示素子に適用するために、その設計を考慮して、Cst/Clcが0.5の場合、Cst/Clcが1.0(基準値)の場合、 To apply an indication of formula B to the actual active matrix liquid crystal display device, in consideration of its design, Cst / If Clc is 0.5, when Cst / Clc is 1.0 (reference value),
Cst/Clcが1.5の場合の3つの場合について、Lst Case cst / Clc is three in the case of 1.5, Lst
を変化させた場合における指標D及び指標BとDCオフセットとの関係を算出した。 Calculating the relationship of the index D and the index B and the DC offset in the case of changing. そして、標準的な設計である、Cst/Clcが1.0の場合について、指標D及び指標BとDCオフセットとの関係をグラフとして、それぞれ、図4及び図5に示す。 Then, a standard design, the case Cst / Clc is 1.0, the relation between the index D and the index B and the DC offset as a graph, respectively, shown in FIGS. また、DCオフセットに関連する主なパラメータのフリッカ抑制における最大値、最適値、及び最小値を図6に示す。 Also shows the maximum value in the flicker suppression of the main parameters associated with the DC offset, the optimum value, and the minimum value in FIG. そして、これらの計算に用いたパラメータの仮定値を図7に示す。 We show hypothetical values ​​of parameters used in these calculations to Figure 7.

【0060】この計算結果によれば、図4に示すように、縦軸にDCオフセット、横軸に指標Dを取ると、D [0060] According to the calculation result, as shown in FIG. 4, the vertical axis to the DC offset, taking the index D on the horizontal axis, D
Cオフセット−指標D曲線16は、Dが1のときに最小値をとるような、下に凸の関数となる。 C Offset - index D curve 16, D is such a minimum value when the 1 is a function of the downwardly convex. ここでDCオフセットとは、フリッカを発生させる直接の原因であり、 Here DC offset and is the direct cause of generating flicker,
突き抜け電圧Vtsの画面内におけるばらつきの差分を表すものである。 And it represents the difference between the variation in screen of punch-through voltage Vts. DCオフセット許容ライン17は、フリッカが検知される限界のDCオフセット値を示すラインであり、そのDCオフセット−指標D曲線16との交点のDの値をDmin及びDmaxとおくと、Dmin<D<Dmax DC offset tolerance line 17 is a line indicating the DC offset value of the limit flicker is detected, the DC offset - placing the value of the intersection between the index D curve 16 D and Dmin and Dmax, Dmin <D < Dmax
を満たす範囲内にDが存在すれば、フリッカが検知されないことになる。 If there is D in a range satisfying, so that the flicker is not detected.

【0061】また、図5に示すように、縦軸にDCオフセット、横軸に指標Bを取ると、DCオフセット−指標B曲線18は、BがBoptのときに最小値をとるような、下に凸の関数となる。 [0061] Further, as shown in FIG. 5, DC offset on the vertical axis, taking the index B on the horizontal axis, DC offset - index B curve 18, B is as takes the minimum value when the Bopt, lower It is a function of the convex. そして、DCオフセット許容ライン17のDCオフセット−指標B曲線18との交点のBの値をBmin及びBmaxとおくと、Bmin<B<Bmax Then, the DC offset of the DC offset tolerance line 17 - when the value of B at the intersection of the index B curve 18 is denoted by Bmin and Bmax, Bmin <B <Bmax
を満たす範囲内にBが存在すれば、フリッカが検知されないことになる。 If there is B in the range satisfying, so that the flicker is not detected.

【0062】前記の計算では、フリッカが通常検知されない限界のDCオフセットは100mV(0.1V)程度と言われているので、図7(a)に示すように、DCオフセット許容値を100mVとし、また、蓄積容量122 [0062] In the calculations, since the DC offset limit flicker is not normally detected is said to 100mV (0.1 V) degree, as shown in FIG. 7 (a), and 100mV DC offset tolerance, also, the storage capacitor 122
及びゲート電極−画素電極間容量123を構成するパターンのエッジの長さの画面内における最大変動量ΔWを、 And a gate electrode - the maximum variation amount ΔW in the pixel electrode capacitance 123 to the pattern of configuration of the edge length screen of,
液晶用の、大型フォトリソグラフィ装置、及び、ドライエッチ、ウェットエッチ等の加工プロセス装置の制御性を考慮して、0.5μmとしている。 For liquid crystal, a large photolithography apparatus, and, in consideration of the controllability of the dry etch machining process equipment such as wet etch, and a 0.5 [mu] m. また、その他の主な設計パラメータとして、Clc=0.1pF、Cof= In addition, as the other main design parameters, Clc = 0.1pF, Cof =
0.01pF、Lof=25μm、Sof=36μm 2 、Δ 0.01pF, Lof = 25μm, Sof = 36μm 2, Δ
Sof=12.5μm 2となるように設定した。 It was set to be Sof = 12.5μm 2. その結果、図6に示すように、Cst/Clcが1.0の場合における、Dmin及びDmaxは、それぞれ、0.70及び1. As a result, as shown in FIG. 6, when Cst / Clc is 1.0, Dmin and Dmax, respectively, 0.70 and 1.
36となった。 It became 36. また、Cst/Clcが1.0の場合における、Bmin、Bopt、及びBmaxは、それぞれ、13. Further, in the case Cst / Clc is 1.0, Bmin, Bopt, and Bmax, respectively, 13.
7、20.0、及び27.5となった。 7,20.0, and became 27.5. そして、この指標D及び指標Bが、最小値(Dmin,Bmin)、最適値(1,Bopt)、及び最大値(Dmax,Bmax)を取るときのLstは、それぞれ、342μm、500μm、及び6 Then, the index D and the index B is the minimum value (Dmin, Bmin), the optimal value (1, Bopt), and Lst when taking the maximum value (Dmax, Bmax), respectively, 342μm, 500μm and 6,
87μmであった。 It was 87μm. これに対し、従来例(比較例)は、 In contrast, the conventional example (comparative example),
Lstが150μmであり、指標Dが0.33、指標Bが6.0であった。 Lst is 150 [mu] m, the index D is 0.33, the index B was 6.0. 従って、本実施の形態では、液晶容量値に対する蓄積容量値の比Cst/Clcを1.0にするとともに、ゲート電極−画素電極間容量123を構成するパターンの非導通時における外周長Lofを5μmとし、蓄積容量122を構成するパターンの外周長Lstを342μ Thus, in this embodiment, the ratio Cst / Clc of the storage capacitor value to the liquid crystal capacitance value as well as 1.0, the gate electrode - 5 [mu] m the circumferential length Lof in the non-conductive when the pattern constituting the pixel electrode capacitance 123 342μ and then, the outer peripheral length Lst of the pattern constituting the storage capacitor 122
m〜687μmの範囲内に納めれば、フリッカを許容範囲内に抑制できることとなり、一方、従来例では、フリッカを十分抑制できないことが判る。 If Osamere within the M~687myuemu, will be able to suppress the flicker within the allowable range, on the other hand, in the conventional example, it may not be sufficiently suppressed flicker.

【0063】次に、蓄積容量122を構成するパターンの外周長Lstを342μm〜687μmの範囲内に納めた具体例を説明する。 Next, a specific example in which pay periphery length Lst of the pattern constituting the storage capacitor 122 in the range of 342Myuemu~687myuemu.

【0064】本実施の形態では、図3に示すように、蓄積容量122を構成するパターン(蓄積容量形成用独立電極107及び蓄積容量形成用画素電極131)の外周を凹凸形状に形成することにより、その外周の長さを長くしている。 [0064] In this embodiment, as shown in FIG. 3, by forming the outer periphery of the pattern constituting the storage capacitor 122 (storage capacitor forming independent electrode 107 and the storage capacitor forming pixel electrode 131) to the irregular shape , and by increasing the length of the outer periphery. 図8、図10、及び図11に、Lstが、それぞれ、 8, 10, and in FIG. 11, Lst, respectively,
指標D及び指標Bの最小値(Dmin,Bmin)、最適値(1,Bopt)、及び最大値(Dmax,Bmax)に対応する342μm、500μm、及び687μmとなる場合の蓄積容量形成用独立電極107及び蓄積容量形成用画素電極131の平面形状を示す。 Minimum value of the index D and the index B (Dmin, Bmin), the optimal value (1, Bopt), and the maximum value (Dmax, Bmax) 342μm corresponding to, 500 [mu] m, and independent for the storage capacitor formed in the case of a 687μm electrode 107 and it shows the planar shape of the storage capacitor forming pixel electrode 131. これらの場合における蓄積容量122の断面構造は、図9に示すように、ガラス基板110 Sectional structure of the storage capacitor 122 in these cases, as shown in FIG. 9, the glass substrate 110
上に独立容量線及び蓄積容量形成用独立電極107、ゲート絶縁膜11、半導体膜としてのノンドープシリコン膜7 Independently upper capacitor line and the storage capacitor forming independent electrode 107, the gate insulating film 11, non-doped silicon film 7 as a semiconductor film
a及びn +ドープシリコン膜7b、蓄積容量形成用画素電極131、パッシベーション用絶縁膜8、及び画素電極4 a and n + doped silicon film 7b, the storage capacitor forming pixel electrode 131, a passivation insulating film 8, and the pixel electrode 4
が順次積層形成されて構成されている。 There has been constructed by successively laminated. そして、蓄積容量形成用画素電極131がパッシベーション用絶縁膜8を貫通するコンタクトホール9によって画素電極4に接続されている。 Then, it is connected to the pixel electrode 4 through a contact hole 9 storage capacitor forming pixel electrode 131 penetrates the passivation insulating film 8. また、蓄積容量形成用画素電極131は蓄積容量形成用独立電極107より一回り大き目に形成されている。 The storage capacitor forming pixel electrode 131 is larger formed slightly than the storage capacitor forming independent electrode 107. そして、比較のため、Lstが150μmである前記従来例の蓄積容量形成用画素電極131及び蓄積容量形成用独立電極107の形状を図12に示す。 And, for comparison, it shows Lst is the shape of the conventional storage capacitance forming pixel electrode 131 and the storage capacitor forming independent electrode 107 is 150μm in FIG. なお、図8、 It should be noted that, as shown in FIG. 8,
図10、図11、及び図12では、ガラス基板110(図9参照)上に積層形成される各膜のパターンのエッジを明確にするためにその各膜のパターンを透視的に描き、 10, 11, and 12, drawing a pattern of the respective films in order to clarify the pattern edge of the film to be laminated on a glass substrate 110 (see FIG. 9) in phantom,
かつそれらを、線の種類(実線と破線の別、線の太さ) And they, types of lines (the thickness of the solid and dashed another, linear)
を使い分けて描いている。 A properly used are drawn. また、図9では、各膜のパターンの輪郭を図8に対応する線で描いている。 Further, FIG. 9 depicts a contour of the pattern of the film in a line corresponding to FIG. 8.

【0065】また、Cst/Clcが0.5及び1.5の場合においても、それぞれ、前記と同様に、指標D及び指標Bの最小値、最適値、及び最大値を用いて、Lstがそれらに応じた値となるよう蓄積容量形成用画素電極131 [0065] Further, Cst / Clc is in each case 0.5 and 1.5, respectively, in the same manner as described above, the minimum value of the index D and the index B, the optimum value, and using the maximum value, Lst they storage to be a value corresponding to the capacitance forming pixel electrode 131
及び蓄積容量形成用独立電極107の外周の形状を形成することにより、フリッカを許容範囲内に抑制することができる。 And by forming the shape of the outer periphery of the storage capacitor forming independent electrode 107, it is possible to suppress the flicker within the allowable range.

【0066】従って、少なくとも、Cst/Clcが0.5 [0066] Thus, at least, Cst / Clc is 0.5
〜1.5の範囲内では、このCst/Clcの値に応じて、 Within 1.5, depending on the value of the Cst / Clc,
指標Bが略11〜略37、又は指標Dが略0.6〜略1.5となるよう液晶表示素子を構成することにより、 By index B is a liquid crystal display device that substantially 11 to substantially 37, or index D is substantially 0.6 to substantially 1.5,
フリッカを許容範囲内に抑制することができる。 It is possible to suppress the flicker within the allowable range.

【0067】以上のように、本実施の形態によれば、簡易な指標D及び指標Bを用いて、比較的小型の液晶パネルにおけるフリッカを許容範囲内に抑制することができる。 [0067] As described above, according to this embodiment, it is possible to use a simple index D and the index B, and relatively suppress flicker in small liquid crystal panel within an acceptable range. 実施の形態2 本発明の実施の形態2は、画素トランジスタがトップゲート型のTFTで構成され、突き抜け電圧の変動をどの程度に抑制できるかを示す指標として、(7)式のD=[C Embodiment 2 Embodiment 2 the present invention embodiment, the pixel transistor is composed of a top gate TFT, and the as an index indicating how possible to suppress the degree of the variation of the penetration voltage, the equation (7) D = [C
on/(Clc+Cst+Con)]×[(Lst+Lon)/Lon]で定義されるDと、(8)式のB=Lst/Lonで定義されるB on / (Clc + Cst + Con)] × [(Lst + Lon) / Lon] and D as defined in, B defined by equation (8) B = Lst / Lon
とを用いている。 And using the door. その他の点は実施の形態1と同様である。 Other points are the same as in the first embodiment.

【0068】一般にポリシリコンを用いるTFTはトップゲート型が採用され、かつトップゲート型のTFTでは、通常、平面視におけるゲート電極とドレイン電極との重なり部分が全く存在しない。 [0068] In general TFT using polysilicon top gate type is adopted, and the top gate type TFT, usually, does not exist at all overlap between the gate electrode and the drain electrode in the plan view. 従ってトップゲート型のTFTは、非導通時におけるゲート電極−画素電極間容量の容量値Cof及びそのパターン外周長Lofを有しておらず、これらで定義される指標D及び指標Bを用いることができない。 Therefore top gate type TFT, the gate electrode in the non-conducting - does not have a capacitance value Cof and pattern periphery length Lof between the pixel electrode capacitance, the use of index D and the index B as defined in these Can not. しかし、(7)式の指標D及び(8)式の指標Bは、共に、導通時におけるゲート電極−画素電極間容量の容量値Cof及びそのパターン外周長Lofを用いて定義されているので、画素トランジスタがトップゲート型のTFTで構成される場合であっても、これらを突き抜け電圧変動の抑制程度を示す指標として用いることができる。 However, (7) index D and (8) of the index B of both the gate electrode at the time of conduction - since using the capacitance value Cof and pattern periphery length Lof between the pixel electrode capacitance is defined, even when the pixel transistor is composed of a top gate TFT, and the can be used as an indicator of extent of inhibition of the voltage fluctuation penetration them. そして、本件発明者がこれらの指標とDCオフセットとの関係を実際に計算したところ、実施の形態1 Then, when the present inventor has calculated the relationship between these indexes and the DC offset actually, embodiments 1
とほぼ同様の結果が得られた。 When substantially the same results were obtained. 従って、本実施の形態では、これらの指標とDCオフセットと関係の計算例を示していないが、本実施の形態によっても、比較的小型の液晶パネルにおけるフリッカを許容範囲内に抑制することができる。 Accordingly, in this embodiment, it does not show calculation examples of the relationship between these indexes and the DC offset, also in this embodiment, it is possible to relatively suppress the flicker in small liquid crystal panel within the permissible range . 実施の形態3 図13は本発明の実施の形態3に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 Third Embodiment FIG. 13 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a third embodiment of the present invention. 図13において図8と同一符号は同一又は相当する部分を示す。 13 the same reference numerals as in FIG. 8 denote the same or corresponding parts.

【0069】例えば図8に示す実施の形態1による透過型の液晶表示素子では、蓄積容量122を構成するパターンの外周に凹凸をつけて、Lstを大きくしている。 [0069] In the transmission type liquid crystal display device of according to the first embodiment shown in FIG. 8 for example, with a concavo-convex on the outer periphery of the pattern constituting the storage capacitor 122, and increasing the Lst. この場合、蓄積容量122を構成する面積は、図12に示す、 In this case, the area constituting the storage capacitor 122, shown in FIG. 12,
このような凹凸をつけない従来例と同じである。 Such unevenness is the same as that of the conventional example in which no wearing. ところが、このように凹凸をつけると、従来例と比較した場合、蓄積容量122を構成している面積は同じであるにもかかわらず開口率は減少する。 However, in this way give an uneven when compared with the conventional example, the area constituting the storage capacitor 122 even though the opening ratio is the same is reduced. これは、蓄積容量形成用画素電極131が存在するからである。 This is because the storage capacitor forming pixel electrode 131 exists. 図9を参照して、 With reference to FIG. 9,
蓄積容量122は、蓄積容量形成用画素電極131を設けなくても形成することができる。 Storage capacitor 122 can also be formed without providing a storage capacitance forming pixel electrode 131. この場合、蓄積容量122は画素電極4と蓄積容量形成用独立電極131との間で形成される。 In this case, the storage capacitor 122 is formed between the pixel electrode 4 and the storage capacitor forming independent electrode 131. しかし、この場合に形成される容量は、ゲート絶縁膜11だけでなく、パッシベーション用絶縁膜8をも介して形成されるため、蓄積容量122を構成する電極の間隔が大きく、従って、単位面積当たりの容量が小さくなる。 However, the capacitance formed in this case, not only the gate insulating film 11, because it is formed also through the passivation insulating film 8, large distance between the electrodes constituting the storage capacitor 122, therefore, per unit area capacity is small. そのため、その分蓄積容量形成用独立電極107の面積を大きくする必要があり、開口率が低下する。 Therefore, it is necessary to increase the area of ​​that amount storage capacitor forming independent electrode 107, the aperture ratio is lowered. そこで、通常は、画素電極4にコンタクトホール132を介して接続されるように蓄積容量形成用画素電極131を設け、これと蓄積容量形成用独立電極107とで蓄積容量122 Therefore, usually, the storage capacitor forming pixel electrode 131 to be connected via a contact hole 132 provided in the pixel electrode 4, the storage capacity and which the storage capacitor forming independent electrode 107 122
を形成するようにしている。 And so as to form a. これにより、ゲート絶縁膜 As a result, the gate insulating film
11のみを介して蓄積容量122が形成され、単位面積当たりの容量低下による開口率の低下が防止されている。 Is the storage capacitor 122 is formed via a 11 only, reduction in the aperture ratio due to decrease in capacity per unit area is prevented.

【0070】ところが、その一方で、蓄積容量形成用画素電極131を、蓄積容量形成用独立電極107より大きめに形成する必要があり、この蓄積容量形成用画素電極131 [0070] However, on the other hand, the storage capacitor forming pixel electrode 131, slightly larger must be formed from the storage capacitor forming independent electrode 107, the storage capacitor forming pixel electrode 131
の蓄積容量形成用独立電極107より大きい部分の面積131 Area of ​​the storage capacitor forming independent electrode 107 larger portion of the 131
aは、Lstに比例して増加する。 a is increased in proportion to the Lst. その結果、図8に示すようにLstを長くすると、そのLstが長くなった分、蓄積容量形成用画素電極131の面積が大きくなり、それに対応して開口率が低下してしまう。 As a result, increasing the Lst, as shown in FIG. 8, the Lst amount that is longer, the storage capacitance forming becomes large area of ​​the pixel electrode 131, is it compatible aperture ratio decreases. しかし、透過型の液晶表示素子では、開口率が一定値以上であることが要求されるため、実施の形態1に示した指標D及び指標Bの条件を満たすことができないなど、開口率に対する要求とフリッカレベルに対する要求とを両立できない場合があり得る。 However, in a transmission type liquid crystal display element, since the aperture ratio is required to be more than a certain value, etc. can not meet the index D and the index B shown in the first embodiment, requests for opening ratio and it may be unable to achieve both the requirements for the flicker level.

【0071】そこで、本実施の形態では、液晶表示素子を反射型のもので構成したものである。 [0071] Therefore, in this embodiment, it is obtained by a liquid crystal display device in a reflection type. つまり、図13 That is, FIG. 13
に示すように、画素電極が反射膜で構成されて反射板14 As shown in, the pixel electrode is a reflecting film reflector 14
を兼ねており、かつ蓄積容量122を構成するパターンの外周が凹凸状に形成されてその長さLstが長く形成されている。 Also serves as a and the outer circumference of the pattern constituting the storage capacitor 122 is formed in an uneven shape its length Lst is formed longer. このような構成とすると、開口率を考慮する必要がないために、指標Dの値が1となる、あるいは指標Bの値がBoptとなるようなLstの値を容易に設定することができ、その結果、フリッカを最小限にまで抑制することが可能となる。 With such a configuration, since there is no need to consider the aperture ratio, the value of the index D is 1, or the value of the index B may be able to easily set the value of Lst such that Bopt, as a result, it is possible to suppress the flicker to a minimum. 実施の形態4 図14は本発明の実施の形態4に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図であって、 Embodiment 4 Figure 14 embodiment a plan view showing the structure of a pixel of an active matrix liquid crystal display device according to a fourth embodiment of the present invention,
(a)はゲート信号の終電端に近い画素の構成を示す図、 (A) is a diagram showing the structure of a pixel near the last train end of the gate signal,
(b)はゲート信号の給電端に近い画素の構成を示す図である。 (B) is a diagram showing the structure of a pixel near the feeding end of the gate signal. 図14において図8と同一符号は同一又は相当する部分を示す。 14 the same reference numerals as in FIG. 8 denote the same or corresponding parts.

【0072】本実施の形態は、再充電現象が無視できない場合における本発明の適用例を示すものである。 [0072] This embodiment shows an application example of the present invention when the recharging phenomenon is not negligible. 本実施に係るアクティブマトリクス液晶表示素子は大型(画面の対角線長さが15インチ以上のタイプ)のものである。 Active matrix liquid crystal display device according to the present embodiment is of a large (diagonal length of 15 inches or more types of the screen). そして、図14(a),(b)に示すように、蓄積容量形成用独立電極107に容量傾斜補正部15が付加され、この蓄積容量形成用独立電極107及び容量傾斜補正部15より大きめとなるように蓄積容量形成用画素電極131が形成されている。 Then, FIG. 14 (a), the (b), the capacitance inclination correcting section 15 is added to the storage capacitor forming independent electrode 107, and bigger than the storage capacitor forming independent electrode 107 and the capacitor inclined corrector 15 storage capacitor forming pixel electrode 131 is formed such that. その他の点は実施の形態1と同様である。 Other points are the same as in the first embodiment.

【0073】容量傾斜補正部15は、その属する画素がゲート信号の終電端に近い程、その面積が小さくなるように形成されている。 [0073] capacitance inclined correcting unit 15, the belonging pixel closer to the last train end of the gate signal, and is formed so that its area is reduced. これにより、ゲート信号の終電端に近い画素程、その蓄積容量122の容量値Cstが小さくなる。 Thus, as the pixels close to the last train end of the gate signal, the capacitance value Cst of the storage capacitor 122 is reduced. その結果、(1)式から明らかなように、ゲート信号の終電端に近い画素程、突き抜け電圧Vtsが大きくなり、それによって、再充電電圧を補償することが可能になる。 As a result, as is clear from equation (1), as the pixels close to the last train end of the gate signal, punch-through voltage Vts is increased, which makes it possible to compensate for the recharging voltage.

【0074】また、指標D及び指標Bの値は、それぞれ、D=[Cof/(Clc+Cst+Cof)]×[(Lst+Lof) [0074] The value of the index D and the index B, respectively, D = [Cof / (Clc + Cst + Cof)] × [(Lst + Lof)
/Lof]という(5)式、及びB=Lst/Lofという(6)式導出におけるCst=一定という仮定から明らかなように蓄積容量122の容量値Cstの変化に応じて変化する。 / Lof] that (5), and B = Lst / called Lof (6) below vary depending Cst = change in the capacitance value Cst of the storage As is clear from the assumption that a volume 122 to the outlet. 従って、Lstの値もこのCstの変化に対応して、実施の形態1におけるDmin<D<Dmax、及びBmin<B<Bmax Therefore, the value of Lst is also in response to a change in the Cst, Dmin <D <Dmax in the first embodiment, and Bmin <B <Bmax
を満たすような値に設定されており、具体的には、図1 The value is set to that satisfies, specifically, FIG. 1
4(a),(b)に示すように、ゲート信号の終電端に近い画素程、Lstが小さくなっている。 4 (a), (b), the pixel nearer the last train end of the gate signal, Lst is small. これにより、容量傾斜補正を行った場合でも、フリッカレベルを許容範囲内に抑制することが可能となる。 Accordingly, even when a capacitance inclination correction, it is possible to suppress the flicker level within permissible limits.

【0075】尚、再充電電圧を補償するために、Cstに代えて、画素トランジスタのCof又はConについて容量傾斜補正をしてもよい。 [0075] In order to compensate for the recharging voltage, instead of Cst, may be a capacitance inclination correction for Cof or Con of the pixel transistor. この場合には、(1)式から明らかなように、ゲート信号の終電端に近い画素程、容量傾斜補正部の面積を大きくすればよい。 In this case, as it is apparent from equation (1), as the pixels close to the last train end of the gate signal, may be increased area of ​​the capacitor inclined correction unit. 一方、Lstは、前記と同様に、ゲート信号の終電端に近い画素程、小さくすればよい。 Meanwhile, Lst is similar to the above, as the pixel closer to the last train end of the gate signal, may be reduced. 実施の形態5 図15〜図20は本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 Embodiment 5 FIGS. 15 to 20 of the embodiment is a plan view showing the structure of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention. 図15〜図20において、図3と同一符号は同一又は相当する部分を示す。 In FIGS. 15 to 20, the same reference numerals as in FIG. 3 indicate the same or corresponding parts. なお、図15〜図20においては、図を見易くするため、蓄積容量122については蓄積容量形成用独立電極107のみを示し蓄積容量形成用画素電極を省略している。 Note that, in FIGS. 15 to 20 are for clarity of illustration, it is omitted storage capacitor forming pixel electrode shows only the storage capacitor forming independent electrode 107 for the storage capacitor 122. また、蓄積容量形成用独立電極 Also, the storage capacitor forming independent electrode
107を実線で示すとともにこれにハッチングを付している。 They are hatched in the same time showing a 107 by solid lines.

【0076】本実施の形態は、蓄積容量122を構成するパターンの、外周長Lstを従来例に比べて長くするための種々の平面形状を例示したものである。 [0076] This embodiment of the patterns constituting the storage capacitor 122, is an illustration of a variety of planar shapes for longer than the prior art outer peripheral length Lst.

【0077】Lstの値を長くする平面形状としては、図8に示す矩形の凹凸形状の他、図15に示すような鋸歯状、図16に示すようなH字状、図17に示すような環状、図18に示すようなミヤンダパターン、図19に示すような櫛型、図20に示すような穴あき形状などが有効である。 [0077] The planar shape to increase the value of Lst, other rectangular uneven shape shown in FIG. 8, a saw-tooth shape as shown in FIG. 15, as shown in FIG. 16, such H-shape, as shown in FIG. 17 cyclic, Mi Yanda pattern as shown in FIG. 18, the comb as shown in FIG. 19, etc. perforated shape as shown in FIG. 20 is effective. 特に、蓄積容量形成用独立電極107を図16 In particular, the storage capacitor forming independent electrode 107 FIG. 16
に示すようなH字状や図17に示すような環状に形成すると、これをブラックマトリクスと部分的にオーバラップさせることができることから、開口率を大きくすることができ、かつソースライン1に対する電界シールド効果が得られる。 When annularly formed as shown in H-shaped and 17 as shown in, this since it is possible to black matrix and partially overlap, it is possible to increase the aperture ratio, and an electric field to the source line 1 shielding effect can be obtained. 実施の形態6 図21は本発明の実施の形態6に係るアクティブマトリクス液晶表示素子の画素トランジスタの構成を示す図であって、(a)は平面図、(b)は(a)のXXIb−XXIb線断面図、図22は本発明の実施の形態6に係るアクティブマトリクス液晶表示素子の蓄積容量の構成を示す図であって、(a)は平面図、(b)は(a)のXXIIb−XXIIb線断面図、 Embodiment 6 Figure 21 embodiment is a diagram showing the structure of a pixel transistor of the active matrix liquid crystal display device according to a sixth embodiment of the present invention, (a) is a plan view, (b), is (a) XXIb- XXIb line cross-sectional view, FIG. 22 is a diagram showing a configuration of the storage capacity of the active matrix liquid crystal display device according to a sixth embodiment of the present invention, (a) is a plan view, XXIIb of (b) is (a) -XXIIb line cross section,
図23は従来例の画素トランジスタの構成を示す図であって、(a)は平面図、(b)は(a)のXXIIIb−XXIIIb線断面図、図24は従来例の蓄積容量の構成を示す図であって、(a)は平面図、(b)は(a)のXXIVb−XXIVb線断面図である。 Figure 23 is a diagram showing the structure of a pixel transistor in the conventional example, (a) is a plan view, a XXIIIb-XXIIIb line cross-sectional view, FIG. 24 is the storage capacity of conventional configuration of (b) is (a) a diagram showing, (a) shows the plan view, (b) a XXIVb-XXIVb line cross-sectional view of (a). なお、図21(a)、図22(a)、図23(a)、及び図24(a)では、ガラス基板上に積層形成される各膜のパターンのエッジを明確にするためにその各膜のパターンを透視的に描き、かつそれらを、線の種類を使い分けて描いている。 Incidentally, FIG. 21 (a), the FIG. 22 (a), the FIG. 23 (a), the and in FIG. 24 (a), the each of its in order to clarify the pattern edge of the film to be laminated on a glass substrate a pattern of film perspectively drawn, and they are drawn properly using the line type. また、図21(b)、図22(b)、図23 Further, FIG. 21 (b), the FIG. 22 (b), the 23
(b)、及び図24(b)では、各膜のパターンの輪郭を、それぞれ、図21(a)、図22(a)、図23(a)、及び図2 (B), and in FIG. 24 (b), the outline of the pattern of each layer, respectively, FIG. 21 (a), the FIG. 22 (a), the FIG. 23 (a), the and 2
4(a)に対応する線で描いている。 Are drawn in the corresponding line in 4 (a).

【0078】本実施の形態は、画素トランジスタのゲート電極-画素電極間容量及び蓄積容量をそれぞれ画するエッジを有するパターン数を必要最小限に限定したものである。 [0078] This embodiment, the gate electrode of the pixel transistor - is obtained by limiting to a minimum the number of patterns having edges demarcating between pixel electrode capacitance and the storage capacitor, respectively.

【0079】まず、画素トランジスタのゲート電極-画素電極間容量について説明する。 [0079] First, the gate electrode of the pixel transistor - described inter pixel electrode capacitance. 図23において、画素トランジスタ115が導通状態にある場合には、半導体134 23, when the pixel transistor 115 is conductive, the semiconductor 134
にチャネル領域が形成されてこの半導体134が導体として機能するため、この半導体134とゲート電極6とが導通時におけるゲート電極−画素電極間容量を実質的に構成する膜となる。 Since the semiconductor 134 channel region is formed to function as a conductor, and the semiconductor 134 and the gate electrode 6 and a gate electrode at the time of conduction - the film substantially constituting the inter-pixel electrode capacitance. そして、従来例では、この導通時におけるゲート電極−画素電極間容量の外周182の画素電極4に沿った部分182aを画するパターンのエッジが、ゲート電極6を構成する膜(ゲート電極膜)のパターンのエッジと半導体134を構成する半導体膜7a,7bのパターンのエッジとにより構成されている。 Then, in the conventional example, the gate electrode during the conduction - edge pattern demarcating a portion 182a along the pixel electrode 4 of the outer periphery 182 between the pixel electrode capacitance, film constituting the gate electrode 6 of the (gate electrode film) semiconductor film 7a that constitutes the pattern of the edge and the semiconductor 134 is constituted by the pattern of edge 7b.

【0080】これに対し、本実施の形態では、図21に示すように、画素トランジスタ115の画素電極4に沿った部分において、ゲート電極6の外周が半導体134の外周より内側に位置しているため、導通時におけるゲート電極−画素電極間容量の外周182の画素電極4に沿った部分182aを画するパターンのエッジが、ゲート電極6のパターンのエッジのみにより構成されている。 [0080] In contrast, in the present embodiment, as shown in FIG. 21, in section along the pixel electrode 4 of the pixel transistor 115, the outer periphery of the gate electrode 6 is located inside the outer periphery of the semiconductor 134 Therefore, the gate electrode at the time of conduction - edge pattern demarcating a portion 182a along the pixel electrode 4 of the outer periphery 182 between the pixel electrode capacitance is configured only by the pattern of the edges of the gate electrode 6.

【0081】次に、蓄積容量について説明する。 [0081] Next, a description will be given of the storage capacitor. 図23 Figure 23
及び図24を参照して、従来例では、平面視において、 And with reference to FIG. 24, in the conventional example, in a plan view,
蓄積容量形成用独立電極107が蓄積容量形成用画素電極1 Accumulation storage capacitor forming independent electrode 107 capacitor forming pixel electrode 1
31の外側に位置しているため、蓄積容量122の外周を画するパターンのエッジが、ゲート電極膜からなる蓄積容量形成用独立電極107と、ソースライン1を構成する膜(ドレイン電極膜)からなる蓄積容量形成用画素電極13 Since located outside the 31, the edge of the pattern demarcating the outer periphery of the storage capacitor 122, the storage capacitor forming independent electrode 107 formed of the gate electrode film, a film constituting the source line 1 (drain electrode film) comprising storage capacitor forming pixel electrode 13
1と、画素電極4との3つのパターンのエッジにより構成されている。 1, is constituted by the edge of the three patterns of the pixel electrode 4.

【0082】これに対し、本実施の形態では、図22に示すように、蓄積容量形成用独立電極107が蓄積容量形成用画素電極131の内側に位置しているため、蓄積容量1 [0082] In contrast, in this embodiment, since as shown in FIG. 22, the storage capacitor forming independent electrode 107 is located inside the storage capacitor forming pixel electrode 131, the storage capacitor 1
22の外周181を画するパターンのエッジが、ゲート電極膜からなる蓄積容量形成用独立電極107と、ドレイン電極膜からなる蓄積容量形成用画素電極131との2つのパターンのエッジにより構成されている。 Pattern edge demarcating the outer periphery 181 of 22, the storage capacitor forming independent electrode 107 formed of the gate electrode film, are formed by the edge of the two patterns of the storage capacitor forming pixel electrode 131 formed of the drain electrode film .

【0083】以上のように構成すると、ガラス基板110 [0083] With the configuration described above, the glass substrate 110
上に形成される各膜のパターン間における加工のばらつきによって、突き抜け電圧の変動が増大するのを抑制することができる。 Due to variations in processing between the pattern of the film formed above, variations in punch-through voltage can be inhibited from increase.

【0084】すなわち、画素トランジスタ115の導通時におけるゲート電極−画素電極間容量については半導体膜7a,7bのばらつき要因が排除され、蓄積容量122については画素電極4のばらつき要因が排除されている。 [0084] That is, the gate electrode at the time of conduction of the pixel transistor 115 - semiconductor film 7a for the pixel electrode capacitance, 7b variation factors is eliminated, the variation factors of the pixel electrode 4 is eliminated for the storage capacitor 122.

【0085】このように構成した場合、導通時及び非導通時の双方の場合におけるゲート電極−画素電極間容量 [0085] With such a configuration, the gate electrode in the case of both the conduction time and non-conductive when - the pixel electrode capacitance
123の外周182,183と、蓄積容量122の外周181とは、共に、ゲート電極膜とドレイン電極膜との2つの膜のパターンのエッジにより構成されるので、ここでさらに、蓄積容量122の外周181を構成するパターンのエッジのうち、ゲート電極膜からなるパターンのエッジEsgの長さと、ドレイン電極膜からなるパターンのエッジEsdの長さとの比を、ゲート電極−画素電極間容量の導通時における外周182を構成するパターンのエッジ及び非導通時における外周183を構成するパターンのエッジの総和のうち、ゲート電極膜からなるパターンのエッジEggの長さと、ドレイン電極膜からなるパターンのエッジEgdの長さとの比と等しくすることにより、(3)式から明らかなように、ゲート電極膜からなるパターンのエッジEs 123 and the outer periphery 182 and 183, and the outer periphery 181 of the storage capacitor 122, both because it is constituted by two patterns of the edges of the film between the gate electrode film and the drain electrode film, wherein further, the outer periphery 181 of the storage capacitor 122 among the edges of the patterns forming, the length of the pattern edge Esg consisting gate electrode film, the ratio of the length of the pattern of the edges Esd consisting drain electrode film, the gate electrode - periphery during conduction between the pixel electrode capacitance 182 of the sum of the edges of the patterns forming the outer periphery 183 at the pattern edges and non-conducting which constitutes a pattern edge Egg consisting gate electrode film and the length of the pattern composed of the drain electrode film edge Egd the length by equalizing the ratio, (3) as apparent from the equation, the pattern consisting of the gate electrode film edge Es
g,Egg同士、及びドレイン電極膜からなるパターンのエッジEsd,Egd同士で、それぞれ、突き抜け電圧Vtsに対するパターン寸法のばらつきの影響をなくすことができる。 g, Egg each other, and edge Esd of the pattern composed of the drain electrode film, with each other EGD, respectively, it is possible to eliminate the influence of variations in the pattern dimensions for punch-through voltage Vts. その結果、さらにフリッカレベルを低く抑制することができる。 As a result, it is possible to suppress further the flicker level low. なお、図22において、Lstを実施の形態1と同様に長くしてもよいことは言うまでもない。 Incidentally, in FIG. 22, it may also be similarly long as the first embodiment Lst course. 実施の形態7 本発明の実施の形態7は、突き抜け電圧のばらつきをソース信号又はゲート信号によってキャンセルするアクティブマトリクス液晶表示装置を例示したものである。 Embodiment 7 Embodiment 7 invention embodiment is a variation of the penetration voltage exemplifies the active matrix liquid crystal display device to cancel the source signal or gate signal.

【0086】図25は突き抜け電圧とαとの関係を示すグラフ、図26は突き抜け電圧と(Vgh-Vgl)との関係を示すグラフである。 [0086] Figure 25 is a graph showing the relationship of graphs showing the relationship between the voltage and the α penetration, Figure 26 is punch-through voltage and a (Vgh-Vgl).

【0087】本発明の実施の形態の冒頭で述べたように、ゲートオン電圧をVgh、ゲートオフ電圧をVgl、画素トランジスタの閾値電圧値をVt、ソース信号のセンタ電圧値をVsc、α=Vgh−(Vsc+Vt)、β=(Vsc+ [0087] As mentioned in the introduction embodiment of the present invention, Vgh to the gate-on voltage, Vgl a gate-off voltage, Vt the threshold voltage value of the pixel transistor, a center voltage value of the source signal Vsc, α = Vgh- ( Vsc + Vt), β = (Vsc +
Vt)−Vgl、τ=β/αとすると、突き抜け電圧Vtsは近似的に、Vts=[(Con+τ・Cof)/(Clc+Cst+Co Vt) -Vgl, When τ = β / α, punch-through voltage Vts is an approximation, Vts = [(Con + τ · Cof) / (Clc + Cst + Co
f)]・αと表せる。 f)] · α and expressed.

【0088】これにより、突き抜け電圧Vtsは、αに比例することがわかる。 [0088] As a result, the punch-through voltage Vts is found to be proportional to α. また、容量値Con、Cof、及びC The capacitance value Con, Cof, and C
stのばらつきに対し、(Con+τ・Cof)/(Clc+Cst+ To variations in st, (Con + τ · Cof) / (Clc + Cst +
Cof)が一定となるように各容量を構成することによって突き抜け電圧Vtsを一定にできる。 Cof) can voltage Vts at a constant penetration by configuring each capacitor to be constant. しかし、各容量のばらつきによる、(Con+τ・Cof)/(Clc+Cst+Co However, due to variations in the volume, (Con + τ · Cof) / (Clc + Cst + Co
f)のばらつきが、画面内において、特定の傾向を有することが予め想定できる場合においては、その傾向をキャンセルできるように、Vsc、あるいはVgh、Vglを、マトリクス状に形成された画素の各行又は各列に対して独立に設定しても、突き抜け電圧Vtsを一定にすることが可能となる。 Variations in f) is, in the screen, in a case where it has a certain tendency can be previously assumed, so that it can cancel the tendency, Vsc, or Vgh, the Vgl, each row of pixels formed in a matrix shape or be set independently for each column, penetration becomes possible to make the voltage Vts to be constant. 前記突き抜け電圧の式において、αとβの値は、ほぼ等しい値になる場合があるので、その場合は、さらに近似して、Vts=[(Con+Cof)/(Clc+C In the formula of the punch-through voltage, the value of α and β is, because it may be substantially equal, in that case, further approximation, Vts = [(Con + Cof) / (Clc + C
st+Cof)]・αと表せる。 st + Cof)] · α and expressed. この場合は近似度は下がるが、容量比の項に電圧パラメータが入らないために、突き抜け電圧を補正する際にその設定が容易になるという利点を有する。 In this case, it decreases the degree of approximation, but for no voltage parameters entered in the section of volume ratio has the advantage that the setting is facilitated when correcting the penetration voltage. さらに、Conを考慮しないものとしてさらに近似して、Vts=[Cof/(Clc+Cst+Cof)]・(V Moreover, further approximated as not considering Con, Vts = [Cof / (Clc + Cst + Cof)] · (V
gh−Vgl)とも表せる。 gh-Vgl) and expressed as well. 図26に示すとおり、この場合は、突き抜け電圧Vtsは、(Vgh-Vgl)に比例することがわかる。 As shown in FIG. 26, in this case, punch-through voltage Vts is found to be proportional to (Vgh-Vgl). この場合、近似度がさらに下がり、またソース電位によって突き抜け電圧を補正できないので、画面の横方向(ゲートラインに沿った方向)のばらつきが補正できなくなるという欠点を有するが、Vt値、及びそのばらつきを考慮する必要がなくなるので、補正の設定が容易になるという利点を有する。 In this case, the degree of approximation is further lowered, also can not be corrected penetration voltage by the source potential, but have the disadvantage that variations in the horizontal direction of the screen (the direction along the gate line) can not be corrected, Vt value, and the variation it is unnecessary to consider the has the advantage that setting of the correction is facilitated.

【0089】図27は本発明の実施の形態に係るアクティブマトリクス液晶表示装置の概略の構成を示すブロック図である。 [0089] Figure 27 is a block diagram showing the schematic structure of an active matrix liquid crystal display device according to the embodiment of the present invention. 図27において図1と同一符号は同一又は相当する部分を示す。 27 1 designate the same or corresponding parts. 本実施の形態のアクティブマトリクス液晶表示装置200では、以上に述べたようなゲート信号及びソース信号を、ゲートドライバ201及びソースドライバ202が、それぞれ、ゲートライン5及びソースライン1に出力するよう構成されている。 In the active matrix liquid crystal display device 200 of this embodiment, a gate signal and a source signal such as described above, the gate driver 201 and the source driver 202, respectively, configured to output to the gate lines 5 and the source line 1 ing. これにより、 As a result,
以上に述べた効果を得ることができる。 It is possible to obtain the effect mentioned above. なお、図27では、アクティブマトリクス液晶表示素子100に表示用の光を供給する照明装置が示されていない。 In FIG. 27, not lighting device for supplying light for display in the active matrix liquid crystal display device 100 is shown.

【0090】なお、前記実施の形態1〜6では、蓄積容量を独立容量線に接続された独立容量電極(蓄積容量形成用独立電極)と画素電極(蓄積容量形成用画素電極) [0090] In the first to sixth of the embodiment, connected to an independent capacitor electrode (storage capacitor forming independent electrode) of the storage capacitor independent capacitance line and the pixel electrode (storage capacitor forming pixel electrode)
との間に形成したが、これを前段ゲートラインと画素電極との間に形成してもよい。 It was formed between, which may be formed between the previous gate line and the pixel electrode.

【0091】 [0091]

【発明の効果】本発明は、以上に説明したような形態で実施され、フリッカを低減することが可能なアクティブマトリクス液晶表示素子及びアクティブマトリクス液晶表示装置を提供できるという効果を奏する。 The present invention according to the present invention is carried out in the form as described above, an effect that it provides an active matrix liquid crystal display device and an active matrix liquid crystal display device which can reduce the flicker.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るアクティブマトリクス液晶表示素子の構成を示す図であって、(a)は概略の全体構成を模式的に示す断面図、(b)は画素の等価回路を示す回路図である。 [1] A diagram showing a configuration of an active matrix liquid crystal display device according to the present invention, (a) is a cross-sectional view schematically showing the overall schematic structure of, (b) is a circuit diagram showing an equivalent circuit of a pixel it is.

【図2】ある容量の容量値の設計値からの変動量とその容量を構成するパターンの設計値からの変動量との関係を示す模式図である。 Is a schematic diagram showing the relationship of FIG. 2 is the amount of variation from the design value of the capacitance value of the capacitor and the amount of variation from the design value of the pattern constituting the capacitor.

【図3】本発明の実施の形態1に係るアクティブマトリクス液晶表示素子のアレイ基板における画素の構成を示す平面図である。 3 is a plan view showing the structure of a pixel in the array substrate of an active matrix liquid crystal display device according to the first embodiment of the present invention.

【図4】指標DとDCオフセットとの関係を示すグラフである。 4 is a graph showing the relationship between the index D and the DC offset.

【図5】指標BとDCオフセットとの関係を示すグラフである。 5 is a graph showing the relationship between the index B and the DC offset.

【図6】DCオフセットに関連する主なパラメータの最大値、最適値、及び最小値を示す表であって、(a)はCs [6] the maximum value of the main parameters associated with the DC offset, a table showing the optimum value, and the minimum value, (a) represents Cs
t/Clcが0.5の場合を示す表、(b)はCst/Clcが1.0(基準値)の場合を示す表、(c)はCst/Clcが1.5の場合を示す表である。 Table showing the table, in the case of (b) is a table Cst / Clc indicates a case 1.0 (reference value), is (c) is Cst / Clc 1.5 showing the case t / Clc is 0.5 it is.

【図7】図6のパラメータを算出するためのパラメータを示す表であって、(a)は設計パラメータの仮定値を主に示す表、(b)は計算過程で算出されるパラメータを主に示す表である。 [7] A table showing parameters for calculating the parameters of FIG. 6, (a) a table showing mainly the assumed value of the design parameters, (b) is mainly the parameters calculated in the calculation process it is a table showing.

【図8】図6(b)の表のフリッカ抑制における最適値の場合の蓄積容量の構成を示す平面図である。 8 is a plan view showing the configuration of the storage capacitor when the optimum values ​​of flicker suppression in the table of FIG. 6 (b).

【図9】図8のIX−IX線断面図である。 9 is a sectional view taken along line IX-IX of Figure 8.

【図10】図6(b)の表のフリッカ抑制における最小値の場合の蓄積容量の構成を示す平面図である。 10 is a plan view showing the configuration of the storage capacitor when the minimum value in the table of flicker suppression in FIG. 6 (b).

【図11】図6(b)の表のフリッカ抑制における最大値の場合の蓄積容量の構成を示す平面図である。 11 is a plan view showing the configuration of the storage capacitor when the maximum value in the flicker suppression in the table of FIG. 6 (b).

【図12】従来の蓄積容量の構成を示す平面図である。 12 is a plan view showing a configuration of a conventional storage capacitor.

【図13】本発明の実施の形態3に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 13 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a third embodiment of the present invention.

【図14】本発明の実施の形態4に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図であって、(a)はゲート信号の終電端に近い画素の構成を示す図、(b)はゲート信号の給電端に近い画素の構成を示す図である。 [Figure 14] A plan view showing the structure of a pixel of an active matrix liquid crystal display device according to a fourth embodiment of the present invention, (a) is a diagram showing the structure of a pixel near the last train end of the gate signals, (b ) is a diagram showing the structure of a pixel near the feeding end of the gate signal.

【図15】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 Is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention; FIG.

【図16】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 16 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention.

【図17】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 17 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention.

【図18】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 18 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention.

【図19】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 19 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention.

【図20】本発明の実施の形態5に係るアクティブマトリクス液晶表示素子の画素の構成を示す平面図である。 20 is a plan view showing a configuration of a pixel of an active matrix liquid crystal display device according to a fifth embodiment of the present invention.

【図21】本発明の実施の形態6に係るアクティブマトリクス液晶表示素子の画素トランジスタの構成を示す図であって、(a)は平面図、(b)は(a)のXXIb−XXIb線断面図、である。 [Figure 21] A diagram showing the structure of a pixel transistor of the active matrix liquid crystal display device according to a sixth embodiment of the present invention, (a) is a plan view, (b) XXIb-XXIb line cross section of (a) Figure, is.

【図22】本発明の実施の形態6に係るアクティブマトリクス液晶表示素子の蓄積容量の構成を示す図であって、(a)は平面図、(b)は(a)のXXIIb−XXIIb線断面図、 [Figure 22] A diagram showing a configuration of the storage capacity of the active matrix liquid crystal display device according to a sixth embodiment of the present invention, (a) is a plan view, (b) XXIIb-XXIIb line cross section of (a) Figure,

【図23】従来例の画素トランジスタの構成を示す図であって、(a)は平面図、(b)は(a)のXXIIIb−XXIIIb線断面図 [Figure 23] A diagram showing a configuration of a conventional pixel transistor, (a) shows the plan view, (b) XXIIIb-XXIIIb line cross-sectional view of (a)

【図24】従来例の蓄積容量の構成を示す図であって、 [Figure 24] A diagram showing a configuration of the storage capacitor of the conventional example,
(a)は平面図、(b)は(a)のXXIVb−XXIVb線断面図 (A) is a plan view, (b) XXIVb-XXIVb line cross-sectional view of (a)

【図25】突き抜け電圧とαとの関係を示すグラフである。 Figure 25 is a graph showing the relationship between the voltage and α penetration.

【図26】突き抜け電圧と(Vgh-Vgl)との関係を示すグラフである。 Is a graph showing the relationship between FIG. 26 punch-through voltage and a (Vgh-Vgl).

【図27】本発明の実施の形態7に係るアクティブマトリクス液晶表示装置の概略の構成を示すブロック図である。 FIG. 27 is a block diagram showing the schematic structure of an active matrix liquid crystal display device according to a seventh embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 ソースライン 2 ソース電極 3 ドレイン電極 4 画素電極 5 ゲートライン 6 ゲート電極 7a シリコン膜(ノンドープ層) 7a シリコン膜(n+ドープ層) 8 パッシベーション用絶縁膜 9 コンタクトホール 11 ゲート絶縁膜 12 蓄積容量形成用独立電極 13 蓄積容量形成用画素電極 14 反射電極 15 蓄積容量補正パターン 16 DCオフセット−指標D曲線 17 DCオフセット許容限ライン 18 DCオフセット−指標B曲線 100 アクティブ液晶表示素子 101 対向基板 102 アレイ基板 103 液晶層 104,105 偏光板 106 対向電極 107 蓄積容量形成用独立電極(独立容量電極) 108 ガラス基板 109 アレイ層 110 アレイ用ガラス基板 111 画素 115 画素トランジスタ 118 独立容量線 121 液晶容量 122 蓄積容量 123 ゲート電極−画素電極間容量 131 蓄積容量形成用画素電極 131a 蓄 1 source line 2 source electrode 3 drain electrode 4 pixel electrode 5 gate lines 6 gate electrode 7a silicon film (undoped layer) 7a silicon film (n + doped layer) 8 for passivation insulating film 9 contact hole 11 gate insulating film 12 for the storage capacitance formed independent electrodes 13 storage capacitor forming pixel electrode 14 reflection electrode 15 storage capacity correction pattern 16 DC offset - index D curve 17 DC offset tolerance limit line 18 DC offset - index B curve 100 active liquid crystal display element 101 opposite substrate 102 array substrate 103 liquid layers 104, 105 polarizing plate 106 opposite electrode 107 storage capacitor forming independent electrode (independent capacitor electrode) 108 glass substrate 109 array layer 110 a glass substrate for an array 111 of pixels 115 pixel transistor 118 independent capacitance line 121 liquid crystal capacitor 122 the storage capacitor 123 gate electrode - pixel interelectrode capacitance 131 storage capacitor forming pixel electrode 131a 蓄 積容量形成用画素電極の蓄積容量形成用独立電極より大きい部分の面積 132 コンタクトホール 134 半導体 181 蓄積容量の外周 182 導通時におけるゲート電極−画素電極間容量の外周 182a 導通時におけるゲート電極−画素電極間容量の外周の画素電極に沿った部分 183 非導通時におけるゲート電極−画素電極間容量の外周 200 アクティブマトリクス液晶表示装置 201 ゲートドライバ 202 ソースドライバ Bmax 指標Dの最大値 Bmin 指標Dの最小値 Bopt 指標Dの最適値 Cgd ゲート電極−画素電極間容量の容量値 Clc 液晶容量の容量値 Cp ある容量 Cst 蓄積容量の容量値 Dmax 指標Dの最大値 Dmin 指標Dの最小値 Egd,Esd ドレイン電極膜からなるパターンのエッジ Egg,Esg ゲート電極膜からなるパターンのエッジ L ある容量の外周長 Vcnt 対向電極 The gate electrode of the storage capacitor forming independent electrode larger moiety area 132 contact hole 134 semiconductor 181 periphery 182 during conduction of the storage capacity of the product capacitance forming pixel electrode - the gate electrode at the outer periphery 182a conduction between the pixel electrode capacitance - pixel electrode the gate electrode in the portion 183 non-conductive when in line with the pixel electrode of the outer periphery of the capacitance between - the minimum value of the maximum value Bmin index D of the outer 200 active matrix liquid crystal display device 201 gate driver 202 source driver Bmax index D between the pixel electrode capacitance Bopt optimum Cgd gate electrode of the indicators D - minimum Egd maximum value Dmin index D of the capacitance value Dmax index D of the capacitance value Cp is the capacitance Cst storage capacitance of the capacitance value Clc liquid crystal capacitance between the pixel electrode capacitance, the Esd drain electrode film consisting pattern edges Egg, Esg gate electrode made of film pattern periphery length Vcnt counter electrode of the capacitor with the edge L of 電位 Vind 独立容量電極の電位 Vgh ゲートオン電圧 Vgl ゲートオフ電圧 ΔW パターン面積変動量 Potential Vgh gate-on voltage Vgl off voltage ΔW pattern area variation of potential Vind independent capacitor electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 雅典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 熊川 克彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 2H092 GA11 GA12 GA13 GA21 JA03 JA05 JA24 JB61 JB62 JB64 JB65 JB66 KA21 KB11 NA01 5C094 AA03 AA05 AA14 AA48 AA55 BA03 BA43 CA19 DA13 DB01 DB04 EA04 EA10 FA01 JA01 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Masanori Kimura Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in the (72) inventor Katsuhiko Kumakawa Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in industry Co., Ltd. F term (reference) 2H092 GA11 GA12 GA13 GA21 JA03 JA05 JA24 JB61 JB62 JB64 JB65 JB66 KA21 KB11 NA01 5C094 AA03 AA05 AA14 AA48 AA55 BA03 BA43 CA19 DA13 DB01 DB04 EA04 EA10 FA01 JA01

Claims (22)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、 前記蓄積容量の外周をLst、前記画素トランジスタの前記ゲート電極と 1. A plurality of source lines for transmitting an image signal, a plurality of gate lines for transmitting gate signals are arranged so as to intersect the plurality of source lines in a plan view, the plurality of sources to intersect each other a plurality of pixels constituting the image display surface is defined by said a line plurality of gate lines, a pixel electrode arranged for each of the pixels, and a counter electrode facing each other across the pixel electrode and the liquid crystal layer, wherein a storage capacitor for holding a voltage applied between the counter electrode and the pixel electrode, the source electrode, the drain electrode, and gate electrode respectively the source line, the pixel electrode, and is connected to the gate lines wherein and a pixel transistor which is turned on and off by the gate signal, the outer periphery of the storage capacitor Lst, and the gate electrode of the pixel transistor 前記画素電極との間の容量であるゲート電極−画素電極間容量の外周をLgdとするとき、B=L The gate electrode is a capacitance between the pixel electrode - when the Lgd the outer periphery between the pixel electrode capacitance, B = L
    st/Lgdで定義される指標Bが7以上であるアクティブマトリクス液晶表示素子。 st / index B as defined in Lgd is 7 or more active matrix liquid crystal display device.
  2. 【請求項2】 前記指標Bが略11以上略37以下である請求項1記載のアクティブマトリクス液晶表示素子。 2. An active matrix liquid crystal display device of the index B is claim 1, wherein at substantially 11 or more substantially 37 or less.
  3. 【請求項3】 前記Lgdとして、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の外周として定義されるLofを用い、前記指標BがB=L As claimed in claim 3 wherein said Lgd, the gate electrode in the non-conduction of the pixel transistor - with Lof defined as the outer periphery between the pixel electrode capacitance, the index B is B = L
    st/Lofで定義される請求項1記載のアクティブマトリクス液晶表示素子。 Active matrix liquid crystal display device according to claim 1, which is defined by st / Lof.
  4. 【請求項4】 前記Lgdとして、前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の外周として定義されるLonを用い、前記指標BがB=Lst As claimed in claim 4 wherein said Lgd, the gate electrode at the time of conduction of the pixel transistor - with Lon defined as the outer periphery between the pixel electrode capacitance, the index B is B = Lst
    /Lonで定義される請求項1記載のアクティブマトリクス液晶表示素子。 / Active matrix liquid crystal display device according to claim 1, which is defined by Lon.
  5. 【請求項5】 画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、 前記液晶層を挟む前記画素電極と前記対向電極との間の容量値をClc、 A plurality of source lines for transferring 5. An image signal, a plurality of gate lines for transferring disposed a gate signal so as to intersect the plurality of source lines in a plan view, the plurality of sources to intersect each other a plurality of pixels constituting the image display surface is defined by said a line plurality of gate lines, a pixel electrode arranged for each of the pixels, and a counter electrode facing each other across the pixel electrode and the liquid crystal layer, wherein a storage capacitor for holding a voltage applied between the counter electrode and the pixel electrode, the source electrode, the drain electrode, and gate electrode respectively the source line, the pixel electrode, and is connected to the gate lines wherein and a pixel transistor which is turned on and off by the gate signal, Clc the capacitance value between the pixel electrode and the counter electrode sandwiching the liquid crystal layer, 前記蓄積容量の容量値をCst、前記画素トランジスタの非導通時における前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値をCof、前記蓄積容量の外周をLst、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の外周をLofとするとき、 D=[Cof/(Clc+Cst+Cof)]×[(Lst+Lof)/Lo Capacitance value Cst of the storage capacitor, the gate electrode is a capacitance between the gate electrode and the pixel electrode during the non-conduction of the pixel transistor - Cof the capacitance value between the pixel electrode capacitance, the outer periphery of the storage capacitor lst, the gate electrode in the non-conduction of the pixel transistor - when the Lof the outer periphery between the pixel electrode capacitance, D = [Cof / (Clc + Cst + Cof)] × [(lst + Lof) / Lo
    f]で定義される指標Dが略0.6以上略1.5以下であるアクティブマトリクス液晶表示素子。 Active matrix liquid crystal display device index D defined by f] is approximately 1.5 or less approximately 0.6 or more.
  6. 【請求項6】 画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、 前記液晶層を挟む前記画素電極と前記対向電極との間の容量値をClc、 A plurality of source lines for transferring 6. image signals, a plurality of gate lines for transferring disposed a gate signal so as to intersect the plurality of source lines in a plan view, the plurality of sources to intersect each other a plurality of pixels constituting the image display surface is defined by said a line plurality of gate lines, a pixel electrode arranged for each of the pixels, and a counter electrode facing each other across the pixel electrode and the liquid crystal layer, wherein a storage capacitor for holding a voltage applied between the counter electrode and the pixel electrode, the source electrode, the drain electrode, and gate electrode respectively the source line, the pixel electrode, and is connected to the gate lines wherein and a pixel transistor which is turned on and off by the gate signal, Clc the capacitance value between the pixel electrode and the counter electrode sandwiching the liquid crystal layer, 前記蓄積容量の容量値をCst、前記画素トランジスタの導通時における前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値をCon、前記蓄積容量の外周をLst、前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の外周をLonとするとき、 D=[Con/(Clc+Cst+Con)]×[(Lst+Lon)/Lo The storage capacity of the capacitance value Cst, the gate electrode is a capacitance between the gate electrode and the pixel electrode during the conduction of the pixel transistor - Con a capacitance value between the pixel electrode capacitance, Lst an outer periphery of the storage capacitor , the gate electrode during conduction of the pixel transistor - when the Lon the outer periphery between the pixel electrode capacitance, D = [Con / (Clc + Cst + Con)] × [(Lst + Lon) / Lo
    n]で定義される指標Dが略0.6以上略1.5以下であるアクティブマトリクス液晶表示素子。 Active matrix liquid crystal display device index D defined by n] is approximately 1.5 or less approximately 0.6 or more.
  7. 【請求項7】 前記画素電極が反射膜で構成された反射型の液晶表示素子からなる請求項1記載のアクティブマトリクス液晶表示素子。 7. The active matrix liquid crystal display device according to claim 1, wherein said pixel electrode is composed of a liquid crystal display device of the reflective type composed of a reflective film.
  8. 【請求項8】 前記画像表示面の前記ゲートラインに沿った方向における位置に応じて前記蓄積容量の容量値及び前記ゲート電極−画素電極間容量の容量値の少なくともいずれかが設定され、該設定に応じて前記指標Bが設定されてなる請求項1記載のアクティブマトリクス液晶表示素子。 8. A capacitance value and the gate electrode of the storage capacitor in accordance with the position in the direction along the gate lines of the image display surface - at least one of the capacitance value between the pixel electrode capacitor is set, the setting active matrix liquid crystal display device according to claim 1, wherein the index B is set according to.
  9. 【請求項9】 平面視において、前記蓄積容量を構成する少なくとも1つの電極の外周の少なくとも一部が、矩形の凹凸形状を有してなる請求項1記載のアクティブマトリクス液晶表示素子。 9. A plan view, at least a portion of the outer periphery of the at least one electrode constituting the storage capacitor, an active matrix liquid crystal display device of comprising a rectangular irregularities claim 1.
  10. 【請求項10】 平面視において、前記蓄積容量を構成する少なくとも1つの電極の外周の少なくとも一部が、 10. A plan view, at least a part of the outer periphery of the at least one electrode constituting the storage capacitor,
    鋸歯形状を有してなる請求項1記載のアクティブマトリクス液晶表示素子。 Active matrix liquid crystal display device according to claim 1, comprising a sawtooth.
  11. 【請求項11】 平面視において、前記蓄積容量を構成する少なくとも1つの電極がH字形状を有してなる請求項1記載のアクティブマトリクス液晶表示素子。 11. A plan view, the active matrix liquid crystal display device according to claim 1, wherein the at least one electrode constituting the storage capacitor is a H-shape.
  12. 【請求項12】 平面視において、前記蓄積容量を構成する少なくとも1つの電極が環状である請求項1記載のアクティブマトリクス液晶表示素子。 12. A plan view, the active matrix liquid crystal display device according to claim 1, wherein at least one of the electrodes constituting the storage capacitor is annular.
  13. 【請求項13】 平面視において、前記蓄積容量を構成する少なくとも1つの電極がミヤンダ状である請求項1 13. A plan view, claim 1, wherein at least one of the electrodes constituting the storage capacitor is Miyanda shape
    記載のアクティブマトリクス液晶表示素子。 Active matrix liquid crystal display device as claimed.
  14. 【請求項14】 平面視において、前記蓄積容量を構成する少なくとも1つの電極が櫛形である請求項1記載のアクティブマトリクス液晶表示素子。 14. A plan view, the active matrix liquid crystal display device according to claim 1, wherein at least one of the electrodes constituting the storage capacitor is comb.
  15. 【請求項15】 平面視において、前記蓄積容量を構成する少なくとも1つの電極が穴を有してなる請求項1記載のアクティブマトリクス液晶表示素子。 15. A plan view, the active matrix liquid crystal display device according to claim 1, wherein the at least one electrode constituting the storage capacitor is a hole.
  16. 【請求項16】 平面視において、前記画素トランジスタが前記画素の隅部に配設され、前記画素電極が該画素トランジスタとの間に隙間を有して該画素の大部分を占めるように配設され、前記画素トランジスタの前記画素電極に沿った部分において前記ゲート電極の外周がチャネル形成用半導体の外周より内側に位置してなる請求項1記載のアクティブマトリクス液晶表示素子。 16. A plan view, the pixel transistor is arranged in a corner portion of the pixel, arranged so that the pixel electrode occupies a large portion of the pixel with a gap between the pixel transistor is, active matrix liquid crystal display device of the periphery of the gate electrode in the portion along the pixel electrode is located inside the outer periphery of the semiconductor for forming the channel according to claim 1, wherein the pixel transistor.
  17. 【請求項17】 前記蓄積容量が、画素電極に接続された蓄積容量形成用画素電極と、独立容量線に接続され前記蓄積容量形成用画素電極と絶縁層を挟んで対向する蓄積容量形成用独立電極との間に形成され、平面視において、前記蓄積容量形成用画素電極の外周の少なくとも一部が前記蓄積容量形成用独立電極の外周より内側に位置してなる請求項1記載のアクティブマトリクス液晶表示素子。 17. The storage capacitor, the storage capacitor and forming the pixel electrode, Freestanding storage capacitor formation is connected to an independent capacitance line facing each other across the storage capacitor forming pixel electrode and an insulating layer which is connected to the pixel electrode is formed between the electrodes, in a plan view, the storage capacitor at least a portion of the outer periphery of the forming pixel electrode is positioned inwardly from the outer periphery of the storage capacitor forming independent electrode according to claim 1 active matrix liquid crystal according display element.
  18. 【請求項18】 前記蓄積容量の外周を構成するパターンのエッジのうち、前記ゲート電極を構成する膜からなるパターンのエッジの長さと前記ドレイン電極を構成する膜からなるパターンのエッジの長さとの比が、前記ゲート電極−画素電極間容量の前記画素トランジスタの導通時における外周を構成するパターンのエッジ及び非導通時における外周を構成するパターンのエッジの総和のうち、前記ゲート電極を構成する膜からなるパターンのエッジの長さと前記ドレイン電極を構成する膜からなるパターンのエッジの長さとの比と等しい請求項1記載のアクティブマトリクス液晶表示素子。 18. Among the edges of the patterns forming the outer periphery of the storage capacitor, and the length of the edge of the pattern made of the film forming the length and the drain electrode of the edges of a pattern composed of a film of the gate electrode ratio, the gate electrode - of the sum of the patterns that constitute the periphery at the time of pattern edges and non-conducting which constitutes the outer periphery at the time of conduction of the pixel transistor between the pixel electrodes capacitor edge, film forming the gate electrode the active matrix ratio equal claim 1 wherein the composed pattern edges and lengths of the edges of the pattern made of the film of the drain electrode of a liquid crystal display device.
  19. 【請求項19】 画像信号を伝達する複数のソースラインと、平面視において前記複数のソースラインに交差するように配設されゲート信号を伝達する複数のゲートラインと、互いに交差する前記複数のソースラインと前記複数のゲートラインとによって区画され画像表示面を構成する複数の画素と、前記画素毎に配設された画素電極と、前記画素電極と液晶層を挟んで対向する対向電極と、前記画素電極と前記対向電極との間に印加される電圧を保持するための蓄積容量と、ソース電極、ドレイン電極、及びゲート電極がそれぞれ前記ソースライン、前記画素電極、及び前記ゲートラインに接続され前記ゲート信号によってオン及びオフされる画素トランジスタとを備え、 少なくとも前記ゲート信号の前記画素トランジスタをオン及びオフ A plurality of source lines for transferring 19. An image signal, a plurality of gate lines for transferring disposed a gate signal so as to intersect the plurality of source lines in a plan view, the plurality of sources to intersect each other a plurality of pixels constituting the image display surface is defined by said a line plurality of gate lines, a pixel electrode arranged for each of the pixels, and a counter electrode facing each other across the pixel electrode and the liquid crystal layer, wherein a storage capacitor for holding a voltage applied between the counter electrode and the pixel electrode, the source electrode, the drain electrode, and gate electrode respectively the source line, the pixel electrode, and is connected to the gate lines wherein and a pixel transistor which is turned on and off by the gate signal, on and off the pixel transistors of at least said gate signal せる電圧が、前記液晶層を挟む前記画素電極と前記対向電極との間の容量である液晶容量の容量値、前記蓄積容量の容量値、及び前記画素トランジスタの前記ゲート電極と前記画素電極との間の容量であるゲート電極−画素電極間容量の容量値の少なくともいずれかの前記画像表示面内における分布に応じた値に設定されてなるアクティブマトリクス液晶表示装置。 Voltage to the capacitance value of the liquid crystal capacitance is the capacitance between the pixel electrode and the counter electrode sandwiching the liquid crystal layer, the capacitance value of the storage capacitor, and the gate electrode and the pixel electrode of the pixel transistor the gate electrode is a capacitance between - an active matrix liquid crystal display device in which is set to a value corresponding to the distribution of at least one of said image display plane of the capacitance value between the pixel electrode capacitance.
  20. 【請求項20】 さらに前記ソース信号のセンタ電圧が、前記液晶容量、前記蓄積容量、及び前記ゲート電極−画素電極間容量の容量値の少なくともいずれかの前記画像表示面内における分布に応じた値に設定されてなる請求項19記載のアクティブマトリクス液晶表示装置。 Center voltage 20. Further, the source signal, the liquid crystal capacitance, the storage capacitance, and the gate electrode - value according to the distribution of at least one of said image display plane of the capacitance value between the pixel electrode capacitance active matrix liquid crystal display device of the set comprising claim 19 in.
  21. 【請求項21】 前記液晶容量の容量値をClc、前記蓄積容量の値をCst、前記画素トランジスタの非導通時における前記ゲート電極−画素電極間容量の容量値をCo 21. Clc the capacitance value of the liquid crystal capacitor, the value of Cst of the storage capacitor, the gate electrode in the non-conduction of the pixel transistor - the capacitance value between the pixel electrode capacitance Co
    f、前記画素トランジスタの導通時における前記ゲート電極−画素電極間容量の容量値をCon、前記ゲー信号の前記画素トランジスタをオンさせる電圧値及びオフさせる電圧値をそれぞれVgh及びVgl、前記画素トランジスタの閾値電圧値をVt、前記ソース信号のセンタ電圧値をVsc、α=Vgh−(Vsc+Vt)、β=(Vsc+Vt)−V f, the pixel transistor the gate electrode at the time of conduction - Con a capacitance value between the pixel electrode capacitance, the voltage value to turn on the pixel transistor of the gate signal and a voltage value to be off respectively Vgh and Vgl, of the pixel transistor Vt the threshold voltage value, Vsc a center voltage value of the source signal, α = Vgh- (Vsc + Vt), β = (Vsc + Vt) -V
    gl、τ=β/αとするとき、少なくとも前記ゲート信号の前記画素トランジスタをオン及びオフさせる電圧値が、[(Con+τ・Cof)/(Clc+Cst+Cof)]×αなる式に基づいて設定されてなる請求項19記載のアクティブマトリクス液晶表示装置。 gl, when the tau = beta / alpha, the voltage value for turning on and off the pixel transistors of at least said gate signal becomes set on the basis of [(Con + τ · Cof) / (Clc + Cst + Cof)] × α becomes formula active matrix liquid crystal display device according to claim 19, wherein.
  22. 【請求項22】 前記ゲート信号の前記画素トランジスタをオン及びオフさせる電圧値が、[Cof/(Clc+Cst 22. A voltage value that turns on and off the pixel transistors of the gate signal, [Cof / (Clc + Cst
    +Cof)]×(Vgh−Vgl)なる式に基づいて設定されてなる請求項19記載のアクティブマトリクス液晶表示装置。 + Cof)] × (Vgh-Vgl) comprising an active matrix liquid crystal display device according to claim 19 comprising set based on Equation.
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* Cited by examiner, † Cited by third party
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WO2014038501A1 (en) * 2012-09-07 2014-03-13 シャープ株式会社 Active matrix substrate and production method
JP2018072836A (en) * 2008-05-16 2018-05-10 株式会社半導体エネルギー研究所 Semiconductor device

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