JP2002290215A - オフセット付コンパレータ - Google Patents
オフセット付コンパレータInfo
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Abstract
(57)【要約】
【課題】 基準電圧に対し、検出電圧に意図的にオフセ
ット電圧をもたせたコンパレータの提供。 【解決手段】 コンパレータを構成する複数のN-chMOS
トランジスタの(W/L)サイズを適当に与えることにより
コンパレータの検出電圧に意図的にオフセット電圧を発
生させる。
ット電圧をもたせたコンパレータの提供。 【解決手段】 コンパレータを構成する複数のN-chMOS
トランジスタの(W/L)サイズを適当に与えることにより
コンパレータの検出電圧に意図的にオフセット電圧を発
生させる。
Description
【０００１】
【発明の属する技術分野】本発明は電圧が所定値よりも
大きいか小さいかを検出する電圧検出装置および電子装
置に関する。
大きいか小さいかを検出する電圧検出装置および電子装
置に関する。
【０００２】
【従来の技術】一般に、コンパレータとは２つの入力を
有する電圧検出装置である。一方の入力に基準電圧を、
もう一方の入力に入力電圧を与えることで入力電圧と基
準電圧とを比較することができる。例えば基準電圧に対
し入力電圧が大きい場合出力電圧をLレベルに、小さい
場合出力電圧をHレベルとすることで電圧検出装置とし
て働く。
有する電圧検出装置である。一方の入力に基準電圧を、
もう一方の入力に入力電圧を与えることで入力電圧と基
準電圧とを比較することができる。例えば基準電圧に対
し入力電圧が大きい場合出力電圧をLレベルに、小さい
場合出力電圧をHレベルとすることで電圧検出装置とし
て働く。
【０００３】
【発明が解決しようとする課題】一般に、コンパレータ
を使用する場合基準電圧に対し意図的にオフセット電圧
を持たせた検出電圧とすることは難しい。意図的にオフ
セット電圧を持たせた検出電圧とすべく、例えばコンパ
レータの一方の入力に予め基準電圧にオフセット電圧を
加えた電圧を与えることにより意図的にオフセット電圧
を持たせた検出電圧とするよう外部回路を工夫する、と
いった手段をとることは可能であるが回路が複雑になる
といった問題があった。
を使用する場合基準電圧に対し意図的にオフセット電圧
を持たせた検出電圧とすることは難しい。意図的にオフ
セット電圧を持たせた検出電圧とすべく、例えばコンパ
レータの一方の入力に予め基準電圧にオフセット電圧を
加えた電圧を与えることにより意図的にオフセット電圧
を持たせた検出電圧とするよう外部回路を工夫する、と
いった手段をとることは可能であるが回路が複雑になる
といった問題があった。
【０００４】
【課題を解決するための手段】この発明のオフセット付
コンパレータは、基準電圧がゲートに印加されるP-chMO
Sトランジスタと、前記基準電圧がゲートに印加されるP
-chMOSトランジスタのドレインにドレインが接続されか
つ、ゲートとドレインが共通接続されソースに負または
GNDの電源電圧が与えられるN-chMOSトランジスタと、前
記基準電圧がゲートに印加されるP-chMOSトランジスタ
のドレインにドレインが接続されかつ、ゲートとドレイ
ンが共通接続されソースに負またはGNDの電源電圧が与
えられるN-chMOSトランジスタと異なる(W/L)サイズを有
し、前記基準電圧がゲートに印加されるP-chMOSトラン
ジスタのドレインにドレインが接続されかつゲートとド
レインが共通接続されソースに負またはGNDの電源電圧
が与えられるN-chMOSトランジスタのゲートにゲートが
接続されかつソースに負またはGNDの電源電圧が与えら
れドレインに出力端子が接続されるN-chMOSトランジス
タと、前記基準電圧がゲートに印加されるP-chMOSトラ
ンジスタと等しい(W/L)サイズを有し、前記基準電圧が
ゲートに印加されるP-chMOSトランジスタのソースにソ
ースが接続され、ドレインに前記出力端子が接続されゲ
ートを入力端子とするP-chMOSトランジスタと、前記基
準電圧がゲートに印加されるP-chMOSトランジスタのソ
ースと正の電源端子間に外部信号により電流値が制御さ
れる電流源を備え、検出電圧を基準電圧にオフセット電
圧が加算された値とすることができることを特徴として
いる。
コンパレータは、基準電圧がゲートに印加されるP-chMO
Sトランジスタと、前記基準電圧がゲートに印加されるP
-chMOSトランジスタのドレインにドレインが接続されか
つ、ゲートとドレインが共通接続されソースに負または
GNDの電源電圧が与えられるN-chMOSトランジスタと、前
記基準電圧がゲートに印加されるP-chMOSトランジスタ
のドレインにドレインが接続されかつ、ゲートとドレイ
ンが共通接続されソースに負またはGNDの電源電圧が与
えられるN-chMOSトランジスタと異なる(W/L)サイズを有
し、前記基準電圧がゲートに印加されるP-chMOSトラン
ジスタのドレインにドレインが接続されかつゲートとド
レインが共通接続されソースに負またはGNDの電源電圧
が与えられるN-chMOSトランジスタのゲートにゲートが
接続されかつソースに負またはGNDの電源電圧が与えら
れドレインに出力端子が接続されるN-chMOSトランジス
タと、前記基準電圧がゲートに印加されるP-chMOSトラ
ンジスタと等しい(W/L)サイズを有し、前記基準電圧が
ゲートに印加されるP-chMOSトランジスタのソースにソ
ースが接続され、ドレインに前記出力端子が接続されゲ
ートを入力端子とするP-chMOSトランジスタと、前記基
準電圧がゲートに印加されるP-chMOSトランジスタのソ
ースと正の電源端子間に外部信号により電流値が制御さ
れる電流源を備え、検出電圧を基準電圧にオフセット電
圧が加算された値とすることができることを特徴として
いる。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の第１の実施の形態
に係るオフセット付コンパレータの回路構成である。
を参照して説明する。図１は本発明の第１の実施の形態
に係るオフセット付コンパレータの回路構成である。
【０００６】図１中、本発明の第１の実施の形態に係る
オフセット付コンパレータの回路構成はP-chMOSトラン
ジスタ１、P-chMOSトランジスタ２、N-chMOSトランジス
タ３、N-chMOSトランジスタ４、正の電源端子５、負ま
たはGNDの電源端子６、電流源７、出力端子８、入力端
子９、入力端子１０とからなる。
オフセット付コンパレータの回路構成はP-chMOSトラン
ジスタ１、P-chMOSトランジスタ２、N-chMOSトランジス
タ３、N-chMOSトランジスタ４、正の電源端子５、負ま
たはGNDの電源端子６、電流源７、出力端子８、入力端
子９、入力端子１０とからなる。
【０００７】正の電源端子５、負またはGNDの電源端子
６の間には本発明の第１の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
６の間には本発明の第１の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
【０００８】電流源７には本発明の第１の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。
【０００９】P-chMOSトランジスタ１、P-chMOSトランジ
スタ２はそれぞれその(W/L)サイズを等しく有する。
スタ２はそれぞれその(W/L)サイズを等しく有する。
【００１０】N-chMOSトランジスタ３、N-chMOSトランジ
スタ４はそれぞれその(W/L)サイズを異なって有する。
ここではN-chMOSトランジスタ３よりもN-chMOSトランジ
スタ４の方が(W/L)の値が小さいものとする。比較され
る基準電圧は入力端子９に与えられる。入力電圧は入力
端子１０に与えられる。入力電圧をLからHに変化させた
とき、N-chMOSトランジスタ３、N-chMOSトランジスタ４
はそれぞれその(W/L)サイズを異なって有するため出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第１の実施の形態に係るオフセット付コンパレー
タにおける検出電圧は基準電圧と等しい値とはならな
い。N-chMOSトランジスタ３の(W/L)サイズとN -chMOSト
ランジスタ４の(W/L)サイズは異なっているので本発明
の第１の実施の形態に係るオフセット付コンパレータに
おける検出電圧は基準電圧よりもΔV１だけ大きな値と
なる。つまりΔV１だけ検出電圧にオフセット電圧を発
生させることが可能となる。
スタ４はそれぞれその(W/L)サイズを異なって有する。
ここではN-chMOSトランジスタ３よりもN-chMOSトランジ
スタ４の方が(W/L)の値が小さいものとする。比較され
る基準電圧は入力端子９に与えられる。入力電圧は入力
端子１０に与えられる。入力電圧をLからHに変化させた
とき、N-chMOSトランジスタ３、N-chMOSトランジスタ４
はそれぞれその(W/L)サイズを異なって有するため出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第１の実施の形態に係るオフセット付コンパレー
タにおける検出電圧は基準電圧と等しい値とはならな
い。N-chMOSトランジスタ３の(W/L)サイズとN -chMOSト
ランジスタ４の(W/L)サイズは異なっているので本発明
の第１の実施の形態に係るオフセット付コンパレータに
おける検出電圧は基準電圧よりもΔV１だけ大きな値と
なる。つまりΔV１だけ検出電圧にオフセット電圧を発
生させることが可能となる。
【００１１】次に、本発明の第２の実施の形態を図１及
び図２を参照して説明する。図２は本発明の第２の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ３部分をN-chMOSトランジスタ３の代わりに、N-chMOS
トランジスタ１１、N-chMOSトランジスタ１２、ヒュー
ズ１３で構成している。
び図２を参照して説明する。図２は本発明の第２の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ３部分をN-chMOSトランジスタ３の代わりに、N-chMOS
トランジスタ１１、N-chMOSトランジスタ１２、ヒュー
ズ１３で構成している。
【００１２】N-chMOSトランジスタ１１のLサイズとN-ch
MOSトランジスタ１２のLサイズは等しく、N-chMOSトラ
ンジスタ１１の(W/L)の値とN-chMOSトランジスタ１２の
(W/L)の値の和はN-chMOSトランジスタ３の(W/L)の値と
等しいものとする。
MOSトランジスタ１２のLサイズは等しく、N-chMOSトラ
ンジスタ１１の(W/L)の値とN-chMOSトランジスタ１２の
(W/L)の値の和はN-chMOSトランジスタ３の(W/L)の値と
等しいものとする。
【００１３】正の電源端子５、負またはGNDの電源端子
６の間には本発明の第２の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
６の間には本発明の第２の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
【００１４】電流源７には本発明の第２の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
【００１５】ここでヒューズ１３が接続され、かつ比較
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第２の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV２だけ大きい値となる。このオフセット電圧
ΔV２の値を測定しオフセット電圧をさらに小さくする
必要があると判断する場合ヒューズ１３を切断する。ヒ
ューズ１３を切断することにより、より小さなオフセッ
ト電圧ΔV３を得ることができる。
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第２の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV２だけ大きい値となる。このオフセット電圧
ΔV２の値を測定しオフセット電圧をさらに小さくする
必要があると判断する場合ヒューズ１３を切断する。ヒ
ューズ１３を切断することにより、より小さなオフセッ
ト電圧ΔV３を得ることができる。
【００１６】図１の本発明の第１の実施の形態に係るオ
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
小さくすることは仮にN-chMOSトランジスタ３の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ３の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図２の本発明の
第２の実施の形態に係るオフセット付コンパレータの回
路構成においては、ヒューズ１３を接続状態から切断状
態にすることで、オフセット電圧をより小さな値に選択
することが可能である。
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
小さくすることは仮にN-chMOSトランジスタ３の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ３の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図２の本発明の
第２の実施の形態に係るオフセット付コンパレータの回
路構成においては、ヒューズ１３を接続状態から切断状
態にすることで、オフセット電圧をより小さな値に選択
することが可能である。
【００１７】次に、本発明の第３の実施の形態を図１及
び図３を参照して説明する。図３は本発明の第３の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ４部分をN-chMOSトランジスタ４の代わりに、N-chMOS
トランジスタ１４、N-chMOSトランジスタ１５、ヒュー
ズ１６で構成している。N-chMOSトランジスタ１４のLサ
イズとN-chMOSトランジスタ１５のLサイズは等しく、N-
chMOSトランジスタ１４の(W/L)の値とN-chMOSトランジ
スタ１５の(W/L)の値の和はN-chMOSトランジスタ４の(W
/L)の値と等しいものとする。
び図３を参照して説明する。図３は本発明の第３の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ４部分をN-chMOSトランジスタ４の代わりに、N-chMOS
トランジスタ１４、N-chMOSトランジスタ１５、ヒュー
ズ１６で構成している。N-chMOSトランジスタ１４のLサ
イズとN-chMOSトランジスタ１５のLサイズは等しく、N-
chMOSトランジスタ１４の(W/L)の値とN-chMOSトランジ
スタ１５の(W/L)の値の和はN-chMOSトランジスタ４の(W
/L)の値と等しいものとする。
【００１８】正の電源端子５、負またはGNDの電源端子
６の間には本発明の第３の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。電流源７には本発明の第３の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
６の間には本発明の第３の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。電流源７には本発明の第３の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
【００１９】ここでヒューズ１６が接続され、かつ比較
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第３の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV４だけ大きい値となる。このオフセット電圧
ΔV４の値を測定しオフセット電圧をさらに大きくする
必要があると判断する場合ヒューズ１６を切断する。ヒ
ューズ１６を切断することにより、より大きなオフセッ
ト電圧ΔV５を得ることができる。
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第３の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV４だけ大きい値となる。このオフセット電圧
ΔV４の値を測定しオフセット電圧をさらに大きくする
必要があると判断する場合ヒューズ１６を切断する。ヒ
ューズ１６を切断することにより、より大きなオフセッ
ト電圧ΔV５を得ることができる。
【００２０】図１の本発明の第１の実施の形態に係るオ
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
大きくすることは仮にN-chMOSトランジスタ４の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N- chMOSトランジスタ４の(W/L)サイズは製造時に
予め設定されるので実現できない。一方、図３の本発明
の第３の実施の形態に係るオフセット付コンパレータの
回路構成においては、ヒューズ１６を接続状態から切断
状態にすることで、オフセット電圧をより大きな値に選
択することが可能である。
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
大きくすることは仮にN-chMOSトランジスタ４の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N- chMOSトランジスタ４の(W/L)サイズは製造時に
予め設定されるので実現できない。一方、図３の本発明
の第３の実施の形態に係るオフセット付コンパレータの
回路構成においては、ヒューズ１６を接続状態から切断
状態にすることで、オフセット電圧をより大きな値に選
択することが可能である。
【００２１】次に、本発明の第４の実施の形態を図１及
び図４を参照して説明する。図４は本発明の第４の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ３部分をN-chMOSトランジスタ３の代わりに、N-chMOS
トランジスタ１７、N-chMOSトランジスタ１８、スイッ
チ１９で構成している。スイッチ１９はMOSトランジス
タで実現するものとする。 N-chMOSトランジスタ１７の
LサイズとN-chMOSトランジスタ１８のLサイズは等し
く、N-chMOSトランジスタ１７の(W/L)の値とN-chMOSト
ランジスタ１８の(W/L)の値の和はN-chMOSトランジスタ
３の(W/L)の値と等しいものとする。
び図４を参照して説明する。図４は本発明の第４の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ３部分をN-chMOSトランジスタ３の代わりに、N-chMOS
トランジスタ１７、N-chMOSトランジスタ１８、スイッ
チ１９で構成している。スイッチ１９はMOSトランジス
タで実現するものとする。 N-chMOSトランジスタ１７の
LサイズとN-chMOSトランジスタ１８のLサイズは等し
く、N-chMOSトランジスタ１７の(W/L)の値とN-chMOSト
ランジスタ１８の(W/L)の値の和はN-chMOSトランジスタ
３の(W/L)の値と等しいものとする。
【００２２】正の電源端子５、負またはGNDの電源端子
６の間には本発明の第４の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
６の間には本発明の第４の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。
【００２３】電流源７には本発明の第４の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。
【００２４】ここでスイッチ１９がON状態に制御され、
かつ比較される基準電圧が与えられた状態にて初期状態
とする。初期状態にて入力電圧をLからHに変化させたと
き、出力電圧がHからLへ変化するときの入力電圧の値、
つまり本発明の第４の実施の形態に係るオフセット付コ
ンパレータの初期状態における検出電圧は基準電圧より
オフセット電圧ΔV６だけ大きい値となる。このオフセ
ット電圧ΔV６の値を測定しオフセット電圧をさらに小
さくする必要があると判断する場合スイッチ１９をOFF
状態に制御する。スイッチ１９をOFF状態に制御するこ
とにより、より小さなオフセット電圧ΔV７を得ること
ができる。
かつ比較される基準電圧が与えられた状態にて初期状態
とする。初期状態にて入力電圧をLからHに変化させたと
き、出力電圧がHからLへ変化するときの入力電圧の値、
つまり本発明の第４の実施の形態に係るオフセット付コ
ンパレータの初期状態における検出電圧は基準電圧より
オフセット電圧ΔV６だけ大きい値となる。このオフセ
ット電圧ΔV６の値を測定しオフセット電圧をさらに小
さくする必要があると判断する場合スイッチ１９をOFF
状態に制御する。スイッチ１９をOFF状態に制御するこ
とにより、より小さなオフセット電圧ΔV７を得ること
ができる。
【００２５】図１の本発明の第１の実施の形態に係るオ
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
小さくすることは仮にN-chMOSトランジスタ３の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ３の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図４の本発明の
第４の実施の形態に係るオフセット付コンパレータの回
路構成においては、スイッチ１９をON状態からOFF状態
に制御することで、オフセット電圧をより小さな値に選
択することが可能である。
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
小さくすることは仮にN-chMOSトランジスタ３の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ３の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図４の本発明の
第４の実施の形態に係るオフセット付コンパレータの回
路構成においては、スイッチ１９をON状態からOFF状態
に制御することで、オフセット電圧をより小さな値に選
択することが可能である。
【００２６】次に、本発明の第５の実施の形態を図１及
び図５を参照して説明する。図５は本発明の第５の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ４部分をN-chMOSトランジスタ４の代わりに、N-chMOS
トランジスタ２０、N-chMOSトランジスタ２１、スイッ
チ２２で構成している。スイッチ２２はMOSトランジス
タで実現するものとする。N-chMOSトランジスタ２０のL
サイズとN-chMOSトランジスタ２１のLサイズは等しく、
N-chMOSトランジスタ２０の(W/L)の値とN-chMOSトラン
ジスタ２１の(W/L)の値の和はN-chMOSトランジスタ４の
(W/L)の値と等しいものとする。
び図５を参照して説明する。図５は本発明の第５の実施
の形態に係るオフセット付コンパレータの回路構成であ
り、図１の本発明の第１の実施の形態に係るオフセット
付コンパレータの回路構成におけるN-chMOSトランジス
タ４部分をN-chMOSトランジスタ４の代わりに、N-chMOS
トランジスタ２０、N-chMOSトランジスタ２１、スイッ
チ２２で構成している。スイッチ２２はMOSトランジス
タで実現するものとする。N-chMOSトランジスタ２０のL
サイズとN-chMOSトランジスタ２１のLサイズは等しく、
N-chMOSトランジスタ２０の(W/L)の値とN-chMOSトラン
ジスタ２１の(W/L)の値の和はN-chMOSトランジスタ４の
(W/L)の値と等しいものとする。
【００２７】正の電源端子５、負またはGNDの電源端子
６の間には本発明の第５の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。電流源７には本発明の第５の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。ここでスイッチ２２がON状態に制御され、かつ比較
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第５の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV８だけ大きい値となる。このオフセット電圧
ΔV８の値を測定しオフセット電圧をさらに大きくする
必要があると判断する場合スイッチ２２をOFF状態に制
御する。スイッチ２２をOFF状態に制御することによ
り、より大きなオフセット電圧ΔV９を得ることができ
る。
６の間には本発明の第５の実施の形態に係るオフセット
付コンパレータがその機能を果たすべく、適当な電圧が
与えられる。電流源７には本発明の第５の実施の形態に
係るオフセット付コンパレータがその機能を果たすべ
く、適当な電流が流れる。比較される基準電圧は入力端
子９に与えられる。入力電圧は入力端子１０に与えられ
る。ここでスイッチ２２がON状態に制御され、かつ比較
される基準電圧が与えられた状態にて初期状態とする。
初期状態にて入力電圧をLからHに変化させたとき、出力
電圧がHからLへ変化するときの入力電圧の値、つまり本
発明の第５の実施の形態に係るオフセット付コンパレー
タの初期状態における検出電圧は基準電圧よりオフセッ
ト電圧ΔV８だけ大きい値となる。このオフセット電圧
ΔV８の値を測定しオフセット電圧をさらに大きくする
必要があると判断する場合スイッチ２２をOFF状態に制
御する。スイッチ２２をOFF状態に制御することによ
り、より大きなオフセット電圧ΔV９を得ることができ
る。
【００２８】図１の本発明の第１の実施の形態に係るオ
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
大きくすることは仮にN-chMOSトランジスタ４の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ４の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図５の本発明の
第５の実施の形態に係るオフセット付コンパレータの回
路構成においては、スイッチ２２をON状態からOFF状態
に制御することで、オフセット電圧をより大きな値に選
択することが可能である。
フセット付コンパレータの回路構成にて、入力電圧をL
からHに変化させたとき得られるオフセット電圧をより
大きくすることは仮にN-chMOSトランジスタ４の(W/L)の
値を減少させることが可能であるとすれば、実現できる
が、N-chMOSトランジスタ４の(W/L)サイズは製造時に予
め設定されるので実現できない。一方、図５の本発明の
第５の実施の形態に係るオフセット付コンパレータの回
路構成においては、スイッチ２２をON状態からOFF状態
に制御することで、オフセット電圧をより大きな値に選
択することが可能である。
【００２９】
【発明の効果】以上、説明したように本発明のオフセッ
ト付コンパレータによれば、オフセット付コンパレータ
を構成する複数のN-chMOSトランジスタの(W/L)サイズを
それぞれ適当に設定することにより、検出電圧を基準電
圧にオフセット電圧が加算された値とすることができる
ので回路構成を複雑にすることなく基準電圧にオフセッ
ト電圧が加算された検出電圧を有するコンパレータが実
現できる。
ト付コンパレータによれば、オフセット付コンパレータ
を構成する複数のN-chMOSトランジスタの(W/L)サイズを
それぞれ適当に設定することにより、検出電圧を基準電
圧にオフセット電圧が加算された値とすることができる
ので回路構成を複雑にすることなく基準電圧にオフセッ
ト電圧が加算された検出電圧を有するコンパレータが実
現できる。
【図１】本発明の第１の実施の形態に係るオフセット付
コンパレータの回路構成図である。
コンパレータの回路構成図である。
【図２】本発明の第２の実施の形態に係るオフセット付
コンパレータの回路構成図である。
コンパレータの回路構成図である。
【図３】本発明の第３の実施の形態に係るオフセット付
コンパレータの回路構成図である。
コンパレータの回路構成図である。
【図４】本発明の第４の実施の形態に係るオフセット付
コンパレータの回路構成図である。
コンパレータの回路構成図である。
【図５】本発明の第５の実施の形態に係るオフセット付
コンパレータの回路構成図である。
コンパレータの回路構成図である。
１、２ P-chMOSトランジスタ ３、４、１１、１２、１４、１５、１７、１８、２０、
２１ N-chMOSトランジスタ ５ 正の電源端子 ６ 負またはGNDの電源端子 ７ 電流源 ８ 出力端子 ９、１０ 入力端子 １３、１６ ヒューズ １９、２２ スイッチ
２１ N-chMOSトランジスタ ５ 正の電源端子 ６ 負またはGNDの電源端子 ７ 電流源 ８ 出力端子 ９、１０ 入力端子 １３、１６ ヒューズ １９、２２ スイッチ
フロントページの続き Ｆターム(参考） 2G035 AA00 AB01 AC01 AC16 AD03 AD44 AD56 5F048 AB10 AC03 BA01 BB03 5J039 DA09 DA10 KK16 LL10 MM16 5J066 AA01 AA12 CA13 CA92 FA16 HA10 HA16 HA17 HA38 HA49 KA05 MA21 MA22 ND01 ND14 ND22 ND23 PD01 SA15
Claims (5)
- 【請求項１】 基準電圧がゲートに印加されるP-chMOS
トランジスタと、 前記基準電圧がゲートに印加されるP-chMOSトランジス
タのドレインにドレインが接続されかつ、ゲートとドレ
インが共通接続されソースに負またはGNDの電源電圧が
与えられるN-chMOSトランジスタと、前記基準電圧がゲ
ートに印加されるP-chMOSトランジスタのドレインにド
レインが接続されかつ、ゲートとドレインが共通接続さ
れソースに負またはGNDの電源電圧が与えられるN-chMOS
トランジスタと異なる(W/L)サイズを有し、前記基準電
圧がゲートに印加されるP-chMOSトランジスタのドレイ
ンにドレインが接続されかつゲートとドレインが共通接
続されソースに負またはGNDの電源電圧が与えられるN-c
hMOSトランジスタのゲートにゲートが接続されかつソー
スに負またはGNDの電源電圧が与えられドレインに出力
端子が接続されるN-chMOSトランジスタと、 前記基準電圧がゲートに印加されるP-chMOSトランジス
タと等しい(W/L)サイズを有し、前記基準電圧がゲート
に印加されるP-chMOSトランジスタのソースにソースが
接続され、ドレインに前記出力端子が接続されゲートを
入力端子とするP-chMOSトランジスタと、 前記基準電圧がゲートに印加されるP-chMOSトランジス
タのソースと正の電源端子間に外部信号により電流値が
制御される電流源を備え、検出電圧が、基準電圧にオフ
セット電圧が加算された値となることを特徴とするオフ
セット付コンパレータ。 - 【請求項２】 前記基準電圧がゲートに印加されるP-ch
MOSトランジスタのドレインにドレインが接続されか
つ、ゲートとドレインが共通接続されソースに負または
GNDの電源電圧が与えられるN-chMOSトランジスタと異な
る(W/L)サイズを有し、前記基準電圧がゲートに印加さ
れるP-chMOSトランジスタのドレインにドレインが接続
されかつゲートとドレインが共通接続されソースに負ま
たはGNDの電源電圧が与えられるN-chMOSトランジスタの
ゲートにゲートが接続されかつソースに負またはGNDの
電源電圧が与えられドレインに出力端子が接続されるN-
chMOSトランジスタ部分を、前記基準電圧がゲートに印
加されるP-chMOSトランジスタのドレインにドレインが
接続されかつ、ゲートとドレインが共通接続されソース
に負またはGNDの電源電圧が与えられるN-chMOSトランジ
スタと異なる(W/L)サイズを有し、前記基準電圧がゲー
トに印加されるP-chMOSトランジスタのドレインにドレ
インが接続されかつゲートとドレインが共通接続されソ
ースに負またはGNDの電源電圧が与えられるN-chMOSトラ
ンジスタのゲートにゲートが接続されかつソースに負ま
たはGNDの電源電圧が与えられドレインに出力端子が接
続されるN-chMOSトランジスタの代わりに第１の複数のN
-chMOSトランジスタ及び第１の１本以上のヒューズを組
み合わせることで構成し、前記第１の１本以上のヒュー
ズそれぞれに対して接続状態にするか切断状態にするか
を選択することでオフセット電圧が可変であることを特
徴とする請求項１記載のオフセット付コンパレータ。 - 【請求項３】 前記基準電圧がゲートに印加されるP-ch
MOSトランジスタのドレインにドレインが接続されかつ
ゲートとドレインが共通接続されソースに負またはGND
の電源電圧が与えられるN-chMOSトランジスタ部分を、
前記基準電圧がゲートに印加されるP-chMOSトランジス
タのドレインにドレインが接続されかつゲートとドレイ
ンが共通接続されソースに負またはGNDの電源電圧が与
えられるN-chMOSトランジスタの代わりに第２の複数のN
-chMOSトランジスタ及び第２の１本以上のヒューズを組
み合わせることで構成し、前記第２の１本以上のヒュー
ズそれぞれに対して接続状態にするか切断状態にするか
を選択することでオフセット電圧が可変であることを特
徴とする請求項１記載の、オフセット付コンパレータ。 - 【請求項４】 前記基準電圧がゲートに印加されるP-ch
MOSトランジスタのドレインにドレインが接続されか
つ、ゲートとドレインが共通接続されソースに負または
GNDの電源電圧が与えられるN-chMOSトランジスタと異な
る(W/L)サイズを有し、前記基準電圧がゲートに印加さ
れるP-chMOSトランジスタのドレインにドレインが接続
されかつゲートとドレインが共通接続されソースに負ま
たはGNDの電源電圧が与えられるN-chMOSトランジスタの
ゲートにゲートが接続されかつソースに負またはGNDの
電源電圧が与えられドレインに出力端子が接続されるN-
chMOSトランジスタ部分を、前記基準電圧がゲートに印
加されるP-chMOSトランジスタのドレインにドレインが
接続されかつ、ゲートとドレインが共通接続されソース
に負またはGNDの電源電圧が与えられるN-chMOSトランジ
スタと異なる(W/L)サイズを有し、前記基準電圧がゲー
トに印加されるP-c hMOSトランジスタのドレインにドレ
インが接続されかつゲートとドレインが共通接続されソ
ースに負またはGNDの電源電圧が与えられるN-chMOSトラ
ンジスタのゲートにゲートが接続されかつソースに負ま
たはGNDの電源電圧が与えられドレインに出力端子が接
続されるN-chMOSトランジスタの代わりに第３の複数のN
-chMOSトランジスタ及び第１の１つ以上の外部から電気
的にON/OFF制御可能なスイッチを組み合わせることで構
成し、前記第１の１つ以上の外部から電気的にON/OFF制
御可能なスイッチそれぞれに対してON/ OFF制御するこ
とでオフセット電圧が可変であることを特徴とする請求
項１記載の、オフセット付コンパレータ。 - 【請求項５】 前記基準電圧がゲートに印加されるP-ch
MOSトランジスタのドレインにドレインが接続されかつ
ゲートとドレインが共通接続されソースに負またはGND
の電源電圧が与えられるN-chMOSトランジスタ部分を、
前記基準電圧がゲートに印加されるP-chMOSトランジス
タのドレインにドレインが接続されかつゲートとドレイ
ンが共通接続されソースに負またはGNDの電源電圧が与
えられるN-chMOSトランジスタの代わりに第４の複数のN
-chMOSトランジスタ及び第２の１つ以上の外部から電気
的にON/OFF制御可能なスイッチを組み合わせることで構
成し、前記第２の１つ以上の外部から電気的にON/OFF制
御可能なスイッチそれぞれに対してON/OFF制御すること
でオフセット電圧が可変であることを特徴とする請求項
１記載の、オフセット付コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093838A JP2002290215A (ja) | 2001-03-28 | 2001-03-28 | オフセット付コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093838A JP2002290215A (ja) | 2001-03-28 | 2001-03-28 | オフセット付コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002290215A true JP2002290215A (ja) | 2002-10-04 |
Family
ID=18948123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093838A Pending JP2002290215A (ja) | 2001-03-28 | 2001-03-28 | オフセット付コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002290215A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012104996A1 (ja) * | 2011-02-01 | 2012-08-09 | パイオニア株式会社 | 発光素子の駆動装置 |
| JP2012239086A (ja) * | 2011-05-13 | 2012-12-06 | Fuji Electric Co Ltd | 電圧電流変換回路 |
| JP2015070775A (ja) * | 2013-10-01 | 2015-04-13 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
-
2001
- 2001-03-28 JP JP2001093838A patent/JP2002290215A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012104996A1 (ja) * | 2011-02-01 | 2012-08-09 | パイオニア株式会社 | 発光素子の駆動装置 |
| US9215766B2 (en) | 2011-02-01 | 2015-12-15 | Pioneer Corporation | Drive device for light-emitting element |
| JP2012239086A (ja) * | 2011-05-13 | 2012-12-06 | Fuji Electric Co Ltd | 電圧電流変換回路 |
| JP2015070775A (ja) * | 2013-10-01 | 2015-04-13 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |