JP2002289710A - Semiconductor memory element - Google Patents

Semiconductor memory element

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JP2002289710A
JP2002289710A JP2001093834A JP2001093834A JP2002289710A JP 2002289710 A JP2002289710 A JP 2002289710A JP 2001093834 A JP2001093834 A JP 2001093834A JP 2001093834 A JP2001093834 A JP 2001093834A JP 2002289710 A JP2002289710 A JP 2002289710A
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Abstract

PROBLEM TO BE SOLVED: To make hold time sufficiently long in a nonvolatile semiconductor memory element having a charge accumulation area as a floating gate.
SOLUTION: This memory element comprises a channel region 20 formed between a source region 18 and a drain region 19, a first and second tunnel insulating layers 12, 14 formed on the channel region 20 where electrons can quantum mechanically directly tunnel, a conductive fine grain layer 13 sandwiched thereby, and a charge accumulation area 15 formed on the second tunnel insulating layer 14, and is characterized in that the energy level into which information electrons is inject in the charge accumulation area 15 is lower than the energy level of the conduction band edge in the channel region 20.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶素子に関し、特に電荷を蓄積することによって電源を切断しても情報を保持することができる不揮発性半導体記憶素子に関する。 The present invention relates to relates to a semiconductor memory device, a nonvolatile semiconductor memory device capable of holding even information by cutting the power supply in particular by storing charge.

【0002】 [0002]

【従来の技術】近年、電気的消去及び書き込みが可能なメモリ(以下不揮発性メモリと記す)は、電荷を蓄積することによって電源を切断しても情報を保持することができる特徴を持ち、磁気ディスクのような駆動部品が無く小型かつ軽量であるため、携帯情報機器などの記憶媒体として、低電圧駆動化と大容量化の開発がすすめられている。 In recent years, electrically erasable and writable memory (hereinafter referred to as a non-volatile memory) has a feature that can hold information even when power off by storing charge, magnetic for driving components such as the disk is not small and light, as a storage medium such as a portable information equipment, low voltage driving and high capacity has been developed.

【0003】図19に、このような不揮発性メモリセルの断面図を示す。 [0003] Figure 19 shows a cross-sectional view of such a nonvolatile memory cell.

【0004】この不揮発性メモリセルは、p型シリコン基板1、このシリコン基板1上に形成されたシリコン酸化膜からなる第1のトンネル絶縁層2(厚さ2nm)、 [0004] The nonvolatile memory cell, p-type silicon substrate 1, the first tunnel insulating layer 2 (thickness 2 nm) made of silicon oxide film formed on the silicon substrate 1,
この第1のトンネル絶縁層2上に形成された真性多結晶シリコン層3(厚さ5nm)、この多結晶シリコン層3 The first tunnel intrinsic formed on the insulating layer 2 polycrystalline silicon layer 3 (thickness: 5 nm), the polycrystalline silicon layer 3
上に形成されたシリコン酸化膜からなる第2のトンネル絶縁層4(厚さ2nm)、この第2のトンネル絶縁層4 Second tunnel insulating layer 4 made of a silicon oxide film formed on the upper (thickness 2 nm), the second tunnel insulating layer 4
上に形成されたn 型多結晶シリコンからなる浮遊電極5(厚さ100nm)、この浮遊電極5上に形成された酸化シリコンからなる制御絶縁層6(厚さ10nm)、 Floating electrode made of n + -type polycrystalline silicon formed on 5 (thickness 100 nm), the control insulating layer 6 (thickness 10 nm) made of silicon oxide formed on the floating electrode 5,
この制御絶縁層6上に形成されたn 型多結晶シリコンからなる制御電極7(500nm)、シリコン基板1中の第1のトンネル絶縁層2直下に位置するチャネル領域10、このチャネル領域10が間に挟まれるようにシリコン基板1中に対向して配置されたn 型シリコンからなるソース領域8及びn 型シリコンからなるドレイン領域9とを具備している。 The control electrode 7 made of n + -type polycrystalline silicon formed on the control insulating layer 6 (500 nm), the channel region 10 located in the first tunnel insulating layer 2 directly beneath the silicon substrate 1, the channel region 10 It has and a drain region 9 comprising a source region 8 and the n + -type silicon opposite into the silicon substrate 1 made of arranged n + -type silicon so as to be sandwiched between.

【0005】この構造のうちシリコン基板1側のソース領域8、ドレイン領域9及びこれらに挟まれたチャネル領域10は、nチャネル電界効果トランジスタとして機能する。 [0005] the silicon substrate 1 side of the source region 8 of this structure, the drain region 9 and the channel region 10 sandwiched between these functions as an n-channel field effect transistor.

【0006】また、第1のトンネル絶縁層2及び第2のトンネル絶縁層3に挟まれた多結晶シリコン層3は、クーロンブロッケード条件を満たす微結晶で形成されており、シリコン基板1表面と浮遊電極5との間でトンネルにより電子或いは正孔等の電荷が入出可能となっている。 Further, first polycrystalline silicon layer 3 sandwiched tunnel insulating layer 2 and the second tunnel insulating layer 3 is formed by Coulomb blockade satisfy microcrystalline, floating the surface of the silicon substrate 1 charge such as electrons or holes by a tunnel between the electrode 5 is made possible and out. クーロンブロッケード条件とは電子或いは正孔一個の充電エネルギーが熱揺らぎよりも大きいことである。 The Coulomb blockade condition is that the electron or hole one of the charging energy larger than the thermal fluctuation.

【0007】浮遊電極5は、第2のトンネル絶縁層4、 [0007] the floating electrode 5, a second tunnel insulating layer 4,
制御絶縁層6により電気的に絶縁された電気的浮遊領域となっており、電荷を蓄積可能となっている。 The control insulating layer 6 has a electrically insulated electrically floating region, and can accumulate charges.

【0008】この不揮発性メモリの書き込み方法は、シリコン基板1及び制御電極7間に10V程度の電圧を印加したとき、電荷として例えば電子(反転層のキャリア電子)が量子力学的トンネル現象によってソース領域8 [0008] The write method of the non-volatile memory, upon application of a voltage of about 10V between the silicon substrate 1 and the control electrode 7, the source region by the quantum mechanical tunneling (carrier electron inversion layer) for example electrons as charge 8
から、第1のトンネル絶縁層2、多結晶シリコン層3及び第2のトンネル絶縁層4からなる積層構造を抜けて浮遊電極5中に引き込まれることによって行なわれる。 From, the first tunnel insulating layer 2, is performed by being drawn into the floating electrode 5 leaves the layered structure of polycrystalline silicon layer 3 and the second tunnel insulating layer 4.

【0009】また、読み出し方法は、ソース領域8及びドレイン領域9間とソース領域8及び制御電極7間に電圧を印加すると、浮遊電極5に電子が注入されて負に帯電している状態と、電子が注入されていない状態で、ソース領域8からドレイン領域9間に流れる電流値が違う状態を検出することによって1、0を判定している。 [0009] The reading method, when a voltage is applied between the source region 8 and drain region 9 between the source region 8 and the control electrode 7, and the state in which electrons in the floating electrode 5 is negatively charged is injected, in a state in which electrons are not injected, it is determined to 1,0 by detecting a state in which the current flowing between the drain region 9 from the source region 8 is different.

【0010】また、消去方法は、ソース領域8及び浮遊電極5間に10V程度電圧を印加して浮遊電極5中の電子をドレイン領域9に量子力学的トンネル現象により引き抜くことによって行う。 Further, erasure method is carried out by pulling by quantum mechanical tunneling of electrons in the floating gate electrode 5 by applying a 10V about voltage between the source region 8 and the floating electrode 5 to the drain region 9.

【0011】このような不揮発性メモリでは、浮遊電極5中に蓄積された電荷が電源を切断した後も抜け出さないようにすることが重要である。 [0011] In such a nonvolatile memory, it is important to not come off even after the charge accumulated in the floating electrode 5 is cut off.

【0012】一方、これまで半導体微細化技術の進歩により、半導体集積回路の高集積化が図られてきており、 Meanwhile, the advance of semiconductor miniaturization technology heretofore has higher integration have been achieved in the semiconductor integrated circuit,
このような不揮発性メモリも例外ではない。 Such a non-volatile memory is no exception. 半導体素子の微細化により前記電界効果トランジスタ部もチャネル領域10の長さ、第1のトンネル絶縁層2の厚さ、ソース領域8及びドレイン領域9の接合深さ等が縮小化されてきている。 Wherein the miniaturization of semiconductor devices field effect transistor unit the length of the channel region 10, the first tunnel insulating layer 2 having a thickness of, junction depth, etc. of the source region 8 and drain region 9 have been miniaturized.

【0013】図19に記載した不揮発性メモリでは、第1のトンネル絶縁層2、シリコン微粒子層3及び第2のトンネル絶縁層4の積層構造によるクーロンブロッケード効果を利用して、第1のトンネル絶縁層2の厚さを3 [0013] In the nonvolatile memory described in Figure 19, the first tunnel insulating layer 2, by utilizing the Coulomb blockade effect of the laminate structure of the silicon particle layer 3 and the second tunnel insulating layer 4, a first tunnel insulator the thickness of the layer 2 3
nm程度に薄くしても、電源を切断した後に電子の抜けをある程度防ぐことができ、素子の微細化を実現できる。 It is thinned to approximately nm, to some degree it is possible to prevent the loss of electrons after cutting power can be achieved miniaturization of elements.

【0014】しかしながらこのような不揮発性メモリでも、長時間放置すると電荷が抜けてしまい、まだまだ実用化には十分に長い保持時間を実現できていない。 [0014] However, even in such a nonvolatile memory, will be missing charge as prolonged standing, not sufficiently realize long retention time in the still practical.

【0015】 [0015]

【発明が解決しようとする課題】上述したように、従来の不揮発性メモリでは、実用化に耐えうる十分に長い保持時間を実現できていない。 [0007] As described above, in the conventional nonvolatile memory, not achieved a sufficiently long retention time that can withstand practical use.

【0016】本発明は、上記問題点に鑑みてなされたもので、電界効果トランジスタのチャネル領域上に、第1 [0016] The present invention has been made in view of the above problems, on the channel region of the field-effect transistor, the first
のトンネル絶縁膜、微粒子層及び第2のトンネル絶縁膜からなる積層構造を形成し、このクーロンブロッケード効果を利用した不揮発性メモリにおいて、第1のトンネル絶縁層を3nm程度に薄くしても、長時間電荷の抜けを防ぐことにより、実用化に耐える十分に長い保持時間を実現する半導体記憶素子を提供することを目的とする。 The tunnel insulating film, forming a laminated structure consisting of fine particle layer and the second tunnel insulating film in a nonvolatile memory using this Coulomb blockade effect, even by reducing the first tunnel insulating layer of about 3 nm, the length by preventing dislodgement time charge, and an object thereof is to provide a semiconductor memory device to realize a sufficiently long retention time of withstanding practical use.

【0017】 [0017]

【課題を解決するための手段】上記目的を達成するために、本発明は、半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に電子が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、電子一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、前記導電性微粒子層上に形成され、量子力学的に電子が直接トンネルすることが可能な第2の絶縁層と、前記第2の絶縁層上に形成された電荷蓄積部と、 To achieve the above object of the Invention The present invention includes a semiconductor layer, a source region and a drain region formed in said semiconductor layer, is formed between the source region and the drain region a channel region formed in said channel region, a first insulating layer quantum mechanically electrons capable of tunneling directly formed on the first insulating layer, the electron one charging energy a conductive fine particle layer having a larger satisfying conductive fine particles than thermal fluctuation, and the formed conductive fine particle layer, a second insulating layer quantum mechanically electrons capable of tunneling directly, a charge storage portion formed in said second insulating layer,
前記電荷蓄積部上に形成された制御電極とを具備し、前記電荷蓄積部における情報電荷となる電子が注入されるエネルギーレベルが、前記チャネル領域或いは前記制御電極における伝導帯端のエネルギーレベルよりも低いことを特徴とする半導体記憶素子を提供する。 And a control electrode formed on the charge storage unit, the energy levels of electrons as the information charges in the charge storage part is injected, than the energy level of the conduction band edge in the channel region or the control electrode low to provide a semiconductor memory device characterized.

【0018】また、本発明は、半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、正孔一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、前記導電性微粒子層上に形成され、量子力学的に正孔が直接トンネル可能な第2の絶縁層と、前記第2の絶縁層上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備し、前記電荷蓄積部における情報電荷となる正孔が注入されるエネルギーレベルが、前記チャネル領域或いは前記制御電極における Further, the present invention includes a semiconductor layer, a source region and a drain region formed in said semiconductor layer, said source region and a channel region formed between the drain region is formed in the channel region a first insulating layer which can be quantum mechanically holes are tunnel directly, the formed on the first insulating layer, satisfying the conductive high-hole pairs charging energy than thermal fluctuation a conductive fine particle layer comprising fine particles, formed on the conductive fine particle layer, quantum mechanical holes and the second insulating layer capable of direct tunneling, the second forming the charge on the insulating layer a storage unit, and a control electrode formed on the charge storage unit, the energy levels of hole that is information charges in the charge storage part is injected, in the channel region or the control electrode 電子帯端のエネルギーレベルよりも高いことを特徴とする半導体記憶素子を提供する。 To provide a semiconductor memory device characterized by higher than the energy level of the valence band edge.

【0019】また、本発明は、半導体層と、前記半導体層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間に形成されたチャネル領域と、前記チャネル領域上に形成され、量子力学的に電荷が直接トンネルすることが可能な第1の絶縁層と、前記第1の絶縁層上に形成され、電荷一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、前記導電性微粒子層上に形成され、量子力学的に電荷が直接トンネルすることが可能な第2の絶縁層と、前記第2の絶縁層上に形成され、 Further, the present invention includes a semiconductor layer, a source region and a drain region formed in said semiconductor layer, said source region and a channel region formed between the drain region is formed in the channel region a first insulating layer quantum mechanical charge is able to tunnel directly, is formed on the first insulating layer, a charge one charge energy greater satisfying conductive fine particles than thermal fluctuation a conductive fine particle layer comprising, formed on the conductive fine particle layer, quantum mechanical charge a second insulating layer capable of tunnel directly, is formed on the second insulating layer,
原子間結合の欠陥によるトラップ準位からなる電荷蓄積部と、前記電荷蓄積部上に形成された制御電極とを具備することを特徴とする半導体記憶素子を提供する。 Providing a charge storage portion formed of a trap level due to a defect of interatomic bonds, the semiconductor memory device characterized by comprising a control electrode formed on the charge storage unit.

【0020】このとき、前記原子間結合の欠陥が窒化シリコン膜中又はその界面に存在することが好ましい。 [0020] In this case, it is preferable that the defective coupling between the atoms are present in or at the interface silicon nitride film.

【0021】また、前記トラップ準位の面密度が、2. Further, the surface density of the trap level is 2.
5×10 11 cm −2以上であることが好ましい。 Is preferably 5 is × 10 11 cm -2 or more.

【0022】また、前記電荷部が、粒径15nm以下の電荷蓄積微粒子であり、前記導電性微粒子と前記電荷蓄積微粒子とが膜厚方向に重なっていることが好ましい。 Further, the charge unit is a particle size 15nm or less of the charge storage particles, it is preferable that the conductive fine particles and the charge storage particles are overlapped in the thickness direction.

【0023】また、前記電荷蓄積微粒子の粒径が0.5 [0023] The particle size of the charge storage particles 0.5
nm以上10nm以下であることが好ましい。 It is preferably nm or 10nm or less.

【0024】本発明によると、チャネル領域或いは制御電極における伝導帯端或いは価電子帯端のエネルギーレベルが、電荷蓄積部における情報電荷が注入されるエネルギーレベルに対してバリアとなるように形成することによって、電荷が電荷蓄積部からチャネル領域或いは制御電極に抜けないようにでき、電源切断後においても長時間の電荷保持が可能となる。 [0024] According to the present invention, the energy level of the conduction band edge or the valence band edge in the channel region or the control electrode are formed such that the barrier to the energy level of the information charges in the charge accumulating portion are injected Accordingly, charges can prevent escape from the charge accumulating portion in the channel region or the control electrode, it is possible for a long time charge retention after power down. ここで電荷蓄積部における情報電荷が注入されるエネルギーレベルに対してバリアとなるようにとは、電荷が電子の場合電荷蓄積部における電子が注入されるエネルギーレベルがチャネル領域或いは制御電極における伝導帯端よりも低くなることをいい、電荷が正孔の場合電荷蓄積部における正孔が注入されるエネルギーレベルがチャネル領域或いは制御電極における価電子帯端よりも高くなることをいう。 Here, the so that the barrier to the energy level information charges are injected in the charge accumulating portion, the conduction band energy level of charge is electrons are injected when the charge accumulation portion of the electrons in the channel region or the control electrode refers to become lower than the edge, it means that the energy level of the charge holes when the charge accumulation portion of the holes are injected is higher than the valence band edge in the channel region or the control electrode.

【0025】したがって記憶保持(低電圧状態或いは電源切断状態)での充放電経路上の導電性微粒子のクーロンブロッケード効果によるエネルギー障壁が実効的に、 [0025] Thus the memory holding energy barrier due to the Coulomb blockade effect of the conductive fine particles on the charge and discharge path (low voltage state or power off state) effectively,
より高くなるため保持特性が良好となる。 Retention characteristic becomes good to become higher.

【0026】なお、電荷が直接トンネル可能な第1のトンネル絶縁層或いは第2のトンネル絶縁層としては、シリコン酸化膜等を挙げることができる。 [0026] Note that the charge is a direct first tunnel insulating layer tunnel possible or second tunnel insulating layer may include a silicon oxide film or the like. この他には、絶縁層の障壁高さW(eV)と厚さd(nm)との関係が、W/d>0.9の関係を満たす場合には、その絶縁層は直接トンネル可能となる。 In addition, the relationship between the insulating layer barrier height W (eV) and the thickness d (nm) is the case of satisfying the relationship of W / d> 0.9, the insulating layer is direct tunneling allows the Become.

【0027】また、書き込み或いは消去は直接トンネル領域にある第1及び第2のトンネル絶縁層を経由しているために十分に速い。 Further, the write or erase is sufficiently fast in order that via the first and second tunnel insulating layer which is in direct tunneling region.

【0028】 [0028]

【発明の実施の形態】以下、図面を参照して本発明の好ましい実施形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter will be described a preferred embodiment of the present invention with reference to the drawings.

【0029】(実施形態1)図1は、本発明の実施形態1 [0029] (Embodiment 1) FIG. 1 is a first embodiment of the present invention
に係る不揮発性半導体記憶素子の断面図である。 It is a cross-sectional view of a nonvolatile semiconductor memory device according to.

【0030】この不揮発性半導体記憶素子は、p型シリコンからなる半導体層11と、この半導体層11中に形成されたn 型シリコンからなるソース領域18及びドレイン領域19と、このソース領域18及びドレイン領域19間に形成されたチャネル領域20と、このチャネル領域20上に形成された第1のトンネル絶縁層12 [0030] The nonvolatile semiconductor memory device includes a semiconductor layer 11 made of p-type silicon, the source region 18 and drain region 19 made of n + -type silicon formed in the semiconductor layer 11, and the source region 18 a drain region a channel region 20 formed between the 19, the first tunnel insulating layer formed on the channel region 20 12
(厚さ2nm)と、この第1のトンネル絶縁層12上に形成された導電性粒子層13(厚さ5nm)と、この導電性微粒子層13上に形成された第2のトンネル絶縁層14(厚さ2nm)と、この第2のトンネル絶縁層14 And (thickness 2 nm), and the first tunnel insulating layer 12 conductive particle layer formed on the 13 (thickness 5 nm), a second tunnel insulating layer formed on the conductive particle layer 13 14 and (thickness 2 nm), the second tunnel insulating layer 14
上に形成された電荷蓄積部15(厚さ20nm)と、この電荷蓄積部15上に形成された制御絶縁層16(厚さ10nm)と、この制御絶縁層上に形成された制御電極17(厚さ500nm)とを具備した構造となっている。 A charge storage section 15 formed in the upper (thickness 20 nm), and the charge storage portion 15 controls the insulating layer formed on the 16 (thickness 10 nm), the control insulating controlled formed on layer electrode 17 ( and it has a thickness 500nm); and a structure.

【0031】第1のトンネル絶縁層12の材料としては、酸化シリコンや窒化シリコン等が挙げられる。 Examples of the material of the first tunnel insulating layer 12 include silicon oxide, silicon nitride, or the like. そして量子力学的に電子がトンネル可能となる厚さで形成される。 The quantum-mechanically electrons are formed in a thickness that allows tunneling. また、導電性微粒子層13の材料としては、真性多結晶シリコンが挙げられる。 As a material of the conductive particle layer 13 include intrinsic polycrystalline silicon.

【0032】また、第2のトンネル絶縁層4の材料としては、酸化シリコンや窒化シリコン等が挙げられる。 Further, as the material of the second tunnel insulating layer 4 include silicon oxide, silicon nitride, or the like. そして量子力学的に電子がトンネル可能となる厚さで形成される。 The quantum-mechanically electrons are formed in a thickness that allows tunneling.

【0033】また、電荷蓄積部15の材料としては、p Further, as the material of the charge storage unit 15, p
型ゲルマニウムが挙げられる。 + Type germanium, and the like. また、制御酸化膜16 The control oxide film 16
の材料としては、酸化シリコンや窒化シリコンが挙げられる。 The materials include silicon or silicon nitride oxide. また、制御電極17の材料としては、n 型多結晶シリコンが挙げられる。 The material of the control electrode 17, and n + -type polycrystalline silicon.

【0034】このような記憶素子では、電荷蓄積部15 [0034] In such memory element, the charge storage section 15
がp型ゲルマニウムで形成され、チャネル領域20がシリコンで形成されている。 There are formed in the p-type germanium channel region 20 is formed of silicon. したがって真空レベルから見て電荷蓄積部15(p型ゲルマニウム)の価電子帯端のエネルギーレベルは、チャネル領域20(シリコン)の伝導帯端のエネルギーレベルよりも低くなっている。 Thus the energy level of the valence band edge of the charge storage portion 15 as viewed from the vacuum level (p-type germanium) is lower than the energy level of the conduction band edge of the channel region 20 (silicon). このように構成することで、この記憶素子では、電荷蓄積部15に蓄積された電子がチャネル領域20に抜け難くなり保持時間が著しく長くなる。 With this configuration, in the memory element, the accumulated electrons timekeeping becomes easily released to the channel region 20 is significantly longer in the charge storage section 15.

【0035】また、電荷蓄積部15ではp 型ゲルマニウムを採用しているが、p型ドーパント濃度の薄いものを用いてもかまわない。 Further it adopts the p + -type germanium in the charge storage unit 15, may also be used as thin p-type dopant concentration. ゲルマニウムの他に、n型Ga In addition to the germanium, n-type Ga
As等、電子供給源であるチャネル領域20の伝導帯端よりも真空レベルから見てエネルギー的に低い位置に電子が注入される半導体であればよい。 As such, as long semiconductors electrons are injected into energetically lower position as viewed from the vacuum level than the conduction band edge of the channel region 20 is an electron source.

【0036】この実施形態では、電子は電荷蓄積部15 [0036] In this embodiment, electrons are the charge storage section 15
からチャネル領域20へ放出される例を示した。 An example to be released into the channel region 20 from. しかしながら電子が電荷蓄積部15から制御電極17へ放出するようにしても良い。 However electrons may be emitted to the control electrode 17 from the charge storage unit 15. この場合は、真空レベルから見て電荷蓄積部15(p型ゲルマニウム)の価電子帯端のエネルギーレベルは、制御電極17(シリコン)の伝導帯端のエネルギーレベルよりも低くなっていれば同様の効果が得られる。 In this case, the energy level of the valence band edge of the charge storage portion 15 as viewed from the vacuum level (p-type germanium), the control electrode 17 like if lower than the energy level of the conduction band edge of the (silicon) effect can be obtained.

【0037】また、電荷として正孔を用いる場合は、電荷蓄積部15の情報電荷である正孔が注入されるエネルギーレベルが、チャネル領域20或いは制御電極17における価電子帯端のエネルギーレベルよりも高くなるように材料を選択すればよい。 Further, when holes are used as charges, the energy level of holes or information charge in the charge storage portion 15 is injected, than the energy level of the valence band edge in the channel region 20 or the control electrode 17 materials may be selected to be higher. こうすることによって正孔に対してエネルギー障壁となり保持時間が長くなる。 Retention time becomes energy barrier for holes is increased by doing so. この場合、半導体基板としては正孔をキャリアとする電界効果トランジスタとすれば良い。 In this case, it may be a field effect transistor using holes as carriers is used as the semiconductor substrate.

【0038】次に、図2(a)(b)(c)を用いて図1に示した不揮発性半導体記憶素子の製造方法について説明する。 Next, a method of manufacturing the nonvolatile semiconductor memory device shown in FIG. 1 will be described with reference to FIG. 2 (a) (b) (c).

【0039】先ず、p型シリコン基板11を用意する。 [0039] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0040】次に、例えばCVD(Chemical Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ6nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 6 nm) on the first tunnel insulating layer 12. 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコンからなる第2のトンネル絶縁層14を堆積する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. このドライ酸化によってアモルファスシリコン薄膜は厚さ5nmになる。 Amorphous silicon thin film by the dry oxidation is a thickness 5 nm.

【0041】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される(図2(a))。 Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed (FIG. 2 (a)).

【0042】次に、ボロンをドーピングしながらCVD Next, CVD while doping with boron
法によって、p型ゲルマニウムからなる電荷蓄積部15 By law, the charge storage section 15 formed of p-type germanium
を形成する。 To form. レジストパターンをマスクとして用い第1 First using the resist pattern as a mask
のトンネル絶縁層12、導電性微粒子層13、第2のトンネル絶縁層14及び電荷蓄積部15からなる積層構造部をエッチングする(図2(b))。 The tunnel insulating layer 12, the conductive particle layer 13, etching the laminated structure of a second tunnel insulating layer 14 and the charge storage unit 15 (Figure 2 (b)).

【0043】次に、この積層構造部上にLPCVD(L Next, LPCVD in the laminated structure on the (L
ow Pressure Chemical Vapo ow Pressure Chemical Vapo
r Deposition)法によって、酸化シリコンからなる制御絶縁層16を形成する。 By r Deposition) method to form a control insulating layer 16 made of silicon oxide. さらにこの制御絶縁層16上にCVD法によって、n 型多結晶シリコンからなる制御電極17を形成する。 Further by CVD on the control insulating layer 16 to form a control electrode 17 made of n + -type polycrystalline silicon.

【0044】次に、リンをドーズ量1×10 15 cm Next, the dose of phosphorus amount 1 × 10 15 cm
−2 、入射エネルギー15KeVでイオン注入し、10 -2, and ion implantation with the incident energy 15 KeV, 10
00℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 00 ° C., to form a source region 18 and drain region 19 made of n + -type silicon via a high-speed annealing 10 seconds. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図2(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device is completed through such metal wiring process (Fig. 2 (c)).

【0045】このようにして形成された不揮発性半導体記憶素子において、図3に示すように、電荷蓄積部として微結晶半導体からなる電荷蓄積微粒子21を形成してもよい。 [0045] In such a nonvolatile semiconductor memory device formed by, as shown in FIG. 3, may be formed charge storage particles 21 consisting of microcrystalline semiconductor as a charge storage unit. 図2(c)と同一符号で表している部分は同一構成である。 Part 2 of the (c) are denoted by the same reference numerals have the same configuration. 電荷蓄積微粒子21の直径は0.5nm以上15nm以下程度であれば良い。 Charge diameter of accumulating particulates 21 may be any degree or 15nm or less 0.5 nm. 好ましくは0.5n Preferably 0.5n
m以上10nm以下であれば良い。 10nm and may be less than m. また、この電荷蓄積微粒子21は複数個規則正しく並んでいても、単一のものでもかまわない。 Further, the charge storage particles 21 be lined plurality regularly, may be of a single. 電荷蓄積部が電荷蓄積微粒子21によって形成されることで、導電性微粒子層13と電荷蓄積微粒子21との間でクーロンブロッケード効果によるエネルギーバリアーが生じより保持時間が長くすることができる。 By charge accumulation portion is formed by the charge storage particles 21, retention time than occurs energy barrier due to the Coulomb blockade effect between the conductive particle layer 13 and the charge accumulation particles 21 can be increased. また、電荷蓄積微粒子21と導電性微粒子とは膜厚方向に重なるように形成されるほうが保持時間を長くするためには良い。 Further, good to better is formed so as to overlap in the thickness direction is held for a longer time than the charge storage particles 21 and the conductive fine particles.

【0046】(実施形態2)次に、図4(a)(b) [0046] (Embodiment 2) Next, FIG. 4 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0047】先ず、p型シリコン基板11を用意する。 [0047] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0048】次に、例えばCVD(Chemical Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ6nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 6 nm) on the first tunnel insulating layer 12. 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコンからなる第2のトンネル絶縁層14を堆積する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. このドライ酸化によってアモルファスシリコン薄膜は厚さ5nmになる。 Amorphous silicon thin film by the dry oxidation is a thickness 5 nm.

【0049】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される(図4(a))。 Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed (Figure 4 (a)).

【0050】次に、スパッタ法によって、タングステンからなる電荷蓄積部35(厚さ50nm)を形成する。 Next, by sputtering, to form a charge accumulation portion 35 made of tungsten (thickness 50 nm).
レジストパターンをマスクとして用い第1のトンネル絶縁層12、導電性微粒子層13、第2のトンネル絶縁層14及び電荷蓄積部35からなる積層構造部をエッチングする(図4(b))。 The first tunnel insulating layer 12 using the resist pattern as a mask, the conductive particle layer 13, etching the laminated structure of a second tunnel insulating layer 14 and the charge storage unit 35 (Figure 4 (b)).

【0051】次に、この積層構造部上にLPCVD(L Next, LPCVD in the laminated structure on the (L
ow Pressure Chemical Vapo ow Pressure Chemical Vapo
r Deposition)法によって、酸化シリコンからなる制御絶縁層16を形成する。 By r Deposition) method to form a control insulating layer 16 made of silicon oxide. さらにこの制御絶縁層16上にCVD法によって、n 型多結晶シリコンからなる制御電極17を形成する。 Further by CVD on the control insulating layer 16 to form a control electrode 17 made of n + -type polycrystalline silicon.

【0052】次に、リンをドーズ量1×10 15 cm Next, the dose of phosphorus amount 1 × 10 15 cm
−2 、入射エネルギー15KeVでイオン注入し、10 -2, and ion implantation with the incident energy 15 KeV, 10
00℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 00 ° C., to form a source region 18 and drain region 19 made of n + -type silicon via a high-speed annealing 10 seconds. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図4(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device via such a metal wiring process is completed (FIG. 4 (c)).

【0053】この実施形態では、電荷蓄積部35の材料としてタングステンを用いたが、アルミニウムや銅等他の金属を用いても良い。 [0053] In this embodiment, tungsten is used as the material of the charge storage unit 35, it may be used such as aluminum or copper other metals. またタングステンシリサイド等を用いても良い。 Also it may be used tungsten silicide and the like. このように電子供給源であるチャネル領域20(シリコン)或いは制御電極17(シリコン) Thus the channel region 20 is an electron source (silicon) or the control electrode 17 (silicon)
の伝導帯端よりも、真空レベルから見てエネルギー的に低い位置にフェルミ準位がある金属等であれば何でもかまわない。 Than the conduction band edge, it does not matter what even if the metal or the like there is a Fermi level in energetically lower position when viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高い位置にフェルミ準位がある金属等であればなんでもかまわない。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as the charge, anything as long as metal or the like is Fermi level energetically higher position as viewed from the vacuum level It does not matter.

【0054】このようにして形成された不揮発性半導体記憶素子において、図5に示すように、電荷蓄積部として微結晶シリコン等からなる電荷蓄積微粒子31を形成してもよい。 [0054] In such a nonvolatile semiconductor memory device formed by, as shown in FIG. 5, may be formed charge storage particles 31 made of microcrystalline silicon or the like as a charge storage unit. 図4(c)と同一符号で表している部分は同一構成である。 Portions are denoted by the same reference numerals 4 and (c) have the same configuration. 電荷蓄積微粒子31の直径は0.5n The diameter of the charge storage particles 31 0.5n
m以上15nm以下程度であれば良い。 It may be a degree more than 15nm or less m. 好ましくは0. Preferably 0.
5nm以上10nm以下であれば良い。 It may be at 5nm or more 10nm or less. また、この電荷蓄積微粒子31は複数個規則正しく並んでいても、単一のものでもかまわない。 Further, the charge storage particles 31 be lined plurality regularly, may be of a single. 電荷蓄積部が電荷蓄積微粒子3 Charge storage microparticles 3 charge storage section
1によって形成されることで、導電性微粒子層13と電荷蓄積微粒子31との間でクーロンブロッケード効果によるエネルギーバリアーが生じより保持時間を長くすることができる。 By being formed by a 1, it is possible to increase the retention time than occurs energy barrier due to the Coulomb blockade effect between the conductive particle layer 13 and the charge accumulating particulates 31. また、電荷蓄積微粒子31と導電性微粒子とは膜厚方向に重なるように形成されるほうが保持時間を長くするためには良い。 Further, good to better is formed so as to overlap in the thickness direction is held for a longer time than the charge storage particles 31 and the conductive fine particles.

【0055】(実施形態3)次に、図6(a)(b) [0055] (Embodiment 3) Next, FIG. 6 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0056】先ず、p型シリコン基板11を用意する。 [0056] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0057】次に、例えばCVD(Chemical Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ6nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 6 nm) on the first tunnel insulating layer 12. 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコンからなる第2のトンネル絶縁層14を堆積する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes to deposit a second tunnel insulating layer 14 made of silicon oxide on the amorphous silicon thin film. このドライ酸化によってアモルファスシリコン薄膜は厚さ5nmになる。 Amorphous silicon thin film by the dry oxidation is a thickness 5 nm.

【0058】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される(図6(a))。 Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed (FIG. 6 (a)).

【0059】次に、LPCVD法によって、窒化シリコンからなる電荷蓄積部45(厚さ20nm)を形成する(図6(b))。 Next, the LPCVD method to form a charge accumulation portion 45 made of silicon nitride (thickness 20 nm) (Figure 6 (b)). この窒化シリコン膜45は、界面或いは内部に真空レベルから見てエネルギー的に低い電子補足準位(電荷として正孔の場合は高い正孔補足準位)を有しており電荷蓄積部として機能する。 The silicon nitride film 45 functions as a charge storage portion has a (high hole supplemental level in the case of holes as charge) surfactant or internal as viewed from the vacuum level energetically lower electron supplementary level .

【0060】次に、レジストパターンをマスクとして用い第1のトンネル絶縁層12、導電性微粒子層13、第2のトンネル絶縁層14及び電荷蓄積部45からなる積層構造部をエッチングする。 Next, the first tunnel insulating layer 12 using the resist pattern as a mask, the conductive particle layer 13, etching the laminated structure of a second tunnel insulating layer 14 and the charge storage unit 45.

【0061】次に、この積層構造部上にLPCVD(L Next, LPCVD this laminated structure on (L
ow Pressure Chemical Vapo ow Pressure Chemical Vapo
r Deposition)法によって、酸化シリコンからなる制御絶縁層16を形成する。 By r Deposition) method to form a control insulating layer 16 made of silicon oxide. さらにこの制御絶縁層16上にCVD法によって、n 型多結晶シリコンからなる制御電極17を形成する。 Further by CVD on the control insulating layer 16 to form a control electrode 17 made of n + -type polycrystalline silicon.

【0062】次に、リンをドーズ量1×10 15 cm Next, the dose of phosphorus amount 1 × 10 15 cm
−2 、入射エネルギー15KeVでイオン注入し、10 -2, and ion implantation with the incident energy 15 KeV, 10
00℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 00 ° C., to form a source region 18 and drain region 19 made of n + -type silicon via a high-speed annealing 10 seconds. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図6(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device via such a metal wiring process is completed (Figure 6 (c)).

【0063】このようにして形成された不揮発性半導体記憶素子において、図7に示すように、電荷蓄積部として窒化シリコン等からなる電荷蓄積微粒子41を形成してもよい。 [0063] In such a nonvolatile semiconductor memory device formed by, as shown in FIG. 7, may be formed charge storage particles 41 made of silicon nitride or the like as a charge storage unit. 図6(c)と同一符号で表している部分は同一構成である。 Portion 6 of the (c) are denoted by the same reference numerals have the same configuration. 電荷蓄積微粒子41の直径は0.5nm The diameter of the charge storage particles 41 0.5nm
以上15nm以下程度であれば良い。 It may be a degree more than 15nm or less. 好ましくは0.5 Preferably 0.5
nm以上10nm以下であれば良い。 10nm and may be less than nm. また、この電荷蓄積微粒子41は複数個規則正しく並んでいても、単一のものでもかまわない。 Also, the charge accumulating particles 41 be lined plurality regularly, it may be of a single. 電荷蓄積部が電荷蓄積微粒子41 Charge storage particles 41 charge storage section
によって形成されることで、導電性微粒子層13と電荷蓄積微粒子41との間でクーロンブロッケード効果によるエネルギーバリアーが生じより保持時間を長くすることができる。 By being formed by, it can be held for a longer time than occurs energy barrier due to the Coulomb blockade effect between the conductive particle layer 13 and the charge accumulating particles 41. また、電荷蓄積微粒子41と導電性微粒子とは膜厚方向に重なるように形成されるほうが保持時間を長くするためには良い。 Further, good to better is formed so as to overlap in the thickness direction is held for a longer time than the charge storage particles 41 and the conductive fine particles.

【0064】(実施形態4)次に、図8(a)(b) [0064] (Embodiment 4) Next, FIG. 8 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0065】先ず、p型シリコン基板11を用意する。 [0065] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0066】次に、例えばCVD(Chemical [0066] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ8nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 8 nm) on the first tunnel insulating layer 12. 次に、700℃、4時間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコン層59(厚さ6nm)を形成する。 Next, 700 ° C., subjected to dry oxidation of 4 hours, to form a silicon oxide layer 59 (thickness 6 nm) on the amorphous silicon thin film. このドライ酸化によってアモルファスシリコン薄膜は厚さ5nmになる。 Amorphous silicon thin film by the dry oxidation is a thickness 5 nm.

【0067】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される(図7(a))。 Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed (FIG. 7 (a)).

【0068】次に、低加速イオンインプランテーション(4KeV程度の加速電圧)によって、酸化シリコン層59中にアルゴンをドーズ量1×10 15 cm −2注入する。 Next, the low-energy ion implantation (acceleration voltage of about 4 KeV), a dose of 1 × 10 15 cm -2 to inject argon into silicon oxide layer 59. この低加速イオンインプランテーション工程によって、酸化シリコン層59中に電荷蓄積部となるダングリングボンドによる多数の欠陥準位55が形成される。 The by low energy ion implantation process, many defects level 55 by dangling bonds serving as a charge accumulating portion in the silicon oxide layer 59 is formed.
この欠陥準位55は酸化シリコン層59の表面から深さ4nmの位置になるように加速電圧を調整することで、 The defect level 55 by adjusting the acceleration voltage so that the position of the depth 4nm from the surface of the silicon oxide layer 59,
欠陥準位55と多結晶シリコン微粒子からなる導電性微粒子層13との間の酸化シリコンの厚さは2nmとなり、第2のトンネル絶縁層14になる。 2nm next the thickness of the silicon oxide between the conductive particle layer 13 where the defect level 55 of polycrystalline silicon particles, the second tunnel insulating layer 14. 一方欠陥準位5 On the other hand defect level 5
5よりも上にある酸化シリコンの厚さは4nmとなり、 The thickness of the silicon oxide is above 5 4nm, and the
制御絶縁層16となる(図8(b))。 A control insulating layer 16 (Figure 8 (b)).

【0069】次に、レジストパターンをマスクとして用い第1のトンネル絶縁層12、導電性微粒子層13、第2のトンネル絶縁層14及び電荷蓄積部55からなる積層構造部をエッチングする。 Next, the first tunnel insulating layer 12 using the resist pattern as a mask, the conductive particle layer 13, etching the laminated structure of a second tunnel insulating layer 14 and the charge storage unit 55. 次に、CVD法によって、 Then, by the CVD method,
型多結晶シリコンからなる制御電極17を形成する。 forming a control electrode 17 made of n + -type polycrystalline silicon.

【0070】次に、リンをドーズ量1×10 15 cm Next, the dose of phosphorus amount 1 × 10 15 cm
−2 、入射エネルギー15KeVでイオン注入し、10 -2, and ion implantation with the incident energy 15 KeV, 10
00℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 00 ° C., to form a source region 18 and drain region 19 made of n + -type silicon via a high-speed annealing 10 seconds. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図8(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device via such a metal wiring process is completed (FIG. 8 (c)).

【0071】このようにして形成された半導体記憶素子は、欠陥準位55が、電子供給源であるチャネル領域2 [0071] Such a semiconductor memory element formed, the defect level 55, the channel region 2 is an electron source
0(シリコン)或いは制御電極17(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低い欠陥準位55を電荷蓄積部として用いることで保持時間を長くすることが可能となる。 0 (silicon) or than the conduction band edge of the control electrode 17 (silicon), it is possible to prolong the retention time by using energetically lower defect level 55 as the charge storage unit as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高い欠陥準位55として用いることで同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as charges, to obtain the same effect by using as the energetically higher defect level 55 as viewed from the vacuum level it can.

【0072】この実施形態では欠陥準位55を、アルゴンをインプラして形成したが、欠陥準位ができれば他の元素をインプラしてもよい。 [0072] The defect level 55 in this embodiment has been formed by implantation of argon, it may be implanted with other elements as long as the defect level.

【0073】(実施形態5)次に、図9(a)(b) [0073] (Embodiment 5) Next, FIG. 9 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0074】先ず、p型シリコン基板11を用意する。 [0074] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0075】次に、例えばCVD(Chemical [0075] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ8nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 8 nm) on the first tunnel insulating layer 12. 次に、700℃、120分のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコン層66(厚さ4nm)を形成する。 Next, 700 ° C., subjected to dry oxidation at 120 minutes, to form a silicon oxide layer 66 on the amorphous silicon thin film (thickness 4 nm). このドライ酸化によってアモルファスシリコン薄膜は厚さ6nmになる。 Amorphous silicon thin film by the dry oxidation is a thickness 6 nm.

【0076】次に、NH 雰囲気中で900℃、4KP [0076] Next, 900 ° C. in an NH 3 atmosphere, 4 kp
aで50分間、アンモニア熱処理を行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成されると共に、 50 minutes at a, Doing ammonia heat treatment, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed,
酸化シリコン層66と導電性微粒子層13との界面に窒素が3パーセント(原子パーセント)程度添加される。 Nitrogen at the interface between the silicon oxide layer 66 and the conductive particle layer 13 is added degree of 3% (atomic percent).
これにより10 13 cm −2程度の欠陥準位65が形成される(図9(a))。 Thus 10 13 cm -2 order of defect levels 65 are formed (FIG. 9 (a)).

【0077】次に、さらに熱酸化して、表面の酸化シリコン層の膜厚を6nm程度にすると、欠陥準位65下の酸化シリコン層は2nmとなり第2のトンネル絶縁層1 Next, further thermally oxidized, when the thickness of the silicon oxide layer on the surface to about 6 nm, a silicon oxide layer below the defect level 65 2nm next second tunnel insulating layer 1
4となる。 4 to become. そして欠陥準位65上の酸化シリコン層は4 The silicon oxide layer on the defect level 65 4
nmとなり制御絶縁層16となる(図9(b))。 The nm next control insulating layer 16 (FIG. 9 (b)).

【0078】次に、レジストパターンをマスクとして用い第1のトンネル絶縁層12、導電性微粒子層13、第2のトンネル絶縁層14及び電荷蓄積部65からなる積層構造部をエッチングする。 [0078] Then, the first tunnel insulating layer 12 using the resist pattern as a mask, the conductive particle layer 13, etching the laminated structure of a second tunnel insulating layer 14 and the charge storage unit 65. 次に、CVD法によって、 Then, by the CVD method,
型多結晶シリコンからなる制御電極17を形成する。 forming a control electrode 17 made of n + -type polycrystalline silicon.

【0079】次に、リンをドーズ量1×10 15 cm Next, the dose of phosphorus amount 1 × 10 15 cm
−2 、入射エネルギー15KeVでイオン注入し、10 -2, and ion implantation with the incident energy 15 KeV, 10
00℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 00 ° C., to form a source region 18 and drain region 19 made of n + -type silicon via a high-speed annealing 10 seconds. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図9(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device via such a metal wiring process is completed (FIG. 9 (c)).

【0080】このようにして形成された半導体記憶素子は、欠陥準位65が、電子供給源であるチャネル領域2 [0080] Such a semiconductor memory element formed, the defect level 65, the channel region 2 is an electron source
0(シリコン)或いは制御電極17(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低い欠陥準位65を電荷蓄積部として用いることで保持時間を長くすることが可能となる。 0 (silicon) or than the conduction band edge of the control electrode 17 (silicon), it is possible to prolong the retention time by using energetically lower defect level 65 as the charge storage unit as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高い欠陥準位65として用いることで同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as charges, to obtain the same effect by using as the energetically higher defect level 65 as viewed from the vacuum level it can.

【0081】この実施形態では窒素を、アンモニア処理により導入しているが、NOやN O等の気体雰囲気中でも窒素を導入することができる。 [0081] The nitrogen in this embodiment, although introduced by ammonia treatment, it is possible to introduce nitrogen even in a gas atmosphere such as NO and N 2 O.

【0082】(実施形態6)次に、図10(a)(b) [0082] (Embodiment 6) Next, FIG. 10 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0083】先ず、p型シリコン基板11を用意する。 [0083] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0084】次に、例えばCVD(Chemical [0084] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ6nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 6 nm) on the first tunnel insulating layer 12. 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコン層(厚さ2nm)を堆積して、第2のトンネル絶縁層14を形成する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes, a silicon oxide layer on the amorphous silicon thin film (thickness 2 nm) was deposited to form a second tunnel insulating layer 14. このドライ酸化によってアモルファスシリコン薄膜の厚さは5nmとなる。 The thickness of the amorphous silicon thin film by the dry oxidation becomes 5 nm.

【0085】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される(図10(a))。 [0085] Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed (FIG. 10 (a)).

【0086】次に、EB(電子ビーム)照射によって、 [0086] Next, by EB (electron beam) irradiation,
第2のトンネル絶縁層14表面に欠陥準位75を形成する(図10(b))。 Forming a defect level 75 in the second tunnel insulating layer 14 surface (Figure 10 (b)). この欠陥準位75は電荷蓄積部となる。 The defect level 75 becomes a charge accumulation unit.

【0087】次に、欠陥準位75が導入された第2のトンネル絶縁層14上に、LPCVD法によって、厚さ1 [0087] Next, on the second tunnel insulating layer 14 defect level 75 is introduced, by the LPCVD method, thickness 1
0nmの酸化シリコンからなる制御絶縁層16を形成する。 Forming a control insulating layer 16 made of silicon oxide of 0 nm. 次にCVDにより、厚さ200nmのn 型多結晶シリコンからなる制御電極17を形成する。 Then by CVD, to form the control electrode 17 made of thick 200 nm n + -type polycrystalline silicon. 次に、レジストパターンをマスクとして用い積層構造部をエッチングし、リンをドーズ量1×10 15 cm −2 、入射エネルギー15KeVでイオン注入し、1000℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds to form a source region 18 and drain region 19 made of. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図10(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device is completed through such metal wiring process (Fig. 10 (c)).

【0088】このようにして形成された半導体記憶素子は、欠陥準位75が、電子供給源であるチャネル領域2 [0088] Such a semiconductor memory element formed, the defect level 75, the channel region 2 is an electron source
0(シリコン)或いは制御電極17(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低い欠陥準位75を電荷蓄積部として用いることで保持時間を長くすることが可能となる。 0 (silicon) or than the conduction band edge of the control electrode 17 (silicon), it is possible to prolong the retention time by using energetically lower defect level 75 as the charge storage unit as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高い欠陥準位75として用いることで同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as charges, to obtain the same effect by using as the energetically higher defect level 75 as viewed from the vacuum level it can.

【0089】この実施形態では第2のトンネル絶縁層1 [0089] The second tunnel insulating layer in this embodiment 1
4表面に欠陥を形成する方法として、電子ビーム照射を用いたが、SH(硫酸+過酸化水素水)処理等のウエット処理で表面を荒らす方法やアンモニア雰囲気での窒化添加で最表面の窒素濃度を上げる等のドライ処理による方法でも良い。 As a method for forming the defects 4 surface and using an electron beam irradiation, SH nitrogen concentration of the outermost surface in addition nitriding in the process or ammonia atmosphere for roughening the surface with a wet process such as (sulfuric acid + hydrogen peroxide water) treatment it may be in the process according to the dry process such as raising the.

【0090】(実施形態7)次に、図11(a)(b) [0090] (Embodiment 7) Next, FIG. 11 (a) (b)
(c)を用いて、図1で示した不揮発性半導体記憶素子の別の製造方法を説明する。 With (c), illustrates another method of manufacturing a nonvolatile semiconductor memory device shown in FIG.

【0091】先ず、p型シリコン基板11を用意する。 [0091] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0092】次に、例えばCVD(Chemical [0092] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜(厚さ6nm)を堆積する。 The Vapor Deposition) method, depositing an amorphous silicon thin film (thickness 6 nm) on the first tunnel insulating layer 12. 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜上に酸化シリコン層(厚さ2nm)を堆積して、第2のトンネル絶縁層14を形成する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes, a silicon oxide layer on the amorphous silicon thin film (thickness 2 nm) was deposited to form a second tunnel insulating layer 14. このドライ酸化によってアモルファスシリコン薄膜は厚さ5nmとなる。 Amorphous silicon thin film by the dry oxidation a thickness 5 nm.

【0093】次に、窒素雰囲気中で900℃の高温アニールを行うと、アモルファスシリコン層はナノメートルサイズの多結晶シリコン微粒子からなる導電性微粒子層13が形成される。 [0093] Next, when the high-temperature annealing of 900 ° C. in a nitrogen atmosphere, the amorphous silicon layer is conductive fine particle layer 13 of polycrystalline silicon particles of nanometer size are formed. そしてさらに第2のトンネル絶縁層14上にCVD法でアモルファスシリコン層89を厚さ2nm堆積する(図11(a))。 And further the thickness 2nm depositing an amorphous silicon layer 89 by CVD on the second tunnel insulating layer 14 (FIG. 11 (a)).

【0094】次に、700℃、120分間のドライ酸化により、アモルファスシリコン層89を全て酸化して制御絶縁層16を形成する。 [0094] Next, 700 ° C., by dry oxidation at 120 minutes, all of the amorphous silicon layer 89 oxidized to form a control insulating layer 16. このとき温度700℃では酸化時の原子流動が非常に小さいため、第2のトンネル絶縁層14上のアモルファスシリコンと酸化シリコンの界面にダングリングボンドによる欠陥準位85が形成される(図11(b))。 At this time atomic flow at a temperature 700 ° C. The oxidation is very small, the defect energy level 85 according to the dangling bonds are formed in the interface between the silicon oxide and amorphous silicon on the second tunnel insulating layer 14 (FIG. 11 ( b)). この時の欠陥準位85の密度は酸化条件で調節可能である。 The density of defect levels 85 at this time is adjustable in oxidizing conditions. この第2のトンネル絶縁層1 The second tunnel insulating layer 1
4表面の欠陥準位85は電荷蓄積部となる。 Defect level 85 of 4 surface serving as a charge storage portion.

【0095】次に、制御絶縁層16上に、CVDにより、厚さ200nmのn 型多結晶シリコンからなる制御電極17を形成する。 [0095] Next, on the control insulating layer 16 by CVD, to form the control electrode 17 made of n + -type polycrystalline silicon having a thickness of 200 nm. 次に、レジストパターンをマスクとして用い積層構造部をエッチングし、リンをドーズ量1×10 15 cm −2 、入射エネルギー15KeVでイオン注入し、1000℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds to form a source region 18 and drain region 19 made of. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図11(c))。 Finally, an interlayer insulating layer, the non-volatile semiconductor memory device via such a metal wiring process is completed (FIG. 11 (c)).

【0096】このようにして形成された半導体記憶素子は、欠陥準位85が、電子供給源であるチャネル領域2 [0096] Such a semiconductor memory element formed, the defect level 85, the channel region 2 is an electron source
0(シリコン)或いは制御電極17(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低い欠陥準位85を電荷蓄積部として用いることで保持時間を長くすることが可能となる。 0 (silicon) or than the conduction band edge of the control electrode 17 (silicon), it is possible to prolong the retention time by using energetically lower defect level 85 as the charge storage unit as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高い欠陥準位85として用いることで同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as charges, to obtain the same effect by using as the energetically higher defect level 85 as viewed from the vacuum level it can.

【0097】(実施形態8)次に、図12(a)(b) [0097] (Embodiment 8) Next, FIG. 12 (a) (b)
(c)を用いて、本発明の別の不揮発性半導体記憶素子について説明する。 With (c), it will be described another nonvolatile semiconductor memory device of the present invention. この不揮発性半導体記憶素子は、図1で示した不揮発性半導体記憶素子の電荷蓄積部が導電性微粒子によって構成されたものである。 The nonvolatile semiconductor memory device is to charge storage section of a nonvolatile semiconductor memory device shown in FIG. 1 is constituted by conductive fine particles.

【0098】先ず、p型シリコン基板11を用意する。 [0098] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0099】次に、例えばCVD(Chemical [0099] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜99 The Vapor Deposition) method, an amorphous silicon thin film 99 on the first tunnel insulating layer 12
(厚さ6nm)を堆積する。 Depositing a (thickness: 6nm). 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜99上に酸化シリコン層(厚さ2nm)を堆積して、第2のトンネル絶縁層14を形成する。 Next, 700 ° C., subjected to dry oxidation of 5 minutes, a silicon oxide layer on the amorphous silicon film 99 (thickness 2 nm) was deposited to form a second tunnel insulating layer 14. このドライ酸化によってアモルファスシリコン薄膜99の厚さは5nmとなる。 The thickness of the amorphous silicon film 99 by the dry oxidation becomes 5 nm.

【0100】次に、第2のトンネル絶縁層14上に、ボロンをドーピングしながらCVDすることにより粒径1 Next, the particle diameter 1 by on the second tunnel insulating layer 14, to CVD while doping with boron
5nm程度のp型Ge微粒子95を形成する(図12 Forming a p-type Ge particles 95 of about 5 nm (FIG. 12
(a))。 (A)).

【0101】次に、温度700℃の乾燥酸化雰囲気中で、アモルファスシリコン薄膜99を酸化しきるように酸化時間を調整し、p型Ge微粒子95の直下は酸化しきらずシリコンの微結晶93が形成される。 Next, in a dry oxidizing atmosphere at a temperature of 700 ° C., an amorphous silicon thin film 99 by adjusting the oxidation time so as to separate oxidation, immediately below the p-type Ge particles 95 microcrystalline 93 silicon not completely oxidized is formed that. この微結晶93はクーロンブロッケード条件を具備する導電性微粒子となる(図12(b))。 Microcrystalline 93 becomes conductive fine particles having a Coulomb blockade condition (FIG. 12 (b)). このように自己整合的に、 In this way in a self-aligned manner,
シリコンからなる導電性微粒子93上にゲルマニウムからなる電荷蓄積微粒子95を形成することが可能となる。 It is possible to form a charge storage particles 95 consisting of germanium on the conductive fine particles 93 made of silicon. このときの酸化では、ゲルマニウム微粒子95の酸化レートは、この表面に生じるストレスにより、通常の酸化レートよりも遅くなる。 In the oxidation of this time, the oxidation rate of the germanium particles 95, the stress generated on the surface, is slower than normal oxidation rate.

【0102】次に、LPCVD法によって、厚さ10n [0102] Then, by LPCVD method, a thickness of 10n
mの酸化シリコンからなる制御絶縁層16を形成する。 Forming a control insulating layer 16 made of silicon oxide of m.
次にCVDにより、厚さ200nmのn 型多結晶シリコンからなる制御電極17を形成する。 Then by CVD, to form the control electrode 17 made of thick 200 nm n + -type polycrystalline silicon. 次に、レジストパターンをマスクとして用い積層構造部をエッチングし、リンをドーズ量1×10 15 cm −2 、入射エネルギー15KeVでイオン注入し、1000℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds to form a source region 18 and drain region 19 made of. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図12(c))。 Finally, an interlayer insulating layer, through such metal wiring process nonvolatile semiconductor memory device is completed (FIG. 12 (c)).

【0103】このようにして形成された半導体記憶素子は、電荷蓄積部にp型Ge微粒子を用い、電子供給源であるチャネル領域20(シリコン)或いは制御電極17 [0103] Such a semiconductor memory device which is formed is, a p-type Ge particles in the charge accumulation portion, the channel region 20 (silicon) is an electron source or the control electrode 17
(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低い所に情報電子が注入されるので保持時間を長くすることが可能となる。 Than the conduction band edge of the (silicon), it is possible to extend the holding time because the information electrons are injected at energetically lower as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高いので同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as the charge can be expected a similar effect because energetically higher as viewed from the vacuum level. 電荷蓄積部95にGe微粒子を用いているが、上記条件を満たすならば他の材料を用いても良い。 While using the Ge particles in the charge storage unit 95, other materials may be used if the condition is satisfied.

【0104】また、複数のGe/Si二重ドット構造が位置的にランダムに存在しているが、単一のGe/Si [0104] Further, a plurality of Ge / Si double dot structures are present at random positions, a single Ge / Si
二重ドット構造のものや、位置的に規則的に並んでいるものでもかまわない。 Those and double dot structure, may be one in a row in position regularly.

【0105】本実施形態のように電荷蓄積部が電荷蓄積微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自己整合的に重なっているので、保持時間がより長くなる。 [0105] made from the charge storage portion charge storage particles as in the present embodiment, a charge storage particles and conductive fine particles so overlaps the self-alignment, the retention time becomes longer. (実施形態9)次に、図13(a)(b)(c)を用いて、本発明の別の不揮発性半導体記憶素子について説明する。 (Embodiment 9) Next, with reference to FIG. 13 (a) (b) (c), will be described another nonvolatile semiconductor memory device of the present invention. この不揮発性半導体記憶素子は、図1で示した不揮発性半導体記憶素子の電荷蓄積部が導電性微粒子によって構成されたものである。 The nonvolatile semiconductor memory device is to charge storage section of a nonvolatile semiconductor memory device shown in FIG. 1 is constituted by conductive fine particles.

【0106】先ず、p型シリコン基板11を用意する。 [0106] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0107】次に、例えばCVD(Chemical [0107] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜10 The Vapor Deposition) method, an amorphous silicon thin film 10 on the first tunnel insulating layer 12
9(厚さ6nm)を堆積する。 9 is deposited (thickness 6 nm). 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜109 Next, the 700 ° C., dry oxidation of 5 minutes, the amorphous silicon thin film 109
上に酸化シリコン層(厚さ2nm)を堆積して、第2のトンネル絶縁層14を形成する。 By depositing a silicon oxide layer thereon (thickness 2 nm), forming a second tunnel insulating layer 14. このドライ酸化によってアモルファスシリコン109の厚さは5nmとなる。 The thickness of the amorphous silicon 109 by the dry oxidation becomes 5 nm.

【0108】次に、第2のトンネル絶縁層14上に、スパッタ法により粒径15nm程度の金(Au)微粒子1 [0108] Next, on the second tunnel insulating layer 14, a gold particle diameter of about 15nm by a sputtering method (Au) fine particles 1
05を形成する(図13(a))。 05 is formed (FIG. 13 (a)).

【0109】次に、温度700℃の乾燥酸化雰囲気中で、アモルファスシリコン薄膜109を酸化しきるように酸化時間を調整し、金微粒子105の直下は酸化しきらずシリコンの微結晶103が形成される。 [0109] Next, in a dry oxidizing atmosphere at a temperature of 700 ° C., an amorphous silicon thin film 109 to adjust the oxidation time to partition oxide, silicon microcrystalline 103 not completely oxidized directly under the gold particles 105 are formed. この微結晶103はクーロンブロッケード条件を具備する導電性微粒子となる(図13(b))。 Microcrystalline 103 becomes conductive fine particles having a Coulomb blockade condition (FIG. 13 (b)). このように自己整合的に、シリコンからなる導電性微粒子103上に金からなる電荷蓄積微粒子105を形成することが可能となる。 Thus a self-alignment manner, it is possible to form the charge accumulating particles 105 made of gold on the conductive fine particles 103 made of silicon.
荷電蓄積微粒子105の材料としては、金のように酸化し難い金属であることが望ましい。 As the material of the charge storage particles 105, it is desirable that the oxide hard metals as gold.

【0110】次に、LPCVD法によって、厚さ10n [0110] Then, by LPCVD method, a thickness of 10n
mの酸化シリコンからなる制御絶縁層16を形成する。 Forming a control insulating layer 16 made of silicon oxide of m.
次にCVDにより、厚さ200nmのn 型多結晶シリコンからなる制御電極17を形成する。 Then by CVD, to form the control electrode 17 made of thick 200 nm n + -type polycrystalline silicon. 次に、レジストパターンをマスクとして用い積層構造部をエッチングし、リンをドーズ量1×10 15 cm −2 、入射エネルギー15KeVでイオン注入し、1000℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds to form a source region 18 and drain region 19 made of. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図13(c))。 Finally, an interlayer insulating layer, through such metal wiring process nonvolatile semiconductor memory device is completed (FIG. 13 (c)).

【0111】このようにして形成された半導体記憶素子は、電荷蓄積部105に金微粒子を用い、電子供給源であるチャネル領域20(シリコン)或いは制御電極17 [0111] Such a semiconductor memory device which is formed is, using gold fine particles in the charge accumulation portion 105, the channel region 20 is an electron source (silicon) or the control electrode 17
(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低いので保持時間を長くすることが可能となる。 Than the conduction band edge of the (silicon), it is possible to prolong the retention time so energetically lower as viewed from the vacuum level. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極17の価電子帯端よりも、真空レベルから見てエネルギー的に高いので同様の効果を期待できる。 Further than the valence band edge of the channel region 20 or the control electrode 17 is a case where the charge supply holes are used as the charge can be expected a similar effect because energetically higher as viewed from the vacuum level. 電荷蓄積部105に金微粒子を用いているが、上記条件を満たすならば他の材料を用いても良い。 While using gold fine particles in the charge accumulation portion 105, other materials may be used if the condition is satisfied. また、金のように酸化され難い金属であることが望ましい。 Further, it is desirable that the oxidized hard metal as gold.

【0112】また、酸化されやすい金属微粒子の場合でも、図14に示すように、選択RIEによって金属微粒子真下以外の第2のトンネル絶縁層14及びアモルファスシリコン層をエッチングする方法を用いれば問題ない。 [0112] Also, even in the case of easily oxidizable metal particles, as shown in FIG. 14, no problem using the method of etching the second tunnel insulating layer 14 and the amorphous silicon layer other than directly below the metal fine particles by selective RIE.

【0113】また、複数の金/Si二重ドット構造が位置的にランダムに存在しているが、単一の金/Si二重ドット構造のものや、位置的に規則的に並んでいるものでもかまわない。 [0113] Further, a plurality of gold / Si double dot structure is present at random in position, one and a single gold / Si double dot structure, which are arranged in positionally ordered But it does not matter.

【0114】本実施形態のように電荷蓄積部が電荷蓄積微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自己整合的に重なっているので、保持時間をより長くすることができる。 [0114] made from the charge storage portion charge storage particles as in the present embodiment, since the charge storage particles and conductive fine particles overlaps the self-aligned manner, it is possible to longer retention times. (実施形態10)次に、図15(a)(b)(c)を用いて、本発明の別の不揮発性半導体記憶素子について説明する。 (Embodiment 10) Next, with reference to FIG. 15 (a) (b) (c), will be described another nonvolatile semiconductor memory device of the present invention. この不揮発性半導体記憶素子は、図1で示した不揮発性半導体記憶素子の電荷蓄積部が導電性微粒子によって構成されたものである。 The nonvolatile semiconductor memory device is to charge storage section of a nonvolatile semiconductor memory device shown in FIG. 1 is constituted by conductive fine particles.

【0115】先ず、p型シリコン基板11を用意する。 [0115] First, a p-type silicon substrate 11.
次に、STI(Shallow Trench Iso Then, STI (Shallow Trench Iso
lation)法などを用いて、素子分離を施した後、 By using a lation) method, after performing the isolation,
1000℃以上の高温熱酸化を行い、シリコン基板11 Perform high temperature thermal oxidation of 1000 ° C. or higher, the silicon substrate 11
上に酸化シリコンからなる第1のトンネル絶縁層12を形成する。 Forming a first tunnel insulating layer 12 made of silicon oxide on top.

【0116】次に、例えばCVD(Chemical [0116] Next, for example, CVD (Chemical
Vapor Deposition)法により、第1のトンネル絶縁層12上にアモルファスシリコン薄膜11 The Vapor Deposition) method, an amorphous silicon thin film 11 on the first tunnel insulating layer 12
9(厚さ6nm)を堆積する。 9 is deposited (thickness 6 nm). 次に、700℃、5分間のドライ酸化を行い、アモルファスシリコン薄膜119 Next, the 700 ° C., dry oxidation of 5 minutes, the amorphous silicon thin film 119
上に酸化シリコン層(厚さ2nm)を堆積して、第2のトンネル絶縁層14を形成する。 By depositing a silicon oxide layer thereon (thickness 2 nm), forming a second tunnel insulating layer 14. このドライ酸化によってアモルファスシリコン109の厚さは5nmとなる。 The thickness of the amorphous silicon 109 by the dry oxidation becomes 5 nm.

【0117】次に、第2のトンネル絶縁層14上に、L [0117] Next, on the second tunnel insulating layer 14, L
PCVD法により粒径10nm程度の窒化シリコン微粒子115を形成する(図15(a))。 PCVD method by forming the silicon nitride particles 115 having a diameter of about 10 nm (FIG. 15 (a)).

【0118】次に、温度700℃の乾燥酸化雰囲気中で、アモルファスシリコン薄膜119を酸化しきるように酸化時間を調整し、窒化シリコン微粒子115の直下は酸化しきらずシリコンの微結晶113が形成される。 [0118] Next, in a dry oxidizing atmosphere at a temperature of 700 ° C., an amorphous silicon thin film 119 to adjust the oxidation time to partition oxide, silicon microcrystalline 113 not completely oxidized directly below the silicon nitride particles 115 are formed .
この微結晶113はクーロンブロッケード条件を具備する導電性微粒子となる(図15(b))。 Microcrystalline 113 becomes conductive fine particles having a Coulomb blockade condition (FIG. 15 (b)). このように自己整合的に、シリコンからなる導電性微粒子113上に窒化シリコンからなる電荷蓄積微粒子115を形成することが可能となる。 Thus a self-alignment manner, it is possible to form a charge storage particles 115 made of silicon nitride on the conductive fine particles 113 made of silicon. このときの乾燥酸化雰囲気では、窒化シリコン微粒子115は酸化されない。 The dry oxidizing atmosphere at this time, the silicon nitride particles 115 is not oxidized.

【0119】次に、LPCVD法によって、厚さ10n [0119] Then, by LPCVD method, a thickness of 10n
mの酸化シリコンからなる制御絶縁層16を形成する。 Forming a control insulating layer 16 made of silicon oxide of m.
次にCVDにより、厚さ200nmのn 型多結晶シリコンからなる制御電極17を形成する。 Then by CVD, to form the control electrode 17 made of thick 200 nm n + -type polycrystalline silicon. 次に、レジストパターンをマスクとして用い積層構造部をエッチングし、リンをドーズ量1×10 15 cm −2 、入射エネルギー15KeVでイオン注入し、1000℃、10秒の高速アニールを経てn 型シリコンからなるソース領域18及びドレイン領域19を形成する。 Next, by etching the laminated structure using the resist pattern as a mask, a dose of 1 × 10 15 cm -2 of phosphorus, is ion-implanted at an incident energy 15 KeV, 1000 ° C., n + -type silicon via a high-speed annealing 10 seconds to form a source region 18 and drain region 19 made of. 最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する(図15(c))。 Finally, an interlayer insulating layer, through such metal wiring process nonvolatile semiconductor memory device is completed (FIG. 15 (c)).

【0120】このようにして形成された半導体記憶素子は、窒化シリコンからなる電荷蓄積部115の周囲の界面或いは内部に欠陥準位が発生している。 [0120] The semiconductor memory device formed in this manner, the interface or defect level inside the periphery of the charge storage portion 115 made of silicon nitride is generated. この欠陥準位は、電子供給源であるチャネル領域20(シリコン)或いは制御電極17(シリコン)の伝導帯端よりも、真空レベルから見てエネルギー的に低いので保持時間を長くすることが可能となる。 The defect level, rather than the conduction band edge of the channel region 20 is an electron source (silicon) or the control electrode 17 (silicon), and can be held for a longer time so energetically lower as viewed from the vacuum level Become. また電荷として正孔を用いる場合電荷供給源であるチャネル領域20或いは制御電極1 The channel region 20 or the control electrode 1 is a charge source when holes are used as the charge
7の価電子帯端よりも、真空レベルから見てエネルギー的に高いので同様の効果を期待できる。 Than the valence band edge of 7, so energetically higher as viewed from the vacuum level it can be expected a similar effect.

【0121】また、複数の窒化シリコン/Si二重ドット構造が位置的にランダムに存在しているが、単一の窒化シリコン/Si二重ドット構造のものや、位置的に規則的に並んでいるものでもかまわない。 [0121] Further, a plurality of silicon nitride / Si double dot structure is present randomly positionally, that of a single silicon nitride / Si double dot structure and, alongside positionally regularly it may be those who are.

【0122】本実施形態のように電荷蓄積部が電荷蓄積微粒子からなり、電荷蓄積微粒子と導電性微粒子とが自己整合的に重なっているので、保持時間をより長くすることができる。 [0122] made from the charge storage portion charge storage particles as in the present embodiment, since the charge storage particles and conductive fine particles overlaps the self-aligned manner, it is possible to longer retention times.

【0123】実施形態1乃至実施形態10において、制御電極及びチャネル領域の半導体材料としてシリコンを用いて説明したが、電荷蓄積部の材料との関係が前述した条件を満たすものであれば他の半導体材料であってもかまわない。 [0123] In Embodiments 1 to 10, the control electrode and was using silicon described as the semiconductor material of the channel region, as long as the relationship between the material of the charge accumulation portion satisfies the conditions described above for other semiconductor it may be a material.

【0124】また、実施形態1乃至実施形態10において、トンネル絶縁層の材料として酸化シリコンを用いて説明したが、他の絶縁物でも同様の効果が期待できる。 [0124] Further, in Embodiments 1 to 10 has been described using a silicon oxide as a material of the tunnel insulating layer, the same effect can be expected in other insulator.

【0125】また、実施形態1乃至実施形態10において、第1のトンネル絶縁層及び第2のトンネル絶縁層に挟まれたクーロンブロッケード条件を満たす導電性微粒子の材料としてシリコンを用いて説明したが、他の導電性材料であっても同様の効果が得られる。 [0125] Further, in Embodiments 1 to 10 has been described with reference to silicon as the material of the Coulomb blockade satisfying conductive particles sandwiched between the first tunnel insulating layer and the second tunnel insulating layer, similar effects can be other conductive material is obtained.

【0126】また、実施形態1乃至実施形態10において、第1のトンネル絶縁層/導電性微粒子/第2のトンネル絶縁層の二重トンネル接合構造について説明したが、多重トンネル接合構造でもかまわない。 [0126] Further, in Embodiments 1 to 10 has been described for the double tunnel junction structure of the first tunnel insulating layer / conductive particles / second tunnel insulating layer, it may be a multiple tunnel junction structure.

【0127】図16に四重トンネル接合構造を採用したものを示す。 [0127] Figure 16 shows those employing four double tunnel junction structure.

【0128】図16に示すように、チャネル領域20と電荷蓄積部15との間には、トンネル絶縁層122が4 [0128] As shown in FIG. 16, between the charge storage unit 15 and the channel region 20, tunnel insulating layer 122 is 4
層介在している。 It is a layer interposed. トンネル絶縁層122間にはそれぞれクーロンブロッケード条件を満たす導電性微粒子層12 Each between the tunnel insulating layer 122 Coulomb blockade satisfying conductive fine particle layer 12
3が形成されている。 3 is formed. 他の構造は図1に示す不揮発性記憶素子と同様である。 Other structures are the same as the nonvolatile memory element shown in FIG.

【0129】次に、実施形態1乃至実施形態10で説明した不揮発性記憶素子が記憶保持特性に優れているかを以下に詳しく説明する。 [0129] Next, the nonvolatile memory element described in Embodiment 1 to Embodiment 10 will be described in detail below whether the excellent memory retention characteristics.

【0130】先ず、本発明では、電荷が電子の場合、電荷蓄積部が真空レベルから見て電荷供給部となるチャネル領域或いは制御電極の伝導帯端よりもエネルギー的に低い位置にある。 [0130] First, in the present invention, if the charge is of electrons, in the charge accumulation portion is energetically lower than the conduction band edge of the channel region or the control electrode serving as a charge supply unit as viewed from the vacuum level. 電荷が正孔の場合は、電荷蓄積部が真空レベルから見て電荷供給部となるチャネル領域或いは制御電極の価電子帯端よりもエネルギー的に高い位置にある。 Charges for positive holes, the charge accumulation portion is energetically higher than the valence band edge of the channel region or the control electrode serving as a charge supply unit as viewed from the vacuum level.

【0131】さらに、電荷蓄積部への充放電はクーロンブロッケード条件を満たす導電性微粒子を挟んだ二重トンネル接合を経由して行われることが望ましい。 [0131] Further, the charge and discharge of the charge storage unit is preferably performed via a double tunnel junction across the Coulomb blockade satisfying conductive fine particles. ここでクーロンブロッケード条件を満たすとは、電子一個の静電エネルギー(クーロンブロッケードエネルギー:素電荷をq、導電性微粒子の容量をC dotとして、q/2 Here, the Coulomb blockade condition is satisfied, the electronic one of electrostatic energy (Coulomb blockade energy: the elementary charge q, the capacitance of the conductive fine particles as a C dot, q / 2
dotで与えられる)が熱揺らぎよりも大きいことである。 C dot is given by) is greater than the thermal fluctuation. 例えば導電性微粒子が粒径5nm程度のシリコンナノ微結晶ではCdotは〜1aFであり、クーロンブロッケードエネルギーΔE=q/2Cdot=80me For example Cdot the conductive fine particles silicon nanocrystals of about diameter 5nm is ~1AF, Coulomb blockade energy ΔE = q / 2Cdot = 80me
Vであり、室温での熱エネルギー25meVよりも大きいためクーロンブロッケード条件を満たしている。 A V, meet the Coulomb blockade condition larger than the thermal energy 25meV at room temperature.

【0132】このような条件を満たすことによって、記憶保持時間を長くすることができる。 [0132] By satisfying such conditions, it is possible to increase the retention time. 記憶保持時間を向上するためには、低ゲート電圧の状態で情報電荷の漏れを効率よく抑制することがかぎとなる。 In order to improve the retention time is to efficiently suppress the leakage of information charges in the state of low gate voltage becomes key.

【0133】従来のように、電荷蓄積部への充放電はクーロンブロッケード条件を満たす導電性微粒子を挟んだ二重トンネル接合を経由して行われることのみでは、記憶保持時間は未だ不十分である。 [0133] As is conventional, only the charge and discharge of the charge storage part is performed via the double tunnel junction across the Coulomb blockade satisfying conductive fine particles, retention time is still insufficient .

【0134】これは、図17に示すようにシリコン基板と電荷蓄積部とが同じ材料でできており、電圧無印加状態で伝導体端が同じレベルにあるために、シリコンナノ微粒子におけるエネルギー障壁はクーロンブロッケードエネルギーΔEのみである。 [0134] This is the same material and the silicon substrate and the charge storage part as shown in FIG. 17, because the conductor ends in a state where no voltage is applied at the same level, the energy barrier in the silicon nanoparticulates it is only the Coulomb blockade energy ΔE. したがって電荷蓄積部に蓄積された電子は容易にΔEを飛び越えてシリコン基板に抜けていきやすいためである。 Electrons accumulated in the charge accumulating portion therefore is for easily easily go missing in the silicon substrate by jumping over Delta] E.

【0135】これに対し、図18(a)に示すように、 [0135] In contrast, as shown in FIG. 18 (a),
電荷蓄積部の伝導帯端がシリコン基板の伝導帯端よりも低い位置になるようにすれば、シリコン微粒子におけるエネルギー障壁は、クーロンブロッケードエネルギーΔ If so the conduction band edge of the charge storage part are at or below the conduction band edge of the silicon substrate, the energy barrier in the silicon fine particles, Coulomb blockade energy Δ
Eのみならす、電荷蓄積部とシリコン基板の伝導帯端のエネルギー差εを加えた値となるために、電荷蓄積部に蓄積された電子は容易にこの障壁を抜け難くなるため記憶保持時間が実効的に長くなる。 E be not only to the energy difference value plus the ε of the charge storage portion and the silicon substrate of the conduction band edge, the electrons stored in the charge storage part is retention time to become readily easily released this barrier effective become to long.

【0136】このことは電荷として正孔を用いる場合は、電荷蓄積部の課電子帯端がシリコン基板の価電子帯端よりも高くなるようにすることで、同様の効果を得られる。 [0136] This means that if holes are used as the charge, by division electron band edge of the charge storage part is set to be higher than the valence band edge of the silicon substrate, the same effect can be obtained.

【0137】また、中間シリコン微粒子のエネルギー障壁は、電荷蓄積部をεだけ低くするとΔE+ε/2と高くなる。 [0137] Further, the energy barrier of the intermediate silicon microparticles is higher when the charge accumulation portion as low as epsilon and ΔE + ε / 2. このことは本発明でのシリコン基板と電荷蓄積部の電位がつりあっている状態(図18(b))と、従来技術の電位がつりあっている状態(図17)を比較すると明らかである。 This is evident when compared to state of balanced potential of the silicon substrate and the charge storage unit of the present invention (FIG. 18 (b)), the state in which the prior art potential is balanced (Figure 17). したがって中間シリコン微粒子が同じであっても、本発明の方が高速書き込みを維持しつつ記憶保持時間を向上させるのにより有利である。 Be an intermediate silicon particles are the same therefore, towards the present invention is advantageous by improving the retention time while maintaining a high-speed writing.

【0138】また、本発明の実施形態3乃至実施形態7 [0138] Embodiments 3 to embodiments of the present invention 7
で示したダングリングボンドによる欠陥準位を電荷蓄積部とする場合は、十分なメモリ効果を売るためにある程度の数の欠陥準位がなければならない。 If the defect level of the charge storage unit due to dangling bonds shown in, there must be a certain number of defect level to sell a sufficient memory effect. メモリ効果は情報電荷のクーロン力により、チャネル領域のキャリアが退けられてドレイン電流が経ることで生じる。 Memory effect by Coulomb force information charges occurs by passing through the drain current dismissed the carriers in the channel region. シリコン中でのクーロンスクリーニング距離は典型的に10nm Coulomb screening distance in silicon are typically 10nm
であるから、欠陥準位間の平均距離は20nmよりも小さくないと、チャネル上に情報電荷のクーロン力の影響が及ばない隙間ができてしまい、十分なメモリ効果が得られない。 Since it is the average distance between the defect level is the not smaller than 20 nm, the influence of the Coulomb force on the channel information charges will be able to beyond the gap, not enough memory effect. したがって欠陥準位の面密度が(20nm) Thus the surface density of defect levels (20 nm)
−2 =2.5×10 11 cm −2以上であれば、チャネル全体に情報電荷の影響が及び得るので効果的なメモリ効果が期待できる。 If -2 = 2.5 × 10 11 cm -2 or higher, the influence of the entire channel information charges may range effective memory effect can be expected.

【0139】また、電荷蓄積部を微小粒子群とすると、 [0139] Further, when the charge accumulation portion is small particles,
危険分散による信頼性の向上を期待できる。 It can be expected to improve the reliability due to the risk dispersion. さらに、ナノメートルオーダーの非常に小さいトラップ断面積なので、特に低電圧領域で顕著にキャリア充放電が律速されるため記憶保持時間を向上させることができる。 Further, since the trap sectional area very small order of nanometers, it is possible to significantly improve the retention time for the carrier charge and discharge is rate limiting especially in the low voltage region. 典型的な低電圧動作として酸化膜5nmあたり0.1Vのゲートドライブがかかった状態では、チャネル面でのキャリア電子密度は4.3×10 11 cm −2である。 In a typical state of the gate drive 0.1V per oxide film 5nm is applied as a low voltage operation, the carrier electron density in the channel surface is 4.3 × 10 11 cm -2. よって微粒子郡の平均粒径が(4.3×10 11 cm Thus the average particle diameter of the fine particles-gun (4.3 × 10 11 cm −2 -2)
−1/2 =15nmよりも小さいと、低電圧状態で微粒子の真下にいる平均電子数が1個よりも小さくなるため、キャリア充放電の律速が大きくなり記憶保持時間を向上するのに有利である。 When -1/2 = less than 15 nm, the average number of electrons are directly below the particles at a low voltage state is less than 1, advantageously to rate-limiting carrier discharge can be improved greatly becomes retention time is there.

【0140】さらに、実施形態8乃至実施形態10に示すように、二重ドット構造にすると、中間シリコン微粒子が周囲を全て酸化膜のエネルギーの高い壁で囲まれることになり、空間的に電子がより狭く閉じ込められるので、中間シリコン微粒子でのエネルギー障壁がより高くなり記憶保持が長くなる。 [0140] Further, as shown in the embodiment 8 to the embodiment 10, when a double dot structure, will be intermediate silicon particles are surrounded by the energy of high walls all around oxide film, it is spatially electronic because trapped narrower, the energy barrier in the intermediate silicon microparticles higher becomes memory retention is long.

【0141】また、中間シリコン微粒子の粒径をプロセス条件によって調整がしやすいため、素子特性の制御がしやすくなる。 [0141] Further, since the particle size of the intermediate silicon microparticles easier to adjust the process conditions, it is easy to control the device characteristics.

【0142】また、本発明ではトンネル絶縁層の膜厚は高々2nmであるので書き込み及び消去は直接トンネルでできるので高速に行うことができる。 [0142] The thickness of the tunnel insulating layer in the present invention can be performed at high speed since it in writing and erasing direct tunneling because most are 2 nm.

【0143】 [0143]

【発明の効果】本発明では、情報電荷蓄積部のエネルギーレベルとチャネル領域の伝導帯端或いは価電子帯端に、それぞれの電荷に対してエネルギーギャップを有しているため、電源を切った後においても電荷は蓄積微粒子内に安定して蓄積可能となり、保持特性が向上する。 In the present invention, the conduction band edge or the valence band edge energy level and the channel region of the information charge storing section, because it has an energy gap for each charge, after the power is turned off also charges stably storable and will be in the storage particles, retention characteristics are improved in the.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施形態に係る不揮発性半導体記憶素子の断面図。 Sectional view of a nonvolatile semiconductor memory device according to a first embodiment of the present invention; FIG.

【図2】 本発明の実施形態1に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory element according to Embodiment 1 of the present invention; FIG.

【図3】 本発明の実施形態1の変形例に係る不揮発性半導体記憶素子の断面図。 Sectional view of a nonvolatile semiconductor memory device according to a modification of the first embodiment of the present invention; FIG.

【図4】 本発明の実施形態2に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory element according to Embodiment 2 of the present invention; FIG.

【図5】 本発明の実施形態2の変形例に係る不揮発性半導体記憶素子の断面図。 FIG. 5 is a cross-sectional view of a nonvolatile semiconductor memory device according to a modification of the second embodiment of the present invention.

【図6】 本発明の実施形態3に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory device according to a third embodiment of the present invention; FIG.

【図7】 本発明の実施形態3の変形例に係る不揮発性半導体記憶素子の断面図。 7 is a cross-sectional view of a nonvolatile semiconductor memory device according to a modification of Embodiment 3 of the present invention.

【図8】 本発明の実施形態4に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Figure 8 is a cross-sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory device according to a fourth embodiment of the present invention.

【図9】 本発明の実施形態5に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Figure 9 is a cross-sectional view in each process for the production process will be described in the non-volatile semiconductor memory device according to a fifth embodiment of the present invention.

【図10】 本発明の実施形態6に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory device according to a sixth embodiment of the present invention; FIG.

【図11】 本発明の実施形態7に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 FIG. 11 is a cross-sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory device according to the seventh embodiment of the present invention.

【図12】 本発明の実施形態8に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each process for the manufacturing process of the nonvolatile semiconductor memory device according to the embodiment 8 will be described in the present invention; FIG.

【図13】 本発明の実施形態9に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Figure 13 is a cross-sectional view in each process for the production process will be described in the non-volatile semiconductor memory device according to a ninth embodiment of the present invention.

【図14】 本発明の実施形態9の変形例に係る不揮発性半導体記憶素子の製造方法を説明するための断面図。 FIG. 14 is a cross-sectional view for explaining the manufacturing method of the nonvolatile semiconductor memory device according to a modification of the embodiment 9 of the present invention.

【図15】 本発明の実施形態10に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。 Sectional view in each step for explaining the manufacturing process of the nonvolatile semiconductor memory device according to an embodiment 10 of the present invention; FIG.

【図16】 本発明の変形例に係る不揮発性半導体記憶素子の断面図。 Figure 16 is a cross-sectional view of a nonvolatile semiconductor memory device according to a modification of the present invention.

【図17】 従来の不揮発性半導体記憶素子のシリコン基板/トンネル絶縁層/導電体微粒子/電荷蓄積部のエネルギーレベル構造を示した図。 Figure 17 is a diagram showing the energy level structure of the silicon substrate / tunnel insulating layer / conductive particles / charge accumulating portion of the conventional nonvolatile semiconductor memory device.

【図18】 本発明の不揮発性半導体記憶素子のシリコン基板/トンネル絶縁層/導電体微粒子/電荷蓄積部のエネルギーレベル構造を示した図であり、(a)は低電圧状態、(b)は電圧印加状態を示す。 [Figure 18] is a diagram showing the energy level structure of the silicon substrate / tunnel insulating layer / conductive particles / charge accumulating portion of the non-volatile semiconductor memory device of the present invention, (a) is a low voltage state, (b) is It shows the voltage application state.

【図19】 従来の不揮発性半導体記憶素子の断面図。 Figure 19 is a cross-sectional view of a conventional nonvolatile semiconductor memory device.

【符号の説明】 DESCRIPTION OF SYMBOLS

11・・・シリコン基板 12・・・第1のトンネル絶縁層 13・・・導電性微粒子層 14・・・第2のトンネル絶縁層 15・・・電荷蓄積部 16・・・制御絶縁層 17・・・制御電極 18・・・ソース領域 19・・・ドレイン領域 20・・・チャネル領域 11 ... silicon substrate 12 ... first tunnel insulating layer 13 ... conductive microparticle layer 14 ... second tunnel insulating layer 15 ... charge accumulation portion 16 ... control insulating layer 17, · the control electrode 18 ... source region 19 ... drain region 20 ... channel region

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 EP17 EP22 EP43 GA09 JA36 JA39 NA01 NA08 PR12 PR34 5F101 BA54 BB02 BH04 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F083 EP17 EP22 EP43 GA09 JA36 JA39 NA01 NA08 PR12 PR34 5F101 BA54 BB02 BH04

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域間に形成されたチャネル領域と、 前記チャネル領域上に形成され、量子力学的に電子が直接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、電子一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電子が直接トンネルすることが可能な第2の絶縁層と、 前記第2の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる電子が注入されるエネルギーレベルが、前記チャネル領域或いは前記制御電極における And 1. A semiconductor layer, a source region and a drain region formed in said semiconductor layer, said source region and a channel region formed between the drain region, is formed on the channel region, quantum mechanical a first insulating layer electronic that can be tunnel directly to the formed on the first insulating layer, conductive electrons one of charging energy comprises a large satisfying conductive fine particles than thermal fluctuation and fine particle layer, and the formed conductive fine particle layer, quantum mechanically and second insulating layers electrons capable of tunneling directly, the second charge accumulation portion which is formed on the insulating layer, and a control electrode formed on the charge storage unit, the energy levels of electrons as the information charges in the charge storage part is injected, in the channel region or the control electrode 導帯端のエネルギーレベルよりも低いことを特徴とする半導体記憶素子。 The semiconductor memory device characterized by lower than the energy level of the conductive band edge.
  2. 【請求項2】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域間に形成されたチャネル領域と、 前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、正孔一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に正孔が直接トンネル可能な第2の絶縁層と、 前記第2の絶縁層上に形成された電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備し、 前記電荷蓄積部における情報電荷となる正孔が注入されるエネルギーレベルが、前記チャネル領域或いは前記制御電極における価電子帯端 2. A semiconductor layer, a source region and a drain region formed in said semiconductor layer, said source region and a channel region formed between the drain region, is formed on the channel region, quantum mechanical holes directly tunneling the first insulating layer capable of being formed on the first insulating layer, a hole one of the charging energy comprises a large satisfying conductive fine particles than the thermal fluctuation and the conductive fine particle layer, and the formed conductive fine particle layer, quantum mechanically and second insulating layer holes possible direct tunneling, the second charge accumulation portion which is formed on the insulating layer, wherein and a control electrode formed on the charge storage unit, the energy levels of hole that is information charges in the charge storage part is injected, the valence band edge in the channel region or the control electrode エネルギーレベルよりも高いことを特徴とする半導体記憶素子。 The semiconductor memory device characterized by higher than the energy level.
  3. 【請求項3】半導体層と、 前記半導体層中に形成されたソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域間に形成されたチャネル領域と、 前記チャネル領域上に形成され、量子力学的に電荷が直接トンネルすることが可能な第1の絶縁層と、 前記第1の絶縁層上に形成され、電荷一個の充電エネルギーが熱揺らぎよりも大きい条件を満たす導電性微粒子を具備する導電性微粒子層と、 前記導電性微粒子層上に形成され、量子力学的に電荷が直接トンネルすることが可能な第2の絶縁層と、 前記第2の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位からなる電荷蓄積部と、 前記電荷蓄積部上に形成された制御電極とを具備することを特徴とする半導体記憶素子。 3. A semiconductor layer, a source region and a drain region formed in said semiconductor layer, said source region and a channel region formed between the drain region, is formed on the channel region, quantum mechanical a first insulating layer capable of charge tunnel directly, is formed on the first insulating layer, electrically conductive charge one charge energy comprises a large satisfying conductive fine particles than thermal fluctuation and fine particle layer formed on the conductive fine particle layer, a second insulating layer quantum mechanical charge is able to tunnel directly, is formed on the second insulating layer, defects between atoms bond the semiconductor memory device characterized by a charge storage portion formed of a trap level, that and a control electrode formed on the charge storage unit.
  4. 【請求項4】前記原子間結合の欠陥が窒化シリコン膜中又はその界面に存在することを特徴とする請求項3記載の半導体記憶素子。 4. A semiconductor memory device according to claim 3, wherein the defective coupling between the atoms are present in the silicon film or the interface nitride.
  5. 【請求項5】前記トラップ準位の面密度が、2.5×1 Surface density of wherein said trap level is, 2.5 × 1
    11 cm −2以上であることを特徴とする請求項4記載の半導体記憶素子。 The semiconductor memory device according to claim 4, wherein a is 0 11 cm -2 or more.
  6. 【請求項6】前記電荷部が、粒径15nm以下の電荷蓄積微粒子であり、前記導電性微粒子と前記電荷蓄積微粒子とが膜厚方向に重なっていることを特徴とする請求項1或いは請求項2記載の半導体記憶素子。 Wherein said charge unit is a particle size 15nm or less of the charge storage microparticles claim 1 or claim and the conductive fine particles and the charge storage particles, characterized in that the overlap in the thickness direction the semiconductor memory device of the second aspect.
  7. 【請求項7】前記電荷蓄積微粒子の粒径が0.5nm以上10nm以下であることを特徴とする請求項6記載の半導体記憶素子。 7. A semiconductor memory device according to claim 6, wherein the particle size of the charge storage particles is 0.5nm or 10nm or less.
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