JP2002272110A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
- Publication number
- JP2002272110A JP2002272110A JP2001070110A JP2001070110A JP2002272110A JP 2002272110 A JP2002272110 A JP 2002272110A JP 2001070110 A JP2001070110 A JP 2001070110A JP 2001070110 A JP2001070110 A JP 2001070110A JP 2002272110 A JP2002272110 A JP 2002272110A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- power supply
- voltage
- output
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 無負荷時におけるスイッチング制御回路の誤
差増幅素子側での消費電力の損失を低減せしめたスイッ
チング電源装置を実現する。 【解決手段】 直流入力電圧を、第１スイッチング素子
を介してトランス手段の１次巻線に受け、前記トランス
手段の２次巻線に発生する交流電圧を、整流平滑回路を
介して直流出力電圧に変換すると共に、前記直流出力電
圧を検出して基準電圧と比較し、誤差増幅した信号に基
づいて前記第１スイッチング素子を開閉制御するスイッ
チング制御回路を具備したスイッチング電源装置におい
て、前記トランス手段に設けた３次巻線と、この３次巻
線に発生する交流電圧により開閉制御される第２スイッ
チング素子と、この第２スイッチング素子を介して前記
直流出力電圧を入力する平滑回路とよりなる降圧コンバ
ータを具備し、前記降圧コンバータ出力を、前記スイッ
チング制御回路の動作電力源として供給する。
差増幅素子側での消費電力の損失を低減せしめたスイッ
チング電源装置を実現する。 【解決手段】 直流入力電圧を、第１スイッチング素子
を介してトランス手段の１次巻線に受け、前記トランス
手段の２次巻線に発生する交流電圧を、整流平滑回路を
介して直流出力電圧に変換すると共に、前記直流出力電
圧を検出して基準電圧と比較し、誤差増幅した信号に基
づいて前記第１スイッチング素子を開閉制御するスイッ
チング制御回路を具備したスイッチング電源装置におい
て、前記トランス手段に設けた３次巻線と、この３次巻
線に発生する交流電圧により開閉制御される第２スイッ
チング素子と、この第２スイッチング素子を介して前記
直流出力電圧を入力する平滑回路とよりなる降圧コンバ
ータを具備し、前記降圧コンバータ出力を、前記スイッ
チング制御回路の動作電力源として供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
装置の無負荷時消費電力の節減に関する。
装置の無負荷時消費電力の節減に関する。
【０００２】
【従来の技術】図３は、一般的なフライバック型スイッ
チング電源装置を示す回路構成図である。１は直流入力
電圧源、２はトランス手段であり、ｎ１はその１次巻
線、ｎ２は２次巻線である。３はＭＯＳ型ＦＥＴにより
構成された第１スイッチング素子であり、直流入力電圧
源１と１次巻線ｎ１と第１スイッチング素子３のソース
・ドレインは直列接続され、直流入力電圧が第１スイッ
チング素子を介してトランス手段の１次巻線ｎ１に印加
される構成となっている。
チング電源装置を示す回路構成図である。１は直流入力
電圧源、２はトランス手段であり、ｎ１はその１次巻
線、ｎ２は２次巻線である。３はＭＯＳ型ＦＥＴにより
構成された第１スイッチング素子であり、直流入力電圧
源１と１次巻線ｎ１と第１スイッチング素子３のソース
・ドレインは直列接続され、直流入力電圧が第１スイッ
チング素子を介してトランス手段の１次巻線ｎ１に印加
される構成となっている。
【０００３】トランス手段２の２次巻線ｎ２に発生する
交流電圧は、ダイオード４、コンデンサ５よりなる整流
平滑回路を介して直流出力電圧Ｖ０に変換される。６は
スイッチング制御回路、７はこのスイッチング制御回路
の出力に基づいて第１スイッチング素子３の開閉デュー
ティを制御するＰＷＭ制御回路である。
交流電圧は、ダイオード４、コンデンサ５よりなる整流
平滑回路を介して直流出力電圧Ｖ０に変換される。６は
スイッチング制御回路、７はこのスイッチング制御回路
の出力に基づいて第１スイッチング素子３の開閉デュー
ティを制御するＰＷＭ制御回路である。
【０００４】スイッチング制御回路６において、８は誤
差増幅素子であり、直流出力電圧Ｖ０を抵抗９，１０で
分圧した参照電圧Ｖｒを入力し、自身の持つ基準電圧と
比較し、誤差増幅した信号に基づいて負荷電流ｉ１を変
化させる。
差増幅素子であり、直流出力電圧Ｖ０を抵抗９，１０で
分圧した参照電圧Ｖｒを入力し、自身の持つ基準電圧と
比較し、誤差増幅した信号に基づいて負荷電流ｉ１を変
化させる。
【０００５】この誤差増幅素子８は、負荷抵抗１１及び
フォトカプラの発光ダイオード１２ａの直列回路を介し
て直流出力電圧Ｖ０より電源供給されている。分流抵抗
１３は前記直列回路に並列接続され、誤差増幅素子８に
アイドリング電流を供給する。
フォトカプラの発光ダイオード１２ａの直列回路を介し
て直流出力電圧Ｖ０より電源供給されている。分流抵抗
１３は前記直列回路に並列接続され、誤差増幅素子８に
アイドリング電流を供給する。
【０００６】フォトカプラの受光素子１２ｂには負荷電
流ｉ１に比例した電流ｉ１´が流れ、この電流によりＰ
ＷＭ制御回路７が駆動され、第１スイッチング素子３の
開閉デューティが制御される。このフィードバックルー
プにより、前記参照電圧Ｖｒと前記基準電圧との誤差が
ゼロとなるようにｉ１が調節され、直流出力電圧Ｖ０
は、Ｖ０＝Ｖｒ・（Ｒ１＋Ｒ２）／Ｒ２に定値制御され
る。抵抗値も抵抗を示す符号を供用する。
流ｉ１に比例した電流ｉ１´が流れ、この電流によりＰ
ＷＭ制御回路７が駆動され、第１スイッチング素子３の
開閉デューティが制御される。このフィードバックルー
プにより、前記参照電圧Ｖｒと前記基準電圧との誤差が
ゼロとなるようにｉ１が調節され、直流出力電圧Ｖ０
は、Ｖ０＝Ｖｒ・（Ｒ１＋Ｒ２）／Ｒ２に定値制御され
る。抵抗値も抵抗を示す符号を供用する。
【０００７】
【発明が解決しようとする課題】このような構成におけ
るスイッチング制御回路６の消費電力は、直流出力電圧
Ｖ０×負荷電流ｉ１と、参照電圧Ｖｒを得るための分圧
抵抗９，１０で消費される電力Ｖ０2／（Ｒ１＋Ｒ２）
との和となる。
るスイッチング制御回路６の消費電力は、直流出力電圧
Ｖ０×負荷電流ｉ１と、参照電圧Ｖｒを得るための分圧
抵抗９，１０で消費される電力Ｖ０2／（Ｒ１＋Ｒ２）
との和となる。
【０００８】ここで、分圧抵抗９，１０で消費される電
力は、これらの抵抗値を大きく選定すれば問題ないが、
誤差増幅素子側での消費電力、Ｖ０×負荷電流ｉ１につ
いてはＶ０が高い設定の場合に損失が大きい。例えば、
Ｖ０が１０Ｖ、ｉ１が数ｍＡでは、数１０ｍＷとなる。
この値は、特に最近注目されている待機状態など、無負
荷に近い状態では無視できない大きさとなる。
力は、これらの抵抗値を大きく選定すれば問題ないが、
誤差増幅素子側での消費電力、Ｖ０×負荷電流ｉ１につ
いてはＶ０が高い設定の場合に損失が大きい。例えば、
Ｖ０が１０Ｖ、ｉ１が数ｍＡでは、数１０ｍＷとなる。
この値は、特に最近注目されている待機状態など、無負
荷に近い状態では無視できない大きさとなる。
【０００９】本発明は、誤差増幅素子側での消費電力、
Ｖ０×出力電流ｉ１の項の損失を低減するために有効な
回路構成を提供することを目的とする。
Ｖ０×出力電流ｉ１の項の損失を低減するために有効な
回路構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載発明の特徴は、直
流入力電圧を、第１スイッチング素子を介してトランス
手段の１次巻線に受け、前記トランス手段の２次巻線に
発生する交流電圧を、整流平滑回路を介して直流出力電
圧に変換すると共に、前記直流出力電圧を検出して基準
電圧と比較し、誤差増幅した信号に基づいて前記第１ス
イッチング素子を開閉制御するスイッチング制御回路を
具備したスイッチング電源装置において、前記トランス
手段に設けた３次巻線と、この３次巻線に発生する交流
電圧により開閉制御される第２スイッチング素子と、こ
の第２スイッチング素子を介して前記直流出力電圧を入
力する平滑回路とよりなる降圧コンバータを具備し、前
記降圧コンバータ出力を、前記スイッチング制御回路の
動作電力源として供給する点にある。
るために、本発明のうち請求項１記載発明の特徴は、直
流入力電圧を、第１スイッチング素子を介してトランス
手段の１次巻線に受け、前記トランス手段の２次巻線に
発生する交流電圧を、整流平滑回路を介して直流出力電
圧に変換すると共に、前記直流出力電圧を検出して基準
電圧と比較し、誤差増幅した信号に基づいて前記第１ス
イッチング素子を開閉制御するスイッチング制御回路を
具備したスイッチング電源装置において、前記トランス
手段に設けた３次巻線と、この３次巻線に発生する交流
電圧により開閉制御される第２スイッチング素子と、こ
の第２スイッチング素子を介して前記直流出力電圧を入
力する平滑回路とよりなる降圧コンバータを具備し、前
記降圧コンバータ出力を、前記スイッチング制御回路の
動作電力源として供給する点にある。
【００１１】請求項２記載発明の特徴は、前記直流出力
電圧に接続される負荷に関連して前記第２スイッチング
素子の開閉デューティが変化し、前記降圧コンバータ出
力が変化する点にある。
電圧に接続される負荷に関連して前記第２スイッチング
素子の開閉デューティが変化し、前記降圧コンバータ出
力が変化する点にある。
【００１２】請求項３記載発明の特徴は、前記負荷が軽
いほど前記降圧コンバータ出力が低く抑えられる点にあ
る。
いほど前記降圧コンバータ出力が低く抑えられる点にあ
る。
【００１３】請求項４記載発明の特徴は、前記直流入力
電圧は、交流電源からの入力を整流する整流回路と、整
流出力を平滑する平滑コンデンサを介して供給される点
にある。
電圧は、交流電源からの入力を整流する整流回路と、整
流出力を平滑する平滑コンデンサを介して供給される点
にある。
【００１４】請求項５記載発明の特徴は、前記平滑回路
は、コイルとコンデンサとよりなる点にある。
は、コイルとコンデンサとよりなる点にある。
【００１５】請求項６記載発明の特徴は、前記第１、第
２スイッチング素子がＭＯＳ型ＦＥＴにより構成された
点にある。
２スイッチング素子がＭＯＳ型ＦＥＴにより構成された
点にある。
【００１６】
【発明の実施の形態】以下本発明実施態様を、図面を用
いて説明する。図１は本発明を適用したフライバック型
スイッチング電源装置を示す回路構成図である。図３で
説明した従来回路と同一要素には同一符号を付して説明
を省略し、本発明の特徴部分のみを説明する。
いて説明する。図１は本発明を適用したフライバック型
スイッチング電源装置を示す回路構成図である。図３で
説明した従来回路と同一要素には同一符号を付して説明
を省略し、本発明の特徴部分のみを説明する。
【００１７】ｎ３は、トランス手段２に新設された３次
巻線である。１４はこの巻線に誘起される交流電圧で開
閉制御されるＭＯＳ型ＦＥＴによりなる第２スイッチン
グ素子である。コイル１５及びコンデンサ１６よりなる
直列回路は平滑回路を形成する。
巻線である。１４はこの巻線に誘起される交流電圧で開
閉制御されるＭＯＳ型ＦＥＴによりなる第２スイッチン
グ素子である。コイル１５及びコンデンサ１６よりなる
直列回路は平滑回路を形成する。
【００１８】１７はこの平滑回路に逆極性で並列接続さ
れたダイオードであり、第２スイッチング素子１４が開
の時、コイル１５に蓄えられた励磁エネルギーをコンデ
ンサ１６に流し、充電する。
れたダイオードであり、第２スイッチング素子１４が開
の時、コイル１５に蓄えられた励磁エネルギーをコンデ
ンサ１６に流し、充電する。
【００１９】第２スイッチング素子１４のドレインは直
流出力電圧Ｖ０に接続され、ソースは平滑回路のコイル
１５の入力側に接続される。この接続により、平滑回路
はＶ０をスイッチングした信号の平均値Ｖ１（Ｖ０より
降圧される）を出力し、この電圧がスイッチング制御回
路６の電源電圧として供給される。
流出力電圧Ｖ０に接続され、ソースは平滑回路のコイル
１５の入力側に接続される。この接続により、平滑回路
はＶ０をスイッチングした信号の平均値Ｖ１（Ｖ０より
降圧される）を出力し、この電圧がスイッチング制御回
路６の電源電圧として供給される。
【００２０】即ち、第２スイッチング素子１４、コイル
１５、コンデンサ１６、ダイオード１７により、降圧コ
ンバータ回路を形成している。降圧された出力Ｖ１の値
は、直流出力電圧にＶ０と第２スイッチング素子１４の
開閉デューティにより設定される。
１５、コンデンサ１６、ダイオード１７により、降圧コ
ンバータ回路を形成している。降圧された出力Ｖ１の値
は、直流出力電圧にＶ０と第２スイッチング素子１４の
開閉デューティにより設定される。
【００２１】図２は、本発明スイッチング電源装置の動
作を説明する波形図である。図２（Ａ）は、第１スイッ
チング素子３（Ｑ１で示す）のドレイン・ソース間電圧
Ｖｄｓの波形であり、ＰＷＭ制御回路７によりオンに制
御されている期間ｔ１ではゼロとなり、オフに制御され
ている期間では、２次巻線ｎ２に電流ｉｎ２が流れてい
る期間ｔ２ではステップ状に上昇し、ｉｎ２がゼロの期
間ｔ３では所定値を維持する。
作を説明する波形図である。図２（Ａ）は、第１スイッ
チング素子３（Ｑ１で示す）のドレイン・ソース間電圧
Ｖｄｓの波形であり、ＰＷＭ制御回路７によりオンに制
御されている期間ｔ１ではゼロとなり、オフに制御され
ている期間では、２次巻線ｎ２に電流ｉｎ２が流れてい
る期間ｔ２ではステップ状に上昇し、ｉｎ２がゼロの期
間ｔ３では所定値を維持する。
【００２２】図２（Ｂ）は、１次巻線ｎ１に流れる電流
ｉｎ１の波形図であり、Ｑ１のオン期間ｔ１で時間と共
に増加する三角波となる。図２（Ｃ）は、２次巻線ｎ２
に流れる電流ｉｎ２の波形図であり、フライバック型の
ため、Ｑ１のオフ期間ｔ２でステップ的に立ち上がった
後時間と共にゼロまで減少する三角波となる。
ｉｎ１の波形図であり、Ｑ１のオン期間ｔ１で時間と共
に増加する三角波となる。図２（Ｃ）は、２次巻線ｎ２
に流れる電流ｉｎ２の波形図であり、フライバック型の
ため、Ｑ１のオフ期間ｔ２でステップ的に立ち上がった
後時間と共にゼロまで減少する三角波となる。
【００２３】図２（Ｄ）は、第２スイッチング素子１４
（Ｑ２で示す）のゲート・ソース間電圧Ｖｇｓの波形で
あり、３次巻線ｎ３の極性を２次巻線ｎ２と同極性に選
定することにより、２次巻線ｎ２に電流ｉｎ２が供給さ
れている期間ｔ２でＱ２がオンに制御され、電流ｉｎ２
がゼロとなる期間ｔ３でＱ２がオフに制御される。
（Ｑ２で示す）のゲート・ソース間電圧Ｖｇｓの波形で
あり、３次巻線ｎ３の極性を２次巻線ｎ２と同極性に選
定することにより、２次巻線ｎ２に電流ｉｎ２が供給さ
れている期間ｔ２でＱ２がオンに制御され、電流ｉｎ２
がゼロとなる期間ｔ３でＱ２がオフに制御される。
【００２４】このように、３次巻線ｎ３に正の電圧が誘
起されＱ２がオンになるのは、２次巻線ｎ２に電流を放
出している期間ｔ２であることから、直流出力電圧Ｖ０
に接続される負荷が軽いほどＱ２のオンデューティは小
さくなり、降圧コンバータの出力電圧Ｖ１は低下する。
又逆に、負荷が重くなるとＱ２のオンデューティは大き
くなり、電圧Ｖ１は上昇する。
起されＱ２がオンになるのは、２次巻線ｎ２に電流を放
出している期間ｔ２であることから、直流出力電圧Ｖ０
に接続される負荷が軽いほどＱ２のオンデューティは小
さくなり、降圧コンバータの出力電圧Ｖ１は低下する。
又逆に、負荷が重くなるとＱ２のオンデューティは大き
くなり、電圧Ｖ１は上昇する。
【００２５】本発明の構成では、スイッチング制御回路
６の消費電力は、降圧コンバータの出力電圧Ｖ１×出力
電流ｉ１と、参照電圧Ｖｒを得るための分圧抵抗９，１
０で消費される電力Ｖ０2／（Ｒ１＋Ｒ２）との和とな
る。
６の消費電力は、降圧コンバータの出力電圧Ｖ１×出力
電流ｉ１と、参照電圧Ｖｒを得るための分圧抵抗９，１
０で消費される電力Ｖ０2／（Ｒ１＋Ｒ２）との和とな
る。
【００２６】前記のとおり負荷が無負荷近傍では、降圧
コンバータの出力電圧Ｖ１は低く抑えられるため、Ｖ１
×出力電流ｉ１による消費電力は従来回路より低減され
る効果が得られる。分圧抵抗９，１０で消費される電力
Ｖ０2／（Ｒ１＋Ｒ２）は従来回路と同様に、極めて小
さく設計できるので、全体として、無負荷時の消費電力
を従来回路に比較して低減することが可能である。
コンバータの出力電圧Ｖ１は低く抑えられるため、Ｖ１
×出力電流ｉ１による消費電力は従来回路より低減され
る効果が得られる。分圧抵抗９，１０で消費される電力
Ｖ０2／（Ｒ１＋Ｒ２）は従来回路と同様に、極めて小
さく設計できるので、全体として、無負荷時の消費電力
を従来回路に比較して低減することが可能である。
【００２７】尚、本発明の適用においては、直流入力電
圧源１は、交流電源からの入力を整流する整流回路と、
整流出力を平滑する平滑コンデンサを介して供給される
構成が一般的である。
圧源１は、交流電源からの入力を整流する整流回路と、
整流出力を平滑する平滑コンデンサを介して供給される
構成が一般的である。
【００２８】
【発明の効果】以上説明したことから明らかなように、
本発明によれば簡単な降圧コンバータ手段の導入によ
り、無負荷時におけるスイッチング制御回路の誤差増幅
素子側での消費電力の損失を有効に低減せしめたスイッ
チング電源装置を安価に実現することができる。
本発明によれば簡単な降圧コンバータ手段の導入によ
り、無負荷時におけるスイッチング制御回路の誤差増幅
素子側での消費電力の損失を有効に低減せしめたスイッ
チング電源装置を安価に実現することができる。
【図１】本発明を適用したフライバック型スイッチング
電源装置を示す回路構成図である。
電源装置を示す回路構成図である。
【図２】本発明スイッチング電源装置の動作を説明する
各部の波形図である。
各部の波形図である。
【図３】従来のフライバック型スイッチング電源装置を
示す回路構成図である。
示す回路構成図である。
１ 直流入力電圧源 ２ トランス手段 ３ 第１スイッチング素子 ４ ダイオード ５，１６ コンデンサ ６ スイッチング制御回路 ７ ＰＷＭ制御回路 ８ 誤差増幅素子 ９，１０ 分圧抵抗 １１ 負荷抵抗 １２ フォトカプラ １３ 分流抵抗 １４ 第２スイッチング素子 １５ コイル １７ ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 力 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 Ｆターム(参考） 5H730 AA14 AS01 AS05 BB43 BB57 DD04 EE02 EE19 EE23 EE59 EE65 EE72 FD01 FG05 VV03
Claims (6)
- 【請求項１】直流入力電圧を、第１スイッチング素子を
介してトランス手段の１次巻線に受け、前記トランス手
段の２次巻線に発生する交流電圧を、整流平滑回路を介
して直流出力電圧に変換すると共に、前記直流出力電圧
を検出して基準電圧と比較し、誤差増幅した信号に基づ
いて前記第１スイッチング素子を開閉制御するスイッチ
ング制御回路を具備したスイッチング電源装置におい
て、 前記トランス手段に設けた３次巻線と、この３次巻線に
発生する交流電圧により開閉制御される第２スイッチン
グ素子と、この第２スイッチング素子を介して前記直流
出力電圧を入力する平滑回路とよりなる降圧コンバータ
を具備し、 前記降圧コンバータ出力を、前記スイッチング制御回路
の動作電力源として供給することを特徴とするスイッチ
ング電源装置。 - 【請求項２】前記直流出力電圧に接続される負荷に関連
して前記第２スイッチング素子の開閉デューティが変化
し、前記降圧コンバータ出力が変化することを特徴とす
る請求項１記載のスイッチング電源装置。 - 【請求項３】前記負荷が軽いほど前記降圧コンバータ出
力が低く抑えられることを特徴とする請求項２記載のス
イッチング電源装置。 - 【請求項４】前記直流入力電圧は、交流電源からの入力
を整流する整流回路と、整流出力を平滑する平滑コンデ
ンサを介して供給されることを特徴とする請求項１又は
２記載のスイッチング電源装置。 - 【請求項５】前記平滑回路は、コイルとコンデンサとよ
りなる請求項１乃至４の何れかに記載のスイッチング電
源装置。 - 【請求項６】前記第１、第２スイッチング素子がＭＯＳ
型ＦＥＴにより構成された請求項１乃至５の何れかに記
載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070110A JP4513944B2 (ja) | 2001-03-13 | 2001-03-13 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070110A JP4513944B2 (ja) | 2001-03-13 | 2001-03-13 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002272110A true JP2002272110A (ja) | 2002-09-20 |
| JP4513944B2 JP4513944B2 (ja) | 2010-07-28 |
Family
ID=18928036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001070110A Expired - Fee Related JP4513944B2 (ja) | 2001-03-13 | 2001-03-13 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4513944B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126162A (ja) * | 1987-11-10 | 1989-05-18 | Nec Corp | 電源回路 |
| JPH01144359A (ja) * | 1987-11-30 | 1989-06-06 | Nippon Chemicon Corp | スイッチング電源回路 |
| JPH0595679A (ja) * | 1991-09-30 | 1993-04-16 | Aiwa Co Ltd | 多出力型スイツチング電源装置 |
| JP2000023458A (ja) * | 1998-07-03 | 2000-01-21 | Sanken Electric Co Ltd | スイッチング電源装置 |
-
2001
- 2001-03-13 JP JP2001070110A patent/JP4513944B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126162A (ja) * | 1987-11-10 | 1989-05-18 | Nec Corp | 電源回路 |
| JPH01144359A (ja) * | 1987-11-30 | 1989-06-06 | Nippon Chemicon Corp | スイッチング電源回路 |
| JPH0595679A (ja) * | 1991-09-30 | 1993-04-16 | Aiwa Co Ltd | 多出力型スイツチング電源装置 |
| JP2000023458A (ja) * | 1998-07-03 | 2000-01-21 | Sanken Electric Co Ltd | スイッチング電源装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4513944B2 (ja) | 2010-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6304473B1 (en) | Operating a power converter at optimal efficiency | |
| US6125046A (en) | Switching power supply having a high efficiency starting circuit | |
| US6466460B1 (en) | High efficiency, low voltage to high voltage power converter | |
| WO2002001309A3 (en) | Power factor correction control circuit for switching power supply | |
| JP6071051B2 (ja) | スイッチング電源装置 | |
| JP3691500B2 (ja) | スイッチング電源装置 | |
| US20040119449A1 (en) | High power factor inverter for electronic loads & other DC sources | |
| JPH07115774A (ja) | 電源装置 | |
| US7567444B2 (en) | Multi-output DC-DC converter with improved cross-regulation performance | |
| US20070133232A1 (en) | Technique to improve dynamic response of two-stage converters | |
| JP3517849B2 (ja) | 直流電源装置 | |
| US20050057951A1 (en) | Controlled synchronous rectifier for controlling an output voltage of a switched mode power supply | |
| JPH10215568A (ja) | Ｄｃ−ｄｃコンバータ | |
| JP2607569B2 (ja) | スイッチング電源装置 | |
| JP4294942B2 (ja) | スイッチング電源装置 | |
| JP2002272110A (ja) | スイッチング電源装置 | |
| JP2008228571A (ja) | スイッチング電源装置 | |
| WO2007054886A2 (en) | Boost converter for power factor correction | |
| JP2006197740A (ja) | スイッチング電源装置 | |
| JPH11308858A (ja) | スイッチングレギュレータ電源回路 | |
| JPH09121534A (ja) | Ｄｃ／ｄｃコンバータ | |
| JP2004328948A (ja) | スイッチング電源回路およびこれを備えたスイッチングレギュレータ | |
| JP3464433B2 (ja) | スイッチング電源装置 | |
| JP4214294B2 (ja) | Ｄｃ／ｄｃコンバータ | |
| WO2007086287A1 (ja) | 電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100504 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |