JP2002231942A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2002231942A
JP2002231942A JP2001362704A JP2001362704A JP2002231942A JP 2002231942 A JP2002231942 A JP 2002231942A JP 2001362704 A JP2001362704 A JP 2001362704A JP 2001362704 A JP2001362704 A JP 2001362704A JP 2002231942 A JP2002231942 A JP 2002231942A
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Yoshiki Kamata
Akira Nishiyama
彰 西山
善己 鎌田
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can suppress generation of a short channel effects and the junction leakage current and which has a diffusion layer of a low resistance and a short transmission delay time. SOLUTION: On a side wall of the gate electrode 3 projecting on a substrate 1, a structure having a plurality of laminated films, that is, a plurality of side wall layer structures 4 and 5 are disposed. A gap 10a generated by the separation of the side wall layer 5 from the substrate 1 is filled with at least part of an elevated source and drain region 8.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置及び半導体装置の製造方法に関し、特にエレベーテッドソース/ The present invention relates to relates to a method of manufacturing a semiconductor device and, in particular, elevated source /
ドレイン構造を有するMIS型の半導体装置及びその製造方法に関する。 A semiconductor device and a manufacturing method thereof MIS type having a drain structure.

【0002】 [0002]

【従来の技術】近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を半導体基板上に集積した集積回路が広く用いられている。 In recent years, the important part of the computer and communication devices, integrated circuit including a large number of transistors and resistors or the like on a semiconductor substrate has been widely used. しかし、素子の高集積化に伴い、設計ルールも年々縮小してきている。 However, due to the high integration of the device, it has been reduced year by year design rules. そして、MIS型の集積回路においては、ゲート長の縮小に伴う短チャネル効果を抑制するため、拡散層深さを浅くすることが要求されている。 Then, the MIS type integrated circuits, in order to suppress a short channel effect due to a reduction in gate length, it is required that a shallow diffusion layer depth. また同時に、拡散層深さが浅くなることによる抵抗の増大を防ぐ必要がある。 At the same time, it is necessary to prevent an increase in resistance due to the diffusion layer depth becomes shallower. 拡散層深さを浅く、且つ拡散層抵抗を低く保つ方法として、ソース/ドレイン領域のみシリコンを持ち上げた構造即ちエレベーテッドソース/ドレイン構造と、シリコンと金属との化合物であるシリサイドが自己整合的に形成されたサリサイドとを組み合わせる手法が有効であるとされている(T. Yoshitomi, et al. 1995 Sympos Shallow diffusion layer depth, and as a method of keeping a low diffusion layer resistance, the source / drain region silicon lifted structure or elevated source / drain structure only, it silicide self-aligning manner a compound of silicon and metal formed approach combining the salicide is to be effective (T. Yoshitomi, et al. 1995 Sympos
ium on VLSI Technology Digest ofTechnical Papers ium on VLSI Technology Digest ofTechnical Papers
p.11)。 p.11).

【0003】このエレベーテッドソース/ドレイン構造の形成自体は、気相エピタキシャル成長、固相エピタキシャル成長によるものを含めてこれまでにもいくつかの方法で試みられている。 [0003] The formation itself of elevated source / drain structure, vapor-phase epitaxial growth, have been tried in the past in a number of ways, including those by solid-phase epitaxial growth. しかし、エピタキシャル成長の場合、ゲート酸化膜近傍や素子分離近傍でエピタキシャル成長中にファセットを生じてしまい、これら近傍におけるエピタキシャル成長膜厚を十分には厚くできず、特にゲート近傍のエピタキシャル成長膜厚の低下により、 However, in the case of epitaxial growth, will occur facets during epitaxial growth in the vicinity of the gate oxide film and the element isolation vicinity can not thick enough the epitaxial growth film thickness at these near, in particular reduction of the epitaxial growth film thickness near the gate,
続くイオン注入工程時に不純物が基板深くまで注入されてしまい短チャネル効果を生じてしまう。 Impurities during subsequent ion implantation step occurs a short channel effect will be injected deep into the substrate. さらに続くシリサイド工程の際、pn接合からの距離が短くなってしまい接合リークを生じてしまう。 During further subsequent silicide process, a distance from the pn junction is caused junction leakage becomes shorter. このシリサイド起因のリークを抑制するためにシリサイド工程の前に、エレベーテッドソース/ドレイン領域の上に新たにサイドウオールを形成する工程が必要となり、工程数が増大することなどの問題があった。 This in order to silicide suppress leakage of due before the silicide process, forming a new side wall on the elevated source / drain regions are required, the number of steps has a problem such as increasing. また、素子の微細化が進むにつれゲート電極-ソース領域間、またはゲート電極-ドレイン領域間の距離が近づくことになり、電気的にショートしてしまうことも問題もある。 Further, the gate electrode as the miniaturization of devices advances - between the source region or the gate electrode - will be closer the distance between the drain region, it is also a problem that electrical short-circuited.

【0004】 [0004]

【発明が解決しようとする課題】上記従来の問題から、 The object of the invention is to be Solved from the conventional problems described above,
エレベーテッドソース/ドレイン構造を有する半導体装置において、リークやショートが抑制された、浅く低抵抗な拡散層を有する半導体装置や製造方法が要求されていた。 In the semiconductor device having the elevated source / drain structure, leakage or a short circuit is suppressed, a semiconductor device and a manufacturing method it has been required to have a shallow low-resistance diffusion layer.

【0005】 [0005]

【課題を解決するための手段】本発明の第1の態様は、 Means for Solving the Problems] A first aspect of the present invention,
シリコン基板と、前記シリコン基板表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側面に設けられ、前記シリコン基板表面に達する第1側壁層と、前記シリコン基板表面にシリコンをエピタキシャル成長したエレベーテッド領域と、前記ゲート電極の側壁層に前記第1側壁層を介して設けられ、かつ前記シリコン基板表面とは前記エレベーテッド領域によって離間しており、かつ前記第1側壁層とは異なる材料よりなる第2側壁層と、前記シリコン基板中に設けられ、前記エレベーテッド領域に接しており、前記エレベーテッド領域と同じ導電型を有するソース領域およびドレイン領域とを備えることを特徴とすることを特徴とする半導体装置にある。 A silicon substrate, a gate insulating film provided on the silicon substrate surface, a gate electrode provided on the gate insulating film provided on a side surface of the gate electrode, a first side wall layer to reach the silicon substrate surface the elevated region epitaxially growing silicon on the silicon substrate surface, provided through the first sidewall layer on the sidewall layer of the gate electrode, and the surface of the silicon substrate spaced apart by the elevated region, and wherein the first sidewall layer second sidewall layer made of a material different from the provided in the silicon substrate, in contact with the elevated region, a source region and a drain region having the same conductivity type as said elevated region in a semiconductor device characterized by comprising: a and.

【0006】トランジスタや抵抗などのMIS型素子のゲート電極側面に、シリコン基板面方向に積層された複数層からなる側壁層構造とし、ゲートとソースまたはドレイン間のトンネル現象起因のリーク電流を抑制したものである。 [0006] gate electrode side of the MIS-type devices such as transistors and resistors, the sidewall layer structure composed of a plurality of layers stacked on the silicon substrate surface direction, to suppress tunneling-induced leakage current between the gate and the source or drain it is intended.

【0007】複数の側壁層をゲート電極に近い側を第1 [0007] The side near the plurality of sidewall layer over the gate electrode and the first
側壁層、ゲート電極に遠い側を第2側壁層とした場合、 Sidewall layer, if the side far from the gate electrode and the second sidewall layer,
第2側壁層端とシリコン基板面とで間隙を形成し、この間隙で挟まれた部分の第1側壁層と同等の物質をなくすようにして、エレベーテッドソース/ドレイン領域を配置することによってこれらの領域とチャネルとの距離を近くする。 Forming a gap between the second side wall layer end and the silicon substrate surface, so as to eliminate the equivalent material and the first side wall layer of the portion sandwiched by the gap, these by placing the elevated source / drain region to close the distance between the region and the channel. これにより上記領域下の基板の拡散層とチャネルのゲートエッジ下までの距離が近く、拡散層形成時の不純物の拡散距離を抑えることが出来、拡散層深さも抑制できることから短チャネル効果を抑制できる。 Thus the distance to under the gate edge of the diffusion layer and the channel of the substrate below the areas are close, it is possible to suppress the diffusion distance of impurities during the diffusion layer formation, also can suppress the short channel effect because it can suppress the diffusion layer depth .

【0008】第1の態様において、エピタキシャル成長時のファセットの発生を抑制するように構成し、第2側壁層とシリコン基板との間にエレベーテッド領域で充たされるようにすれば、短チャネル効果とリークを抑制することができる。 [0008] In a first aspect, configured to suppress the generation of the facets during epitaxial growth, if as filled with elevated regions between the second side wall layer and the silicon substrate, a short channel effect and leak it is possible to suppress. 通常、エピタキシャル成長時にはファセットと呼ばれるある特定の面指数を持った結晶面が形成され、その面方向のエピタキシャル成長が抑制されてしまう。 Normally, at the time of epitaxial growth is formed crystal faces having a specific plane index called facet, epitaxial growth of the surface direction is suppressed. 特に固相エピタキシャル成長の場合、{110}面は{100}面よりも約2倍程エピタキシャル成長速度が遅く、{111}面は{100}面より約20倍程エピタキシャル成長速度が遅い。 Especially in the case of solid phase epitaxial growth, {110} plane is {100} slow epitaxial growth rate approximately 2-fold than face, {111} planes {100} of about 20-fold higher epitaxial growth rate is slower than the surface. 通常{100}面を持つシリコン基板を用いるが、エピタキシャル成長面は{100}面だけでなく{110} Although a silicon substrate is used with normal {100} plane, the epitaxial growth surface is not only {100} plane {110}
面、{111}面などの成長速度の遅い面を形成する傾向にある。 Surface, tend to form a growth rate slow terms of {111} plane. 同様に気相エピタキシャル成長の場合{311}面を形成してしまう傾向がある。 Similarly there is a tendency to form when the {311} plane of the vapor-phase epitaxial growth. DHF処理が十分でない場合、エピタキシャル成長膜はゲート絶縁膜を起因として、ファセットを生じてしまう。 If DHF treatment is not sufficient, the epitaxial growth film as resulting from a gate insulating film, occurs facets.

【0009】これは絶縁膜上に堆積されたアモルファスシリコン (以下、a−Siと略記する)は、弱いとはいえ絶縁膜を構成する原子と結合していて、その結合エネルギーの差を反映しているものと考えられる。 [0009] This amorphous silicon (hereinafter, abbreviated as a-Si) deposited on the insulating film is coupled to an atom constituting the said insulating film is weak, to reflect the difference in the binding energy it is considered that is. 本発明者の実験によりファセットは、シリコン窒化膜近傍よりシリコン酸化膜近傍において発生しやすいことが判明した。 Facet Experiments of the present inventors, it was likely to occur in the silicon oxide film near the silicon nitride film near was found. そのためゲート絶縁膜が酸化膜の場合、酸化膜を起因としてファセットを形成するがシリコン窒化膜のサイドウオールの下にエピタキシャル成長面が接する条件下では、シリコン窒化膜でファセットを形成することなくサイドウオール上をエピタキシャル成長させることができる。 If therefore the gate insulating film of the oxide film under the conditions forms a facet oxide film as a result of contact with the epitaxial growth surface under the sidewall of the silicon nitride film, on the side wall without forming a facet in the silicon nitride film the can be epitaxially grown. 固相エピタキシャル成長の場合、アモルファスシリコンは空隙なく前記エッチング領域を充満し、続く固相エピタキシャル成長によって成長初期にはファセットを形成してしまうが、遅いとはいえファセット面においても成長していくため、十分に固相エピタキシャル成長させることによって前記エッチング領域に充満されたアモルファスシリコンは全て結晶化する。 For solid-phase epitaxial growth, since amorphous silicon fills the gap without the etched region, although the initial growth followed by a solid-phase epitaxial growth thus forming a facet, which will also grow in a slow and facet Nevertheless, sufficient all crystallize amorphous silicon, which is filled into the etched region by solid-phase epitaxial growth.

【0010】また、この発明でエレベーテッド領域が前記第2側壁層側面を接するまでエピタキシャル成長させて、前記第2側壁層近傍のエピタキシャル膜厚を十分厚くすれば、前記シリサイド膜をpn接合から十分離すことができるため、前記シリサイド膜起因のリークを抑制できる。 [0010] Also, the present invention elevated region is epitaxially grown to contact the second sidewall layer side with, if sufficiently thick epitaxial film thickness of the second sidewall layer near, sufficiently spaced the silicide film from the pn junction it is possible, it is possible to suppress the leakage of the silicide film due.

【0011】また、この発明で、ファセットが起因した場合においても、第1側壁層と前記エレベーテッド領域の間に空隙が形成されるように構成すれば、空隙はゲート電極とエレベーテッドソース/ドレイン間を隔離し、 [0011] In the present invention, even when the facet is caused, if configured as gaps between the elevated region and the first side wall layer is formed, voids gate electrode and the elevated source / drain isolated between,
空隙が低誘電率であるため、寄生容量を低減することができる。 Since the gap is a low dielectric constant, it is possible to reduce the parasitic capacitance.

【0012】また、基板と第1側壁層及び第2側壁層とで囲まれた部分のエレベーテッド領域の基板上の膜厚が、基板と第2側壁層との離間距離よりも大きくすることが好ましい。 Further, that the film thickness on the substrate of the elevated area of ​​the portion surrounded by the substrate and the first sidewall layer and the second side wall layer is made larger than the distance between the substrate and the second sidewall layer preferable. また、エレベーテッド領域の側端面とシリコン基板表面の成す角度をθ、ゲート絶縁膜端と第2 Further, the angle formed by the side end surface and the surface of the silicon substrate elevated region theta, a gate insulating film end and the second
側壁層外周縁間の寸法をx、基板と第2側壁層との間隙の垂直方向の寸法をyとした場合、x>y/tanθの条件を満たすことが望ましい。 The dimension between the sidewall layer outer perimeter x, if the vertical dimension of the gap between the substrate and the second sidewall layer was y, x> y / tanθ satisfies it is desirable.

【0013】また、エレベーテッド領域が導電性不純物を固溶限以上に含むことが望ましい。 Further, it is desirable that the elevated region comprises a conductive impurity than the solid solubility limit.

【0014】さらに、本発明をシリコン基板が素子分離領域を有し、エレベーテッド領域の少なくとも一部が素子分離領域上に延在する構成に適用することができる。 Furthermore, the present invention silicon substrate has an element isolation region can be applied to at least partially extends over the isolation region arrangement of the elevated area.

【0015】また、前記延在構成において、エレベーテッド領域が素子分離領域上を横方向にエピタキシャル成長した距離をt、その膜厚をs、素子分離領域上の前記エレベーテッド領域の側面と前記シリコン基板表面との成す角をφとした場合に、t>s/tanφを満たすことが望ましい。 Further, in the extending structure, the distance that the elevated region is epitaxially grown on the isolation region laterally t, the silicon substrate and the side surface of the thickness s, the elevated region on the isolation region when the angle formed between the surface was phi, it is desirable to satisfy the t> s / tanφ.

【0016】また、第2側壁層の周縁が素子分離領域上方に離間して存在し、第2側壁層と前記素子分離領域との間にはシリコン基板のソース領域またはドレイン領域を種部としてエピタキシャル成長したエレベーテッド領域が存在することが望ましい。 Further, the peripheral edge of the second sidewall layer is present at a distance from each other in the element isolation region upwardly, the epitaxial growth of source region or drain region of the silicon substrate between the isolation region and the second sidewall layer as a seed unit it is desirable to elevated regions exist.

【0017】また、ソース領域またはドレイン領域が金属あるいは高融点金属のシリサイド膜を含むことが望ましい。 Further, it is desirable that the source region or the drain region comprises a metal or a refractory metal silicide film.

【0018】また、延在構成において、素子分離領域上のエレベーテッド領域のみに金属あるいは高融点金属のシリサイド膜が存在することが望ましい。 Further, in the extending structure, it is desirable that there is metal or refractory metal silicide film only in the elevated areas on the element isolation region.

【0019】また、ゲート電極を金属とすることができる。 Further, the gate electrode can be a metal.

【0020】本発明のもう一つの態様は、ゲート電極とエレベーテッドソース/ドレイン領域の間の少なくとも一部の領域が、適当な順序からなる複数の膜の積層した構造即ち複数の側壁層構造にするために以下の方法を採用したものである。 [0020] Another aspect of the present invention, at least a portion of the region between the gate electrode and the elevated source / drain regions, the laminated structure or a plurality of sidewall layer structure of a plurality of films made of suitable order the following methods for a constitution that the adopted.

【0021】即ち、シリコン基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、前記第2の絶縁膜で覆われていない領域の前記第1 [0021] That is, a step of forming a gate insulating film on a silicon substrate, so forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode a step of leaving the first and the second not covered with the insulating film region
の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、この露出したシリコン基板表面にシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたものである。 Of the insulating film is removed by etching, a step of exposing said first and second insulating film surface of the silicon substrate surrounding the elevated region by performing epitaxial growth of silicon on the exposed silicon substrate surface forming, at least the surface portion of said elevated region is obtained and a step of changing the metal silicide film.

【0022】この態様の一部を代え、例えば、導電型不純物を含むガスをエピタキシャル成長時に同時に流すことによってエピタキシャル膜に導電型不純物を含ませることができ、イオン注入やサイドウオール除去工程を省くことができ、工程を簡略化できる。 [0022] Instead of a portion of this embodiment, for example, a gas containing a conductivity type impurity may be included conductivity type impurity into the epitaxial layer by flowing simultaneously during the epitaxial growth, it is possible to omit the ion implantation and the side wall removing step can, it is possible to simplify the process.

【0023】この導電型不純物を含むガスとして、III [0023] As the gas containing the conductive type impurity, III
族またはV族の導電型不純物を含むガスを用いることができる。 It is possible to use a gas containing a family or group V conductivity type impurity.

【0024】さらに、エレベーテッド領域にイオン注入によって導電型不純物を導入しアニールを行うことによって拡散層を形成する工程を付加することができる。 Furthermore, it is possible to add a step of forming a diffusion layer by annealing by introducing a conductivity type impurity by ion implantation into the elevated region.

【0025】本発明の他の態様は、シリコン基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、前記シリコン基板中に不純物をイオン注入によって導入した後にアニールを行うことによって前記シリコン基板中にソース拡散層およびドレイン拡散層を形成する工 [0025] Another aspect of the present invention includes the steps of forming a gate insulating film on a silicon substrate, forming a gate electrode on the gate insulating film, an upper surface and sidewalls of the gate insulating film and the gate electrode so as to cover the layer, and forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film , said first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, wherein the gate electrode on the side wall layer of the first insulating film using the second through Engineering of forming a step of selectively leaving the insulating film, a source diffusion layer and drain diffusion layer in the silicon substrate by annealing after the impurity in the silicon substrate is introduced by ion implantation と、前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、この露出したシリコン基板表面にIII族またはV族の導電型不純物を含むガスを流しながらシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法を得るものである。 When a step of exposing the second of said first insulating film in a region not covered with the insulating film is removed by etching, the first and second insulating film surface of the silicon substrate around and forming a elevated region by performing epitaxial growth of silicon while flowing a gas containing a conductivity type impurity of the group III or group V in the exposed silicon substrate surface, a metal silicide film at least a surface portion of said elevated region it is intended to obtain a semiconductor device manufacturing method characterized by comprising the step of changing the.

【0026】さらに、他の態様は、シリコン基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露 Furthermore, another aspect comprises the steps of forming a gate insulating film on a silicon substrate, forming a gate electrode on the gate insulating film, an upper surface and sidewall layer of the gate insulating film and the gate electrode as the cover, and forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, wherein the surface of the second insulating film is etched, the insulating said second through said first insulating film on the sidewall layer of the gate electrode as an etching stopper of the first insulating film to the silicon substrate a step of selectively leaving the film, said first insulating film in the second region not covered with the insulating film is removed by etching, the first and second insulating films the surrounding silicon the surface of the substrate and Russia する工程と、この露出したシリコン基板表面にIII族またはV族の導電型不純物を含むガスを流しながらシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記シリコン基板中に不純物をイオン注入によって導入した後にアニールを行うことによって前記シリコン基板中にソース拡散層およびドレイン拡散層を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法を得るものである。 A step of, forming a elevated region by performing epitaxial growth of silicon while flowing a gas containing a conductivity type impurity of the group III or group V in the exposed silicon substrate surface, impurity ions are implanted in the silicon substrate forming a source diffusion layer and drain diffusion layer in the silicon substrate by annealing after introducing by the feature that at least the surface portion of said elevated region and a step of changing the metal silicide film the method of manufacturing a semiconductor device which is intended to obtain.

【0027】さらに、第2の絶縁膜下のシリコン基板との間の領域の第1の絶縁膜が、エッチングによって完全に除去されていることが望ましい。 Furthermore, the first insulating film in a region between the silicon substrate under the second insulating film, it is desirable to have been completely removed by etching.

【0028】また、第2の絶縁膜下のシリコン基板との間の領域の第1の絶縁膜が一部残るようにエッチングされ、エピタキシャル成長がアモルファスシリコンの堆積とその固相成長によるものであることが望ましい。 Further, that the first insulating film in a region between the silicon substrate under the second insulating film is etched to leave a portion, but epitaxial growth caused by the solid phase growth and deposition of amorphous silicon It is desirable

【0029】また、エッチングによって第2の絶縁膜とゲート電極との間の第1の絶縁膜の一部が除去されることが望ましい。 Further, a part of the first insulating film between the second insulating film and the gate electrode is removed by etching is desirable.

【0030】さらに、本発明の他の態様は、シリコン基板に素子分離領域を形成する工程と、シリコン基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第 Furthermore, another aspect of the present invention, the step of forming a step of forming an isolation region in a silicon substrate, forming a gate insulating film on a silicon substrate, a gate electrode on the gate insulating film When the so as to cover the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, a first insulating film on said first insulating film forming a second insulating film made of different materials, and etching the surface of said second insulating film as an etching stopper of the first insulating film to the silicon substrate, a sidewall layer of the gate electrode through the first insulating film to remove by etching the first insulating film of said second insulating film and the step of selectively leaving the regions not covered with the second insulating film and, the second および第2の絶縁膜周囲の前記素子分離領域を含む前記シリコン基板の表面を露出する工程と、この露出したシリコン基板表面に前記素子分離領域上まで延在するようにシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法にある。 And a step of exposing the surface of the silicon substrate including the isolation region surrounding the second insulating film, by performing epitaxial growth of silicon so as to extend to the isolation region in the exposed surface of the silicon substrate elevators forming a Ted region, there at least the surface portion of said elevated region to the semiconductor device manufacturing method characterized by comprising the step of changing the metal silicide film.

【0031】また、金属シリサイド膜を形成する工程が素子分離領域上のエピタキシャル成長した表面においてのみ開始されることが望ましい。 Further, it is desirable to form a metal silicide film is started only in the epitaxial growth surface on the element isolation region.

【0032】また、残置された第2の絶縁膜の一部が素子分離領域上に延在するように形成されることが望ましい。 Further, it is desirable that a portion of the second insulating film is left is formed to extend over the isolation region.

【0033】また、エピタキシャル成長工程後に第2の絶縁膜の少なくとも一部を除去する工程を含むことが望ましい。 Further, it is desirable to include a step of removing at least a portion of the second insulating film after the epitaxial growth step.

【0034】また、前記素子分離領域を形成する製造方法において、ダマシン工程すなわち、ゲート電極、第2 [0034] In the method of forming the device isolation region, a damascene process that is, the gate electrode, the second
の絶縁膜、エレベーテッドソース領域、エレベーテッドドレイン領域および素子分離領域上に層間絶縁膜を堆積した後、層間絶縁膜を平坦化し、ゲート電極表面を露出する工程と、ゲート電極、次いでゲート酸化膜を除去しシリコン基板表面を露出する工程と、露出されたシリコン基板表面及び絶縁膜側壁層内面に新たにゲート絶縁膜を形成する工程と、シリコン基板の露出表面上であって、新たに形成されたゲート絶縁膜を介して新たにゲート電極を形成する工程とを付加することができる。 Insulating film, elevated source region, after depositing an interlayer insulating film to an elevated drain region and isolation region, planarizing the interlayer insulating film, a step of exposing the surface of the gate electrode, the gate electrode, then the gate oxide film a step of exposing the removed silicon substrate surface, and forming a new gate insulating film on the exposed silicon substrate surface and the insulating film side wall layer inner surface, even on the exposed surface of the silicon substrate, the newly formed new can be added to and forming a gate electrode through a gate insulating film.

【0035】 [0035]

【発明の実施の形態】以下、本発明について実施例に基づき、図面を参照して説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, with reference to examples for the present invention will be described with reference to the drawings. (第1の実施例)図1及び図2は第1の実施例の工程順(a)〜(j)の断面図である。 (First Embodiment) FIG. 1 and FIG. 2 is a cross-sectional view illustrating a process sequence of the first embodiment (a) ~ (j). まずシリコンから成る半導体基板1上に浅溝型素子分離領域(STI)11を形成し素子領域1aを形成する。 First, on a semiconductor substrate 1 made of silicon to form a shallow trench isolation region (STI) 11 is formed a device region 1a. 次にゲート絶縁膜2を形成する(図1(a))、次に、多結晶シリコンからなるゲート電極3を堆積させ(図1(b))、リソグラフィー工程を経た後、プラズマによる異方性エッチング例えばRIE(React Then a gate insulating film 2 (FIG. 1 (a)), then depositing the gate electrode 3 made of polycrystalline silicon (FIG. 1 (b)), after a lithography process, an anisotropic plasma etching, for example RIE (React
ive Ion Etching)によってゲート電極を加工し、基板1から突出するように形成する(図1(c))。 Processing the gate electrode by ive Ion Etching), it is formed so as to protrude from the substrate 1 (FIG. 1 (c)). この後、ゲート電極を酸化させ(以下、ゲート後酸化工程と呼ぶ)、第 Thereafter, oxidizing the gate electrode (hereinafter, referred to as gate after the oxidation step), the
1の側壁層4を形成する(図1(d))。 Forming a first sidewall layer 4 (FIG. 1 (d)). このゲート後酸化工程時にソース領域/ドレイン領域8となる表面も酸化される。 Surface to be source / drain regions 8 at the gate after the oxidation step is also oxidized. 次にシリコン窒化膜(Si 3 N 4 )5をCVD(chemical va Then a silicon nitride film (Si 3 N 4) 5 a CVD (Chemical va
por deposition)装置によって堆積させた後(図1(e))、 por Deposition) after depositing the device (FIG. 1 (e)),
プラズマによる異方性エッチングによってゲート電極の横にのみシリコン窒化膜を形成する(図1(f))。 Only a silicon nitride film is formed next to the gate electrode by anisotropic etching using plasma (FIG. 1 (f)). ただし、 However,
このプラズマによる異方性エッチングによってソース領域/ドレイン領域8上のゲート絶縁膜およびシリコン酸化膜の一部は削れていても良い。 Part of the gate insulating film and the silicon oxide film on the source region / drain region 8 by anisotropic etching using the plasma may also be scraped.

【0036】前記シリコン窒化膜5堆積前に必要に応じてライナー層、例えばシリコン酸化膜(SiO 2 )をCVD装置によって堆積させ、更に必要に応じてアニールする工程を含んでいても良い。 The liner layer if necessary before the silicon nitride film 5 is deposited, for example, a silicon oxide film (SiO 2) is deposited by CVD apparatus, it may include the step of annealing, if necessary. このライナー層またはシリコン窒化膜の堆積装置はCVD装置に限るものではなく、スパッタ装置、蒸着装置などを用いても良い。 The deposition apparatus of the liner layer or silicon nitride film is not limited to the CVD apparatus, a sputtering apparatus, or the like may be used evaporation apparatus. ライナー層はシリコン酸化膜に限るものではなく、複数種からなる多層膜でも良いものとする。 The liner layer is not limited to silicon oxide film, it is assumed may be a multilayer film composed of plural kinds.

【0037】以下、ゲート後酸化膜(ソース/ドレイン領域上の酸化膜含む)とライナー層がある場合はそれも合わせて第1側壁層と呼び、ゲート電極横のシリコン窒化膜5を第2側壁層と呼ぶこととし、更にシリコン窒化膜の側面にさらに他の膜を形成したとしても総称して、 [0037] Hereinafter, when the gate after oxidation film (including an oxide film on the source / drain region) is a liner layer which also referred to as a first sidewall layer combined, the silicon nitride film 5 in the transverse gate electrode second side wall and it is referred to as a layer, even collectively as further formed a further film on a side surface of the silicon nitride film,
第2側壁層と呼ぶ。 It referred to as a second side wall layer. ただし、この第2側壁層はシリコン窒化膜に限るものではない。 However, the second side wall layer is not limited to the silicon nitride film. また、前記シリコン基板はG Further, the silicon substrate G
eを含んでいても良いものとする。 And those may include the e. ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜をはじめ、高誘電体膜、 The gate insulating film is a silicon oxide film, including silicon oxynitride film, a high dielectric film,
具体的にはシリコン酸化物より高誘電率の膜であって例えばTi, Zr, Hf, Ta, La, Al, Ba, Sr, Y, Pr, Gdから選ばれる少なくとも一種の元素を含む酸化膜若しくはシリケート膜を用いることができる。 Specifically, for example, a film having a high dielectric constant than silicon oxide Ti, Zr, Hf, Ta, La, Al, Ba, Sr, Y, Pr, an oxide film containing at least one element selected from Gd or It may be used silicate film.

【0038】さらに、TiO 2 , Ta 2 O 5 , BST, Si 3 N 4 , Al 2 O [0038] In addition, TiO 2, Ta 2 O 5 , BST, Si 3 N 4, Al 2 O
3, Y 2 O 3 , La 2 O 3 , HfO 2 , ZrO 2 , Pr 2 O 3, Y 2 O 3, La 2 O 3, HfO 2, ZrO 2, Pr 2 O 3 , SrTiO 3 , Gd 2 O 3などの単結晶膜、多結晶膜、およびアモルファス膜を用いることができる。 3, SrTiO 3, a single crystal film such as Gd 2 O 3, it is possible to use a polycrystalline film, and an amorphous film.

【0039】さらに、SiO 2もしくはTiO 2, Ta 2 O 5 , BST, [0039] In addition, SiO 2 or TiO 2, Ta 2 O 5, BST,
Si 3 N 4 , Al 2 O 3 , Y 2 O 3 , La 2 O 3 , HfO 2 , ZrO 2 , Pr 2 O 3 , SrTi Si 3 N 4, Al 2 O 3, Y 2 O 3, La 2 O 3, HfO 2, ZrO 2, Pr 2 O 3, SrTi
O 3 , Gd 2 O 3にTi, Ta, Ba, Sr, Al, Y, La, Hf, Zr, Pr, O 3, Gd 2 O 3 to Ti, Ta, Ba, Sr, Al, Y, La, Hf, Zr, Pr,
Gdなどが混ざった単結晶膜、多結晶膜およびアモルファス膜でも構わない。 Single-crystal film Gd and mixed, may be a polycrystalline film and an amorphous film.

【0040】また、Si基板およびポリのゲート電極とゲート絶縁膜の界面の少なくともどちらかはSiOx Further, at least either the SiOx the interface Si substrate and poly gate electrode and the gate insulating film of
(0<x≦2)層もしくはさらに窒素を含む層を間に介在させることが望ましい。 (0 <x ≦ 2) layer or it is desirable to further interposed between the layer containing nitrogen. 誘電率を大きくした分、ゲート電極とエレベーテッド領域の距離を離すことができ、 Min with an increased dielectric constant, it is possible to increase the distance between the gate electrode and the elevated region,
このことは寄生容量の低下につながるため、高誘電率ゲート絶縁物はSiO 2ゲート絶縁物の場合に比較して、より高速動作を期待することができる。 This is because it leads to a decrease in parasitic capacitance, high dielectric constant gate insulator can be compared with the case of the SiO 2 gate insulator, expect faster operation.

【0041】図1(f)のように第2側壁層5まで形成した後、このシリコン基板上のソース/ドレイン領域8およびゲート電極3上のシリコン酸化膜2、4を希フッ酸(D [0041] Figure 1 after formation up to the second sidewall layer 5 as shown in (f), the source / drain region 8 and the silicon oxide film 2 and 4 on the gate electrode 3 on the silicon substrate dilute hydrofluoric acid (D
HF)溶液によってエッチングする。 Etched by HF) solution. その際、第2側壁層とシリコン基板間の領域の第1側壁層領域を全てエッチングする(図2(g))。 At that time, all etched first sidewall layer region in the region between the second side wall layer and the silicon substrate (FIG. 2 (g)). このエッチングによりシリコン基板面と第2側壁層5の端5aが離間してその間に間隙10 Gap 10 therebetween silicon substrate surface and the end 5a of the second sidewall layer 5 by the etching is separated
aが形成される。 a is formed. 第1側壁層4の一部4aの厚みは他の第 The thickness of the portion 4a of the first sidewall layer 4 of the other second
1側壁層厚みと同等の厚みで残す。 Leave at comparable thickness and side wall layer thickness. 次にLP-CVD(low pres Next LP-CVD (low pres
sure chemical vapor deposition)装置によって550℃から750℃の温度でアモルファスシリコン(a−Si)層6 sure chemical vapor deposition) amorphous silicon at a temperature of 750 ° C. from 550 ° C. by the device (a-Si) layer 6
を堆積する(図2(h))。 The deposited (FIG. 2 (h)). この後、750℃以下でアニールを行い、シリコン基板1のソース/ドレイン領域8を種部として固相エピタキシャル成長させることによってゲート絶縁膜とシリコン基板の界面より上方に持ち上がったエレベーテッドソース/ドレイン領域8を形成する(図2(i))。 Thereafter, an annealing at 750 ° C. or less, elevated source / drain regions 8 raised above the interface between the gate insulating film and the silicon substrate by causing the source / drain region 8 is solid phase epitaxial growth as a seed portion of the silicon substrate 1 the formed (FIG. 2 (i)).

【0042】更に必要に応じてゲート電極3上や第2側壁層5上のエピタキシャル成長にならないで形成されたアモルファスシリコン層のエッチングを行う。 [0042] Further to etch the amorphous silicon layer formed without becoming epitaxial growth on the gate electrode 3 upper and second sidewall layer 5 as needed. アモルファスシリコン層の堆積膜厚が100nmの場合、例えばフッ酸(49%):硝酸(70%):純水=1:80:120のエッチャントで5分エッチングすることによってエピタキシャル成長していないアモルファスシリコン層をエピタキシャル成長した結晶シリコン層に対して全て除去できる(図2(j))。 If the deposition thickness of the amorphous silicon layer is 100 nm, for example, hydrofluoric acid (49%): nitric acid (70%): pure water = 1: 80: 120 amorphous silicon layer which is not epitaxially grown by 5 minutes etch with etchant the can remove any respect epitaxially grown silicon layer (FIG. 2 (j)). ゲート電極上のa−Si層6の一部は上記工程で図2(j) Figure 2 a part of the a-Si layer 6 on the gate electrode in the step (j)
のようにポリSi層7になるので残る。 It remains since the poly-Si layer 7 as.

【0043】図3乃至図5に示す変形例であるが、上述した図1(b)の工程の後、図に示すように、シリコン窒化膜(Si 3 N 4 )9を堆積させ(図3(a))、プラズマによる異方性エッチングによってシリコン窒化膜とゲート電極3を加工し(図3(b))、ゲート電極3および基板表面を酸化してシリコン酸化膜4を形成した後(図3(c))、シリコン窒化膜5を堆積させ(図3(d))、プラズマによる異方性エッチングによってシリコン窒化膜を加工する(図4 [0043] is a modified example shown in FIGS. 3 to 5, after the step shown in FIG. 1 (b) described above, as shown in FIG., A silicon nitride film (Si 3 N 4) 9 was deposited (Fig. 3 (a)), by anisotropic etching using plasma to process the silicon nitride film and the gate electrode 3 (FIG. 3 (b)), after forming a silicon oxide film 4 by oxidizing the gate electrode 3 and the substrate surface (FIG. 3 (c)), depositing a silicon nitride film 5 (FIG. 3 (d)), to process the silicon nitride film by anisotropic etching using plasma (FIG. 4
(e))。 (E)). 次にシリコン基板上のソース/ドレイン領域8のシリコン酸化膜41を希フッ酸(DHF)溶液によってエッチングし、a−Si層6を堆積させた後(図4(f))、固相エピタキシャル成長させることによってゲート電極上をエピタキシャル成長させることなくソース/ドレイン領域8のみシリコンエピタキシャル成長層を形成させることができる(図4(g))。 Then etching a silicon oxide film 41 diluted hydrofluoric acid (DHF) solution of the source / drain region 8 on the silicon substrate, after deposition of the a-Si layer 6 (FIG. 4 (f)), thereby solid-phase epitaxial growth thereby forming a silicon epitaxial growth layer only source / drain region 8 without epitaxially grown over the gate electrodes by (FIG. 4 (g)). ただし、ゲート電極3はシリコンとシリサイドまたは金属からなる多層膜もしくは金属であっても構わない。 However, the gate electrode 3 may be a multilayer film or a metal composed of silicon and a silicide, or metal. 以下、ゲート電極5上はエピタキシャル成長する場合を示すが、エピタキシャル成長しない場合も含むものとする。 Hereinafter, on the gate electrode 5 shows the case where epitaxial growth is intended to include the case where no epitaxial growth.

【0044】a−Si層6を堆積させる装置はUHV-CVD The apparatus for depositing the a-Si layer 6 is UHV-CVD
(ultra high vacuum chemical vapor deposition)装置でも良く、この場合を含めて、エピタキシャル成長の種部には酸素が種部おけるシリコン表面のバックボンドの面密度以下は存在していても良い。 (Ultra high vacuum chemical vapor deposition) may be a device, include this case, the seed of epitaxial growth oxygen may be present below the surface density of backbonds species portion definitive silicon surface. また、a−Si層6 Also, a-Si layer 6
の堆積時にホスフィン(PH 3 )、アルシン(AsH 3 )、ジボラン(B 2 H 6 )などの導電型不純物を含むガスを同時に流すことによって、導電型不純物(P,AsまたはBなど)を含むa−Si層6を堆積させることができ、本実施例は前記a−Si層がこれら導電型不純物を含んでいる場合も含むものとする。 Phosphine when deposited (PH 3), arsine a (AsH 3), which includes diborane by flowing (B 2 H 6) gas containing a conductivity type impurity, such as at the same time, conductive impurity (P, such as As or B) can be deposited -Si layer 6, this embodiment is also intended to include the case where the a-Si layer containing these conductive impurity.

【0045】また、希フッ酸溶液によるエッチングは気相のフッ酸によるものであっても良く、プラズマを用いた異方性エッチング、例えばRIE、であっても良い。 Further, etching with dilute hydrofluoric acid solution may be by hydrofluoric acid in the gas phase, anisotropic etching, for example RIE, it may be using plasma. また、この固相エピタキシャル成長によって形成されたエレベーテッドソース/ドレイン領域8、第1側壁層4、 Further, the solid-elevation formed by phase epitaxial growth Ted source / drain region 8, the first side wall layer 4,
第2側壁層5の間には空隙は存在しない(図4(g)、図1 There is no space between the second sidewall layer 5 (FIG. 4 (g), the 1
0(b)の符号10b参照)。 0 (b) reference numeral 10b of).

【0046】a−Si堆積膜厚が厚い場合(図4(h))には、第2側壁層横の固相エピタキシャル成長の形態は図5(i)〜(l)などの変形構造が可能である。 [0046] When a-Si deposited film is thick in (FIG. 4 (h)) in the form of solid phase epitaxial growth of the second sidewall layer horizontally Fig 5 (i) can be modified structures such as ~ (l) is there. 図5(i)は堆積層6の下層のみがエピタキシャル成長膜8となり、 Figure 5 (i) only the lower layer is next to the epitaxial growth film 8 deposited layer 6,
上層にアモルファスシリコン6が残渣している形態を示す。 It shows the form of amorphous silicon 6 is the residue in the upper layer. 図5(j)はエピタキシャル成長膜8の一部は表面81 Figure 5 (j) surface is part of the epitaxial growth film 8 81
まで成長している形態を示す。 To show the form that has grown. 図5(k)は側壁層5と接する部分のエピタキシャル膜厚は表面までエピタキシャル成長した領域の膜厚よりは薄いが側壁層5から形成されたファセットの一部の領域の膜厚は前記表面までエピタキシャル成長した領域の膜厚よりも厚い形態を示す。 Figure 5 (k) is the thickness of the partial region of the facet is thinner than the thickness of the region epitaxially grown to epitaxial thickness surface of the portion in contact with the side wall layer 5 formed from the sidewall layer 5 epitaxially grown to the surface It shows a thicker form than regions thickness of.
図5(l)は表面までエピタキシャル成長した領域の膜厚よりも側壁層5と接する領域の膜厚が厚い形態である。 Figure 5 (l) is the film thickness is thick form in the region which is in contact with the side wall layer 5 than the thickness of the epitaxially grown regions to the surface.
前記ゲート絶縁膜はSiO 2 、SiONを始め高誘電体膜でも良く、また、前記ゲート絶縁膜はDHFによるエッチング速度がシリコン酸化膜より遅い方がエピタキシャル成長後のゲートとソース領域またはドレイン領域との電気的なショートが抑制されるため望ましく、特にシリコン酸窒化膜の場合はDHFによるエッチング速度がシリコン酸化膜より10倍程度遅いため、窒素が表面側で濃いことが望ましい。 The gate insulating layer may be a high dielectric film began SiO 2, SiON, also the gate insulating film electric gate and the source region or drain region after the slower etching rate than the silicon oxide film is epitaxially grown by DHF desirable because short circuits is suppressed, especially since the etching rate 10 times slower than the silicon oxide film by DHF for silicon oxynitride film, nitrogen may be desirable dark surface side. (第2の実施例)図6に第2の実施例を示す。 (Second Embodiment) FIG. 6 shows a second embodiment. 第2の実施例は、第1の実施例におけるエピタキシャル成長膜の形成法が、固相エピタキシャル成長ではなく気相エピタキシャル成長によるものであること以外、同様の製造工程である。 Second embodiment, the method of forming the epitaxial growth film in the first embodiment, except that due to vapor phase epitaxial growth instead of the solid phase epitaxial growth, a similar manufacturing process. 図で符号は図1及び2と同じものは同じ符号で示してある。 Figure by reference numeral is identical to the FIG. 1 and 2 are indicated by the same reference numerals. ただし、この実施例で、気相エピタキシャル成長による、エピタキシャル成長領域にはファセットが形成されており、第1側壁層、第2側壁層、エピタキシャル成長膜の間に空隙10bが存在する(図6(a))。 However, in this embodiment, by vapor phase epitaxial growth, the epitaxial growth region are facets formed, the first side wall layer, the second sidewall layer, voids 10b is present between the epitaxial growth layer (FIG. 6 (a)) . 第2側壁層横の気相エピタキシャル成長の形態としては、 The form of the second sidewall layer next to the vapor-phase epitaxial growth,
成長膜の膜厚に応じて図6(b)、図6(c)、図6(d)なども可能である。 Figure 6 in accordance with the film thickness of the grown film (b), FIG. 6 (c), the it is also possible, such as FIG. 6 (d). 図6(b)は第2側壁層5に接しながらファセットを生じずにエピタキシャル成長層8aが形成される形態を示す。 FIG 6 (b) shows a form in which the epitaxial growth layer 8a is formed without causing facet while in contact with the second sidewall layer 5. 図6(c)は第2側壁層5横に接しながらファセットを生じながらエピタキシャル成長層8bが形成され形態を示す。 FIG. 6 (c) shows the morphology epitaxially grown layer 8b is formed while generating facets while in contact with the second sidewall layer 5 side. 図6(d)は側壁層5に接することなくエピタキシャル成長層8cが形成されている形態を示す。 FIG. 6 (d) shows a form in which is formed an epitaxial growth layer 8c without contacting the sidewall layer 5.

【0047】空隙10bはゲート電極とエレベーテッドソース/ドレイン間を離隔し、空隙10bが低誘電率であるため寄生容量を低減することができる。 The gap 10b is spaced between the gate electrode and the elevated source / drain, it is possible voids 10b is to reduce the parasitic capacitance due to low dielectric constant. (第3の実施例)第3の実施例は第1の実施例におけるエッチングにおいて、第2側壁層とシリコン基板間の第1側壁層の一部4bがエッチングされずに残っていること以外、第1の実施例と同様の製造工程で、図7(a)〜 (Third Embodiment) A third embodiment except that in the etching, a portion 4b of the first sidewall layer between the second side wall layer and the silicon substrate is left unetched in the first embodiment, in the first embodiment the same manufacturing process, FIG. 7 (a) ~
(c)に示す。 It is shown in (c). なお、符号は図1及び2と同じものは同じ符号で示してある。 Incidentally, reference numerals same as FIGS. 1 and 2 are indicated by the same reference numerals. (第4の実施例)第4の実施例を図8で説明する。 Describing (Fourth Embodiment) A fourth embodiment in FIG. 第1の実施例におけるエッチング工程(図2(g))において、第2側壁層5とシリコン基板1の間の第1側壁層領域4dが全てエッチングされ、更に第2側壁層5とゲート電極3間の第1側壁層領域の一部4cがエッチングされ膜厚が第1側壁層4の他の部分よりも減少していること以外、第1の実施例と同様の構造で、図8に示す。 In the etching process in the first embodiment (FIG. 2 (g)), the first sidewall layer region 4d between the second sidewall layer 5 and the silicon substrate 1 is all etched further second sidewall layer 5 and the gate electrode 3 except that a portion 4c of the first sidewall layer area between is reduced than the rest of the film thickness is etched first sidewall layer 4, in the same structure as the first embodiment, shown in FIG. 8 . エレベーテッドソース/ドレイン領域8がこの薄肉部分4c Elevated source / drain region 8 is the thin part 4c
に接して基板と第2側壁層間の間隙に充たされている。 The contact has filled the gap between the substrate and the second side wall layers.
この場合も図1と同じものは同じ符号で示してある。 In this case, the same thing also Figure 1 are indicated by the same reference numerals. (第5の実施例)第5の実施例を図9で説明する。 (Fifth embodiment) illustrating a fifth embodiment in FIG. 第1 First
の実施例におけるエッチング工程(図2(g))において、第2側壁層5とシリコン基板1の間の第1側壁層領域が全てエッチングされ、更に第2側壁層とゲート電極間の第1側壁層領域の一部4cがエッチングされていること以外、第2の実施例と同様で、図9に示す。 In the etching step in the example of (FIG. 2 (g)), the first sidewall layer region between the second sidewall layer 5 and the silicon substrate 1 is all etched further first side wall between the second side wall layer and the gate electrode except that a portion 4c of the layer region is etched, the same as in the second embodiment, shown in FIG. この薄肉部分4cに空隙10bが形成される。 The gap 10b is formed on the thin portion 4c. なお、図3と同じ符号は同じものを表す。 Incidentally, the same reference numerals as in FIG. 3 represent the same thing. (第6の実施例)図10に示す第6の実施例は、第1の実施例、第3の実施例、第4の実施例または第5の実施例における第2側壁層下の第1側壁層までのエッチング量xが、第2側壁層端5aとシリコン基板との間隙10a The sixth embodiment shown in FIG. 10 (sixth example), the first embodiment, the third embodiment, first under the second sidewall layer in the fourth embodiment or the fifth embodiment etching amount x up to the side wall layer, a gap 10a between the second sidewall layer edge 5a and the silicon substrate
の垂直方向距離をy、エピタキシャル成長膜8のシリコン基板と接する箇所における側端面Pの角度をθとした場合、 x>y/ tanθ ・・・ (1) を満たしていること以外は、それぞれの実施例と同様である。 If the vertical distance was y, the angle of the side end face P at a point in contact with the silicon substrate of epitaxial growth film 8 theta, except that meets x> y / tanθ ··· (1), each carried examples are the same as those. ここに長さxはゲート絶縁膜2の端2aから第2 Here the length x is second from the end 2a of the gate insulating film 2
側壁層5外周縁までの寸法である。 It is a dimension of up to sidewall layer 5 outer periphery.

【0048】ただし、図10(a)は第1の実施例に対応しており、第1側壁層4の一部4aは側壁層4の他部分と同じ厚さを有している。 [0048] However, FIG. 10 (a) corresponds to the first embodiment, a portion 4a of the first sidewall layer 4 have the same thickness as the other portions of the sidewall layer 4. 第2側壁層5下のDHFによりエッチングされた第2側壁層端5aとシリコン基板との間隙10aがa−Si層(熱処理で結晶Si層8になる)の固相エピタキシャル成長によって充満されたものを示している。 Those second sidewall layer edge 5a and the silicon substrate and the gap 10a that is etched by the second sidewall layer 5 below DHF is filled by solid phase epitaxial growth of a-Si layer (becomes crystalline Si layer 8 in the heat treatment) shows. 図10(b)は第2の実施例に対応して第2側壁層5 FIG. 10 (b) second sidewall layer 5 corresponding to the second embodiment
下のDHFによりエッチングされた第2側壁層端5aとシリコン基板との間隙10aが気相エピタキシャル成長によって充満されているものの、空隙10bを残しているものを示している。 Although the gap 10a between the second sidewall layer edge 5a and the silicon substrate that is etched is filled by a vapor phase epitaxial growth by DHF below shows what is leaving a gap 10b.

【0049】図10(c)は第3の実施例に対応しており、第1側壁層4の一部4bが側壁層4の他部よりも厚い状態で残るように第2側壁層5下のDHFによりエッチングされている。 [0049] FIG. 10 (c) corresponds to the third embodiment, the second sidewall layer 5 underneath as part 4b of the first sidewall layer 4 remains in a thicker state than the other portion of the sidewall layer 4 It is etched by the DHF. 第2側壁層端5aとシリコン基板との間隙10aがa−Si層(熱処理で結晶Si層:8)の固相エピタキシャル成長によって充満されており、図10 Gap 10a is a-Si layer and the second sidewall layer edge 5a and the silicon substrate (crystal Si layer by thermal treatment: 8) are filled by solid phase epitaxial growth, FIG. 10
(a)とは充満される長さ(x)が異なる例を示したものである。 The length to be filled and (a) (x) is shows a different example.

【0050】図10(d)は第4の実施例に対応して第1 [0050] FIG. 10 (d) is first in response to the fourth embodiment
側壁層4の一部4cは側壁層4の他部分よりも膜厚が薄くされ、第2側壁層5下のDHFによりエッチングされた領域がa−Si層の固相エピタキシャル成長によって充満されているものの、図10(a)及び(c)とは充満される長さ(x)が異なる例を示したものである。 Some 4c of the sidewall layer 4 is thinner film thickness than the other portion of the sidewall layer 4, although the etched region by the second sidewall layer 5 below DHF is filled by solid phase epitaxial growth of a-Si layer , in which FIG. 10 (a) and (c) a length which is filled in (x) showed different examples. すなわち長さxを大きくするために、基板、第1側壁層および第2側壁層に囲まれた底部分を間隙10a距離よりもオーバーエッチする。 That in order to increase the length x, the substrate, over-etch than the first sidewall layer and a bottom portion of the gap 10a distance surrounded by the second sidewall layer. この底部分に充たされるエレベーテッド領域の膜厚(基板面に対して垂直方向の距離)が離間距離10aよりも大きくなる。 The film thickness of the elevated areas are filled in the bottom portion (distance in the vertical direction to the substrate surface) is greater than the distance 10a.

【0051】図10(e)は第5の実施例に対応して第1側壁層4の一部4cは側壁層4の他部分よりも膜厚が薄くされ、第2側壁層5下のDHFによりエッチングされた領域が気相エピタキシャル成長によって充満されているものの、図10(a)及び(c)とは充満される長さ(x) [0051] FIG. 10 (e) is part 4c of the first sidewall layer 4 corresponding to the fifth embodiment is thinner film thickness than the other portion of the sidewall layer 4, the second sidewall layer 5 below DHF although the etched region is filled by the vapor-phase epitaxial growth, the FIG. 10 (a) and (c) the length is filled in (x)
が異なり、角度θも異なる例であり、空隙10bも存在している。 It is different, it is also the angle θ different example, even gap 10b exists.

【0052】ところで、図10において、x、y、θはそれぞれ図中に示した通りである。 By the way, in FIG. 10, x, y, theta is as shown in the respective diagrams. ここで、θは気相エピタキシャル成長、固相エピタキシャル成長の場合を合わせて 0<θ<π ・・・(2) の範囲の角度であり、特に固相エピタキシャル成長におけるθは π/2 < θ <π ・・・(3) となる場合があり、この場合 tanθ< 0 ・・・(4) である。 Here, theta gas phase epitaxial growth, is the angle range of the combined case of solid phase epitaxial growth 0 <θ <π ··· (2), <π · particularly theta in solid phase epitaxial growth π / 2 <θ there is a case to be a ... (3), which in this case is tanθ <0 ··· (4).

【0053】なお、図10において、図1乃至図6と同じ符号は同じものを表す。 [0053] In FIG. 10, the same reference numerals as FIGS. 1 to 6 represent the same thing. (第7の実施例)図11に示す第7の実施例は、第1の実施例〜第6の実施例と同様の製造工程で製造されるが、前記エピタキシャル成長膜(エレベーテッド領域)8 Seventh embodiment shown in FIG. 11 (Seventh Embodiment) is manufactured in the first embodiment to sixth manufacturing step similar to the embodiment of the epitaxial growth layer (the elevated region) 8
が素子分離領域11面上まで乗り上げていることを特徴とする(図11(a))。 There, characterized in that it rides up to the isolation region 11 on the surfaces of (FIG. 11 (a)). 本発明者は本発明に先立つ実験により素子分離領域11と活性領域1aの境界を通常のような<110>方向から傾けた場合、特に<100>方向へ向けた場合に素子分離の上へ十分乗り上げさせることができるという知見を得た。 The present inventors have for the boundary of the isolation region 11 and the active region 1a by experiments prior to the present invention is tilted from the normal of such <110> direction, enough onto the element isolation when particularly toward <100> direction to obtain a finding that can be caused to ride. 100nmのa−Si層を680℃〜700℃ The a-Si layer of 100 nm 680 ° C. to 700 ° C.
のRTA(rapid thermal anneal)を60秒程行うことによって{110}ファセット面を形成しながら150nm〜200nm程度、素子分離領域11上を横方向に固相成長させることができた。 Of RTA (rapid thermal anneal) the 150nm~200nm about while forming a {110} facet surface by performing about 60 seconds, it was possible to solid-phase crystallization on the element isolation region 11 in the lateral direction.

【0054】横方向へのエピタキシャル成長量をt、成長膜のファセット面すなわちエレベーテッド領域側面P [0054] The epitaxial growth of the lateral t, facet growth film i.e. elevated region side P
1とシリコン基板表面との成す角度をφ、a−Si膜厚をsとした場合、望ましくは t>s/tanφ ・・・(5) である方が良い(図11(b))。 The angle formed between 1 and the silicon substrate surface phi, when the a-Si film thickness s, preferably t> s / tanφ ··· (5) is a better (FIG. 11 (b)). 本実施例の場合、{100}基板を用いており、a−Si層の膜厚は100nmであり、ファセット面が{110}面であるので素子分離領域上を横方向に100nm以上エピタキシャル成長させれば素子分離領域とソース領域またはドレイン領域の境界上のエピタキシャル膜厚はシリサイド起因のSTI近傍のリークを抑制でき、本実施例においてはこの条件を満たしている。 In this embodiment, it uses a substrate {100}, the thickness of the a-Si layer is 100nm, ask because facets are {110} plane over the element isolation region is 100nm or more epitaxially grown in the lateral direction if epitaxial thickness on the boundary of the isolation region and the source region or the drain region can suppress the leakage of STI near the silicide due, in the present embodiment meets this condition. なお、図11において図1、2と同じ符号は同じものを表す。 Incidentally, the same reference numerals as FIGS. 1 and 2 in FIG. 11 represent the same thing. (第8の実施例)第8の実施例は図12に示すように、 (The eighth embodiment) The eighth embodiment as shown in FIG. 12,
第1の実施例〜第7の実施例と同様の製造工程で製造されるが、エピタキシャル成長膜8を形成後、シリコン基板内への拡散層形成を固相拡散によって拡散領域12を形成することを特徴とする。 Are produced in the first embodiment to the seventh manufacturing step similar to the embodiment of, after forming the epitaxial growth film 8, by solid phase diffusing the diffusion layer formed on the silicon substrate to form a diffusion region 12 and features. エレベーテッド領域が不純物を含んでいる場合、アニールすることによってシリコン基板1中へ不純物を固相拡散させ、拡散領域12を形成することができる。 If the elevated region contains impurities, the impurities were solid phase diffusion into the silicon substrate 1 by annealing, it is possible to form the diffusion region 12. 特にエレベーテッド領域が不純物を含むガスを流しながらアモルファスシリコンを成膜してエピタキシャル成長させることによって形成された場合、不純物を固溶限以上に含んでいるので効果的である。 Especially if the elevated region is formed by epitaxial growth by forming an amorphous silicon while flowing a gas containing an impurity, it is effective because they contain impurities than solid solubility limit. ゲート端からエピタキシャル端までの距離(図12 Distance from the gate end to the epitaxial end (FIG. 12
(a)のYj)が20nm以下とした場合、本実施例では、アニールは、例えばRTA(rapid thermal anneal)装置で800 If (a) Yj) of the set to 20nm or less, in the present embodiment, the annealing is, for example, a RTA (rapid thermal anneal) apparatus 800
℃、10秒程度行うことによって、ゲート端の不純物濃度が1E18(/cm 3 )程度で拡散層深さもYjと同程度に浅い、 ° C., by performing about 10 sec, the impurity concentration of the gate end 1E18 (/ cm 3) of a diffusion layer depth extent also shallow as much as Yj,
低抵抗かつ短チャネル効果を抑制する拡散層を形成することができる。 It is possible to form the diffusion layer resistance and to suppress the short channel effect. また、側壁層形成後に必要に応じてエピタキシャル成長前後に不純物がイオン注入される工程が付加されている場合も含むものとする。 In addition, it also includes the case where impurities are added step is ion-implanted in the longitudinal epitaxial growth as needed after the sidewall layer is formed. なお、図12においても、図1、2と同じものは同じ符号で示し、図1 Also in FIG. 12, same as Fig. 1 and 2 are denoted by the same reference numerals, FIG. 1
2の11は素子分離領域である。 2 of 11 is the element separation region. (第9の実施例)図13において、第9の実施例は、イオン注入によって拡散層14を形成することを特徴とする。 13 (ninth embodiment), the ninth embodiment is characterized by forming a diffusion layer 14 by ion implantation. まず、ゲート電極3を加工後、ゲート絶縁膜越しにイオン注入装置によって不純物をシリコン基板中に導入し、アニールすることによってエクステンション領域1 First, after processing the gate electrode 3, impurities are introduced into the silicon substrate by ion implantation apparatus in the gate insulating film over the extension regions by annealing 1
3を形成する(図13(a))。 3 is formed (FIG. 13 (a)). 次に、第1実施例〜第8実施例と同様に側壁層5とエレベーテッドソース/ドレイン領域8を形成し、イオン注入によってエクステンション領域13よりもシリコン基板1中の深い領域へも不純物を導入し、アニールすることによってDeep拡散領域14 Next, the first to eighth embodiments and the sidewall layer 5 similarly elevated source / drain region 8 is formed, introducing impurities into the deep region in the silicon substrate 1 than the extension region 13 by ion implantation and, Deep diffusion region 14 by annealing
を形成する(図13(b))。 The formed (FIG. 13 (b)). このようにして形成された拡散層は低抵抗で短チャネル効果が抑制されている。 Thus the diffusion layer formed is short-channel effect is suppressed by the low resistance. この図13の場合も、図1、2と同じものは同じ符号で示し、図13の符号11は素子分離領域を示す。 In the case of FIG. 13, same as Fig. 1 and 2 are denoted by the same reference numerals, reference numeral 11 in FIG. 13 shows a device isolation region. (第10の実施例)図14で説明するように、第10の実施例は、エレベーテッド領域8の少なくとも一部をシリサイド化15することによって拡散層を低抵抗化していることを特徴とする。 As described in (tenth embodiment) FIG. 14, the tenth embodiment is characterized by that reduce the resistance of the diffusion layer by siliciding 15 at least a portion of the elevated areas 8 . まず第1の実施例〜第9の実施例と同様にエピタキシャル成長によってエレベーテッド領域8を形成する(図14(a))。 First formed elevated region 8 according to Example as well as the epitaxial growth of the first embodiment to ninth (Fig 14 (a)). 次にサリサイド工程によりエレベーテッド領域8の一部をシリサイド化する。 Then silicided portion of the elevated areas 8 by salicide process.
特にゲート電極上でもpolyシリコンが成長している場合、ゲート電極表面もシリサイド化15され、ゲートも低抵抗化される(図14(b))。 Especially when poly silicon in the gate electrode is growing, the gate electrode surface is also silicided 15, the gate is also low resistance (Fig. 14 (b)). この図14においても、 Also in FIG. 14,
図1、2と同じ符号は同じものを表す。 The same reference numerals as in FIG. 1 and 2 represent the same thing. (第11の実施例)図15で説明するように、第11の実施例は、第10の実施例と同様であるが、素子分離領域11上に側壁層5の一部が存在することを特徴とする。 As described in FIG. 15 (Eleventh Embodiment), the eleventh embodiment is similar to the tenth embodiment, the presence of a part of the sidewall layer 5 on the element isolation region 11 and features. 実施例1と同様、図1(a)〜(f)工程で側壁層5 As in Example 1, the sidewall layer 5 in FIG. 1 (a) ~ (f) step
を形成する。 To form. 側壁層の厚みを大とし、側壁層端縁5aが基板の活性領域1a上を庇状に覆って分離領域11端まで達するか、それ以上とする。 Sidewall layer large cities the thickness of either sidewall layer edge 5a reaches the isolation region 11 ends overlying the active region 1a of the substrate like eaves, and more. 実施例1〜実施例6同様にシリコン酸化膜領域のエッチング(図15(a))、エピタキシャル成長8を行う(図15(b))。 Examples 1 to 6 Similarly etching of the silicon oxide film region (FIG. 15 (a)), conducting the epitaxial growth 8 (FIG. 15 (b)). この図15においても、図1、2と同じ符号は同じものを表す。 Also in FIG. 15, the same reference numerals as FIGS. 1 and 2 represent the same thing. (第12の実施例)図16で説明するように、第12の実施例は、エピタキシャル成長の後、素子分離領域11 As described in FIG. 16 (Twelfth Embodiment) Example of the 12, after the epitaxial growth, the isolation region 11
の垂直上方においてのみ、前記エピタキシャル領域の少なくとも一部をシリサイド化15していることを特徴とする。 In the vertically upward only, characterized in that it silicided 15 at least a portion of the epitaxial region. 図15(b)のようにエピタキシャル成長を行った後、シリサイド膜を自己整合的に形成している。 After epitaxial growth as shown in FIG. 15 (b), the forming the silicide film in a self-alignment manner. この図16においても、図1、2と同じ符号は同じものを表す。 Also in FIG. 16, the same reference numerals as FIGS. 1 and 2 represent the same thing. (第13の実施例)第13の実施例を図17に示す。 Shows a (thirteenth embodiment) embodiment 13 in FIG. 17. 本実施例は、エレベーテッドソース/ドレイン領域8を形成後(図17(a))、エレベーテッドソース/ドレイン領域8上の第2側壁層5をエッチング除去した後(図17(b))、領域8をシリサイド化15していることを特徴とする(図17(c))。 This embodiment, after the formation of the elevated source / drain region 8 (FIG. 17 (a)), after the second sidewall layer 5 on the elevated source / drain region 8 is removed by etching (FIG. 17 (b)), characterized in that it silicided 15 region 8 (FIG. 17 (c)). 低抵抗膜であるシリサイド膜がチャネル近傍のエクステンション領域上の側壁層領域まで存在することによってソース/ドレインが低抵抗化されている。 Source / drain by the silicide film is a low-resistance film is present to the sidewall layer region on near the channel extension regions are low resistance. 必要に応じて第2側壁層をエッチング後、低加速のイオン注入や気相拡散によってエクステンション領域へ不純物が導入されても良い。 After etching the second sidewall layer as necessary, impurities into the extension regions by ion implantation or vapor phase diffusion of low acceleration may be introduced. 図17(a)はゲート上にシリコン窒化膜(Si 3 N 4 )などのエピタキシャル成長抑制層17がある場合を示したがこの層17は必ずしも必要ではない。 Figure 17 (a) but showed a case where there is an epitaxial growth inhibiting layer 17 such as a silicon nitride film (Si 3 N 4) on the gate this layer 17 is not necessarily required. シリコン窒化膜(Si 3 N 4 )層(5および17)を熱燐酸またはプラズマを用いた異方性エッチングによって図19(b)のように除去した後、シリサイド層15を形成する。 After removing as shown in FIG. 19 (b) silicon nitride film (Si 3 N 4) layer (5 and 17) by anisotropic etching using hot phosphoric acid or plasma, to form a silicide layer 15. なお、この実施例15の場合も、 Also in this embodiment 15,
図1、2と同じものは同じ符号で表す。 Same as FIGS. 1 and 2 are denoted by the same reference numerals. (第14の実施例)図18(a)から(c)で説明するように、第14の実施例は、第13の実施例と同様であるが、エレベーテッドソース/ドレイン領域8を形成後、シリサイド化15し、エレベーテッドソース/ドレイン領域8上の第2側壁層5をエッチングしていることを特徴とする。 As described in (fourteenth embodiment) FIG. 18 (a) from (c), the 14th embodiment is similar to the thirteenth embodiment, after the formation of the elevated source / drain region 8 , silicide 15, characterized in that it the second sidewall layer 5 on the elevated source / drain region 8 and etching. 必要に応じて第2側壁層5をエッチング後、低加速のイオン注入や気相拡散によってエクステンション領域へ不純物が導入されても良い。 After etching the second sidewall layer 5 as needed, impurity into extension regions by ion implantation or vapor phase diffusion of low acceleration may be introduced. 誘電率の比較的高い第2側壁層をエッチングすることでゲートとエレベーテッドソース領域またはエレベーテッドドレイン領域との寄生容量を低減でき、シリサイド膜をエクステンション領域、特にその基板との接合領域から遠ざけ、エレベーテッド膜厚の厚い領域でシリサイド化することで楔上のシリサイド化に対してプロセス上余裕を持たせることができる。 A relatively high second sidewall layer of dielectric constant can reduce a parasitic capacitance between the gate and the elevated source region or elevated drain region by etching, away silicide film extension region, particularly from the junction region between the substrate, it can have a process on margin for silicidation on the wedge by siliciding a thick region elevated thickness. (第15の実施例)図19で説明するように、第15の実施例は、第1の実施例〜第14の実施例と同様に製造される。 As described in FIG. 19 (Example of the 15), an embodiment of the fifteenth is manufactured similarly to the embodiment of the first embodiment to the fourteenth. 本例はエレベーテッドソース/ドレイン領域の形状がnMOSとpMOSとで異なることを特徴とする。 This embodiment is characterized in that the shape of the elevated source / drain region is different between nMOS and pMOS. まず、 First of all,
図19(a)のように素子分離11を有するシリコン基板1にnMOS、pMOSともに側壁層5まで形成し、図19(b) nMOS silicon substrate 1 having an element isolation 11 as shown in FIG. 19 (a), pMOS together form to the sidewall layer 5, FIG. 19 (b)
のように片側をマスク20で覆う。 One side is covered with a mask 20 as. 本実施例においてはマスク材としてシリコン窒化膜も用い、pMOS領域をマスクする場合について説明する。 Silicon nitride film is also used as a mask material in the present embodiment, it will be described for masking the pMOS region. 次に、nMOSのエレベーテッドソース/ドレイン領域を前記した方法でエッチングし、エピタキシャル成長層8nを形成する(図19 Then, etching in the manner described above the nMOS of elevated source / drain regions, forming an epitaxial growth layer 8n (FIG. 19
(c))。 (C)). 次にnMOS領域を酸化し、シリコン窒化膜21 Then oxidizing the nMOS region, the silicon nitride film 21
を堆積してマスクした後、pMOSのエレベーテッドソース/ドレイン領域8pをもつpMOS領域を形成する(図19 After masking by depositing, forming a pMOS region having a pMOS of elevated source / drain region 8p (Figure 19
(d))。 (D)). nMOS領域の酸化膜を除去する(図19 Removing the oxide film in the nMOS region (Fig. 19
(e))。 (E)). nMOSとpMOSを形成する際、エピタキシャル成長の種部となるシリコン基板ソース/ドレイン領域上の酸化膜のエッチング量、エピタキシャル膜厚、エレベーテッドソース/ドレイン上の金属または金属シリサイドの種類などをnMOS、pMOSとで異なったものとすることができ、nMOS、pMOSを同一形状にした場合と比べてCMOSの伝達遅延時間を短くすることができる。 When forming the nMOS and pMOS, the etching amount of the oxide film of the silicon substrate source / drain regions as a seed of epitaxial growth, the epitaxial film thickness, the metal or metal silicide on the elevated source / drain type and nMOS, pMOS and different ones and it is possible to in, nMOS, it is possible to shorten the transmission delay time of the CMOS compared with the case of the pMOS in the same shape. 本実施例ではnM nM in this embodiment
OSから先に形成する場合を示したが、pMOSから先に形成する場合も含むものとする。 It shows the case of forming the OS previously, the case of forming the first from pMOS. (第16の実施例)第16の実施例を図20に示す。 It shows the (16th embodiment) sixteenth embodiment in FIG. 20. The
1の実施例〜第15の実施例と同様に製造される。 It is prepared analogously to 1 embodiment to fifteenth embodiment. 本例ではエレベーテッドソース/ドレイン領域8を形成後、 After in this example forms the elevated source / drain region 8,
適宜ダミーゲート電極領域をエッチング除去後ゲートを埋め込むダマシンゲート工程によってMIS型トランジスタのゲートを作成していることを特徴とする。 As appropriate, characterized in that it created a gate of the MIS transistor of the dummy gate electrode region by a damascene gate process to embed gate after etching is removed. 以下、 Less than,
ゲート電極上にシリコン窒化膜(Si 3 N 4 )17のキャップが存在する場合において説明する。 It is described in the case where the cap of the gate silicon nitride film on the electrode (Si 3 N 4) 17 is present. 第1の実施例の図1 Diagram of a first embodiment 1
(a)〜図2(j)のようにしてエレベーテッドソース/ドレイン領域8を作成後、ただし、第1の実施例の図1 (A) After creating the elevated source / drain region 8 as to FIG 2 (j), however, the first embodiment of FIG. 1
(a)の工程において、多結晶シリコンのゲート電極3上の(Si 3 N 4 )17をキャップとして残しておき、図2 in the step of (a), leave on the gate electrode 3 of polycrystalline silicon (Si 3 N 4) 17 as a cap, FIG. 2
(h)工程でキャップ上に形成されるアモルファスシリコンをエッチング除去し(図20(a))、その一部をシリサイド化してシリサイド層15(図20(b))とし、層間絶縁膜18を堆積後、CMP(chemical mechanical polishin (H) the amorphous silicon formed on the cap in the process is removed by etching (FIG. 20 (a)), and the part of the silicided silicide layer 15 (FIG. 20 (b)), an interlayer insulating film 18 after, CMP (chemical mechanical polishin
g)などでマスクであるゲート電極3上のシリコン窒化膜上面まで平坦化する(図20(c))。 g) planarized until the silicon nitride film upper surface of the gate electrode 3 is a mask or the like (FIG. 20 (c)).

【0055】次に熱燐酸処理によりシリコン窒化膜17 [0055] Next the silicon nitride film 17 by hot phosphoric acid process
を除去した後、CDE(chemical dry etching)によりゲート電極3(多結晶シリコン)を除去する(図20(d))。 After removal of, removing the CDE (Chemical dry Etching) by the gate electrode 3 (polycrystalline silicon) (FIG. 20 (d)). ゲート絶縁膜(SiO 2 )および第1側壁層(ライナー層含む)4 A gate insulating film (SiO 2) and the first side wall layer (including a liner layer) 4
を希フッ酸(DHF)で除去し(図20(e))、前記シリコン基板を露出させる。 It was removed with dilute hydrofluoric acid (DHF) (FIG. 20 (e)), to expose the silicon substrate. 次にシリコン基板領域およびエレベーテッド領域がある場合はその領域も含めて酸化するか、 Then either when there is a silicon substrate region and elevated regions are oxidized including its area,
または絶縁膜例えば酸化タンタル、酸化チタン、酸化ハフニウムを堆積させることによってゲート絶縁膜19を形成する(図20(f))。 Or an insulating film, for example tantalum oxide, titanium oxide, to form a gate insulating film 19 by depositing a hafnium oxide (Fig. 20 (f)). 場合によっては窒化層などの界面層を形成しても良い。 Sometimes it may form an interface layer such as nitride layer. ゲート材料を金属のタングステンとすると、反応防止膜20として例えば窒化チタンを形成させた後、溝部分にタングステンを形成し、CMPなどで平坦化することで、ゲートタングステン電極3aを溝に埋め込む(図20(g))。 If the gate material and tungsten metal, after as a reaction-preventing film 20 for example to form a titanium nitride to form a tungsten groove portion, by flattening the like CMP, embedding the gate tungsten electrode 3a in the grooves (Fig. 20 (g)).

【0056】以上説明した実施例において、その後は、 [0056] In the embodiment described above, then,
通常のトランジスタ形成工程に従う。 According to the normal transistor forming process. つまり、層間絶縁膜を全面に堆積させ、ゲートコンタクトホールのパターニングをした後、異方性エッチングによってコンタクトホールを形成する。 That, is deposited an interlayer insulating film on the entire surface, after the patterning of the gate contact hole, forming a contact hole by anisotropic etching. 反応防止層として窒化チタンを形成した後、ゲート配線となるアルミを形成する。 After forming the titanium nitride as a reaction preventing layer to form an aluminum serving as a gate wiring. ゲート配線をパターニングによりレジストに転写し、エッチングによりアルミを除去することによりゲート配線を完成する。 The gate wiring resist is transferred to the patterning, to complete the gate wiring by removing the aluminum by etching. 上述したダマシンゲートトランジスタの製造方法を示す第16の実施例によれば、ソース・ドレインイオンの注入及びアニール、Siエピタキシャル成長等の700 According to a sixteenth embodiment showing a method of manufacturing a damascene gate transistor described above, implantation and annealing of the source-drain ion, such as Si epitaxial growth 700
℃程度以上の高温熱工程が終了した後にゲート絶縁膜を形成することができる。 ℃ about more high temperature thermal process it is possible to form the gate insulating film after completion. 又、このゲート絶縁膜の形成工程の後は、もはや500℃以上の高温工程は、必要とされない。 Further, after the gate insulating film formation step, no longer 500 ° C. or more high-temperature process is not required. 従って、高温工程で物性の変化が起こる、TiO Thus, changes in physical properties occur in high-temperature process, TiO
2, Ta2O5,BST等の高誘電体膜をゲート絶縁膜として用い、良好な特性を得ることができる。 Using 2, Ta2 O5, the high dielectric film such as BST as a gate insulating film, it is possible to obtain good properties.

【0057】本発明は、上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。 [0057] The present invention is not limited to the above embodiments can be implemented in various modifications without departing from the scope of the present invention. 例えば、第16の実施例において層間膜及びゲート材料の平坦化にCMPを用いているが、エッチバックでも形成できる。 For example, although using a CMP planarization of the interlayer film and the gate material in the sixteenth embodiment, it can be formed by etching back. 又、ゲート部分に関しては、CMPで平坦化を行わずにパターニングとエッチングによりゲート電極を形成してもよい。 In addition, with regard to the gate portion may be formed of the gate electrode by patterning and etching without flattening by CMP. ゲート電極は、タングステンに限らず、アルミニウムや銅などの他の金属でも可能である。 The gate electrode is not limited to tungsten, it is possible in other metals such as aluminum or copper. 又、反応防止膜としては、窒化チタンの他に、窒化タングステン、窒化タンタルでもよい。 As the reaction preventing film, in addition to titanium nitride, tungsten nitride, or tantalum nitride. 尚、電極自体が金属ではなく、リンを含んだ多結晶シリコンの場合は、反応防止膜を必要としない。 It is not the electrode itself is a metal, the case of containing phosphorus polycrystalline silicon, it does not require a reaction preventive film. ゲート絶縁膜は、酸化タンタルに限らず誘電率の高い絶縁膜であればよい。 The gate insulating film may be any insulating film having a high dielectric constant is not limited to tantalum oxide. 又、ダミーゲートを除去した際に、ゲート絶縁膜(バッファ酸化膜)越しにイオン注入することで局所的なしきい値調整を行うこともできる。 Also, when removing the dummy gate, it is also possible to perform local threshold adjustment by the ion implantation of the gate insulating film (buffer oxide film) over.

【0058】その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。 [0058] Other, without departing from the scope of the present invention can be variously modified.

【0059】 [0059]

【発明の効果】以上説明したように、本発明のエレベーテッドソース/ドレイン構造を有する半導体装置およびその製造方法によれば、短チャネル効果および接合リーク電流の発生が抑制され、かつ低抵抗な拡散層を有する伝達遅延時間の短い、半導体装置を実現できる。 As described in the foregoing, according to the semiconductor device having a elevated source / drain structure of the present invention, the occurrence of short-channel effects and junction leakage current is suppressed, and a low resistance diffusion short transmission delay time of a layer, it is possible to realize a semiconductor device. また、 Also,
本発明のエレベーテッドソース/ドレイン構造を有するダマシンゲートトランジスタが形成される半導体装置およびその製造方法によれば、ゲートとソースまたはドレイン間のリークを抑制でき、チャネルに対するゲートの制御性が良好な素子を実現できる。 According to the semiconductor device and a manufacturing method thereof damascene gate transistor is formed with elevated source / drain structure of the present invention, the gate and source or can suppress the leakage of the drain, good gate control of the relative channel element It can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を説明するための図で、 [1] a diagram for explaining a first embodiment of the present invention,
多層の側壁層およびシリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域を持つMIS型トランジスタの製造方法の工程(a)〜(f)を示す工程断面図。 Sectional views illustrating the steps of a manufacturing method of a MIS transistor (a) ~ (f) having a multi-layered side wall layer and the silicon substrate and the elevated source / drain regions raised vertically upward from the gate insulating film interface.

【図2】本発明の第1の実施例を説明するための図で、 [2] a diagram for explaining a first embodiment of the present invention,
多層の側壁層およびシリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域を持つMIS型トランジスタの製造方法の工程(g)〜(j)を示す工程断面図。 Sectional views illustrating the steps of a manufacturing method of a MIS transistor (g) ~ (j) having a multi-layered side wall layer and the silicon substrate and the gate insulating film interface from elevated source / drain regions raised vertically upward.

【図3】本発明の第1の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法の工程(a)〜(d)を示す工程断面図。 [Figure 3] a diagram for explaining a modification of the first embodiment of the present invention, forming elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface using solid phase epitaxial growth sectional views illustrating the steps (a) ~ (d) of the process for the preparation of a transistor.

【図4】本発明の第1の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法の工程(e)〜(h)を示す工程断面図。 A diagram for explaining a modification of the first embodiment of the present invention; FIGS, forming elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface using solid phase epitaxial growth sectional views illustrating a step (e) ~ (h) of the process for the preparation of a transistor.

【図5】本発明の第1の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法による変形例(i)〜(l)を示す断面図。 [5] a diagram for explaining a modification of the first embodiment of the present invention, forming elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface using solid phase epitaxial growth sectional view showing a modification (i) ~ (l) according to the method for producing a transistor.

【図6】本発明の実施例2を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が気相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。 A diagram for explaining an embodiment 2 of the invention; FIG production of transistors elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface is formed by using a vapor phase epitaxial growth sectional views showing a method.

【図7】本発明の実施例3を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。 In diagram for the third embodiment will be described in the present invention; FIG manufacture of a transistor formed by using an elevated source / drain region is solid phase epitaxial growth lifted vertically upward from the silicon substrate and the gate insulating film interface sectional views showing a method.

【図8】本発明の実施例4を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったもう一つのエレベーテッドソース/ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。 In diagram for the fourth embodiment will be described in the present invention; FIG, formed another elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface using solid phase epitaxial growth sectional views showing a manufacturing method of a transistor.

【図9】本発明の実施例5を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース/ドレイン領域が気相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。 A diagram for explaining a fifth embodiment of the present invention; FIG production of transistors elevated source / drain regions raised vertically upward from the silicon substrate and the gate insulating film interface is formed by using a vapor phase epitaxial growth sectional views showing a method.

【図10】本発明の実施例6を説明するための図。 Diagram for explaining an embodiment 6 of the present invention; FIG.

【図11】本発明の実施例7を説明するための図で、素子分離領域上を横方向エピタキシャル成長した素子であることおよびその横方向エピタキシャル成長した量t、 [11] In the drawings for Example 7 is described in the present invention, it is lateral epitaxial grown elements on the element isolation region and a lateral epitaxial growth amounts t,
ファセットの角度φ、素子分離と活性領域境界上のエピタキシャル層の膜厚sを示す図。 Angle of the facets phi, shows the thickness s of the epitaxial layer on the isolation and the active region boundary.

【図12】本発明の実施例8を説明するための図で、ゲート端からエッチング端までの距離Yjおよび拡散層深さを示す図。 [12] a view for explaining an eighth embodiment of the present invention, showing a distance Yj and a diffusion layer depth from the gate end to the etched side.

【図13】本発明の実施例9を説明するための図で、エクステンション領域およびデープ領域の各拡散層領域を示す図。 [13] a diagram for explaining the ninth embodiment of the present invention, illustrates each diffusion layer region of the extension region and the deep region.

【図14】本発明の実施例10を説明するための図で、 [14] a diagram for explaining an embodiment 10 of the present invention,
ソース領域またはドレイン領域にシリサイドを含むMIS MIS, including the silicide source region and a drain region
型トランジスタの製造方法を示す工程断面図。 Process sectional views showing a manufacturing method of the type transistors.

【図15】本発明の実施例11を説明するための図で、 A diagram for explaining an embodiment 11 of the present invention; FIG,
サイドウオールの一部が素子分離領域上に存在しエレベーテッドソース/ドレイン領域を有するMIS型トランジスタの製造方法を示す工程断面図。 Process sectional views showing a manufacturing method of a MIS transistor in which a part of the side wall has a presence and elevated source / drain region on the isolation region.

【図16】本発明の実施例12を説明するための図で、 In view for Example 12 is described in Figure 16 of the present invention,
サイドウオールの一部が素子分離領域上に存在し一部シリサイド化されたエレベーテッドソース/ドレイン領域を有するMIS型トランジスタの製造方法を示す工程断面図。 Process sectional views showing a manufacturing method of a MIS transistor in which a part of the side wall has a elevated source / drain regions which are partially silicided present on the isolation region.

【図17】本発明の実施例13を説明するための図で、 [17] a diagram for explaining an embodiment 13 of the present invention,
第2側壁層がエッチングされることを示す工程断面図。 Sectional views illustrating that the second sidewall layer is etched.

【図18】本発明の実施例14を説明するための図で、 [18] a diagram for explaining an embodiment 14 of the present invention,
第2側壁層がエッチングされることを示す工程断面図。 Sectional views illustrating that the second sidewall layer is etched.

【図19】本発明の実施例15を説明するための図で、 [19] a diagram for explaining an embodiment 15 of the present invention,
エレベーテッドソース/ドレイン形状がnMOS、pMOSとで異なるCMOSトランジスタを形成する工程断面図。 Sectional views elevated source / drain configuration to form a different CMOS transistors in nMOS, and pMOS.

【図20】本発明の実施例16を説明するための図で、 [20] a diagram for explaining an embodiment 16 of the present invention,
エレベーテッドソース/ドレイン形成工程とダマシン工程を有するMIS型トランジスタの製造方法を示す工程断面図。 Process sectional views showing a manufacturing method of a MIS transistor having elevated source / drain forming step and a damascene process.

【符号の説明】 DESCRIPTION OF SYMBOLS

1:半導体基板 2:ゲート絶縁膜 3:ゲート電極 4:第1側壁層 5:第2側壁層 8:ソース領域/ドレイン領域 10a:間隙 10b:空隙 11:素子分離領域 1: semiconductor substrate 2: gate insulating film 3: gate electrode 4: first sidewall layer 5: second sidewall layer 8: the source / drain regions 10a: gap 10b: void 11: element isolation region

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F048 AA01 AC03 BA01 BB05 BB08 BC01 BC11 BC16 BG14 5F052 GC03 JA01 KA05 5F140 AA21 AA24 AB03 BA01 BC06 BD06 BD07 BD09 BD11 BD12 BD13 BD15 BD17 BF01 BF04 BF10 BF11 BF17 BG09 BG12 BG14 BG28 BG30 BG34 BG36 BG38 BG40 BG49 BG52 BH06 BH14 BJ01 BJ08 BK13 BK16 BK17 BK18 BK20 BK34 CB04 CE07 CF04 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F048 AA01 AC03 BA01 BB05 BB08 BC01 BC11 BC16 BG14 5F052 GC03 JA01 KA05 5F140 AA21 AA24 AB03 BA01 BC06 BD06 BD07 BD09 BD11 BD12 BD13 BD15 BD17 BF01 BF04 BF10 BF11 BF17 BG09 BG12 BG14 BG28 BG30 BG34 BG36 BG38 BG40 BG49 BG52 BH06 BH14 BJ01 BJ08 BK13 BK16 BK17 BK18 BK20 BK34 CB04 CE07 CF04

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 シリコン基板と、 前記シリコン基板表面に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられたゲート電極と、 前記ゲート電極の側面に設けられ、前記シリコン基板表面に達する第1側壁層と、 前記シリコン基板表面にシリコンをエピタキシャル成長したエレベーテッド領域と、 前記ゲート電極の側壁層に前記第1側壁層を介して設けられ、かつ前記シリコン基板表面とは前記エレベーテッド領域によって離間しており、かつ前記第1側壁層とは異なる材料よりなる第2側壁層と、 前記シリコン基板中に設けられ、前記エレベーテッド領域に接しており、前記エレベーテッド領域と同じ導電型を有するソース領域およびドレイン領域とを備えることを特徴とすることを特徴とする半導体装置。 1. A silicon substrate, a gate insulating film provided on the silicon substrate surface, a gate electrode provided on the gate insulating film provided on a side surface of the gate electrode, reaches the surface of the silicon substrate a first side wall layer, and elevated regions of silicon grown epitaxially on the silicon substrate surface, provided through the first sidewall layer on the sidewall layer of the gate electrode, and the surface of the silicon substrate by the elevated region spaced and, and the a first second sidewall layer made of a material different from the sidewall layer, is provided in the silicon substrate, in contact with the elevated region has the same conductivity type as said elevated region and wherein a, characterized in that it comprises a source region and a drain region.
  2. 【請求項2】 請求項1の半導体装置において、前記シリコン基板から離間した前記第2側壁層と前記シリコン基板との間には前記エレベーテッド領域で充されていることを特徴とする半導体装置。 2. A semiconductor device according to claim 1, wherein a being charged by the elevated region between the silicon substrate and the second sidewall layer spaced from the silicon substrate.
  3. 【請求項3】 請求項1の半導体装置において、前記第 The semiconductor device 3. The method of claim 1, wherein said
    1側壁層と前記エレベーテッド領域の間に空隙が形成されていることを特徴とする半導体装置。 Wherein a voids are formed between the side wall layer of said elevated region.
  4. 【請求項4】 請求項1の半導体装置において、前記エレベーテッド領域の側端面とシリコン基板表面の成す角度をθ、前記ゲート絶縁膜端と前記第2側壁層外周縁間の寸法をx、前記基板と前記第2側壁層との間隙の垂直方向の寸法をyとした場合、x>y/tanθの条件を満たすことを特徴とする半導体装置。 The semiconductor device 4. The method of claim 1, wherein the elevated the angle formed by the side end surface and the silicon substrate surface area theta, a dimension between said second sidewall layer outer perimeter and the gate insulating film edge x, wherein If the vertical dimension of the gap between the substrate and the second sidewall layer was y, wherein a satisfies the condition x> y / tanθ.
  5. 【請求項5】 請求項1の半導体装置において、前記シリコン基板が素子分離領域を有し、前記エレベーテッド領域の少なくとも一部が素子分離領域上に延在することを特徴とする半導体装置。 The semiconductor device 5. The method of claim 1, a semiconductor device wherein the silicon substrate has an element isolation region, at least a portion of said elevated region is characterized in that extending over the isolation region.
  6. 【請求項6】 請求項5の半導体装置において、前記エレベーテッド領域が素子分離領域上を横方向にエピタキシャル成長した距離をt、その膜厚をs、前記素子分離領域上の前記エレベーテッド領域の側面と前記シリコン基板表面との成す角をφとした場合に、t>s/tanφを満たすことを特徴とする半導体装置。 The semiconductor device 6. The method of claim 5, the distance that the elevated region is epitaxially grown on the isolation region laterally t, the thickness s, the side surface of said elevated region on the isolation region wherein a said angle formed between the silicon substrate surface when the phi, to satisfy t> s / tan [phi and.
  7. 【請求項7】 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、 こ Forming a 7. silicon substrate on the gate insulating film, as a step of forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode exposure to step of leaving, the second of said first insulating film in a region not covered with the insulating film is removed by etching, the first and second insulating film surface of the silicon substrate around a step of, this の露出したシリコン基板表面にシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、 前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a elevated region on the exposed silicon substrate surface by performing the epitaxial growth of silicon, fabrication of a semiconductor device characterized by comprising a step of changing the metal silicide layer at least the surface portions of said elevated region Method.
  8. 【請求項8】 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、 こ Forming a 8. silicon substrate on the gate insulating film, as a step of forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode exposure to step of leaving, the second of said first insulating film in a region not covered with the insulating film is removed by etching, the first and second insulating film surface of the silicon substrate around a step of, this の露出したシリコン基板表面にIII族またはV族の導電型不純物を含むガスを流しながらシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、 前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a elevated region on the exposed silicon substrate surface by performing the epitaxial growth of silicon while flowing a gas containing a conductivity type impurity of the group III or group V, at least the surface portion of said elevated region the metal silicide film the method of manufacturing a semiconductor device characterized by comprising the step of changing.
  9. 【請求項9】 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、 こ Forming a 9. Silicon substrate on the gate insulating film, as a step of forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode exposure to step of leaving, the second of said first insulating film in a region not covered with the insulating film is removed by etching, the first and second insulating film surface of the silicon substrate around a step of, this の露出したシリコン基板表面にシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、 前記エレベーテッド領域にイオン注入によって導電型不純物を導入しアニールを行うことによって拡散層を形成する工程と、 前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a elevated region exposed on the surface of the silicon substrate by performing epitaxial growth of silicon, forming a diffusion layer by annealing by introducing a conductivity type impurity by ion implantation into the elevated region, the the method of manufacturing a semiconductor device in which at least a surface portion, characterized in that a step of changing the metal silicide film elevated regions.
  10. 【請求項10】 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記シリコン基板中に不純物をイオン注入によって導入した後にアニールを行うことによって前記シリコン基板中にソース拡散層およびドレイン拡散層を形成する工程と、 前記第2 10. A process of forming a gate insulating film on a silicon substrate, so forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode a step of leaving, forming a source diffusion layer and drain diffusion layer in the silicon substrate by annealing after the impurity in the silicon substrate is introduced by ion implantation, the second の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、 この露出したシリコン基板表面にIII族またはV族の導電型不純物を含むガスを流しながらシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Silicon wherein in a region not covered with the insulating film is removed by the first insulating film is etched, the step of exposing said first and second insulating film surface of the silicon substrate around, that this exposure of forming a elevated regions on the substrate surface by performing the epitaxial growth of silicon while flowing a gas containing a conductivity type impurity of the group III or group V, and a step of changing at least the surface portion of said elevated region the metal silicide film method of manufacturing a semiconductor device characterized by comprising.
  11. 【請求項11】 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周囲の前記シリコン基板の表面を露出する工程と、 11. A process of forming a gate insulating film on a silicon substrate, so forming a gate electrode on the gate insulating film, covering the upper surface and sidewall layer of the gate insulating film and the gate electrode, forming a first insulating film on the substrate, forming a second insulating film made of a different material from the first insulating film on the first insulating film, the first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, selectively said second insulating film via the first insulating film on the sidewall layer of the gate electrode exposure to step of leaving, the second of said first insulating film in a region not covered with the insulating film is removed by etching, the first and second insulating film surface of the silicon substrate around a step of, この露出したシリコン基板表面にIII族またはV族の導電型不純物を含むガスを流しながらシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、 前記シリコン基板中に不純物をイオン注入によって導入した後にアニールを行うことによって前記シリコン基板中にソース拡散層およびドレイン拡散層を形成する工程と、 前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a elevated region on the exposed silicon substrate surface by performing the epitaxial growth of silicon while flowing a gas containing a conductivity type impurity of the group III or group V, after the impurity is introduced by ion implantation into the silicon substrate forming a source diffusion layer and drain diffusion layer in the silicon substrate by annealing, of at least the surface portion of said elevated region semiconductor device characterized by comprising a step of changing the metal silicide film Production method.
  12. 【請求項12】 シリコン基板に素子分離領域を形成する工程と、 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート絶縁膜および前記ゲート電極の上面および側壁層を覆うように、前記基板上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に該第1の絶縁膜と異なる材料よりなる第2の絶縁膜を形成する工程と、 前記第1の絶縁膜を前記シリコン基板に対してのエッチングストッパとして前記第2の絶縁膜の表面をエッチングし、前記ゲート電極の側壁層に前記第1の絶縁膜を介して前記第2の絶縁膜を選択的に残置させる工程と、 前記第2の絶縁膜で覆われていない領域の前記第1の絶縁膜をエッチングすることによって除去し、前記第1および第2の絶縁膜周 Forming a 12. silicon substrate in the element isolation region, forming a gate insulating film on a silicon substrate, forming a gate electrode on the gate insulating film, the gate insulating film and the so as to cover the upper surface and sidewall layer of the gate electrode, a first forming an insulating film, a second insulating made of material different from the first insulating film on the first insulating film on the substrate forming a film, said first insulating film by etching the surface of said second insulating film as an etching stopper against the silicon substrate, the first insulating film on the sidewall layer of the gate electrode a step of selectively leaving the second insulating film over the first insulating film in a region not covered with the second insulating film is removed by etching, the first and second of the insulating film week 囲の前記素子分離領域を含む前記シリコン基板の表面を露出する工程と、 この露出したシリコン基板表面に前記素子分離領域上まで延在するようにシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a step of exposing the surface of the silicon substrate including the isolation region of the circumference, the elevated region by performing epitaxial growth of silicon so as to extend to the isolation region in the exposed surface of the silicon substrate When, a method of manufacturing a semiconductor device, characterized in that at least the surface portion of said elevated region and a step of changing the metal silicide film.
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