JP2002231820A - Power semiconductor device and method for manufacturing semiconductor device - Google Patents

Power semiconductor device and method for manufacturing semiconductor device

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JP2002231820A
JP2002231820A JP2001021939A JP2001021939A JP2002231820A JP 2002231820 A JP2002231820 A JP 2002231820A JP 2001021939 A JP2001021939 A JP 2001021939A JP 2001021939 A JP2001021939 A JP 2001021939A JP 2002231820 A JP2002231820 A JP 2002231820A
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JP
Japan
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semiconductor
layer
gate
type
forming
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Application number
JP2001021939A
Other languages
Japanese (ja)
Inventor
Tetsuya Yamamoto
哲也 山本
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a power semiconductor device where on-resistance is low and normally-off operation can be performed. SOLUTION: A normally-off type MOSFET 40 composed of Si is formed on a normally-on type JFET 20 composed of SiC, and the JFET 20 and the MOSFET 40 are electrically connected each other so that the normally-off operation can be performed using the whole power semiconductor device 100 and the JFET 20 portion can secure most of breakdown voltage. Thus, in the JFET20 composed of SiC, the breakdown voltage can be made high. As a result, in comparison with the power semiconductor device composed of only Si, of the same breakdown voltage, the on-resistance can be made low as a whole, and the normally-off operation is performed as a whole and thus low power consumption of the whole circuit system can be realized.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、炭化珪素を用いた
パワー半導体装置及び半導体装置の製造方法に関する。
The present invention relates to a power semiconductor device using silicon carbide and a method for manufacturing a semiconductor device.
【0002】[0002]
【従来の技術】炭化珪素(SiC)は、絶縁破壊電圧が
珪素(Si)やガリウムーヒ素(GaAs)の約10
倍、電子の飽和ドリフト速度がSiの約2倍など優れた
物性値を示すため、高耐圧でオン抵抗の低いパワー半導
体装置を実現する材料として近年注目されている。パワ
ー半導体装置としては、接合型FET(Junction Field
-Effect Transistor,以下JFET),MOSFET
(Metal Oxide Semiconductor Field-Effect Transisto
r),ダイオードなど様々なものが提案されている。こ
のようなパワー半導体装置を電子部品のスイッチング素
子として用いる場合、パワー半導体装置をノーマリーオ
フ型にすることが望ましい。
2. Description of the Related Art Silicon carbide (SiC) has a breakdown voltage of about 10 times that of silicon (Si) or gallium arsenide (GaAs).
In recent years, it has been attracting attention as a material for realizing a power semiconductor device having a high withstand voltage and a low on-resistance because the material exhibits excellent physical properties such as twice the saturation drift speed of electrons and about twice that of Si. As a power semiconductor device, a junction type FET (Junction Field
-Effect Transistor (JFET), MOSFET
(Metal Oxide Semiconductor Field-Effect Transisto
r), various things such as diodes have been proposed. When such a power semiconductor device is used as a switching element of an electronic component, it is desirable that the power semiconductor device be a normally-off type.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、SiC
からなるパワー半導体装置では、SiCからなる半導体
層とSiO2膜との界面特性の制御が困難であるため、
ノーマリーオフ型のMOSFETを製造してもチャネル
移動度が低下しオン抵抗が高くなってしまう。そこで、
MOSFETのチャネル移動度をあげるためにチャネル
形成部の不純物濃度を高くすることも考えられるが、そ
うするとMOSFETがノーマリーオン型になってしま
い、制御回路が複雑となり回路システム全体としての低
消費電力化を図ることができない。
SUMMARY OF THE INVENTION However, SiC
Is difficult to control the interface characteristics between the semiconductor layer made of SiC and the SiO 2 film.
Even when a normally-off type MOSFET is manufactured, the channel mobility decreases and the on-resistance increases. Therefore,
It is conceivable to increase the impurity concentration of the channel forming portion to increase the channel mobility of the MOSFET. However, in that case, the MOSFET becomes a normally-on type, the control circuit becomes complicated, and the power consumption of the entire circuit system is reduced. Can not be planned.
【0004】本発明は、上記課題を解決するためになさ
れたものであり、オン抵抗が低くノーマリーオフ動作す
ることができる高耐圧なパワー半導体装置を提供するこ
とを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a high-breakdown-voltage power semiconductor device having low on-resistance and capable of performing normally-off operation.
【0005】[0005]
【課題を解決するための手段】本発明の第1のパワー半
導体装置は、外部からの制御電圧に応じてオンオフする
ノーマリーオフ型の第1のゲート型半導体素子によりノ
ーマリーオン型の第2のゲート型半導体素子のオンオフ
を制御してスイッチング動作を行なうパワー半導体装置
であって、前記第2のゲート型半導体素子は、炭化珪素
の半導体基板に形成され炭化珪素からなり、前記第1の
ゲート型半導体素子は、前記半導体基板に形成され炭化
珪素と異なる材料からなることを特徴とする。
A first power semiconductor device according to the present invention comprises a normally-on second gate-type semiconductor element which is turned on / off in response to an external control voltage, and has a normally-on second gate semiconductor element. A power semiconductor device that performs a switching operation by controlling the on / off of the gate type semiconductor element, wherein the second gate type semiconductor element is formed of silicon carbide formed on a silicon carbide semiconductor substrate; The type semiconductor element is formed of a material different from silicon carbide formed on the semiconductor substrate.
【0006】本発明の第1のパワー半導体装置では、耐
圧のほとんどを確保する第2の半導体素子が炭化珪素か
らなるので、珪素からなり同耐圧のパワー半導体装置と
比較して全体としてオン抵抗が低くなっている。また、
外部からの制御電圧でオンオフするノーマリーオフ型の
第1のゲート型半導体素子でノーマリーオン型の第2の
ゲート型半導体素子をオンオフできるので、全体として
制御電圧に対してノーマリーオフ動作することができ
る。この結果、回路システム全体としての低消費電力化
を図ることができる。
In the first power semiconductor device of the present invention, since the second semiconductor element for securing most of the breakdown voltage is made of silicon carbide, the on-resistance as a whole is lower than that of the power semiconductor device made of silicon and having the same breakdown voltage. It is lower. Also,
Since the normally-on second gate-type semiconductor element can be turned on and off by the normally-off type first gate-type semiconductor element that is turned on and off by an external control voltage, the normally-off operation is performed as a whole with respect to the control voltage. be able to. As a result, the power consumption of the entire circuit system can be reduced.
【0007】本発明の第1のパワー半導体装置におい
て、前記第1のゲート型半導体素子は、前記第2のゲー
ト型半導体素子上に形成されているものとしてもよい。
こうすれば、パワー半導体装置の表面積の増加を抑える
ことができる。
In the first power semiconductor device of the present invention, the first gate type semiconductor element may be formed on the second gate type semiconductor element.
This can suppress an increase in the surface area of the power semiconductor device.
【0008】本発明の第1のパワー半導体装置は、前記
半導体基板の前記第2のゲート型半導体素子の形成面と
異なる面側に配置された第1の電極と、前記第2のゲー
ト型半導体素子上に配置され前記第1の電極と対となり
前記第2のゲート型半導体素子から前記第1のゲート型
半導体素子を介して電流を取り出す第2の電極と、前記
第1のゲート型半導体素子のオンオフ制御を行なう第3
の電極と、を備えるものとしてもよい。こうすれば、二
つの電極間の耐圧の大部分を炭化珪素を材料とする第2
のゲート型半導体素子と半導体基板とで保持することが
できるので、高耐圧化を図ることができると共にノーマ
リーオフ動作を実現することができる。
A first power semiconductor device according to the present invention is characterized in that a first electrode disposed on a side of the semiconductor substrate different from a surface on which the second gate type semiconductor element is formed, and the second gate type semiconductor. A second electrode arranged on the element and adapted to take a current from the second gate-type semiconductor element via the first gate-type semiconductor element as a pair with the first electrode; and the first gate-type semiconductor element Of on / off control
And the above-mentioned electrode. In this case, most of the breakdown voltage between the two electrodes is made of the second material made of silicon carbide.
Can be held by the gate type semiconductor element and the semiconductor substrate, so that a high breakdown voltage can be achieved and a normally-off operation can be realized.
【0009】本発明の第2のパワー半導体装置は、外部
からの制御電圧に応じてオンオフするノーマリーオフ型
のゲート型半導体素子と、前記ゲート型半導体素子と並
列に接続された環流ダイオードとを備えるパワー半導体
装置であって、前記環流ダイオードは、炭化珪素の半導
体基板に形成され炭化珪素からなり、前記ゲート型半導
体素子は、前記半導体基板に形成され炭化珪素と異なる
材料からなることを特徴とする。
A second power semiconductor device according to the present invention comprises a normally-off type gate semiconductor element which is turned on / off in response to an external control voltage, and a free-wheeling diode connected in parallel with the gate type semiconductor element. A power semiconductor device comprising: a reflux diode formed on a silicon carbide semiconductor substrate and made of silicon carbide; and a gate type semiconductor element formed on the semiconductor substrate and made of a material different from silicon carbide. I do.
【0010】本発明の第2のパワー半導体装置では、ノ
ーマリーオフ型のゲート型半導体素子とこのゲート型半
導体素子と並列接続された環流ダイオードとを備えてい
るので、例えば、インバータ回路を構成するスイッチン
グ素子の一部などとして用いることができる。また、環
流ダイオードは、炭化珪素からなるので高耐圧領域にお
いてもオン抵抗を低くすることができる。
The second power semiconductor device of the present invention includes a normally-off type gate type semiconductor element and a free-wheeling diode connected in parallel with the gate type semiconductor element, and thus constitutes, for example, an inverter circuit. It can be used as a part of a switching element. Further, since the freewheel diode is made of silicon carbide, the on-resistance can be reduced even in a high breakdown voltage region.
【0011】本発明の第2のパワー半導体装置では、前
記ゲート型半導体素子は、前記環流ダイオード上に形成
されているものとしてもよい。こうすれば、パワー半導
体装置の表面積の増加を抑えることができる。
In the second power semiconductor device of the present invention, the gate type semiconductor element may be formed on the free-wheeling diode. This can suppress an increase in the surface area of the power semiconductor device.
【0012】本発明の半導体装置の製造方法は、一の導
電型の半導体材料からなる第1半導体層内に他の導電型
の半導体材料からなり所定距離を隔てて配置された二つ
の第2半導体層を備える半導体装置の製造方法であっ
て、前記一の導電型の半導体材料からなる第1準備層を
形成する第1準備層形成工程と、前記第1準備層上に前
記所定距離と略同一の幅の埋め込み層を形成する埋め込
み層形成工程と、前記埋め込み層の周辺に前記第2半導
体層を形成する第2半導体層形成工程と、前記埋め込み
層を選択的にエッチングする埋め込み層エッチング工程
と、前記第1準備層上に前記一の導電型の半導体材料か
らなる第2準備層を形成し、第1準備層と第2準備層と
からなる第1半導体層を形成する第1半導体層形成工程
と、を備えることを特徴とする。
According to a method of manufacturing a semiconductor device of the present invention, two second semiconductors made of another conductive type semiconductor material and arranged at a predetermined distance in a first semiconductor layer made of one conductive type semiconductor material are provided. A method of manufacturing a semiconductor device having a layer, wherein a first preparation layer forming step of forming a first preparation layer made of the one conductive type semiconductor material is substantially the same as the predetermined distance on the first preparation layer. A buried layer forming step of forming a buried layer having a width of, a second semiconductor layer forming step of forming the second semiconductor layer around the buried layer, and a burying layer etching step of selectively etching the buried layer. Forming a second preparation layer made of the semiconductor material of the one conductivity type on the first preparation layer, and forming a first semiconductor layer consisting of the first preparation layer and the second preparation layer; And a process And butterflies.
【0013】本発明の半導体装置の製造方法では、イオ
ン注入やアニール処理を行なうことなく一の導電型の半
導体材料からなる第1半導体層内に他の導電型の第2半
導体層を形成することができる。
In the method of manufacturing a semiconductor device according to the present invention, a second semiconductor layer of another conductivity type is formed in a first semiconductor layer made of a semiconductor material of one conductivity type without performing ion implantation or annealing. Can be.
【0014】本発明の半導体装置の製造方法において、
前記半導体材料は、炭化珪素であってもよい。こうすれ
ば、炭化珪素を材料とする半導体装置の製造に通常必要
な高温イオン注入や高温アニール処理を行なうことな
く、第1半導体層内に第2半導体層を形成することがで
きる。
In the method for manufacturing a semiconductor device according to the present invention,
The semiconductor material may be silicon carbide. In this case, the second semiconductor layer can be formed in the first semiconductor layer without performing high-temperature ion implantation or high-temperature annealing that is generally required for manufacturing a semiconductor device using silicon carbide as a material.
【0015】[0015]
【発明の実施の形態】以下、本発明の実施の形態(以下
実施形態という)を、図面に従って説明する。尚、各図
において同一の機能を果たす構成要件には同一の符号を
付し説明を省略する。
Embodiments of the present invention (hereinafter referred to as embodiments) will be described below with reference to the drawings. In each of the drawings, components having the same function are denoted by the same reference numerals, and description thereof is omitted.
【0016】図1は、本実施形態の600V程度の耐圧
を有するパワー半導体装置の100の構成の概略を示す
断面図である。パワー半導体装置100は、半導体基板
10に形成されたJFET20と、酸化膜21を介して
JFET20上に形成された二つのMOSFET40
と、外部から電圧が印加されるゲート端子60,ソース
端子62,ドレイン端子64とを備える。尚、説明のた
め、ゲート端子60に印加される電圧をVg,ソース端
子62に印加される電圧をVs,ドレイン端子64に印
加される電圧をVdとする。
FIG. 1 is a sectional view schematically showing a configuration of a power semiconductor device 100 having a withstand voltage of about 600 V according to the present embodiment. The power semiconductor device 100 includes a JFET 20 formed on the semiconductor substrate 10 and two MOSFETs 40 formed on the JFET 20 via the oxide film 21.
And a gate terminal 60, a source terminal 62, and a drain terminal 64 to which a voltage is externally applied. For the sake of explanation, the voltage applied to the gate terminal 60 is Vg, the voltage applied to the source terminal 62 is Vs, and the voltage applied to the drain terminal 64 is Vd.
【0017】半導体基板10は、多形が4H又は6H,
面方位が(0001)又は(0001),off角度が
1度〜10度,off方向が[1120],不純物濃度
が1020[cm-3]程度のn型のSiCからなる数10
0[μm]程度の厚さの基板である。尚、半導体基板1
0は、多形が4H又は6H,面方位(11−20)の基
板としてもよい。
The semiconductor substrate 10 has a polymorph of 4H or 6H,
Several tens of n-type SiC having a plane orientation of (0001) or (0001), an off angle of 1 to 10 degrees, an off direction of [1120], and an impurity concentration of about 10 20 [cm −3 ].
The substrate has a thickness of about 0 [μm]. In addition, the semiconductor substrate 1
0 may be a substrate having a polymorph of 4H or 6H and a plane orientation (11-20).
【0018】JFET20は、半導体基板10上に形成
され不純物濃度が5×1015[cm -3]程度のn型のS
iCからなる厚さが20μm程度のドリフト層22と、
ドリフト層22内にゲート幅Wchだけ隔てて配置され
た二つのゲート層24と、ドリフト層22の表面に形成
されたn型のSiCからなるソース領域26とを備え
る。二つのゲート層24は、厚さが1〜3μm程度で不
純物濃度が3×1019[cm-3]程度のp型のSiCか
ら形成されている。半導体基板10は、ドレイン領域と
なっており、ドリフト層22の厚さで580[V]程度
の耐圧を確保できるよう形成されている。JFET20
においてゲート層24の電位をVjg,ソース領域26
の電位をVjs,ゲート−ソース間電圧をVjgs(=
Vjg−Vjs)とすると、JFET20の動作は以下
の通りとなる。Vjgs=零のとき、JFET20は、
オン状態となるので半導体基板10とソース領域26と
の間に電流が流れる。一方、Vjgs<0であってVj
gsが所定値より小さいとき、JFET20は、オフ状
態となる。即ち、JFET20は、ノーマリーオン型の
半導体装置として動作するよう構成されている。
The JFET 20 is formed on the semiconductor substrate 10.
And the impurity concentration is 5 × 1015[Cm -3] N-type S
a drift layer 22 of iC having a thickness of about 20 μm;
Drift layer 22 is arranged at a distance of gate width Wch
Formed on the surface of the two gate layers 24 and the drift layer 22
Source region 26 made of n-type SiC.
You. The two gate layers 24 have a thickness of about 1 to 3 μm and
Pure substance concentration is 3 × 1019[Cm-3] About p-type SiC
It is formed from The semiconductor substrate 10 has a drain region
And the thickness of the drift layer 22 is about 580 [V].
It is formed so as to ensure the withstand voltage. JFET20
, The potential of the gate layer 24 is set to Vjg,
Is Vjs, and the gate-source voltage is Vjgs (=
Vjg-Vjs), the operation of JFET 20 is as follows:
It becomes as follows. When Vjgs = 0, JFET 20
The semiconductor substrate 10 and the source region 26
Current flows during On the other hand, if Vjgs <0 and Vj
When gs is smaller than the predetermined value, JFET 20 is turned off.
State. That is, JFET 20 is a normally-on type.
It is configured to operate as a semiconductor device.
【0019】MOSFET40は、p型のSiからなる
エピ層42と、配線層44aを介してJFET20のソ
ース領域26と電気的に接続されたn型のSiからなる
ドレイン領域44と、配線層46aを介してJFET2
0のゲート層24と電気的に接続されn型のSiからな
るソース領域46と、酸化珪素(SiO2)膜48を介
してエピ層42上に配置されたゲート電極50とを備
え、20[V]程度の耐圧を有している。MOSFET
40は、オン抵抗が十分小さくなるように形成されてお
り、ゲート電極50の電位をVmg,ソース領域46の
電位をVms,ゲート−ソース間電圧をVmgs(=V
mg−Vms)とすると動作は以下の通りとなる。Vm
gs=零のとき、MOSFET40は、オフ状態とな
り、Vmgs>0であってVmgsが所定値Vthmを
越えると、MOSFET40は、オン状態となる。即
ち、MOSFET40は、ノーマリーオフ型の半導体装
置として動作するよう構成されている。
The MOSFET 40 includes an epi layer 42 made of p-type Si, a drain region 44 made of n-type Si electrically connected to the source region 26 of the JFET 20 via a wiring layer 44a, and a wiring layer 46a. Via JFET2
A source region 46 electrically connected to the gate layer 24 of n. 0 and made of n-type Si; and a gate electrode 50 disposed on the epi layer 42 via a silicon oxide (SiO 2 ) film 48. V]. MOSFET
Reference numeral 40 is formed so that the on-resistance is sufficiently small, the potential of the gate electrode 50 is Vmg, the potential of the source region 46 is Vms, and the gate-source voltage is Vmgs (= Vmgs).
mg-Vms), the operation is as follows. Vm
When gs = 0, the MOSFET 40 is turned off. When Vmgs> 0 and Vmgs exceeds a predetermined value Vthm, the MOSFET 40 is turned on. That is, the MOSFET 40 is configured to operate as a normally-off type semiconductor device.
【0020】図2は、図1のように構成されたパワー半
導体装置100の等価回路図である。パワー半導体装置
100の動作は、以下の通りである。ここで、パワー半
導体装置100のゲート−ソース間電圧をVgs(=V
g−Vs)、ドレイン−ソース間電圧をVdsとする。
FIG. 2 is an equivalent circuit diagram of the power semiconductor device 100 configured as shown in FIG. The operation of the power semiconductor device 100 is as follows. Here, the gate-source voltage of the power semiconductor device 100 is set to Vgs (= V
g-Vs), and the drain-source voltage is Vds.
【0021】Vgs>VthmでVds>0のとき、M
OSFET40は、オン状態となる。このとき、MOS
FET40のオン抵抗は十分に小さいので、MOSFE
T40のドレイン領域44の電位がVs程度になり、J
FET20のソース領域26の電位がVs程度となる。
つまり、JFET20のゲート−ソース間電圧Vjgs
=零となりJFET20はオン状態となると、ドレイン
端子64とソース端子62との間に電流が流れる。この
とき、パワー半導体装置100において、SiCの絶縁
破壊電圧がSiの約10倍程度あるので、ドリフト層2
2の濃度を高くし厚みを薄くすることができる。この結
果、Siのみから形成される同耐圧のパワー半導体装置
と比較して全体としてオン抵抗を低くすることができ
る。
When Vds> 0 and Vds> 0, M
OSFET 40 is turned on. At this time, MOS
Since the on-resistance of the FET 40 is sufficiently small, the MOSFE
The potential of the drain region 44 of T40 becomes about Vs,
The potential of the source region 26 of the FET 20 becomes about Vs.
That is, the gate-source voltage Vjgs of the JFET 20
= 0, and the JFET 20 is turned on, a current flows between the drain terminal 64 and the source terminal 62. At this time, in the power semiconductor device 100, since the breakdown voltage of SiC is about 10 times that of Si, the drift layer 2
2 can be increased to reduce the thickness. As a result, the on-resistance can be reduced as a whole as compared with a power semiconductor device having the same withstand voltage formed only from Si.
【0022】一方、Vgs=零のとき、MOSFET4
0は、オフ状態となり、JFET20のソース領域26
の電位VjsがMOSFET40の耐圧程度まで上昇し
て、Vjgs<0となり、JFET20はオフ状態にな
る。このとき、ソース端子62とドレイン端子64との
間の耐圧をほとんどをJFET20で確保しているが、
SiCは、絶縁破壊電圧がSiの約10倍程度であるた
め、高耐圧化を図ることができる。
On the other hand, when Vgs = 0, the MOSFET 4
0 is turned off and the source region 26 of the JFET 20 is turned off.
Rises to about the withstand voltage of the MOSFET 40, Vjgs <0, and the JFET 20 is turned off. At this time, most of the breakdown voltage between the source terminal 62 and the drain terminal 64 is secured by the JFET 20.
Since SiC has a dielectric breakdown voltage of about 10 times that of Si, high withstand voltage can be achieved.
【0023】以上説明したように、パワー半導体装置1
00は、ゲート端子60から印加される電圧に応じてM
OSFET40がオンオフし、MOSFET40により
JFET20がオンオフを制御され、ノーマリーオフ動
作することができる。また、パワー半導体装置100
は、耐圧のほとんどをSiCからなるJFET20で確
保しているので、オン抵抗を低くすることができると共
に高耐圧化を図ることができる。
As described above, the power semiconductor device 1
00 is M according to the voltage applied from the gate terminal 60.
The OSFET 40 is turned on and off, and the JFET 20 is controlled on and off by the MOSFET 40, so that the normally off operation can be performed. In addition, the power semiconductor device 100
Since most of the breakdown voltage is secured by the JFET 20 made of SiC, the ON resistance can be reduced and the breakdown voltage can be increased.
【0024】次に、このようなパワー半導体装置100
の製造方法について説明する。図3は、パワー半導体装
置100の製造方法のうち、JFET20のドリフト層
22内にゲート層24を形成するゲート層形成工程を示
すフローチャートであり、図4〜図8は、図3に示した
各工程でのJFET20の断面図である。本工程は、半
導体基板10上にドリフト層22と同じ材料からなり半
導体基板10と同多形の膜をエピタキシャル成長させ第
1準備層22aを形成する工程から始める(ステップS
10,図4)。第1準備層22aの厚さは、JFET2
0に要求される耐圧に応じて適宜調整される。
Next, such a power semiconductor device 100
A method of manufacturing the device will be described. FIG. 3 is a flowchart showing a gate layer forming step of forming the gate layer 24 in the drift layer 22 of the JFET 20 in the method of manufacturing the power semiconductor device 100. FIGS. 4 to 8 show each of the steps shown in FIG. It is sectional drawing of JFET20 in a process. This step starts with a step of epitaxially growing a film of the same polymorphism as the semiconductor substrate 10 on the semiconductor substrate 10 and made of the same material as the drift layer 22 to form the first preparation layer 22a (Step S).
10, FIG. 4). The thickness of the first preparation layer 22a is JFET2
It is appropriately adjusted according to the withstand voltage required for zero.
【0025】次に、第1準備層22a上にCVD(化学
気相成長、Chemical Vapor deposition)法を用いてS
iO2膜を形成した後、図1に示した二つのゲート層2
4の間に領域に対応するSiO2膜が残るようにパター
ニングし、埋め込み層70を形成する(ステップS1
2,図5)。そして、CVD法を用いてゲート層24と
同じ材料からなる膜をエピタキシャル成長させた後、表
面を研磨して平坦化しゲート層24を形成する(ステッ
プS14,図6)。
Next, on the first preparatory layer 22a, use the CVD (Chemical Vapor Deposition) method to form
After the formation of the iO 2 film, the two gate layers 2 shown in FIG.
4 so as to leave a SiO 2 film corresponding to the region, thereby forming a buried layer 70.
2, FIG. 5). Then, after a film made of the same material as the gate layer 24 is epitaxially grown by using the CVD method, the surface is polished and flattened to form the gate layer 24 (step S14, FIG. 6).
【0026】その後、ゲート層24より埋め込み層70
のほうが速くエッチングされる条件下で、例えば、フッ
酸を用いたエッチングを行ない、埋め込み層70を選択
的に除去する(ステップS16,図7)。このとき、R
IE(反応性イオンエッチング、Reactive Ion etchin
g)法を用いて埋め込み層70を選択的に除去してもよ
い。
Thereafter, the buried layer 70 is formed from the gate layer 24.
Under the condition that the etching is faster, for example, etching using hydrofluoric acid is performed to selectively remove the buried layer 70 (step S16, FIG. 7). At this time, R
IE (Reactive Ion etchin)
The buried layer 70 may be selectively removed by using the method g).
【0027】次に、露出している第1準備層22a上に
ドリフト層22と同じ材料からなり半導体基板10と同
多形の膜をエピタキシャル成長させ第2準備層22bを
形成する(ステップS18,図8)。その後、研磨によ
り表面を平坦化し、第1準備層24aと第2準備層24
bとからなるドリフト層24が形成される。図3に示し
たゲート層形成方法を用いると、高温イオン注入や高温
アニール処理を行なうことなくドリフト層22内にドリ
フト層と導電型の異なるゲート層24を形成することが
できる。尚、ドリフト層22内にゲート層24を形成し
た後、イオン注入法を用いてソース領域26を形成しJ
FET20が完成する。その後、SiO 2膜21を形成
した後、Siからなる半導体素子を製造する際によく用
いられる方法により、SiO2膜21上にMOSFET
40と配線層44a,46aとを形成し、図1に示した
パワー半導体装置100が完成する。
Next, on the exposed first preparation layer 22a,
It is made of the same material as drift layer 22 and is the same as semiconductor substrate 10.
The second preparation layer 22b is formed by epitaxially growing a polymorph film.
It is formed (step S18, FIG. 8). Then, by polishing
The first preparation layer 24a and the second preparation layer 24
The drift layer 24 made of b is formed. Shown in FIG.
High gate ion implantation and high temperature ion implantation
Drifting in the drift layer 22 without performing an annealing process
Forming a gate layer 24 having a different conductivity type from the shift layer.
it can. The gate layer 24 is formed in the drift layer 22.
After that, the source region 26 is formed by ion implantation, and J
The FET 20 is completed. After that, the SiO TwoForming film 21
Is often used in the manufacture of semiconductor devices made of Si.
According to the method used, SiOTwoMOSFET on film 21
40 and the wiring layers 44a and 46a are formed, and as shown in FIG.
The power semiconductor device 100 is completed.
【0028】尚、図3に示した形成工程は、ドリフト層
22内にドリフト層と導電型の異なるゲート層24を形
成する工程への適用に限定したものではなく、一の導電
型の半導体層内に他の導電型の半導体層を形成する他の
工程へも適用することができる。
It should be noted that the formation process shown in FIG. 3 is not limited to the application to the process of forming a gate layer 24 having a different conductivity type from the drift layer 22 in the drift layer 22. The present invention can be applied to other steps for forming a semiconductor layer of another conductivity type in the inside.
【0029】パワー半導体装置100では、SiCから
なるJFET20上にSiからなるMOSFET40を
形成したが、図9に示すパワー半導体装置200のよう
に、JFET20に代えてノーマリーオン型のMOSF
ET220を用いてもよい。MOSFET220は、不
純物濃度が1017〜1018[cm-3]程度のn型のSi
Cからなる埋め込みチャネル層52を有するnチャネル
MOSFETとして構成されており、ノーマリーオン動
作する。図10は、パワー半導体装置200の等価回路
図であり、パワー半導体装置200の動作は以下の通り
である。Vgs>VthmでVds>0のとき、MOS
FET40は、オン状態となる。すると、MOSFET
220のゲート−ソース間電圧Vjgs=零となりMO
SFET220はオン状態となってドレイン端子64と
ソース端子62との間に電流が流れる。一方、Vgs=
零のとすると、MOSFET40は、オフ状態となり、
MOSFET220のソース領域26の電位Vjsが上
昇して、Vjgs<0となり、MOSFET220はオ
フ状態になる。このようなパワー半導体装置200は、
ゲート端子60から印加される電圧に応じてノーマリー
オフ動作することができる。また、パワー半導体装置2
00は、耐圧のほとんどをSiCからなるMOSFET
220で確保しているので、オン抵抗を低くすることが
できると共に高耐圧化を図ることができる。
In the power semiconductor device 100, the MOSFET 40 made of Si is formed on the JFET 20 made of SiC. However, as in the power semiconductor device 200 shown in FIG.
ET220 may be used. The MOSFET 220 has n-type Si with an impurity concentration of about 10 17 to 10 18 [cm −3 ].
It is configured as an n-channel MOSFET having a buried channel layer 52 made of C, and operates normally on. FIG. 10 is an equivalent circuit diagram of the power semiconductor device 200, and the operation of the power semiconductor device 200 is as follows. When Vgs> Vthm and Vds> 0, MOS
The FET 40 is turned on. Then, MOSFET
220, the gate-source voltage Vjgs becomes zero and MO
The SFET 220 is turned on, and a current flows between the drain terminal 64 and the source terminal 62. On the other hand, Vgs =
If it is zero, the MOSFET 40 is turned off,
The potential Vjs of the source region 26 of the MOSFET 220 rises, Vjgs <0, and the MOSFET 220 is turned off. Such a power semiconductor device 200 includes:
The normally-off operation can be performed according to the voltage applied from the gate terminal 60. In addition, the power semiconductor device 2
00 is a MOSFET whose most of the breakdown voltage is made of SiC
Since it is secured at 220, the on-resistance can be reduced and the withstand voltage can be increased.
【0030】図9に示したパワー半導体装置では、Si
CからなるMOSFET220の埋め込みチャネル層5
2が半導体基板10の深さ方向に延伸した縦型チャネル
のものとしたが、図11に示すように、埋め込みチャネ
ル層52が半導体基板10の表面に水平な方向に延伸し
ている横型のものにすることもできる。
In the power semiconductor device shown in FIG.
Buried channel layer 5 of MOSFET 220 made of C
2 is a vertical channel extending in the depth direction of the semiconductor substrate 10, but as shown in FIG. 11, a horizontal channel in which a buried channel layer 52 extends in a direction horizontal to the surface of the semiconductor substrate 10. You can also
【0031】パワー半導体装置100,200では、S
iCからなるJFET20又はMOSFET220など
の半導体上にSiからなる半導体素子としてMOSFE
Tを配置したが、Siからなる半導体素子はMOSFE
Tに限定したものではなく、ノーマリーオフ型の半導体
素子であれば他の種類のものとしてもよい。また、Si
Cからなる半導体素子も、JFETとMOSFETに限
定したものではなく、ノーマリーオン型の半導体素子で
あれば他の種類のものとしてもよい。
In the power semiconductor devices 100 and 200, S
MOSFE as a semiconductor element made of Si on a semiconductor such as JFET 20 or MOSFET 220 made of iC.
T, but the semiconductor element made of Si is MOSFE
It is not limited to T, but may be of any other type as long as it is a normally-off type semiconductor element. In addition, Si
The semiconductor element made of C is not limited to the JFET and the MOSFET, but may be another type of normally-on type semiconductor element.
【0032】図12は、他の実施形態のパワー半導体装
置400の構成の概略を示す断面図であり、図13は、
パワー半導体装置400の等価回路図である。パワー半
導体装置400は、例えば、インバータ回路を構成する
スイッチング素子の一部として用いられるものであり、
IGBT(Insulated Gate Bipolar Transistor)34
0と、IGBT340と並列接続された環流ダイオード
320とを備えている。
FIG. 12 is a sectional view schematically showing the configuration of a power semiconductor device 400 according to another embodiment.
FIG. 4 is an equivalent circuit diagram of the power semiconductor device 400. The power semiconductor device 400 is used, for example, as a part of a switching element included in an inverter circuit.
IGBT (Insulated Gate Bipolar Transistor) 34
0, and a free-wheeling diode 320 connected in parallel with the IGBT 340.
【0033】環流ダイオード320は、半導体基板10
上に形成され不純物濃度が5×10 15[cm-3]程度の
n型のSiCからなる半導体層322と、半導体層32
2の両側に配置され不純物濃度が1019[cm-3]程度
のn型のSiCからなる二つの半導体層324と、半導
体層324内に形成され不純物濃度が3×1019[cm
-3]程度のp型のSiCからなる半導体層326と、半
導体層322の表面の一部にショットキー接触しアルミ
ニウムなどの金属材料よりなるショットキー電極328
とを備え、ショットキーダイオードとして形成されてい
る。
The free-wheeling diode 320 is connected to the semiconductor substrate 10
The impurity concentration is 5 × 10 15[Cm-3] About
a semiconductor layer 322 made of n-type SiC;
2 and the impurity concentration is 1019[Cm-3]degree
And two semiconductor layers 324 made of n-type SiC.
The impurity concentration formed in the body layer 324 is 3 × 1019[Cm
-3] A semiconductor layer 326 made of p-type SiC;
A part of the surface of the conductor layer 322 is contacted by Schottky and aluminum
Schottky electrode 328 made of a metal material such as nickel
And is formed as a Schottky diode
You.
【0034】IGBT340は、n型のSiからなり不
純物濃度の高くエミッタ端子362と配線層328で電
気的に接続されたエミッタ層342と、p型のSiから
なりチャネルが形成されるボディ層344と、n型のS
iからなる不純物濃度の低いドリフト層346と、p型
のSiからなり不純物濃度の低いバッファ層348と、
p型のSiからなり不純物濃度の高いコレクタ層350
とを備え、ゲート電極352と電気的に接続されたゲー
ト端子360より印加される電圧によりオンオフが制御
されるノーマリーオフ型の半導体素子である。コレクタ
層350は、コレクタ端子364と電気的に接続される
と共に配線層354により環流ダイオード320の半導
体層324と電気的に接続され、エミッタ層342は、
ショットキー電極328と電気的に接続されている。
The IGBT 340 includes an emitter layer 342 made of n-type Si and having a high impurity concentration and electrically connected to the emitter terminal 362 by a wiring layer 328, and a body layer 344 made of p-type Si and forming a channel. , N-type S
a drift layer 346 made of i and having a low impurity concentration, a buffer layer 348 made of p-type Si and having a low impurity concentration,
Collector layer 350 made of p-type Si and having a high impurity concentration
And a normally-off semiconductor element whose on / off is controlled by a voltage applied from a gate terminal 360 electrically connected to the gate electrode 352. The collector layer 350 is electrically connected to the collector terminal 364 and is also electrically connected to the semiconductor layer 324 of the freewheeling diode 320 by the wiring layer 354.
It is electrically connected to the Schottky electrode 328.
【0035】このように構成されたパワー半導体装置4
00では、環流ダイオード320が炭化珪素からなるの
でオン抵抗を低くすると共に高耐圧化を図ることができ
る。
The power semiconductor device 4 thus configured
In the case of 00, since the freewheeling diode 320 is made of silicon carbide, the ON resistance can be reduced and the withstand voltage can be increased.
【0036】各実施形態のパワー半導体装置では、Si
Cからなる半導体素子上にSiからなる半導体素子を配
置したが、SiCからなる半導体素子の横方向にSiか
らなる半導体素子を配置してもよい。
In the power semiconductor device of each embodiment, Si
Although the semiconductor element made of Si is arranged on the semiconductor element made of C, the semiconductor element made of Si may be arranged in the lateral direction of the semiconductor element made of SiC.
【0037】各実施形態のパワー半導体装置では、Si
Cからなる半導体素子上にSiからなる半導体素子を配
置したが、SiCからなる半導体素子上に形成する半導
体素子はSiに限定したものではなく、その他の半導体
材料からなる半導体素子を形成してもよい。
In the power semiconductor device of each embodiment, Si
A semiconductor element made of Si is arranged on a semiconductor element made of C. However, a semiconductor element formed on a semiconductor element made of SiC is not limited to Si, and a semiconductor element made of another semiconductor material may be formed. Good.
【0038】[0038]
【発明の効果】本発明のパワー半導体装置では、第2の
半導体素子は炭化珪素からなるので、同耐圧の珪素から
なるパワー半導体装置と比較して全体としてオン抵抗が
低くなっている。また、外部からの制御電圧でオンオフ
するノーマリーオン型の第1のゲート型半導体素子でノ
ーマリーオン型の第2のゲート型半導体素子をオンオフ
できるので、全体として制御電圧に対してノーマリーオ
フ動作することができる。この結果、制御回路が簡略で
き、回路システム全体としての低消費電力化を図ること
ができる。
According to the power semiconductor device of the present invention, since the second semiconductor element is made of silicon carbide, the on-resistance is lower as a whole as compared with a power semiconductor device made of silicon having the same withstand voltage. Further, since the normally-on second gate-type semiconductor element that is turned on and off by an external control voltage can turn on and off the normally-on second gate-type semiconductor element, the normally-off second gate-type semiconductor element can be normally off with respect to the control voltage as a whole. Can work. As a result, the control circuit can be simplified, and the power consumption of the entire circuit system can be reduced.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 本実施形態の600V程度の耐圧を有するパ
ワー半導体装置100の構成の概略を示す断面図であ
る。
FIG. 1 is a cross-sectional view schematically illustrating a configuration of a power semiconductor device 100 having a withstand voltage of about 600 V according to an embodiment.
【図2】 パワー半導体装置100の等価回路図であ
る。
FIG. 2 is an equivalent circuit diagram of the power semiconductor device 100.
【図3】 パワー半導体装置100の製造方法のうち、
JFET20のドリフト層22内にゲート層24を形成
するゲート層形成工程を示すフローチャートである。
FIG. 3 shows a method of manufacturing the power semiconductor device 100;
5 is a flowchart showing a gate layer forming step of forming a gate layer 24 in a drift layer 22 of the JFET 20.
【図4】 図3に示したステップS10におけるJFE
T20の断面図である。
FIG. 4 shows a JFE in step S10 shown in FIG. 3;
It is sectional drawing of T20.
【図5】 図3に示したステップS12におけるJFE
T20の断面図である。
FIG. 5 shows a JFE in step S12 shown in FIG. 3;
It is sectional drawing of T20.
【図6】 図3に示したステップS14におけるJFE
T20の断面図である。
FIG. 6 shows a JFE in step S14 shown in FIG. 3;
It is sectional drawing of T20.
【図7】 図3に示したステップS16におけるJFE
T20の断面図である。
FIG. 7 shows a JFE in step S16 shown in FIG. 3;
It is sectional drawing of T20.
【図8】 図3に示したステップS18におけるJFE
T20の断面図である。
FIG. 8 shows a JFE in step S18 shown in FIG. 3;
It is sectional drawing of T20.
【図9】 ノーマリーオン型のMOSFETを用いたパ
ワー半導体装置200の構成の概略を示す断面図であ
る。
FIG. 9 is a cross-sectional view schematically showing a configuration of a power semiconductor device 200 using a normally-on type MOSFET.
【図10】 パワー半導体装置200の等価回路図であ
る。
FIG. 10 is an equivalent circuit diagram of the power semiconductor device 200.
【図11】 埋め込みチャネル層52が横型のパワー半
導体装置300の構成の概略を示す断面図である。
FIG. 11 is a cross-sectional view schematically showing a configuration of a power semiconductor device 300 in which a buried channel layer 52 is a horizontal type.
【図12】 他の実施形態のパワー半導体装置400の
構成の概略を示す断面図である。
FIG. 12 is a cross-sectional view schematically illustrating a configuration of a power semiconductor device 400 according to another embodiment.
【図13】 パワー半導体装置400の等価回路図であ
る。
FIG. 13 is an equivalent circuit diagram of the power semiconductor device 400.
【符号の説明】[Explanation of symbols]
10 半導体基板、20 JFET、40 MOSFE
T、100,200,300,400 パワー半導体装
置、220 MOSFET、320 環流ダイオード、
340 IGBT。
10 semiconductor substrate, 20 JFET, 40 MOSFE
T, 100, 200, 300, 400 power semiconductor device, 220 MOSFET, 320 freewheeling diode,
340 IGBT.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 652 H01L 27/08 102E 653 29/78 613Z 656 29/80 E 27/095 V 29/80 29/91 D 29/861 L Fターム(参考) 5F048 AA05 AB04 AC00 AC01 AC10 BA03 BA10 BA14 BA19 BB19 BC12 BD07 CB01 5F102 FA01 GA01 GB04 GC08 GC09 GD04 GJ02 GR01 5F110 AA11 BB11 BB12 DD01 DD06 DD13 GG02 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/78 652 H01L 27/08 102E 653 29/78 613Z 656 29/80 E 27/095 V 29/80 29/91 D 29/861 LF term (reference) 5F048 AA05 AB04 AC00 AC01 AC10 BA03 BA10 BA14 BA19 BB19 BC12 BD07 CB01 5F102 FA01 GA01 GB04 GC08 GC09 GD04 GJ02 GR01 5F110 AA11 BB11 BB12 DD01 DD06 DD13 GG02

Claims (7)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 外部からの制御電圧に応じてオンオフす
    るノーマリーオフ型の第1のゲート型半導体素子により
    ノーマリーオン型の第2のゲート型半導体素子のオンオ
    フを制御してスイッチング動作を行なうパワー半導体装
    置であって、 前記第2のゲート型半導体素子は、炭化珪素の半導体基
    板に形成され炭化珪素からなり、前記第1のゲート型半
    導体素子は、前記半導体基板に形成され炭化珪素と異な
    る材料からなることを特徴とするパワー半導体装置。
    1. A normally-off type first gate semiconductor element which is turned on / off in response to an external control voltage controls on / off of a normally-on type second gate semiconductor element to perform a switching operation. A power semiconductor device, wherein the second gate-type semiconductor element is formed on a silicon carbide semiconductor substrate and is made of silicon carbide, and the first gate-type semiconductor element is different from silicon carbide formed on the semiconductor substrate. A power semiconductor device comprising a material.
  2. 【請求項2】 前記第1のゲート型半導体素子は、前記
    第2のゲート型半導体素子上に形成されていることを特
    徴とする請求項1に記載のパワー半導体装置。
    2. The power semiconductor device according to claim 1, wherein the first gate type semiconductor element is formed on the second gate type semiconductor element.
  3. 【請求項3】 前記半導体基板の前記第2のゲート型半
    導体素子の形成面と異なる面側に配置された第1の電極
    と、 前記第2のゲート型半導体素子上に配置され前記第1の
    電極と対となり前記第2のゲート型半導体素子から前記
    第1のゲート型半導体素子を介して電流を取り出す第2
    の電極と、 前記第1のゲート型半導体素子のオンオフ制御を行なう
    第3の電極と、を備えることを特徴とする請求項2に記
    載のパワー半導体装置。
    3. A first electrode disposed on a side of the semiconductor substrate different from a surface on which the second gate type semiconductor element is formed; and a first electrode disposed on the second gate type semiconductor element. A second pair of electrodes for extracting a current from the second gate-type semiconductor element through the first gate-type semiconductor element;
    3. The power semiconductor device according to claim 2, further comprising: an electrode; and a third electrode that performs on / off control of the first gate-type semiconductor element. 4.
  4. 【請求項4】 外部からの制御電圧に応じてオンオフす
    るノーマリーオフ型のゲート型半導体素子と、前記ゲー
    ト型半導体素子と並列に接続された環流ダイオードとを
    備えるパワー半導体装置であって、 前記環流ダイオードは、炭化珪素の半導体基板に形成さ
    れ炭化珪素からなり、前記ゲート型半導体素子は、前記
    半導体基板に形成され炭化珪素と異なる材料からなるこ
    とを特徴とするパワー半導体装置。
    4. A power semiconductor device comprising: a normally-off type gate semiconductor element which is turned on / off in response to an external control voltage; and a free-wheel diode connected in parallel to said gate type semiconductor element. A power semiconductor device, wherein the freewheel diode is formed on a silicon carbide semiconductor substrate and is made of silicon carbide, and the gate type semiconductor element is formed on the semiconductor substrate and is made of a material different from silicon carbide.
  5. 【請求項5】 前記ゲート型半導体素子は、前記環流ダ
    イオード上に形成されていることを特徴とする請求項4
    に記載のパワー半導体装置。
    5. The semiconductor device according to claim 4, wherein the gate type semiconductor device is formed on the free-wheeling diode.
    A power semiconductor device according to item 1.
  6. 【請求項6】 一の導電型の半導体材料からなる第1半
    導体層内に他の導電型の半導体材料からなり所定距離を
    隔てて配置された二つの第2半導体層を備える半導体装
    置の製造方法であって、 前記一の導電型の半導体材料からなる第1準備層を形成
    する第1準備層形成工程と、 前記第1準備層上に前記所定距離と略同一の幅の埋め込
    み層を形成する埋め込み層形成工程と、 前記埋め込み層の周辺に前記第2半導体層を形成する第
    2半導体層形成工程と、 前記埋め込み層を選択的にエッチングする埋め込み層エ
    ッチング工程と、 前記第1準備層上に前記一の導電型の半導体材料からな
    る第2準備層を形成し、第1準備層と第2準備層とから
    なる第1半導体層を形成する第1半導体層形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
    6. A method of manufacturing a semiconductor device comprising: a first semiconductor layer made of a semiconductor material of one conductivity type and two second semiconductor layers made of a semiconductor material of another conductivity type arranged at a predetermined distance from each other. A first preparation layer forming step of forming a first preparation layer made of the one conductivity type semiconductor material; and forming a buried layer having a width substantially equal to the predetermined distance on the first preparation layer. A burying layer forming step; a second semiconductor layer forming step of forming the second semiconductor layer around the burying layer; a burying layer etching step of selectively etching the burying layer; A first semiconductor layer forming step of forming a second preparation layer made of the one conductivity type semiconductor material and forming a first semiconductor layer made of the first preparation layer and the second preparation layer;
    A method for manufacturing a semiconductor device, comprising:
  7. 【請求項7】 前記半導体材料は、炭化珪素であること
    を特徴とする請求項6に記載の半導体装置の製造方法。
    7. The method according to claim 6, wherein the semiconductor material is silicon carbide.
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