JP2002231728A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device

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JP2002231728A JP2001360199A JP2001360199A JP2002231728A JP 2002231728 A JP2002231728 A JP 2002231728A JP 2001360199 A JP2001360199 A JP 2001360199A JP 2001360199 A JP2001360199 A JP 2001360199A JP 2002231728 A JP2002231728 A JP 2002231728A
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貴史 ▲ひろ▼瀬
Takashi Hirose
Yoshiki Maruyama
Toru Takayama
哲紀 丸山
徹 高山
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To realize a reduction in the resistance of a wiring, which accompanies an increase in the sizes of an electrooptic device and a semiconductor device, which are represented by an active matrix liquid crystal display device manufactured using a TFT, and the enhancement of the definition of the electrooptic device and the semiconductor device. SOLUTION: For preventing the resistances of a gate electrode and a source line from being increased in an electrooptic device or a semiconductor device, a heating treatment for activating the device is performed under a mersure reduced atmosphere where an oxide concentration is reduced down to a concentration of 20 ppm or lower. Therefore, the gate electrode and the source line can be prevented from being oxidized.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、絶縁体上に形成された薄膜トランジスタ(以下、TFTという)によって作製された回路を含む半導体装置およびその作製方法に関する。 The present invention relates to a thin film transistor formed on an insulator (hereinafter, referred to as TFT) semiconductor device and a manufacturing method thereof including the fabricated circuit by. 特に、本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置を代表とする半導体装置および該液晶表示装置を表示部に用いた電気器具に関する。 In particular, the present invention relates to an electrical appliance used in the display portion of the semiconductor device and the liquid crystal display device typified by a liquid crystal display device provided with a driving circuit provided in and around the pixel portion on the same substrate.

【0002】 [0002]

【従来の技術】絶縁表面を有する基板上に形成された厚さ数nm〜数百nm程度の半導体膜を用いた薄膜トランジスタ(以下、TFTという)で形成した大面積集積回路を含む半導体装置の開発が進んでいる。 BACKGROUND ART thin film transistor using a semiconductor film of about several hundred nm thickness of several nm~ formed on a substrate having an insulating surface (hereinafter, referred to as TFT) Development of a semiconductor device including a large-area integrated circuit formed by It is progressing. また、結晶質シリコン膜(典型的にはポリシリコン膜)を活性層にしたT Further, a crystalline silicon film (typically polysilicon film) in its active layer T
FT(以下、ポリシリコンTFTという)は電界効果移動度が高いことから、いろいろな機能回路を形成することが可能であり注目されている。 FT (hereinafter, referred to as polysilicon TFT) is due to its high field effect mobility, and is it is possible to form various functional circuits of interest. 開発が進んでいる半導体装置の代表例として、アクティブマトリクス型液晶表示装置が知られている。 As a typical example of a semiconductor device has been developed, it has been known an active matrix type liquid crystal display device.

【0003】アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にTFT(画素TFTという。なお本明細書において、画素TFTとは、画素部に形成された、ソース領域およびドレイン領域に挟まれたチャネル形成領域を有する半導体層、ゲート電極、を有する電界効果型トランジスタのことを指す。)が配置され、その画素TFTのそれぞれには画素電極が設けられている。 [0003] The pixel circuit of an active matrix type liquid crystal display device, each pixel from tens to hundreds of thousands of called TFT (pixel TFT. In this specification, the pixel TFT, which is formed in the pixel portion, semiconductor layer having a channel formation region sandwiched between the source region and the drain region, a gate electrode, it is.) is arranged to refer to a field effect transistor having a pixel electrode is provided in each of the pixel TFT .

【0004】このようなアクティブマトリクス型の液晶表示装置の用途は広がり続け、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求は年々高まってきている。 [0004] and such applications continues spreading of the active matrix liquid crystal display device, high-definition, high aperture ratio and high reliability requirements along with large area of ​​screen size has increased year by year. また、上記のような要求と同時に生産性の向上や低コスト化の要求も高まっている。 It is also increasing demand for improved and cost reduction at the same time productivity and above-described requirements.

【0005】 [0005]

【発明が解決しようとする課題】しかし、アクティブマトリクス型液晶表示装置は、画面の大型化、高精細化によって配線の数およびその長さが増大するため、配線の抵抗率が大きくなってしまい配線の終端への信号伝達に遅れが生じ、画素への信号の書き込み不良や階調不良などを引き起こす原因となっている。 [SUMMARY OF THE INVENTION] However, active matrix liquid crystal display device, an increase in the size of the screen, the number and length of the wiring by the high definition increases, the wiring will be the resistivity of the wiring is increased delay in signal transmission to the termination occurs, has a cause of such writing failure and gradation failure signal to the pixels.

【0006】走査線が増えるに従って液晶への充電時間が短くなるので、ゲート線の時定数(抵抗×容量)を小さくして高速で応答させる必要がある。 [0006] Since the charging time for the liquid crystal is shortened in accordance with the scanning line is increased, it is necessary to respond at high speed to reduce the constant (resistance × capacitance) when the gate line. 例えば、ゲート線を形成する材料の比抵抗が100μΩcmの場合には画面サイズが6インチクラスがほぼ限界となるが、3μ For example, although six inches class screen size when the resistivity of the material forming the gate line is 100μΩcm is substantially limit, 3.mu.
Ωcmの場合には27インチクラス相当まで表示が可能とされている。 If the Ωcm is possible to display to 27-inch class corresponds.

【0007】配線材料としてアルミニウム(Al)や銅(Cu)を使用することも考えられるが、これらの金属は、耐食性や耐熱性が悪いといった欠点があった。 [0007] It is conceivable to use aluminum (Al) or copper (Cu) as wiring materials, these metals have a drawback such poor corrosion resistance and heat resistance. 従って、TFTのゲート電極をこのような材料で形成することは必ずしも好ましくなく、そのような材料をTFTの製造工程に導入することは容易ではなかった。 Therefore, it is always not preferable for forming a gate electrode of the TFT in such a material, it is not easy to introduce such materials into the manufacturing process of the TFT. 勿論、配線を他の導電性材料で形成することも可能であるが、アルミニウム(Al)や銅(Cu)ほど低抵抗な材料はなく、大画面の液晶表示装置を作製することはできなかった。 Of course, it is also possible to form the wiring in other conductive material, aluminum (Al) or copper (Cu) as low resistance materials rather, it was not possible to produce a liquid crystal display device having a large screen .

【0008】配線の増加による抵抗率の増加の他に、配線の抵抗率が高くなってしまう原因としては、加熱処理に伴う配線材料の酸化による配線の高抵抗化があげられる。 [0008] In addition to the increase of the increase due to the resistance of the interconnections, as the cause of the resistivity of the wiring becomes high, the high resistance of a wire due to oxidation of the wiring material with the heat treatment. 耐熱性導電膜からなるゲート電極およびソース線をむき出しのままで活性化のための加熱処理を行うと、ゲート電極およびゲート電極と同じ材料からなる配線の表面は酸化され、抵抗率がさらに大きくなってしまうという問題がある。 When the gate electrode and the source line made of a heat conductive film subjected to heat treatment for activation remains exposed, surface of the wiring made of the same material as the gate electrode and the gate electrode is oxidized, resistivity becomes larger there is a problem in that.

【0009】この問題を解決するために、活性化工程の際に、ゲート電極の酸化を防ぐ目的で、ゲート電極等を覆う保護膜を設けて活性化を行い、活性化工程が済んだらこの保護膜を取り除いて後の工程を行うこともできる。 [0009] To solve this problem, during the activation step, in order to prevent oxidation of the gate electrode, subjected to activating a protective film covering the gate electrode and the like, the protective Once you have activation step it is also possible to perform the process after removing the film. しかし、この方法では、工程数が増えるばかりでなく、保護膜を取り除くためのエッチングで、絶縁膜と耐熱性導電膜との選択比を確保することが困難であった。 However, in this method, not only the number of steps is increased, the etching for removing the protective film, it is difficult to secure a selection ratio between the insulating film and the heat resistant conductive film.

【0010】加えて、配線の低抵抗化技術も必要である。 [0010] In addition, the low-resistance technology of wiring is also necessary. 配線抵抗を下げる方法として、まず配線の線幅を広くする方法が考えられたが、線幅を広くした分開口率が減少してしまう。 As a method for lowering the wiring resistance, firstly a method of widening the line width of the wiring is considered, minute aperture ratio was wider line width is reduced. また、配線の膜厚を厚くする方法では段差が大きくなり、配線形成後に成膜する絶縁膜や電極用の金属膜を成膜する際に被覆性が低下し、歩留まりが悪くなってしまうという問題が生じる。 The step is increased in a method for increasing the thickness of the wiring, a problem that reduces the coverage of the metal film for the insulating film and the electrode is deposited after the wiring formation in forming, the yield deteriorates It occurs.

【0011】上記したアクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置における以上のような問題点は、要求される性能が高まるほど顕在化してきている。 [0011] a plurality of problems described above in the semiconductor device having an integrated circuit such as an active matrix liquid crystal display device described above, has become apparent as the required performance is enhanced.

【0012】そこで本発明では、TFTを用いて作製されるアクティブマトリクス型液晶表示装置に代表される半導体装置の作製方法において、大型高精細化に伴う配線の低抵抗化を実現する処理方法および作製方法を提供することを目的としている。 [0012] Therefore, in the present invention, a method for manufacturing a semiconductor device represented by an active matrix type liquid crystal display device manufactured using the TFT, processing methods and production to achieve low resistance of a wire due to the large high resolution it is an object to provide a method.

【0013】 [0013]

【課題を解決する手段】上記した問題を鑑み、本発明では、保護膜を形成する必要がないように、ゲート電極およびソース線が酸化されないような低酸素雰囲気下具体的には、酸素濃度が20ppm以下(好ましくは、10ppm In view of the problems described above Means Solving the Problems] In the present invention, so that there is no need to form a protective film, a low-oxygen atmosphere Specifically, as the gate electrode and the source line is not oxidized, the oxygen concentration 20ppm or less (preferably, 10ppm
以下)の窒素ガスもしくは希ガス雰囲気下での活性化工程を行う。 An activation step with a nitrogen gas or a rare gas atmosphere or less). なお、雰囲気中の酸素濃度を下げるために、 In order to reduce the oxygen concentration in the atmosphere,
まず酸素濃度をできるだけ低減するためにロータリーポンプおよびメカニカルブースターポンプにより排気を行った後、窒素雰囲気として炉内圧力を大気圧以下(好ましくは10000Pa以下)で活性化のための加熱処理を行うことが好ましい。 After evacuation using a rotary pump and a mechanical booster pump to first reduce as much as possible the oxygen concentration, the furnace pressure as a nitrogen atmosphere below atmospheric pressure (preferably 10000Pa less) performing heat treatment for activating at preferable.

【0014】また、本発明の半導体装置の作製方法は、 Further, a method for manufacturing a semiconductor device of the present invention,
ゲート電極およびソース線の材料として、半導体層に添加された不純物元素の活性化の工程で加えられる熱(4 As the material of the gate electrode and the source line, heat applied in the step of activating the impurity elements added to the semiconductor layer (4
00〜700℃、代表的には500〜600℃)に耐えうる耐熱性導電膜(代表的にはW、Ta、Mo、Ti、 00-700 ° C., typically the heat resistant conductive film to withstand 500 to 600 ° C.) to (typically W, Ta, Mo, Ti,
Cr、Si、もしくはNbの元素からなる導電膜、または前記元素を含む合金からなる導電膜)を用いている。 Cr, it is used Si, or a conductive film made of an element of Nb, or a conductive film) made of an alloy containing the element.
しかし、これらの耐熱性導電膜は、抵抗率が大きいため、配線長が長くなると配線抵抗による信号遅延が問題となってくる。 However, these heat-conductive film, because the resistivity is high, the signal delay becomes a problem due to the wiring resistance and the wiring length becomes longer. そこで、ゲート電極およびソース線を形成する耐熱性導電膜より抵抗率の小さい材料からなる配線をソース線の抵抗率を小さくするための補助配線として、活性化工程の後、ソース線に沿うようにかつ接して設けている。 Therefore, a wiring made of a material having a small resistivity than the heat conductive film for forming the gate electrode and the source line as an auxiliary wiring in order to reduce the resistivity of the source line, after the activation step, along the source line and it is provided in contact. この補助配線を設けることにより、ソース線全体の抵抗率を小さくすることができる。 By providing the auxiliary wiring, it is possible to reduce resistance of the entire source line. なお、本明細書では、ソース線全体の抵抗率を小さくするために設けた配線のことを補助配線という。 In this specification, the wiring provided in order to reduce the resistivity of the entire source line that the auxiliary wiring. さらに、層間に絶縁膜を設けずに補助配線がソース線に直接接するような構造をとっているため、ソース線と補助配線を接続するためのコンタクトホールを形成する工程を削減することもできる。 Furthermore, since the auxiliary wiring without providing the insulating film between layers is taking a structure in direct contact with the source line, it is also possible to reduce the steps of forming a contact hole for connecting the auxiliary wiring and the source line.

【0015】以上のように、本発明を実施することで、 [0015] As described above, by implementing the present invention,
バスライン(特にソース線)材料の加熱処理に伴う酸化による抵抗率の上昇を抑制することができ、バスラインの抵抗率を小さく保持することができるので、信号遅延による画質不良を低減することが可能となる。 Increase in resistivity due to oxidation caused by heat treatment of the bus line (in particular a source line) material can be suppressed, it is possible to reduce holding the resistivity of the bus line, to reduce the image quality defects due to the signal delay It can become.

【0016】 [0016]

【発明の実施の形態】本発明で開示する半導体装置の画素部について、図1、図2を用いて説明する。 The pixel portion of the semiconductor device disclosed in this invention DETAILED DESCRIPTION OF THE INVENTION will be described with reference to FIGS. なお、図1、図2は画素部の上面図である。 Incidentally, FIG. 1, FIG. 2 is a top view of the pixel portion.

【0017】基板10上に、下地絶縁膜11を形成する。 [0017] On the substrate 10, a base insulating film 11. (図1(B))次いで、下地絶縁膜11上に半導体膜を形成し所望の形状にパターニングして半導体層1 (FIG. 1 (B)) Next, the semiconductor layer 1 is patterned into a desired shape to form a semiconductor film over the base insulating film 11
2、13を形成する。 To form a 2,13. 半導体層12は画素TFTの活性層となり、半導体層13は保持容量の下部電極として機能する。 The semiconductor layer 12 is an active layer of the pixel TFT, the semiconductor layer 13 functions as a lower electrode of the storage capacitor.

【0018】また、半導体層12、13を覆うゲート絶縁膜14(図1(B))上には、ゲート電極15、保持容量線15a、および該ゲート電極と同一の耐熱性導電膜からなるソース線16が同一の面上に設けられる。 Further, on the gate insulating film 14 covering the semiconductor layers 12 and 13 (FIG. 1 (B)), the source comprising a gate electrode 15, a storage capacitor line 15a, and the gate electrode of the same heat resistant conductive film line 16 is provided on the same surface. 本明細書中において、同一の面上とは、例えばA層とB層のすぐ下に形成されている層が同一の工程で形成されたα層である場合を指す。 In the present specification, the on the same plane, for example, it refers to the case where the layer that is formed just below the A layer and the B layer is a α layer formed in the same process. 本発明の実施の形態においては、ゲート電極15およびソース線16のすぐ下に形成されている層は、同一の工程で形成されたゲート絶縁膜14であるので、ゲート電極15(保持容量線15a) In the embodiment of the present invention, the layer that is formed just below the gate electrode 15 and the source line 16, since the gate insulating film 14 formed in the same step, the gate electrode 15 (storage capacitor line 15a )
とソース線16とは同一の面上に設けられているといえる。 And it can be said that provided on the same plane as the source line 16. また、上面図から確認できるようにn行目の画素のゲート電極は、(n−1)行目の保持容量線をかねた構造となっている。 The gate electrode of the n-th row of pixels as can be confirmed from the top view, it has a structure which also serves as a (n-1) th storage capacitor line. なお、耐熱性導電膜の代表的なものとしては、Ta、W、Ti、Mo、Cr、NdもしくはN As the representatives of the heat resistant conductive film, Ta, W, Ti, Mo, Cr, Nd, or N
bのいずれかの元素からなる導電膜、または前記元素を主成分とする合金からなる導電膜もしくは前記元素を主成分とする化合物からなる導電膜があげられる。 Either made of an element conductive film b, or a conductive film made of a compound conductive film or the element made of an alloy containing the element as its main component as a main component can be mentioned. また、 Also,
周期表の13族または15族に属する元素を不純物元素としてドーピングした多結晶シリコン膜に代表される半導体膜や、銀(Ag)、パラジウム(Pd)および銅(Cu)からなるAgPdCu合金からなる導電膜を用いてもよい。 An element belonging to Group 13 or Group 15 of the periodic table or a semiconductor film typified by a polycrystalline silicon film doped with the impurity element, silver (Ag), conductive consisting AgPdCu alloy consisting of palladium (Pd) and copper (Cu) film may be used. ソース線16は、第1の導電膜(本発明の実施の形態ではTaN)16aおよび第1の導電膜より外形の小さい第2の導電膜(本発明の実施の形態ではW)16bの積層構造である。 The source line 16, the laminated structure of the first conductive film 16b (W in the embodiment of the present invention) 16a (the TaN in the embodiment of the invention) and the first smaller profile than the conductive film a second conductive film it is. なお、ゲート電極15もソース線16のような第1の導電膜および第2の導電膜との積層構造となっている。 The gate electrode 15 also has a laminated structure including a first conductive film and the second conductive film, such as source line 16. ソース線16は、耐熱性を重要視したゲート電極と同じ耐熱性導電膜からなるため、抵抗率が大きいという問題がある。 The source line 16, to become the same heat-resistant conductive layer as the gate electrode importance to heat resistance, there is a problem that the resistivity is high. そこでソース線全体の抵抗率を小さくすることを目的として、ソース線16より抵抗率の小さい材料からなる補助配線17がソース線に沿うようにかつ接して設けられている。 Therefore for the purpose of reducing the resistivity of the entire source line, the auxiliary wiring 17 made of a material having a small resistivity than the source line 16 is provided in contact with and along the source line. 図1 Figure 1
(A)で示すように、補助配線17が、ソース線16から離れることなく、また図1(B)で示すように、層間に絶縁膜を介することなくソース線16上に接して設けられている。 As shown in (A), the auxiliary wiring 17, without departing from the source line 16, and as shown in FIG. 1 (B), the provided in contact on the source line 16 without passing through the insulating film between layers there.

【0019】ここまでの工程が終了したら、無機層間絶縁膜18、有機層間絶縁膜19を設ける(図2 [0019] After completing the steps up to here, the inorganic interlayer insulating film 18, providing the organic interlayer insulating film 19 (FIG. 2
(B))。 (B)). 次いで形成される画素電極20は、透明導電膜としてインジウム酸化スズ(Indium Tin Oxide:IT Pixel electrodes 20 formed then are indium tin oxide as a transparent conductive film (Indium Tin Oxide: IT
O)、酸化インジウム酸化亜鉛合金(In 2 O 3 −ZnO)、酸化亜鉛(ZnO)、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:G O), indium zinc oxide alloy (In 2 O 3 -ZnO oxide), zinc oxide (ZnO), zinc oxide added with gallium (Ga) in order to further increase the transmittance of visible light and conductivity (ZnO: G
a)といった導電膜を適用することができる。 It can be applied a conductive film such as a). 画素電極20は、補助配線17に無機層間絶縁膜18および有機層間絶縁膜19を介してオーバーラップして(重ねて) Pixel electrodes 20 overlap via the inorganic interlayer insulating film 18 and organic interlayer insulating film 19 to the auxiliary wiring 17 (overlaid)
設けられている。 It is provided. そのため、有効画素領域を大きくすることができる。 Therefore, it is possible to increase the effective pixel region. ゲート線21および配線22は同一の面上に形成される。 The gate lines 21 and the wiring 22 are formed on the same plane. ゲート線21はゲート電極15に接続されており、配線22は、半導体層12とソース線16 The gate line 21 is connected to the gate electrode 15, wiring 22, a semiconductor layer 12 and the source line 16
とを電気的に接続するために形成されている。 It is formed to electrically connect and. なお、配線22は、膜厚50nmのTi膜と膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜からなる。 The wiring 22 is composed of a laminated film of an alloy film of Ti film and the thickness 500nm of thickness 50 nm (alloy film of Al and Ti). なお、 It should be noted that,
Ti膜を積層するのは、半導体層(Si)12と配線2 To laminate a Ti film, a semiconductor layer (Si) 12 and the wiring 2
2とが接続された時、Si中にAlが拡散してしまうのを防ぐ目的と、画素電極(ITO)20とAlとが直接接して電気的な腐食が起こるのを防ぐためである。 When 2 and are connected, Al into the Si is to prevent the purpose of preventing from being diffused, and the pixel electrode (ITO) 20 and Al from electrical corrosion occurs in direct contact.

【0020】なお、画素電極20として反射性を有する導電性材料からなる膜を設けることで、反射型の表示装置とすることができる。 [0020] Incidentally, by providing the film made of a conductive material having reflectivity as the pixel electrode 20 may be a reflective display device.

【0021】以上のように示した構成でなる本発明における半導体装置の作製方法について、以下の実施例で説明する。 The method for manufacturing a semiconductor device in the above manner shows the configuration becomes in the present invention is illustrated by the following examples.

【0022】(実施例1)ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のTFT(nチャネル型TFT及びpチャネル型TFT)を同時に作製する方法について詳細に図3〜図5を用いて説明する。 [0022] (Example 1) Here, a pixel portion on the same substrate, for detailed method of making TFT of a driver circuit provided in the periphery of the pixel portion (n-channel type TFT and p-channel type TFT) simultaneously 3 It will be described with reference to to 5.

【0023】まず、本実施例ではコーニング社の#70 [0023] First, # 70 of Corning In this embodiment,
59ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板100を用いる。 59 a substrate 100 made of glass such as glass or # like barium borosilicate glass represented 1737 glass or alumino borosilicate glass. なお、基板100としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。 As the substrate 100 is not limited as long as a light-transmitting substrate, a quartz substrate may be used. また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。 It is also possible to use a plastic substrate having heat resistance, which withstands a processing temperature in this embodiment.

【0024】次いで、基板100上に酸化シリコン膜、 [0024] Then, a silicon oxide film on the substrate 100,
窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜101を形成する。 Silicon nitride film or a base film 101 made from an insulating film such as a silicon oxynitride film. 本実施例では下地膜101として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。 In this embodiment, a two-layer structure as the base film 101, but may be used single layer or two or more layers stacked so a structure of the insulating film. 下地膜101の一層目としては、プラズマCVD法を用い、S As a first layer of the base film 101 by a plasma CVD method, S
iH 4 、NH 3 、及びN 2 Oを反応ガスとして成膜される酸化窒化シリコン膜101aを10〜200nm(好ましくは50〜100nm)形成する。 iH 4, NH 3, a and N 2 O silicon oxynitride film 101a is formed as the reaction gas 10 to 200 nm (preferably 50 to 100 nm) is formed. 本実施例では、膜厚5 In this embodiment, the thickness 5
0nmの酸化窒化シリコン膜101a(組成比Si=3 Silicon oxynitride film 101a of 0 nm (composition ratio Si = 3
2%、O=27%、N=24%、H=17%)を形成した。 2%, O = 27%, N = 24%, H = 17%) was formed. 次いで、下地膜101の2層目としては、プラズマCVD法を用い、SiH 4 、及びN 2 Oを反応ガスとして成膜される酸化窒化シリコン膜101bを50〜200 Then, as the second layer of the base film 101 by a plasma CVD method, SiH 4, and N 2 O silicon oxynitride film 101b is formed as the reaction gas 50 to 200
nm(好ましくは100〜150nm)の厚さに積層形成する。 nm (preferably 100 to 150 nm) is laminated to a thickness of. 本実施例では、膜厚100nmの酸化窒化シリコン膜101b(組成比Si=32%、O=59%、N= In this embodiment, the silicon oxynitride film 101b with a thickness of 100 nm (composition ratio Si = 32%, O = 59%, N =
7%、H=2%)を形成した。 7%, H = 2%) was formed.

【0025】次いで、下地膜上に半導体層102〜10 [0025] Then, the semiconductor layer on the base film 102-10
5を形成する。 5 to form. 半導体層102〜105は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCV The semiconductor layer 102 to 105 is known means a semiconductor film having an amorphous structure (sputtering, LPCV
D法、またはプラズマCVD法等)により成膜した後、 After forming the D method, a plasma CVD method or the like),
公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。 Known crystallization process is formed by patterning the crystalline semiconductor film obtained (laser crystallization method, a thermal crystallization method, or catalytic thermal crystallization method or the like using such as nickel) carried out into a desired shape . この半導体層102〜105の厚さは2 The thickness of the semiconductor layer 102 to 105 2
5〜80nm(好ましくは30〜60nm)の厚さで形成する。 5 to 80 nm (preferably 30 to 60 nm) is formed to a thickness of. 本実施例では、プラズマCVD法を用い、55 In this embodiment, by a plasma CVD method, 55
nmの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。 After forming the amorphous silicon film of nm, and a solution containing nickel is held on the amorphous silicon film. この非晶質シリコン膜に脱水素化(500℃、1時間)を行った後、 Dehydrogenation process of the amorphous silicon film (500 ° C., 1 hour) after,
熱結晶化(550℃、4時間)を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。 Thermal crystallization (550 ° C., 4 hours) is performed, further laser annealing to improve the crystallization - was formed crystalline silicon film is subjected to Le process. そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層102〜105を形成した。 Then, the crystalline silicon film is patterned by using a photolithography method to form a semiconductor layer 102 to 105.

【0026】また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO 4レーザーを用いることができる。 Further, in the case of manufacturing a crystalline semiconductor film by laser crystallization, a pulse oscillation type or an excimer laser or YAG laser of a continuous emission type, it is possible to use a YVO 4 laser. これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。 In the case of using these lasers, it is preferable to use a method of irradiating a laser beam emitted from a laser oscillator is condensed by the semiconductor film into a linear shape by an optical system. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜40 The crystallization conditions are those be properly selected by an operator, the case where the excimer laser is used, the pulse oscillation frequency 30 Hz, and the laser energy density from 100 to 40
0mJ/cm 2 (代表的には200〜300mJ/cm 2 )とする。 (Typically 200~300mJ / cm 2) 0mJ / cm 2 to. また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm 2 (代表的には35 In the case of using the YAG laser, the pulse oscillation frequency 1~10kHz using the second harmonic, the laser energy density 300~600mJ / cm 2 (typically 35
0〜500mJ/cm 2 )とすると良い。 0~500mJ / cm 2) may to be. そして幅100〜1 And width 100 to 1
000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98% 000Myuemu, for example, laser light condensed into a linear shape with a 400μm and irradiated to the whole surface of the substrate, overlapping ratio of the linear laser light at this time the overlap ratio from 80 to 98%
として行えばよい。 It may be carried out as.

【0027】次いで、半導体層102〜105を覆うゲート絶縁膜106を形成する。 [0027] Next, a gate insulating film 106 covering the semiconductor layer 102 to 105. ゲート絶縁膜106はプラズマCVD法またはスパッタ法を用い、厚さを40〜 The gate insulating film 106 by plasma CVD or sputtering, 40 thickness
150nmとしてシリコンを含む絶縁膜で形成する。 Formed of an insulating film containing silicon as 150 nm. 本実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜(組成比Si=32%、O=59 In this embodiment, a silicon oxynitride film with a thickness of 110nm by plasma CVD (composition ratio Si = 32%, O = 59
%、N=7%、H=2%)で形成した。 %, N = 7%, was formed by H = 2%). 勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film is not limited to the silicon oxynitride film may be an insulating film containing other silicon as a single layer or a laminate structure.

【0028】また、酸化シリコン膜を用いる場合には、 Further, when using a silicon oxide film,
プラズマCVD法でTEOS(Tetraethyl Orthosilica In the plasma CVD method, TEOS (Tetraethyl Orthosilica
te)とO 2とを混合し、反応圧力40Pa、基板温度30 te) and mixed with O 2, the reaction pressure 40 Pa, a substrate temperature 30
0〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 And 0 to 400 ° C., and by discharging at a high frequency (13.56 MHz) power density 0.5~0.8W / cm 2 can be formed. このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the silicon oxide film thus manufactured, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C..

【0029】また、半導体層102〜105を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。 Further, after forming the semiconductor layer 102 to 105 may be doped with a minute amount of impurity element (boron or phosphorus) to control a threshold value of the TFT.
なお、不純物の添加工程は、半導体膜の結晶化工程の前、半導体膜の結晶化工程の後、または、ゲート絶縁膜106を形成する工程の後のいずれかに行えばよい。 The addition process of impurities, before the crystallization step of the semiconductor film after the crystallization step of the semiconductor film, or may be performed in any of after the step of forming the gate insulating film 106.

【0030】次いで、図3(A)に示すように、ゲート絶縁膜106上に膜厚20〜100nmの第1の導電膜107と、膜厚100〜400nmの第2の導電膜10 [0030] Then, as shown in FIG. 3 (A), a first conductive film 107 having a thickness of 20~100nm on the gate insulating film 106, the second conductive film with a thickness of 100 to 400 nm 10
8とを積層形成する。 And 8 are stacked formation. 本実施例では、膜厚30nmのT In this embodiment, a thickness of 30 nm T
aN膜からなる第1の導電膜107と、膜厚370nm A first conductive film 107 made of aN film thickness 370nm
のW膜からなる第2の導電膜108を積層形成した。 The second conductive film 108 made of a W film is laminated. T
aN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。 aN film is formed by sputtering with a Ta target was sputtered in an atmosphere containing nitrogen. また、W膜は、Wのターゲットを用いたスパッタ法で形成した。 Further, W film is formed by sputtering using a W target. その他に6フッ化タングステン(WF 6 )を用いる熱CV Heat CV to use other to tungsten hexafluoride (WF 6)
D法で形成することもできる。 It can be formed by D method. いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、 In order to use it as the gate electrode in any need to reduce the resistance,
W膜の抵抗率は20μΩcm以下にすることが望ましい。 The resistivity of the W film is desirably below 20 .mu..OMEGA.cm. W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if the W film impurity elements such as oxygen is large in the high resistance, crystallization is inhibited. 従って、本実施例では、高純度のW(純度99.9%〜99.999 Thus, in this embodiment, high purity W (purity of 99.9% to 99.999
9%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcm A sputtering method using a target of 9%), by forming the W film is further sufficient care such that no impurities within the gas phase from mixing therein during the film formation, the resistivity 9~20μΩcm
を実現することができた。 We were able to achieve.

【0031】なお、本実施例では、第1の導電膜107 [0031] In the present embodiment, the first conductive film 107
をTaN、第2の導電膜108をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、 The TaN, the second conductive film 108 and is W, not particularly limited, either Ta, W, Ti, Mo, Al, Cu,
Cr、Ndから選ばれた元素からなる導電膜、前記元素を含む合金からなる導電膜、または前記元素を含む化合物からなる導電膜で形成してもよい。 Cr, conductive film made of an element selected from Nd, conductive film made of an alloy containing the element or may be formed using a conductive film made of a compound containing the element. また、リン、ヒ素、ボロンといった不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 Also, phosphorus, arsenic, may be a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as boron. また、AgPdCu合金を用いてもよい。 Further, an AgPdCu alloy may be used. また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW Also, the first conductive film is formed of tantalum (Ta) film, a second conductive film W
膜とする組み合わせ、第1の導電膜を窒化チタン(Ti Combination comprising the film, titanium nitride and the first conductive film (Ti
N)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。 Formed by N) film and combining it with the second conductive film and a W film, the first conductive film is formed by tantalum nitride (TaN) film and combining it with the second conductive film and the Al film, the first conductive film is formed of tantalum nitride (TaN) film, the second conductive film by a Cu film.

【0032】次に、フォトリソグラフィ法を用いてレジストからなるマスク109〜113を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 Next, a mask 109 through 113 made from resist using a photolithography method, and a first etching treatment for forming electrodes and wirings. 本実施例では第1のエッチング条件として、ICP(Indu In the present embodiment as a first etching condition, ICP (Indu
ctively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF 4およびCl 2を用い、1Paの圧力でコイル型の電極に500WのRF(1 ctively Coupled Plasma: inductive coupled plasma) etching method using, using CF 4 and Cl 2 as etching gas, RF of 500W to a coiled electrode at a pressure of 1 Pa (1
3.56MHz)電力を投入してプラズマを生成してエッチングを行った。 3.56MHz) to generate plasma power of 150 was etched. 基板側(試料ステージ)にも100WのR R of 100W to the substrate side (sample stage)
F(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 F (13.56 MHz) power of 20 to apply a substantially negative self-bias voltage. CF 4とCl 2を混合したエッチング条件ではW膜およびTaN膜とも同程度にエッチングされる。 In etching conditions using the gas mixture of CF 4 and Cl 2 are etched to the same extent W film and the TaN film. なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させるとよい。 In order to etch the films without leaving any residue on the gate insulating film, and increased the etching time at a rate of about 10 to 20%.

【0033】上記第1のエッチング処理により、基板側に印加するバイアス電圧の効果により第1の導電膜および第2の導電膜の端部がテーパー形状となる。 [0033] By the first etching process, an end portion of the first conductive film and the second conductive film are tapered due to the effect of the bias voltage applied to the substrate side. このテーパー部の角度は15〜45°となる。 The angle of the tapered portion is 15 to 45 °. こうしてW膜およびTaN膜をエッチングして、ゲート電極(A)114 Thus by etching the W film and the TaN film, a gate electrode (A) 114
〜116(第1の導電膜114a〜116aと第2の導電膜114b〜116b)、保持容量線となる117およびソース線となる導電膜118を形成する。 -116 (first conductive film 114a~116a and a second conductive film 114b~116b), a conductive film 118 serving as the 117 and source line to be a storage capacitor line. 119はゲート絶縁膜であり、ゲート電極(A)114〜11 119 denotes a gate insulating film, a gate electrode (A) one hundred fourteen to eleven
6、保持容量線となる117およびソース線となる導電膜118に覆われない領域は20〜50nm程度エッチングされ、薄くなった領域が形成される。 6, not covered with the conductive film 118 serving as the 117 and source line to be the storage capacitor line region is etched about 20 to 50 nm, a thinner area is formed.

【0034】次いで、レジストからなるマスク109〜 [0034] Then, the mask 109 to composed of a resist
113を除去せずに第2のエッチング処理を行う。 113 a second etching process is performed without removing the. エッチング用ガスにCF 4とCl 2とO 2とを用い、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。 Using CF 4, Cl 2 and O 2 as an etching gas, etching is performed by introducing a RF (13.56 MHz) power of 500W to a coiled electrode to generate plasma at a pressure of 1 Pa. 基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。 The substrate side (sample stage) was charged RF (13.56 MHz) power of 20W, to apply a low self bias voltage as compared with the first etching process.

【0035】上記第2のエッチング処理によりW膜を異方性エッチングし、かつ第1の導電膜であるTaN膜がW膜より遅いエッチング速度でわずかにエッチングされ、ゲート電極(B)120〜122(第1の導電膜1 [0035] The second W film is anisotropically etched by an etching treatment, and the TaN film as the first conductive film is slightly etched at a slower etching rate than the W film, the gate electrode (B) 120 to 122 (first conductive film 1
20a〜122aと第2の導電膜120b〜122 20a~122a a second conductive film 120b~122
b)、保持容量線123およびソース線(B)124を形成する。 b), a storage capacitance line 123 and source line (B) 124. (本明細書中で、単にソ−ス線と記載している箇所では、ソース線(B)の形状となったソース線を指している。) (- and in a portion that has been described with scan lines, it refers to a source line in a shape of the source line (B) herein, simply source.)

【0036】次いで、第1のドーピング処理を行う。 [0036] Next, first doping processing. ドーピング処理はイオンドープ法、もしくはイオン注入法でn型を付与する不純物元素をドーピングする。 Doping process to dope the impurity element imparting n-type by ion doping or ion implantation. n型を付与する不純物元素としては周期表の15族に属する元素、典型的にはリン(P)またはヒ素(As)を用いるが、ここではリン(P)を用いた。 Elements belonging to Group 15 of the periodic table as an impurity element imparting n-type, typically uses a phosphorus (P) or arsenic (As), phosphorus (P) is used here. ゲート電極(B)1 The gate electrode (B) 1
20〜122および保持容量線123をマスクとして用い、第1の導電膜120a〜123aのテーパー部下方における半導体層にも不純物が添加されるようにドーピングを行う。 Using 20-122 and storage capacitor line 123 as a mask, doped to an impurity in the semiconductor layer is added in the tapered subordinate side of the first conductive film 120A~123a. これにより、不純物濃度が5×10 17 〜5 Thus, the impurity concentration of 5 × 10 17 to 5
×10 19 atoms/cm 3のn型不純物領域125a〜128 × 10 19 n-type impurity regions of the atoms / cm 3 125a~128
aと、125a〜128aの不純物濃度より若干、不純物濃度が低いn型不純物領域125b〜128bが形成される。 And a, slightly higher than the impurity concentration of 125A~128a, low impurity concentration n-type impurity regions 125b~128b is formed. (図4(A)) (FIG. 4 (A))

【0037】次いで、マスク109〜113を除去した後、新たにレジストからなるマスク129、130を形成して第2のドーピング処理を行う。 [0037] Next, after removing the mask 109 through 113, a second doping process is performed to form a mask 129 made of new resist. マスク129、1 Mask 129,1
30をマスクにして、不純物濃度が1×10 20 〜1×1 30 as a mask, an impurity concentration 1 × 10 20 ~1 × 1
21 atoms/cm 3のn型不純物領域(以下、n型不純物領域(A))131、132が形成される。 0 21 atoms / cm 3 of n-type impurity region (hereinafter, n-type impurity regions (A)) 131 and 132 are formed. このとき、ゲート電極と重ならないn型不純物領域125c、127 In this case, it does not overlap with the gate electrode n-type impurity region 125c, 127
cが確定されるが、この領域のチャネル長方向の長さ1.5μm以上であるとき、オフ電流は低減される。 Although c is determined, when this region is the channel length direction length 1.5μm or more, off-current is reduced.

【0038】ここまでの工程により、nチャネル型TF [0038] By the steps up to this point, n-channel type TF
Tを形成する半導体層102および104には、不純物濃度が1×10 20 〜1×10 21 atoms/cm 3のn型不純物領域(以下、n型不純物領域(A))131および13 The semiconductor layer 102 and 104 to form a T, the impurity concentration 1 × 10 20 ~1 × 10 21 atoms / cm 3 of n-type impurity region (hereinafter, n-type impurity regions (A)) 131 and 13
2、不純物濃度が5×10 17 〜5×10 19 atoms/cm 3のn型不純物領域(以下、n型不純物領域(B))125 2, an impurity concentration of 5 × 10 17 ~5 × 10 19 atoms / cm 3 of n-type impurity region (hereinafter, n-type impurity regions (B)) 125
cおよび127cと、不純物濃度が125cおよび12 And c and 127c, 125c and 12 the impurity concentration
7cの不純物濃度より若干、低くなっているn型不純物領域(以下、n型不純物領域(C)という)125dおよび127dが形成される。 Slightly higher than the impurity concentration of 7c, n-type impurity region is low (hereinafter, referred to as n-type impurity region (C)) 125d and 127d are formed. なお、ここで形成された不純物領域131および132は、nチャネル型TFTのソース領域またはドレイン領域となる。 Here, it formed the impurity regions 131 and 132, a source region or a drain region of the n-channel type TFT. (図4(B)) (FIG. 4 (B))

【0039】また、n型不純物領域(B)125cおよび127cは、nチャネル型TFTのLDD領域として機能する。 Further, n-type impurity regions (B) 125c and 127c function as LDD regions of the n-channel type TFT. また、n型不純物領域(B)125cおよび127cに添加された不純物元素は、後のゲッタリング工程で主に、チャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。 The impurity element added to the n-type impurity regions (B) 125c and 127c are mainly in a later gettering step, the added in order to reduce the nickel concentration in the semiconductor layer to be a channel formation region. そして、レジストからなるマスク129および130を除去した後、新たにレジストからなるマスク133、134を形成して、第3のドーピング処理を行う。 Then, after removing the masks 129 and 130 made of resist, a mask is formed 133 and 134 made of a new resist, a third doping process.

【0040】この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層にp型を付与する不純物元素を添加し、p型不純物領域135〜138を形成する。 [0040] By the third doping processing, an impurity element imparting p-type semiconductor layer to be the active layer of the p-channel TFT, and to form a p-type impurity regions 135-138. ゲート電極(B)121、123をマスクとして用い、p型不純物元素を添加して自己整合的にp型不純物領域135〜138を形成する。 Using the gate electrode (B) 121 and 123 as a mask, by adding a p-type impurity element to form a self-aligned manner p-type impurity regions 135-138. いずれの領域も不純物濃度が2×10 20 〜2×10 21 atoms/cm 3となるようにドーピング処理することにより、pチャネル型T By doping process so that any region impurity concentration becomes 2 × 10 20 ~2 × 10 21 atoms / cm 3, p -channel type T
FTのソース領域およびドレイン領域として機能するためになんら問題は生じない。 There is no problem for functioning as a source region and a drain region of the FT. (図4(C)) (FIG. 4 (C))

【0041】その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。 [0041] Then, the impurity elements used to dope the semiconductor layers a step of activating. この活性化工程は炉を用いる熱アニール法を行う。 This activation step is carried out a thermal annealing method using an oven. 熱アニール法の条件としては、酸素濃度が20ppm以下、好ましくはロータリーポンプおよびメカニカルブースターポンプにより排気を行って0.1Pa以下にまで減圧し酸素濃度を1 The conditions of the thermal annealing method, the oxygen concentration is 20ppm or less, preferably oxygen concentration under reduced pressure to a 0.1Pa or less by performing the exhaust by a rotary pump and a mechanical booster pump 1
0ppm以下(さらに好ましくは2ppm以下)に低減した後、炉内圧力が10000Pa以下を保つよう窒素を流入し、400〜700℃、代表的には500〜600 0ppm following after (more preferably 2ppm or less) was reduced, to flow nitrogen to the furnace pressure is kept below 10000 Pa, 400 to 700 ° C., typically 500 to 600
℃で行えばよく、本実施例では600℃、4時間の加熱処理で活性化処理を行った。 Be performed at ° C. well, 600 ° C. In this embodiment, an activation treatment at a heat treatment for 4 hours was performed. 熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 Other thermal annealing method can be applied laser annealing or rapid thermal annealing (RTA).

【0042】また、ゲート電極の材料として用いたWは酸化により抵抗が高くなってしまう可能性があるため、 Further, since the W used as the gate electrode material is likely to become high resistance by oxidation,
まず排気を行って雰囲気中の酸素濃度を低減し、減圧状態にしてから窒素雰囲気で処理を行ってもよい。 Reducing the oxygen concentration in the atmosphere is first performed exhaust may be performed in a nitrogen atmosphere after the reduced pressure state. 本実施例においては、以下の表1に示す減圧の条件で処理を行った。 In this example, it was treated in vacuum conditions shown in Table 1 below. ロータリーポンプおよびメカニカルブースターポンプにより0.1Pa以下まで炉の排気を行って酸素濃度を低減した後、N 2の流量を5l/minにして炉内圧力を大気圧以下、好ましくは、10000Pa以下(本実施例では、180Pa)に保ち、不純物元素の活性化のための加熱処理を行った。 After reducing the oxygen concentration by performing evacuation of the furnace to 0.1Pa or less by a rotary pump and a mechanical booster pump, the flow rate of N 2 subatmospheric pressure inside the furnace in the 5l / min, preferably, 10000 Pa or less (the in an embodiment, maintaining the 180 Pa), heat treatment was performed for activating the impurity elements. 雰囲気に用いる窒素ガスは含有不純物として、O 2 、CO、CO 2 、CH 4 、H 2およびH As nitrogen gas containing impurities for use in the atmosphere, O 2, CO, CO 2 , CH 4, H 2 and H
2 Oがそれぞれ1ppb以下の純度の高い窒素ガスである。 2 O has a high nitrogen gas having the following purity 1ppb respectively.
なお、比較のために、通常の加熱処理の条件もあわせて記載する。 For comparison, it described also to the conditions of conventional heating treatment.

【0043】さらに、本実施例では図29に示すような装置によって加熱処理を行っているが、処理を行う炉5 [0043] Furthermore, although this embodiment is subjected to heat treatment by the apparatus as shown in FIG. 29, the furnace performs processing 5
の排気側に真空ポンプ(ロータリーポンプ2およびメカニカルブースターポンプ3)を使用しており大気の逆流を防ぐことができるため、より効果的に低酸素雰囲気での加熱処理を行うこと可能である。 It is possible to prevent a and backflow of air by using a vacuum pump (rotary pump 2 and a mechanical booster pump 3) on the exhaust side, it is possible to perform more effectively heat treatment in a low oxygen atmosphere.

【0044】 [0044]

【表1】 [Table 1]

【0045】ここで、図27に加熱処理後の応力の変化を測定した結果を示す。 [0045] Here, a result of measuring the change in stress after the heat treatment in Figure 27. 常圧条件での加熱処理では応力が圧縮側に移行しており、Wが酸化されていることがわかる。 The heat treatment under normal pressure conditions has shifted stress to the compression side, it can be seen that W is oxidized. 逆に、減圧条件での加熱処理を行うと応力は引張側に移行している。 Conversely, stress when subjected to heat treatment in a reduced pressure condition has shifted to the tension side.

【0046】次に、図26に常圧条件(グラフ中に記載)で処理を行った基板および減圧条件で処理を行った基板に対して、シート抵抗の変化を測定した結果を示す。 Next, the results of the substrate that was treated with the substrate and vacuum conditions was treated with (described in the graph) atmospheric conditions, to measure the change in the sheet resistance in Figure 26. 常圧条件で処理を行った基板は処理後にシート抵抗が高くなってしまっている。 Substrate subjected to processing under atmospheric pressure conditions are sheet resistance has become high after processing. これは、炉内雰囲気中に含まれる酸素によりW表面が酸化してしまったことが原因と考えられる。 This, W surface by oxygen contained in the furnace atmosphere is believed to be due and which has been oxidized. 逆に、減圧条件で処理を行った基板は、 Conversely, the substrate was treated under a reduced pressure condition,
処理後にシート抵抗が下がっている。 Sheet resistance is lowered after processing. 表1に示す条件での処理により炉内雰囲気中の酸素濃度を低減することができるため、Wの酸化防止にかなりの効果があると考えられる。 Since the treatment under the conditions shown in Table 1 can be reduced oxygen concentration in the furnace atmosphere, believed to be quite effective in preventing oxidation of the W.

【0047】なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがn型不純物領域(A)(131、132)にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。 [0047] In the present embodiment, simultaneously with the activation process, it is gettered to nickel n-type impurity region used as a catalyst (A) (131,132) upon crystallization, mainly channel forming region the nickel concentration in the semiconductor layer to be reduced. このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 Thus TFT falls off current value having a channel forming region thus formed, high electric field effect mobility because of good crystallinity can be obtained, it is possible to achieve good properties.

【0048】本活性化処理は、低濃度の酸素雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。 [0048] This activation process is to be done in an oxygen atmosphere of a low concentration, it is possible to perform the activation process before forming the inorganic interlayer insulating film. ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜) However, in the case where a wiring material used is weak to heat, (insulating film, for example, a silicon nitride film composed mainly of silicon) inorganic interlayer insulating film for protecting the wiring and the like
を形成した後で活性化処理を行うことが好ましい。 It is preferable to perform activation processing after forming the.

【0049】活性化工程後、ソース線に沿うようにかつ接して補助配線140を形成する。 [0049] After the activation step, to form a and in contact with the auxiliary wire 140 along the source line. 補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばAl、Cu、Agのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。 Auxiliary line, a conductive film made of a material having a small resistivity than the conductive film forming the gate electrode, made for example Al, Cu, a conductive film made of any of the elements Ag, or a conductive film made of an alloy containing the element, . また、この抵抗率の小さい導電膜からなる配線(配線(A)とする)を保護するために、Ta、W、 Further, in order to protect the resistance consists of a small conductive film having a wiring (a wiring (A)), Ta, W,
Ti、Mo、Cr、NdもしくはNbのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線(B)を配線(A)上に形成してもよい。 Ti, Mo, Cr, Nd, or a conductive film made of any of the elements Nb, conductive film made of an alloy mainly containing the element or the element made of a conductive film made of a compound consisting mainly of wire, (B ) may be formed on the wiring (a) a. 以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。 As described above, the auxiliary wiring made of a low resistance material by providing in contact with and along the source line, it is possible to suppress the resistance of the entire source line. (図5(A))なお、図11におけるA−A'線での断面図は、図5 (FIG. 5 (A)) The sectional view of line A-A 'in FIG. 11, FIG. 5
(B)で示す。 It is shown in (B).

【0050】次いで、全面を覆う無機層間絶縁膜141 [0050] Next, an inorganic interlayer insulating film covering the entire surface 141
を形成する。 To form. この無機層間絶縁膜646は、プラズマC The inorganic interlayer insulating film 646, plasma C
VD法またはスパッタ法を用いて、厚さ100〜200 With VD method or the sputtering method, 100-200 thickness
nmとしてシリコンを含む絶縁膜から形成される。 It is formed from an insulating film containing silicon as nm. (図5(C))なお、図11におけるA−A'線での断面図は、図5(D)で示す。 (FIG. 5 (C)) The sectional view of line A-A 'in FIG. 11 graphically shows 5 (D).

【0051】無機層間絶縁膜141を形成した後、窒素雰囲気中で410℃、1時間の熱処理を行った。 [0051] After forming the inorganic interlayer insulating film 141, 410 ° C. in a nitrogen atmosphere, heat treatment was performed for 1 hour. なお、 It should be noted that,
水素を含む窒素雰囲気下で加熱処理を行ってもよい。 Heat treatment in a nitrogen atmosphere containing hydrogen may be performed. この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by hydrogen contained in the interlayer insulating film. 水素化の他の手段として、水素雰囲気下におけるファーネスアニール、もしくはプラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation (using hydrogen excited by plasma) furnace annealing or plasma hydrogenation in a hydrogen atmosphere may be performed.

【0052】また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。 [0052] In the case of using a laser annealing method as the activation process, after the above hydrogenation, it is preferable to irradiate laser light such as excimer laser or YAG laser. それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。 A step of activating the impurity elements added in the respective semiconductor layers.

【0053】次いで、無機層間絶縁膜141上に有機樹脂材料からなる有機層間絶縁膜142を形成する。 [0053] Then, an organic interlayer insulating film 142 made of an organic resin material on the inorganic interlayer insulating film 141. 本実施例では、アクリル樹脂を用いた。 In this embodiment, an acrylic resin. 次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。 Then, patterning is performed to form contact holes reaching the respective impurity regions.

【0054】その後、透明導電膜を80〜120nmの厚さで形成し、パターニングすることにより画素電極15 [0054] Then, the pixel electrode 15 by a transparent conductive film is formed to a thickness of 80 to 120 nm, is patterned
0を形成する。 To form a 0. 透明導電膜には、酸化インジウム・スズ(ITO)、酸化インジウム酸化亜鉛合金(In 2 O 3 -ZnO)、 The transparent conductive film, indium tin oxide (ITO), indium zinc oxide alloy (In 2 O 3 -ZnO),
酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)を好適に用いることができる。 Zinc oxide (ZnO) is also suitable material, further zinc oxide added with gallium (Ga) in order to increase the transmittance of visible light and conductivity (ZnO: Ga) can be preferably used.

【0055】次いで、不純物領域を電気的に接続する配線156〜162を形成する。 [0055] Subsequently, a wiring 156 to 162 for electrically connecting the impurity region. なお、これらの配線は、 It should be noted that these wires,
膜厚50nmのTi膜と膜厚500nmの合金膜(AlとT An alloy film of Ti film and the thickness 500nm of thickness 50 nm (Al and T
iとの合金膜)との積層膜をパターニングして形成する。 Patterning the laminated film of an alloy film) with i formed. 配線159は不純物領域132とソース線124とを電気的に接続している。 Wiring 159 is electrically connected to the source line 124 impurity region 132. (図5) (Figure 5)

【0056】なお、本実施例では、n型不純物領域(A)132とソース線124とを直接接続するようにコンタクトホールを形成し配線を設けたが、n型不純物領域(A)132と補助配線140とを直接接続するように配線159を設けたり、n型不純物領域(A)13 [0056] In the present embodiment, it is provided with the forming wire the contact hole so as to connect the n-type impurity regions (A) 132 and the source line 124 directly, and n-type impurity regions (A) 132 Auxiliary the wiring 159 may be provided so as to connect the wiring 140 directly, n-type impurity regions (a) 13
2、補助配線140およびソース線124を直接接続するように配線159を設けたりしてもよい。 2, the wiring 159 may be or provided so as to connect the auxiliary wiring 140 and the source line 124 directly.

【0057】本実施例では、画素電極として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。 [0057] In this embodiment, as the pixel electrode, an example of using a transparent conductive film, by forming the pixel electrode by using a conductive material having reflectivity, making a reflective display device can. その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、AlまたはAgを主成分とする膜、またはそれらの積層膜の反射性の優れた材料を用いることが望ましい。 In that case, the electrode can be simultaneously forming a pixel electrode in the process of making, as the material of the pixel electrodes, the use of material having superior reflectivity film or the laminate film, composed mainly of Al or Ag desirable.

【0058】以上のようにして、nチャネル型TFT2 [0058] As described above, n-channel TFT2
01およびpチャネル型TFT202を有する駆動回路206と、画素TFT203および保持容量204とを有する画素部207を同一基板上に形成することができる。 01 and a drive circuit 206 having a p-channel type TFT 202, a pixel portion 207 having a pixel TFT203 and a storage capacitor 204 can be formed on the same substrate. 本明細書中では、このような基板を便宜上、アクティブマトリクス基板と呼ぶ。 In the present specification, such a substrate for convenience, referred to as an active matrix substrate.

【0059】本実施例で形成されたnチャネル型TFT [0059] n-channel type TFT formed in this embodiment
の半導体層において、n型不純物領域(B)およびn型不純物領域(C)の幅をそれぞれW1、W2とすると、 In the semiconductor layer, when n-type impurity regions (B) and the n-type impurity region width (C) and each W1, W2,
W1は、0.5〜1.5μm、W2は、1.0〜3.0 W1 is, 0.5~1.5μm, W2 is, 1.0 to 3.0
μmの幅となるように形成することができる。 It can be formed to have a width of [mu] m. なお、W In addition, W
1+W2が1.5〜4.5μm(好ましくは2.0〜 1 + W2 is 1.5-4.5 (preferably 2.0 to
3.0μm)となるようにレジストからなるマスク12 Mask 12 made of resist as a 3.0 [mu] m)
9、130を形成すればよい。 9,130 ​​may be formed. 本実施例で示した作製工程によれば、n型不純物領域(B)およびn型不純物領域(C)の幅を長く形成することができるため、オフ電流を下げるのに有効である。 According to manufacturing steps shown in this embodiment, it is possible to increase forming the width of the n-type impurity regions (B) and the n-type impurity region (C), it is effective in reducing the off current.

【0060】(実施例2)本実施例では、実施例1で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。 [0060] Example 2 In this example, the active matrix substrate manufactured in Embodiment 1, a process of manufacturing an active matrix liquid crystal display device as follows. 説明には図7を用いる。 The description is made with reference to FIG 7. なお、図2の上面図におけるA−A'線に対する断面図(ソース線)は、図7 The cross-sectional view for line A-A 'in the top view of FIG. 2 (source line), Fig. 7
(B)に、図2のB−B'線に対する断面図(画素TF (B), the cross-sectional view for line B-B 'in FIG. 2 (pixels TF
T)は図7のB−B'線の領域、図2のC−C'線に対する断面図(保持容量)は図7のC−C'線の領域を示す。 T) is' region of the line, C-C in FIG. 2 'B-B of FIG. 7 a cross-sectional view for lines (storage capacitor) indicates the area of ​​the line C-C' of FIG.

【0061】まず、実施例1に従い、図6の状態のアクティブマトリクス基板を得た後、図6のアクティブマトリクス基板上に配向膜180を形成しラビング処理を行う。 [0061] First, according to Example 1, after obtaining an active matrix substrate in the state of FIG. 6, it performs a rubbing processing the orientation films 180 on the active matrix substrate of FIG. なお、本実施例では配向膜180を形成する前に、 Incidentally, before forming the orientation film 180 in this embodiment,
アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。 A columnar spacer for maintaining a distance between substrates by patterning an organic resin film such as an acrylic resin film is formed at a desired position. また、柱状のスペーサに代えて、 Further, instead of the columnar spacer,
球状のスペーサを基板全面に散布してもよい。 Spherical spacers may be scattered on the entire surface of the substrate.

【0062】次いで、対向基板181を用意する。 [0062] Then, a counter substrate is prepared 181. この対向基板には、着色層186、遮光層187が各画素に対応して配置されたカラーフィルタが設けられている。 The counter substrate, a color filter is provided with a colored layer 186, the light-shielding layer 187 are arranged corresponding to each pixel.
また、駆動回路の部分にも遮光層189を設けた。 Also, providing the light shielding layer 189 in the portion of the drive circuit. このカラーフィルタと遮光層189とを覆う平坦化膜188 Planarization layer 188 for covering this color filter and the light-shielding layer 189
を設けた。 The provided. 次いで、平坦化膜188上に透明導電膜からなる対向電極182を画素部に形成し、対向基板の全面に配向膜183を形成し、ラビング処理を施した。 Then, an opposing electrode 182 made of a transparent conductive film on the planarizing film 188 is formed in the pixel portion, an orientation film 183 is formed on the entire surface of the opposing substrate, a rubbing-treated.

【0063】そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材184 [0063] Then, a sealing material and the active matrix substrate and a counter substrate on which the pixel portion and the driver circuit are formed 184
で貼り合わせる。 Bonded with. シール材184にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。 The sealant 184 is mixed with filler, and the two substrates are joined while maintaining a uniform gap by this filler and the columnar spacers. その後、 after that,
両基板の間に液晶材料185を注入し、封止剤(図示せず)によって完全に封止する。 Injecting a liquid crystal material 185 between the substrates, and completely sealed by a sealant (not shown). 液晶材料185には公知の液晶材料を用いれば良い。 It may be a known liquid crystal material in the liquid crystal material 185. このようにして図7に示すアクティブマトリクス型液晶表示装置が完成する。 The active matrix liquid crystal display device shown in FIG. 7 is thus completed. そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。 Then, if necessary, to divide the active matrix substrate or the counter substrate into a desired shape. さらに、公知の技術を用いて偏光板等を適宜設けた。 Furthermore, providing the polarizing plate or the like as appropriate using known techniques. そして、公知の技術を用いてFPCを貼りつけた。 And, I pasted the FPC by using a known technique.

【0064】こうして得られた液晶表示パネルの構成を図8の上面図を用いて説明する。 [0064] The configuration of the liquid crystal display panel obtained in this way will be described with reference to the top view of FIG. なお、図7と対応する部分には同じ符号を用いた。 Incidentally, parts corresponding to those in FIG. 7 with the same reference numerals.

【0065】図8(A)で示す上面図は、画素部、駆動回路、FPC(フレキシブルプリント配線板:Flexible [0065] top view in FIG. 8 (A) is a pixel portion, driving circuit, FPC (flexible printed circuit board: Flexible
Printed Circuit)を貼り付ける外部入力端子210、 An external input terminal 210 to paste the Printed Circuit),
外部入力端子と各回路の入力部までを接続する配線21 Wiring connecting the external input terminal to the input portion of each circuit 21
1などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板181とがシール材184を介して貼り合わされている。 An active matrix substrate 1 and the like are formed, a counter substrate 181 are bonded to each other with a sealing member 184 such as a color filter is provided.

【0066】ゲート線側駆動回路206aと重なるように対向基板側に遮光層189aが設けられ、ソース線側駆動回路206bと重なるように対向基板側に遮光層1 [0066] the light-shielding layer 189a on the counter substrate side so as to overlap with the gate line driver circuit 206a is provided, the light-shielding layer on the counter substrate side so as to overlap with the source line driver circuit 206 b 1
89bが形成されている。 89b is formed. また、画素部207上の対向基板側に設けられたカラーフィルタ212は遮光層と、 The color filter 212 provided on the counter substrate side on the pixel portion 207 and the light-shielding layer,
赤色(R)、緑色(G)、青色(B)の各色の着色層とが各画素に対応して設けられている。 Red (R), green (G), and the respective colors of the colored layers blue (B) are provided corresponding to each pixel. 実際に表示する際には、赤色(R)の着色層、緑色(G)の着色層、青色(B)の着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。 In actual display, colored layers of red (R), colored layers of green (G), forms a color display in three colors of colored layers blue (B), the sequence of the respective colors of the colored layer and any thing.

【0067】ここでは、カラー化を図るためにカラーフィルタ212を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。 [0067] Here, is provided with the color filter 212 on the counter substrate in order to achieve colored is not particularly limited, making the active matrix substrate, a color filter may be formed on the active matrix substrate.

【0068】また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。 [0068] Further, between the adjacent pixels in the color filter is provided with a light shielding layer, which shields the portions other than the display region. また、ここでは、駆動回路を覆う領域にも遮光層189a、189bを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電気器具の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。 Further, here, the light blocking layer 189a in a region covering the driving circuit, are provided to 189b, the region covering the driving circuit, when incorporating a liquid crystal display device as a display unit of the appliance after, to cover with a cover, in particular it may not be provided a light-shielding layer. また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。 Further, when manufacturing the active matrix substrate may be formed a light shielding layer on the active matrix substrate.

【0069】また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所(各画素電極の間隙)や、駆動回路を遮光してもよい。 [0069] Further, without providing the light shielding layer, between the counter substrate and the counter electrode, a colored layer forming the color filter appropriately arranged so as to shield a plurality of layers superposed laminate, other than the display area portions ( gap) and the pixel electrode may be shielded drive circuit.

【0070】また、外部入力端子にはベースフィルム2 [0070] In addition, the base film 2 to the external input terminal
13と配線214から成るFPCが異方性導電性樹脂2 13 that the FPC composed of wires 214 anisotropic conductive resin 2
15で貼り合わされている。 They are bonded to each other at 15. さらに補強板で機械的強度を高めている。 To enhance the mechanical strength further reinforcing plate.

【0071】図8(B)は図8(A)で示す外部入力端子207のe−e'線に対する断面図を示している。 [0071] FIG. 8 (B) shows a cross-sectional view for e-e 'line of the external input terminal 207 shown in FIG. 8 (A). 2
17は、画素電極156を形成するために成膜した導電膜からなる配線である。 17 is a wiring made of a conductive film formed in order to form a pixel electrode 156. 導電性粒子216の外径は配線217のピッチよりも小さいので、接着剤215中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するFPC側の配線と電気的な接続を形成することができる。 Since the outer diameter of the conductive particles 216 is smaller than the pitch of the wiring 217, the corresponding FPC side wiring and electrical connection without shorting the amount of dispersion and the appropriate one with adjacent wires in the adhesive 215 it can be formed.

【0072】以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。 [0072] The liquid crystal display panel manufactured as described above can be used as a display portion of various electric appliances.

【0073】(実施例3)実施例1の図5(A)で示す活性化工程終了後、補助配線301(配線(A)301 [0073] After (Example 3) activation step is completed shown in FIG. 5 of Example 1 (A), the auxiliary wiring 301 (the wiring (A) 301
aおよび配線(B)301bからなる)を形成する。 Forming the a and wiring (B) consisting 301b).
(図9(B))配線(A)は、抵抗率の小さいAl、C (FIG. 9 (B)) wire (A) is less Al resistivity, C
u、Agのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。 u, the conductive film made of any one of the elements Ag, or formed of a conductive film made of an alloy containing the element. また配線(B)は、無機層間絶縁膜および有機層間絶縁膜にコンタクトホールを形成する際に、配線(A)をエッチング液から保護する、半導体層および補助配線を接続するゲート線と同一の面上に形成される配線と配線(A) The wire (B), when forming a contact hole in the inorganic interlayer insulating film and an organic interlayer insulating film, wiring (A) to protect from the etching solution, the same plane as the gate line connecting the semiconductor layer and the auxiliary wiring wiring and wiring to be formed on (a)
が接触して電気的な腐食が起こるのを防ぐ、という、 There prevent electrical corrosion in contact occurs, that,
の目的で形成される。 It is formed for the purpose of. 配線(B)は、Ta、W、T Wiring (B) is, Ta, W, T
i、Mo、Cr、NdもしくはNbのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。 i, Mo, Cr, conductive film made of any of the elements Nd or Nb, formed of a conductive film made of a compound mainly composed of the conductive film or the element made of an alloy containing the element as its main component. 配線(A)、配線(B)を形成するそれぞれの導電膜を形成しエッチングして、ソース配線全面に沿うようにかつ接するような補助配線301を形成する。 Wires (A), the wiring (B) to form a respective conductive film etching to form a to form the auxiliary wiring 301 in contact and along the source wirings entire surface.

【0074】次いで、補助配線301、ゲート電極(第1の導電膜140および第2の導電膜126)を覆うようにして、無機層間絶縁膜302を形成し、水素を約3 [0074] Then, the auxiliary wiring 301, so as to cover the gate electrode (first conductive film 140 and the second conductive film 126), to form an inorganic interlayer insulating film 302, about 3 hydrogen
%含む窒素雰囲気中で410℃、1時間の加熱処理して、半導体層を水素化する工程を行う。 410 ° C. in a nitrogen atmosphere containing%, and heat treatment of 1 hour, a step of hydrogenating the semiconductor layers. 水素化の工程後、その上に有機層間絶縁膜303を形成する。 After the hydrogenation step, to form an organic interlayer insulating film 303 is formed thereon. (図9 (Figure 9
(C)) 無機層間絶縁膜302としては、酸化窒化シリコン膜、 (C)) as the inorganic interlayer insulating film 302, a silicon oxynitride film,
または窒化シリコン膜を用いればよく、有機層間絶縁膜303としては、アクリル樹脂膜を用いた。 Or it may be used a silicon nitride film, the organic interlayer insulating film 303, using an acrylic resin film.

【0075】その後、各不純物領域および配線(B)3 [0075] Thereafter, the impurity regions and the wiring (B) 3
01bに達するコンタクトホールを形成する。 Forming a contact hole reaching the 01b. 次いで、 Then,
実施例1の図6に示す工程に沿って画素電極150を形成した後、ゲート線164、配線156〜162を形成し、アクティブマトリクス基板が完成する。 After forming the pixel electrode 150 along the process shown in FIG. 6 of the first embodiment, the gate line 164, to form the wiring 156 to 162, the active matrix substrate is completed. (図10、 (Figure 10,
図11)なお、配線159は、補助配線301および不純物領域132を電気的に接続しており、かつ配線15 11) The wiring 159 is electrically connected to auxiliary wiring 301 and the impurity regions 132, and the wiring 15
9は補助配線301および不純物領域132に直接接して設けられている。 9 is provided in contact directly to the auxiliary wiring 301 and the impurity regions 132.

【0076】本実施例で完成したアクティブマトリクス基板は、実施例2と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。 [0076] The active matrix substrate completed in the present embodiment, it is possible to manufacture the active matrix liquid crystal display device in combination with the second embodiment.

【0077】(実施例4)実施例1の図4(C)の工程まで行ったら、無機層間絶縁膜401を形成する。 [0077] After performing until the process of FIG. 4 (Example 4) Example 1 (C), to form an inorganic interlayer insulating film 401. この無機層間絶縁膜401としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。 As the inorganic interlayer insulating film 401 by a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a thickness of 100 to 200 nm. 本実施例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。 In this embodiment, a silicon oxynitride film having a film thickness of 150nm by plasma CVD. 酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Not limited to the silicon oxynitride film may be used other insulating films containing silicon as a single layer or a laminate structure.

【0078】次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。 [0078] Then, the impurity elements used to dope the semiconductor layers a step of activating. (図12 (Fig. 12
(A))この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。 (A)) The activation process is performed by a thermal annealing method using an annealing furnace. 熱アニール法としては、酸素濃度が20ppm以下、好ましくはロータリーポンプおよびメカニカルブースターポンプにより0.1Pa以下まで排気を行って酸素濃度が10ppm以下にし、減圧状態(大気圧以下、好ましくは10000Pa以下)の窒素雰囲気で400〜700℃、代表的には500〜60 The thermal annealing method, the oxygen concentration is 20ppm or less, preferably oxygen concentration to 10ppm or less performed evacuated to 0.1Pa or less by a rotary pump and a mechanical booster pump, a reduced pressure (below atmospheric pressure, preferably 10000Pa less) 400~700 ℃ in a nitrogen atmosphere, typically 500-60
0℃で行えばよく、本実施例では600℃、4時間の加熱処理で活性化処理を行う。 It may be carried out at 0 ° C., 600 ° C. In this embodiment, the activation treatment with heat for 4 hours.

【0079】なお、活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。 [0079] Incidentally, at the same time as the activation process, nickel used as a catalyst during crystallization is gettered into the impurity regions containing a high concentration of phosphorus, mainly nickel concentration in the semiconductor layer is reduced to be a channel formation region It is. このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 Thus TFT falls off current value having a channel forming region thus formed, high electric field effect mobility because of good crystallinity can be obtained, it is possible to achieve good properties.

【0080】さらに、半導体層を水素化するために、窒素雰囲気中で410℃、1時間の加熱処理を行った。 [0080] Further, in order to hydrogenate the semiconductor layer, 410 ° C. in a nitrogen atmosphere, heat treatment was carried out for one hour. なお、水素を含む雰囲気下で加熱処理を行ってもよい。 Note that heat treatment may be performed in an atmosphere containing hydrogen. 次いで、無機層間絶縁膜401上に配線(A)、配線(B)を形成するそれぞれの導電膜を形成し、エッチングして、無機層間絶縁膜401を介してソース配線に沿うように補助配線402(配線(A)402a、配線(B)402b)を成膜する。 Then, the wiring on the inorganic interlayer insulating film 401 (A), forming a respective conductive film to form wiring (B), is etched, the auxiliary wiring along the source wiring through the inorganic interlayer insulating film 401 402 depositing (wiring (a) 402a, the wiring (B) 402b) a. (図12(B))配線(A)は、抵抗率の小さいAl、Cu、Agのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。 (FIG. 12 (B)) wire (A) is less Al resistivity, Cu, a conductive film made of any one of the elements Ag, or formed of a conductive film made of an alloy containing the element. 配線(B)は、Ta、W、Ti、 Wiring (B) is, Ta, W, Ti,
Mo、Cr、NdもしくはNbのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜または前記元素を主成分とする化合物からなる導電膜からなる。 Mo, Cr, conductive film made of any of the elements Nd or Nb, formed of a conductive film made of a compound mainly composed of the conductive film or the element made of an alloy containing the element as its main component.

【0081】次いで、補助配線402を覆うように有機絶縁物材料から成る有機層間絶縁膜403を形成する。 [0081] Then, an organic interlayer insulating film 403 made of an organic insulating material so as to cover the auxiliary wiring 402.
本実施例では膜厚1.6μmのアクリル樹脂膜を形成した。 To form an acrylic resin film with a thickness of 1.6μm in this embodiment. 次いで、各不純物領域ソース線205、および補助配線402(配線(B)402b)に達するコンタクトホールを形成するためのパターニングを行う(図1 Then, patterning is performed to form contact holes reaching the respective impurity regions source line 205, and the auxiliary wiring 402 (the wiring (B) 402b) (Figure 1
3)。 3).

【0082】本実施例では、無機層間絶縁膜401の下に、ソース線205が形成されており、無機層間絶縁膜401を介してソース線205に沿うように補助配線4 [0082] In the present embodiment, under the inorganic interlayer insulating film 401, the source line 205 is formed, the auxiliary wiring along the source line 205 via the inorganic interlayer insulating film 401 4
02を形成しているが、ソース配線205を形成せず、 To form a 02, but without forming a source wiring 205,
無機層間絶縁膜401上に(ゲート電極と同一の面上に)補助配線402を形成して低抵抗の配線を実現することもできる。 Inorganic (the gate electrode on the same plane) the interlayer insulating film 401 on may be formed an auxiliary wiring 402 to realize the interconnection of low resistance.

【0083】その後、各不純物領域および配線(B)3 [0083] Thereafter, the impurity regions and the wiring (B) 3
01bに達するコンタクトホールを形成する。 Forming a contact hole reaching the 01b. 次いで、 Then,
実施例1の図6に示した工程から後の工程にしたがって、画素電極150、ゲート線164、配線156〜1 According step after the step shown in FIG. 6 of the first embodiment, the pixel electrode 150, the gate line 164, the wiring 156-1
62を形成し、アクティブマトリクス基板を作製することができる。 62 is formed, it is possible to manufacturing the active matrix substrate. 配線159は、ソース線205、補助配線402、および不純物領域132を電気的に接続しており、かつ配線159は、ソース線205および補助配線402に直接接するように設けられている。 Wiring 159, the source line 205, electrically connects the auxiliary wiring 402 and the impurity regions 132, and the wiring 159 are provided so as to be in direct contact with the source line 205 and the auxiliary wiring 402. (図13) (Figure 13)

【0084】以上の様にして、nチャネル型TFT20 [0084] In the above manner, n-channel type TFT20
1及びpチャネル型TFT202を有する駆動回路20 Driving circuit 20 having a 1 and a p-channel TFT202
6と、画素TFT203及び保持容量204とを有する画素部207を同一基板上に形成することができる。 6, the pixel portion 207 having a pixel TFT203 and a storage capacitor 204 can be formed on the same substrate.
(図14) (Figure 14)

【0085】本実施例は、実施例2と組み合わせて、アクティブマトリクス型液晶表示装置を形成することが可能である。 [0085] This example, in conjunction with Example 2, it is possible to form an active matrix type liquid crystal display device.

【0086】(実施例5)本実施例では、求められる特性によってTFTを作りわける方法について説明する。 [0086] Example 5 In the present embodiment, a method of separately formed TFT by properties sought will be described.
なお、実施例1と同一の工程については同一の符号を用いる。 Incidentally, the same reference numerals are given to the same steps as in Example 1.

【0087】実施例1の工程に従い、基板100上に下地膜101およびアモルファスシリコン膜を形成し、結晶化の工程を行って島状の半導体層を得る。 [0087] In accordance with the procedure of Example 1, a base film 101 and the amorphous silicon film formed on the substrate 100 to obtain an island-shaped semiconductor layer by performing a crystallization process. 次に、島状半導体層502〜506をゲート絶縁膜507で覆う。 Next, cover the island-shaped semiconductor layer 502-506 in the gate insulating film 507.
ゲート絶縁膜507はプラズマCVD法やスパッタ法で形成する。 The gate insulating film 507 is formed by plasma CVD or sputtering. 厚さは、40〜150nmとし、シリコンを含む絶縁膜から形成する。 Thickness, and 40 to 150 nm, formed from an insulating film containing silicon. もちろん、このゲート絶縁膜507は、シリコンを含む絶縁膜を単層または積層にして用いることができる。 Of course, the gate insulating film 507 may be used by an insulating film containing silicon to a single layer or stacked layers.

【0088】ゲート絶縁膜507上に膜厚20〜100 [0088] The film thickness on the gate insulating film 507 20-100
nmの導電膜(A)508および膜厚100〜400n nm of the conductive film (A) 508 and the film thickness 100~400n
mの導電膜(B)509を形成する。 Forming a conductive film (B) 509 of the m. 導電膜(A)および導電膜(B)は、Ta、W、Ti、Mo、Al、Cu The conductive film (A) and the conductive film (B) is, Ta, W, Ti, Mo, Al, Cu
から選ばれた元素、またはこれらの元素を主成分とする合金材料もしくは化合物材料から形成する。 Element selected from, or formed from an alloy material or a compound material mainly containing these elements. また、リン(P)等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus (P). なお、本実施形態では、導電膜(A)508としてTaN、導電膜(B)509としてWを用いた。 In the present embodiment, using W as the conductive film (A) 508 TaN, as the conductive film (B) 509. (図20(B)) (FIG. 20 (B))

【0089】次に、フォトリソグラフィー法を用いてレジストからなるマスク510〜516を形成し、ゲート電極および容量配線を形成するための第1のエッチング処理を行う。 [0089] Next, a mask 510-516 made of resist by photolithography, and a first etching treatment for forming gate electrodes and the capacitor wiring. 本実施例では、ICP(Inductively Coup In this embodiment, ICP (Inductively Coup
led Plasma:誘導結合型プラズマ)エッチング法を用い、エッチングガスにCF 4 、Cl 2およびO 2を用い、 of led Plasma: using inductively coupled plasma) etching method, using CF 4, Cl 2 and O 2 as etching gas,
それぞれのガス流量比を25/25/10(SCCM)とし、1Paの圧力でコイル型の電極に500WのRF(1 The gas flow rate is set to 25/25/10 (SCCM), RF of 500W to a coiled electrode at a pressure of 1 Pa (1
3.56MHz)電力を投入してプラズマを生成してエッチングを行う。 3.56MHz) with power of 150 to generate a plasma etching is performed. 基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 150W to the substrate side (sample stage) to substantially apply a negative self-bias voltage.

【0090】この後、レジストからなるマスク510〜 [0090] After this, composed of a resist mask 510 to
516を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF 4およびCl 2を用い、それぞれのガス流量比を30/30(SCCM)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行う。 Changing 516 without removing the second etching condition, using CF 4 and Cl 2 as etching gas, setting the gas flow rate ratio thereof to 30/30 (SCCM), 500 W to a coiled electrode at a pressure of 1Pa performing etching for about 30 seconds and then the RF (13.56 MHz) power input generate plasma. 基板側(試料ステージ)にも20WのRF(1 RF of 20W to the substrate side (sample stage) (1
3.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 3.56MHz) power of 20 to apply a substantially negative self-bias voltage. CF 4およびCl 2を混合した第2のエッチング条件では、W膜およびTaN膜が同程度にエッチングされ、第1の形状のゲート電極および配線51 CF 4 and the second etching conditions using the gas mixture of Cl 2, W film and the TaN film are etched to the same degree, the first gate electrode and the wiring shape 51
7〜523が形成される。 7-523 is formed.

【0091】レジストからなるマスク510〜516を除去せずに第1のドーピング処理を行う。 [0091] A first doping process is performed without removing the masks 510 to 516 made of resist. 半導体層50 Semiconductor layer 50
2〜506に、n型を付与する不純物元素(以下、n型不純物元素という)を添加する。 To 2-506, an impurity element imparting n-type (hereinafter, referred to as n-type impurity element) is added. ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。 The doping process may be performed by ion doping or ion implantation. n
型不純物元素としては、周期律表の第15族に属する元素、典型的にはリン(P)またはヒ素(As)といった元素を用いる。 The type impurity element, an element belonging to group 15 of the periodic table, typically using elements such as phosphorus (P) or arsenic (As). この場合、第1の形状のゲート電極および容量配線517〜521がマスクとなって自己整合的にn型不純物濃度が1×10 20 〜1×10 21 atoms/cm 3 In this case, a self-aligned manner n-type impurity concentration gate electrode and the capacitor wiring 517 to 521 becomes the mask of the first shape 1 × 10 20 ~1 × 10 21 atoms / cm 3
のn型不純物領域(n + )524a〜524eが形成される。 The n-type impurity regions (n +) 524a~524e is formed. (図20(C)) (FIG. 20 (C))

【0092】次に、レジストからなるマスク510〜5 [0092] Next, mask 510-5 composed of a resist
16をそのままに第2のエッチング処理を行う。 16 intact a second etching process is performed. エッチングガスにCF 4 、Cl 2およびO 2を用い、それぞれのガス流量比を20/20/20(SCCM)とし、1.0Pa Using CF 4, Cl 2 and O 2 as etching gas, setting the gas flow rate ratio thereof to 20/20/20 (SCCM), 1.0 Pa
の圧力でコイル型の電極に500WのRF(13.56 RF of 500W to a coiled electrode at a pressure (13.56
MHz)電力を投入してプラズマを生成してエッチングを行う。 MHz) with power of 150 to generate a plasma etching is performed. 基板側(試料ステージ)には、20WのRF(1 The substrate side (sample stage), RF of 20W (1
3.56MHz)電力を投入して約80秒のエッチング処理を行う。 3.56MHz) performing an etching treatment of about 80 seconds power of 20. これにより第2の形状のゲート電極および配線525〜531が形成される。 Thus the gate electrode and the wiring 525 to 531 of the second shape is formed.

【0093】次いで、レジストからなるマスク510〜 [0093] Then, the mask 510 to composed of a resist
516をそのままに、第2の形状のゲート電極および容量配線525〜529をマスクとして用い、第2の形状の導電層(A)(TaN膜)の下部にもn型不純物元素が添加されるように第2のドーピング処理を行う。 516 intact, using the gate electrode and the capacitor wiring 525 to 529 of the second shape as a mask, so that n-type impurity element to the lower portion of the conductive layer of the second shape (A) (TaN film) is added a second doping process is performed. この処理により、n型不純物領域(n + )よりチャネル形成領域側にn型不純物元素濃度が1×10 18 〜1×10 19 This process, n-type impurity element concentration in the channel forming region side from the n-type impurity regions (n +) is 1 × 10 18 ~1 × 10 19
atoms/cm 3のn型不純物領域(n - )532a〜532e n-type impurity regions of the atoms / cm 3 (n -) 532a~532e
が形成される。 There is formed. (図21(A)) (Fig. 21 (A))

【0094】次いで、レジストからなるマスク510〜 [0094] Then, the mask 510 to composed of a resist
516を除去し、後のnチャネル型TFTおよび後の画素TFTを覆うレジストからなるマスク533、534 516 is removed, of a resist to cover the n-channel type TFT and after the pixel TFT after mask 533
を形成し、第3のドーピング処理を行う。 Forming a, a third doping process. 後の第1のp The first p-after
チャネル型TFTおよび後の第2のpチャネル型TFT Channel type TFT and after the second p-channel type TFT
の半導体層に第2の形状のゲート電極526、527、 A second gate electrode of the shape 526 in the semiconductor layer,
容量配線529をマスクにしてp型不純物元素を添加して、自己整合的にp型不純物領域(p + )535a〜5 And a p-type impurity element is added to the capacitor wiring 529 as a mask, self-aligned manner p-type impurity region (p +) 535a~5
35cおよびp型不純物領域(p - )535d〜535 35c and the p-type impurity region (p -) 535d~535
fを形成する。 To form a f. 本実施例では、p型不純物領域はジボラン(B 26 )を用いたイオンドープ法で形成する。 In this embodiment, p-type impurity regions are formed by ion doping using diborane (B 2 H 6). あらかじめ、pチャネル型TFTの半導体層には、n型不純物元素が添加されているが、第3のドーピング処理の際に添加されるp型不純物元素の濃度の方が高くなるようにドーピング処理することにより、後のpチャネル型T Advance, the semiconductor layer of the p-channel TFT, and is n-type impurity element is added, doping process so it is higher the concentration of the p-type impurity element added in the third doping treatment by, p-channel post-T
FTのソース領域およびドレイン領域として機能するために何ら問題は生じない。 There is no problem for functioning as a source region and a drain region of the FT. なお、本明細書において、後のnチャネル型TFTとは、作製工程中にあり完成後にnチャネル型TFTとして機能するTFTのことを指す。 In the present specification, the n-channel type TFT later, it refers to a TFT that functions as an n-channel type TFT after completion located in the manufacturing process. いずれのTFTにも適応する。 To adapt to any of the TFT. (図21(B)) (FIG. 21 (B))

【0095】次いで、レジストからなるマスク536、 [0095] Then, the mask 536 composed of a resist,
537で駆動回路のnチャネル型TFTおよび第1のp n-channel type TFT and the first p of the drive circuit 537
チャネル型TFTを覆い、第3のエッチング処理を行う。 Covering the channel type TFT, and a third etching process is performed. エッチングガスには、Cl 2を用い、ガスの流量は80(SCCM)とし、1.2Paの圧力でコイル型の電極に350WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒エッチングを行う。 The etching gas, a Cl 2, the gas flow rate was set to 80 (SCCM), about to generate plasma by introducing a RF (13.56 MHz) power of 350W to a coiled electrode at a pressure of 1.2Pa for 30 seconds etching. 基板側(試料ステージ)、には50WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Substrate side (sample stage), to put the RF (13.56 MHz) power of 50 W, to apply a substantially negative self-bias voltage. こうして第3の形状のゲート電極538、539、 Thus third shape gate electrode 538, 539,
容量配線540、配線541、542が形成される。 Capacitor wiring 540, the wiring 541 and 542 are formed.
(図21(C)) (FIG. 21 (C))

【0096】以上までの工程で、それぞれの半導体層に不純物領域が形成される。 [0096] By the steps up to the impurity regions are formed in the respective semiconductor layers.

【0097】この後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。 [0097] performing Then, step of activating the impurity elements added in the respective semiconductor layers. この活性化工程は炉を用いる熱アニール法を行う。 This activation step is carried out a thermal annealing method using an oven. 熱アニール法の条件としては、酸素濃度が20ppm以下、好ましくはロータリーポンプおよびメカニカルブースターポンプにより0.1Pa以下まで排気を行い酸素濃度が10ppm以下にして、減圧状態(大気圧以下好ましくは、1000 The conditions of the thermal annealing method, the oxygen concentration is 20ppm or less, preferably in the oxygen concentration was evacuated to 0.1Pa or less 10ppm or less by a rotary pump and a mechanical booster pump, following reduced pressure (atmospheric pressure Preferably, 1000
0Pa以下)の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行えばよく、本実施例では5 400 to 700 ° C. in a nitrogen atmosphere at 0Pa below), typically it may be conducted at 500 to 600 ° C., in the present embodiment 5
50℃、4時間の加熱処理で活性化処理を行った。 50 ° C., was subjected to activation treatment by heating for 4 hours. なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 In addition to the thermal annealing method, it is possible to apply laser annealing or rapid thermal annealing (RTA).

【0098】なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルがn型不純物領域(n + )(524a、524c、524d) [0098] In the present embodiment, simultaneously with the activation process, nickel n-type impurity region used as a catalyst in the crystallization (n +) (524a, 524c , 524d)
にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。 To the gettering of nickel concentration in the semiconductor layer is reduced to be primarily a channel forming region. このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 Thus TFT falls off current value having a channel forming region thus formed, high electric field effect mobility because of good crystallinity can be obtained, it is possible to achieve good properties.

【0099】本活性化処理は、酸素の濃度を低減した減圧雰囲気下で行われるため、無機層間絶縁膜を形成する前に活性化処理を行うことができる。 [0099] This activation process is to be done under a reduced pressure atmosphere having a reduced concentration of oxygen, it is possible to perform the activation process before forming the inorganic interlayer insulating film. ただし、用いた配線材料が熱に弱い場合には、配線等を保護するため無機層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。 However, in the case where a wiring material used is weak to heat, (insulating film mainly containing silicon, for example, silicon nitride film) inorganic interlayer insulating film for protecting the wiring and the like to perform the activation process after forming It is preferred.

【0100】活性化工程後、ソース線に沿うようにかつ接して補助配線543を形成する。 [0100] After the activation step, forming the auxiliary wiring 543 and contact with along the source line. 補助配線は、ゲート電極を形成する導電膜より抵抗率の小さい材料からなる導電膜、例えばAl、Cu、Agのいずれかの元素からなる導電膜、または前記元素を含む合金からなる導電膜からなる。 Auxiliary line, a conductive film made of a material having a small resistivity than the conductive film forming the gate electrode, made for example Al, Cu, a conductive film made of any of the elements Ag, or a conductive film made of an alloy containing the element, . また、この抵抗率の小さい導電膜からなる配線(配線(A)とする)を保護するために、Ta、W、 Further, in order to protect the resistance consists of a small conductive film having a wiring (a wiring (A)), Ta, W,
Ti、Mo、Cr、NdもしくはNbのいずれかの元素からなる導電膜、前記元素を主成分とする合金からなる導電膜、または前記元素を主成分とする化合物からなる導電膜からなる配線(B)を配線(A)上に形成してもよい。 Ti, Mo, Cr, Nd, or a conductive film made of any of the elements Nb, conductive film made of an alloy mainly containing the element or the element made of a conductive film made of a compound consisting mainly of wire, (B ) may be formed on the wiring (a) a. 以上のように、低抵抗材料からなる補助配線をソース線に沿うようにかつ接して設けることで、ソース線全体の抵抗率を抑えることができる。 As described above, the auxiliary wiring made of a low resistance material by providing in contact with and along the source line, it is possible to suppress the resistance of the entire source line. (図22(A)) (Fig. 22 (A))
なお、図11におけるA−A'線での断面図は、図22 The sectional view of line A-A 'in FIG. 11, FIG. 22
(B)に示す。 It is shown in (B).

【0101】次いで、全面を覆う無機層間絶縁膜141 [0102] Next, an inorganic interlayer insulating film covering the entire surface 141
を形成し、実施例1の図6からの工程に従ってアクティブマトリクス基板を完成させることができる。 It is formed and can be completed active matrix substrate in accordance with the steps from FIG. 6 of Example 1.

【0102】本実施例で完成したアクティブマトリクス基板は、実施例2と組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。 [0102] The active matrix substrate completed in the present embodiment, it is possible to manufacture the active matrix liquid crystal display device in combination with the second embodiment.

【0103】(実施例5)第1の導電膜および第2の導電膜からなるゲート電極を図23〜25に示すような形状に形成し、補助配線を形成する工程と同一工程において、補助配線と同一の導電膜から保持容量配線を形成してもよい。 [0103] (Example 5), the first conductive film and the gate electrode made of the second conductive film is formed in a shape as shown in FIG. 23 to 25, in the same step as the step of forming the auxiliary wiring, the auxiliary wiring storage capacitor wires of the same conductive film as may be formed. 本実施例によると、エッチング工程により薄くなったゲート絶縁膜を半導体層と保持容量配線とで挟むため、実施例1〜4の方法と比較して、容量の大きな保持容量を形成することができる。 According to this embodiment, which sandwich the gate insulating film becomes thinner by an etching process in the semiconductor layer and the storage capacitor wire, as compared with the method of Examples 1-4, it is possible to form a large storage capacity of the capacitor .

【0104】(実施例6)図16(B)に示す画素TF [0104] pixels TF shown in (Example 6) FIG. 16 (B)
Tは実施例1を用いて作製することができるTFTを上面から観察した図面代用写真である。 T is a drawing-substitute photograph showing a TFT from above which can be made using the Example 1. なお、図16 It should be noted that, as shown in FIG. 16
(A)は、従来のように抵抗値を下げるための補助配線が形成されていない画素TFTを上面から観察した図面代用写真である。 (A) is a drawing-substitute photograph showing a pixel TFT from the upper surface of the auxiliary wiring is not formed to lower the conventional resistance value as.

【0105】この図16(A)および(B)についてソース線の抵抗値を測定した結果を図17に示す。 [0105] The results of measuring the resistance of the source line for the FIG. 16 (A) and (B) in FIG. 17. ソース線に抵抗をさげるためにAl−Nd配線を形成した図1 Figure were formed Al-Nd wiring for lowering the resistance to the source line 1
6(B)の抵抗値と従来例の図16(A)の抵抗値とを比較すると、図17から、抵抗値は1/2程度に低減できていることが確認できる。 Comparing the resistance value of the conventional example shown in FIG. 16 (A) of 6 (B), from 17, the resistance value can be confirmed that the can be reduced to about 1/2.

【0106】また、ソース線のシート抵抗値(Ω/□) [0106] In addition, the source line sheet resistance value (Ω / □)
を測定した。 It was measured. 図18は、測定結果を示している。 Figure 18 shows the measurement results. 測定ポイントを10点とり、電圧を0〜0.1(V)で0.0 The measurement points taken 10, the voltage 0 to 0.1 (V) 0.0
01(V)ずつ、変動させ、各電圧における電流を測定することで、シート抵抗値を算出している。 By 01 (V), varied, by measuring the current at each voltage, calculates the sheet resistance value. なお、ソース線は以下の表のように設計されている。 Note that the source line is designed as shown in the following table.

【0107】 [0107]

【表2】 [Table 2]

【0108】図18に示すように、本発明を用いることによりソース線のシート抵抗値を従来の1/4程度にまで低減することができた。 [0108] As shown in FIG. 18, the sheet resistance of the source line by using the present invention can be reduced to the traditional order of 1/4.

【0109】(実施例7)実際に、静止画を表示させた様子を観察した図面代用写真を図19に示す。 [0109] (Example 7) actually shows a drawing-substitute photograph showing a state of displaying a still image in FIG. 19.

【0110】(実施例8)本実施例では、実施例4で作製したアクティブマトリクス基板からアクティブマトリクス駆動の発光装置を作製する工程を図28を用いて説明する。 [0110] (Embodiment 8) In this embodiment, the step of fabricating the light emitting device of an active matrix driving the active matrix substrate manufactured in Embodiment 4 will be described with reference to FIG. 28. 図28(B)は、画素部を上面から見た図であり、A−A'線で切った断面図が図28(A)である。 FIG. 28 (B) is a view of the pixel portion from the top, cross-sectional view taken along the line A-A 'is shown in FIG 28 (A).

【0111】基板1601はガラス基板を用いる。 [0111] substrate 1601, a glass substrate is used. このガラス基板1601上には駆動回路(図示せず)にnチャネル型TFTおよびpチャネル型TFTが形成され、 On this glass substrate 1601 n-channel type TFT and p-channel type TFT is formed on the drive circuit (not shown),
画素部1632にスイッチング用TFT1630、電流制御用TFT1631が形成されている。 Switching TFT1630 the pixel portion 1632, a current control TFT1631 is formed. これらのTF These TF
Tは、半導体層1603、1604、ゲート絶縁膜16 T, a semiconductor layer 1603 and 1604, the gate insulating film 16
05、ゲート電極1606、1607などを用いて形成されている。 05, and is formed by using a gate electrode 1606, 1607.

【0112】基板1601上に形成する下地絶縁膜16 [0112] The base insulating film 16 formed on the substrate 1601
02は、酸化窒化シリコン膜、窒化シリコン膜などを5 02, a silicon oxide nitride film, a silicon nitride film, etc. 5
0〜200nmの厚さに形成する。 It is formed to a thickness of 0~200nm. 無機層間絶縁膜16 Inorganic interlayer insulating film 16
18は、窒化シリコン膜または酸化窒化シリコン膜などから形成し、有機層間絶縁膜1619はアクリルまたはポリイミドなどから形成される。 18, formed of silicon oxide film or a silicon nitride film nitride, an organic interlayer insulating film 1619 is formed from an acrylic or polyimide.

【0113】陽極、陰極およびその間にエレクトロルミネセンス(Electro Luminescence)が得られる有機化合物を含む層(以下、EL層という)を有するEL素子は画素部のTFT上に形成される。 [0113] The anode, the layer on the cathode and therebetween containing an organic compound electroluminescent (Electro Luminescence) is obtained (hereinafter, referred to as an EL layer) EL element having a are formed on the TFT of the pixel portion. なお、有機化合物におけるルミネセンスには一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあり、その両者を含むものとする。 Incidentally, there is a luminescence emission in returning from a singlet excited state to the ground state in (fluorescence) and when returning from a triplet excited state to a ground state emission (phosphorescence) in the organic compound is intended to include both .

【0114】EL素子は、配線を覆うようにアクリルやポリイミドなどの有機樹脂、好ましくは感光性の有機樹脂を用いてバンク1615を形成した後に設ける。 [0114] EL element, an organic resin such as acrylic or polyimide is formed so as to cover the wiring, preferably provided after the formation of the bank 1615 using a photosensitive organic resin. 本実施例では、EL素子1620は、ITO(酸化インジウム・スズ)で形成される陽極1616、EL層161 In this embodiment, EL element 1620 includes an anode 1616 formed of ITO (indium tin oxide), EL layer 161
7、MgAgやLiFなどのアルカリ金属または、アルカリ土類金属などの材料を用いて形成される陰極161 7, an alkali metal or the like MgAg or LiF, the cathode is formed using a material such as alkaline earth metal 161
8とからなっている。 It is made up of 8. バンク1615は陽極1616の端部を覆うように設けられ、この部分で陰極と陽極とがショートすることを防ぐために設けている。 Bank 1615 is provided so as to cover the end portion of the anode 1616 is provided to prevent a short circuit with a cathode and an anode in this portion.

【0115】EL層1617上には、EL素子の陰極1 [0115] over the EL layer 1617, the cathode of the EL element 1
618が設けられる。 618 is provided. 陰極1618としては、仕事関数の小さいマグネシウム(Mg)、リチウム(Li)もしくはカルシウム(Ca)を含む材料を用いる。 The cathode 1618, magnesium work function smaller (Mg), a material containing lithium (Li) or calcium (Ca). 好ましくは、MgAg(Mg:Ag=10:1で混合した材料) Preferably, MgAg (Mg: Ag = 10: mixed material 1)
からなる電極を用いればよい。 An electrode made of may be used. 他にも、MgAgAl電極、LiAl電極、またLiFAl電極があげられる。 Additional, MgAgAl electrode, LiAl electrode, also is LiFAl electrode like.

【0116】EL層1617と陰極1618とでなる積層体は、各画素で個別に形成する必要があるが、EL層1617は極めて水分に弱いため、通常のフォトリソグラフィ技術を用いることができない。 [0116] laminate consisting of the EL layer 1617 and the cathode 1618, it is necessary to separately form each pixel, since the EL layer 1617 is weak extremely moisture, can not be used an ordinary photolithography technique. また、アルカリ金属を用いて作製される陰極1618は容易に酸化されてしまう。 The cathode 1618 produced using the alkali metal would be easily oxidized. 従って、メタルマスク等の物理的名マスク材料を用いて、真空蒸着法、スパッタ法、プラズマCVD法等の気相法で選択的に形成することが好ましい。 Thus, by using the physical name mask material such as a metal mask, a vacuum deposition method, a sputtering method, it is preferable to selectively form by a gas phase method such as plasma CVD method. また、 Also,
陰極1618上に外部の水分等から保護するための保護電極を積層してもよい。 The protective electrode for protection from external moisture or the like is formed on the cathode 1618 may be laminated. 保護電極としては、アルミニウム(Al)、銅(Cu)、もしくは銀(Ag)を含む低抵抗な材料を用いることが望ましい。 The protective electrode of aluminum (Al), copper (Cu), or it is desirable to use a low-resistance material including silver (Ag).

【0117】少ない消費電力で高い輝度を得るためには、EL層を形成する材料に三重項励起子(トリプレット)により発光する有機化合物(以下、トリプレット化合物という)を用いる。 [0117] In order to obtain a high brightness low power consumption, organic compound that emits light to the material for forming the EL layer by a triplet exciton (triplet) (hereinafter, referred to as a triplet compound) is used. なお、シングレット化合物とは一重項励起のみを経由して発光する化合物を指し、トリプレット化合物とは三重項励起を経由して発光する化合物を指す。 Incidentally, refers to a compound that emits light only via singlet excitation to the singlet compound, the triplet compound refers to a compound that emits light through triplet excitation.

【0118】トリプレット化合物としては、以下の論文に記載の有機化合物が代表的な材料として挙げられる。 [0118] As the triplet compound, the organic compounds described in the following article can be cited as a typical material.
(1)T.Tsutsui, C.Adachi, S.Saito, Photochemical (1) T.Tsutsui, C.Adachi, S.Saito, Photochemical
Processes in Organized Molecular Systems, ed.K.Hon Processes in Organized Molecular Systems, ed.K.Hon
da, (Elsevier Sci.Pub.,Tokyo,1991)p.437. (2)M. da, (Elsevier Sci.Pub., Tokyo, 1991) p.437. (2) M.
A.Baldo, DFO'Brien, Y.You, A.Shoustikov, S.Sible A.Baldo, DFO'Brien, Y.You, A.Shoustikov, S.Sible
y, METhompson, SRForrest, Nature 395 (1998)p.1 y, METhompson, SRForrest, Nature 395 (1998) p.1
51.(3)MABaldo, S.Lamansky, PEBurrows, MET 51. (3) MABaldo, S.Lamansky, PEBurrows, MET
hompson, SRForrest, Appl.Phys.Lett.,75 (1991) p. hompson, SRForrest, Appl.Phys.Lett., 75 (1991) p.
4. (4)T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamur 4. (4) T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamur
a, T.Watanabe, T.Tsuji, Y.Fukuda, T.Wakimoto, S.Ma a, T.Watanabe, T.Tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502. yaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.

【0119】上記トリプレット化合物は、シングレット化合物よりも発光効率が高く、同じ発光輝度を得るにも動作電圧(EL素子を発光させるに要する電圧)を低くすることが可能である。 [0119] The triplet compound has high luminous efficiency than the singlet compound, it is possible to the on operation voltage to obtain the same emission luminance (the voltage required to cause the EL element to emit light) low.

【0120】図28では、スイッチング用TFT163 [0120] In FIG. 28, for switching TFT163
0をマルチゲート構造とし、電流制御用TFT1631 0 is a multi-gate structure, the current control TFT TFT1631
にはゲート電極とオーバーラップするLDD領域を設けている。 It is provided with an LDD region overlapping the gate electrode in the. 多結晶シリコンを用いたTFTは高い動作速度を示すが、ホットキャリア注入などの劣化も起こりやすい。 Polycrystalline TFT using silicon exhibit higher operating speeds, prone deterioration such as hot carrier injection. そのため、図28のように画素内において機能に応じて構造の異なるTFT(オフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFT)を形成することは、高い信頼性を有し良好な画像表示が可能な動作性能が高い表示装置を作製する上で非常に有効である。 Therefore, (the switching TFT sufficiently low in OFF current, current-control TFT resistant to hot carrier injection) different TFT having structures according to functions in the pixel as shown in FIG. 28 that has high reliability to form an capable good image display operation performance has is very effective in manufacturing a display device having a high. 以上のようにして作製されるアクティブマトリクス駆動の発光装置を完成させることができる。 It can be completed light-emitting device of the active matrix drive, which is manufactured as described above. また、ソース線1608および電流供給線161 The source line 1608 and the current supply line 161
0に補助配線を形成することで、比較的大きな電流を供給する電流供給線1610の抵抗率を効果的に低減することができる。 0 By forming the auxiliary wiring can be effectively reduced the resistivity of the current supply line 1610 for supplying a relatively large current.

【0121】(実施例9)本発明を実施して形成されたCMOS回路や画素部は様々な半導体装置(アクティブマトリクス型液晶表示装置、アクティブマトリクス型E [0121] (Example 9) CMOS circuit and the pixel portion formed by implementing the present invention can be used in various semiconductor devices (active matrix type liquid crystal display device, active matrix type E
L表示装置)に用いることができる。 Can be used for the L display device). 即ち、それら半導体装置を表示部に組み込んだ電気器具全てに本発明を実施できる。 That is, the present invention can be applied to all appliance incorporating them semiconductor device on the display unit.

【0122】その様な電気器具としては、パーソナルコンピュータ、ディスプレイなどが挙げられる。 [0122] Examples of such appliances, personal computers, displays, and the like. それらの一例を図15に示す。 Examples of these are shown in Figure 15.

【0123】図15(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部20 [0123] Figure 15 (A) is a personal computer, a main body 2001, an image input unit 2002, a display unit 20
03、キーボード2004等を含む。 03, including a keyboard 2004 and the like. 本発明を表示部2 Display of the present invention part 2
003に適用することができる。 It can be applied to the 003.

【0124】図15(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部240 [0124] Figure 15 (B) a recording medium (hereinafter, referred to as record medium) including a recorded program a player using a main body 2401, a display portion 2402, a speaker portion 240
3、記録媒体2404、操作スイッチ2405等を含む。 3, recording medium 2404, and operation switches 2405 and the like. なお、このプレーヤーは記録媒体としてDVD(D In addition, DVD as the player of the recording medium (D
igtial Versatile Disc)、CD igtial Versatile Disc), CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 Was used, it is possible to perform music appreciation, film appreciation, games, the Internet, or the like. 本発明は表示部2402に適用することができる。 The present invention can be applied to the display portion 2402.

【0125】図15(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。 [0125] Figure 15 (C) is a display which includes a main body 3101, a support base 3102, a display portion 3103, and the like.
本発明は表示部3103に適用することができる。 The present invention can be applied to the display portion 3103. 本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。 Display of the present invention is advantageous in particularly when large size screen roughened, the display of a 10 inch diagonal or larger (in particular 30 inches or more) is advantageous.

【0126】以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。 [0126] As described above, the application range of the present invention can be applied to very wide, appliances in all fields. また、本実施例の電気器具は実施例1〜4のどのような組み合わせからなる構成を用いても実現することができる。 Furthermore, appliances of this embodiment can be realized by using a combination of constitutions in Embodiments 1 to 4 throat.

【0127】 [0127]

【発明の効果】本発明によれば、画面の大型化に伴う配線の抵抗率の上昇、配線終端での信号伝達の遅れ等の問題を解決することができる。 According to the present invention, it can be solved increase in the resistivity of the wiring due to the enlargement of the screen, the problem of delay in the signal transmission in the wire terminations. また、本発明の構造を適応することで開口率の向上と、半導体装置の動作性能や信頼性の向上を実現することができる。 Further, it is possible to achieve the improvement of the aperture ratio by adapting the structure of the present invention, the improved operating performance and the reliability of the semiconductor device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の半導体装置の画素部の上面を示す図。 It shows the upper surface of the pixel portion of the semiconductor device of the present invention; FIG.

【図2】 本発明の半導体装置の画素部の上面を示す図。 It shows the upper surface of the pixel portion of the semiconductor device of the present invention; FIG.

【図3】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device of the present invention; FIG.

【図4】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device of the present invention; FIG.

【図5】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of Figure 5. The semiconductor device of the present invention.

【図6】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device of the present invention; FIG.

【図7】 本発明の半導体装置を示す図。 7 is a diagram showing a semiconductor device of the present invention.

【図8】 本発明の半導体装置を示す図。 8 shows a semiconductor device of the present invention.

【図9】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device of the present invention; FIG.

【図10】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of Figure 10. The semiconductor device of the present invention.

【図11】 本発明の半導体装置の作製工程を示す図。 11 is a diagram showing a manufacturing process of a semiconductor device of the present invention.

【図12】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of FIG. 12 semiconductor device of the present invention.

【図13】 本発明の半導体装置の作製工程を示す図。 13 is a diagram showing a manufacturing process of a semiconductor device of the present invention.

【図14】 本発明の半導体装置の作製工程を示す図。 FIG. 14 is a diagram showing a manufacturing process of a semiconductor device of the present invention.

【図15】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of FIG. 15 semiconductor device of the present invention.

【図16】 TFTを上面から観察した図面代用写真。 FIG. 16 is a drawing substitute photograph of observation of the TFT from the top.

【図17】 配線の抵抗の測定結果を示す図。 17 illustrates the measurement results of the resistance of the wiring.

【図18】 配線のシート抵抗の測定結果を示す図。 FIG. 18 shows a measurement result of the sheet resistance of the wiring.

【図19】 静止画を表示した半導体装置を示す図面代用写真。 [19] drawing-substituting photograph showing a semiconductor device that displays a still image.

【図20】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of FIG. 20 semiconductor device of the present invention.

【図21】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device in FIG. 21 the present invention.

【図22】 本発明の半導体装置の作製工程を示す図。 It shows a manufacturing process of a semiconductor device in FIG. 22 the present invention.

【図23】 本発明の実施の一例を示す図。 It illustrates an example of embodiment of Figure 23 the present invention.

【図24】 本発明の実施の一例を示す図。 It illustrates an example of embodiment of Figure 24 the present invention.

【図25】 本発明の実施の一例を示す図。 It illustrates an example of embodiment of Figure 25 the present invention.

【図26】 加熱処理をした基板のシート抵抗測定結果を示す図。 26 shows the sheet resistance measurement results of the substrate in which the heat treatment.

【図27】 加熱処理をした基板の応力測定結果を示す図。 Figure 27 is a diagram showing stress measurement results of the substrate in which the heat treatment.

【図28】 本発明を用いて作製されたアクティブマトリクス基板を用いた発光装置の一例を示す図。 It illustrates an example of a light emitting device using the active matrix substrate manufactured using FIG. 28 the present invention.

【図29】 本発明の加熱処理を行う装置の一例を示す図。 Diagram showing an example of apparatus for heat treatment of FIG. 29 the present invention.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/28 H01L 29/78 627F 5F110 21/3205 21/88 R 29/786 29/78 613A 612C 617L 616L Fターム(参考) 2H092 HA04 HA06 JA24 JA46 JB57 KA18 KB04 KB24 KB25 MA04 MA05 MA08 MA17 MA27 MA30 NA28 4M104 AA09 BB01 BB02 BB04 BB08 BB13 BB14 BB16 BB17 BB18 BB30 BB32 BB40 DD37 DD42 DD43 DD45 DD65 FF08 FF13 GG20 HH16 5C094 AA10 AA31 BA03 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EA10 FB12 FB14 FB15 5F033 GG04 HH04 HH08 HH11 HH14 HH17 HH18 HH19 HH20 HH21 LL04 MM05 MM19 PP04 PP06 PP15 PP16 QQ08 QQ10 QQ12 QQ21 QQ59 QQ65 QQ73 RR04 RR06 VV06 VV15 XX08 5F052 AA02 AA12 BB02 BB07 DA02 DB02 DB03 DB07 EA15 FA06 HA01 JA01 5F110 AA03 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE02 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/28 H01L 29/78 627F 5F110 21/3205 21/88 R 29/786 29/78 613A 612C 617L 616L F-term (reference) 2H092 HA04 HA06 JA24 JA46 JB57 KA18 KB04 KB24 KB25 MA04 MA05 MA08 MA17 MA27 MA30 NA28 4M104 AA09 BB01 BB02 BB04 BB08 BB13 BB14 BB16 BB17 BB18 BB30 BB32 BB40 DD37 DD42 DD43 DD45 DD65 FF08 FF13 GG20 HH16 5C094 AA10 AA31 BA03 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EA10 FB12 FB14 FB15 5F033 GG04 HH04 HH08 HH11 HH14 HH17 HH18 HH19 HH20 HH21 LL04 MM05 MM19 PP04 PP06 PP15 PP16 QQ08 QQ10 QQ12 QQ21 QQ59 QQ65 QQ73 RR04 RR06 VV06 VV15 XX08 5F052 AA02 AA12 BB02 BB07 DA02 DB02 DB03 DB07 EA15 FA06 HA01 JA01 5F110 AA03 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF02 FF04 FF09 FF12 FF28 FF30 FF36 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL03 HL04 HL06 HL11 HM15 HM19 NN03 NN04 NN22 NN24 NN27 NN34 NN35 NN72 PP01 PP03 PP05 PP06 PP10 PP29 PP34 PP35 QQ11 QQ24 QQ25 QQ28 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF02 FF04 FF09 FF12 FF28 FF30 FF36 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL03 HL04 HL06 HL11 HM15 HM19 NN03 NN04 NN22 NN24 NN27 NN34 NN35 NN72 PP01 PP03 PP05 PP06 PP10 PP29 PP34 PP35 QQ11 QQ24 QQ25 QQ28

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上にゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFT 1. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a second step of forming a gate electrode and the source line on the gate insulating film, the gate a third step of the electrode as a mask an n-type impurity element is added into the semiconductor layer, after the n-channel type TFT
    になる領域にマスクを形成し、後のpチャネル型TFT A mask is formed in a region to become, after the p-channel type TFT
    の活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第5の工程と、前記ソース線に沿ってかつ接する補助配線を形成する第6の工程と、を含む半導体装置の作製方法であって、前記活性化処理は、酸素濃度が20ppm以下の雰囲気で行われることを特徴とする半導体装置の作製方法。 A fourth step of adding a p-type impurity element into the active layer to become the semiconductor layer of a fifth step of performing heat treatment for activating the impurity elements added to the semiconductor layer, the source line a sixth step of forming a along and in contact with the auxiliary wire, a method for manufacturing a semiconductor device including the activation treatment, the semiconductor device characterized in that the oxygen concentration is performed in the following atmosphere 20ppm manufacturing method.
  2. 【請求項2】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上に2層以上の導電膜からなるゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFTになる領域にマスクを形成し、後のpチャネル型TFTの活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第5の工程と、前記ソース線に沿ってかつ接する補助配線を形成する第6の工程と、を含む半導体装置の作製方法であって、前記活性化処理は、酸素濃度が20pp Wherein a first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a gate electrode and a source line made of two or more layers of conductive film on the gate insulating film a second step, the mask is formed a gate electrode and a third step as a mask an n-type impurity element is added to the semiconductor layer, a region to be the n-channel type TFT after, p-channel post fourth step and a fifth step of performing heat treatment for activating the impurity element added to the semiconductor layer, the source lines of adding a p-type impurity element into the semiconductor layer to be the TFT active layer of forming a and contact auxiliary wiring along a sixth step, a method for manufacturing a semiconductor device including the activation treatment, the oxygen concentration 20pp
    m以下の雰囲気で行われることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which comprises carrying out the following atmosphere m.
  3. 【請求項3】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上に2層以上の導電膜からなるゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFTになる領域にマスクを形成し、後のpチャネル型TFTの活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第5の工程と、前記ソース線に沿ってかつ接する補助配線を形成する第6の工程と、前記第6の工程の後、 3. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a gate electrode and a source line made of two or more layers of conductive film on the gate insulating film a second step, the mask is formed a gate electrode and a third step as a mask an n-type impurity element is added to the semiconductor layer, a region to be the n-channel type TFT after, p-channel post fourth step and a fifth step of performing heat treatment for activating the impurity element added to the semiconductor layer, the source lines of adding a p-type impurity element into the semiconductor layer to be the TFT active layer of a sixth step of forming a and contact auxiliary wiring along, after the sixth step,
    無機層間絶縁膜を形成する第7の工程と、前記無機層間絶縁膜上に有機層間絶縁膜を形成する第8の工程と、を含む半導体装置の作製方法であって、前記活性化処理は、排気を行って、酸素濃度が20ppm以下にした後、 A seventh step of forming an inorganic interlayer insulating film, a method for manufacturing a semiconductor device comprising an eighth step, the forming the organic interlayer insulating film on the inorganic interlayer insulating film, wherein the activation treatment, perform the exhaust, after the oxygen concentration has to 20ppm or less,
    圧力が10000Pa以下の窒素雰囲気において行われることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device, wherein a pressure is performed in a nitrogen atmosphere 10000 Pa.
  4. 【請求項4】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上に2層以上の導電膜からなるゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFTになる領域にマスクを形成し、後のpチャネル型TFTの活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第5の工程と、前記ソース線に沿ってかつ接する補助配線を形成する第6の工程と、前記第6の工程の後、 4. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a gate electrode and a source line made of two or more layers of conductive film on the gate insulating film a second step, the mask is formed a gate electrode and a third step as a mask an n-type impurity element is added to the semiconductor layer, a region to be the n-channel type TFT after, p-channel post fourth step and a fifth step of performing heat treatment for activating the impurity element added to the semiconductor layer, the source lines of adding a p-type impurity element into the semiconductor layer to be the TFT active layer of a sixth step of forming a and contact auxiliary wiring along, after the sixth step,
    無機層間絶縁膜を形成する第7の工程と、前記無機層間絶縁膜上に有機層間絶縁膜を形成する第8の工程と、を含む半導体装置の作製方法であって、前記活性化処理は、ロータリーポンプおよびメカニカルブースターポンプにより排気を行い、酸素濃度が20ppm以下、圧力が10000Pa以下の窒素雰囲気において行われることを特徴とする半導体装置の作製方法。 A seventh step of forming an inorganic interlayer insulating film, a method for manufacturing a semiconductor device comprising an eighth step, the forming the organic interlayer insulating film on the inorganic interlayer insulating film, wherein the activation treatment, It was evacuated by a rotary pump and a mechanical booster pump, an oxygen concentration of 20ppm or less, a method for manufacturing a semiconductor device, wherein a pressure is performed in a nitrogen atmosphere 10000 Pa.
  5. 【請求項5】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上に2層以上の導電膜からなるゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFTになる領域にマスクを形成し、後のpチャネル型TFTの活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第5の工程と、前記ソース線に沿ってかつ接する補助配線を形成する第6の工程と、前記第6の工程の後、 5. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a gate electrode and a source line made of two or more layers of conductive film on the gate insulating film a second step, the mask is formed a gate electrode and a third step as a mask an n-type impurity element is added to the semiconductor layer, a region to be the n-channel type TFT after, p-channel post fourth step and a fifth step of performing heat treatment for activating the impurity element added to the semiconductor layer, the source lines of adding a p-type impurity element into the semiconductor layer to be the TFT active layer of a sixth step of forming a and contact auxiliary wiring along, after the sixth step,
    無機層間絶縁膜を形成する第7の工程と、前記無機層間絶縁膜上に有機層間絶縁膜を形成する第8の工程と、を含む半導体装置の作製方法であって、前記活性化処理は、ロータリーポンプおよびメカニカルブースターポンプにより排気を行い、酸素濃度が20ppm以下、圧力が10000Pa以下の雰囲気において400〜700℃ A seventh step of forming an inorganic interlayer insulating film, a method for manufacturing a semiconductor device comprising an eighth step, the forming the organic interlayer insulating film on the inorganic interlayer insulating film, wherein the activation treatment, was evacuated by a rotary pump and a mechanical booster pump, an oxygen concentration of 20ppm or less, 400 to 700 ° C. a pressure below atmospheric 10000Pa
    で行われることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device according to claim carried out that at.
  6. 【請求項6】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上にゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFT 6. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a second step of forming a gate electrode and the source line on the gate insulating film, the gate a third step of the electrode as a mask an n-type impurity element is added into the semiconductor layer, after the n-channel type TFT
    になる領域にマスクを形成し、後のpチャネル型TFT A mask is formed in a region to become, after the p-channel type TFT
    の活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記ゲート電極および前記ソース線を覆う無機層間絶縁膜を形成する第5の工程と、酸素濃度が2 A fourth step of adding a p-type impurity element into the active layer to become the semiconductor layer of a fifth step of forming an inorganic interlayer insulating film covering the gate electrode and the source line, the oxygen concentration is 2
    0ppm以下の窒素雰囲気において、前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第6の工程と、を含むことを特徴とする半導体装置の作製方法。 0ppm In a nitrogen atmosphere, a method for manufacturing a semiconductor device which comprises a, a sixth step of performing heat treatment for activating the impurity elements added to the semiconductor layer.
  7. 【請求項7】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上にゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFT 7. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a second step of forming a gate electrode and the source line on the gate insulating film, the gate a third step of the electrode as a mask an n-type impurity element is added into the semiconductor layer, after the n-channel type TFT
    になる領域にマスクを形成し、後のpチャネル型TFT A mask is formed in a region to become, after the p-channel type TFT
    の活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記ゲート電極および前記ソース線を覆う無機層間絶縁膜を形成する第5の工程と、ロータリーポンプおよびメカニカルブースターポンプにより排気を行い、酸素濃度が20ppm以下、圧力が10000Pa以下の窒素雰囲気において前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第6の工程と、を含むことを特徴とする半導体装置の作製方法。 A fourth step of adding a p-type impurity element into the active layer to become the semiconductor layer of a fifth step of forming an inorganic interlayer insulating film covering the gate electrode and the source line, by a rotary pump and a mechanical booster pump was evacuated, oxygen concentration is 20ppm or less, the pressure and comprising a, a sixth step of performing heat treatment for activating the impurity elements added to the semiconductor layer in a nitrogen atmosphere 10000Pa a method for manufacturing a semiconductor device.
  8. 【請求項8】絶縁体上に形成された半導体層上にゲート絶縁膜を形成する第1の工程と、前記ゲート絶縁膜上にゲート電極およびソース線を形成する第2の工程と、前記ゲート電極をマスクにして前記半導体層にn型不純物元素を添加する第3の工程と、後のnチャネル型TFT 8. A first step of forming a gate insulating film on a semiconductor layer formed on an insulator, a second step of forming a gate electrode and the source line on the gate insulating film, the gate a third step of the electrode as a mask an n-type impurity element is added into the semiconductor layer, after the n-channel type TFT
    になる領域にマスクを形成し、後のpチャネル型TFT A mask is formed in a region to become, after the p-channel type TFT
    の活性層となる半導体層にp型不純物元素を添加する第4の工程と、前記ゲート電極および前記ソース線を覆う無機層間絶縁膜を形成する第5の工程と、ロータリーポンプおよびメカニカルブースターポンプにより排気を行い、酸素濃度が20ppm以下、圧力が10000Pa以下の窒素雰囲気において、400〜700℃で前記半導体層に添加された不純物元素を活性化するための加熱処理を行う第6の工程と、前記無機層間絶縁膜を介して前記ソース線に沿うように補助配線を形成する第7の工程と、前記第7の工程の後、有機層間絶縁膜を形成する第8の工程と、前記無機層間絶縁膜および前記有機層間絶縁膜に前記ソース線、前記補助配線および前記半導体層に達するコンタクトホールを形成する第9の工程と、前記有機層間絶縁膜上 A fourth step of adding a p-type impurity element into the active layer to become the semiconductor layer of a fifth step of forming an inorganic interlayer insulating film covering the gate electrode and the source line, by a rotary pump and a mechanical booster pump was evacuated, oxygen concentration is 20ppm or less, in a nitrogen atmosphere pressure 10000 Pa, and a sixth step of performing heat treatment for activating the impurity elements added to the semiconductor layer at 400 to 700 ° C., the a seventh step of forming an auxiliary wiring along the source line via the inorganic interlayer insulating film, after the seventh step, an eighth step of forming an organic interlayer insulating film, the inorganic interlayer insulating film and the organic interlayer insulating film on the source line, and a ninth step of forming a contact hole reaching the auxiliary wiring and the semiconductor layer, the organic interlayer insulating film 画素電極を形成する第10の工程と、前記第10の工程の後に、前記ソース線、前記補助配線および前記半導体層を直接接続する配線およびゲート線を形成する第11の工程と、を含むことを特徴とする半導体装置の作製方法。 A tenth step of forming a pixel electrode, after the tenth step, the source line, include a eleventh step of forming the auxiliary wiring and the semiconductor layer directly connected to the wiring and the gate line, the the method for manufacturing a semiconductor device according to claim.
  9. 【請求項9】請求項1乃至請求項5のいずれか一項において、前記活性化するための加熱処理を行う第5の工程の後、前記無機層間絶縁膜を介して前記ソース線に沿うように補助配線を形成する工程と、 前記補助配線形成後、有機層間絶縁膜を形成する工程と、 前記無機層間絶縁膜および前記有機層間絶縁膜に前記ソース線、前記補助配線および前記半導体層に達するコンタクトホールを形成する工程と、 前記有機層間絶縁膜上に画素電極を形成する工程と、 前記画素電極形成後に、前記ソース線、前記補助配線および前記半導体層を直接接続する配線およびゲート線を形成する工程と、を含むことを特徴とする半導体装置の作製方法。 9. A any one of claims 1 to 5, after the fifth step of performing a heat treatment for the activation, so that along the source line via the inorganic interlayer insulating film forming an auxiliary wiring, reached the rear auxiliary wiring formation, forming an organic interlayer insulating film, the source line to the inorganic interlayer insulating film and the organic interlayer insulating film, the auxiliary wiring and the semiconductor layer forming a step of forming a contact hole, forming a pixel electrode on the organic interlayer insulating film, after the pixel electrode forming the source line, the line and the gate line connecting the auxiliary wiring and the semiconductor layer directly the method for manufacturing a semiconductor device, which comprises a step, the to.
  10. 【請求項10】請求項6乃至請求項8のいずれか一項において、前記活性化するための加熱処理を行う第6の工程の後、前記無機層間絶縁膜を介して前記ソース線に沿うように補助配線を形成する工程と、 前記補助配線形成後、有機層間絶縁膜を形成する工程と、 前記無機層間絶縁膜および前記有機層間絶縁膜に前記ソース線、前記補助配線および前記半導体層に達するコンタクトホールを形成する工程と、 前記有機層間絶縁膜上に画素電極を形成する工程と、 前記画素電極形成後に、前記ソース線、前記補助配線および前記半導体層を直接接続する配線およびゲート線を形成する工程と、を含むことを特徴とする半導体装置の作製方法。 10. A any one of claims 6 to 8, after the sixth step of performing a heat treatment for the activation, so that along the source line via the inorganic interlayer insulating film forming an auxiliary wiring, reached the rear auxiliary wiring formation, forming an organic interlayer insulating film, the source line to the inorganic interlayer insulating film and the organic interlayer insulating film, the auxiliary wiring and the semiconductor layer forming a step of forming a contact hole, forming a pixel electrode on the organic interlayer insulating film, after the pixel electrode forming the source line, the line and the gate line connecting the auxiliary wiring and the semiconductor layer directly the method for manufacturing a semiconductor device, which comprises a step, the to.
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