JP2002207713A - METHOD AND DEVICE FOR DATA COMMUNICATION BETWEEN CPUs - Google Patents

METHOD AND DEVICE FOR DATA COMMUNICATION BETWEEN CPUs

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JP2002207713A
JP2002207713A JP2001003993A JP2001003993A JP2002207713A JP 2002207713 A JP2002207713 A JP 2002207713A JP 2001003993 A JP2001003993 A JP 2001003993A JP 2001003993 A JP2001003993 A JP 2001003993A JP 2002207713 A JP2002207713 A JP 2002207713A
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read
storage device
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cpu
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Application number
JP2001003993A
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Japanese (ja)
Inventor
Takeshi Ishihara
健 石原
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To eliminate a stand-by time each other irrespective of an operation condition in a mating CPU, in communication between plural CPUs.
SOLUTION: In data transmission, a data is written in an unoccupied area of a dual port memory 15 for storing the data temporarily, and a writing address of the area of the dual port memory 15 written with the data is stored in a write pointer 21. In data reception, the data is read out from the dual memory 15 based on the writing address stored in the pointer 21, and a reading address of the area of the dual port memory 15 from which the data is read out is stored in a read pointer 23. The unoccupied area of the dual port memory 15 is recognized based on the reading address stored in the read pointer 23, before the data is written in the dual port memory 15 in the data transmission.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、複数のCPU間でデータ通信する方法および装置に関するものであり、特に、デュアルポートメモリを使用して、複数のCPU間でデータ通信する方法および装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a method and apparatus for data communication between a plurality of CPU, in particular, using a dual port memory, a method and apparatus for data communication between a plurality of CPU it is.

【0002】 [0002]

【従来の技術】従来、この種のCPU間データ通信装置は、図8に示すように、第1のCPU1と、第2のCP Conventionally, among this kind of CPU data communication device, as shown in FIG. 8, the first CPU 1, the second CP
U2と、第1のCPU1と第2のCPU2の間に介在するリングバッファ構造を有するデュアルポートメモリ5 And U2, the dual port memory 5 having a ring buffer structure interposed between the first CPU1 second CPU2
と、第1のCPU1とデュアルポートメモリ5を接続するデータバス7と、第2のCPU2とデュアルポートメモリ5を接続するデータバス9と、第1のCPU1および第2のCPU2の間の状態監視を行うシリアル通信インタフェース10とを備え、同期式や非同期式シリアル通信を行うものであった。 When a data bus 7 which connects the first CPU1 and dual-port memory 5, a data bus 9 which connects the second CPU2 and dual-port memory 5, the first CPU1 and the second state monitoring between CPU2 and a serial communication interface 10 for performing was to perform synchronous and asynchronous serial communications.

【0003】このように構成された従来のCPU間データ通信装置において、CPU間のデータ通信は、ハンドシェイク通信により行われる。 [0003] In such a conventional CPU between data communication apparatus thus configured, the data communication between the CPU, is performed by handshake communication. ハンドシェイク通信では、割り込み信号を互いに発信し、相互間の同期をとる。 The handshake communication, an interrupt signal sent to each other, synchronization between each other.

【0004】予め定義された第1のCPU1と第2のC [0004] The first CPU1 a predefined second C
PU2との通信データ量のデュアルポートメモリ5への書き込みが完了すると、書き込み側から、書き込み完了通知として割り込み信号IRQを発信し、第2のCPU When writing to the dual-port memory 5 of the communication data amount and PU2 is completed, calling from the writing side, the interrupt signal IRQ as the write completion notification, the second CPU
2では、同信号を受信した後、デュアルポートメモリ5 In 2, after receiving the same signal, the dual-port memory 5
からデータを読み出し、読み出しが完了後、読み出し側から、読み出し完了通知として割り込み信号IRQ発信し、以降、第1のCPU1側からの書き込み、第2のC Reading data from, after reading is completed, the reading side, and an interrupt signal IRQ transmitted as read completion notice, since the writing of the first CPU1 side, the second C
PU2側での読み出しを繰り返す。 Repeating the reading of at PU2 side. 2つのCPU間での互いの状態監視は、シリアル通信インタフェース10 The mutual condition monitoring between two CPU, serial communication interface 10
や、汎用ポート(図示無し)を用いて行うことで、CP And, by performing using a general-purpose port (not shown), CP
U間のデータ通信を実現することが可能である。 It is possible to realize the data communication between U.

【0005】 [0005]

【発明が解決しようとする課題】しかし、このような従来の複数のCPU間の通信方式では、ハンドシェイク型のデータ通信方式であるために、一方が書き込み動作時は、他方からの読み出しを待たなければならないという問題点や、一方が読み出し動作時は、他方からの書き込みを待たなければならないという問題点があった。 [SUMMARY OF THE INVENTION However, in the communication method between the conventional multiple CPU, because of the handshake type data communication system, one of the write operation, the wait for readout from the other without it shall not that problems and, one read operation, there is a problem that must wait for writing from the other.

【0006】また、内部バッファをダブルバッファ化して、書き込みと読み出しとを排他的に動作させる方式もあるが、この場合も、切り替えに必要な専用のロジック回路を必要とするという問題点があった。 Furthermore, the double buffer the internal buffer, there is a method in which exclusively operates the writing and reading, also in this case, there is a problem that it requires a dedicated logic circuitry required to switch .

【0007】本発明はこのような問題を解決するためになされたもので、複数のCPU間の通信において、相手のCPUの動作状態によらず、互いの待ち時間を不要とすることができる優れたCPU間通信方法および装置を提供するものである。 [0007] The present invention has been made in order to solve such a problem, in the communication between a plurality of CPU, regardless of the operating state of the other CPU, excellent can be made unnecessary mutual latency and there is provided between the CPU communication method and apparatus.

【0008】 [0008]

【課題を解決するための手段】本発明のCPU間データ通信方法は、少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、データ送信時は、データを一時的に格納する記憶装置の空き領域にデータを書き込むとともに、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識する Inter-CPU data communication method of the problem-solving means for the invention, the inter-CPU data communication method for performing data communication between at least two CPU, during data transmission, a storage device for temporarily storing data writes the data in the free space to store the write address of an area of ​​the data written the memory device in the write pointer, when data is received, the memory based on the write address stored in the write pointer It reads the data from the device, and stores the read address of the area of ​​the said storage device data is read into the read pointer, before writing the data to the storage device during the data transmission, is stored in the read pointer recognizing the free space of the storage device based on the read address とを特徴としている。 It is characterized by a door.

【0009】これにより、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができることとなる。 [0009] Thus, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it becomes possible to eliminate the mutual latency.

【0010】また、本発明のCPU間データ通信装置は、少なくとも2つのCPU間のデータ通信を行うCP Further, CPU between the data communication apparatus of the present invention, CP for performing data communication between at least two CPU
U間データ通信装置において、データを一時的に格納する記憶装置と、この記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、データ送信時は、前記記憶装置の空き領域にデータを書き込むとともに、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、前記読み出しアドレスを前記リードポインタに格納し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前 In U between the data communication device, a storage device for temporarily storing data, and a write pointer for storing a write address of the area where data is written to the storage device, the data from the storage device is read out area a communication interface and a read pointer for storing a read address, during the data transmission, writes the data in an empty area of ​​the storage device, storing the write address to the write pointer, when data is received, the write stored with the reading data from the storage device based on the stored write address pointer, and stores the read address to the read pointer, before writing the data to the storage device during the data transmission, the read pointer before on the basis of the said read address 記憶装置の前記空き領域を認識することを特徴とした構成を有している。 Has a structure obtained by said recognizing the free space of the storage device.

【0011】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができることとなる。 [0011] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it becomes possible to eliminate the mutual latency.

【0012】さらに、本発明の装置は、少なくとも2つのCPUと、データを一時的に格納する記憶装置と、この記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、データ送信時は、前記記憶装置の空き領域にデータを書き込むとともに、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、前記読み出しアドレスを前記リードポインタに格納し、前記データ送信時に前記記憶装置に前記データを書き込む前 Furthermore, the apparatus of the present invention includes at least two CPU, a storage device for temporarily storing data, and a write pointer for storing a write address of the area where data is written to the storage device, the storage and a communication interface for communicating data between the CPU and a read pointer for storing a read address of the data from the device has been read area, during data transmission, writes the data in an empty area of ​​said storage device the storing a write address to said write pointer, when data is received, reads the data from the storage device based on the write address stored in the write pointer, and stores the read address to the read pointer, the before writing the data in the storage device at the time of data transmission 、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 Has a configuration which is characterized in that to recognize the space area of ​​the storage device based on the read address stored in the read pointer.

【0013】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができることとなる。 [0013] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it becomes possible to eliminate the mutual latency.

【0014】本発明のCPU間データ通信方法は、少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、データ送信時は、前記CPUが有する固有の鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記読み出したデータを前記鍵情報に基づいて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、 [0014] CPU between data communication method of the present invention, in the inter-CPU data communication method for performing data communication between at least two CPU, during data transmission, encryption of the data based on the unique key information which the CPU has However, writing the encrypted data in the free area of ​​the storage device for temporarily storing data, stores the write address of an area of ​​the data has been written the memory device in the write pointer, when data is received, wherein stored in the write pointer based on the write address read data from said storage device, and stores the read address area of ​​the data is read the memory device in the read pointer, the key to the read data decoded based on the information, before writing the data to the storage device during the data transmission, 記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴としている。 Serial is characterized by recognizing the space area of ​​the storage device based on the read address stored in the read pointer.

【0015】これにより、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となる。 [0015] Thus, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, the communication data between the CPU in the CPU encrypting on the basis of the fixed key information, by passing, allowing more of the high security data communication.

【0016】また、本発明のCPU間データ通信装置は、少なくとも2つのCPU間のデータ通信を行うCP Further, CPU between the data communication apparatus of the present invention, CP for performing data communication between at least two CPU
U間データ通信装置において、前記CPUが有する固有の鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置から読み出したデータを前記鍵情報に基づいて復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、 In U between the data communication device, an encryption unit for encrypting data based on the unique key information which the CPU has a storage device for storing data encrypted with the encryption unit temporarily, the storage a write pointer for storing a write address of the device data is written in the area, a decoding unit for decoding based on the data read from the storage device to the key information, the data from the storage device is read out area a communication interface and a read pointer for storing a read address, when transmitting data encrypts the data using the encryption unit, writes the encrypted data in the encrypted unit in an empty area of ​​said storage device , storing the write address to the write pointer, when data is received,
前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 It said read data from said storage device on the basis of the write address stored in the write pointer, and stores the read address to the read pointer, the read data decoded by said decoding unit, the storage during the data transmission before writing the data to the device, has a structure obtained by said recognizing the free space of the storage device based on the read address stored in the read pointer.

【0017】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となる。 [0017] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU internal communication data between the CPU fixing encrypted based on key information, by passing, thereby enabling data communication higher security.

【0018】さらに、本発明の装置は、少なくとも2つのCPUと、前記CPUが有する固有の鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記鍵情報に基づいて前記記憶装置から読み出したデータを復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレ Furthermore, the apparatus of the present invention, the temporary and at least two CPU, an encryption unit for encrypting data based on the unique key information which the CPU has the data encrypted with the encryption unit to a memory device for storing a write pointer for storing a write address of data in the storage device is written region, a decoding unit for decoding the data read out from said storage device based on the key information, the storage and a communication interface for communicating data between the CPU and a read pointer for storing a read address of the data from the device has been read area, during data transmission, encrypts data using the encryption unit, writing the encrypted data in the encrypted unit in an empty area of ​​said storage device, said write address を前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 Stores the write pointer, when data is received, the read data from said storage device on the basis of the write address stored in the write pointer, and stores the read address to the read pointer, the said read data decoded by decoding unit, wherein before writing the data to the storage device at the time of data transmission, and characterized in that to recognize the space area of ​​the storage device based on the read address stored in the read pointer It has a configuration.

【0019】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となる。 [0019] With this configuration, in a range where the storage device does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU internal communication data between the CPU fixing encrypted based on key information, by passing, thereby enabling data communication higher security.

【0020】また、本発明のCPU間データ通信方法は、少なくとも2つのCPU間のデータ通信を行うCP Further, CPU between data communication method of the present invention, CP for performing data communication between at least two CPU
U間データ通信方法において、固有の鍵情報を記憶し、 In U between data communication method, and stores the key information unique,
データ送信時は、前記鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記読み出したデータを前記鍵情報に基づいて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とする。 When data is being transmitted, the key to encrypt the data based on the information, the data writing the encrypted data in the free area of ​​the temporarily stored to a storage device, the area of ​​the storage device to which data is written stores the write address in the write pointer, when data is received, the read data from the storage device based on the write address stored in the write pointer, read regions of the data is read the memory device stores the address in the read pointer, decodes based on the read data to the key information, the before writing the data to the storage device when transmitting data, based on the read address stored in the read pointer and recognizes the free space of the storage device.

【0021】これにより、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU外部の固定鍵情報に基づいて暗号化して受け渡しでき、さらに鍵情報を機器個別に変更できるので、より高いセキュリティのデータ通信が可能となる。 [0021] Thus, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, the communication data between the CPU outside the CPU fixed it can be passed to encrypted based on key information, it is possible to further modify the key information device individually, thereby enabling data communication higher security.

【0022】さらに、本発明のCPU間データ通信装置は、少なくとも2つのCPU間のデータ通信を行うCP Furthermore, CPU between the data communication apparatus of the present invention, CP for performing data communication between at least two CPU
U間データ通信装置において、固有の鍵情報を記憶する記憶手段と、前記鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置から読み出したデータを前記鍵情報に基づいて復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記 In U between the data communication device, a storage means for storing a unique key information, and temporarily stores the encrypted unit for encrypting data, the data encrypted with this encryption unit on the basis of the key information a storage device, a write pointer for storing a write address of data in the storage device is written region, a decoding unit for decoding based on the data read from the storage device to the key information, data from the storage device a communication interface and a read pointer for storing a read address of the read area, during data transmission, encrypts data using the encryption unit, the storage data encrypted with the encryption unit writing in an empty area of ​​the device, storing the write address to the write pointer, when data is received, the イトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 Reading data from said storage device based on the stored write address byte pointer, stores the read address to the read pointer, decodes the read data in said decoding unit, said storage device when said data transmission the data before writing, has a structure obtained by said recognizing the free space of the storage device based on the read address stored in the read pointer.

【0023】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU外部の固定鍵情報に基づいて暗号化して受け渡しでき、さらに鍵情報を機器個別に変更できるので、より高いセキュリティのデータ通信が可能となる。 [0023] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU external communication data between the CPU fixed it can be passed to encrypted based on key information, it is possible to further modify the key information device individually, thereby enabling data communication higher security.

【0024】また、本発明の装置は、少なくとも2つのCPUと、固有の鍵情報を記憶する記憶手段と、前記鍵情報に基づいてデータを暗号化する暗号化ユニットと、 [0024] The device of the present invention includes at least two CPU, a storage means for storing a unique key information, and encryption unit that encrypts data based on the key information,
この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記鍵情報に基づいて前記記憶装置から読み出したデータを復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、 A storage device for storing data encrypted with the encryption unit temporarily, a write pointer for storing a write address of data in the storage device is written area, from the storage device based on the key information a decoding unit that decodes the read data, said a communication interface for communicating data from the storage device between the CPU and a read pointer for storing a read address of the area where data is read, when data transmission encrypts data by the encryption unit, writes the encrypted data in the encrypted unit in an empty area of ​​the storage device, storing the write address to the write pointer, when data is received, the write reading data from said storage device based on the write address stored in the pointer, 記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 Stores the serial read address to the read pointer, the read data decoded by said decoding unit, said before writing the data to the storage device when sending data, the read address stored in the read pointer has a structure obtained by said recognizing the space area of ​​the storage device based.

【0025】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU外部の固定鍵情報に基づいて暗号化して受け渡しでき、さらに鍵情報を機器個別に変更できるので、より高いセキュリティのデータ通信が可能となる。 [0025] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU external communication data between the CPU fixed it can be passed to encrypted based on key information, it is possible to further modify the key information device individually, thereby enabling data communication higher security.

【0026】さらに、本発明のCPU間データ通信方法は、少なくとも2つのCPU間のデータ通信を行うCP Furthermore, CPU between data communication method of the present invention, CP for performing data communication between at least two CPU
U間データ通信方法において、前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶し、データ送信時は、前記インデックスに従って前記複数の鍵情報の中から鍵情報を選択し、この選択された鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記読み出したデータを前記インデックスに従って前記複数の鍵情報の In U between data communication method, and stores the index of the key information selected from a plurality of key information unique to the CPU has at the time of data transmission, selects a key information among the plurality of key information in accordance with the index and, the region of the based on the selected key information to encrypt the data, the data writing the encrypted data in the free area of ​​the temporarily stored to a storage device, said storage device to which data is written stores the write address in the write pointer, when data is received, the read data from the storage device based on the write address stored in the write pointer, read regions of the data is read the memory device stores the address in the read pointer, the read data of the plurality of key information in accordance with the index から鍵情報を選択し、この選択された鍵情報に基づいて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とする。 Select key information from, and decoding based on the selected key information, the before writing the data to the storage device when sending data, the storage device based on the read address stored in the read pointer and recognizes the free space.

【0027】これにより、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の複数の固定鍵情報の中から、外部メモリで設定可能なインデックス情報に基づいて鍵情報を選択し、選択された鍵情報に基づいて暗号化して受け渡すことにより、さらに鍵情報を機器個別に変更でき、さらに鍵情報自身のセキュリティを向上し、より高いセキュリティのデータ通信が可能となる。 [0027] Thus, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, the communication data between the CPU in the CPU change from a plurality of fixed key information, select the key information based on configurable index information in the external memory, by passing encrypted based on the selected key information, further the key information device individually can further improve the key information own security, it is possible more of the high security data communication.

【0028】また、本発明のCPU間データ通信装置は、少なくとも2つのCPU間のデータ通信を行うCP Further, CPU between the data communication apparatus of the present invention, CP for performing data communication between at least two CPU
U間データ通信装置において、前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶する記憶手段と、この記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、 In U between the data communication device, a storage means for storing the index of the key information selected from a plurality of key information unique to the CPU has, from the plurality of key information according to the index stored in the storage means with selecting the key information, and encryption unit that encrypts data based on the selected key information, a storage device for storing data encrypted with the encryption unit temporarily,
前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置から読み出したデータを前記記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいて復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、データ送信時は、 Selecting a write pointer for storing a write address of data in the storage device has been written area, the key information from the plurality of key information read out data from said storage device according to the index stored in the storage means together, comprising: a decoding unit for decoding based on the selected key information, a communication interface and a read pointer for storing a read address of the data from the storage device is read out area, at the time of data transmission,
前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 It encrypts data by the encryption unit, writes the encrypted data in the encrypted unit in an empty area of ​​the storage device, storing the write address to the write pointer, when data is received, the write pointer reading data from said storage device based on the stored write addresses, and stores the read address to the read pointer, the read data decoded by said decoding unit, the said storage device when said data transmission before writing the data, and has a structure in which and recognizes the free space of the storage device based on the read address stored in the read pointer.

【0029】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の複数の固定鍵情報の中から、外部メモリで設定可能なインデックス情報に基づいて鍵情報を選択し、選択された鍵情報に基づいて暗号化して受け渡すことにより、さらに鍵情報を機器個別に変更でき、さらに鍵情報自身のセキュリティを向上し、より高いセキュリティのデータ通信が可能となる。 [0029] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU internal communication data between the CPU from a plurality of fixed key information, select the key information based on configurable index information in the external memory, by passing encrypted based on the selected key information, further the key information device individually change can further improve the key information own security, it is possible more of the high security data communication.

【0030】さらに、本発明の装置は、少なくとも2つのCPUと、前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶する記憶手段と、この記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、 Furthermore, the apparatus of the present invention includes at least two CPU, storage means for storing the index of the key information selected from a plurality of key information unique to the CPU has been stored in the storage means with selecting the key information from the plurality of key information according to an index,
この選択された鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置から読み出したデータを前記記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいて復号する復号ユニットと、 An encryption unit that encrypts data based on the selected key information, a storage device for storing data encrypted with the encryption unit temporarily, data in the storage device written areas of a write pointer for storing a write address, along with the key selection information from among the plurality of key information according to the index stored data read from said storage device in said storage means, based on the selected key information a decoding unit for decoding,
前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CP The CP and a read pointer for storing a read address of the data from the storage device is read out area
U間でデータを通信する通信インタフェースとを備え、 And a communication interface for communicating data between U,
データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とした構成を有している。 When data is being transmitted, and encrypts the data by the encryption unit, writes the encrypted data in the encrypted unit in an empty area of ​​the storage device, storing the write address to the write pointer, when data is received , the read data from said storage device on the basis of the write pointer to the stored write address, and stores the read address to the read pointer, decodes the read data in the decoding unit, when the data transmission before writing the data in the storage device has a structure in which and recognizes the free space of the storage device based on the read address stored in the read pointer.

【0031】この構成により、記憶装置がフルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の複数の固定鍵情報の中から、外部メモリで設定可能なインデックス情報に基づいて鍵情報を選択し、選択された鍵情報に基づいて暗号化して受け渡すことにより、さらに鍵情報を機器個別に変更でき、さらに鍵情報自身のセキュリティを向上し、より高いセキュリティのデータ通信が可能となる。 [0031] With this arrangement, to the extent that memory does not become full, it is possible to access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU internal communication data between the CPU from a plurality of fixed key information, select the key information based on configurable index information in the external memory, by passing encrypted based on the selected key information, further the key information device individually change can further improve the key information own security, it is possible more of the high security data communication.

【0032】 [0032]

【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings. 尚、すべての図面において、同様な構成要素は同じ参照記号および符号を用いて示してある。 In the drawings, like elements are indicated using the same reference symbols and numerals. (第1の実施の形態) (First Embodiment)

【0033】図1は、本発明の第1の実施の形態のCP [0033] Figure 1, CP of the first embodiment of the present invention
U間データ通信が可能な装置を示す概略ブロック図である。 U between the data communication is a schematic block diagram showing an apparatus capable. 図1に示すように、本発明の第1の実施の形態の装置は、第1のCPU11と、第2のCPU13と、この第1のCPU11と第2のCPU13の間に介在するリングバッファ構造を有するデュアルポートメモリ15 1, the apparatus of the first embodiment of the present invention includes a first CPU 11, the second CPU 13, a ring buffer structure interposed between the first CPU 11 and second CPU 13 dual port memory 15 having a
と、第1のCPU11とデュアルポートメモリ15を接続するデータバス17と、第2のCPU13とデュアルポートメモリ15を接続するデータバス19とを含み、 When includes a data bus 17 which connects the first CPU11 and the dual port memory 15, and a data bus 19 which connects the second CPU13 and the dual port memory 15,
第1のCPU11および第2のCPU13におけるデュアルポートメモリ15へのデータの書き込みの開始アドレスおよび完了アドレスを示すライトポインタ21と、 A write pointer 21 indicating the start address and complete address of the write data into the dual port memory 15 in the first CPU11 and a second CPU 13,
第1のCPU11および第2のCPU13におけるデュアルポートメモリ15からのデータの読み出しの開始アドレスおよび完了アドレスを示すリードポインタ23とをさらに設けている。 It is further provided a read pointer 23 indicating the start address and complete address of the read data from the dual port memory 15 in the first CPU11 and the second CPU 13.

【0034】本発明の第1の実施の形態の装置において、図2に示すように、各CPUは、外部CPUとの通信を行うために、送信モジュール31と、受信モジュール33とを含む通信インタフェースを具備する。 [0034] In apparatus according to the first embodiment of the present invention, a communication interface including, as shown in FIG. 2, each CPU has to communicate with the external CPU, a transmission module 31, a reception module 33 comprising a. 図2 Figure 2
は、第1のCPU11の通信インタフェースの機能ブロック図を示している。 Shows a functional block diagram of a first CPU11 communication interface. 以下、図2を用いて、第1のCP Hereinafter, with reference to FIG. 2, the first CP
U11の通信インタフェースの機能について説明する。 It will be explained the function of the communication interface of the U11.

【0035】図2(a)に示すように、送信モジュール31において、第1のCPU11が第2のCPU13にデータを送信する場合は、まず、第1のCPU11が、 As shown in FIG. 2 (a), in the transmission module 31, if the first CPU11 transmits data to the second CPU13, first, first CPU11 is,
リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データを書き込む領域を設定する。 Referring to the read start address and completion address stored in the read pointer 23, and sets the area for writing data. ここで、リードポインタ23には、以前、第1のCPU11がデュアルポートメモリ15に書き込んだデータのうち、第2のCPU13が既に読み出したデータの範囲が示されている。 Here, the read pointer 23 has previously first CPU11 is among the data written into the dual port memory 15, the second CPU13 is already the range of the read data is shown. 従って、第1のCPU11 Thus, the first of CPU11
は、第2のCPU13が未だ読み出していないデータ範囲を知ることができるので、その範囲を除外した空き領域をデータ書き込み領域として設定すれば良い。 Since it is possible to know the range of data the second CPU13 is not read yet, it may be set free space excluding the scope as a data write area.

【0036】次いで、第1のCPU11がデュアルポートメモリ15のデータ書き込み領域にデータを書き込むとともに、ライトポインタ21に書き込みの開始アドレスおよび完了アドレスを格納する。 [0036] Then, the first CPU11 is writes the data into the data write area of ​​the dual port memory 15, and stores the start address and the complete address of the write to the write pointer 21. 書き込みが完了すると、第1のCPU11は、書き込み完了割り込み信号(以後、「IRQ」と略す)を出力する。 When writing is completed, the first CPU11 writes completion interrupt signal (hereinafter, abbreviated as "IRQ") to the. この割り込み信号は、複数のCPU間でハンドシェイク通信を行うためのものである。 This interrupt signal is used for performing the handshake communications between a plurality of CPU.

【0037】この書き込み完了IRQに応じて、第2のCPU13が、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定し、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 [0037] In response to the write completion IRQ, the second CPU13 refers to the write start address and completion address stored in the write pointer 21, and sets a region for reading data, the read area from the dual port memory 15 It reads the data, stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第2のCPU1 When reading is completed, the second CPU1
3が、読み出し完了IRQを出力する。 3, outputs the read completion IRQ.

【0038】この読み出し完了IRQに応じて、第1のCPU11が、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データ書き込み領域を設定する。 [0038] In response to the reading completion IRQ, first CPU11 refers to the read start address and completion address stored in the read pointer 23, and sets the data write area. このようにして、第1のCPU Thus, the first CPU
11から第2のCPU13へのデータの送信を継続して行うことができる。 The transmission of data from the 11 to the second CPU13 can be continued.

【0039】また、図2(b)に示すように、受信モジュール33において、第1のCPU11が第2のCPU Further, as shown in FIG. 2 (b), in the receiving module 33, a first CPU11 second CPU
13からデータを受信する場合は、まず、第1のCPU When receiving data from the 13, first, the first CPU
11が、第2のCPU13から発せられた書き込み完了IRQに応じて、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定する。 11, according to the write completion IRQ emitted from the second CPU 13, referring to the write start address and completion address stored in the write pointer 21, and sets an area to read data. さらに、第1のCPU11 In addition, the first of CPU11
が、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 But it reads the data of the read area from the dual port memory 15, and stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第1のCPU11が、読み出し完了IRQを出力する。 When reading is completed, the first CPU11 outputs a reading completion IRQ.

【0040】以上のように、本発明の第1の実施の形態のCPU間データ通信装置は、データを一時的に格納するリングバッファからなるデュアルポートメモリ15 [0040] As described above, the first embodiment inter-CPU data communication apparatus of the present invention, the dual port memory 15 consisting of a ring buffer for temporarily storing data
と、デュアルポートメモリ15にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタ21 When the write pointer 21 for storing a write address of the data in the dual port memory 15 is written region
と、デュアルポートメモリ15からデータが読み出された領域の読み出しアドレスを格納するリードポインタ2 When the read pointer 2 stores the read address data from the dual port memory 15 is read region
3とを有する通信インタフェースを設け、データ送信時は、デュアルポートメモリ15の空き領域にデータを書き込むとともに、書き込みアドレスをライトポインタ2 A communication interface having a 3 and provided, at the time of data transmission, writes the data in the free area of ​​the dual port memory 15, the write pointer 2 a write address
1に格納し、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出すとともに、読み出しアドレスをリードポインタ23に格納し、データ送信時にデュアルポートメモリ15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができる。 Stored in 1, when data is received, reads the data from the dual port memory 15 on the basis of the write address stored in the write pointer 21, and stores the read address in the read pointer 23, the dual port memory 15 at the time of data transmission before writing the data, since recognizing the space area in the dual port memory 15 on the basis of the read address stored in the read pointer 23, the dual port memory 15, in a range as not to full access writing and reading asynchronously with each other it can be, it is possible to eliminate the need for each other's latency.

【0041】尚、上記実施の形態では二つのCPUを備えた装置について説明したが、本発明は複数のCPUを備えても同様の効果が得られるものである。 [0041] In the above embodiment has been described apparatus provided with two CPU, the present invention has similar effects can be obtained provided with a plurality of CPU. (第2の実施の形態) (Second Embodiment)

【0042】図3および図4は、本発明の第2の実施の形態のCPU間通信方法を示すフローチャートである。 [0042] Figures 3 and 4 are flowcharts showing the inter-CPU communication method of the second embodiment of the present invention.
図3は、一方のCPUが他方のCPUにデータを送信する場合のデータ送信処理手順の一例を示すフローチャートであり、図4は、一方のCPUが他方のCPUからデータを受信する場合のデータ受信処理手順の一例を示すフローチャートである。 Figure 3 is a flowchart illustrating an example of a data transmission procedure in the case where one of the CPU sends data to the other CPU, 4, data reception when one CPU receives data from the other CPU is a flow chart showing an example of the processing procedure. ここでは、一方のCPUを図1 Here, FIG. 1 one of the CPU
に示されたCPU間通信装置における第1のCPU11 The in communication between devices indicated the CPU 1 of the CPU11
とし、他方のCPUを第2のCPU13として説明する。 And then, explaining the other CPU as a second CPU 13.

【0043】図3に示すように、本発明の第2の実施の形態のCPU間通信方法のデータ送信処理において、第1のCPU11が、第2のCPU13からの読み出し完了IRQに応じて(ステップS1)、リードポインタ2 As shown in FIG. 3, the data transmission processing of the inter-CPU communication method of the second embodiment of the present invention, the first CPU11, in response to completion of reading IRQ from the second CPU 13 (step S1), the read pointer 2
3から読み出し開始アドレスおよび完了アドレスを読み出し(ステップS2)、ステップS2で得られた読み出し開始アドレスおよび完了アドレスに基づいてデュアルポートメモリ15へのデータの書き込み領域を設定する(ステップS3)。 3 reads the read start address and complete address (step S2), and sets the write area of ​​the data to the dual port memory 15 based on the read start address and completion address obtained in step S2 (step S3). 尚、第1のCPU11が初めてデータを送信する場合は、ステップS1で、第2のCPU1 In the case where the first CPU11 for the first time transmits the data, in step S1, the second CPU1
3からの読み出し完了IRQは検出されないので、ステップS3からスタートするものとする。 Since read completion IRQ from 3 is not detected, it is assumed that starting from step S3.

【0044】次いで、ライトポインタ21に書き込み開始アドレスを格納し(ステップS4)、デュアルポートメモリ15にデータを書き込む(ステップS5)。 [0044] Then, it stores the write start address in the write pointer 21 (step S4), and writing data to the dual port memory 15 (step S5). 書き込みが完了したら(ステップS6)、ライトポインタ2 When burning is completed (step S6), and the write pointer 2
1に書き込み完了アドレスを格納し(ステップS7)、 1 to store the write completion address (step S7), and
書き込み完了IRQを発生する(ステップS8)。 Generating a write completion IRQ (step S8).

【0045】図3に示したデータ送信処理において、ステップS4乃至ステップS7の処理順序は、これに限定されるものではなく、例えば、ステップS5の書き込み動作を行った後で、ステップS4およびステップS7のライトポインタ21への書き込みアドレスの格納を行っても良い。 [0045] In the data transmission process shown in FIG. 3, the processing order of the steps S4 to S7 is not limited to this, for example, after performing the write operation of step S5, steps S4 and S7 it may be performed to store the write address to the write pointer 21. あるいは先にライトポインタ21に書き込みアドレスを格納した後で、データの書き込み動作を行っても良い。 Alternatively, after storing the write address to the write pointer 21 above, it may be performed data write operation.

【0046】図4に示すように、本発明の第2の実施の形態のCPU間通信方法のデータ受信処理において、第1のCPU11が、第2のCPU13からの書き込み完了IRQに応じて(ステップS11)、ライトポインタ21から書き込み開始アドレスおよび完了アドレスを読み出し(ステップS12)、ステップS12で得られた書き込み開始アドレスおよび完了アドレスに基づいてデュアルポートメモリ15からのデータの読み出し領域を設定する(ステップS13)。 [0046] As shown in FIG. 4, in the data reception processing of the CPU communication method of the second embodiment of the present invention, the first CPU11, in response to completion of writing IRQ from the second CPU 13 (step S11), from the write pointer 21 reads the write start address and complete address (step S12), and sets the read area data from the dual port memory 15 based on a write start address and complete the address obtained in step S12 (step S13).

【0047】次いで、リードポインタ23に読み出し開始アドレスを格納し(ステップS14)、デュアルポートメモリ15からデータを読み出す(ステップS1 [0047] Then, stores the read start address in the read pointer 23 (step S14), and reads data from the dual port memory 15 (step S1
5)。 5). 読み出しが完了したら(ステップS16)、リードポインタ23に読み出し完了アドレスを格納し(ステップS17)、読み出し完了IRQを発生する(ステップS18)。 When reading is completed (step S16), and stores the read completion address to the read pointer 23 (step S17), and generates a read completion IRQ (step S18).

【0048】図4に示したデータ送信処理において、ステップS14乃至ステップS17の処理順序は、これに限定されるものではなく、例えば、ステップS15の読み出し動作を行った後で、ステップS14およびステップS17のリードポインタ23への読み出しアドレスの格納を行っても良い。 [0048] In the data transmission process shown in FIG. 4, the processing order of steps S14 to step S17 is not limited to this, for example, after performing the read operation of step S15, step S14 and step S17 it may be carried out the storage of the read address to the read pointer 23. あるいは先にリードポインタ23 Or earlier in the read pointer 23
に読み出しアドレスを格納した後で、データの読み出し動作を行っても良い。 The after storing the read address, it may be carried out operations for reading data.

【0049】以上のように構成されたCPU間データ通信方法の作用について図3および図4を用いて説明する。 [0049] The operation of configured CPU between data communication method as described above will be described with reference to FIGS.

【0050】第1のCPU11から第2のCPU13にデータを送信する際、図3に示すように、第1のCPU [0050] When transmitting data from the first CPU11 to the second CPU 13, as shown in FIG. 3, the first CPU
11において、ステップS2でリードポインタ23から読み出し開始アドレスおよび完了アドレスが読み出され、得られた読み出し開始アドレスおよび完了アドレスに基づいてステップS3でデュアルポートメモリ15へのデータ書き込み領域が設定される。 In 11, the read start address and complete the address from the read pointer 23 is read out in step S2, the data write area to the dual port memory 15 in step S3 based on the read start address and complete the address obtained is set. 次いで、ステップS4でライトポインタ21に書き込み開始アドレスが格納されるとともに、続くステップS5でデュアルポートメモリ15にデータが書き込まれる。 Then, with the write pointer 21 write start address is stored in step S4, the data in the dual port memory 15 in the following step S5 is written. 次いで、データの書き込みが終了すると、ステップS7へ進み、ライトポインタ21に書き込み完了アドレスが格納され、ステップS8で書き込み完了IRQが出力される。 Then, the writing of data is completed, the process proceeds to step S7, write completion address to the write pointer 21 is stored, the write completion IRQ is outputted at step S8.

【0051】この書き込み完了IRQに応じて、第2のCPU13において、図4に示すデータ受信処理が行われる。 [0051] In response to the write completion IRQ, the second CPU 13, the data reception process shown in FIG. 4 is performed. 第2のCPU13において、書き込み完了IRQ In the second CPU 13, the write completion IRQ
を受け取ると、ステップS11からステップS12に進み、ライトポインタ21から書き込み開始アドレスおよび完了アドレスが読み出され、得られた書き込み開始アドレスおよび完了アドレスに基づいてステップS13でデュアルポートメモリ15からのデータの読み出し領域が設定される。 Upon receipt of the proceeds from step S11 to step S12, the write start address and complete the address from the write pointer 21 is read, the data from the dual port memory 15 in step S13 based on the obtained write start address and complete address reading area is set. 次いで、ステップS14でリードポインタ23に読み出し開始アドレスが格納されるとともに、 Then, with the read start address is stored in the read pointer 23 in the step S14,
続くステップS15でデュアルポートメモリ15からデータが読み出される。 Data from the dual port memory 15 in the following step S15 is read out. 次いで、データの読み出しが終了すると、ステップS17へ進み、リードポインタ23に読み出し完了アドレスが格納され、ステップS18で読み出し完了IRQが出力される。 Then, the data reading is finished, the process proceeds to step S17, the read completion address stored in the read pointer 23, read completion IRQ is outputted at step S18.

【0052】さらに、第1のCPU11が第2のCPU [0052] In addition, the first of CPU11 is the second of CPU
13へのデータ送信を繰り返す場合、図3に示すように、第1のCPU11において、ステップS1で上記第2のCPU13から出力された読み出し完了IRQに応じて、ステップS2に進み、リードポインタ23から読み出し開始アドレスおよび完了アドレスが読み出され、 If repeated data transmission to 13, as shown in FIG. 3, the first CPU 11, in response to a read completion IRQ output from the second CPU13 at step S1, the process proceeds to step S2, the read pointer 23 the read start address and a complete address is read out,
ステップS3でデュアルポートメモリ15へのデータ書き込み領域が設定される。 Data write area to the dual port memory 15 is set in step S3. 以後、同様な処理が繰り返される。 Thereafter, the same processing is repeated.

【0053】このように、ステップS2でリードポインタ23を読み出すことにより、この時点で、第2のCP [0053] Thus, by reading the read pointer 23 in the step S2, at this point, the second CP
U13がデュアルポートメモリ15から既に読み出したデータの範囲を知ることができるので、第1のCPU1 Since U13 can know already read range of data from the dual port memory 15, the first CPU1
1が、次のデータをデュアルポートメモリ15に書き込む際、未だ読み出していないデータへの上書きを防止することができる。 1, when writing the next data into the dual port memory 15, it is possible to prevent the overwriting of data that is not read yet.

【0054】以上のように、本発明の第2の実施の形態のCPU間データ通信方法は、データ送信時は、データを一時的に格納するリングバッファからなるデュアルポートメモリ15の空き領域にデータを書き込み(ステップS5)、このデータが書き込まれたデュアルポートメモリ15の領域の書き込みアドレスをライトポインタ2 [0054] As described above, CPU between data communication method of the second embodiment of the present invention, when transmitting data, the data in the free area of ​​the dual port memory 15 consisting of a ring buffer for temporarily storing data writing (step S5), and the write pointer 2 a write address of the area of ​​the dual port memory 15 which the data is written
1に格納し(ステップS4およびステップS7)、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出し(ステップS15)、デュアルポートメモリ15からの読み出しアドレスをリードポインタ23に格納し(ステップS14およびS17)、データ送信時にデュアルポートメモリ15にデータを書き込む前に、 Stored in 1 (steps S4 and step S7), and when data is received, data are read out from the dual port memory 15 based on the write address stored in the write pointer 21 (step S15), and the read address from the dual port memory 15 stores the read pointer 23 (steps S14 and S17), before writing data to the dual port memory 15 at the time of data transmission,
リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができる。 Since recognizing free space of the dual port memory 15 on the basis of the read address stored in the read pointer 23, the dual port memory 15, in a range not reach the full, you can access the writing and reading asynchronously with each other, each other it can be the waiting time and unnecessary. (第3の実施の形態) (Third Embodiment)

【0055】図5は、本発明の第3の実施の形態のCP [0055] Figure 5, CP of the third embodiment of the present invention
U間データ通信可能な装置の通信インタフェースを示す機能ブロック図である。 It is a functional block diagram showing a communication interface U between the data communication capable device. これは図2に示された上記第1 This the first shown in FIG. 2
の実施の形態とは、各CPUにおいて、送信モジュール31に暗号化ユニット101を設け、受信モジュール3 The embodiment, in each CPU, and encryption unit 101 provided in the transmission module 31, reception module 3
3に復号ユニット103を設けた点が相違している。 That provided the decryption unit 103 is different to 3.
尚、第1の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, the same components as the first embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0056】暗号化ユニット101は、送信モジュール31において、CPU内部の固定鍵情報111に基づいて、外部に送信すべきデータを暗号化するものである。 [0056] Encryption unit 101 in the transmission module 31, based on the CPU inside the fixed key information 111, is to encrypt the data to be transmitted to the outside.

【0057】復号ユニット103は、受信モジュール3 [0057] decoding unit 103, the receiving module 3
3において、固定鍵情報111に基づいて、外部から受信したデータを復号するものである。 In 3, based on a fixed key information 111 is for decoding the data received from the outside.

【0058】以下、図5を用いて、第1のCPU11の通信インタフェースの機能について説明する。 [0058] Hereinafter, with reference to FIG. 5, a description will be given of the function of the first CPU11 communication interface.

【0059】図5(a)に示すように、送信モジュール31において、第1のCPU11が第2のCPU13にデータを送信する場合は、まず、第1のCPU11が、 [0059] As shown in FIG. 5 (a), in the transmission module 31, if the first CPU11 transmits data to the second CPU13, first, first CPU11 is,
暗号化ユニット101にて、送信データを鍵情報111 At the encryption unit 101, the transmission data key information 111
に基づいて暗号化する。 To encrypt based on. 次いで、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データを書き込む領域を設定する。 Then, with reference to the read start address and completion address stored in the read pointer 23, and sets the area for writing data.

【0060】次いで、第1のCPU11がデュアルポートメモリ15のデータ書き込み領域に暗号化されたデータを書き込むとともに、ライトポインタ21に書き込みの開始アドレスおよび完了アドレスを格納する。 [0060] Then, the first CPU11 is writes the encrypted data in the data storage area of ​​the dual port memory 15, and stores the start address and the complete address of the write to the write pointer 21. 書き込みが完了すると、第1のCPU11は、書き込み完了I When writing is completed, the first CPU11 writes completed I
RQを出力する。 And outputs the RQ.

【0061】この書き込み完了IRQに応じて、第2のCPU13が、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定し、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 [0061] In response to the write completion IRQ, the second CPU13 refers to the write start address and completion address stored in the write pointer 21, and sets a region for reading data, the read area from the dual port memory 15 It reads the data, stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第2のCPU1 When reading is completed, the second CPU1
3は、読み出し完了IRQを出力する。 3 outputs the read completion IRQ. 復号ユニット1 Decoding unit 1
03にて、読み出されたデータを鍵情報111に基づいて復号する。 At 03, it decodes based on the read data in the key information 111.

【0062】この読み出し完了IRQに応じて、第1のCPU11が、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データ書き込み領域を設定する。 [0062] In response to the reading completion IRQ, first CPU11 refers to the read start address and completion address stored in the read pointer 23, and sets the data write area. このようにして、第1のCPU Thus, the first CPU
11から第2のCPU13へのデータの送信を継続して行うことができる。 The transmission of data from the 11 to the second CPU13 can be continued.

【0063】また、図5(b)に示すように、受信モジュール33において、第1のCPU11が第2のCPU [0063] Further, as shown in FIG. 5 (b), in the receiving module 33, a first CPU11 second CPU
13からデータを受信する場合は、まず、第1のCPU When receiving data from the 13, first, the first CPU
11が、第2のCPU13から発せられた書き込み完了IRQに応じて、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定する。 11, according to the write completion IRQ emitted from the second CPU 13, referring to the write start address and completion address stored in the write pointer 21, and sets an area to read data. さらに、第1のCPU11 In addition, the first of CPU11
が、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 But it reads the data of the read area from the dual port memory 15, and stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第1のCPU11が、読み出し完了IRQを出力する。 When reading is completed, the first CPU11 outputs a reading completion IRQ. 復号ユニット103にて、読み出されたデータを鍵情報111に基づいて復号する。 At decoding unit 103 decodes based on the read data in the key information 111.

【0064】以上のように、本発明の第3の実施の形態のCPU間データ通信可能な装置は、第1のCPU11 [0064] As described above, the 3 CPU between data communication devices capable of embodiment of the present invention, first CPU11
と、第2のCPU13と、CPUの固有の鍵情報111 When, a second CPU 13, a unique key information 111 of the CPU
に基づいてデータを暗号化する暗号化ユニット101 Encryption unit encrypts the data based on the 101
と、暗号化ユニット101で暗号化されたデータを一時的に格納するリングバッファからなるデュアルポートメモリ15と、デュアルポートメモリ15にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタ21と、デュアルポートメモリ15から読み出したデータを鍵情報111に基づいて復号する復号ユニット103と、デュアルポートメモリ15からデータが読み出された領域の読み出しアドレスを格納するリードポインタ23とを有する通信インタフェースを設け、データ送信時は、暗号化ユニット101にてデータを暗号化し、暗号化ユニット101で暗号化されたデータをデュアルポートメモリ15の空き領域に書き込み、書き込みアドレスをライトポインタ21に格納し、データ受信時は、ライトポインタ When a dual-port memory 15 consisting of a ring buffer for temporarily storing the encrypted data in the encryption unit 101, the write pointer 21 for storing a write address of the data in the dual port memory 15 is written region, a decoding unit 103 for decoding based on the data read from the dual port memory 15 in the key information 111, the communication interface having a read pointer 23 for storing a read address of the data from the dual port memory 15 is read region provided during data transmission, encrypts data in encryption units 101, writes the encrypted data in the encryption unit 101 in the empty area of ​​the dual port memory 15, and stores the write address to the write pointer 21, data received when the write pointer 1に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出し、読み出しアドレスをリードポインタ23に格納し、読み出したデータを復号ユニット103にて復号し、データ送信時にデュアルポートメモリ15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、 Reads data from the dual port memory 15 based on the stored write address 1, stores the read address in the read pointer 23, decodes the read data at the decoding unit 103, the data in the dual port memory 15 at the time of data transmission before writing, since recognizing the space area in the dual port memory 15 based on the read address stored in the read pointer 23, the dual port memory 15,
フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となる。 Within a range not reach the full, you can access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, encrypted based communication data between the CPU on the fixed key information inside CPU, receiving by passing, it is possible to data communication of higher security. (第4の実施の形態) (Fourth Embodiment)

【0065】本発明の第4の実施の形態のCPU間通信方法は、上記第2の実施の形態とは、図3に示したデータ送信処理のステップS3の前に、CPUが有する固有の鍵情報に基づいてデータを暗号化するステップ(図示無し)を設け、図4に示したデータ受信処理のステップS15の後に、デュアルポートメモリ15から読み出したデータを鍵情報に基づいて復号するステップ(図示無し)を設けた点が相違している。 [0065] The fourth inter-CPU communication method embodiment of the present invention, the the second embodiment, prior to the step S3 of the data transmission process shown in FIG. 3, unique key with the CPU step (not shown) that encrypts data based on the provided information, after step S15 of the data reception process shown in FIG. 4, steps of decoding on the basis of the data read from the dual port memory 15 in the key information (shown that provided no) it is different. 尚、第2の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, same components as in the second embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0066】以下、本発明の第4の実施の形態のCPU [0066] Hereinafter, CPU of the fourth embodiment of the present invention
間データ通信方法の作用を図3および図4を用いて以下に説明する。 Will be described below with reference to FIGS. 3 and 4 the interaction between data communication method.

【0067】第1のCPU11から第2のCPU13にデータを送信する際、図3に示すように、第1のCPU [0067] When transmitting data from the first CPU11 to the second CPU 13, as shown in FIG. 3, the first CPU
11において、ステップS2でリードポインタ23から読み出し開始アドレスおよび完了アドレスが読み出される。 In 11, the read start address and complete the address from the read pointer 23 is read out in step S2. 次いで、CPUが有する固有の鍵情報に基づいて送信データを暗号化する。 Then, it encrypts the transmission data based on the unique key information possessed by the CPU. ステップS2で得られた読み出し開始アドレスおよび完了アドレスに基づいて、ステップS3でデュアルポートメモリ15へのデータ書き込み領域が設定される。 Based on the read start address and completion address obtained in step S2, the data write area to the dual port memory 15 is set in step S3. 次いで、ステップS4でライトポインタ21に書き込み開始アドレスが格納されるとともに、続くステップS5でデュアルポートメモリ15にデータが書き込まれる。 Then, with the write pointer 21 write start address is stored in step S4, the data in the dual port memory 15 in the following step S5 is written. 次いで、データの書き込みが終了すると、ステップS7へ進み、ライトポインタ21に書き込み完了アドレスが格納され、ステップS8で書き込み完了IRQが出力される。 Then, the writing of data is completed, the process proceeds to step S7, write completion address to the write pointer 21 is stored, the write completion IRQ is outputted at step S8.

【0068】この書き込み完了IRQに応じて、第2のCPU13において、図4に示すデータ受信処理が行われる。 [0068] In response to the write completion IRQ, the second CPU 13, the data reception process shown in FIG. 4 is performed. 第2のCPU13において、書き込み完了IRQ In the second CPU 13, the write completion IRQ
を受け取ると、ステップS11からステップS12に進み、ライトポインタ21から書き込み開始アドレスおよび完了アドレスが読み出され、得られた書き込み開始アドレスおよび完了アドレスに基づいてステップS13でデュアルポートメモリ15からのデータの読み出し領域が設定される。 Upon receipt of the proceeds from step S11 to step S12, the write start address and complete the address from the write pointer 21 is read, the data from the dual port memory 15 in step S13 based on the obtained write start address and complete address reading area is set. 次いで、ステップS14でリードポインタ23に読み出し開始アドレスが格納されるとともに、 Then, with the read start address is stored in the read pointer 23 in the step S14,
続くステップS15でデュアルポートメモリ15からデータが読み出され、この読み出されたデータが鍵情報に基づいて復号される。 Data from the dual port memory 15 is read out in the subsequent step S15, the read data is decoded on the basis of the key information. ステップS17で、リードポインタ23に読み出し完了アドレスが格納され、ステップS In step S17, the read completion address stored in the read pointer 23, step S
18で読み出し完了IRQが出力される。 18 read completion IRQ is outputted by.

【0069】以上のように、本発明の第4の実施の形態のCPU間データ通信方法は、データ送信時は、CPU [0069] As described above, the 4 CPU between data communication method of the embodiment of the present invention, when the data transmission, CPU
が有する固有の鍵情報に基づいてデータを暗号化し、データを一時的に格納するリングバッファからなるデュアルポートメモリ15の空き領域に暗号化されたデータを書き込み(ステップS5)、このデータが書き込まれたデュアルポートメモリ15の領域の書き込みアドレスをライトポインタ21に格納し(ステップS4およびステップS7)、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出し(ステップS15)、デュアルポートメモリ15からの読み出しアドレスをリードポインタ23に格納し(ステップS14およびS1 Encrypts the data based on the unique key information possessed by, it writes the encrypted data in the free area of ​​the dual port memory 15 consisting of a ring buffer for temporarily storing data (step S5), and the data is written the write address of the area in the dual port memory 15 and stored in the write pointer 21 (step S4 and step S7), and when data is received, data are read out from the dual port memory 15 on the basis of the write address stored in the write pointer 21 (step S15), and the read address from the dual port memory 15 and stored in the read pointer 23 (step S14 and S1
7)、読み出したデータを鍵情報に基づいて復号し、データ送信時にデュアルポートメモリ15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU 7) decodes based on the read data in the key information, before writing data to the dual port memory 15 at the time of data transmission, it recognizes the free space of the dual port memory 15 based on the read address stored in the read pointer 23 because, the dual port memory 15, in a range not reach the full, you can access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, CPU communication data between the CPU
内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となる。 Encrypted based on the inside of the fixed key information, by passing, thereby enabling data communication higher security. (第5の実施の形態) (Fifth Embodiment)

【0070】図6は、本発明の第5の実施の形態のCP [0070] Figure 6, CP of the fifth embodiment of the present invention
U間データ通信可能な装置の通信インタフェースを示す機能ブロック図である。 It is a functional block diagram showing a communication interface U between the data communication capable device. これは図5に示された上記第3 The third this is shown in Figure 5
の実施の形態とは、各CPUにおいて、送信モジュール31の暗号化ユニット101および受信モジュール33 The embodiment, in each CPU, the encryption unit 101 and the receiving module 33 of the transmission module 31
の復号ユニット103が参照する鍵情報111を記憶するメモリ211を設けた点が相違している。 Decoding unit 103 is a point in which a memory 211 for storing the key information 111 to be referenced is different for. 尚、第3の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, the same elements as the third embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0071】本実施の形態において、送信モジュール3 [0071] In this embodiment, the transmission module 3
1の暗号化ユニット101は、メモリ211に記憶された固定鍵情報111に基づいて、外部に送信すべきデータを暗号化するものである。 1 encryption unit 101, based on a fixed key information 111 stored in the memory 211, is to encrypt the data to be transmitted to the outside.

【0072】受信モジュール33の復号ユニット103 [0072] decoding unit 103 of the receiving module 33
は、メモリ211に記憶された固定鍵情報111に基づいて、外部から受信したデータを復号するものである。 Is based on a fixed key information 111 stored in the memory 211 is for decoding the data received from the outside.

【0073】以下、図6を用いて、第1のCPU11の通信インタフェースの機能について説明する。 [0073] Hereinafter, with reference to FIG. 6, a description will be given of the function of the first CPU11 communication interface.

【0074】図6(a)に示すように、送信モジュール31において、第1のCPU11が第2のCPU13にデータを送信する場合は、まず、第1のCPU11が、 [0074] As shown in FIG. 6 (a), the transmission module 31, if the first CPU11 transmits data to the second CPU13, first, first CPU11 is,
暗号化ユニット101にて、メモリ211に記憶された固定鍵情報111に基づいて送信データを暗号化する。 At the encryption unit 101, it encrypts the transmission data based on a fixed key information 111 stored in the memory 211.
次いで、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データを書き込む領域を設定する。 Then, with reference to the read start address and completion address stored in the read pointer 23, and sets the area for writing data.

【0075】次いで、第1のCPU11がデュアルポートメモリ15のデータ書き込み領域に暗号化されたデータを書き込むとともに、ライトポインタ21に書き込みの開始アドレスおよび完了アドレスを格納する。 [0075] Then, the first CPU11 is writes the encrypted data in the data storage area of ​​the dual port memory 15, and stores the start address and the complete address of the write to the write pointer 21. 書き込みが完了すると、第1のCPU11は、書き込み完了I When writing is completed, the first CPU11 writes completed I
RQを出力する。 And outputs the RQ.

【0076】この書き込み完了IRQに応じて、第2のCPU13が、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定し、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 [0076] In response to the write completion IRQ, the second CPU13 refers to the write start address and completion address stored in the write pointer 21, and sets a region for reading data, the read area from the dual port memory 15 It reads the data, stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第2のCPU1 When reading is completed, the second CPU1
3は、読み出し完了IRQを出力する。 3 outputs the read completion IRQ. 復号ユニット1 Decoding unit 1
03にて、読み出されたデータを鍵情報111に基づいて復号する。 At 03, it decodes based on the read data in the key information 111.

【0077】この読み出し完了IRQに応じて、第1のCPU11が、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データ書き込み領域を設定する。 [0077] In response to the reading completion IRQ, first CPU11 refers to the read start address and completion address stored in the read pointer 23, and sets the data write area. このようにして、第1のCPU Thus, the first CPU
11から第2のCPU13へのデータの送信を継続して行うことができる。 The transmission of data from the 11 to the second CPU13 can be continued.

【0078】また、図6(b)に示すように、受信モジュール33において、第1のCPU11が第2のCPU [0078] Further, as shown in FIG. 6 (b), in the receiving module 33, a first CPU11 second CPU
13からデータを受信する場合は、まず、第1のCPU When receiving data from the 13, first, the first CPU
11が、第2のCPU13から発せられた書き込み完了IRQに応じて、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定する。 11, according to the write completion IRQ emitted from the second CPU 13, referring to the write start address and completion address stored in the write pointer 21, and sets an area to read data. さらに、第1のCPU11 In addition, the first of CPU11
が、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 But it reads the data of the read area from the dual port memory 15, and stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第1のCPU11が、読み出し完了IRQを出力する。 When reading is completed, the first CPU11 outputs a reading completion IRQ. 復号ユニット103にて、読み出されたデータを、メモリ211に記憶された鍵情報111 At decoding unit 103, the read data, the key information 111 stored in the memory 211
に基づいて復号する。 Decoding based on.

【0079】以上のように、本発明の第5の実施の形態のCPU間データ通信可能な装置は、第1のCPU11 [0079] As described above, the 5 CPU between data communication devices capable of embodiment of the present invention, first CPU11
と、第2のCPU13と、固有の鍵情報111を記憶するメモリ211と、鍵情報111に基づいてデータを暗号化する暗号化ユニット101と、暗号化ユニット10 When, a second CPU 13, a memory 211 for storing a unique key information 111, an encryption unit 101 for encrypting the data on the basis of the key information 111, the encryption unit 10
1で暗号化されたデータを一時的に格納するリングバッファからなるデュアルポートメモリ15と、デュアルポートメモリ15にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタ21と、デュアルポートメモリ15から読み出したデータをメモリ211に記憶された鍵情報111に基づいて復号する復号ユニット103と、デュアルポートメモリ15からデータが読み出された領域の読み出しアドレスを格納するリードポインタ23とを有する通信インタフェースを設け、データ送信時は、暗号化ユニット101にてデータを暗号化し、暗号化ユニット101で暗号化されたデータをデュアルポートメモリ15の空き領域に書き込み、書き込みアドレスをライトポインタ21に格納し、データ受信時は、ライトポイン A dual port memory 15 consisting of a ring buffer for temporarily storing the encrypted data 1, the write pointer 21 for storing a write address of the data in the dual port memory 15 is written region from the dual port memory 15 read a decoding unit 103 for decoding on the basis of the key information 111 stored in the memory 211 the data, a communication interface and a read pointer 23 for storing a read address of the data from the dual port memory 15 is read region provided, when transmitting data encrypts the data using encryption unit 101 writes the encrypted data in the encryption unit 101 in the empty area of ​​the dual port memory 15, and stores the write address to the write pointer 21, data Upon receipt, the write pointer 21に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出し、読み出しアドレスをリードポインタ23に格納し、読み出したデータを復号ユニット103にて復号し、データ送信時にデュアルポートメモリ15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、 Reads data from the dual port memory 15 based on the write address stored in 21, and stores the read address in the read pointer 23, decodes the read data at the decoding unit 103, the data in the dual port memory 15 at the time of data transmission before writing, since recognizing the space area in the dual port memory 15 based on the read address stored in the read pointer 23, the dual port memory 15,
フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU外部の固定鍵情報に基づいて暗号化して受け渡しでき、さらに鍵情報を機器個別に変更できるので、より高いセキュリティのデータ通信が可能となる。 Within a range not reach the full, you can access the writing and reading asynchronously with each other, it is possible to eliminate the need for another latency, and encrypted based communication data between the CPU the CPU outside of the fixed key information passing can be, it is possible to further modify the key information devices individually, it is possible to data communication of higher security. (第6の実施の形態) (Sixth Embodiment)

【0080】本発明の第6の実施の形態のCPU間通信方法は、上記第2の実施の形態とは、図3に示したデータ送信処理のステップS3の前に、メモリ211に記憶された固有の鍵情報に基づいてデータを暗号化するステップ(図示無し)を設け、図4に示したデータ受信処理のステップS15の後に、デュアルポートメモリ15から読み出したデータをメモリ211に記憶された鍵情報に基づいて復号するステップ(図示無し)を設けた点が相違している。 [0080] The sixth inter-CPU communication method embodiments of the present invention, the the second embodiment, prior to the step S3 of the data transmission process shown in FIG. 3, stored in the memory 211 provided steps (not shown) that encrypts data based on the unique key information, after step S15 in the data reception process shown in FIG. 4, key stored data read from the dual port memory 15 in the memory 211 that provided steps (not shown) for decoding on the basis of the information are different. 尚、第2の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, same components as in the second embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0081】以下、本発明の第6の実施の形態のCPU [0081] Hereinafter, CPU of the sixth embodiment of the present invention
間データ通信方法の作用を図3および図4を用いて以下に説明する。 Will be described below with reference to FIGS. 3 and 4 the interaction between data communication method.

【0082】第1のCPU11から第2のCPU13にデータを送信する際、図3に示すように、第1のCPU [0082] When transmitting data from the first CPU11 to the second CPU 13, as shown in FIG. 3, the first CPU
11において、ステップS2でリードポインタ23から読み出し開始アドレスおよび完了アドレスが読み出される。 In 11, the read start address and complete the address from the read pointer 23 is read out in step S2. 次いで、メモリ211に記憶された固有の鍵情報に基づいて送信データを暗号化する。 Then, it encrypts the transmission data based on the unique key information stored in the memory 211. ステップS2で得られた読み出し開始アドレスおよび完了アドレスに基づいて、ステップS3でデュアルポートメモリ15へのデータ書き込み領域が設定される。 Based on the read start address and completion address obtained in step S2, the data write area to the dual port memory 15 is set in step S3. 次いで、ステップS4でライトポインタ21に書き込み開始アドレスが格納されるとともに、続くステップS5でデュアルポートメモリ15にデータが書き込まれる。 Then, with the write pointer 21 write start address is stored in step S4, the data in the dual port memory 15 in the following step S5 is written. 次いで、データの書き込みが終了すると、ステップS7へ進み、ライトポインタ21に書き込み完了アドレスが格納され、ステップS8 Then, the writing of data is completed, the process proceeds to step S7, write completion address stored in the write pointer 21, step S8
で書き込み完了IRQが出力される。 In writing completion IRQ is output.

【0083】この書き込み完了IRQに応じて、第2のCPU13において、図4に示すデータ受信処理が行われる。 [0083] In response to the write completion IRQ, the second CPU 13, the data reception process shown in FIG. 4 is performed. 第2のCPU13において、書き込み完了IRQ In the second CPU 13, the write completion IRQ
を受け取ると、ステップS11からステップS12に進み、ライトポインタ21から書き込み開始アドレスおよび完了アドレスが読み出され、得られた書き込み開始アドレスおよび完了アドレスに基づいてステップS13でデュアルポートメモリ15からのデータの読み出し領域が設定される。 Upon receipt of the proceeds from step S11 to step S12, the write start address and complete the address from the write pointer 21 is read, the data from the dual port memory 15 in step S13 based on the obtained write start address and complete address reading area is set. 次いで、ステップS14でリードポインタ23に読み出し開始アドレスが格納されるとともに、 Then, with the read start address is stored in the read pointer 23 in the step S14,
続くステップS15でデュアルポートメモリ15からデータが読み出され、この読み出されたデータが、メモリ211に記憶された固有の鍵情報に基づいて復号される。 Data is read out from the dual port memory 15 at the subsequent step S15, the read data is decoded based on a unique key information stored in the memory 211. ステップS17で、リードポインタ23に読み出し完了アドレスが格納され、ステップS18で読み出し完了IRQが出力される。 In step S17, the read completion address stored in the read pointer 23, read completion IRQ is outputted at step S18.

【0084】以上のように、本発明の第6の実施の形態のCPU間データ通信方法は、固有の鍵情報をメモリ2 [0084] As described above, the 6 CPU between the data communication method of the embodiment of the present invention, the memory 2 the key information unique
11に記憶し、データ送信時は、メモリ211に記憶された鍵情報に基づいてデータを暗号化し、データを一時的に格納するリングバッファからなるデュアルポートメモリ15の空き領域に暗号化されたデータを書き込み(ステップS5)、このデータが書き込まれたデュアルポートメモリ15の領域の書き込みアドレスをライトポインタ21に格納し(ステップS4およびステップS Stored in 11, during data transmission, it encrypts the data based on the key information stored in the memory 211, encrypted in the free space of the dual port memory 15 consisting of a ring buffer for temporarily storing data Data writing (step S5), and stores the write address of the area in the dual port memory 15 which the data is written into the write pointer 21 (step S4 and step S
7)、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメモリ1 7) When data is received, the dual port memory 1 based on the write address stored in the write pointer 21
5からデータを読み出し(ステップS15)、デュアルポートメモリ15からの読み出しアドレスをリードポインタ23に格納し(ステップS14およびS17)、読み出したデータをメモリ211に記憶された鍵情報に基づいて復号し、データ送信時にデュアルポートメモリ1 5 reads data from (step S15), and stores the read address from the dual port memory 15 to read pointer 23 (steps S14 and S17), decodes based on the read data to the key information stored in the memory 211, when transmitting data to the dual port memory 1
5にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU外部の固定鍵情報に基づいて暗号化して受け渡しでき、さらに鍵情報を機器個別に変更できるので、より高いセキュリティのデータ通信が可能となる。 Before writing data to 5, since recognizing the space area in the dual port memory 15 based on the read address stored in the read pointer 23, the dual port memory 15, in a range that does not fully asynchronous writing and reading each other to be able to access, it is possible to eliminate the need for another latency, the communication data between the CPU can transfer encrypted based on the CPU outside of the fixed key information may further modify the key information device individually because, it is possible to data communication of higher security. (第7の実施の形態) (Seventh Embodiment)

【0085】図7は、本発明の第7の実施の形態のCP [0085] Figure 7, CP of the seventh embodiment of the present invention
U間データ通信可能な装置の通信インタフェースを示す機能ブロック図である。 It is a functional block diagram showing a communication interface U between the data communication capable device. これは図5に示された上記第3 The third this is shown in Figure 5
の実施の形態とは、各CPUが複数の固有鍵情報311 Specific key information 311 with the embodiment, each CPU of the plurality
を有し、さらに送信モジュール31および受信モジュール33に、複数の鍵情報311の中から選択する鍵情報のインデックスを記憶するインデックスメモリ313を設けるとともに、暗号化ユニット101および復号ユニット103に替えて暗号化ユニット301および復号ユニット303を設けた点が相違している。 Has, further to the transmission module 31 and receiver module 33, provided with an index memory 313 for storing the index of the key information selected from a plurality of key information 311, instead of the encryption unit 101 and decryption unit 103 encryption that provided of unit 301 and decoding unit 303 are different. 尚、第3の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, the same elements as the third embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0086】本実施の形態において、送信モジュール3 [0086] In this embodiment, the transmission module 3
1の暗号化ユニット301は、インデックスメモリ31 1 encryption unit 301, an index memory 31
3に記憶されたインデックスに基づいて複数の鍵情報3 3 based on the stored index to a plurality of key information 3
11の中から鍵情報を選択し、この選択された鍵情報に基づいて外部に送信すべきデータを暗号化するものである。 Select key information from the 11, the data to be transmitted to the outside on the basis of the selected key information is to encrypt.

【0087】受信モジュール33の復号ユニット303 [0087] decoding unit 303 of the receiving module 33
は、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいて外部から受信したデータを復号するものである。 Are those based on the index stored in the index memory 313 selects a key information among a plurality of key information 311, it decodes the data received from the outside based on the selected key information.

【0088】以下、図7を用いて、第1のCPU11の通信インタフェースの機能について説明する。 [0088] Hereinafter, with reference to FIG. 7, a description will be given of the function of the first CPU11 communication interface.

【0089】図7(a)に示すように、送信モジュール31において、第1のCPU11が第2のCPU13にデータを送信する場合は、まず、第1のCPU11が、 [0089] As shown in FIG. 7 (a), in the transmission module 31, if the first CPU11 transmits data to the second CPU13, first, first CPU11 is,
暗号化ユニット301にて、インデックスメモリ313 At the encryption unit 301, an index memory 313
に記憶されたインデックスに基づいて複数の鍵情報31 A plurality of key information 31 based on the index stored in
1の中から鍵情報を選択し、この選択された鍵情報に基づいて送信データを暗号化する。 Select key information from the 1, it encrypts the transmission data based on the selected key information. 次いで、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データを書き込む領域を設定する。 Then, with reference to the read start address and completion address stored in the read pointer 23, and sets the area for writing data.

【0090】次いで、第1のCPU11がデュアルポートメモリ15のデータ書き込み領域に暗号化されたデータを書き込むとともに、ライトポインタ21に書き込みの開始アドレスおよび完了アドレスを格納する。 [0090] Then, the first CPU11 is writes the encrypted data in the data storage area of ​​the dual port memory 15, and stores the start address and the complete address of the write to the write pointer 21. 書き込みが完了すると、第1のCPU11は、書き込み完了I When writing is completed, the first CPU11 writes completed I
RQを出力する。 And outputs the RQ.

【0091】この書き込み完了IRQに応じて、第2のCPU13が、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定し、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 [0091] In response to the write completion IRQ, the second CPU13 refers to the write start address and completion address stored in the write pointer 21, and sets a region for reading data, the read area from the dual port memory 15 It reads the data, stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第2のCPU1 When reading is completed, the second CPU1
3は、読み出し完了IRQを出力する。 3 outputs the read completion IRQ. 復号ユニット3 Decoding unit 3
03にて、読み出されたデータを、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいて復号する。 At 03, the read data, based on the index stored in the index memory 313 selects a key information among a plurality of key information 311, decodes based on the selected key information.

【0092】この読み出し完了IRQに応じて、第1のCPU11が、リードポインタ23に格納された読み出し開始アドレスおよび完了アドレスを参照し、データ書き込み領域を設定する。 [0092] In response to the reading completion IRQ, first CPU11 refers to the read start address and completion address stored in the read pointer 23, and sets the data write area. このようにして、第1のCPU Thus, the first CPU
11から第2のCPU13へのデータの送信を継続して行うことができる。 The transmission of data from the 11 to the second CPU13 can be continued.

【0093】また、図7(b)に示すように、受信モジュール33において、第1のCPU11が第2のCPU [0093] Further, as shown in FIG. 7 (b), in the receiving module 33, a first CPU11 second CPU
13からデータを受信する場合は、まず、第1のCPU When receiving data from the 13, first, the first CPU
11が、第2のCPU13から発せられた書き込み完了IRQに応じて、ライトポインタ21に格納された書き込み開始アドレスおよび完了アドレスを参照し、データを読み出す領域を設定する。 11, according to the write completion IRQ emitted from the second CPU 13, referring to the write start address and completion address stored in the write pointer 21, and sets an area to read data. さらに、第1のCPU11 In addition, the first of CPU11
が、デュアルポートメモリ15から読み出し領域内のデータを読み出すとともに、リードポインタ23に読み出しの開始アドレスおよび完了アドレスを格納する。 But it reads the data of the read area from the dual port memory 15, and stores the start address and the complete address of the read to the read pointer 23. 読み出しが完了すると、第1のCPU11が、読み出し完了IRQを出力する。 When reading is completed, the first CPU11 outputs a reading completion IRQ. 復号ユニット303にて、読み出されたデータを、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいて復号する。 At decoding unit 303, the read data, based on the index stored in the index memory 313 selects a key information among a plurality of key information 311, decodes based on the selected key information.

【0094】以上のように、本発明の第7の実施の形態のCPU間データ通信可能な装置は、第1のCPU11 [0094] As described above, the 7 CPU between data communication devices capable of embodiment of the present invention, first CPU11
と、第2のCPU13と、CPUが有する複数の固有の鍵情報311の中から選択する鍵情報のインデックスを記憶するインデックスメモリ313と、このインデックスメモリ313に記憶されたインデックスに従って複数の鍵情報311の中から鍵情報を選択するとともに、この選択された鍵情報に基づいてデータを暗号化する暗号化ユニット301と、暗号化ユニット301で暗号化されたデータを一時的に格納するリングバッファからなるデュアルポートメモリ15と、デュアルポートメモリ1 When, a second CPU 13, the index memory 313, a plurality of key information 311 according to the index stored in the index memory 313 for storing the index of the key information selected from a plurality of key information unique 311 having the CPU with selecting the key information from the, the encryption unit 301 to encrypt the data based on the selected key information, a ring buffer for temporarily storing the encrypted data in the encryption unit 301 a dual port memory 15, dual port memory 1
5にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタ21と、インデックスメモリ31 A write pointer 21 for storing the write address of the area where data is written to 5, the index memory 31
3に記憶されたインデックスに従って複数の鍵情報31 A plurality of key information 31 in accordance with the stored index 3
1の中から鍵情報を選択するとともに、この選択された鍵情報に基づいて復号する復号ユニット303と、デュアルポートメモリ15からデータが読み出された領域の読み出しアドレスを格納するリードポインタ23とを有する通信インタフェースを設け、データ送信時は、暗号化ユニット301にてデータを暗号化し、暗号化ユニット301で暗号化されたデータをデュアルポートメモリ15の空き領域に書き込み、書き込みアドレスをライトポインタ21に格納し、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメモリ15からデータを読み出し、読み出しアドレスをリードポインタ23に格納し、読み出したデータを復号ユニット303にて復号し、データ送信時にデュアルポートメモ With selecting the key information from the 1, a decoding unit 303 for decoding based on the selected key information, and a read pointer 23 for storing a read address of the data from the dual port memory 15 is read region a communication interface having provided, at the time of data transmission, encrypts data in encryption units 301, writes the encrypted data in the encryption unit 301 in the empty area of ​​the dual port memory 15, a write address to the write pointer 21 storing, when data is received, data are read out from the dual port memory 15 based on the write address stored in the write pointer 21, and stores the read address in the read pointer 23, decodes the read data at the decoding unit 303 , dual port memo at the time of data transmission 15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の複数の固定鍵情報の中から、外部メモリで設定可能なインデックス情報に基づいて鍵情報を選択し、選択された鍵情報に基づいて暗号化して受け渡すことにより、さらに鍵情報を機器個別に変更でき、さらに鍵情報自身のセキュリティを向上し、より高いセキュリティのデータ通信が可能となる。 Before writing data to 15, since recognizing the space area in the dual port memory 15 based on the read address stored in the read pointer 23, the dual port memory 15, in a range that does not fully asynchronous writing and reading each other can access, it is possible to eliminate the need for another latency, the communication data between the CPU from a plurality of fixed key information within CPU, based on configurable index information in the external memory key selects information, by passing encrypted based on the selected key information, further the key information device can be individually changed, further improve the key information own security, allow more of the high security data communication Become. (第8の実施の形態) (Eighth Embodiment)

【0095】本発明の第8の実施の形態のCPU間通信方法は、上記第2の実施の形態とは、図3に示したデータ送信処理のステップS3の前に、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいてデータを暗号化するステップ(図示無し) [0095] Eighth inter-CPU communication method of embodiment of the present invention, the the second embodiment, prior to the step S3 of the data transmission process shown in FIG. 3, is stored in the index memory 313 were selected key information from a plurality of the key information 311 based on the index, to encrypt the data based on the selected key information step (not shown)
を設け、図4に示したデータ受信処理のステップS15 The provided, step S15 of the data reception process shown in FIG. 4
の後に、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、デュアルポートメモリ15から読み出したデータを選択された鍵情報に基づいて復号するステップ(図示無し)を設けた点が相違している。 After step (illustrated select the key information from a plurality of key information 311, it decodes based on the key information selected data read from the dual port memory 15 based on the index stored in the index memory 313 that provided no) it is different. 尚、第2の実施の形態と同様な構成要素は同じ参照記号および符号を用いて示し、詳細な説明は省略する。 Incidentally, same components as in the second embodiment are denoted by the same reference symbols and numerals, and a detailed description thereof will be omitted.

【0096】以下、本発明の第8の実施の形態のCPU [0096] Hereinafter, CPU of the eighth embodiment of the present invention
間データ通信方法の作用を図3および図4を用いて以下に説明する。 Will be described below with reference to FIGS. 3 and 4 the interaction between data communication method.

【0097】第1のCPU11から第2のCPU13にデータを送信する際、図3に示すように、第1のCPU [0097] When transmitting data from the first CPU11 to the second CPU 13, as shown in FIG. 3, the first CPU
11において、ステップS2でリードポインタ23から読み出し開始アドレスおよび完了アドレスが読み出される。 In 11, the read start address and complete the address from the read pointer 23 is read out in step S2. 次いで、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいて送信データを暗号化する。 Then, select a key information from a plurality of the key information 311 based on the index stored in the index memory 313, it encrypts the transmission data based on the selected key information. ステップS2で得られた読み出し開始アドレスおよび完了アドレスに基づいて、ステップS3 Based on the read start address and completion address obtained in step S2, step S3
でデュアルポートメモリ15へのデータ書き込み領域が設定される。 In data writing area of ​​the dual port memory 15 is set. 次いで、ステップS4でライトポインタ2 Then, the write pointer 2 in step S4
1に書き込み開始アドレスが格納されるとともに、続くステップS5でデュアルポートメモリ15にデータが書き込まれる。 Together with the write start address is stored in the 1, data in the dual port memory 15 in the following step S5 is written. 次いで、データの書き込みが終了すると、 Then, when the writing of data is completed,
ステップS7へ進み、ライトポインタ21に書き込み完了アドレスが格納され、ステップS8で書き込み完了I The process proceeds to step S7, write completion address to the write pointer 21 is stored, the write completion I in step S8
RQが出力される。 RQ is output.

【0098】この書き込み完了IRQに応じて、第2のCPU13において、図4に示すデータ受信処理が行われる。 [0098] In response to the write completion IRQ, the second CPU 13, the data reception process shown in FIG. 4 is performed. 第2のCPU13において、書き込み完了IRQ In the second CPU 13, the write completion IRQ
を受け取ると、ステップS11からステップS12に進み、ライトポインタ21から書き込み開始アドレスおよび完了アドレスが読み出され、得られた書き込み開始アドレスおよび完了アドレスに基づいてステップS13でデュアルポートメモリ15からのデータの読み出し領域が設定される。 Upon receipt of the proceeds from step S11 to step S12, the write start address and complete the address from the write pointer 21 is read, the data from the dual port memory 15 in step S13 based on the obtained write start address and complete address reading area is set. 次いで、ステップS14でリードポインタ23に読み出し開始アドレスが格納されるとともに、 Then, with the read start address is stored in the read pointer 23 in the step S14,
続くステップS15でデュアルポートメモリ15からデータが読み出され、この読み出されたデータが、インデックスメモリ313に記憶されたインデックスに基づいて複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいて復号される。 Data is read out from the dual port memory 15 at the subsequent step S15, the read data, select a key information from a plurality of the key information 311 based on the index stored in the index memory 313, this selection It is decoded on the basis of the key information. ステップS17 Step S17
で、リードポインタ23に読み出し完了アドレスが格納され、ステップS18で読み出し完了IRQが出力される。 In, read completion address stored in the read pointer 23, read completion IRQ is outputted at step S18.

【0099】以上のように、本発明の第8の実施の形態のCPU間データ通信方法は、CPUが有する複数の固有の鍵情報311の中から選択する鍵情報のインデックスをインデックスメモリ313に記憶し、データ送信時は、インデックスに従って複数の鍵情報311の中から鍵情報を選択し、この選択された鍵情報に基づいてデータを暗号化し、データを一時的に格納するリングバッファからなるデュアルポートメモリ15の空き領域に暗号化されたデータを書き込み(ステップS5)、このデータが書き込まれたデュアルポートメモリ15の領域の書き込みアドレスをライトポインタ21に格納し(ステップS4およびステップS7)、データ受信時は、ライトポインタ21に格納された書き込みアドレスに基づいてデュアルポートメ [0099] As described above, the 8 CPU between the data communication method of the embodiment of the present invention, stores the index of the key information selected from a plurality of key information unique 311 having the CPU to the index memory 313 and, during data transmission, selects the key information from a plurality of key information 311 according to an index, the dual port consisting of a ring buffer for storing the data based on the selected key information to encrypt data temporarily writing the encrypted data in the free area of ​​the memory 15 (step S5), and stores the write address of the area in the dual port memory 15 which the data is written into the write pointer 21 (step S4 and step S7), and data received when a dual-port main based on the write address stored in the write pointer 21 リ15からデータを読み出し(ステップS15)、デュアルポートメモリ15からの読み出しアドレスをリードポインタ23に格納し(ステップS Reads data from a pulley 15 (step S15), and the read address from the dual port memory 15 and stored in the read pointer 23 (step S
14およびS17)、インデックスに従って複数の鍵情報311の中から鍵情報を選択し、読み出したデータを選択された鍵情報に基づいて復号し、データ送信時にデュアルポートメモリ15にデータを書き込む前に、リードポインタ23に格納された読み出しアドレスに基づいてデュアルポートメモリ15の空き領域を認識するので、デュアルポートメモリ15が、フルにならない範囲で、書き込みと読み出しを互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の複数の固定鍵情報の中から、外部メモリで設定可能なインデックス情報に基づいて鍵情報を選択し、選択された鍵情報に基づいて暗号化して受け渡すことにより、さらに鍵情報を機器個別に変更 14 and S17), selects the key information from a plurality of key information 311 according to an index, and decodes based on the key information selected to read data, before writing data to the dual port memory 15 at the time of data transmission, since recognizing free space of the dual port memory 15 on the basis of the read address stored in the read pointer 23, the dual port memory 15, in a range not reach the full, you can access the writing and reading asynchronously with each other, each other it is possible to make the waiting time is unnecessary, the communication data between the CPU from a plurality of fixed key information within CPU, selects the key information based on configurable index information in the external memory, the selected by passing encrypted based on the key information, further modify the key information device individually き、さらに鍵情報自身のセキュリティを向上し、より高いセキュリティのデータ通信が可能となる。 Can further improve the key information own security, it is possible more of the high security data communication.

【0100】 [0100]

【発明の効果】以上説明したように、本発明は少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、データ送信時は、データを一時的に格納する記憶装置の空き領域にデータを書き込むとともに、このデータが書き込まれた記憶装置の領域の書き込みアドレスをライトポインタに格納し、データ受信時は、ライトポインタに格納された書き込みアドレスに基づいて記憶装置からデータを読み出すとともに、このデータが読み出された記憶装置の領域の読み出しアドレスをリードポインタに格納し、データ送信時に記憶装置に前記データを書き込む前に、リードポインタに格納された読み出しアドレスに基づいて記憶装置の空き領域を認識することにより、記憶装置が、フルにならない範囲で、書き込みと読み出し As described in the foregoing, the present invention is in the inter-CPU data communication method for performing data communication between at least two CPU, during data transmission, the data in the free area of ​​the storage device for temporarily storing data writes the stores write address region of the data written in the storage device to the write pointer, when data is received, reads the data from the storage device based on the write address stored in the write pointer, the data and stores the read address of the area of ​​read memory device in the read pointer, before writing the data to the storage device at the time of data transmission, it recognizes the free space of the storage device on the basis of the read address stored in the read pointer by, storage device, in a range not reach the full, writing and reading 互いに非同期にアクセスすることができ、互いの待ち時間を不要とすることができるとともに、CPU間の通信データをCPU内部の固定鍵情報に基づき暗号化し、受け渡すことにより、より高いセキュリティのデータ通信が可能となるという優れた効果を有するCPU間データ通信方法を提供することができるものである。 Together can access asynchronously, it is possible to eliminate the need for another latency, the communication data between the CPU and the encryption based on the fixed key information inside CPU, by passing, data communication higher security in which it is possible to provide a method communication between the CPU having an excellent effect that it is possible.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態のCPU間データ通信装置を示す概略ブロック図 [1] first schematic block diagram illustrating the inter-CPU communication apparatus according to an embodiment of the present invention

【図2】図1に示されたCPU間データ通信装置の通信インタフェースを示す機能ブロック図 Figure 2 is a functional block diagram showing a communication interface of the CPU between the data communication apparatus shown in FIG. 1

【図3】本発明の第2の実施の形態のCPU間データ通信方法のデータ送信処理手順の一例を示すフローチャート Flow chart illustrating an example of a data transmission processing procedure of the second embodiment CPU between data communication method of the present invention; FIG

【図4】本発明の第2の実施の形態のCPU間データ通信方法のデータ受信処理手順の一例を示すフローチャート Flow chart illustrating an example of FIG. 4 the second embodiment CPU between data communication method of the data reception processing procedure of the present invention

【図5】本発明の第3の実施の形態のCPU間データ通信が可能な装置の通信インタフェースを示す機能ブロック図 Functional block diagram illustrating a communication interface [5] Third inter embodiment of the CPU data communication capable device of the present invention

【図6】本発明の第5の実施の形態のCPU間データ通信が可能な装置の通信インタフェースを示す機能ブロック図 [6] Fifth functional block diagram showing a communication interface of the CPU between the data communication apparatus capable of embodiment of the present invention

【図7】本発明の第7の実施の形態のCPU間データ通信が可能な装置の通信インタフェースを示す機能ブロック図 [7] Seventh functional block diagram showing a communication interface of the CPU between the data communication apparatus capable of embodiment of the present invention

【図8】従来のCPU間データ通信装置を示す概略ブロック図 Figure 8 is a schematic block diagram showing a conventional inter-CPU data communication apparatus

【符号の説明】 DESCRIPTION OF SYMBOLS

11 第1のCPU 13 第2のCPU 15 デュアルポートメモリ(記憶装置) 17,19 データバス 21 ライトポインタ 23 リードポインタ 31 送信モジュール(通信インタフェース) 33 受信モジュール(通信インタフェース) 101,301 暗号化ユニット 103,303 復号ユニット 111 鍵情報 211 メモリ(記憶手段) 311 複数の鍵情報 313 インデックスメモリ(記憶手段) 11 first CPU 13 second CPU 15 dual port memory (storage device) 17, 19 data bus 21 write pointer 23 the read pointer 31 transmission module (communication interface) 33 receiving module (communication interface) 101 and 301 encrypted unit 103 , 303 decoder unit 111 the key information 211 memory (memory means) 311 a plurality of key information 313 index memory (storage means)

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、 データ送信時は、データを一時的に格納する記憶装置の空き領域にデータを書き込むとともに、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、 データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、 前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信方法。 1. A CPU between data communication method for performing data communication between at least two CPU, during data transmission, writes the data in the free area of ​​the storage device for temporarily storing data, the data is written a write address of an area of ​​the storage device and stored in the write pointer was at the time of data reception, reads the data from the storage device based on the write address stored in the write pointer, the data is read and stores the read address area of ​​the storage device to the read pointer, before writing the data to the storage device during the data transmission, the free area of ​​the storage device based on the said read address stored in the read pointer inter-CPU communication method characterized by recognizing.
  2. 【請求項2】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信装置において、 データを一時的に格納する記憶装置と、 この記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、 前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、 データ送信時は、前記記憶装置の空き領域にデータを書き込むとともに、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、前記読み出しアドレスを前記リードポインタに格納し、前記データ送信時に前記記憶装置に前記データを書き込む前に、 The data communication device between the CPU for data communication between wherein at least two CPU, and stores a storage device for temporarily storing data, a write address of an area where data is written in the storage device write a pointer, a communication interface and a read pointer for storing a read address of the data from the storage device is read out area, at the time of data transmission, it writes the data in an empty area of ​​the storage device, the write address stores the write pointer, when data is received, reads the data from the storage device based on the write address stored in the write pointer, and stores the read address to the read pointer, the at the data transmission before writing the data to the storage device, 記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信装置。 Serial inter-CPU data communication apparatus and recognizes the free space of the storage device based on the read address stored in the read pointer.
  3. 【請求項3】 少なくとも2つのCPUと、 データを一時的に格納する記憶装置と、この記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、 データ送信時は、前記記憶装置の空き領域にデータを書き込むとともに、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出すとともに、前記読み出しアドレスを前記リードポインタに格納し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタ 3. A least two CPU, a storage device for temporarily storing data, and a write pointer for storing a write address of the area where data is written to the memory device, read out data from said storage device and a communication interface for communicating data between the CPU and a read pointer for storing a read address of the area, time of data transmission, writes the data in an empty area of ​​the storage device, the said write address stored in the write pointer, when data is received, reads the data from the storage device based on the write address stored in the write pointer, and stores the read address to the read pointer, said storage device when said data transmission before writing the data to the read pointer 格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とする装置。 And wherein the recognizing the space area of ​​the storage device based on the stored the read address.
  4. 【請求項4】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、 データ送信時は、前記CPUが有する固有の鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、 データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記読み出したデータを前記鍵情報に基づいて復号し、 前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前 4. A method communication between the CPU for performing data communication between at least two CPU storing, during data transmission, encrypts the data based on the unique key information which the CPU has data temporarily writing the encrypted data in the free area of ​​the storage device that stores the write address of an area of ​​the storage device to which data is written to the write pointer, when data is received, the stored in the write pointer reading data from said storage device based on the write address, and stores the read address of the area of ​​the said storage device data is read into the read pointer, decodes based on the read data to the key information, wherein before writing the data in the storage device at the time of data transmission, before stored in the read pointer 記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信方法。 Inter-CPU data communication method, characterized by recognizing the space area of ​​the storage device based on a serial read address.
  5. 【請求項5】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信装置において、 前記CPUが有する固有の鍵情報に基づいてデータを暗号化する暗号化ユニットと、 この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、 前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、 前記記憶装置から読み出したデータを前記鍵情報に基づいて復号する復号ユニットと、 前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを The data communication device between the CPU for data communication between 5. At least two CPU, an encryption unit for encrypting data based on the unique key information which the CPU has, encrypted with this encryption unit a storage device for storing data temporarily, a write pointer for storing a write address of the data in the storage device has been written area, decoding for decoding based on the data read from said storage device to said key information comprising a unit, a communication interface and a read pointer for storing a read address of the data from the storage device is read out area, at the time of data transmission, encrypts data using the encryption unit, the encryption unit in writing the encrypted data in the free area of ​​the storage device, said write address 前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信装置。 Stored in the write pointer, when data is received, data are read out from said storage device based on the write address stored in the write pointer, and stores the read address to the read pointer, said decode the read data and decoded by unit, before writing the data to the storage device during the data transmission, and recognizes the free space of the storage device based on the read address stored in the read pointer CPU between the data communication device.
  6. 【請求項6】 少なくとも2つのCPUと、 前記CPUが有する固有の鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記鍵情報に基づいて前記記憶装置から読み出したデータを復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタ 6. A least two CPU, an encryption unit for encrypting data based on the unique key information which the CPU has a storage device for storing data encrypted with the encryption unit temporarily When a write pointer for storing a write address of data in the storage device is written region, a decoding unit for decoding the data read out from said storage device based on the key information, read out the data from said storage device and a communication interface for communicating data between the CPU and a read pointer for storing a read address of the area, time of data transmission, encrypts data using the encryption unit, the encryption at the encryption unit It writes the encrypted data in the free area of ​​the storage device, the write pointer the write address 格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とする装置。 Storing, when data is received, the read data from said storage device on the basis of the write address stored in the write pointer, and stores the read address to the read pointer, decodes the read data in said decoding unit and, wherein before writing the data to the storage device at the time of data transmission, and wherein the recognizing the space area of ​​the storage device based on the read address stored in the read pointer.
  7. 【請求項7】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、 固有の鍵情報を記憶し、 データ送信時は、前記鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、 データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前記読み出したデータを前記鍵情報に基づいて復号し、 前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納され 7. A method communication between the CPU for performing data communication between at least two CPU, store the unique key information, when data transmission is the key to encrypt the data based on the information, temporary data writing the encrypted data in the free area of ​​the storage device that stores manner, it stores the write address of an area of ​​the data written said storage device stores a write pointer, when data is received, the write pointer reading data from said storage device based on to the write address, and stores the read address area of ​​the memory device the data is read into the read pointer, decodes based on the read data in the key information and, before writing the data to the storage device during the data transmission, it is stored in the read pointer 前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信方法。 Inter-CPU data communication method, characterized by recognizing the space area of ​​the storage device based on the read address.
  8. 【請求項8】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信装置において、 固有の鍵情報を記憶する記憶手段と、 前記鍵情報に基づいてデータを暗号化する暗号化ユニットと、 この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、 前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、 前記記憶装置から読み出したデータを前記鍵情報に基づいて復号する復号ユニットと、 前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書 The data communication device between the CPU for data communication between 8. At least two CPU, storage means for storing a unique key information, encryption unit that encrypts data based on the key information, the a storage device that temporarily stores the encrypted data in the encryption unit, and the write pointer for storing a write address of data in the storage device has been written area, the key information read out data from said storage device a decoding unit for decoding based on, a communication interface and a read pointer for storing a read address of the data from the storage device is read out area, at the time of data transmission, encryption of data in the scrambling unit However, writing the encrypted data in the encrypted unit in an empty area of ​​said storage device, said manual 込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信装置。 Storing the write address to the write pointer, when data is received, data are read out from said storage device based on the write address stored in the write pointer, and stores the read address to the read pointer, said read data It was decoded by said decoding unit, wherein said before writing the data to the storage device at the time of data transmission, to recognize the space area of ​​the storage device based on the read address stored in the read pointer inter-CPU data communication apparatus according to.
  9. 【請求項9】 少なくとも2つのCPUと、 固有の鍵情報を記憶する記憶手段と、前記鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記鍵情報に基づいて前記記憶装置から読み出したデータを復号する復号ユニットと、前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記 9. A least two CPU, a storage means for storing a unique key information, and encryption unit that encrypts data based on the key information, the encrypted data in the encrypted unit one o'clock to a memory device for storing a write pointer for storing a write address of data in the storage device is written region, a decoding unit for decoding the data read out from said storage device based on the key information, the storage and a communication interface for communicating data between the CPU and a read pointer for storing a read address of the data from the device has been read area, during data transmission, encrypts data using the encryption unit, writing the encrypted data in the encrypted unit in an empty area of ​​the storage device, the said write address イトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とする装置。 Stored in the site pointer, when data is received, the write pointer based on the stored write address read data from said storage device, storing the read address to the read pointer, the read data the decoding unit and decoded by, before writing the data to the storage device during the data transmission, and recognizes the free space of the storage device based on the read address stored in the read pointer device.
  10. 【請求項10】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信方法において、 前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶し、 データ送信時は、前記インデックスに従って前記複数の鍵情報の中から鍵情報を選択し、この選択された鍵情報に基づいて前記データを暗号化し、データを一時的に格納する記憶装置の空き領域に前記暗号化されたデータを書き込み、このデータが書き込まれた前記記憶装置の領域の書き込みアドレスをライトポインタに格納し、 データ受信時は、前記ライトポインタに格納された前記書き込みアドレスに基づいて前記記憶装置からデータを読み出し、このデータが読み出された前記記憶装置の領域の読み出しアドレスをリードポインタに格納し、前 10. A CPU between data communication method for performing data communication between at least two CPU, and stores the index of the key information selected from a plurality of key information unique to the CPU has at the time of data transmission, select key information from the plurality of key information in accordance with the index, the data is encrypted on the basis of the selected key information, which is the encrypted empty area of ​​the storage device for temporarily storing data writing data, stores the write address of an area of ​​the data written the memory device in the write pointer, when data is received, data are read out from said storage device based on the write address stored in the write pointer , it stores the read address area of ​​the memory device the data is read into the read pointer, before 記読み出したデータを前記インデックスに従って前記複数の鍵情報の中から鍵情報を選択し、この選択された鍵情報に基づいて復号し、 前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴とするCPU間データ通信方法。 The serial read data selected key information from the plurality of key information in accordance with the index, decodes based on the selected key information, before writing the data to the storage device during the data transmission, the inter-CPU data communication method, characterized by recognizing the space area of ​​the storage device based on the read address stored in the read pointer.
  11. 【請求項11】 少なくとも2つのCPU間のデータ通信を行うCPU間データ通信装置において、 前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶する記憶手段と、 この記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいてデータを暗号化する暗号化ユニットと、 この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、 前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、 前記記憶装置から読み出したデータを前記記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいて復号する復 The data communication device between the CPU for data communication between 11. At least two CPU, storage means for storing the index of the key information selected from a plurality of key information unique to the CPU has, the storage with selecting the key information from the plurality of key information according to the index stored in the unit, an encryption unit that encrypts data based on the selected key information, encrypted by this encryption unit It said plurality a memory device for temporarily storing data, and a write pointer for storing a write address of data in the storage device is written region, according to the index stored in the storage unit the data read from said storage device with selecting the key information from the key information, recovery to be decoded on the basis of the selected key information ユニットと、 前記記憶装置からデータが読み出された領域の読み出しアドレスを格納するリードポインタとを有する通信インタフェースを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認 Comprising a unit, a communication interface and a read pointer for storing a read address of the data from the storage device is read out area, at the time of data transmission, encrypts data using the encryption unit, the encryption unit in writing the encrypted data in the free area of ​​the storage device, storing the write address to the write pointer, when data is received, the data from the storage device based on the stored write address to said write pointer reading said stored read address to the read pointer, the read data is decoded by said decoding unit, before writing the data to the storage device during the data transmission, the read stored in said read pointer sure the free space of the storage device based on the address 識することを特徴とするCPU間データ通信装置。 Inter-CPU data communication apparatus, characterized in that the identification.
  12. 【請求項12】 少なくとも2つのCPUと、 前記CPUが有する複数の固有の鍵情報の中から選択する鍵情報のインデックスを記憶する記憶手段と、この記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいてデータを暗号化する暗号化ユニットと、この暗号化ユニットで暗号化されたデータを一時的に格納する記憶装置と、前記記憶装置にデータが書き込まれた領域の書き込みアドレスを格納するライトポインタと、前記記憶装置から読み出したデータを前記記憶手段に記憶されたインデックスに従って前記複数の鍵情報の中から鍵情報を選択するとともに、この選択された鍵情報に基づいて復号する復号ユニットと、前記記憶装置からデータが読み出された 12. A least two CPU, the plurality of key storage means, according to the index stored in the storage means for storing the index of the key information selected from a plurality of key information unique to the CPU has with selecting the key information from the information, and encryption unit that encrypts data based on the selected key information, a storage device for storing data encrypted with the encryption unit temporarily, selecting a write pointer for storing a write address of data in the storage device has been written area, the key information from the plurality of key information read out data from said storage device according to the index stored in the storage means together, a decoding unit for decoding based on the selected key information, data from the storage device is read 域の読み出しアドレスを格納するリードポインタとを有する前記CPU間でデータを通信する通信インタフェースとを備え、 データ送信時は、前記暗号化ユニットにてデータを暗号化し、この暗号化ユニットで暗号化されたデータを前記記憶装置の空き領域に書き込み、前記書き込みアドレスを前記ライトポインタに格納し、データ受信時は、前記ライトポインタに格納された書き込みアドレスに基づいて前記記憶装置からデータを読み出し、前記読み出しアドレスを前記リードポインタに格納し、前記読み出したデータを前記復号ユニットにて復号し、前記データ送信時に前記記憶装置に前記データを書き込む前に、前記リードポインタに格納された前記読み出しアドレスに基づいて前記記憶装置の前記空き領域を認識することを特徴と And a communication interface for communicating data between the CPU and a read pointer for storing a read address of the range, when the data transmission encrypts the data by the encryption unit, is encrypted with the encryption unit writes the data in the empty area of ​​the storage device, storing the write address to the write pointer, when data is received, data are read out from said storage device based on the write address stored in the write pointer, the read stores the address in the read pointer, the read data decoded by said decoding unit, said before writing the data to the storage device when transmitting data, based on the read address stored in the read pointer and wherein recognizing said free space of said storage device る装置。 That equipment.
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