JP2002203809A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2002203809A JP2001327096A JP2001327096A JP2002203809A JP 2002203809 A JP2002203809 A JP 2002203809A JP 2001327096 A JP2001327096 A JP 2001327096A JP 2001327096 A JP2001327096 A JP 2001327096A JP 2002203809 A JP2002203809 A JP 2002203809A
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Shuji Ikeda
Hisayuki Kato
Atsuyoshi Koike
Hideo Miura
Shunji Moribe
Asao Nishimura
英生 三浦
久幸 加藤
俊二 守部
淳義 小池
修二 池田
朝雄 西村
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To provide a polycrystal layer that is arranged in a mainly specified crystal plane orientation and the structure of a semiconductor device manufactured using the means. SOLUTION: By providing a layer 3 where an impurity concentration in an interface neighborhood 30 of an underlying film 2 on a substrate 1 is controlled so as to be extremely lower than that of the film inside (as near as possible to zero) or sufficiently higher, in the silicon layer 4, the crystal plane orientation of the polycrystal layer after the crystallization is arranged in the mainly specified crystal plane orientation. Thus mechanical characteristics of internal stress or the like of the thin film or electrical characteristics of a semiconductor element to form in each crystal grain of the polycrystalline silicon are made good, and the film thickness of a silicon thermal oxidation film, formed by oxidizing the surface of the polycrystalline silicon thin film, can be made uniformly. As a result, because the orientation of the crystal plane can be controlled to the specified crystal plane orientation, the homogeneous polycrystal layer in which value of internal stress is controlled is stably obtained.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、シリコン薄膜を使用した半導体装置及びその製造方法において、膜内部応力の変化、及び内部応力の変化に起因した結晶欠陥の発生を防止する方法に関する。 BACKGROUND OF THE INVENTION The present invention provides a semiconductor device and a manufacturing method thereof using a silicon thin film, changes in membrane internal stress, and a method for preventing the occurrence of resulting crystal defects to a change in the internal stress.

【0002】 [0002]

【従来の技術】半導体装置の製造には、シリコン薄膜が電極あるいは配線材料として使用されている。 The manufacture of semiconductor devices, the silicon thin film is used as an electrode or a wiring material. このシリコン薄膜は、半導体材料であるので、配線材料として使用するためには、電気抵抗を低減する必要があり、一般的にIII族あるいはV族の元素(例えばB、P、As等) The silicon thin film, since it is a semiconductor material, for use as a wiring material, it is necessary to reduce the electrical resistance, generally group III or group V element (e.g. B, P, As, etc.)
が拡散導入されている。 There has been introduced diffusion. 従来この不純物導入には、膜表面からの熱拡散あるいはイオン打ち込み技術が応用されている。 Conventionally this impurity introduction, a thermal diffusion or ion implantation technique from the film surface is applied.

【0003】近年、半導体装置構造が複雑化しているため、薄膜を堆積する表面の段差をできる限り小さくすることで、薄膜堆積の均一性を向上させることを目的として、シリコン薄膜をはじめとして各薄膜の膜厚を薄くする傾向がある。 Recently, since the semiconductor device structure is complicated, that to minimize the difference in level of the surface to deposit a thin film, in order to improve the uniformity of thin film deposition, the thin film including the silicon thin film there is a tendency to reduce the film thickness. 膜厚が薄くなると、膜表面からの熱拡散あるいはイオン打ち込み技術で不純物を導入した場合、 When the film thickness decreases, the introduction of impurities by thermal diffusion or ion implantation technique from the film surface,
膜下地まで不純物が入り込んでしまう、あるいは下地界面近傍に導入した不純物が濃縮偏析してしまうなどの問題が生じた。 It may enter the impurity to the membrane base, or impurities introduced into the base near the interface encounter problems such as accidentally concentrated segregation. このため、シリコン薄膜堆積時に不純物を同時に導入するというin-situドーピング技術が提案され、製品製造に適用されている。 Therefore, in-situ doping technique of introducing impurities at the same time have been proposed during the silicon thin film deposition has been applied to the product produced.

【0004】シリコン薄膜を堆積する方法としては、まずアモルファス状態で堆積した後、熱処理で多結晶化する方法と、始めから多結晶状態で堆積する方法がある。 As a method of depositing a silicon thin film, after first deposited in an amorphous state, and a method for multi-crystallized in heat treatment, there is a method of depositing a polycrystalline state from the beginning.
一般的に、アモルファス状態を経て熱処理で多結晶層を形成した方が結晶粒径が粗大化する傾向にあるため、薄膜の低抵抗化を達成するためにはこの方法で多結晶膜を形成する方が好ましい。 In general, since the person forming the polycrystalline layer by a heat treatment through the amorphous state tends to grain size becomes coarse, in order to achieve a reduction in the resistance of the thin film to form a polycrystalline film in this way it is preferable. このため、不純物を同時に導入したアモルファスシリコン薄膜を堆積し、熱処理で結晶化させて多結晶シリコン薄膜を形成する方法が広く使用されている。 Therefore, by depositing an amorphous silicon thin film doped with an impurity simultaneously, a method of forming a polycrystalline silicon thin film is crystallized it is widely used in the heat treatment.

【0005】尚、この種の従来技術としては、特開昭6 [0005] Incidentally, as a conventional technique of this kind, JP 6
2−54423号、特開平4−137724号公報に開示のものが挙げられる。 No. 2-54423, include those disclosed in JP-A-4-137724.

【0006】 [0006]

【発明が解決しようとする課題】しかしながら前述した各従来技術では以下のような問題点があった。 [SUMMARY OF THE INVENTION] However, in the aforementioned prior art has a problem as follows. アモルファス(微結晶状態も含む)シリコン薄膜を熱処理を用いて結晶化させる場合、一般に結晶核はシリコン薄膜と下地の界面から成長することが知られている。 Case of crystallized using a heat treatment of amorphous (including fine crystalline state) silicon thin film, generally the crystal nuclei are known to grow from the interface between the silicon thin film and the substrate. 従って、下地界面近傍のアモルファスシリコン膜の不純物濃度あるいはその分布によって、成長する結晶の状態(例えば結晶核の発生密度や発生温度、ひいては結晶粒径、あるいは成長する結晶面指数)が変化してしまう場合がある。 Therefore, the impurity concentration or its distribution of the base near the interface of the amorphous silicon film, the growing crystal state (e.g. generation density and generation temperature of the crystal nuclei and thus the grain size or crystal plane indices of growth) is changed If there is a.

【0007】この結晶化反応時には、薄膜の体積変化も生じるため、膜の内部応力状態も大きく変化する。 [0007] During the crystallization reaction, since the resulting change in volume of the film, greatly changes the internal stress state of the membrane. この結晶化反応時に発生する応力の符号(すなわち引張り応力か圧縮応力か)及びその絶対値は、成長する結晶状態によって大きく変化する。 Code (i.e. tensile or stress or compressive stress) and the absolute value of the stress generated during the crystallization reaction will vary greatly depending on crystalline state grows. このため、アモルファス(微結晶状態も含む)薄膜内部の不純物濃度及び分布を制御しないと、シリコン薄膜の内部応力あるいは結晶状態が制御できなくなり、発生応力が大きくなる、あるいは薄膜を堆積するウエハ内部で、薄膜の内部応力や成長する結晶面に分布が生じ、薄膜端部近傍に発生する応力集中の度合いや結晶状態も分布を持つことになり、シリコン単結晶基板内部に転位などの結晶欠陥が発生したり、シリコン単結晶内部に形成した半導体素子の電気特性にウエハ内部で分布が生じるなどの不良が発生してしまうという問題が生じている。 Accordingly, amorphous (microcrystalline state including) Without control the impurity concentration and distribution in the thin film, internal stress or crystal state of the silicon thin film can not be controlled, the generated stress is large, or in the wafer interior of depositing a thin film , occurs a distribution of crystal plane internal stress and growth of thin films, the degree and the crystalline state of the stress concentration generated in the vicinity of the thin film edge also will have a distribution, crystal defects such as dislocations occur in the silicon single crystal substrate or a problem that silicon such as a wafer inside the distribution to the electrical characteristics of the single crystal semiconductor device which is formed inside the generated failure occurs has occurred.

【0008】本発明は、この点に鑑みてなされたものであり、本発明の目的は、当該半導体装置の製造歩留りあるいは信頼性を向上できる半導体装置構造及びその製造方法を提供することにある。 [0008] The present invention has been made in view of this point, an object of the present invention is to provide a semiconductor device structure and the manufacturing method thereof manufacturing yield or improve the reliability of the semiconductor device.

【0009】 [0009]

【課題を解決するための手段】アモルファス(微結晶状態も含む)シリコン薄膜と下地(例えば二酸化硅素膜) SUMMARY OF THE INVENTION The amorphous (including fine crystalline state) silicon thin film and a base (e.g., silicon dioxide film)
界面近傍の不純物濃度及びその分布を制御し、結晶核の発生状態を均一に近い状態になるようにし、熱処理後の多結晶膜の結晶状態(結晶粒径あるいは結晶の配向性) Controlling the impurity concentration and its distribution near the interface, it is balanced state close state of generation of crystal nuclei, the crystal state of a polycrystalline film after heat treatment (orientation of the crystal grain size or crystal)
が安定(均一)となるようにすればよい。 It is sufficient to have a stable (uniform).

【0010】下地界面近傍の不純物濃度及びその分布を最も簡単に制御する方法としては、界面近傍に不純物を導入しない層を設けるか、逆に界面近傍の不純物濃度を極端に高くする方法がある。 [0010] As a method for most simply controlled impurity concentration and its distribution of base near the interface, or a layer which does not introduce impurities into the vicinity of the interface, there is a method of extremely high impurity concentration near the interface in the opposite. これらの手段により、結晶化後の多結晶層の結晶面方位が主として特定の方位に揃うため、結晶状態の安定に伴い上記目的が達成される。 By these means, since the crystal orientation of the polycrystalline layer after crystallization is aligned primarily specific orientation, stably with the object of the crystalline state is achieved.

【0011】不純物を含まないシリコン薄膜を堆積するガスで結晶成長モードが均一になるような厚さの層を形成した後、不純物を含んだガスも導入してシリコン薄膜を堆積する。 [0011] After forming the thick layer of such gas in the crystal growth mode of depositing a silicon thin film containing no impurities is uniform, gas containing impurities is introduced for depositing a silicon thin film. 若しくはシリコン薄膜を形成する場合に、 Or in the case of forming a silicon thin film,
不純物を導入するガスで下地表面より高濃度の不純物層を形成した後、シリコン薄膜を堆積するガスも導入してシリコン薄膜を堆積する。 After forming a high concentration impurity layer from the underlying surface with a gas introducing impurities, gas to deposit a silicon thin film be introduced to deposit a silicon thin film. 以上の方法により、前記の下地界面近傍の制御を行い、結晶の問題による半導体装置の製造歩留りを防ぎ、信頼性を向上させることができる。 By the above method, and it controls the base near the interface of the prevent the production yield of the semiconductor device according to problems of crystal, thereby improving the reliability.

【0012】 [0012]

【発明の実施の形態】アモルファスシリコン薄膜を熱処理によって多結晶化させたとする。 And it was polycrystallized by heat treatment of the DETAILED DESCRIPTION OF THE INVENTION The amorphous silicon thin film. 膜断面における結晶化反応進行状態の結晶構造観察例によると、シリコン薄膜は例えば厚さ約100nmのシリコンの熱酸化膜上に形成されている。 According to the crystal structure observation Examples of the crystallization reaction progress at the membrane cross section, the silicon thin film is formed on the thermal oxide film of silicon of approximately 100nm thickness, for example. ただし、この酸化膜の膜厚は数nm以上あれば十分である。 However, the thickness of the oxide film is sufficient for more than a few nm. そして、アモルファス状態の一部が結晶化している状況が捉えられる。 Then, a situation where a part of the amorphous state is crystallized is captured.

【0013】多結晶化された膜は、各結晶粒が下地界面近傍から成長を開始し、膜表面に向けて柱状に成長していくことが確認できる。 [0013] polycrystallized film, each crystal grain starts to grow from the base near the interface, it can be confirmed that grow in a columnar shape towards the membrane surface. 言い換えると、各結晶粒の結晶核は、膜と下地の界面近傍において発生していることになる。 In other words, the crystal nuclei of the crystal grains would have occurred in the vicinity of the interface layer and the substrate. しかし、ここで注目すべき点は、膜の表面方向から観察場合、結晶粒の平面形状が大きく二種類に別れていることがわかる。 But here Notably, when observed from the surface direction of the film, it can be seen that the planar shape of the crystal grains are divided into large two. すなわち、ヒトデ形状に成長している結晶粒と、楕円形状に成長している結晶粒が混在している。 That is, the crystal grains are grown starfish shape, crystal grains are mixed growing in an elliptical shape.

【0014】この中で、楕円形状に成長している結晶粒は、シリコンの単結晶であり、膜上面に向けてシリコン結晶の(311)面が成長していることが電子線回折法による測定で明らかになっている。 [0014] In this, the crystal grain growing in an elliptical shape, a silicon single crystal, measuring the (311) plane of silicon crystal is grown by electron diffraction toward the film upper surface in has become clear. 一方、ヒトデ形に成長した結晶は、シリコンの多結晶であること、及び各” Meanwhile, crystals grown in starfish-shaped, it is of polycrystalline silicon, and each "
手”の部分の結晶はシリコンの(111)結晶面を向いた単結晶状態となっていることが同様にして明らかになっている。 Crystalline portion of the hand "is that has a single crystalline state facing (111) crystal plane of silicon has been clarified in a similar manner.

【0015】特に本結晶粒は、ヒトデ形の中央付近から各”手”が成長しており、ヒトデ形の中心部近傍のP濃度が膜の平均濃度よりも30%〜50%も高くなっていることも分析によって明らかになっている。 [0015] In particular, the present crystal grains from near the center of the starfish-shaped has grown each "hand", the center portion P concentration near the starfish-shaped higher than 30% to 50% than the average concentration of the membrane It has been clarified by the analysis that you are. この結果から、本結晶粒の核は、Pが高濃度に偏析して形成されているものと考えられる。 From this result, nuclei of the crystal grains are believed to P are formed segregated at a high concentration. この傍証としては、本ヒトデ形の結晶粒密度が、結晶成長の開始時点からほとんど変化しないという実験事実がある。 As the collateral evidence, grain density of the starfish-shaped, is the fact experiments that hardly changes from the start of crystal growth.

【0016】結晶粒の成長過程では、まずヒトデ形の結晶粒が成長を開始し、楕円形の結晶粒は、遅れて成長を開始する。 [0016] In grain growth process, starfish-shaped crystal grains starts to grow first, oval grains, late starts to grow. ただし、楕円形の結晶粒密度は、時間と共に単調に増加する傾向にあり、この点においても成長形態が大きく異なる。 However, the crystal grain density of the elliptical tends to monotonically increase with time, growth morphology in this regard differs significantly. シリコン結晶の物理特性には結晶異方性が存在するため、このように結晶面の配向が異なる結晶粒が混在すると、膜の中で物理特性にミクロな分布が形成されることになる。 Because the physical properties of silicon crystals present is crystal anisotropy, in this way the orientation of the crystal plane is different from the crystal grains are mixed, so that the micro-distribution is formed in the physical properties in the film.

【0017】半導体素子の製造にこのような膜を使用することは好ましいことではなく、結晶の配向性は極力揃っていることが望ましい。 [0017] The use of such membranes in the manufacture of semiconductor devices is not desirable, the orientation of the crystal, it is desirable that as much as possible aligned. さらに、結晶面の配向性によって、膜の内部応力状態にも変化が生じる。 Furthermore, the orientation of the crystal plane, changes occur in the internal stress state of the membrane. この内部応力の値は(111)結晶面が成長した場合が最も高い値を示し、結晶面指数が高く((111)面から(21 The value of the internal stress showed the highest value when the crystal plane is grown (111) crystal plane index is high ((111) from the surface (21
1)、(311)面へと向かう方向)なるほど低くなる。 1), comprising (311) a direction toward the plane) I see low. 測定例を挙げると結晶面指数が(111)面のときは内部応力は1200MPa、(211)面のときは10 The internal stress when the measurement example and the crystal plane index (111) face is 1200 MPa, when the (211) plane 10
00MPa、(311)面のときは800MPaである。 MPa, when the (311) plane is 800 MPa. これは、シリコン結晶においては、(111)結晶面が最稠密面で最も原子密度が高いため、他の結晶面が成長した場合と比較すると相対的に膜の収縮率が大きくなるためと考えられる。 This is because in the silicon crystal is considered to (111) since the crystal plane has the highest atomic density at the densest plane, since the shrinkage of the relatively film as compared with the case where another crystal face grown increases .

【0018】膜単体が自由収縮する場合には応力は発生しないが、実際には下地とシリコン薄膜が接着(あるいは密着)しているために膜は拘束されて自由収縮は行なえず、結果として膜内部に応力が発生する。 [0018] Although the stress does not occur if the film itself is free shrink actually film is not performed is free shrink is constrained to the base and the silicon thin film is adhered (or adhesion) as a result as a membrane stress is generated in the interior. 発生する応力の値は収縮率が大きい膜ほど高くなると考えられ、このため(111)結晶面が成長した場合に最も膜の内部応力が高くなる。 The value of the stress generated is considered to be higher the larger film shrinkage Thus (111) most film internal stress when the crystal plane is grown becomes higher.

【0019】この膜の内部応力の値は、主として単一の結晶面が成長した場合の応力例であり、異なった結晶面方向に成長した結晶粒が混在した場合には、各結晶方位の結晶粒の占積率に応じて中間状態の値をとることになる。 The value of the internal stress of the film, mainly a stress example in which a single crystal plane is grown, when the different crystal grains grown in the crystal plane direction are mixed, the crystal of the crystal orientation It takes a value in an intermediate state according to the particle of the space factor. この場合には膜の内部応力を制御するということは非常に困難となる。 It is extremely difficult because controlling the internal stress of the film in this case. なお、膜の内部応力値が高い(11 Incidentally, a high internal stress value of the film (11
1)結晶面が成長する場合でも、半導体素子構造あるいは使用材料の組み合わせ等を変更することで、素子全体の内部応力を不良が発生しないレベルに低減することは可能であるため、発生する応力値が既知でありさえすれば、使用不可能ということにはならない。 Even if 1) crystal plane is grown, by changing the combination of the semiconductor device structure or materials used, since it is possible to reduce the internal stress of the entire device to a level that failure does not occur, it generated stress value if it even is known, it does not mean that non-use. あくまで、成長結晶が異なった結晶面を有した混在状態であることが膜の均質性(応力値が変動するという点も含め)の点で問題となる。 Hackers the growing crystal is different points in problem of homogeneity of the film is a mixed state having a crystal face (including that stress value varies).

【0020】そこで、下地界面近傍におけるP濃度を積極的に制御して膜の堆積を行ない、結晶成長過程の観察を行なった。 [0020] Therefore, performs film deposition by actively controlling the P concentration in the base near the interface and subjected to observation of the crystal growth process.

【0021】その結果から、Pドープを行なってシリコン薄膜を形成する場合に、下地界面近傍のP濃度を積極的に制御することでシリコン薄膜の結晶成長を制御できることが明らかとなった。 [0021] consisted result, in the case of forming a silicon thin film by performing P doping, apparent that it is possible to control the crystal growth of the silicon thin film by actively controlling the P concentration of the base near the interface. 本薄膜堆積方法を使用することで特定の結晶面を成長させることが可能となる。 It is possible to grow a specific crystal plane by using the thin film deposition method. つまり本薄膜堆積方法により薄膜を形成後に熱処理を施し、 That heat treatment after forming a thin film by the thin film deposition method,
薄膜を結晶化させることで、電気抵抗が十分低く、かつ結晶状態がそろった多結晶シリコン薄膜(すなわち、内部応力状態もばらつかない多結晶シリコン薄膜)を得ることができる。 By crystallizing the thin film, the electrical resistance is sufficiently low, and the polycrystalline silicon thin film crystalline state uniform (ie, polycrystalline silicon thin film does not vary even internal stress state) can be obtained.

【0022】以上の観点から均質性の高い、成長結晶面の揃った多結晶膜を得るためには、膜の結晶成長を制御することが重要であることがわかる。 [0022] higher than in terms of homogeneity, in order to obtain a polycrystalline film with uniform growth crystal plane, it can be seen that it is important to control the crystal growth of the film. さらに、膜堆積時点で最初から多結晶層を成長させる場合においても膜堆積開始時点のP濃度を制御することが結晶成長を制御するという観点からは重要となる。 Furthermore, it is important from the viewpoint that also controls the P concentration of the film deposition start time in case of growing the polycrystalline layer from the beginning a film deposition time to control the crystal growth. 故に、本膜堆積方法は多結晶薄膜の結晶面制御という観点からは非常に重要となることがわかる。 Thus, the method of the present film deposition from the standpoint of the crystal surface control of the polycrystalline thin film can be seen to be a very important.

【0023】本発明では、III族あるいはV族元素を導入したシリコン薄膜を使用してなる半導体装置において、 [0023] In the present invention, a semiconductor device formed by using a silicon thin film obtained by introducing a group III or V elements,
該シリコン薄膜の膜下地界面近傍における不純物濃度を膜内部の平均濃度よりも極端に低いか(限り無くゼロに近い)か、十分高いかに制御されていることを特徴とし、結果的には結晶化後の多結晶層の結晶面方位が主として特定の結晶面方位にそろっていることを特徴とする。 The (close to zero) extremely low or than the average concentration in the impurity concentration layer in the film base near the interface of the silicon thin film or, characterized in that it is controlled to either high enough, resulting in crystallization wherein the crystal plane orientation of the polycrystalline layer after is primarily aligned to a specific crystal plane orientation.

【0024】以下、本発明の第一の実施例として下地界面近傍の不純物濃度及びその分布を制御する方法の中で、界面近傍に不純物を導入しない場合について図1、 [0024] Hereinafter, in the method of controlling the impurity concentration and its distribution of base interface area as a first embodiment of the present invention, FIG. 1 for the case of not introducing an impurity near the interface,
図2、図3、図4、図5、図6、図7を使用して説明する。 2, 3, 4, 5, 6 will be described with reference to FIG. 本実施例は、本発明をMOS(MetalーOxideーSemicon This embodiment, the present invention MOS (Metal over Oxide over Semicon
ductor)型トランジスタのゲート電極製造に適用したものである。 Is applied to the gate electrode manufacture of Ductor) type transistor. 図1は膜堆積直後(パターニング後)の断面構造を示したものであり、図2は多結晶膜を形成し、絶縁膜6を堆積した後の断面構造を示したものである。 FIG. 1 shows a sectional structure immediately after the film deposition (after patterning) 2 forms a polycrystalline film shows a sectional structure after depositing an insulating film 6. 図3、図4、図5、図6はシリコン薄膜に導入する不純物として、例えばP(燐)を平均濃度で4×1020/cm3 3, 4, 5, as an impurity 6 to be introduced into the silicon thin film, for example, 4 × P (phosphorus) in an average concentration 1020 / cm @ 3
程度下地界面近傍にまで導入した厚さ約500nmのアモルファスシリコン薄膜を熱処理によって多結晶化させた場合の結晶成長過程の透過電子顕微鏡観察例の膜断面図(図3、図5)と表面図(図4、図6)であり、うち図5、図6はノンドープ層を形成したときのものである。 Film cross-sectional view of a transmission electron microscopy example of a crystal growth process in the case where is polycrystallized by heat treatment of amorphous silicon thin film having a thickness of about 500nm was introduced to a level underlying the vicinity of the interface (3, 5) and the surface view ( Figure 4 is a 6), of which 5, 6 are those when forming the non-doped layer.
図7はゲート電極膜の形成方法を示した流れ図である。 Figure 7 is a flow diagram illustrating a method for forming a gate electrode film.

【0025】図7の流れ図に基づいて表面にシリコン酸化膜2を形成したシリコン基板1上にPドープシリコン薄膜を堆積する方法を説明する。 [0025] The method of depositing a P-doped silicon thin film will be described on the silicon substrate 1 formed with the silicon oxide film 2 on the surface based on the flowchart of FIG. Pドープシリコン薄膜を堆積を開始する(i)。 The P-doped silicon thin film to start the deposition (i). まずシリコン膜を堆積するガス(例えばSiH4ガスあるいはSi2H6ガス)のみを使用して所定の時間アモルファス膜の堆積を行なう(ii)。 Using only gas is first to deposit a silicon film (e.g., SiH4 gas or Si2H6 gas) performing the deposition of predetermined time amorphous film (ii). これにより図1の積極的にPをドープしないノンドープ層3が形成される(iii)。 Thus undoped layer 3 not actively doped with P in FIG. 1 is formed (iii). 所定の時間経過後からPドープガス(例えばPH3ガス)を導入を開始する(iv)。 Starts introducing P doping gas (e.g., PH3 gas) after a predetermined time has elapsed (iv). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行なう(v)。 Then carried out until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときに膜全体の厚さ及び平均P濃度は、下地界面近傍におけるP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the entire film when is in the same manner as the film when not actively perform control of P concentration at the base near the interface. これにより図1に示した構造のアモルファスシリコン薄膜が形成される(vi)。 Thereby the amorphous silicon thin film having the structure shown in FIG. 1 is formed (vi). この後熱処理によって結晶化反応を生じさせPドープ多結晶シリコン膜5を形成する。 By heat treatment after the forming the P-doped polycrystalline silicon film 5 caused crystallization reaction.

【0026】以上の方法により多結晶化された膜は、各結晶粒が下地界面近傍から成長を開始し、膜表面に向けて柱状に成長していくことが膜の断面方向から観察した図3及び図5より確認できる。 The higher-crystallized film by the method, Figure 3 each crystal grain starts to grow from the base near the interface, it is observed from the cross-sectional direction of the film to grow in a columnar shape toward the film surface and it can be confirmed from FIG. 5. 言い換えると、各結晶粒の結晶核は、膜と下地の界面近傍において発生していることになる。 In other words, the crystal nuclei of the crystal grains would have occurred in the vicinity of the interface layer and the substrate. しかし、ここで注目すべき点は、膜の表面方向から観察した場合、ノンドープ層を形成していない図4では結晶粒の平面形状が大きく二種類に別れていることがわかる。 But here Notably, when observed from the surface direction of the film, it can be seen that the planar shape of FIG. 4, the crystal grains do not form a non-doped layer is divided into large two. すなわち、ヒトデ形状に成長している結晶粒と、楕円形状に成長している結晶粒が混在している。 That is, the crystal grains are grown starfish shape, crystal grains are mixed growing in an elliptical shape. それに対してノンドープ層を形成した図6ではヒトデ形結晶粒が認められずに全ての結晶粒が楕円型の成長をしていることが分かる。 It can be seen that all the grains without the non-doped layer formed was 6 in starfish-shaped crystal grains observed is the growth of the oval with respect thereto. この楕円型の結晶は、先に述べたようにシリコンの(311)結晶面が膜表面に向けて成長しているものであることが電子線回折測定結果から確認されている。 The oval crystals, it has been confirmed from the results the electron beam diffraction measurement in which (311) crystal plane of silicon is grown toward the surface of the film as previously described.

【0027】本測定結果から、積極的にPをドープしないノンドープ層を膜下地界面近傍に形成することで(3 [0027] This measurement results, actively by forming a non-doped layer which is not doped with P to a membrane underlying the vicinity of the interface (3
11)結晶面のみが成長する膜を形成することが可能であることが明らかとなった。 11) revealed that only the crystal surface is capable of forming a film to be grown.

【0028】膜全体の電気抵抗率を低減させるためには、この不純物を導入しない層の厚さを無闇に厚くすることはできないが、結晶成長モードが均一になるような必要最小限の厚さのみ不純物を導入しない層を設け、該層の上部膜には膜全体の電気抵抗を所定の値に制御するに十分な量の不純物を導入すればよい。 [0028] In order to reduce the electric resistance of the entire film, it is not possible to increase the thickness of the layer not introducing the impurity recklessly, the minimum necessary, as the crystal growth mode becomes uniform thickness the layer not doped with impurities is provided only on the layer of the upper layer may be introduced a sufficient amount of impurities to control the electrical resistance of the entire film to a predetermined value.

【0029】なお、このノンドープ層の厚さは1nm以上ないと効果が低減してしまうことが実験から明らかとなった。 It should be noted, that the thickness of the undoped layer ends up reducing the effect that no more than 1nm became clear from experiments. これは、ノンドープ層形成後にPドープが開始されるため、ノンドープ層の厚さが1nm以上ないとPドープ膜堆積中にPが拡散してノンドープ層に侵入してしまうためと考えられる。 This is because the P-doped is started after the non-doped layer formed, P and the thickness of the undoped layer is not more than 1nm in P-doped film deposition is considered to be because invades the non-doped layer diffuses. そのために、特定の結晶面の成長が支配的でなくなり、通常の製造方法の様に内部応力の制御が困難になる。 Therefore, no longer dominated by the growth of a specific crystal plane, the control of the internal stress becomes difficult as the conventional manufacturing method. 1nm以上あればPドープ膜堆積中にPが拡散しても下地界面近傍のノンドープ層までは影響が及ばず、結晶粒の成長には影響がでないためと考えられる。 Even P is diffused into the P-doped film deposited if more 1nm without adverse affects until undoped layer underlying the vicinity of the interface, presumably because not affected the growth of crystal grains. また、該膜厚は10nm以下で十分であることも実験的に確認されている。 It has also been experimentally confirmed that the film thickness is enough 10nm or less. 10nm以上にしても、特定の結晶面の成長の割合は変化せずにむしろシリコン薄膜の電気抵抗をが増加してしまう。 Be more than 10 nm, the proportion of growth of a specific crystal plane would rather increase the electrical resistance of the silicon thin film is unchanged. よってシリコン薄膜の電気抵抗を低減させるためには、不純物を含まない層の厚さは1nm以上10nm以下の範囲で十分である。 In order to reduce the electric resistance of the silicon thin film thus the thickness of the layer containing no impurities is sufficient 10nm below the range of 1 nm. それ故、前記のアモルファス膜の堆積を行なう所定の時間とは、この範囲の膜厚が得られるまでのことである。 Therefore, the predetermined time for performing deposition of said amorphous film is that until the film thickness of this range.

【0030】また、膜堆積時点ではじめから多結晶層を成長させる場合においても膜堆積開始時点のP濃度を制御することで結晶成長を制御することが出来る。 Further, it is possible to control the crystal growth by also controlling the P concentration of the film deposition start time in case of growing the polycrystalline layer from the beginning at the film deposition time. 例えば For example,
SiH4ガスを使用してシリコン酸化膜上に多結晶層を形成する場合には、Pの導入に時間遅れを設けると先の例のように(311)結晶面が、Pを積極的に導入すると(211)結晶面が、それぞれ支配的に成長することが明らかとなっている。 When forming a polycrystalline layer on the silicon oxide film by using SiH4 gas, as (311) crystal plane of the previous example the time provided delay the introduction of P is, when actively introducing P (211) crystal plane, to grow in each dominant has been revealed.

【0031】本構造の薄膜の形成は特に二回に分けて行なう必要はなく、不純物を導入したシリコン薄膜をin-s The formation of the thin film of the present structure does not need to perform particular in two batches, a silicon thin film doped with an impurity in-s
ituドーピングで形成する場合に、不純物を導入するガスの流入をシリコン薄膜を形成するガスの流入開始から所定の時間遅らせて開始させればよい。 In the case of forming in itu doping, it is sufficient to start the flow of gas for introducing the impurity from the inlet start of the gas to form a silicon thin film is delayed a predetermined time. これにより、連続的に不純物を含まないシリコン薄膜層と不純物を含んだシリコン薄膜層を形成することができる。 Thus, it is possible to form a silicon thin layer containing silicon thin film layer and the impurity containing no continuous impurities.

【0032】シリコン薄膜を形成する際に導入する元素は、必ずしもPである必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 The elements to be introduced in forming the silicon thin film is not necessarily P, may also B (boron) or As (arsenic). 従ってドープガスやドープアモルファスシリコン膜、多結晶膜は、他案としてB Therefore doping gas and doped amorphous silicon film, a polycrystalline film, B as another proposal
(ほう素)あるいはAs(ヒ素)等のドープをしたガスやアモルファスシリコン膜、多結晶膜もありうる。 (Boron) or As (arsenic), or the like doped with gas and amorphous silicon film, there may be a polycrystalline film. 以下の実施例についても同様である。 The same applies to the following examples.

【0033】なお、本実施例では、アモルファスシリコン膜をパターニングした後(図1の後)で結晶化反応生じさせているが、これはパターニングの前でも構わない。 [0033] In this embodiment, after patterning the amorphous silicon film but is causing crystallization reaction (after FIG. 1), this may be before patterning. さらに、シリコン薄膜中に導入する元素も、必ずしもPある必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 Furthermore, the element to be introduced into the silicon thin films, not necessarily in P, may also B (boron) or As (arsenic). 以下の実施例についても同様である。 The same applies to the following examples.

【0034】また、本薄膜形成方法及び構造は、MOS Further, the thin film forming method and structure, MOS
型トランジスタ構造のゲート電極のみに限定されるものではなく、バイポーラトランジスタのエミッタ電極、ベース電極コレクタ電極形成、あるいはフラッシュメモリ構造のゲート電極、浮遊電極、制御電極等に適用しても構わない。 Is not limited only to the gate electrode of the type transistor structure, it may be applied emitter electrode of the bipolar transistor, a base electrode collector electrode formation, or gate electrode of the flash memory structure, the floating electrode, the control electrode and the like.

【0035】次に、本発明の第二の実施例としてシリコン薄膜の下地界面近傍の不純物濃度を十分高い値に制御する場合を図8、図9、図10を使用して説明する。 Next, the case of controlling the second high enough impurity concentration of the base near the interface of the silicon thin film as an embodiment of the present invention FIG. 8, FIG. 9 will be described with reference to FIG. 10. 本実施例は第一の実施例と同様に、本発明をMOS型トランジスタのゲート電極製造に適用したものである。 This embodiment is obtained by applying the same manner as in the first embodiment, the present invention the gate electrode manufacture of MOS-type transistors. 図8 Figure 8
は膜の堆積過程を示した流れ図であり、図9は膜堆積直後の断面構造(膜堆積後のパターニング実施後)を示したものであり、図10は多結晶膜を形成し、絶縁膜6をした後の断面構造を示したものである。 A flow diagram illustrating a process of the deposited film, 9 is shows a cross-sectional structure immediately after the film deposition (after patterning performed after film deposition), 10 forms a polycrystalline film, the insulating film 6 It shows a sectional structure after the.

【0036】シリコン薄膜の下地界面近傍の不純物濃度を十分高い値に制御するためにはシリコン薄膜を形成する場合に、不純物を導入するガスを、シリコン薄膜を堆積するSiH4ガスあるいはSi2H6ガスよりも所定の時間早く導入し、下地表面近傍に高濃度の不純物層を形成した後で、SiH4ガスあるいはSi2H6ガスを導入して不純物を含んだシリコン薄膜を堆積すればよい。 [0036] When the impurity concentration of the base near the interface of the silicon thin film in order to control a sufficiently high value to form a silicon thin film, a gas introducing impurities, predetermined than SiH4 gas or Si2H6 gas to deposit a silicon thin film time earlier was introduced, after the formation of the high concentration impurity layer in the vicinity of the base surface may be deposited silicon thin film containing an impurity by introducing SiH4 gas or Si2H6 gas.

【0037】図8の流れ図により本実施例を説明する。 [0037] The present embodiment will be described with reference to the flow diagram of FIG.
本実施例では表面にシリコン酸化膜2を形成したシリコン基板1上にPドープアモルファスシリコン膜4を堆積する(i)。 Depositing a P-doped amorphous silicon film 4 is formed on the silicon substrate 1 formed with the silicon oxide film 2 on the surface in this embodiment (i). まず、膜堆積開始直後にPドープガスのみを導入する(ii)。 First, introducing only P doping gas immediately after the start film deposition (ii). 所定の時間導入し、P高濃度層7を形成する(iii)。 Introducing a predetermined time to form a P high concentration layer 7 (iii). その後シリコン薄膜を堆積するガス(例えばSiH4ガスあるいはSi2H6ガス)を導入する(i Thereafter introducing a gas (e.g., SiH4 gas or Si2H6 gas) for depositing a silicon thin film (i
v)。 v). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行う(v)。 And performed until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface. これにより図9に示した構造のアモルファスシリコン薄膜が形成される(vi)。 Thereby the amorphous silicon thin film having the structure shown in FIG. 9 is formed (vi). この後熱処理によって結晶化反応を生じさせPドープ多結晶シリコン膜5を形成する。 By heat treatment after the forming the P-doped polycrystalline silicon film 5 caused crystallization reaction.

【0038】本堆積方法を採用することにより、下地となるシリコン酸化膜2の界面近傍に、偏析しているP高濃度層7が形成された後、Pドープアモルファスシリコン膜4が形成される。 [0038] By employing the present deposition method, the vicinity of the interface between the silicon oxide film 2 serving as a base, then P high concentration layer 7 is segregated is formed, P-doped amorphous silicon film 4 is formed. この膜に熱処理を施し、結晶化反応を生じさせ多結晶層を形成すると高濃度に偏析したP Heat-treated in this film, and segregated in a high concentration to form a polycrystalline layer cause crystallization reaction P
が結晶核となり結晶成長が進行することで、ヒトデ型の結晶粒が実質9割以上と支配的に成長し、成長粒はシリコン結晶の(111)結晶面が膜表面に向かうように成長する。 There By crystal growth becomes crystal nuclei progresses, starfish-shaped crystal grains predominantly grow virtually more than 90%, the growth grains of silicon crystals (111) crystal plane grows towards the membrane surface. このため、結晶化反応完了後の多結晶膜は、膜表面が(111)結晶面に揃った均質な膜となり、内部応力も安定した所定の値を持った状態となる。 Thus, polycrystalline film after completion crystallization reaction becomes a homogeneous film having the film surface aligned in (111) crystal plane, a state of internal stress with a stable predetermined value.

【0039】本薄膜形成方法及び構造は、MOS型トランジスタ構造のゲート電極のみに限定されるものではなく、バイポーラトランジスタのエミッタ電極、ベース電極、コレクタ電極形成、あるいはフラッシュメモリ構造のゲート電極、浮遊電極、制御電極等に適用しても構わない。 The present thin film forming method and structure is not limited only to the gate electrode of the MOS transistor structure, the emitter electrode of the bipolar transistor, a base electrode, a collector electrode formed, or gate electrode of the flash memory structure, the floating electrode , it may be applied to the control electrode or the like.

【0040】次に本発明の第三の実施例を図7、図1 [0040] Next a third embodiment of the present invention FIG. 7, FIG. 1
1、図12を使用して説明する。 1 will be described with reference to FIG. 12. 本実施例は、本発明をトランジスタやダイオード等の半導体素子を形成する多結晶シリコン薄膜形成に適用したものである。 This embodiment is applied to a polycrystalline silicon thin film formed of the present invention forming a semiconductor device such as transistors and diodes. 図7は該多結晶シリコン薄膜の形成過程の流れ図を示したもので、図11は膜堆積直後の断面構造、図12は多結晶シリコン膜を堆積して、該多結晶シリコン薄膜中にトランジスタを形成したものの断面構造を示したものである。 Figure 7 shows a flow diagram of a process of forming a polycrystalline silicon thin film, FIG. 11 is a cross-sectional structure immediately after the film deposition, FIG 12 is a polycrystalline silicon film, a transistor in the polycrystalline silicon thin film It shows a cross-sectional structure although formed was.
なお、該トランジスタを形成するための不純物の導入過程は本発明の本質とは直接関係ないので省略してある。 Incidentally, process of introducing an impurity for forming the transistor is the essence of the present invention is omitted because it is not directly related.

【0041】本実施例においては、基板12上にシリコン基板1とは異なる材質の下地膜8を形成し、その上にPドープシリコン薄膜を形成する(i)。 [0041] In this embodiment, forming the base film 8, which is different in material from the silicon substrate 1 on the substrate 12 to form a P-doped silicon thin film is formed thereon (i). まずシリコン薄膜を堆積するガス(例えばSiH4ガスあるいはSi2H6ガス)のみを導入する(ii)。 First introducing only gas (e.g. SiH4 gas or Si2H6 gas) for depositing the silicon thin film (ii). 所定の時間導入し、ノンドープアモルファスシリコン層3を所定の膜厚となるよう形成する(iii)。 Introducing a predetermined time, formed to have a non-doped amorphous silicon layer 3 becomes a predetermined thickness (iii). その後不純物Pをドープするガスを導入する(iv)。 Thereafter introducing a gas to dope the impurity P (iv). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行う(v)。 And performed until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface. こうして形成した薄膜の断面構造を示したのが図11である(vi)。 Is 11 to showing a cross section structure of the thin film thus formed (vi).

【0042】本例においては、初期のノンドープ層において既に(311)結晶面が成長を開始しているため、 [0042] In this example, because it already (311) crystal plane in the initial non-doped layer is started to grow,
Pドープ層も(311)結晶面の成長が継続し、最終的に(311)結晶面が膜表面に向いた均質な多結晶膜を堆積することができる。 P-doped layer also (311) growth of the crystal plane continues, eventually (311) crystal plane can be deposited a homogeneous polycrystalline film oriented in the film surface. また、第一の実施例同様Pを積極的に導入すると(211)結晶面が支配的に成長する。 Further, when actively introduce first embodiment similarly P (211) crystal plane predominantly grows. この後熱処理によって結晶化反応を生じさせPドープ多結晶シリコン膜5を形成する。 By heat treatment after the forming the P-doped polycrystalline silicon film 5 caused crystallization reaction. その後にトランジスタを形成した半導体装置の断面構造を示したものが図1 Figure 1 is subsequently shows a cross-sectional structure of a semiconductor device forming a transistor
2である。 2.

【0043】本実施例ではバイポーラトランジスタを形成しているため、ベース電極10、エミッタ電極9、コレクタ電極11等も形成されている。 [0043] Since in this embodiment form a bipolar transistor, a base electrode 10, an emitter electrode 9, it is also formed collector electrode 11 and the like. これら各電極は必ずしも近接させて設ける必要はなく、また並びの順番も任意で構わない。 Each of these electrodes is not necessary to provide always in close proximity, and may be arbitrary also sequence order. また、該多結晶層中に形成するのは必ずしもバイポーラトランジスタに限定されるものではなく、ダイオードや他の型のトランジスタ等の半導体素子でも構わない。 Also, to form the polycrystal layer is not necessarily limited to the bipolar transistor, it may be a semiconductor element such as a transistor diode or other type.

【0044】本実施例においては、Pドープアモルファスシリコン薄膜の下地界面近傍にノンドープ層が存在していることから、熱処理による結晶化反応時にシリコンの(311)あるいは(211)結晶面が膜表面に向けて支配的(90%以上)な多結晶層が得られ、かつ内部応力状態も安定したPドープシリコン薄膜が得られるため、各結晶粒内に形成した半導体素子(例えばトランジスタ)の特性がばらつきが少なく安定化されるという効果がある。 [0044] In this embodiment, since it is non-doped layer is present in the base near the interface of the P-doped amorphous silicon thin film, the silicon during crystallization reaction (311) or (211) crystal face is the membrane surface by a heat treatment dominant (90%) polycrystalline layer is obtained towards, and since the P-doped silicon thin film internal stress state also stable is obtained, characteristic variation of a semiconductor element formed in each crystal grain (e.g., transistors) there is an effect that is less stabilized.

【0045】次に本発明の第四の実施例を図8、図1 [0045] Next a fourth embodiment of the present invention FIG. 8, FIG. 1
3、図14を使用して説明する。 3 will be described with reference to FIG. 14. 本実施例は、本発明を膜中にトランジスタやダイオード等の半導体素子を形成する多結晶シリコン薄膜形成に適用したものである。 This embodiment is applied to a polycrystalline silicon thin film formed for forming a semiconductor device of the transistors and diodes of the present invention in the film. 図8は膜形成過程の流れ図を示したもので、図13は膜堆積直後の断面構造、図14は形成した多結晶シリコン薄膜中に形成したトランジスタの断面構造を示したものである。 Figure 8 shows a flow diagram of the film formation process, FIG. 13 is a cross-sectional structure immediately after the film deposition, Figure 14 shows a cross-sectional structure of a transistor formed in the polycrystalline silicon thin film was formed. なお、該トランジスタを形成するための不純物の導入過程は本発明の本質とは直接関係ないので省略してある。 Incidentally, process of introducing an impurity for forming the transistor is the essence of the present invention is omitted because it is not directly related.

【0046】図8の流れ図により本実施例を説明する。 [0046] The present embodiment will be described with reference to the flow diagram of FIG.
本実施例においては、基板12上にシリコン基板1とは異なる材質の下地膜8を形成し、その上にPドープシリコン薄膜4を形成する(i)。 In the present embodiment, forming the base film 8, which is different in material from the silicon substrate 1 on the substrate 12 to form a P-doped silicon thin film 4 is formed thereon (i). まず、膜堆積開始直後にPドープガスのみを導入する(ii)。 First, introducing only P doping gas immediately after the start film deposition (ii). 所定の時間導入し、P高濃度層7を形成する(iii)。 Introducing a predetermined time to form a P high concentration layer 7 (iii). その後シリコン薄膜を堆積するガス(例えばSiH4ガスあるいはSi2H6ガス)を導入する(iv)。 Thereafter introducing a gas (e.g., SiH4 gas or Si2H6 gas) for depositing the silicon thin film (iv). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行う(v)。 And performed until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface. これにより図13示した構造のアモルファスシリコン薄膜が形成される(vi)。 Thereby the amorphous silicon thin film of FIG. 13 shows the structure is formed (vi).

【0047】この膜に熱処理を施し、結晶化反応を生じさせPドープ多結晶シリコン膜5を形成すると高濃度に偏析したPが結晶核となり結晶成長が進行することで、 [0047] The film subjected to heat treatment, by crystallization reaction segregated at a high concentration to form a P-doped polycrystalline silicon film 5 cause P becomes crystal nuclei crystal growth proceeds,
成長粒はシリコン結晶の(111)結晶面が膜表面に向かうように成長する。 Growth grains (111) crystal plane of silicon crystal is grown to face the membrane surface. このため、結晶化反応完了後の多結晶膜は、膜表面が(111)結晶面に揃った均質な膜となり、均質な多結晶層が得られ、内部応力も安定した所定の値を持った状態のPドープシリコン薄膜が得られるため、各結晶粒内に形成した半導体素子(例えばトランジスタ)の特性がばらつきが少なく安定化されるという効果がある。 Thus, polycrystalline film after completion crystallization reaction becomes a homogeneous film having the film surface aligned in (111) crystal face, a homogeneous polycrystalline layer is obtained, having a predetermined value internal stress stable since the P-doped silicon thin film state is obtained, the characteristics of the semiconductor element formed in each crystal grain (e.g. transistors) there is an effect that variation is less stabilized.

【0048】該多結晶層中にトランジスタを形成した半導体装置の断面構造を示したのが図14である。 [0048] The in polycrystalline layer showing a cross section structure of a semiconductor device in which a transistor is formed is shown in FIG 14. 本実施例ではバイポーラトランジスタを形成しているため、ベース電極10、エミッタ電極9、コレクタ電極11等も形成されている。 Since in the present embodiment, there is formed a bipolar transistor, a base electrode 10, an emitter electrode 9, it is also formed collector electrode 11 and the like. これら各電極は必ずしも近接させて設ける必要はなく、また並びの順番も任意で構わない。 Each of these electrodes is not necessary to provide always in close proximity, and may be arbitrary also sequence order. また、該多結晶層中に形成するのは必ずしもバイポーラトランジスタに限定されるものではなく、ダイオードや他の型のトランジスタ等の半導体素子でも構わない。 Also, to form the polycrystal layer is not necessarily limited to the bipolar transistor, it may be a semiconductor element such as a transistor diode or other type. さらに、シリコン薄膜中に導入する元素は、必ずしもPである必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 Furthermore, the element to be introduced into the silicon thin film is not necessarily a P, may also B (boron) or As (arsenic).

【0049】次に本発明の第五の実施例を図7、図15 [0049] Next a fifth embodiment of the present invention FIG. 7, FIG. 15
を使用して説明する。 It is described with reference to. 図15は、本発明を使用して堆積した多結晶シリコン薄膜をMOS型トランジスタのゲート電極に使用した場合の断面構造図である。 Figure 15 is a cross-sectional view of a case of using a polycrystalline silicon thin film deposited using the present invention to a gate electrode of the MOS transistor.

【0050】本実施例においては、SiH4ガスを使用して表面にシリコン酸化膜2を形成したシリコン基板1上にPドープシリコン薄膜を堆積する(i)。 [0050] In the present embodiment, depositing a P-doped silicon thin film on the silicon substrate 1 formed with the silicon oxide film 2 on the surface using SiH4 gas (i). まずシリコン薄膜を堆積するガス(SiH4ガス)のみを導入する(i First introducing only gas (SiH4 gas) for depositing a silicon thin film (i
i)。 i). 所定の時間導入し、ノンドープアモルファスシリコン層3を所定の膜厚となるよう形成する。 Introducing a predetermined time, formed to have a non-doped amorphous silicon layer 3 becomes a predetermined thickness. これにより(311)結晶面が膜表面に向けて配向した膜が形成される(iii)。 Thus (311) crystal plane oriented film is formed toward the membrane surface (iii). その後不純物Pをドープするガスを導入する(iv)。 Thereafter introducing a gas to dope the impurity P (iv). そしてPドープアモルファスシリコン膜4 And P-doped amorphous silicon film 4
の堆積を連続して所定の厚さになるまで行う(v)。 The deposition is continuously performed until a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface. (vi)。 (Vi). この後熱処理によって結晶化反応を生じさせPドープ多結晶シリコン膜5を形成する。 By heat treatment after the forming the P-doped polycrystalline silicon film 5 caused crystallization reaction. これにより図15に示した構造の多結晶層が形成される。 Thus polycrystalline layer having the structure shown in FIG. 15 is formed.

【0051】本例においては、初期のノンドープ層において既に(311)結晶面が成長を開始しているため、 [0051] In this example, because it already (311) crystal plane in the initial non-doped layer is started to grow,
Pドープ層も(311)結晶面の成長が継続し、最終的に(311)結晶面が膜表面に向いた均質な多結晶膜を堆積することができる。 P-doped layer also (311) growth of the crystal plane continues, eventually (311) crystal plane can be deposited a homogeneous polycrystalline film oriented in the film surface. 膜質が均質であるので内部応力状態を制御した膜を安定に得られるという効果がある。 Since quality is homogeneous the effect of obtaining a film with a controlled internal stress state stably.
シリコン薄膜中に導入する元素は、必ずしもPである必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 Element to be introduced into the silicon thin film is not necessarily P, may also B (boron) or As (arsenic).

【0052】次に本発明の第六の実施例を図8、図15 [0052] Then a sixth embodiment of the present invention FIG. 8, FIG. 15
を使用して説明する。 It is described with reference to. 図15は、本発明を使用して堆積した多結晶シリコン薄膜をMOS型トランジスタのゲート電極に使用した場合の断面構造図である。 Figure 15 is a cross-sectional view of a case of using a polycrystalline silicon thin film deposited using the present invention to a gate electrode of the MOS transistor.

【0053】図8の流れ図により本実施例を説明する。 [0053] The present embodiment will be described with reference to the flow diagram of FIG.
本実施例においては、SiH4ガスを使用してPドープシリコン薄膜を表面にシリコン酸化膜2を形成したシリコン基板1上に堆積する(i)。 In the present embodiment, it is deposited on the silicon substrate 1 formed with the silicon oxide film 2 on the surface of the P-doped silicon thin film using SiH4 gas (i). まず、膜堆積開始直後にP First, P immediately after the start of film deposition
ドープガスのみを導入する(ii)。 Only the introduction doping gas (ii). 所定の時間導入し、 Introducing a predetermined period of time,
P高濃度層7を形成する(iii)。 Forming a P high concentration layer 7 (iii). その後シリコン薄膜を堆積するガス(SiH4ガス)を導入する(iv)。 Thereafter introducing a gas (SiH4 gas) for depositing the silicon thin film (iv). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行う(v)。 And performed until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface.

【0054】本堆積方法を採用することにより、下地のシリコン酸化膜2界面近傍には、高濃度にPが偏析した層が形成された多結晶シリコン薄膜が形成される。 [0054] By employing the present deposition method, the silicon oxide film 2 near the interface of underlying, polycrystalline silicon thin film layer P at a high concentration segregated it is formed is formed. 高濃度に偏析したPが結晶核となり結晶成長が進行することで、成長粒はシリコン結晶の(211)結晶面が膜表面に向かうように成長する。 By crystal growth P segregated in a high concentration becomes crystal nuclei progresses, growth grains (211) crystal plane of silicon crystal is grown to face the membrane surface. このため、図15に示した結晶化反応完了後のPドープ多結晶シリコン膜5は、膜表面が(211)結晶面に揃った均質な膜となり、内部応力も安定した所定の値を持った状態となる。 For this reason, the P-doped polycrystalline silicon film 5 after crystallization reaction completion shown in FIG. 15, it becomes a homogeneous film having the film surface was aligned in the (211) crystal face, with a predetermined value internal stress stable the state.

【0055】シリコン薄膜中に導入する元素は、必ずしもPである必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 [0055] element to be introduced into the silicon thin film does not necessarily have to be a P, may even B (boron) or As (arsenic). 本実施例においては膜表面に(21 On the film surface in this embodiment (21
1)結晶面が支配的に成長したPドープ多結晶シリコン膜を得ることができるため、膜質が均質で内部応力状態を制御した膜を安定に得られるという効果がある。 1) it is possible to crystal face to obtain a dominantly grown P-doped polycrystalline silicon film, an effect of stably obtain the film quality was controlled homogeneous and internal stress state membrane.

【0056】次に本発明の第七の実施例を図8、図12 [0056] Next a seventh embodiment of the present invention FIG. 8, FIG. 12
を使用して説明する。 It is described with reference to. 本実施例は多結晶シリコン薄膜を堆積して、該多結晶シリコン薄膜中にトランジスタを形成したものであり、図12は該多結晶層中にトランジスタを形成した半導体装置の断面構造を示したものである。 This embodiment is a polycrystalline silicon thin film is obtained by forming a transistor on the polycrystalline silicon thin film, FIG. 12 shows a cross-sectional structure of a semiconductor device forming a transistor in the polycrystalline layer it is. 図8は該多結晶シリコン薄膜の形成過程を流れ図で示したものである。 Figure 8 shows the process of forming the polycrystalline silicon thin film in the flow diagram. なお、該トランジスタを形成するための不純物の導入過程は本発明の本質とは直接関係ないので省略してある。 Incidentally, process of introducing an impurity for forming the transistor is the essence of the present invention is omitted because it is not directly related.

【0057】図8の流れ図により本実施例を説明する。 [0057] The present embodiment will be described with reference to the flow diagram of FIG.
本実施例においては、シリコン基板1とは異なる材質の基板12上にシリコン酸化膜2を形成し、その上にPドープシリコン薄膜を形成する(i)。 In the present embodiment, the silicon oxide film 2 is formed on a substrate 12, which is different in material from the silicon substrate 1 to form P-doped silicon thin film is formed thereon (i). まず、膜堆積開始直後にPドープガスのみを導入する(ii)。 First, introducing only P doping gas immediately after the start film deposition (ii). 所定の時間導入し、P高濃度層7を形成する(iii)。 Introducing a predetermined time to form a P high concentration layer 7 (iii). その後シリコン薄膜を堆積するガス(SiH4ガス)を導入する(i Thereafter introducing a gas (SiH4 gas) for depositing a silicon thin film (i
v)。 v). そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行う(v)。 And performed until continuous deposition of P-doped amorphous silicon film 4 to a predetermined thickness (v). このときの膜全体の厚さ及び平均P濃度は、下地界面近傍のP濃度の制御を積極的に行わなかったときの膜と同様にする。 The thickness and average P concentration of the whole film at this time is the same as the film when not actively perform control of P concentration of the base near the interface. 本堆積方法を採用することにより、シリコン酸化膜2界面近傍には、高濃度にPが偏析した層が形成された後Pドープ多結晶シリコン膜5が形成された多結晶シリコン薄膜が形成される。 By employing the present deposition method, the silicon oxide film 2 near the interface, the polycrystalline silicon thin film is P-doped polycrystalline silicon film 5 after the layer P at a high concentration segregated is formed is formed is formed .

【0058】高濃度に偏析したPが結晶核となり結晶成長が進行することで、成長粒はシリコン結晶の(21 [0058] By high concentration of segregated P crystal growth becomes a crystal nucleus progresses, growth grains of silicon crystal (21
1)結晶面が膜表面に向かうように成長する。 1) crystal plane grows towards the membrane surface. このため、結晶化反応完了後の多結晶膜は、膜表面が(21 Thus, polycrystalline film after crystallization reaction is completed, the film surface (21
1)結晶面に揃った均質な膜となり、内部応力も安定した所定の値を持った状態となる。 1) it becomes a uniform film having a uniform crystal plane, a state of internal stress having a stable predetermined value. シリコン薄膜中に導入する元素は、必ずしもPである必要はなく、B(ほう素)あるいはAs(ヒ素)でも構わない。 Element to be introduced into the silicon thin film is not necessarily P, may also B (boron) or As (arsenic).

【0059】本実施例ではバイポーラトランジスタを形成しているため、ベース電極10、エミッタ電極9、コレクタ電極11等も形成されている。 [0059] Since in this embodiment form a bipolar transistor, a base electrode 10, an emitter electrode 9, it is also formed collector electrode 11 and the like. これら各電極は必ずしも近接させて設ける必要はなく、また並びの順番も任意で構わない。 Each of these electrodes is not necessary to provide always in close proximity, and may be arbitrary also sequence order. また、該多結晶層5中に形成するのは必ずしもバイポーラトランジスタに限定されるものではなく、ダイオードや他の型のトランジスタ等の半導体素子でも構わない。 Further, to form in the polycrystalline layer 5 is not necessarily limited to the bipolar transistor, it may be a semiconductor element such as a transistor diode or other type.

【0060】本実施例においては、Pドープアモルファスシリコン薄膜の下地界面近傍にノンドープ層が存在していることから、熱処理による結晶化反応時にシリコンの(211)結晶面が膜表面に向けて支配的に成長し、 [0060] In the present embodiment, since the non-doped layer is present in the base near the interface of the P-doped amorphous silicon thin film, dominant (211) crystal face of the silicon during crystallization reaction by heat treatment toward the surface of the film grown,
均質な多結晶層が得られ、かつ内部応力状態も安定したPドープシリコン薄膜が得られるため、各結晶粒内に形成した半導体素子(例えばトランジスタ)の特性がばらつきが少なく安定化されるという効果がある。 Homogeneous polycrystalline layer is obtained and the P-doped silicon thin film internal stress state also stable is obtained, the effect of characteristics of the semiconductor element formed in each crystal grain (e.g. transistor) variation is less stabilized there is.

【0061】次に本発明の第八の実施例を図16を使用して説明する。 [0061] Next will be described an eighth embodiment of the present invention using Figure 16. 本実施例は、本発明をフラッシュメモリ構造に適用したものである。 This embodiment is an application of the present invention to the flash memory structure. 図16はこのフラッシュメモリの断面構造を示したものである。 Figure 16 shows a cross sectional structure of the flash memory. 本実施例においては、シリコン基板1上にシリコン酸化膜2(極薄の酸化膜)を形成し、その上に本発明のPドープ多結晶シリコン膜5を堆積し、該多結晶シリコン薄膜表面を熱酸化して形成した多結晶シリコン熱酸化膜28の上に浮遊電極となる導電性薄膜27を堆積した構造となっている。 In the present embodiment, the silicon oxide film to form a 2 (oxide film extremely thin) on a silicon substrate 1, depositing a P-doped polycrystalline silicon film 5 of the present invention thereon, the polycrystalline silicon thin film surface It has a structure in which the deposition of the conductive thin film 27 made of a floating electrode on the thermal oxidation is formed by polycrystalline silicon thermal oxide film 28.

【0062】Pドープ多結晶シリコン膜5は、本発明の第一の実施例で述べたように下地酸化膜界面近傍にノンドープ層を形成して作製したものでも構わないし、第二の実施例で述べたように高濃度のPドープ層を形成して作製したものでも構わない。 [0062] P-doped polycrystalline silicon film 5, to may be those in the underlying oxide film near the interface as described in the first embodiment of the present invention was prepared by forming a non-doped layer, in the second embodiment as stated by forming a high-concentration P-doped layer may be those produced. いずれの作製方法を経たものでも、該膜の表面方向(膜厚方向)は主として特定の結晶面方位に揃った膜構造となるのは既に述べた通りである。 Be those subjected to any fabrication process, the surface of the film direction (thickness direction) are as described above is to serve primarily specific crystal plane orientation in uniform membrane structure.

【0063】本Pドープ多結晶シリコン薄膜5の表面を熱酸化してシリコン酸化膜28を形成する場合、該多結晶シリコン薄膜の表面方向の結晶方位が揃っているため、各結晶粒上に成長する熱酸化膜の厚さが揃うという特徴がある。 [0063] If the surface of the P-doped polycrystalline silicon thin film 5 to form a silicon oxide film 28 by thermal oxidation, since the crystal orientation of the surface direction of the polycrystalline silicon thin film are aligned, grown on each grain it is characterized in that the thickness of the thermal oxide film are aligned. これは、シリコン結晶を熱酸化する場合、 This is because when the thermal oxidation of silicon crystals,
酸化膜の成長速度が結晶方位によって異なるという異方性の影響が無くなるために生じる結果であり、均一な膜厚を確保することができる。 A result of the growth rate of the oxide film occurs in order to eliminate the influence of anisotropy of different depending on the crystal orientation, it is possible to ensure a uniform film thickness.

【0064】なお、本実施例においては、Pドープ多結晶シリコン膜5と浮遊電極27の間には熱酸化膜28しか設けていないが、絶縁膜の誘電率を高くするために該熱酸化膜28と浮遊電極27の間に窒化硅素膜あるいは窒化硅素膜とシリコン酸化膜の積層構造を追加しても構わない。 [0064] In the present embodiment, is not provided only thermal oxide film 28 is formed between the P-doped polycrystalline silicon film 5 and the floating electrode 27, the thermal oxide film in order to increase the dielectric constant of the insulating film 28 and between the floating electrode 27 may be added to stacked structure of silicon nitride film or a silicon nitride film and a silicon oxide film. また、多結晶シリコン薄膜に添加する不純物はPに限るものではなく、B(ほう素)、As(ヒ素)等の不純物を使用しても構わない。 The impurity added to the polycrystalline silicon thin film is not limited to P, B (boron), it may be used impurities such as As (arsenic).

【0065】本実施例においては、Pドープ多結晶シリコン膜5と浮遊電極28の間に形成される熱酸化膜の膜厚を局所的(各結晶粒単位で)にも均一に形成できるので、酸化膜の厚さのばらつきに起因した耐圧のばらつきを制御することができるとともに、膜厚のばらつきが少ないことから該酸化膜の厚さの設計値を薄くできるという効果がある。 [0065] In this embodiment, since the thickness of the thermal oxide film formed between the P-doped polycrystalline silicon film 5 and the floating electrode 28 can be formed uniformly even locally (at each crystal grain units), it is possible to control the variation in the breakdown voltage due to the variation in the thickness of the oxide film, there is an effect that the design value of the thickness of the oxide film since there is less variation in film thickness can be made thin.

【0066】次に、本発明の第九の実施例を図7、図8、図17を使用して説明する。 Next, a ninth embodiment of the present invention FIG 7, FIG 8 will be described with reference to FIG. 17. 本実施例は、本発明の薄膜堆積構造及び堆積方法を実現する薄膜堆積装置の構成を示したものである。 This embodiment illustrates the structure of a thin film deposition apparatus to achieve a thin film deposition structure and deposition process of the present invention. 図17は膜堆積を行うCVD Figure 17 is CVD performing film deposition
(Chemical Vapor Deposition)装置を示した図である。 (Chemical Vapor Deposition) is a diagram showing a device. CVD装置は薄膜堆積室20、ガス導入制御装置2 CVD apparatus thin film deposition chamber 20, the gas introduction control unit 2
1、ガス流入制御弁22、シリコン膜堆積用ガスボンベ23、不純物元素導入用ガスボンベ24、膜堆積室内制御装置25、ガス排気装置26等から構成される。 1, the gas inlet control valve 22, the silicon film deposition gas cylinder 23, the impurity element introduced gas cylinder 24, the film deposition chamber controller 25, composed of the gas exhaust unit 26 and the like. なお、CVD装置の構造は図においては縦型炉形式にしたが(ヒータは図示せず)、横型炉形式でも枚葉処理方式でも構わない。 The structure of the CVD apparatus was prepared in a vertical furnace format (heater not shown) in the figure, it may be either single-wafer processing method by the horizontal furnace type.

【0067】薄膜堆積室20内にはボード32に載せられたウェハ31があり、膜堆積室内制御装置25は、膜堆積室内の温度環境や膜を堆積する基板の搬送制御等を行なうものである。 [0067] The thin film deposition chamber 20 has a wafer 31 placed on the board 32, the film deposition chamber control device 25 performs a conveyance control of the substrate to deposit a temperature environment and membrane film deposition chamber . シリコン膜堆積用ガスボンベ23はシリコン薄膜を堆積するために使用するガス(例えばSi Gas silicon film deposition gas cylinder 23 is used to deposit a silicon thin film (e.g., Si
H4ガスあるいはSi2H6ガス)を蓄えておくものである。 H4 is intended to be stored gas or Si2H6 gas).
不純物元素導入用ガスボンベ24はシリコン薄膜中に導入するB、P、As等の不純物を導入するためのガスを蓄えておくものである。 The impurity element introduced gas cylinder 24 is intended to set aside the gas for introducing B be introduced into the silicon thin film, P, and impurities such as As.

【0068】ガス導入制御装置21は薄膜堆積方法の流れ図である図7あるいは図8に示した方法によってPドープシリコン薄膜を堆積する場合に各ガスを膜堆積室2 [0068] Gas induction control 21 7 or film deposition chamber 2 of each gas when depositing P-doped silicon thin film by the method illustrated in FIG. 8 is a flow diagram of a thin film deposition method
0内に導入するタイミングを、ガス流入制御弁22を開閉するタイミングを制御することで調整するものである。 The timing of introducing into 0, and adjusts by controlling the timing for opening and closing the gas inlet valve 22. なお、本実施例においては、シリコン堆積用ガス及び不純物導入用ガスの導入経路は各1本ずつ示されているが、それぞれ複数本設けて薄膜堆積室20内に導入しても構わないがいずれの導入経路とのガスの導入のタイミングは、ガス導入制御装置21によって制御される構成となっていなければならない。 In the present embodiment, the introduction path of the silicon deposition gas and the impurity introducing gas is shown by each one, but may be introduced into the film deposition chamber 20 by a plurality of respectively either the timing of the introduction of the gas with the introduction path, must be made and controlled by the gas introduction control unit 21. また、本装置を使用して堆積する不純物ドープシリコン薄膜はアモルファス層であっても多結晶層であっても構わない。 The impurity-doped silicon thin film deposited using the present apparatus may be a polycrystalline layer be amorphous layer.

【0069】本製造装置を使用すると、下地界面近傍に積極的に不純物を入れないノンドープ層あるいは不純物が高濃度に偏析した層を作製することができるので、多結晶シリコン薄膜の膜表面に向けた結晶配向性を制御することが可能となり、膜質が均質でかつ内部応力が所定の値となる安定した膜を製造できるという効果がある。 [0069] With this manufacturing apparatus, it is possible to non-doped layer or the impurity can not enter actively impurities base near the interface producing a layer segregated in a high concentration, for the membrane surface of the polycrystalline silicon thin film it is possible to control the crystal orientation, there is an effect that film quality is homogeneous and internal stress can be produced a stable film to be a predetermined value.

【0070】尚、以上の実施例の説明においては結晶方位が(311)あるいは(211)あるいは(111) [0070] Incidentally, the crystal orientation in the description of the above embodiment (311) or (211) or (111)
面を例示したが、本発明はこれらの面に限定されるものではなく(100)或いは(110)等の面についても含むものである。 Illustrated surface, the present invention also includes the aspects such as the present invention is not limited to these surfaces (100) or (110).

【0071】 [0071]

【発明の効果】本発明を使用した多結晶シリコン薄膜及び該シリコン薄膜を使用した半導体装置において、該多結晶シリコン薄膜の膜表面に向いた結晶の結晶面の配向性を特定の結晶面方向に制御することができ、内部応力の値を制御した均質な多結晶シリコン薄膜を安定して得られるという効果がある。 In the semiconductor device using a polycrystalline silicon thin film and the silicon thin film using the present invention, the orientation of the crystal face of the crystal facing the membrane surface of the polycrystalline silicon thin film to a specific crystal plane direction can be controlled, there is an effect that is obtained by the homogeneous polycrystalline silicon thin film with a controlled value of the internal stress stable.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の半導体装置の断面構造図である。 1 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図2】本発明の一実施例の半導体装置の断面構造図である。 2 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図3】Pドープアモルファスシリコン薄膜断面における成長する結晶の構造の電子顕微鏡写真である。 3 is an electron micrograph of the crystal structure which grows in the P-doped amorphous silicon thin film section.

【図4】Pドープアモルファスシリコン薄膜平面における成長する結晶の構造の電子顕微鏡写真である。 4 is an electron micrograph of the structure of crystals grown in the P-doped amorphous silicon thin film plane.

【図5】ノンドープ層を設けたときのPドープアモルファスシリコン薄膜断面における成長する結晶の構造の電子顕微鏡写真である。 5 is an electron micrograph of the structure of crystals grown in the P-doped amorphous silicon thin film cross section when provided with a non-doped layer.

【図6】ノンドープ層を設けたときのPドープアモルファスシリコン薄膜平面における成長する結晶の構造の電子顕微鏡写真である。 6 is an electron micrograph of the structure of crystals grown in the P-doped amorphous silicon thin film plane when provided with a non-doped layer.

【図7】本発明の一実施例の薄膜堆積方法の流れ図である。 7 is a flow diagram of a thin film deposition method of an embodiment of the present invention.

【図8】本発明の一実施例の薄膜堆積方法の流れ図である。 8 is a flow diagram of a thin film deposition method of an embodiment of the present invention.

【図9】本発明の一実施例の半導体装置の断面構造図である。 9 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図10】本発明の一実施例の半導体装置の断面構造図である。 10 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図11】本発明の一実施例の半導体装置の断面構造図である。 11 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図12】本発明の一実施例の半導体装置の断面構造図である。 12 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図13】本発明の一実施例の半導体装置の断面構造図である。 13 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図14】本発明の一実施例の半導体装置の断面構造図である。 14 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図15】本発明の一実施例の半導体装置の断面構造図である。 15 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図16】本発明の一実施例の半導体装置の断面構造図である。 16 is a sectional view of a semiconductor device of an embodiment of the present invention.

【図17】本発明の一実施例の薄膜堆積装置の構成図である。 17 is a configuration diagram of a thin film deposition apparatus of an embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…シリコン基板、2…シリコン酸化膜、3…ノンドープアモルファスシリコン層、4…Pドープアモルファスシリコン膜、5…Pドープ多結晶シリコン膜、6…絶縁膜、7…P高濃度層、8…下地膜、9…エミッタ電極、 1 ... silicon substrate, 2 ... silicon oxide film, 3 ... undoped amorphous silicon layer, 4 ... P-doped amorphous silicon film, 5 ... P-doped polycrystalline silicon film, 6 ... insulating film, 7 ... P high concentration layer, 8 ... lower Chimaku, 9 ... the emitter electrode,
10…ベース電極、11…コレクタ電極、12…基板、 10 ... base electrode 11 ... collector electrode, 12 ... substrate,
20…薄膜堆積室、21…ガス導入制御装置、22…ガス流入制御弁、23…シリコン膜堆積用ガスボンベ、2 20 ... thin film deposition chamber, 21 ... gas introduction control unit, 22 ... gas inlet control valve, 23 ... silicon film deposition gas cylinder, 2
4…不純物元素導入用ガスボンベ、25…膜堆積室内制御装置、26…ガス排気装置、27…浮遊電極、28… 4 ... the impurity element introduced gas cylinder, 25 ... film deposition chamber control device 26 ... gas exhaust system, 27 ... floating electrode, 28 ...
多結晶シリコン熱酸化膜、30…下地界面、31…ウェハ、32…ボード。 Polycrystalline silicon thermal oxide film, 30 ... base interface, 31 ... wafer, 32 ... board.

───────────────────────────────────────────────────── ────────────────────────────────────────────────── ───

【手続補正書】 [Procedure amendment]

【提出日】平成13年11月15日(2001.11. [Filing date] 2001 November 15 (2001.11.
15) 15)

【手続補正1】 [Amendment 1]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】特許請求の範囲 [Correction target item name] the scope of the appended claims

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【特許請求の範囲】 [The claims]

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/285 H01L 21/285 C 5F140 21/3205 21/88 P 29/78 29/78 301G (72)発明者 加藤 久幸 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 小池 淳義 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 池田 修二 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 西村 朝雄 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 Fターム(参考) 4G077 AA07 AB02 BA04 DB04 DB09 DB12 EF01 TB02 TC02 TC13 TC19 4M104 AA01 BB01 BB40 CC01 CC05 DD43 DD44 DD45 DD78 EE03 EE ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/285 H01L 21/285 C 5F140 21/3205 21/88 P 29/78 29/78 301G (72) inventor Hisayuki Kato Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor business unit (72) inventor Koike AtsushiYoshi Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi, Ltd. in the semiconductor division (72) inventor Shuji Ikeda Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor business unit (72) inventor Asao Nishimura Tsuchiura, Ibaraki Prefecture Kandatsu-cho, 502 address, Inc. Date falling Manufacturing mechanical Engineering Research Laboratory within the F-term (reference) 4G077 AA07 AB02 BA04 DB04 DB09 DB12 EF01 TB02 TC02 TC13 TC19 4M104 AA01 BB01 BB40 CC01 CC05 DD43 DD44 DD45 DD78 EE03 EE 05 EE08 EE12 EE16 EE17 GG06 GG09 GG19 HH20 5F033 HH04 LL04 LL06 LL07 PP03 PP06 PP33 QQ73 RR04 RR06 TT02 VV06 VV10 VV16 WW02 XX19 5F045 AA03 AB03 AC01 AC19 AF08 BB02 BB12 CA05 DA61 5F052 AA12 CA04 DA01 DB01 EA11 FA06 JA01 JA05 JA10 5F140 AA00 BA01 BF01 BF04 BF32 BF33 BF37 BG28 BG31 BG33 CE10 05 EE08 EE12 EE16 EE17 GG06 GG09 GG19 HH20 5F033 HH04 LL04 LL06 LL07 PP03 PP06 PP33 QQ73 RR04 RR06 TT02 VV06 VV10 VV16 WW02 XX19 5F045 AA03 AB03 AC01 AC19 AF08 BB02 BB12 CA05 DA61 5F052 AA12 CA04 DA01 DB01 EA11 FA06 JA01 JA05 JA10 5F140 AA00 BA01 BF01 BF04 BF32 BF33 BF37 BG28 BG31 BG33 CE10

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板上に形成された下地膜の上にシリコン薄膜を形成し、該シリコン薄膜がIII族及びV族元素の群から選ばれる不純物を添加したものである半導体装置において、前記シリコン薄膜の結晶粒が前記下地膜の界面より前記シリコン薄膜表面に向けて主として柱状の組織からなり、各結晶粒の膜表面における結晶方位が主として特定の方位を向いていることを特徴とする半導体装置。 1. A silicon thin film was formed on the underlying film formed on a semiconductor substrate, a semiconductor device wherein the silicon thin film is obtained by adding an impurity selected from the group consisting of Group III and V elements, said semiconductor crystal grains of the silicon thin film is made of the base film surface from the silicon thin film surface toward mainly columnar structure, wherein the crystal orientation is mainly directed to the particular orientation in the film surface of each crystal grain apparatus.
  2. 【請求項2】シリコン単結晶基板上に少なくともゲート酸化膜及びゲート電極の形成された半導体装置において、前記ゲート電極が、III族及びV族元素の群から選ばれる不純物が添加されたシリコン薄膜からなり、前記シリコン単結晶基板上に形成された下地膜の上に積層された前記シリコン薄膜の結晶粒が下地膜の界面より膜表面に向けて主として柱状組織からなり、各結晶粒の膜表面における結晶方位が主として特定の方位を向いているM 2. A semiconductor device formed of at least a gate oxide film and a gate electrode on a silicon single crystal substrate, wherein the gate electrode, a silicon thin film doped with impurities selected from the group consisting of Group III and Group V elements becomes, in the silicon crystal grains of said silicon thin film deposited on an underlying film formed on a single crystal substrate is mainly columnar structure toward the film surface from the surface of the underlying film, the film surface of each crystal grain M crystal orientation is mainly directed to the specific orientation
    OS型トランジスタであることを特徴とする半導体装置。 Wherein a is an OS type transistor.
  3. 【請求項3】請求項1または請求項2記載の半導体装置において、各結晶粒の膜表面における結晶方位が実質的にシリコンの(311)及び(211)及び(111) 3. A semiconductor device according to claim 1 or claim 2, wherein the crystal orientation in the film surface of each crystal grain is substantially of the silicon (311) and (211) and (111)
    の中から選ばれる1つの結晶面方位を向いていることを特徴とする半導体装置。 Wherein a facing one crystal plane orientation selected from among.
  4. 【請求項4】SiH4ガス及びSi2H6ガスの中から選ばれるガスと、不純物としてIII族及びV族元素の中から選ばれる元素を導入するためのガスを混合使用して堆積するシリコン薄膜形成方法において、少なくても膜堆積直後から1nm以上の厚さの範囲で不純物が導入されないように前記不純物導入ガスを膜堆積開始直後から一定時間膜堆積室内に導入しないことを特徴とするシリコン薄膜の形成方法。 4. A gas selected from among SiH4 gas and Si2H6 gas, a silicon thin film forming method of depositing by mixing using a gas to introduce an element selected from group III and V elements as impurities , less the formation of the silicon thin film characterized by not introducing the impurity introducing gas as impurities in the range from immediately after the film deposition described above 1nm thickness not introduced immediately after the film deposition starts a predetermined time film deposition chamber method .
  5. 【請求項5】請求項4記載において、少なくても膜堆積直後から1nm以上10nm以下の厚さの範囲で不純物が導入されないように前記不純物導入ガスを膜堆積開始直後から一定時間膜堆積室内に導入しないことを特徴とするシリコン薄膜の形成方法。 5. The method of claim 4 wherein less the impurity introducing gas so that the impurity is not introduced in a range from immediately after the film deposition of 1nm or 10nm or less thick with a constant time film deposition chamber immediately after the film deposition starts method of forming a silicon thin film characterized by not introduced.
  6. 【請求項6】SiH4ガス及びSi2H6ガスの中から選ばれるガスと、不純物としてIII族及びV族元素の中から選ばれる元素を導入するためのガスを混合使用して堆積するシリコン薄膜形成方法において、前記不純物導入ガスを一定の時間SiH4ガス及びSi2H6ガスの中から選ばれるガスよりも早く膜堆積室内に導入することにより、前記シリコン薄膜の下地膜の界面から膜表面に向けての近傍が前記シリコン薄膜全体の平均濃度以上の濃度の前記不純物を偏析させることを特徴とするシリコン薄膜の形成方法。 6. A gas selected from among SiH4 gas and Si2H6 gas, a silicon thin film forming method of depositing by mixing using a gas to introduce an element selected from group III and V elements as impurities by introducing early film deposition chamber than gas selected the impurity introduction gas from a certain time SiH4 gas and Si2H6 gas, near toward the film surface from the interface of the underlying film of the silicon thin film wherein method of forming a silicon thin film, characterized in that to segregate the impurities in the average concentration or more of the density of the entire silicon thin film.
  7. 【請求項7】半導体基板上の下地膜の上にシリコン薄膜を形成する半導体装置の製造方法において、前記シリコン薄膜を請求項4乃至請求項6のいずれかの形成方法により成膜することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device for forming a silicon thin film on a 7. underlayer film on a semiconductor substrate, characterized by forming a film by any of a method of forming the silicon thin film claims 4 to 6 the method of manufacturing a semiconductor device according to.
  8. 【請求項8】SiH4ガス及びSi2H6ガスの中から選ばれるガスと、不純物としてIII族及びV族元素の群から選ばれる元素を導入するためのガスを混合使用してシリコン薄膜を堆積するCVD装置において、前記III族及びV族元素の群から選ばれる元素を導入するためのガスが、SiH4 8. SiH4 gas and a gas selected from the Si2H6 gas, impurities as a group III and V elements CVD apparatus for depositing a silicon thin film are mixed using a gas to introduce an element selected from the group consisting of in the gas for introducing an element selected from the group of the group III and group V elements, SiH4
    ガス及びSi2H6ガスの中から選ばれるガスを薄膜堆積室に導入した後一定時間遅れて導入されるか、または前記ガスを薄膜堆積室に導入する一定時間前に導入するように制御する制御装置を有することを特徴とするCVD装置。 Or a gas selected from among gas and Si2H6 gas are introduced certain delay after introduction into film deposition chamber, or a control device for controlling so as to introduce the gas to the predetermined time before the introduction of the thin film deposition chamber CVD apparatus characterized by having.
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