JP2002196035A - Manufacturing method and carrier for semiconductor device - Google Patents
Manufacturing method and carrier for semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、たとえばチップ製品や、パッケージ製品、
モジュール製品などの半導体装置において、特に既存の
電気的特性試験の治具や装置を流用したコストダウンが
可能な半導体装置の製造方法、およびこれに用いられる
キャリアに適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technique, for example, a chip product, a package product,
In a semiconductor device such as a module product, the present invention particularly relates to a method of manufacturing a semiconductor device capable of reducing cost by using an existing jig or device for an electrical characteristic test, and a technique effective when applied to a carrier used for the method.
【0002】[0002]
【従来の技術】本発明者が検討した技術として、半導体
装置の電気的特性試験に関しては、以下のような技術が
考えられる。2. Description of the Related Art As a technique studied by the present inventor, the following technique can be considered for an electrical characteristic test of a semiconductor device.
【0003】たとえば、ウェハから切断されて個別に分
離されたチップを、バーンイン試験および選別試験する
ための手法には、チップを個別に分離された状態で行う
チップレベルの方法と、分離前のウェハの状態で行うウ
ェハレベルの方法がある。また、チップレベルの方法に
は、機械的接続方式と仮付け方式がある。前者の機械的
接続方式は、キャリアの中にチップの電極と対応したバ
ンプを持つ専用シートを配置し、これをソケットの中に
入れ、チップの背面より圧力を加えてチップの電極と専
用シートのバンプとを接続させるものである。後者の仮
付け方式は、一旦、チップの電極にワイヤを仮付けし、
これをソケットに入れて試験を行い、この試験後にチッ
プよりワイヤを取り外す方法である。[0003] For example, a burn-in test and a screening test of chips cut from a wafer and individually separated include a chip-level method in which chips are individually separated and a wafer before separation. There is a wafer-level method performed in the state described above. The chip-level methods include a mechanical connection method and a temporary attachment method. In the former mechanical connection method, a dedicated sheet with bumps corresponding to the chip electrodes is placed in a carrier, placed in a socket, and pressure is applied from the back of the chip to apply the chip electrodes and the dedicated sheet. This is to connect with the bump. In the latter method, a wire is temporarily attached to the electrode of the chip,
This is a method in which a test is carried out by placing this in a socket, and the wire is removed from the chip after this test.
【0004】なお、このような半導体装置の電気的特性
試験に関する技術としては、たとえば日本電子機械工業
会発行の「MCM/KGD技術に関するロードマップ」
P23〜P32に記載される技術などが挙げられる。[0004] Incidentally, as a technique relating to such an electrical characteristic test of a semiconductor device, for example, “Roadmap on MCM / KGD Technology” published by the Japan Electronics Machinery Association.
Techniques described in P23 to P32 are exemplified.
【0005】[0005]
【発明が解決しようとする課題】ところで、前記のよう
な機械的接続方式、仮付け方式の技術について、本発明
者が検討した結果、以下のようなことが明らかとなっ
た。The inventors of the present invention have studied the techniques of the mechanical connection system and the tacking system as described above, and as a result, the following has become clear.
【0006】たとえば、前者の機械的接続方式は、寸法
などが異なる各チップに対応した専用のソケットが必要
となり、このためにソケット単価が高価なものとなる。
後者の仮付け方式は、補材として仮付け用のワイヤが必
要となり、このワイヤのコストが問題となる。さらに、
仮付け方式では、試験後にワイヤを取り外す処理が必要
であるとともに、このワイヤを取り外し易いようにワイ
ヤボンディングを行う技術なども要求される。For example, the former mechanical connection method requires a dedicated socket corresponding to each chip having different dimensions and the like, and the unit price of the socket becomes expensive.
The latter tacking method requires a tacking wire as an auxiliary material, and the cost of this wire poses a problem. further,
The tacking method requires a process of removing the wire after the test, and also requires a technique of performing wire bonding so that the wire can be easily removed.
【0007】そのために、本発明者は、前者の機械的接
続方式を採用しながら、ソケットのコストを最小限に抑
えるために、たとえばパッケージの試験を行うための既
存の試験治具や試験装置をそのままチップの試験に流用
し、これによって試験のコストダウンが可能となること
に着目した。すなわち、従来は、ウェハから切断されて
個別に分離されたチップを封止してパッケージ構造に組
み立てた後、バーンイン試験および選別試験の電気的特
性試験を行う工程となっており、このときの試験治具や
試験装置をそのまま用いることが可能であることを考え
ついた。Therefore, the present inventor has adopted an existing test jig or test apparatus for testing a package, for example, in order to minimize the cost of the socket while adopting the former mechanical connection method. It was diverted to chip testing as it was, and it was noted that this would make it possible to reduce the cost of testing. That is, conventionally, a process of sealing the chips separated from the wafer and individually separated and assembling them into a package structure, and then performing an electrical characteristic test of a burn-in test and a screening test, has been performed. I thought that it was possible to use jigs and test equipment as they were.
【0008】そこで、本発明の目的は、チップ製品や、
パッケージ製品、モジュール製品などの半導体装置にお
いて、特に機械的接続方式の既存の試験治具や試験装置
を流用することによって電気的特性試験のコストダウ
ン、さらには製品のコストダウンを実現することができ
る半導体装置の製造方法、およびこれに用いられるキャ
リアを提供するものである。Accordingly, an object of the present invention is to provide a chip product,
In semiconductor devices such as package products and module products, it is possible to reduce the cost of electrical characteristic tests and further reduce the cost of products, especially by diverting existing test jigs and test equipment of the mechanical connection method. An object of the present invention is to provide a method for manufacturing a semiconductor device and a carrier used for the method.
【0009】また、前記の機械的接続方式においては、
キャリア、ソケットなどの接触点が多く、また信号経路
も長くなるためにインピーダンスが高くなり、将来計画
されている高速製品に対しては適用限界がある。そのた
めに、高速対応可能なキャリアの開発も必要となってい
る。In the above-mentioned mechanical connection system,
There are many points of contact such as carriers and sockets, and the signal path is long, resulting in high impedance. Therefore, there is a limit to application to high-speed products planned in the future. Therefore, it is necessary to develop a carrier capable of high-speed operation.
【0010】そこで、本発明の他の目的は、機械的接続
方式における接触抵抗、信号経路長などによる特性イン
ピーダンスを小さくし、高速製品への対応を実現するこ
とができる半導体装置の製造方法、およびこれに用いら
れるキャリアを提供するものである。Therefore, another object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing characteristic impedance due to a contact resistance, a signal path length, and the like in a mechanical connection system and realizing a high speed product. This is to provide a carrier used for this.
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0012】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0013】すなわち、本発明による第1の半導体装置
の製造方法は、ウェハから切断されて個別に分離された
チップを、このチップを封止した際のパッケージと端子
の配置および信号割付けにおいて互換性を持つキャリア
に搭載し、このチップが搭載されたキャリアを、パッケ
ージの電気的特性試験を行うソケットに搭載してチップ
の電気的特性試験を行い、この電気的特性試験の結果、
良品のチップをチップ製品として出荷する、各工程を有
するものである。That is, according to the first method for manufacturing a semiconductor device of the present invention, a chip cut from a wafer and individually separated is compatible with a package and terminal arrangement and signal assignment when the chip is sealed. The carrier on which this chip is mounted is mounted on a socket for testing the electrical characteristics of the package, and the electrical characteristics of the chip are tested. As a result of the electrical characteristics test,
It has various steps for shipping a good chip as a chip product.
【0014】また、本発明による第2の半導体装置の製
造方法は、ウェハから切断されて個別に分離されたチッ
プを、このチップを封止した際のパッケージと端子の配
置および信号割付けにおいて互換性を持つキャリアに搭
載し、このチップが搭載されたキャリアを、パッケージ
の電気的特性試験を行うソケットに搭載してチップの電
気的特性試験を行い、この電気的特性試験の結果、良品
のチップをパッケージ構造、またはモジュール構造に組
み立ててパッケージ製品、またはモジュール製品として
出荷する、各工程を有するものである。Further, according to the second method of manufacturing a semiconductor device of the present invention, a chip cut from a wafer and individually separated is compatible with a package and terminal arrangement and signal assignment when the chip is sealed. The carrier on which this chip is mounted is mounted on a socket for testing the electrical characteristics of the package, and the electrical characteristics of the chip are tested.As a result of the electrical characteristics test, a good chip is obtained. It has various steps of assembling into a package structure or a module structure and shipping it as a package product or a module product.
【0015】さらに、本発明による半導体装置の製造方
法は、前記第1または第2の半導体装置の製造方法にお
いて、電気的特性試験を、バーンイン試験、または/お
よび選別試験に適用するようにしたものである。Further, in the method for manufacturing a semiconductor device according to the present invention, in the first or second method for manufacturing a semiconductor device, the electrical characteristic test is applied to a burn-in test and / or a screening test. It is.
【0016】また、本発明によるキャリアは、ウェハか
ら切断されて個別に分離されたチップを搭載し、このチ
ップを封止した際のパッケージの電気的特性試験を行う
ソケットに搭載され、チップの各電極に接触する各接触
部と、この各接触部に電気的に接続され、パッケージと
配置および信号割付けにおいて互換性を持つ各端子とを
有するものである。Further, the carrier according to the present invention mounts a chip cut from a wafer and individually separated, and is mounted on a socket for performing an electrical characteristic test of a package when the chip is sealed. It has each contact portion that contacts the electrode, and each terminal that is electrically connected to each contact portion and that is compatible with the package in arrangement and signal assignment.
【0017】さらに、本発明によるキャリアは、前記キ
ャリアにおいて、各接触部および各端子はテープ状の回
路基板上に形成され、各接触部と各端子との間は回路基
板上の各配線で接続され、チップの各電極から各接触
部、各配線を通じて各端子まで直接的に接続されている
ものである。Further, in the carrier according to the present invention, in the carrier, each contact portion and each terminal are formed on a tape-shaped circuit board, and each contact portion and each terminal are connected by each wiring on the circuit board. Then, each electrode of the chip is directly connected to each terminal through each contact portion and each wiring.
【0018】よって、前記半導体装置の製造方法および
キャリアによれば、チップのバーンイン試験や選別試験
において、パッケージと端子の配置および信号割付けに
おいて互換性を持つキャリアを用いることにより、既存
のバーンインボードなどの試験治具や、試験装置をその
まま流用することができるので、電気的特性試験のコス
トダウンを実現することができる。さらに、試験のコス
トを低減できるので、チップ製品や、パッケージ製品、
モジュール製品などの半導体装置のコストダウンを実現
することができる。Therefore, according to the method of manufacturing a semiconductor device and the carrier, in a burn-in test and a screening test of a chip, a carrier having compatibility in arrangement of packages and terminals and signal allocation is used, and thus an existing burn-in board or the like can be used. Since the test jig and the test apparatus can be used as they are, the cost of the electrical characteristic test can be reduced. Furthermore, the cost of testing can be reduced, so that chip products, package products,
It is possible to reduce the cost of a semiconductor device such as a module product.
【0019】さらに、チップの選別試験において、チッ
プの各電極から各接触部を通じて各端子まで直接的に接
続するキャリアを用いることにより、接触抵抗を低減
し、信号経路長を最小限に抑えることによって特性イン
ピーダンスを小さくできるので、高速製品への対応を実
現することができる。Further, in the chip selection test, by using a carrier that is directly connected from each electrode of the chip to each terminal through each contact portion, contact resistance is reduced and signal path length is minimized. Since the characteristic impedance can be reduced, it is possible to realize high-speed products.
【0020】[0020]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図1は本発明の一実施の形
態の半導体装置の製造方法を示すフロー図、図2は本実
施の形態において、電気的特性試験を行う場合の試験治
具を示す構成図、図3および図4はキャリアとパッケー
ジの外形比較を示す平面図および側面図、図5および図
6はキャリアとパッケージの端子配置および信号割付け
比較を示す平面図である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a flowchart showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a configuration diagram showing a test jig for performing an electrical characteristic test in the embodiment, and FIGS. 4 is a plan view and a side view showing an outer shape comparison between the carrier and the package, and FIGS. 5 and 6 are a plan view showing a terminal arrangement and a signal allocation comparison between the carrier and the package.
【0021】まず、図1により、本実施の形態の半導体
装置の製造方法の一例の製造フローを説明する。本実施
の形態の半導体装置の製造方法は、たとえばメモリ製品
やマイコン・ロジック製品の製造において、チップ製品
やパッケージ・モジュール製品として出荷する場合に適
用され、以下の工程により実行される。First, a manufacturing flow of an example of a method of manufacturing a semiconductor device according to the present embodiment will be described with reference to FIG. The method for manufacturing a semiconductor device according to the present embodiment is applied to, for example, shipping as a chip product or a package / module product in the manufacture of a memory product or a microcomputer / logic product, and is performed by the following steps.
【0022】(1)チップの用意工程(ステップS1,
S2)において、所望の集積回路が形成されたウェハを
チップ毎に切断して個別に分離されたチップを用意す
る。ここでは、ウェハから切断されて個別に分離された
チップとして、メモリのチップ、マイコン・ロジックの
チップが用意される。なお、ウェハは、前工程におい
て、酸化・拡散・不純物導入、配線パターン形成、絶縁
層形成、配線層形成などのウエハ処理工程が繰り返され
て所望の集積回路が形成された後、チップ毎に切断して
個別に分離される。(1) Chip preparation process (step S1,
In S2), a wafer on which a desired integrated circuit is formed is cut into chips to prepare individually separated chips. Here, a memory chip and a microcomputer / logic chip are prepared as chips separated from the wafer and individually separated. The wafer is cut into chips after a desired integrated circuit is formed by repeating wafer processing steps such as oxidation / diffusion / impurity introduction, wiring pattern formation, insulating layer formation, and wiring layer formation in the previous process. And separated separately.
【0023】(2)チップのキャリア詰め工程(ステッ
プS3)において、ウェハから切断されて個別に分離さ
れたチップを、このチップを封止した際のパッケージと
端子の配置および信号割付けにおいて互換性を持つキャ
リアに搭載する。(2) In the chip carrier packing step (step S3), the chips cut from the wafer and individually separated are made compatible with each other in the arrangement of the package and terminals and the signal assignment when the chips are sealed. Mount on a carrier that has
【0024】(3)キャリアのバーンインボード詰め工
程(ステップS4)において、チップが搭載されたキャ
リアを、パッケージの電気的特性試験を行うバーンイン
ボード上のソケットに搭載する。(3) In the step of packing the carrier into the burn-in board (step S4), the carrier on which the chip is mounted is mounted on a socket on the burn-in board for performing an electrical characteristic test of the package.
【0025】(4)バーンイン試験工程(ステップS
5)において、キャリアをバーンインボード上のソケッ
トに搭載した状態で、このキャリアに搭載されたチップ
のバーンイン試験を行う。このバーンイン試験では、た
とえば定格を越える温度および電圧ストレスを印加し
て、将来不良に到る可能性のあるチップがスクリーニン
グされる。(4) Burn-in test step (step S
In 5), with the carrier mounted on the socket on the burn-in board, a burn-in test is performed on the chip mounted on the carrier. In the burn-in test, for example, a temperature and a voltage stress exceeding the rating are applied to screen a chip that may be defective in the future.
【0026】(5)キャリアのバーンインボード抜き工
程(ステップS6)において、バーンインボード上のソ
ケットから、チップが搭載されたキャリアを取り外す。(5) In the carrier burn-in board removing step (step S6), the carrier on which the chip is mounted is removed from the socket on the burn-in board.
【0027】(6)選別試験工程(ステップS7)にお
いて、チップがキャリアに搭載された状態で、このキャ
リアに搭載されたチップの選別試験を試験装置で行う。
この選別試験において、たとえばメモリに対しては、ラ
イトおよびリード動作により所定のテストパターンを用
いてメモリ機能を試験し、所定の機能通りに動作するか
否かを確認する機能テストや、入出力パッド間のオープ
ン/ショート検査、リーク電流検査、電源電流の測定な
どのDCテスト、メモリ制御のACタイミングを試験す
るACテストなどが行われる。また、マイコン・ロジッ
クに対しては、所定のテストパターンを用いてロジック
機能を試験し、所定の機能通りに動作するか否かを確認
する機能テストや、入出力パッド間のオープン/ショー
ト検査、リーク電流検査、電源電流の測定などのDCテ
スト、ロジック制御のACタイミングを試験するACテ
ストなどが行われる。(6) In the screening test step (step S7), while the chips are mounted on the carrier, a screening test of the chips mounted on the carrier is performed by a test apparatus.
In the selection test, for example, for a memory, a memory test is performed by using a predetermined test pattern by a write and read operation, and a function test for confirming whether the memory operates as a predetermined function or an input / output pad is performed. DC tests such as an open / short test, a leak current test, and a power supply current measurement, and an AC test for testing an AC timing of memory control are performed. For microcomputer logic, a logic test is performed using a predetermined test pattern to check whether or not the circuit operates as specified, an open / short test between input / output pads, A DC test such as a leak current inspection and a measurement of a power supply current, an AC test for testing an AC timing of logic control, and the like are performed.
【0028】(7)チップのキャリア抜き工程(ステッ
プS8)において、キャリアからチップを取り外す。(7) In the chip carrier removing step (step S8), the chip is removed from the carrier.
【0029】(8)チップの出荷工程(ステップS9)
において、バーンイン試験、選別試験による電気的特性
試験の結果、良品のチップをチップ製品として出荷す
る。ここでは、メモリのチップ製品、マイコン・ロジッ
クのチップ製品が出荷される。(8) Chip Shipment Step (Step S9)
As a result of the electrical characteristic test by the burn-in test and the screening test, non-defective chips are shipped as chip products. Here, memory chip products and microcomputer logic chip products are shipped.
【0030】(9)パッケージ、モジュールの組立て工
程(ステップS10)において、良品のチップをパッケ
ージ構造、またはモジュール構造に組み立てる。このパ
ッケージ、モジュールの組立てにおいては、たとえばメ
モリのチップ、マイコン・ロジックのチップを1個だけ
内蔵して組み立てたり、または2個などの複数個を内蔵
して組み立てたり、あるいはメモリのチップとマイコン
・ロジックのチップを混載して組み立てることができ
る。たとえば、MCP、MCMなどがある。(9) In a package and module assembling step (step S10), non-defective chips are assembled into a package structure or a module structure. In assembling these packages and modules, for example, a memory chip and a microcomputer / logic chip can be assembled by incorporating only one chip, or two or more such chips can be assembled and assembled, or a memory chip and a microcomputer chip can be assembled. Logic chips can be mixed and assembled. For example, there are MCP and MCM.
【0031】この組立て工程においては、一例として、
メモリのチップ、マイコン・ロジックのチップを基板上
に搭載するダイボンディング、このチップの電極と基板
上のパッドとをワイヤにより接続するワイヤボンディン
グ、チップおよびワイヤの部分を保護するためにレジン
によりモールドするレジンモールド、外部リードを成形
・表面処理するリード成形などを行うことにより、パッ
ケージ構造、モジュール構造の組立て工程が終了する。
なお、組立て工程においては、チップのボール状の電極
と基板上のパッドとを接続するフリップチップボンディ
ングなどを用いることも可能である。In the assembling process, for example,
Die bonding for mounting memory chips and microcomputer / logic chips on a substrate, wire bonding for connecting the electrodes of this chip to pads on the substrate with wires, and molding with resin to protect the chips and wire parts By performing resin molding and lead molding for molding and surface treatment of external leads, the assembly process of the package structure and the module structure is completed.
In the assembling process, it is also possible to use flip-chip bonding for connecting the ball-shaped electrodes of the chip to the pads on the substrate.
【0032】(10)パッケージ、モジュールの出荷工
程(ステップS11)において、パッケージ構造、また
はモジュール構造に組み立てられたパッケージ製品、ま
たはモジュール製品を出荷する。このように、チップ製
品として出荷する以外に、パッケージ製品、またはモジ
ュール製品として出荷することも可能である。(10) In a package / module shipping step (step S11), a package product or a module product assembled in a package structure or a module structure is shipped. As described above, in addition to shipping as a chip product, it is also possible to ship as a package product or a module product.
【0033】次に、図2により、本実施の形態の半導体
装置の製造方法において、電気的特性試験を行う場合の
試験治具の一例の構成を説明する。(a)はキャリアの
蓋開時、(b)はキャリアの蓋閉時、(c)はソケット
をそれぞれ示す。ここでは、TSOPのパッケージの既
存の試験治具を用いる場合を例に示すが、チップの種類
や構造などに応じて他のパッケージの試験治具を用いる
ことが可能であることはいうまでもない。Next, with reference to FIG. 2, a description will be given of an example of the configuration of a test jig for performing an electrical characteristic test in the method of manufacturing a semiconductor device according to the present embodiment. (A) shows the state when the lid of the carrier is opened, (b) shows the state when the lid of the carrier is closed, and (c) shows the socket. Here, a case where an existing test jig of the TSOP package is used is shown as an example, but it goes without saying that a test jig of another package can be used according to the type and structure of the chip. .
【0034】バーンイン試験時には、チップ1を搭載す
るキャリア2と、このチップ1が搭載されたキャリア2
を搭載するバーンインボード(図示せず)上のソケット
3などの試験治具が用いられる。ここでは、チップ1と
して、長辺方向に沿ってほぼ中央部に一列に電極が配置
された、いわゆるセンターパッド構造を例に説明する
が、これに限られるものではなく、いわゆる周辺パッド
構造などにも適用可能である。At the time of the burn-in test, the carrier 2 on which the chip 1 is mounted and the carrier 2 on which the chip 1 is mounted
A test jig such as a socket 3 on a burn-in board (not shown) on which is mounted is used. Here, as the chip 1, a so-called center pad structure in which electrodes are arranged in a line at a substantially central portion along the long side direction will be described as an example. However, the present invention is not limited to this. Is also applicable.
【0035】キャリア2は、チップ1が挿入されるベー
ス4と、このベース4に開閉可能な蓋5などから構成さ
れている。ベース4には、チップ1が収納される貫通孔
6が形成され、この貫通孔6の内周側面下部にチップ位
置決めガイド7が設けられている。ベース4の裏面に
は、多層配線層構造のテープ回路基板8と、このテープ
回路基板8を補強する補強板9が設けられている。テー
プ回路基板8は、チップ1の各電極に接触する各接触部
10と、この各接触部10に電気的に接続され、TSO
Pのパッケージと配置および信号割付けにおいて互換性
を持つ各端子11を有している。テープ回路基板8の各
端子11は、ベース4の側面から突出し、テープ回路基
板8の表面および裏面において露出されて配置されてい
る。蓋5には、内側にプッシャー12が設けられ、蓋5
の閉状態においてチップ1をテープ回路基板8に押圧す
ることが可能となっている。また、蓋5の閉状態におい
ては、蓋5に設けられたラッチ13がベース4の嵌合部
14に嵌合する構造となっている。The carrier 2 includes a base 4 into which the chip 1 is inserted, a lid 5 that can be opened and closed on the base 4, and the like. A through hole 6 for accommodating the chip 1 is formed in the base 4, and a chip positioning guide 7 is provided at a lower portion of the inner peripheral side surface of the through hole 6. A tape circuit board 8 having a multilayer wiring structure and a reinforcing plate 9 for reinforcing the tape circuit board 8 are provided on the back surface of the base 4. The tape circuit board 8 has contact portions 10 that contact the respective electrodes of the chip 1, and is electrically connected to the contact portions 10.
Each terminal 11 has compatibility with the package of P and the layout and signal assignment. Each terminal 11 of the tape circuit board 8 protrudes from the side surface of the base 4 and is exposed and arranged on the front and back surfaces of the tape circuit board 8. The lid 5 is provided with a pusher 12 inside,
In the closed state, the chip 1 can be pressed against the tape circuit board 8. When the lid 5 is closed, the latch 13 provided on the lid 5 is fitted to the fitting portion 14 of the base 4.
【0036】ソケット3は、チップ1を封止した際のT
SOPのパッケージのバーンイン試験を行うバーンイン
ボード上のソケットと同じ構造であり、チップ1をパッ
ケージ構造に組み立てた後に行っていた既存のバーンイ
ン試験の試験治具や試験装置をそのまま用いることが可
能となっている。ソケット3には、チップ1が搭載され
たキャリア2が挿入される凹部15が形成され、この凹
部15の内周底面周辺部にキャリア2のテープ回路基板
8の各端子11に接触する各ピン16が設けられ、この
各ピン16が、図示しないバーンインボード上の各配線
に接続されている。The socket 3 has a T when the chip 1 is sealed.
It has the same structure as the socket on the burn-in board that performs the burn-in test of the SOP package, and it is possible to use the existing burn-in test test jigs and test equipment that were performed after assembling the chip 1 into the package structure. ing. A recess 15 is formed in the socket 3 into which the carrier 2 on which the chip 1 is mounted is inserted, and each pin 16 that contacts each terminal 11 of the tape circuit board 8 of the carrier 2 is formed around the inner bottom surface of the recess 15. The pins 16 are connected to respective wires on a burn-in board (not shown).
【0037】バーンイン試験時には、チップ1を、この
チップ1の電極が下になるようにしてベース4の貫通孔
6のチップ位置決めガイド7に沿って挿入し、さらに蓋
5を閉じて蓋5のラッチ13をベース4の嵌合部14に
嵌合した後に、このチップ1が搭載されたキャリア2を
バーンインボード上のソケット3の凹部15に挿入し、
この状態でキャリア2に搭載されたチップ1のバーンイ
ン試験が行われる。At the time of the burn-in test, the chip 1 is inserted along the chip positioning guide 7 in the through hole 6 of the base 4 so that the electrode of the chip 1 faces down. 13 is fitted into the fitting portion 14 of the base 4, the carrier 2 on which the chip 1 is mounted is inserted into the recess 15 of the socket 3 on the burn-in board,
In this state, a burn-in test of the chip 1 mounted on the carrier 2 is performed.
【0038】また、選別試験時にも、バーンイン試験時
のキャリア2が用いられ、チップ1がキャリア2に搭載
された状態で、このキャリア2に搭載されたチップ1の
選別試験が試験装置により行われる。これにより、チッ
プ1の電極からキャリア2のテープ回路基板8の接触部
10を通じて端子11まで直接的に接続し、チップ1か
ら試験装置までの接触抵抗を低減し、信号経路長を最小
限に抑えることができる。Also, at the time of the screening test, the carrier 2 used in the burn-in test is used, and while the chip 1 is mounted on the carrier 2, the screening test of the chip 1 mounted on the carrier 2 is performed by a test apparatus. . As a result, the electrodes of the chip 1 are directly connected to the terminals 11 through the contact portions 10 of the tape circuit board 8 of the carrier 2, the contact resistance from the chip 1 to the test device is reduced, and the signal path length is minimized. be able to.
【0039】次に、図3および図4により、キャリアと
パッケージの外形比較の一例を説明する。図3はキャリ
ア、図4はパッケージをそれぞれ示し、それぞれ(a)
が平面図、(b)が側面図を表している。Next, an example of an outer shape comparison between a carrier and a package will be described with reference to FIGS. FIG. 3 shows a carrier, and FIG. 4 shows a package.
Shows a plan view, and (b) shows a side view.
【0040】前述したキャリア2と、チップ1をパッケ
ージ構造に組み立てた場合のTSOPのパッケージ21
とは、平面的な外形形状がほぼ同じ寸法になっており、
すなわち長辺方向の寸法A1とB1、短辺方向の寸法A
2とB2、キャリア2の端子11とパッケージ21のリ
ード(アウターリード)22の部分の寸法A3とB3、
寸法A4とB4がほぼ同じになるように形成されてい
る。特に、キャリア2の端子11とパッケージ21のリ
ード22は、同じ間隔(寸法A5とB5)、同じ位置
(寸法A6とB6)に配置され、キャリア2の端子11
とパッケージ21のリード22は互換性を持った位置関
係となっている。また、側面的な外形形状においては、
キャリア2の端子11とパッケージ21のリード22の
厚さは同じ寸法(A7とB7)で形成されている。The package 21 of the TSOP when the carrier 2 and the chip 1 are assembled into a package structure.
Means that the planar outer shape has almost the same dimensions,
That is, the dimensions A1 and B1 in the long side direction and the dimension A in the short side direction
2 and B2, dimensions A3 and B3 of the terminal 11 of the carrier 2 and the lead (outer lead) 22 of the package 21;
Dimensions A4 and B4 are formed to be substantially the same. In particular, the terminals 11 of the carrier 2 and the leads 22 of the package 21 are arranged at the same interval (dimensions A5 and B5) and at the same position (dimensions A6 and B6).
And the lead 22 of the package 21 have a compatible positional relationship. Also, in the side shape,
The thickness of the terminal 11 of the carrier 2 and the thickness of the lead 22 of the package 21 are the same (A7 and B7).
【0041】次に、図5および図6により、キャリアと
パッケージの端子配置および信号割付け比較の一例を説
明する。図5はキャリアのテープ回路基板、図6はパッ
ケージのリードフレームをそれぞれ示し、それぞれ
(a)が表面から見た平面図を表し、また図5(b)が
裏面を表面から見た平面図を表している。Next, with reference to FIGS. 5 and 6, an example of the arrangement of terminals of a carrier and a package and a comparison of signal allocation will be described. 5 shows a tape circuit board of a carrier, and FIG. 6 shows a lead frame of a package. FIG. 5 (a) shows a plan view seen from the front, and FIG. 5 (b) shows a plan view seen from the back. Represents.
【0042】前述したキャリア2のテープ回路基板8
は、2層配線層構造からなり、第1層配線層(図5
(a))31と第2層配線層(図5(b))32は絶縁
層(図示せず)を挟んで積層され、第1層配線層31の
表面、第2層配線層32の裏面は接触部10や端子11
などの接続部分を除いて、図示しない保護膜で覆われて
いる。第1層配線層31には、チップ1の各電極に接触
する各接触部10と、この各接触部10に各配線33を
介して電気的に接続された各端子11aなどが形成され
ている。第2層配線層32には、第1層配線層31の各
端子11aと同じ位置に設けられた各端子11bと、第
1層配線層31とスルーホール34を介して電気的に接
続された電源や接地電位の配線35などが形成されてい
る。この第1層配線層31の端子11aはバーンイン試
験時にソケット3のピン16に接触し、また第2層配線
層32の端子11bは選別試験時に試験装置のプローブ
がキャリア2の裏面から接触するように設けられてい
る。The aforementioned tape circuit board 8 of the carrier 2
Has a two-layer wiring layer structure, and has a first-layer wiring layer (FIG. 5).
(A)) 31 and a second wiring layer (FIG. 5B) 32 are laminated with an insulating layer (not shown) interposed therebetween, and the surface of the first wiring layer 31 and the back surface of the second wiring layer 32 Is the contact portion 10 and the terminal 11
Except for the connection portion such as, the semiconductor device is covered with a protective film (not shown). In the first wiring layer 31, each contact portion 10 that contacts each electrode of the chip 1 and each terminal 11a that is electrically connected to each contact portion 10 via each wiring 33 are formed. . Each terminal 11b provided at the same position as each terminal 11a of the first wiring layer 31 is electrically connected to the second wiring layer 32 via a through hole 34 with the first wiring layer 31. A power supply, a ground potential wiring 35 and the like are formed. The terminals 11a of the first wiring layer 31 come into contact with the pins 16 of the socket 3 during the burn-in test, and the terminals 11b of the second wiring layer 32 come into contact with the probe of the test device from the back of the carrier 2 during the screening test. It is provided in.
【0043】また、テープ回路基板8には、キャリア2
のベース4、補強板9との位置決め用の2種類の貫通孔
36,37が形成され、一方の4個の貫通孔36はベー
ス4との位置決めのために用いられ、他方の2個の貫通
孔37はベース4、補強板9との位置決めのために用い
られ、さらに2個の貫通孔37には補強板9を固定する
ためのねじ部材が貫通され、ねじ部材によりテープ回路
基板8と補強板9がベース4に位置決めされて固定され
るようになっている。The tape circuit board 8 includes the carrier 2
Two types of through holes 36 and 37 for positioning with the base 4 and the reinforcing plate 9 are formed. One of the four through holes 36 is used for positioning with the base 4, and the other two through holes 36 are used. The holes 37 are used for positioning between the base 4 and the reinforcing plate 9, and a screw member for fixing the reinforcing plate 9 is passed through two through holes 37, and the tape circuit board 8 and the reinforcing member are reinforced by the screw members. The plate 9 is positioned and fixed to the base 4.
【0044】パッケージ21のリードフレーム41は、
チップ1の各電極42に各ワイヤ43を介して接続され
る各インナーリード44と、この各インナーリード44
に電気的に接続された各アウターリード45が形成され
ている。この例では、チップ1がリードフレーム41の
裏面側に配置され、チップ1の電極42とリードフレー
ム41のインナーリード44とがワイヤ43を介して電
気的に接続される。このワイヤボンディング後に、レジ
ンモールド、リード成形などが行われてパッケージ構造
となる。The lead frame 41 of the package 21
Each inner lead 44 connected to each electrode 42 of the chip 1 via each wire 43, and each inner lead 44
The outer leads 45 electrically connected to the outer leads 45 are formed. In this example, the chip 1 is arranged on the back surface side of the lead frame 41, and the electrodes 42 of the chip 1 and the inner leads 44 of the lead frame 41 are electrically connected via wires 43. After this wire bonding, resin molding, lead molding, and the like are performed to form a package structure.
【0045】以上のように構成されるキャリア2とパッ
ケージ21の端子配置および信号割付けを比較した場合
に、キャリア2のテープ回路基板8に設けられた第1層
配線層31の端子11a、第2層配線層32の端子11
bは、パッケージ21のリードフレーム41のアウター
リード45と配置および信号割付けが同じになってい
る。すなわち、テープ回路基板8の端子10(11a,
11b)に付した番号と、リードフレーム41のアウタ
ーリード45に付した番号が同じ信号に対応する。たと
えば、メモリであれば、アドレス、データ、制御信号な
どの各信号が同じ位置の端子に割り付けられており、ま
たマイコン・ロジックであれば、入出力信号などの各信
号が同じ位置の端子に割り付けられている。When the terminal arrangement and signal assignment of the carrier 2 and the package 21 configured as described above are compared, the terminals 11a and the second terminals of the first wiring layer 31 provided on the tape circuit board 8 of the carrier 2 are compared. Terminal 11 of layer wiring layer 32
“b” has the same arrangement and signal assignment as the outer leads 45 of the lead frame 41 of the package 21. That is, the terminals 10 (11a, 11a,
The number assigned to 11b) and the number assigned to the outer lead 45 of the lead frame 41 correspond to the same signal. For example, in the case of memory, signals such as address, data, and control signals are assigned to terminals at the same position. For microcomputer logic, signals such as input / output signals are assigned to terminals at the same position. Have been.
【0046】従って、本実施の形態によれば、チップ1
のバーンイン試験や選別試験において、パッケージ21
のアウターリード45と端子11の配置および信号割付
けにおいて互換性を持つキャリア2を用いることによ
り、既存のバーンインボードなどの試験治具や、試験装
置をそのまま流用できる。よって、電気的特性試験のコ
ストを低減できるので、チップ製品や、パッケージ製
品、モジュール製品のコストダウンを実現することがで
きる。Therefore, according to the present embodiment, the chip 1
Package 21 in burn-in test and screening test
By using the carrier 2 having compatibility in the arrangement of the outer leads 45 and the terminals 11 and signal assignment, existing test jigs and test equipment such as burn-in boards can be used as they are. Therefore, the cost of the electrical characteristic test can be reduced, and the cost of a chip product, a package product, and a module product can be reduced.
【0047】さらに、チップ1の選別試験において、チ
ップ1の各電極から各接触部10を通じて各端子11ま
で直接的に接続するキャリア2を用いることにより、接
触抵抗を低減し、信号経路長を最小限に抑えることによ
って特性インピーダンスを小さくできるので、高速製品
への対応を実現することができる。Further, in the selection test of the chip 1, the contact resistance is reduced and the signal path length is minimized by using the carrier 2 which is directly connected from each electrode of the chip 1 to each terminal 11 through each contact portion 10. Since the characteristic impedance can be reduced by minimizing the characteristic impedance, it is possible to realize high-speed products.
【0048】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.
【0049】たとえば、前記実施の形態においては、T
SOPのパッケージの既存の試験治具を用いる場合を例
に説明したが、チップの種類や構造に応じて、チップを
封止した際のTQFPなどの他のパッケージの試験治具
を用いる場合についても適用可能である。For example, in the above embodiment, T
Although the case where the existing test jig of the SOP package is used has been described as an example, the case where the test jig of another package such as TQFP when the chip is sealed is used depending on the type and structure of the chip is also described. Applicable.
【0050】さらに、パッケージ、モジュールについて
は、MCP、MCMに限らず、KGD応用製品に効果的
であり、さらにチップのバーンイン試験を必要とする半
導体製品全般に広く適用することができる。Further, the package and module are effective not only for MCP and MCM but also for KGD applied products, and can be widely applied to all semiconductor products requiring a burn-in test of a chip.
【0051】[0051]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【0052】(1)チップの電気的特性試験において、
バーンイン試験や選別試験時に、パッケージと端子の配
置および信号割付けにおいて互換性を持つキャリアを用
いることで、既存のバーンインボードなどの試験治具
や、試験装置をそのまま流用することができるので、電
気的特性試験のコストダウンを実現することが可能とな
る。(1) In the electrical characteristic test of the chip,
By using carriers that are compatible in package and terminal arrangement and signal assignment during burn-in tests and screening tests, existing burn-in boards and other test jigs and test equipment can be reused as they are. It is possible to reduce the cost of the characteristic test.
【0053】(2)前記(1)により、電気的特性試験
のコストを低減することができるので、チップ製品や、
パッケージ製品、モジュール製品などの半導体装置のコ
ストダウンを実現することが可能となる。(2) According to the above (1), the cost of the electrical characteristic test can be reduced.
It is possible to reduce the cost of semiconductor devices such as package products and module products.
【0054】(3)チップの電気的特性試験において、
選別試験時に、チップの各電極から各接触部を通じて各
端子まで直接的に接続するキャリアを用いることで、接
触抵抗を低減し、信号経路長を最小限に抑えることによ
って特性インピーダンスを小さくすることができるの
で、高速製品の半導体装置への対応を実現することが可
能となる。(3) In the electrical characteristic test of the chip,
During the screening test, using a carrier that connects directly from each electrode of the chip to each terminal through each contact, it is possible to reduce the contact resistance and minimize the characteristic path length by minimizing the signal path length. Therefore, it is possible to realize high-speed products for semiconductor devices.
【図1】本発明の一実施の形態の半導体装置の製造方法
を示すフロー図である。FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図2】(a),(b),(c)は本発明の一実施の形
態において、電気的特性試験を行う場合の試験治具を示
す構成図である。FIGS. 2A, 2B, and 2C are configuration diagrams showing a test jig for performing an electrical characteristic test in one embodiment of the present invention.
【図3】(a),(b)は本発明の一実施の形態におけ
るキャリアとパッケージの外形比較において、キャリア
を示す平面図および側面図である。FIGS. 3A and 3B are a plan view and a side view showing a carrier in a comparison between the outer shape of the carrier and the package according to the embodiment of the present invention.
【図4】(a),(b)は本発明の一実施の形態におけ
るキャリアとパッケージの外形比較において、パッケー
ジを示す平面図および側面図である。FIGS. 4A and 4B are a plan view and a side view showing a package in an outer shape comparison between a carrier and a package according to an embodiment of the present invention.
【図5】(a),(b)は本発明の一実施の形態におけ
るキャリアとパッケージの端子配置および信号割付け比
較において、キャリアのテープ回路基板を示す平面図で
ある。FIGS. 5A and 5B are plan views showing a tape circuit board of a carrier in a comparison of terminal arrangement and signal assignment between a carrier and a package according to an embodiment of the present invention.
【図6】本発明の一実施の形態におけるキャリアとパッ
ケージの端子配置および信号割付け比較において、パッ
ケージのリードフレームを示す平面図である。FIG. 6 is a plan view showing a lead frame of the package in a terminal arrangement of the carrier and the package and a comparison of signal allocation in the embodiment of the present invention.
1 チップ 2 キャリア 3 ソケット 4 ベース 5 蓋 6 貫通孔 7 チップ位置決めガイド 8 テープ回路基板 9 補強板 10 接触部 11,11a,11b 端子 12 プッシャー 13 ラッチ 14 嵌合部 15 凹部 16 ピン 21 パッケージ 22 リード 31 第1層配線層 32 第2層配線層 33 配線 34 スルーホール 35 配線 36,37 貫通孔 41 リードフレーム 42 電極 43 ワイヤ 44 インナーリード 45 アウターリード DESCRIPTION OF SYMBOLS 1 Chip 2 Carrier 3 Socket 4 Base 5 Lid 6 Through hole 7 Chip positioning guide 8 Tape circuit board 9 Reinforcement plate 10 Contact part 11, 11a, 11b Terminal 12 Pusher 13 Latch 14 Fitting part 15 Depression 16 Pin 21 Package 22 Lead 31 First wiring layer 32 Second wiring layer 33 Wiring 34 Through hole 35 Wiring 36, 37 Through hole 41 Lead frame 42 Electrode 43 Wire 44 Inner lead 45 Outer lead
フロントページの続き (72)発明者 長谷部 昭男 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 槙平 尚宏 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 2G003 AA07 AG01 AG12 2G011 AA14 AA15 AA16 AC14 AE22 AF02 AF04 2G032 AA00 AB02 AF01 AJ05 AJ07 AL00 Continuing on the front page (72) Inventor Akio Hasebe 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo Within the Semiconductor Group, Hitachi, Ltd. No. 1 F-term in Hitachi Semiconductor Co., Ltd. F-term (reference) 2G003 AA07 AG01 AG12 2G011 AA14 AA15 AA16 AC14 AE22 AF02 AF04 2G032 AA00 AB02 AF01 AJ05 AJ07 AL00
Claims (5)
チップを、このチップを封止した際のパッケージと端子
の配置および信号割付けにおいて互換性を持つキャリア
に搭載する工程と、 前記チップが搭載されたキャリアを、前記パッケージの
電気的特性試験を行うソケットに搭載して前記チップの
電気的特性試験を行う工程と、 前記電気的特性試験の結果、良品のチップをチップ製品
として出荷する工程と、を有することを特徴とする半導
体装置の製造方法。1. A step of mounting a chip cut from a wafer and individually separated on a carrier having compatibility in arrangement of a package and terminals and signal allocation when the chip is sealed, and mounting the chip Mounting the carrier on a socket for performing an electrical property test of the package, and performing an electrical property test of the chip; and, as a result of the electrical property test, a step of shipping a good chip as a chip product. And a method of manufacturing a semiconductor device.
チップを、このチップを封止した際のパッケージと端子
の配置および信号割付けにおいて互換性を持つキャリア
に搭載する工程と、 前記チップが搭載されたキャリアを、前記パッケージの
電気的特性試験を行うソケットに搭載して前記チップの
電気的特性試験を行う工程と、 前記電気的特性試験の結果、良品のチップをパッケージ
構造、またはモジュール構造に組み立ててパッケージ製
品、またはモジュール製品として出荷する工程と、を有
することを特徴とする半導体装置の製造方法。2. A step of mounting chips individually cut and separated from a wafer on a carrier having compatibility in arrangement of a package and terminals and signal assignment when the chips are sealed, and mounting the chips. Mounting the carrier thus obtained in a socket for performing an electrical property test on the package, and performing an electrical property test on the chip; and, as a result of the electrical property test, converting a good chip into a package structure or a module structure. Assembling and shipping as a package product or a module product.
造方法において、 前記電気的特性試験は、バーンイン試験、または/およ
び選別試験であることを特徴とする半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the electrical characteristic test is a burn-in test and / or a screening test.
チップを搭載し、このチップを封止した際のパッケージ
の電気的特性試験を行うソケットに搭載され、 前記チップの各電極に接触する各接触部と、この各接触
部に電気的に接続され、前記パッケージと配置および信
号割付けにおいて互換性を持つ各端子と、を有すること
を特徴とするキャリア。4. A chip, which is cut from a wafer and individually separated, is mounted on a socket for performing an electrical characteristic test of a package when the chip is sealed, and each of the chips is in contact with each electrode of the chip. A carrier comprising: a contact portion; and terminals electrically connected to the respective contact portions and having compatibility with the package in arrangement and signal assignment.
に形成され、前記各接触部と前記各端子との間は前記回
路基板上の各配線で接続され、 前記チップの各電極から前記各接触部、前記各配線を通
じて前記各端子まで直接的に接続されていることを特徴
とするキャリア。5. The carrier according to claim 4, wherein each of the contact portions and each of the terminals are formed on a tape-shaped circuit board, and a gap between each of the contact portions and each of the terminals is formed on the circuit board. A carrier which is connected by wiring, and is directly connected from each electrode of the chip to each terminal through each contact portion and each wiring.
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR101464990B1 (en) | 2013-12-24 | 2014-11-26 | 주식회사 아이에스시 | Aligned semiconductor device socket unit and semiconductor device test apparatus |
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-
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- 2000-12-27 JP JP2000397508A patent/JP2002196035A/en active Pending
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