JP2002170955A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2002170955A JP2001285472A JP2001285472A JP2002170955A JP 2002170955 A JP2002170955 A JP 2002170955A JP 2001285472 A JP2001285472 A JP 2001285472A JP 2001285472 A JP2001285472 A JP 2001285472A JP 2002170955 A JP2002170955 A JP 2002170955A
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Masaru Izumisawa
Takahiro Kono
Shigeo Kozuki
Yoshihiko Saito
Kenichi Tokano
Yasunori Usui
繁雄 上月
芳彦 斉藤
孝弘 河野
優 泉沢
康典 碓氷
健一 都鹿野
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To manufacture a power MOSFET of low ON-resistance and high breakdown strength without greatly increasing the number of processes. SOLUTION: An n- type epitaxial Si layer held between trenches 3 is changed to a semiconductor structure consisting of n-type pillar layer 5/p-type pillar layer 4/n-type pillar layer 5 arranged transversely, which practically plays the same role as a super junction structure, by implanting As and B to a side surface of the trench 3 by using a rotational ion implantation method and using the difference in diffusion coefficient.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置およびその製造方法に係わり、特にパワーMOSFETを備えた半導体装置およびその製造方法の改良に関する。 The present invention relates to relates to a semiconductor device and a manufacturing method thereof, and more particularly to an improved semiconductor device and a manufacturing method thereof including a power MOSFET.

【0002】 [0002]

【従来の技術】図21に、従来の代表的なパワーMOS Description of the Prior Art FIG. 21, a typical conventional power MOS
FETの断面図を示す。 It shows a cross-sectional view of the FET. 図中、81はn +型ドレイン層としての高不純物濃度のn +型Si基板を示しており、 In the figure, 81 denotes an n + -type Si substrate having a high impurity concentration as the n + -type drain layer,
このn This n +型Si基板81上には低不純物濃度のn -型エピタキシャルSi層82が形成されている。 + On top type Si substrate 81 of a low impurity concentration n - -type epitaxial Si layer 82 is formed.

【0003】このn -型エピタキシャルSi層82の表面にはp型ベース層83が選択的に形成され、さらにこのp型ベース層83の表面には高不純物濃度のn +型ソース拡散層84が選択的に形成されている。 [0003] The n - -type epitaxial Si layer p-type base layer 83 on the surface 82 is selectively formed, further n + -type source diffusion layer 84 of high impurity concentration on the surface of the p-type base layer 83 is It is selectively formed.

【0004】このn +型ソース拡散層84とn -型エピタキシャルSi層82とで挟まれたp型ベース層83上にはゲート絶縁膜85を介してゲート電極86が設けられている。 [0004] The n + -type source diffusion layer 84 and the n - -type epitaxial Si layer gate electrode 86 via the gate insulating film 85 on the p-type base layer 83 sandwiched between the 82 are provided.

【0005】この種のパワーMOSFET、すなわちプレーナ型のパワーMOSFETにおいては、n +型Si [0005] This kind in the power MOSFET, that is, in a planar type power MOSFET, n + -type Si
基板81の裏面からn -型エピタキシャルSi層82を介してMOSデバイスへの電流経路をとっているため、 Since taking a current path to the MOS device via -type epitaxial Si layer 82, - from the back surface of the substrate 81 n
デバイスオン時の抵抗(オン抵抗)はn -型エピタキシャルSi層82の厚さ(エピ厚)に依存する。 Device on-time of the resistance (ON resistance) of the n - depends on the thickness of the type epitaxial Si layer 82 (EpiAtsu).

【0006】また、空乏層はn -型エピタキシャルSi [0006] In addition, the depletion layer is n - -type epitaxial Si
層82内を伸びるために、耐圧維持はエピ厚で決まる。 To extend the inside layer 82, the breakdown voltage maintained is determined by the epitaxial layer thickness.
オン抵抗および耐圧の代表的な値はそれぞれ1.52 Each typical values ​​of on-resistance and breakdown voltage 1.52
(Ω)および746(V)である。 (Ω) and is a 746 (V).

【0007】このように図21に示した従来のパワーM Conventional power M shown thus in Figure 21
OSFETは、電流経路と耐圧を維持する領域が同一であるため、高耐圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエピ厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在しており、両者を満足させることは困難であった。 That OSFET Since region to maintain the current path and the breakdown voltage is the same, increases the on-resistance Taking epi thickness for increasing the breakdown voltage, the breakdown voltage also decreases lowering the on-resistance by reducing the epitaxial layer thickness reversed , there are contradictory relationship, it has been difficult to satisfy both.

【0008】特に、200V以上のドレイン−ソース間逆方向耐圧を確保する場合には、n [0008] In particular, 200V or more drain - when securing the reverse breakdown voltage between the source, n -型エピタキシャルSi層82を高抵抗化する必要があるために、n -型エピタキシャルSi層82の抵抗R Epiが増大し、オン抵抗の低減には限界があった。 - -type epitaxial Si layer 82 due to the need to increase the resistance of, n - -type epitaxial Si layer 82 resistance R Epi increases of, in reducing the on-resistance is limited. なお、抵抗R ch 、抵抗R It should be noted that the resistance R ch, resistance R
JFETはそれぞれチャネル抵抗、接合FET抵抗である。 JFET Each channel resistance, a junction FET resistance.

【0009】しかし最近になり、これらを満足させるようなSuper Junction構造と呼ばれる新構造のパワーMOSFETが提案されている。 [0009] Recently, however, the power MOSFET of the new structure called Super Junction structure, such as to satisfy these have been proposed. 図22に新構造のパワーMOSFETの断面図を示す。 Figure 22 shows a cross-sectional view of a power MOSFET with a new structure. なお、図2 It should be noted that FIG. 2
1と対応する部分には図21と同一符号を付してあり、 1 and the corresponding parts are denoted by the same reference numerals as in FIG. 21,
詳細な説明は省略する。 Detailed description thereof will be omitted.

【0010】このパワーMOSFETはプレーナ型ではあるが、MOSの中央にn -型エピタキシャルSi層8 [0010] This power MOSFET is a planar type, n the middle of the MOS - -type epitaxial Si layer 8
2よりも高不純物濃度のn型エピタキシャルSi層87 n-type epitaxial Si layer 87 having a high impurity concentration than 2
(87 1 〜87 6 )およびその両側にp型ピラー層88 (87 1 to 87 6) and p-type pillar layer on both sides 88
があり、このp型ピラー層88はp型ベース層83につながる構造をとっている。 There are, the p-type pillar layer 88 is taking a structure that leads to p-type base layer 83. すなわち、電流経路と耐圧を維持するところを分けた構造になっている。 That is, a structure of dividing the place to maintain the current path and the breakdown voltage.

【0011】このような構成であれば、主電流はn型エピタキシャルSi層87を通るためにオン抵抗はn型エピタキシャルSi層87の不純物濃度に依存し、一方、 [0011] With such a configuration, the main current on-resistance in order to pass through the n-type epitaxial Si layer 87 is dependent on the impurity concentration of the n-type epitaxial Si layer 87, whereas,
耐圧維持は横方向へ空乏層を伸ばすためにn型エピタキシャルSi層87およびp型ピラー層88のそれぞれの不純物濃度および幅で決まるため、低オン抵抗化および高耐圧化の両立が可能となる。 Since the breakdown voltage maintenance determined by the respective impurity concentrations and widths of the n-type epitaxial Si layer 87 and the p-type pillar layer 88 in order to extend the depletion layer laterally, it is possible to achieve both a low on-resistance and high breakdown voltage. 低オン抵抗化に関しては、例えば600V系の場合であれば、図21のプレーナ型素子の1/3以下にできる。 For the lower on-resistance, for example in the case of 600V system, it can be below 1/3 of the planar element of Figure 21.

【0012】しかしながら、従来のSuper Jun [0012] However, the conventional Super Jun
ction構造のパワーMOSFETには以下のような欠点があった。 The power MOSFET ction structure had the following disadvantages.

【0013】すなわち、図22に示した新構造を形成するためには、図23に示すように、薄いn -型エピタキシャルSi層82の成長、n型不純物としての砒素(A [0013] That is, in order to form a new structure shown in FIG. 22, as shown in FIG. 23, the thin n - growth type epitaxial Si layer 82, arsenic as an n-type impurity (A
s)のイオン注入、p型不純物注入用のマスク90の形成、p型不純物としてのボロン(B)のイオン注入からなる一連の工程を繰り返す必要がある。 Ion implantation s), formation of the mask 90 for the p-type impurity implantation, it is necessary to repeat a series of steps consisting of boron (B) ions are implanted as p-type impurity.

【0014】具体的には、600V系の素子では、n型エピタキシャルSi層87の厚さは50μm程度、n - [0014] Specifically, in the device of 600V system, the thickness of the n-type epitaxial Si layer 87 is 50μm approximately, n -
型エピタキシャルSi層82の厚さは8.3μm程度であるため、上記一連の工程を5回または6回行う必要がある。 Since the thickness of the type epitaxial Si layer 82 is approximately 8.3 .mu.m, it is necessary to perform five or six times the series of steps.

【0015】この場合、5回または6回のエピタキシャル成長工程、10回または12回のマスク形成工程、1 [0015] In this case, five or six of the epitaxial growth step, 10 times or 12 times the mask formation process, 1
0回または12回のイオン注入工程が必要となる。 0 or 12 times the ion implantation process is needed. その後、アニールを行って、イオン注入したn型およびp型不純物を活性化し、n型エピタキシャルSi層87、p Thereafter, annealed to activate the n-type and p-type impurity is ion-implanted, n-type epitaxial Si layer 87, p
型ピラー層88が完成する。 Type pillar layer 88 is completed.

【0016】このように従来のSuper Junct [0016] As described above, in the conventional Super Junct
ion構造のパワーMOSFETを作製するためには、 To make the power MOSFET ion structure,
プレーナ型のパワーMOSFETに比べて、工程数が大幅に増加し、その結果として製造価格が上昇するという欠点がある。 Compared to planar in the power MOSFET, the number of steps increases dramatically, there is a disadvantage that as a result manufacturing cost is increased. 具体的には、チップ価格的にはプレーナ型の大面積チップ(低オン抵抗タイプ)と同等になってしまう。 Specifically, the chip price manner becomes equal to planar large-area chip (low on-resistance type).

【0017】さらに、上下のp型層(図23(d)のB Furthermore, B of the upper and lower p-type layer (FIG. 23 (d)
のイオン注入で形成される層)をつなげてp型ピラー層88を形成するためには、イオン注入したBを少なくともn To the form the p-type pillar layer 88 by connecting layers) formed by ion implantation, at least n the ion implanted B -型エピタキシャルSi層82の厚さだけは、縦方向(厚さ方向)に拡散させる必要がある。 - by the thickness of the type epitaxial Si layer 82, it is necessary to diffuse in the vertical direction (thickness direction).

【0018】このとき、Bは横方向にも拡散する。 [0018] In this case, B diffuses in the lateral direction. そのため、素子のユニットセルの横方向の寸法(チャネル長方向の寸法)の微細化は、Bの横方向拡散によって妨げられるという欠点がある。 Therefore, miniaturization of the lateral dimensions of the unit cell of the device (dimensions of the channel length direction) is disadvantageous in that impeded by lateral diffusion of B.

【0019】具体的には、600V系で素子では、n型エピタキシャルSi層89の厚さは5〜8μm程度であるため、横方向拡散を考慮すると、素子のユニットセル幅は30μm程度となる。 [0019] Specifically, in the device in 600V system, the thickness of the n-type epitaxial Si layer 89 is about 5~8Myuemu, considering the lateral diffusion, the unit cell width of the device is about 30 [mu] m.

【0020】図24に、従来のSuper Junct [0020] FIG. 24, the conventional Super Junct
ion構造のパワーMOSFETに用いられる終端構造を示す。 It shows a termination structure for use in a power MOSFET of ion structure. 図において、91はソース電極、92は絶縁膜をそれぞれ示している。 In the figure, 91 is a source electrode, 92 respectively show the insulating film.

【0021】終端構造は、n型エピタキシャルSi層8 The termination structure, n-type epitaxial Si layer 8
7、p型ピラー層88の繰り返しで形成されている。 It is formed by repeating 7, p-type pillar layer 88. n
-型エピタキシャルSi層82中での電界を緩和するためには、ソースからドレインに向かって徐々に電位を上げる必要がある。 - to alleviate the electric field in type epitaxial Si layer 82, it is necessary to gradually increase the potential from the source to the drain.

【0022】具体的には、600V系の素子では、ユニットセル幅が30μm程度の場合、ユニット数としては10〜20個が必要であり、したがって300μmから600μm程度の長さの終端構造が必要であった。 [0022] Specifically, in the device of 600V system, when the unit cell width of about 30 [mu] m, as the number of units are required 10-20, thus 600μm approximately the length of the termination structure from 300μm is required there were. このような長い終端構造は、装置全体の微細化を妨げる。 Such long termination structure prevents miniaturization of the entire apparatus.

【0023】 [0023]

【発明が解決しようとする課題】上述の如く、従来のS The object of the invention is to be Solved As described above, the conventional S
uper Junction構造のパワーMOSFET Power MOSFET of uper Junction structure
は、プレーナ型のパワーMOSFETとは異なり、低オン抵抗化および高耐圧化の両立が可能であるが、プレーナ型のパワーMOSFETに比べて、工程数が大幅に増加するという問題があった。 Unlike planar in the power MOSFET, but it is possible to achieve both low on-resistance and high breakdown voltage, as compared with the planar type in the power MOSFET, there is a problem that the number of steps is significantly increased.

【0024】本発明は、上記事情を考慮してなされたもので、その目的とするところは、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができるパワーMOSFETを備えた半導体装置およびその製造方法を提供することにある。 [0024] The present invention has been made in view of these circumstances, and its object is possible to achieve both low on-resistance and high breakdown voltage, and without causing a significant increase in the number of steps to provide a semiconductor device and a manufacturing method thereof including a power MOSFET can be manufactured.

【0025】 [0025]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。 Among the inventions disclosed in the present application Means for Solving the Problems], as follows briefed typical.

【0026】すなわち、上記目的を達成するために、本発明に係る半導体装置は、第1導電型半導体基板と、この第1導電型半導体基板を第1導電型ドレイン層とする縦型のパワーMOSFETと、このパワーMOSFET [0026] That is, in order to achieve the above object, a semiconductor device according to the present invention, a vertical type power MOSFET of the first conductivity type semiconductor substrate, a first conductivity type semiconductor substrate a first conductivity type drain layer and, the power MOSFET
を他の素子と分離する、前記第1導電型半導体基板上に形成された分離部材とを備えており、前記パワーMOS The separated from other elements, and a separation member formed on the first conductivity type semiconductor substrate, said power MOS
FETは、前記第1導電型半導体基板の主面上に選択的に形成された、3つの半導体層からなる半導体構造であって、前記3つの半導体層が、第2導電型半導体層と、 FET, the selectively formed on the first conductivity type semiconductor substrate on the principal surface, a semiconductor structure consisting of three semiconductor layers, wherein the three semiconductor layers, and a second conductive semiconductor layer,
この第2導電型半導体層の側面を挟むように形成された2つの第1導電型半導体層とからなり、かつ前記第2導電型半導体層と前記第1導電型半導体層とのpn接合面が前記第1導電型半導体基板の主面に対してほぼ垂直である半導体構造と、前記第2導電型半導体層の上部表面に形成された、前記第2導電型半導体層よりも高不純物濃度の第2導電型ベース層と、この第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、この第1導電型ソース拡散層と前記第1導電型半導体層とで挟まれた前記第2導電型ベース層上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とを含むものである。 Consists of a second conductivity type semiconductor layer a first conductivity type semiconductor layer side two formed so as to sandwich the of, and the pn junction surface between the second conductive semiconductor layer and the first conductive semiconductor layer a semiconductor structure is substantially perpendicular to the major surface of the first conductivity type semiconductor substrate, first of the formed on the upper surface of the second conductive type semiconductor layer, an impurity concentration higher than the second conductivity type semiconductor layer sandwiched between the second conductivity type base layer, a first conductivity type source layer selectively formed on a surface of the second conductivity type base layer, a first conductivity type source diffusion layer and the first conductive semiconductor layer is a gate insulating film formed on said second conductivity type base layer has, is intended to include a gate electrode formed on the gate insulating film. 上記他の素子は、上記パワーM Said other element, the power M
OSFETと同じパワーMOSFET、上記パワーMO Same power MOSFET and OSFET, the power MO
SFETと異なる素子、あるいはこれら両方である。 SFET different elements is or both.

【0027】このような構成であれば、上記3つの半導体層からなる半導体構造が実質的にSuper Jun [0027] With such a structure, the semiconductor structure consisting of the three semiconductor layers substantially Super Jun
ction構造と同じ役割を果たすので、低オン抵抗化および高耐圧化の両立が可能となる。 Because the same function as the ction structure, it is possible to achieve both a low on-resistance and high breakdown voltage.

【0028】さらに、上記の如き構成であれば、下記の本発明に係る半導体装置の製造方法により、工程数の大幅の増加を招かずに製造できるようになる。 Furthermore, if such a structure described above, by the method of manufacturing a semiconductor device according to the present invention described below, it will be able to manufacture without causing an increase in the width of the number of steps.

【0029】本発明に係る半導体装置の製造方法は、高不純物濃度の第1導電型半導体基板上に、低不純物濃度の第1導電型エピタキシャル半導体層を成長させる工程と、この第1導電型エピタキシャル半導体層に前記第1 The method of manufacturing a semiconductor device according to the present invention, the first conductivity type semiconductor substrate of high impurity concentration, a step of growing a first conductivity type epitaxial semiconductor layer having a low impurity concentration, the first conductivity type epitaxial wherein the semiconductor layer first
導電型半導体基板に達する複数のトレンチを開口する工程と、イオン注入法を用いて前記トレンチの側面に第1 A step of opening the plurality of trenches reaching the conductivity type semiconductor substrate, a side surface of the trench by ion implantation first
導電型不純物およびそれよりも拡散係数の小さい第2導電型不純物を注入し、拡散係数の違いを利用して前記トレンチで挟まれた領域の前記第1導電型エピタキシャル層を、第2導電型半導体層と、この第2導電型半導体層の側面を挟むように形成された2つの第1導電型半導体層とからなり、かつ前記第2導電型半導体層と前記第1 Conductivity type impurity and than poured small second conductivity type impurity diffusion coefficient, the first conductive type epitaxial layer in the region sandwiched by the trenches by utilizing a difference in diffusion coefficients, a second conductive type semiconductor layer and consists of a second conductivity type semiconductor layer a first conductivity type semiconductor layer two, which are formed side so as to sandwich the, and the first and the second conductive semiconductor layer
導電型半導体層とのpn接合面が前記第1導電型半導体基板の主面に対してほぼ垂直である半導体構造に変える工程と、前記トレンチの少なくとも底面および側面に第1の絶縁膜を形成する工程と、前記第2導電型半導体層の上部表面に、前記第2導電型半導体層よりも高不純物濃度の第2導電型ベース層を形成する工程と、この第2 A step of changing the semiconductor structure is substantially perpendicular pn junction surface of the conductive semiconductor layer to the main surface of the first conductivity type semiconductor substrate, a first insulating film on at least the bottom and side surfaces of the trench a step, the upper surface of the second conductive type semiconductor layer, forming a second conductivity type base layer of the high impurity concentration than the second conductive type semiconductor layer, the second
導電型ベース層の表面に第1導電型ソース層を選択的に形成する工程と、この第1導電型ソース拡散層と前記第1導電型半導体層とで挟まれた前記第2導電型ベース層上にゲート絶縁膜およびゲート電極を形成する工程とを有するものである。 Selectively forming a first conductivity type source layer on the surface of the conductive base layer, the second conductivity type base layer sandwiched between the first conductivity type source diffusion layer and the first conductive semiconductor layer and a step of forming a gate insulating film and a gate electrode above.

【0030】このような構成であれば、第1導電型および第2導電型不純物をそれぞれ1回だけ第1導電型エピタキシャル層に注入することで、第1導電型エピタキシャル層の導電型の分布を、Super Junctio [0030] With such a configuration, by injecting a first conductivity type and a second conductivity type impurity only to the first conductivity type epitaxial layer once each, the conductivity type of distribution of the first conductivity type epitaxial layer , Super Junctio
n構造と同じ役割を果たす半導体構造を形成するために必要な分布に変えることができる。 It can be changed to the desired distribution to form the same role semiconductor structure as n structure.

【0031】その結果、工程数の大幅の増加を招かずに、Super Junction構造と同じ役割を果たす半導体構造を有するパワーMOSFETを製造することが可能となる。 [0031] As a result, without incurring an increase in the width of the number of steps, it is possible to manufacture a power MOSFET having the same function semiconductor structure as Super Junction structure.

【0032】本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。 [0032] The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.

【0033】 [0033]

【発明の実施の形態】以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention with reference to the drawings (hereinafter, referred to as embodiments) will be described a.

【0034】(第1の実施形態)図1〜図7は、本発明の第1の実施形態に係るパワーMOSFETの製造方法を示す断面図である。 [0034] (First Embodiment) FIGS. 1-7 are cross-sectional views showing a method of manufacturing a power MOSFET according to a first embodiment of the present invention. ここでは、200V以上の中高耐圧を確保できる新しい耐圧構造を有する縦型のパワーM Here, vertical power with a new pressure-resistant structure which can ensure the high withstand voltage of more than 200V M
OSFET(DTMOS:Deep Trench MOSFET)について説明する。 OSFET (DTMOS: Deep Trench MOSFET) will be described.

【0035】まず、図1に示すように、n +型ドレイン層としての高不純物濃度のn +型Si基板1上に低不純物濃度(高抵抗)のn -型エピタキシャルSi層2を成長させる。 [0035] First, as shown in FIG. 1, n of the n + -type high impurity concentration as a drain layer n + -type Si low impurity concentration on the substrate 1 (high resistance) - growing -type epitaxial Si layer 2.

【0036】n +型Si基板1の不純物濃度は例えば1 The impurity concentration of the n + -type Si substrate 1, for example 1
×10 19 (atoms/cm 3 )以上で、抵抗率は例えば0.006(Ω・cm)以下である。 In × 10 19 (atoms / cm 3 ) or more, the resistivity is, for example, 0.006 (Ω · cm) or less. -型エピタキシャルSi層2の厚さは例えば50μmである。 thickness of the n - -type epitaxial Si layer 2 is 50μm, for example.

【0037】次に図2(a)に示すように、フォトリソグラフィおよびRIE(Reactive Ion Etching)を用いて、n +型Si基板1に達する深いトレンチ3をn -型エピタキシャルSi層2に開口する。 [0037] Next, as shown in FIG. 2 (a), using photolithography and RIE (Reactive Ion Etching), deep trenches 3 reach the n + -type Si substrate 1 n - open -type epitaxial Si layer 2 .

【0038】トレンチ3の深さは例えば51〜55μm The depth of the trench 3 is, for example, 51~55μm
程度、トレンチ3の幅Wは例えば8μm、トレンチ3の間隔Lは例えば15μmである。 Degree, the width W of the trench 3 is, for example 8 [mu] m, the interval L of the trench 3 is 15μm for example. 600V系の耐圧を得るためには、トレンチ3の深さは例えば50μm以上とする。 To obtain a breakdown voltage of 600V system, the depth of the trench 3 is, for example, 50μm or more. また、図では、トレンチ3は一様の幅の形状になっているが、RIEを用いた場合、実際の形状は先細りの形状になる。 Further, in the figure, the trench 3 is in a shape of uniform width, but the case of using the RIE, the actual shape is the shape of the tapered. すなわち、基板表面に対してほぼ垂直な形状になる。 That is, substantially vertical shape with respect to the substrate surface.

【0039】さらに、実際には、トレンチ3がn +型S [0039] In addition, in fact, the trench 3 is n + type S
i基板1に確実に達成するように、オーバーエッチングを行うため、トレンチ3の底の位置は、図2(b)に示すように、n -型エピタキシャルSi層2の下のn +型Si基板1の表面よりも低くい位置になる。 i As surely achieved to the substrate 1, for performing over-etching, the position of the bottom of the trench 3, as shown in FIG. 2 (b), n - -type below the epitaxial Si layer 2 n + -type Si substrate It will have lower position than the first surface.

【0040】次に図3に示すように、回転イオン注入法を用いて、AsおよびBを注入角度5゜から7゜にてトレンチ3の側壁に注入する。 [0040] Next, as shown in FIG. 3, using a rotating ion implantation method, implanting As and B at 7 ° from the injection angle 5 ° to the side wall of the trench 3.

【0041】その後、1150℃、24時間のアニールを行って、トレンチ3で挟まれたメサ構造のn -型エピタキシャルSi層2の両側からAsおよびBを同時に拡散させる。 [0041] Then, 1150 ° C., annealed for 24 hours, n of the mesa structure sandwiched between the trenches 3 - simultaneously diffusing As and B from both sides -type epitaxial Si layer 2.

【0042】このとき、1150℃でのAsの拡散係数は9×10 -3 μm 2 /h、Bの拡散係数は5.5×10 [0042] At this time, the diffusion coefficient of As at 1150 ℃ 9 × 10 -3 μm 2 / h, 5.5 × 10 is the diffusion coefficient of B
-2 μm 2 /h程度であり、Bの拡散係数が一桁大きいことによりAsは約2.5μm拡散し、Bは約7.5μm -2 [mu] m is about 2 / h, As is about 2.5μm diffused by the diffusion coefficient of B is an order of magnitude greater, B is about 7.5μm
拡散する。 Spread.

【0043】その結果、図4に示すように、上記アニールによって、トレンチ3で挟まれたメサ構造のn -型エピタキシャルSi層2の中央部には左側から拡散したB [0043] As a result, as shown in FIG. 4, by the annealing, n of the mesa structure sandwiched between the trenches 3 - in the center of the -type epitaxial Si layer 2 diffuses from the left side B
と右側から拡散したBとが重なって、短冊状のp型ピラー層4が形成され、その左右の外側にはそれぞれ短冊状のn型ピラー層5が自己整合的に形成される。 And overlap and B diffused from the right side, are formed strip-like p-type pillar layer 4, n-type pillar layer 5 respectively the outer strip of the left and right are formed in a self-aligned manner.

【0044】p型ピラー層4の横方向の寸法は10μm The lateral dimensions of the p-type pillar layer 4 is 10μm
程度、n型ピラー層5の横方向の寸法は2.5μm程度である。 Extent, the lateral dimension of the n-type pillar layer 5 is about 2.5 [mu] m. したがって、ユニットセル幅は15μm程度となり、従来の約半分になる。 Thus, the unit cell width becomes about 15 [mu] m, is about half of the conventional. これにより素子の微細化を容易に図れるようになる。 Thus so attained easily miniaturization of the element.

【0045】本実施形態のnpnピラー構造はBおよびAsを横方向に積極的に拡散させて形成するため、従来のSuper Junction構造とは異なり、Bの横方向拡散が素子の微細化の妨げになることはない。 The npn pillar structure of this embodiment is to form aggressively to diffuse the B and As in the transverse direction, unlike the conventional Super Junction structure, hinder lateral diffusion of the miniaturization of elements of B It does not become.

【0046】これらの横方向に並んだn型ピラー層5/ [0046] arranged in these lateral n-type pillar layer 5 /
p型ピラー層4/n型ピラー層5からなる半導体構造、 Semiconductor structure comprising a p-type pillar layer 4 / n-type pillar layer 5,
すなわち本発明の新しい耐圧構造(npnピラー構造) That new pressure-resistant structure of the present invention (npn pillar structure)
は、実質的に従来のSuper Junction構造と同じ役割を果たす。 It plays the same role as the substantially conventional Super Junction structure. したがって、低オン抵抗化(図2 Thus, low on-resistance (FIG. 2
1のプレーナ型素子の1/3以下)および高耐圧化の両立が可能となる。 Both of 1/3 or less) and high withstand voltage of the first planar element is made possible.

【0047】さらに、ピラー側面へのAs、Bのイオン注入のみによって達成できる。 [0047] Further, As to the pillar side, it can be achieved only by ion implantation of B. p型ピラー層4中のBの総量をN Bと、p型ピラー層4の両側を挟む2つのn型ピラー層5中のAsの総量をN Asとした場合に、100 The total amount of p-type pillar layer 4 of B and N B, the total amount of As p-type pillar layer in the two n-type pillar layer 5 sandwiching the both sides of the 4 when the N As, 100
×|N B −N As |/B≦5にできる。 × | N B -N As | / can to B ≦ 5.

【0048】このような高精度の不純物量コントロールは、トレンチ側面へのAs、Bのイオン注入のみによって達成できる。 The impurity amount control of such a high precision, As to the trench sides, can be achieved only by ion implantation of B. これにより、p型ピラー層4およびn型ピラー層5中の不純物濃度のばらつきを十分に抑制でき、その結果として素子特性のばらつきの増加を効果的に抑制できるようになる。 Thus, variation in impurity concentration of the p-type pillar layer 4 and the n-type pillar layer 5 can sufficiently suppressed, it becomes possible to effectively suppress an increase in variations in device characteristics as a result.

【0049】図では、n型ピラー層5/p型ピラー層4 [0049] In FIG, n-type pillar layer 5 / p-type pillar layer 4
のpn接合面はn +型Si基板1の表面に対して垂直になっているが、実際にはトレンチ3をRIE加工で形成するので、トレンチ3の側壁の傾きに対応した分だけ垂直からずれることになる。 Although the pn junction plane is perpendicular to the surface of the n + -type Si substrate 1, since actually forming the trench 3 by RIE processing, deviates from the vertical by an amount corresponding to the inclination of the side wall of the trench 3 It will be. すなわち、n型ピラー層5/ Ie, n-type pillar layer 5 /
p型ピラー層4のpn接合面は基板表面に対してほぼ垂直になる。 pn junction surface of the p-type pillar layer 4 is substantially perpendicular to the substrate surface.

【0050】次に図5に示すように、トレンチ3を埋め込むように絶縁膜6を全面に形成する。 [0050] Next, as shown in FIG. 5, an insulating film 6 so as to fill the trench 3 on the entire surface. 絶縁膜6は、例えばトレンチ3の側面に熱酸化によりSiO 2膜を形成し、その後CVD(Chemical Vapor Deposition)によりSiO 2膜またはSiN膜を全面に堆積することで形成する。 Insulating film 6, for example, a SiO 2 film formed by thermal oxidation on the side surface of the trench 3 is formed by subsequently depositing a SiO 2 film or SiN film on the entire surface by CVD (Chemical Vapor Deposition). その結果、npnピラー構造が絶縁膜6で取り囲まれた構造が形成される。 Consequently, npn pillar structure is surrounded by the insulating film 6 structure is formed.

【0051】次に図6に示すように、CMP(Chemical [0051] Then, as shown in Figure 6, CMP (Chemical
Mechanical Etching)を用いて表面を平坦化するとともに、トレンチ3の外部の不要な絶縁膜6を除去することによって、素子分離(Deep Trench Isolation)を行う。 Thereby flatten the surface with Mechanical Etching), by removing the unnecessary insulating film 6 of the outer trench 3, performing element isolation (Deep Trench Isolation). CMPの代わりにエッチングを用いても良い。 CMP etching may be used in place of. なお、図2(b)に示したように、オーバーエッチングを行った場合、絶縁膜6の底面は、npnピラー構造の下のn +型Si基板1の表面よりも低くい位置になる。 Incidentally, as shown in FIG. 2 (b), when performing overetching, the bottom surface of the insulating film 6 will have lower position than the n + -type Si surface of the substrate 1 below the npn pillar structure.

【0052】それ以降の工程は、周知のプレーナ型のパワーMOSFETのそれと同じである。 [0052] subsequent process is the same as that of the known planar type power MOSFET. 具体的には、図7に示すように、p型ピラー層4の表面にp +型ベース層7を形成する工程、p型ベース層7の表面に選択的にn +型ソース拡散層8を形成する工程、n +型ソース拡散層8とn型ピラー層5とで挟まれたp +型ベース層7 Specifically, as shown in FIG. 7, the step of forming the p + -type base layer 7 on the surface of the p-type pillar layer 4, the selectively n + -type source diffusion layer 8 on the surface of the p-type base layer 7 forming, n + -type source is sandwiched between the diffusion layer 8 and the n-type pillar layer 5 p + -type base layer 7
上にゲート絶縁膜9およびゲート電極10を形成する工程、ソース電極11およびドレイン電極12を形成する工程が続く。 Forming a gate insulating film 9 and the gate electrode 10 on top, forming a source electrode 11 and drain electrode 12 is followed. 図7には、3つのユニットセルが示されている。 Figure 7 shows the three unit cells. なお、図では、ゲート電極10を形成した後、ゲート電極10を覆い、ソース電極11等のためのコンタクトホールが開口される層間絶縁膜も、ゲート絶縁膜と同じ参照符合9で示してある。 In the figure, after forming the gate electrode 10 covers the gate electrode 10, an interlayer insulating film where the contact hole is opened for such source electrode 11 is also shown with the same reference numerals 9 and the gate insulating film.

【0053】図8に、n +型ソース拡散層8までを形成した段階の断面斜視図を示す。 [0053] Figure 8 shows a cross-sectional perspective view of a step of forming up to the n + -type source diffusion layer 8. (npnピラー構造)を上から見たパターンは図に示すようにストライプである。 Pattern viewed from above (npn pillar structure) a stripe as shown in FIG. ゲート電極10は、例えばポリシリコンゲート、ポリサイドゲートまたはメタルゲートである。 The gate electrode 10 is, for example poly-silicon gate, a polycide gate or a metal gate.

【0054】本実施形態のパワーMOSFETは、図2 [0054] Power MOSFET of the present embodiment, FIG. 2
1の従来のプレーナ型パワーMOSFETの製造方法にたったの5つの工程を追加することで形成できる。 It can be formed by adding the five steps of standing the first manufacturing method of the conventional planar type power MOSFET. この5つの工程とは、具体的には、深いトレンチ3の形成工程と、AsおよびBをイオン注入する工程と、アニールによりイオン注入したAsおよびBを活性化する工程と、素子分離絶縁膜としての絶縁膜6を形成する工程と、不要な絶縁膜6をCMPにより除去する工程である。 And the five steps, specifically, the formation process of deep trench 3, a step of ion-implanting As and B, a step of activating the ion-implanted As and B by annealing, as an element isolation insulating film forming an insulating film 6, a step of removing the unnecessary insulating film 6 by CMP.

【0055】これに対して図21に示したSuper [0055] Super indicated for in Figure 21
Junction構造のプレーナ型パワーMOSFET Planar power MOSFET of Junction structure
を製造するためには、図21の従来のプレーナ型パワーMOSFETの製造工程に、5回または6回のエピタキシャル成長工程、10回または12回のマスク形成工程、10回または12回のイオン注入工程を追加する要がある。 To produce the manufacturing processes of the conventional planar type power MOSFET of Fig. 21, five or six of the epitaxial growth step, 10 times or 12 times the mask formation process, a 10 times or 12 times the ion implantation step there is required to be added.

【0056】すなわち、本実施形態によれば、図22と実質的に同構造のプレーナ型パワーMOSFETを従来よりも工程数が大幅に少ない製造方法で得ることができるようになる。 [0056] That is, according to this embodiment, it is possible to process numbers than the conventional planar type power MOSFET of substantially the same structure as in FIG. 22 are obtained in significantly less production method.

【0057】以下、本実施形態のDTMOSの改良技術および終端構造を説明する。 [0057] Hereinafter will be described an improved technique and termination structure DTMOS of the present embodiment. まず最初にイオン注入量の均一化技術について説明する。 It will be described first homogenization techniques ion dose initially.

【0058】図9(a)は、回転イオン注入法を用いて形成したnpnピラー構造の平面パターンがストライプ状の場合の、最外周セルコーナー部(複数のDTMOS [0058] FIG. 9 (a), when the plane patterns of the npn pillar structure formed by using a rotating ion implantation is striped, the outermost peripheral cell corners (plural DTMOS
を含む素子領域のコーナー部)の平面パターンを示す平面図である。 It is a plan view showing a planar pattern of the element corner region) including. また、図9(b)は図9(a)の矢視A− Further, FIG. 9 (b) arrow in FIG. 9 (a) A-
A'断面図、図9(c)は図9(a)の矢視B−B'断面図を示す平面図である。 A 'cross-sectional view, FIG. 9 (c) taken along line B-B in FIG. 9 (a)' is a plan view showing a cross-sectional view.

【0059】図9から、ストライプ状のnpnピラー構造のコーナー部におけるn型ピラー層5の幅t1は、ストライプ状のnpnピラー構造の長手方向直線部の幅t [0059] From FIG. 9, the width t1 of the n-type pillar layer 5 at the corner portion of the stripe npn pillar structure, the width t of the longitudinal straight portions of the striped npn pillar structure
2よりも小さいことが分かる。 Small it can be seen than 2.

【0060】この幅t1,t2の違いは、コーナー部にイオン注入される不純物の総量と長手方向直線部にイオン注入される不純物の総量とが異なってしまうことを意味する。 [0060] This difference in width t1, t2 means that become different and the total amount of impurities to be implanted into the total longitudinal straight portion of the impurity to be ion-implanted into the corners. このような不純物の総量の違いは、ドレイン− The difference of the total amount of such impurities, drain -
ソース間逆方向耐圧の低下を招く原因となる。 Causing deteriorating the reverse breakdown voltage between the source.

【0061】このよう不都合は次のようにすれば解決することができる。 [0061] Such inconvenience can be solved by, as follows. すなわち、図10に示すように、最外周セルコーナー部のnpnピラー構造およびそれに接した部分の絶縁膜6の平面パターンのコーナー部の形状を丸め、t1=t2となるようにすれば良い。 That is, as shown in FIG. 10, round the npn pillar structure and it in contact portions of the shape of the corner portion of the plane pattern of the insulating film 6 of the outermost peripheral cells corners may be such that t1 = t2.

【0062】これにより、不純物の総量のアンバラスが解消され、安定したドレイン−ソース間逆方向耐圧を確保できるようになる。 [0062] Thus, Anbarasu of the total amount of impurities is eliminated, a stable drain - will be able to ensure a reverse breakdown voltage between the source. npnピラー構造の形状は、トレンチ3の形状によって決まるので、コーナー部の形状を丸めるために、トレンチ3の形状を変えれば良い。 The shape of npn pillar structure, so determined by the shape of the trenches 3, in order to round the shape of the corner portion may be changed the shape of the trench 3.

【0063】ここでは、コーナー部の形状を半円形にして丸めたが、多角形形状にしても良い。 [0063] Here, it rounded to the shape of the corner portion in a semi-circular, may be polygonal. すなわち、コーナー部において90度のエッジが存在しない形状にすれば、不純物の総量のアンバラスを改善することができ、 That is, if the shape does not exist 90 degree edge at the corner portion, it is possible to improve the Anbarasu of the total amount of impurities,
ドレイン−ソース間逆方向耐圧の低下を抑制することができる。 Drain - it is possible to suppress a decrease in the reverse breakdown voltage between the source.

【0064】図11に、集積形成された複数のDTMO [0064] Figure 11, a plurality of DTMO which is integrated formed
Sのゲート電極に対するゲート配線構造の代表例を示す。 Representative examples of the gate wiring structure to the gate electrode of the S. 図中、13は複数のDTMOSから構成されたMO In the figure, 13 is composed of a plurality of DTMOS MO
SFETセル部(複数のDTMOSを含む素子領域)、 SFET cell portion (element region including a plurality of DTMOS),
14はチップ外周(複数のDTMOSを含む素子領域の周辺部)のゲート配線(第1のゲート配線)、15はゲートパッドをそれぞれ示している。 14 denotes a gate wiring of the chip periphery (peripheral portion of the element region including a plurality of DTMOS) (first gate wiring), 15 denotes a gate pad, respectively.

【0065】このような構成のゲート配線構造の場合、 [0065] In the case of the gate wiring structure of such a configuration,
スイッチング動作でのオン/オフ時のゲート電極のチャージ/アンチャージは、MOSFETセル部13の中央部(チップ中央部)で遅延が起きる。 Charge / Ann charge of the gate electrode at the time of on / off switching operation, the delay occurs in the central portion of the MOSFET cell portion 13 (the center of the chip). このような遅延はスイッチング動作の高速化の妨げとなる。 Such delays hinder the speed of switching operation.

【0066】このよう不都合は次のようにすれば解決することができる。 [0066] Such inconvenience can be solved if in the following manner. すなわち、図12に示すように、チップ外周のゲート配線14からMOSFETセル部13の中央部に延びるゲート配線(第2のゲート配線)16を追加すればよい。 That is, as shown in FIG. 12, it may be added to the gate wiring (second gate wiring) 16 that extends from the gate line 14 of the chip periphery to the central portion of the MOSFET cell 13. これにより、ゲート抵抗を低減でき、 As a result, it is possible to reduce the gate resistance,
MOSFETセル部13の中央部(チップ中央部)での遅延を解消でき、スイッチング動作の高速化を容易に行えるようになる。 Central portion of the MOSFET cell portion 13 can eliminate the delay in the (center of the chip), so can be easily faster switching operation.

【0067】さらに、ゲート配線16はゲート配線14 [0067] In addition, the gate wiring 16 is a gate wiring 14
と同じ工程で形成できるので、追加工程は不要である。 It can be formed in the same process as the additional step is unnecessary.
したがって、図12のゲート配線構造を採用しても、D Thus, employing the gate wiring structure of FIG. 12, D
TMOSの低製造価格の利点はそのまま保たれる。 The advantage of low manufacturing cost of TMOS is kept as it is.

【0068】図13に、ゲート配線構造の下地構造を示す。 [0068] Figure 13 shows the base structure of the gate wiring structure. また、図14および図15にそれぞれ図13の矢視A−A'断面図および矢視B−B'断面図を示す。 Also shows the arrow A-A 'sectional view and coconut B-B' sectional view of FIG. 13, respectively 14 and 15. ゲート配線16下の素子領域(ゲート配線領域)と、MOS Element region under the gate wiring 16 (the gate wiring region), MOS
FET動作を行う複数のDTMOSが形成された素子領域(MOSFET領域)とは、絶縁膜6によって互いに物理的に分離されている。 The plurality of DTMOS is formed the element region for FET operation (MOSFET region), it is physically separated from each other by an insulating film 6. ゲート配線領域にはMOSF MOSF the gate wiring region
ET領域と同様にnpnピラー構造が形成されている。 npn pillar structure similar to the ET region is formed.

【0069】MOSFET領域のp +型ベース層7とゲート配線領域のp +型ベース層7とは、ソース電極11 [0069] The p + -type base layer 7 of p + -type base layer 7 and the gate wiring region of the MOSFET region, a source electrode 11
によって互いに電気的に接続されている。 They are electrically connected to each other by. しかし、ゲート配線領域のp +型ベース層7内には、n +型ソース拡散層8が形成されていないので、ゲート配線領域ではM However, the p + -type base layer 7 of the gate wiring region, the n + -type source diffusion layer 8 is not formed, the gate wiring region M
OSFET動作は起こらない。 OSFET behavior does not occur.

【0070】図16に、本発明のDTMOSの終端構造を示す。 [0070] FIG. 16 shows a DTMOS of termination structure of the present invention. この終端構造は、DTMOSと同時に形成できる。 The termination structure can DTMOS formed simultaneously. 具体的には、図2で説明したトレンチ3の開口工程で、終端領域に幅10〜30μm程度のトレンチをn - Specifically, in the opening step of the trench 3 described in FIG. 2, the end region having a width of about 10~30μm trenches n -
型エピタキシャルSi層2に同時に開口し、図5の絶縁膜6の形成工程で、終端領域のトレンチを絶縁膜6で同時に埋め込み、図6のCMP工程で上記終端領域の表面を平坦化するとともに、終端領域のトレンチ上の不要な絶縁膜6を除去することで形成できる。 Simultaneously opening -type epitaxial Si layer 2, in the step of forming the insulating film 6 in FIG. 5, embedding simultaneously trench in the termination region in the insulating film 6, thereby planarizing the surface of the termination region in the CMP process in FIG. 6, an unnecessary insulating film 6 on the trench in the termination region can be formed by removing.

【0071】図24の終端構造の長さは600V系の場合で200〜600μm程度必要であったのに対し、本発明の終端構造の長さは100〜20μm程度と1/4 [0071] The length of the termination structure of Figure 24 whereas was required about 200~600μm in the case of 600V system, the length of the termination structure of the present invention and about 100~20Myuemu 1/4
程度で済む。 It requires a degree. その理由は、従来はn型エピタキシャルS The reason for this is that, in the conventional n-type epitaxial S
i層89を用いて電界を緩和していたのに対し、本実施形態では終端領域に形成した絶縁膜6で電界を緩和しているからである。 With i layer 89 while was relaxing the electric field, in the present embodiment is because by reducing the electric field in the insulating film 6 formed in the termination region.

【0072】このように本実施形態によれば無駄な終端領域がほとんど無くなり、Siウェハからのチップの取れ高が増加し、その結果として製造価格の低減化を図れるようになる。 [0072] Thus almost eliminated wasted termination region according to the present embodiment, increased height take chips from Si wafer, so that attained a reduction in manufacturing cost as a result.

【0073】図25に、本発明の他の終端構造を示す。 [0073] Figure 25 shows another termination structure of the present invention.

【0074】FET動作領域の最外周のDTMOSと終端部領域とを分離する絶縁膜6'の外側(終端部領域側)には、FET動作領域と同様のn型ピラー層4とp [0074] On the outside of the insulating film 6 'separating the DTMOS and the end region of the outermost periphery of the FET operating region (terminal region side), and the n-type pillar layer 4 similar to the FET operating region p
型ピラー層5が必然的に形成される。 Type pillar layer 5 is inevitably formed. 絶縁膜6'は絶縁膜6と同じ工程で形成される。 Insulating film 6 'is formed in the same step as the insulating film 6.

【0075】ここで、n型ピラー層4の表面(基板表面)には、ドレイン−ソース間逆方向電圧の印加時に、 [0075] Here, the n-type pillar layer 4 on the surface (substrate surface), the drain - upon application of a reverse voltage between the source,
基板裏面のドレイン電位と同じ電位が現れる。 Same potential as the drain potential of the back surface of the substrate appears. そのため、ソース電極11は印加される電圧に耐えうるような層間絶縁膜9の上に配置される。 Therefore, the source electrode 11 is disposed on the interlayer insulating film 9 such as withstand voltage to be applied. ソース電極11は、F The source electrode 11, F
ET動作領域の各DTMOSのソース拡散層8とコンタクトする。 Into contact with the source diffusion layer 8 of each DTMOS of ET operation region.

【0076】さらに、例えば600Vのドレイン−ソース間逆方向耐圧を得るためには、ソース電極11の終端部領域側の端部と、高電位のn型ピラー層5の終端部領域側の端部(p型ピラー層4とn型ピラー層5の界面) [0076] Further, for example, the drain of 600V - in order to obtain a reverse breakdown voltage between the source and the end of the terminal portion region side of the source electrode 11, the end portion of the terminal end region of the n-type pillar layer 5 of the high potential (interface between the p-type pillar layer 4 and the n-type pillar layer 5)
との間の距離(ソース電極はみ出し量)D1を10μm 10μm distance (amount of protrusion source electrode) D1 between the
に設定する。 It is set to. 距離D1を10μmに設定した理由は、図26に示すように、D1≧2μm以上で必要な耐圧を得られることが明らかになったからである。 The reason for setting the distance D1 to 10μm, as shown in FIG. 26, because it was revealed that obtained a breakdown voltage required D1 ≧ 2 [mu] m or more.

【0077】これにより、ソース電極11の端にかかる電界を十分に緩和でき、その結果として安定したドレイン−ソース間逆方向耐圧を確保できるようになる。 [0077] Thus, the electric field applied to the end of the source electrode 11 can be sufficiently relaxed, stable drain as a result - will be able to ensure a reverse breakdown voltage between the source. なお、距離D1は10μm以上であれば良いが、微細化を考慮すると、必要以上に長くしないことが好ましい。 The distance D1 may be at 10μm or more, but in consideration of the miniaturization, it is preferable not longer than necessary. 具体的には、15μm以下が好ましいそして、終端部領域上に以下に説明するゲート配線構造を形成する。 Specifically, preferably 15μm or less and to form a gate wiring structure described below at the end region. このゲート配線構造は、ゲート電極10とゲート配線14(好ましく先に説明したゲート配線16)とから構成され、 The gate wiring structure is constituted from the gate electrode 10 and the gate wiring 14 (preferably a gate wiring 16 described above),
かつゲート電極10とゲート配線14との間の距離D2 And the distance between the gate electrode 10 and the gate wiring 14 D2
が約5μmに設定されているものである。 There is what is set to be about 5 [mu] m.

【0078】このようなゲート配線構造を採用することにより、例えば、600Vのドレイン−ソース間逆方向耐圧を確保するために必要な終端部領域の寸法Lendは約155μm前後で済む。 [0078] By adopting such a gate interconnection structure, for example, the drain of 600V - dimensions Lend termination region necessary for ensuring the reverse breakdown voltage between the source requires only about 155μm and forth. この値は、現在のプレーナ型絶縁ゲート電界効果トランジスタの終端部領域の寸法の約1/4前後である。 This value is about 1/4 longitudinal dimension of the end portion area of ​​the current planar insulated gate field effect transistor. すなわち、終端部領域に簡単なゲート配線構造を設けることで、終端部領域の寸法Lend That is, by providing a simple gate wiring structure at the end regions, the dimension of the end portion region Lend
を大幅に縮小できるようになる。 It will be able to greatly reduce the.

【0079】以上、説明したDTMOSの改良技術(注入量の均一化技術、遅延防止技)および終端構造は適宜組み合わせることが可能であり、さらに次に説明する第2〜第4の実施形態にも同様に適用可能である。 [0079] above, description was DTMOS improved technique (injection volume of homogenization techniques, the delay preventing technique) and of the termination structures can be combined as appropriate, also to the second to fourth embodiments to be described further in the following it is equally applicable.

【0080】(第2の実施形態)図17は、本発明の第2の実施形態に係るパワーMOSFETを示す断面斜視図である。 [0080] (Second Embodiment) FIG. 17 is a cross-sectional perspective view showing a power MOSFET according to a second embodiment of the present invention. なお、図1〜図16と対応する部分には図1 Incidentally, the figure parts corresponding to those in FIGS. 1 to 16 1
〜図16と同一符号を付してあり、詳細な説明は省略する(第3の実施形態以降についても同様)。 Are denoted by the same reference numerals as through 16, a detailed description thereof will be omitted (same for third and subsequent embodiments) of.

【0081】本実施形態が第1の実施形態と異なる点は、npnピラー構造を上から見たパターン(平面パターン)をいわゆるオフセットメッシュ状にしたことにある。 [0081] This embodiment differs from the first embodiment in that the pattern viewed npn pillar structure from above (plane pattern) in a so-called offset meshed. このような構成によれば、素子寸法によってはチャンネル密度を高めることが可能となる。 According to such a configuration, it is possible to increase the channel density by the element size. また、npnピラー構造を上から見たパターン(平面パターン)をいわゆるメッシュ状(図17において上下の2つのnpnピラー構造が横方向にずれていない形状)にしても良い。 It is also possible to pattern viewed npn pillar structure from above (plane pattern) so-called mesh-like (shape in which two npn pillar structure of the upper and lower are not laterally displaced in FIG. 17).

【0082】(第3の実施形態)図18は、本発明の第3の実施形態に係るパワーMOSFETを示す断面図である。 [0082] (Third Embodiment) FIG. 18 is a sectional view showing a power MOSFET according to a third embodiment of the present invention.

【0083】本実施形態が第1の実施形態と異なる点は、n型ピラー層5の表面に高不純物濃度のn +型拡散層17を形成したことにある。 [0083] This embodiment differs from the first embodiment in that the formation of the high impurity concentration of n + -type diffusion layer 17 on the surface of the n-type pillar layer 5.

【0084】n +型拡散層17が無い場合、ソース・ドレイン間に電圧を印加したときに、n型ピラー層5の表面に空乏層が広がる。 [0084] If there is no n + -type diffusion layer 17, when a voltage is applied between the source and the drain, a depletion layer extending over the surface of the n-type pillar layer 5. そのため、n型ピラー層5の表面にNaイオン等の電荷が付着すると、部分的に空乏化が妨げられ、その空乏化が妨げられた部分に電界が集中し、ブレークタウンが起こる可能性がある。 Therefore, the charge of such Na ions adheres to the surface of the n-type pillar layer 5, a partially depleted is prevented, the electric field is concentrated on the portion where the depletion was prevented, it is possible that break Town occurs .

【0085】これに対して本実施形態のようにn型ピラー層5の表面にn +型拡散層17を形成すれば、n型ピラー層5の表面に空乏層が広がるのを防止でき、上述した不都合を回避することができる。 [0085] By forming the n + -type diffusion layer 17 on the surface of the n-type pillar layer 5 as in the present embodiment the contrary, it is possible to prevent a depletion layer from spreading to the surface of the n-type pillar layer 5, above it is possible to avoid the inconvenience. また、n +型拡散層17はイオン注入およびアニールによるn +型ソース拡散層8の形成時に同時に形成できるので、工程の増加は無い。 Further, since the n + -type diffusion layer 17 may be formed simultaneously when forming the n + -type source diffusion layer 8 by ion implantation and annealing, the increase in process no. また、同じイオン注入およびアニールにより形成することになるので、n +型拡散層17の不純物濃度とn +型ソース拡散層8の不純物濃度はほぼ同じになる。 Also, it means that formed by the same ion implantation and annealing, the impurity concentration of the impurity concentration and the n + -type source diffusion layer 8 of the n + -type diffusion layer 17 is substantially the same.

【0086】(第4の実施形態)図19は、本発明の第4の実施形態に係るパワーMOSFETを示す断面図である。 [0086] (Fourth Embodiment) FIG. 19 is a sectional view showing a power MOSFET according to a fourth embodiment of the present invention.

【0087】本実施形態が第1の実施形態と異なる点は、深いトレンチ3の全てを絶縁膜6で埋め込むのではなく、ポリシリコン層18を併用して埋め込むことにある。 [0087] This embodiment differs from the first embodiment, instead of embedding all deep trenches 3 with the insulating film 6 is to embed a combination of polysilicon layer 18.

【0088】より詳細には、幅8μm程度のトレンチ3 [0088] More specifically, the trench 3 having a width of about 8μm
の底面および側面に厚さ1〜2μm程度のSiO 2膜等の絶縁膜6(第1の絶縁膜)を堆積法または熱酸化により形成し、次にポリシリコン層18を全面に堆積し、C The insulating film 6 of SiO 2 film or the like having a thickness of about 1~2μm on the bottom and side surfaces (first insulating film) is formed by deposition or thermal oxidation, then a polysilicon layer 18 on the entire surface, C
MPまたはエッチングによりトレンチ3の外部の不要なポリシリコン層18を除去するとともに、トレンチ3の開口面下のポリシリコン層18を除去し、次にトレンチ3の開口面下の未充填部分を絶縁膜(キャップ絶縁膜) The MP or etching to remove the external unwanted polysilicon layer 18 of the trench 3, to remove the polysilicon layer 18 below the opening of the trench 3, then isolating the unfilled portion of the underlying opening of the trench 3 film (cap insulating film)
6c(第3の絶縁膜)で埋め込み、ポリシリコン層18 Embedded 6c (third insulating film), polysilicon layer 18
の上面をキャップする。 To cap the top. 絶縁膜6,6cは、n +型Si Insulating film 6,6c is, n + -type Si
基板1上に形成されたポリシリコン層18の底面、側面および上面を覆う。 The bottom surface of the polysilicon layer 18 formed on the substrate 1, covering the sides and top.

【0089】トレンチ3内にポリシリコン層18を優先的に形成するためには、n -型エピタキシャルSi層2 [0089] The polysilicon layer 18 to preferentially formed in the trench 3, n - -type epitaxial Si layer 2
の表面に図示しないシリコン酸化膜(第2の絶縁膜)を形成してからトレンチ3を開口し、トレンチ3の底面および側面をシリコン窒化膜(第1の絶縁膜)で被覆してから、CVDによりポリシリコン層18を成長させると良い。 After covered with a silicon oxide film (not shown) on the surface of the (second insulating film) opening a trench 3 after forming the silicon nitride film to bottom and side surfaces of the trench 3 (first insulating film), CVD the may growing a polysilicon layer 18.

【0090】ポリシリコン層18は電流経路ではないため、完全に埋め込む必要がない。 [0090] polysilicon layer 18 is not a current path, it is not necessary to completely embed. そのため、ポリシリコン層18は絶縁膜6よりも速く形成できる。 Therefore, the polysilicon layer 18 can be formed faster than the insulating film 6. 例えば、1 For example, 1
μm/min程度の成膜速度で形成することができる。 It can be formed in [mu] m / min about the deposition rate.

【0091】Siはトレンチ3の両側から成長するため、上記成膜速度の場合、トレンチ幅5μmのトレンチ3を2.5分の成膜時間で埋め込みことが可能である。 [0091] Si is to grow from both sides of the trench 3, when the film forming rate, it is possible embed the trench 3 trench width 5μm in 2.5 minutes deposition time.
このように本実施形態によれば、深いトレンチ3を短時間で埋め込むことができ、工程時間の短縮化を図れるようになる。 According to this embodiment, it can be embedded deep trenches 3 in a short time, so that attained a shortening of the process time.

【0092】また、ポリシリコン層18はn型ピラー層5およびp型ピラー層4と熱膨張係数が等しい。 [0092] Further, the polysilicon layer 18 is n-type pillar layer 5 and the p-type pillar layer 4 and the thermal expansion coefficient is equal. そのため、トレンチ3の内部全体を絶縁膜で埋め込んだ場合に比べて、素子分離後に熱工程を経てもトレンチ3下のS Therefore, as compared with the case where embedded throughout the interior of the trench 3 by an insulating film, even after the heat step after the isolation of the lower trenches 3 S
i部分に大きな熱応力はかからない。 A large thermal stress is not applied to the i part. これにより、上記Si部分に結晶欠陥が発生し、リーク電流が増加するなどの不都合を防止することができる。 Accordingly, the Si portion crystal defect occurs, it is possible to prevent the inconvenience such as the leakage current increases.

【0093】さらにまた、ポリシリコン層18の上面の絶縁膜6cおよびポリシリコン層18の低面の絶縁膜6 [0093] Furthermore, the low surface of the insulating film on the upper surface of the insulating film 6c and the polysilicon layer 18 of polysilicon layer 18 6
に電圧を分担させることができるので、トレンチ3を絶縁膜6およびポリシリコン層18により埋め込む場合に比べて、耐圧を高くすることができる。 Voltage can be made to share in, compared to the case of embedding the trench 3 by an insulating film 6 and the polysilicon layer 18, to increase the breakdown voltage.

【0094】なお、絶縁膜6cは必ずしも必要ではない。 [0094] Note that the insulating film 6c is not necessarily required. 図20に、絶縁膜6cを持たない素子構造を示す。 Figure 20 shows a device structure having no insulating film 6c.
この場合、トレンチ3の開口面下のポリシリコン層18 In this case, the polysilicon layer below the opening of the trench 3 18
を除去する必要はない。 There is no need to remove.

【0095】この素子構造において、n型ピラー5中のn型不純物の濃度をピークで12×10 15 (atoms [0095] In this device structure, 12 × 10 15 (atoms at the peak concentration of n-type impurity of n-type pillar 5
/cm 3 )、p型ピラー層4中のp型不純物の濃度をピークで4×10 15 (atoms/cm 3 )とした場合、 / Cm 3), if you in peak concentration of the p-type impurity of the p-type pillar layer 4 and 4 × 10 15 (atoms / cm 3),
図21の従来のプレーナ型と同じ耐圧(Vdss=72 Conventional planar same withstand voltage of FIG. 21 (Vdss = 72
0(V))で、オン抵抗を比較したところ、24%程度(Ron=0.36(Ω))に低下できることを確認した。 In 0 (V)), were compared on-resistance, was confirmed to be able to drop to about 24% (Ron = 0.36 (Ω)).

【0096】不純物の濃度は上記値に限定されるものではなく、例えばn型ピラー5中のn型不純物の濃度は3 [0096] The concentration of the impurity is not limited to the above value, for example, the concentration of n-type impurity of n-type pillar 5 is 3
〜18×10 15 (atoms/cm 3 )程度、p型ピラー層4中のp型不純物の濃度は0.2〜8×10 15 (a ~18 × 10 15 (atoms / cm 3) or so, the concentration of the p-type impurity of the p-type pillar layer 4 is 0.2~8 × 10 15 (a
toms/cm 3 )程度であれば同様の効果が得られることを確認した。 similar effect as long toms / cm 3) about it was confirmed that the obtained. また、n -型エピタキシャルSi層2 Further, n - -type epitaxial Si layer 2
中のn型不純物の濃度は、5×10 13 〜3×10 14 (a The concentration of n-type impurities in the, 5 × 10 13 ~3 × 10 14 (a
toms/cm 3 )程度であれば良い。 toms / cm 3) it may be about.

【0097】なお、本願発明は、上記各実施形態に限定されるものではなく、例えばチャネルタイプはnタイプではなく、pタイプであっても良い。 [0097] Incidentally, the present invention is not limited to the above embodiments, for example, channel type is not a n-type may be p type. さらにパワーMO In addition power MO
Sトランジスタとその制御回路や保護回路などの他の回路を同一チップ内に形成しても良い。 Other circuits such as S transistor and its control circuit and the protection circuit may be formed in the same chip.

【0098】さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。 [0098] Furthermore, the embodiments include inventions of various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. 例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。 For example, even if several elements are deleted from all the constituent elements disclosed in the embodiment, if it can solve the problems to be Solved by the Invention, the structure from which these constituent elements are deleted can be extracted as an invention . その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。 Other, without departing from the scope of the present invention can be variously modified.

【0099】 [0099]

【発明の効果】以上詳説したように本発明によれば、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができるパワーMOSFETを備えた半導体装置およびその製造方法を実現できるようになる。 According to the present invention, as above detailed, according to the present invention, it is possible to achieve both low on-resistance and high breakdown voltage, and a power MOSFET can be produced without causing a significant increase in the number of steps semiconductor device and a manufacturing method thereof provided will be able to realize.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態に係るパワーMOSF Power MOSF according to a first embodiment of the present invention; FIG
ET(DTMOS)の製造方法を示す断面図 Cross-sectional view showing a manufacturing method of ET (DTMOS)

【図2】図1に続く同製造方法を示す断面図 2 is a cross-sectional view showing a subsequent same manufacturing method in Fig. 1

【図3】図2に続く同製造方法を示す断面図 3 is a cross-sectional view showing a subsequent same manufacturing method in FIG. 2

【図4】図3に続く同製造方法を示す断面図 Sectional view showing a subsequent same manufacturing method in FIG. 3; FIG

【図5】図4に続く同製造方法を示す断面図 5 is a sectional view showing a subsequent same manufacturing method in FIG. 4

【図6】図5に続く同製造方法を示す断面図 6 is a sectional view showing a subsequent same manufacturing method in Fig. 5

【図7】図6に続く同製造方法を示す断面図 7 is a cross-sectional view showing a subsequent same manufacturing method in FIG. 6

【図8】n +型ソース拡散層までを形成した段階を示す断面斜視図 Figure 8 is a cross-sectional perspective view showing a step of forming up to the n + -type source diffusion layer

【図9】本発明のDTMOSのnpnピラー構造の平面パターンがストライプ状の場合の問題点を説明するための図 Figure 9 is a view for plane pattern to explain the problem in the case of the stripe npn pillar structure DTMOS of the present invention

【図10】図9のDTMOSの問題点の解決方法を説明するための図 Figure 10 is a view for explaining how to solve problems of the DTMOS in FIG

【図11】本発明のDTMOSのゲート配線構造の代表例を示す平面図 Plan view showing a representative example of the gate wiring structure DTMOS of 11 the invention

【図12】図11のゲート配線構造を採用した場合の問題点を解決方法を説明するための平面図 Figure 12 is a plan view for the problem in the case of adopting the gate wiring structure describing a solution to 11

【図13】図12のDTMOSのゲート配線構造の下地構造を示す平面図 Figure 13 is a plan view showing the base structure of the gate wiring structure DTMOS shown in FIG. 12

【図14】図13の矢視A−A'断面図 [14] arrow A-A 'sectional view of figure 13

【図15】図13の矢視B−B'断面図 [15] arrow B-B 'sectional view of FIG. 13

【図16】本発明のDTMOSの終端構造を示す図 Shows a termination structure DTMOS in FIG. 16 the present invention

【図17】本発明の第2の実施形態に係るパワーMOS Power MOS according to a second embodiment of Figure 17 the present invention
FETを示す断面斜視図 Cross-sectional perspective view showing a FET

【図18】本発明の第3の実施形態に係るパワーMOS Power MOS according to a third embodiment of Figure 18 the present invention
FETを示す断面図 Sectional view showing a FET

【図19】本発明の第4の実施形態に係るパワーMOS Power MOS according to a fourth embodiment of Figure 19 the present invention
FETを示す断面図 Sectional view showing a FET

【図20】同実施形態の変形例を示す断面図 Sectional view showing a modification of FIG. 20 the same embodiment

【図21】従来のパワーMOSFETを示す断面図 Figure 21 is a sectional view showing a conventional power MOSFET

【図22】従来の他のパワーMOSFETを示す断面図 Figure 22 is a sectional view showing another conventional power MOSFET

【図23】図22のパワーMOSFETの製造方法を説明するための断面図 Figure 23 is a sectional view for explaining the manufacturing method of the power MOSFET of Figure 22

【図24】従来の終端構造を示す図 Figure 24 shows a conventional termination structure

【図25】本発明の他のDTMOSの終端構造を示す図 Shows a termination structure of another DTMOS in FIG. 25 the present invention

【図26】距離D1(ソース電極はみ出し量)と耐圧との関係を示す図 [26] The distance D1 diagram showing the relationship between (a source electrode protrusion amount) and breakdown voltage

【符号の説明】 DESCRIPTION OF SYMBOLS

1…n +型Si基板(第1導電型半導体基板) 2…n -型エピタキシャルSi層(第1導電型エピタキシャル半導体層) 3…トレンチ 4…p型ピラー層(第2導電型半導体層) 5…n型ピラー層(第1導電型半導体層) 6…絶縁膜(分離部材、第1の絶縁膜) 6c…絶縁膜(分離部材、第3の絶縁膜) 6'…絶縁膜(分離部材) 7…p +型ベース層 8…n +型ソース拡散層 9…ゲート絶縁膜および層間絶縁膜 10…ゲート電極 11…ソース電極 12…ドレイン電極 13…MOSFETセル部(複数のDTMOSを含む素子領域) 14…第1のゲート配線 15…ゲートパッド 16…第2のゲート配線 17…n +型拡散層(第1導電型拡散層) 18…ポリシリコン層(分離部材、半導体層) 1 ... n + -type Si substrate (first conductive semiconductor substrate) 2 ... n - -type epitaxial Si layer (first conductivity type epitaxial semiconductor layer) 3 ... trench 4 ... p-type pillar layer (second conductivity type semiconductor layer) 5 ... n-type pillar layer (first conductivity type semiconductor layer) 6: insulating film (separation member, the first insulating film) 6c ... insulating film (separation member, the third insulating film) 6 '... insulating film (separation member) 7 ... p + -type base layer 8 ... n + -type source diffusion layer 9 ... gate insulating film and the interlayer insulating film 10 ... gate electrode 11 ... source electrode 12 ... drain electrode 13 ... MOSFET cell portion (element region including a plurality of DTMOS) 14 ... first gate wiring 15 ... gate pad 16 ... second gate wiring 17 ... n + -type diffusion layer (first conductivity type diffusion layer) 18 ... polysilicon layer (separation member, the semiconductor layer)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上月 繁雄 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 碓氷 康典 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 泉沢 優 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 河野 孝弘 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shigeo Kozuki Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba Microelectronics Center in ter (72) inventor Usui Yasunori Kawasaki City, Kanagawa Prefecture Kou District small Mukaihigashi Shibamachi address 1 Co., Ltd. Toshiba Microelectronics Center in ter (72) inventor Yu Izumisawa Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba Microelectronics Center in ter (72) inventor Takahiro Kono Kanagawa prefecture Kawasaki City, Saiwai-ku, Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba Microelectronics Center in ter

Claims (22)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1導電型半導体基板と、 この第1導電型半導体基板を第1導電型ドレイン層とする縦型のパワーMOSFETと、 このパワーMOSFETを他の素子と分離する、前記第1導電型半導体基板上に形成された分離部材とを具備してなり、 前記パワーMOSFETは、 前記第1導電型半導体基板の主面上に選択的に形成された、3つの半導体層からなる半導体構造であって、前記3つの半導体層が、第2導電型半導体層と、この第2導電型半導体層の側面を挟むように形成された2つの第1 And 1. A first conductivity type semiconductor substrate, a vertical power MOSFET of the first conductivity type semiconductor substrate a first conductivity type drain layer, to separate the power MOSFET and other elements, the first comprising a separating member formed in the conductive type semiconductor substrate becomes, the said power MOSFET, the selectively formed on the first conductivity type semiconductor substrate on the principal surface, the semiconductor structure composed of three semiconductor layers a is, the three semiconductor layers, and the second conductive type semiconductor layer, the two formed so as to sandwich the side surfaces of the second conductive type semiconductor layer first
    導電型半導体層とからなり、かつ前記第2導電型半導体層と前記第1導電型半導体層とのpn接合面が前記第1 Consists of a conductivity type semiconductor layer, and a pn junction surface between the second conductive semiconductor layer and the first conductive semiconductor layer is the first
    導電型半導体基板の主面に対してほぼ垂直である半導体構造と、 前記第2導電型半導体層の上部表面に形成された、前記第2導電型半導体層よりも高不純物濃度の第2導電型ベース層と、 この第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、 この第1導電型ソース拡散層と前記第1導電型半導体層とで挟まれた前記第2導電型ベース層上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極とを含むことを特徴とする半導体装置。 A semiconductor structure is substantially perpendicular to the major surface of the conductive semiconductor substrate, wherein formed on the upper surface of the second conductive type semiconductor layer, a second conductivity type of said high impurity concentration than the second conductive type semiconductor layer a base layer, a first conductivity type source layer selectively formed on a surface of the second conductivity type base layer, said sandwiched between the first conductivity type source diffusion layer and the first conductive semiconductor layer a gate insulating film formed on the second conductivity type base layer, a semiconductor device which comprises a gate insulating film a gate electrode formed on.
  2. 【請求項2】前記第1導電型半導体層中の第1導電型不純物の濃度は3〜18×10 15 (atoms/c Wherein the concentration of the first conductivity type impurity of the first conductivity type semiconductor layer is 3~18 × 10 15 (atoms / c
    3 )、前記第2導電型半導体層中の第2導電型不純物の濃度は0.2〜8×10 15 (atoms/cm 3 )であることを特徴とする請求項1に記載の半導体装置。 m 3), the semiconductor device according to claim 1 in which the concentration of the second conductivity type impurity of the second conductivity type semiconductor layer is characterized in that it is a 0.2~8 × 10 15 (atoms / cm 3) .
  3. 【請求項3】前記第1導電型半導体層中の第1導電型不純物は砒素、前記第2導電型半導体層中の第2導電型不純物はボロンであることを特徴とする請求項1に記載の半導体装置。 3. A first conductivity type impurity of the first conductivity type semiconductor layer is claimed in claim 1, wherein the arsenic, the second conductivity type impurity of the second conductivity type semiconductor layer is boron semiconductor device.
  4. 【請求項4】前記第2導電型半導体層中の第2導電型不純物の総量をA、前記第2導電型半導体層の両側を挟む前記2つの第1導電型半導体層中の第1導電型不純物の総量をBとした場合に、100×|A−B|/B≦5の不等式を満たすことを特徴とする請求項1に記載の半導体装置。 4. A second total amount of conductive impurity A, the first conductivity type of the second conductivity type semiconductor layer wherein the two first conductivity type semiconductor layer sandwiching the both sides of the second conductive type semiconductor layer when the total amount of impurities and B, 100 × | a-B | / a semiconductor device according to claim 1, characterized in that satisfy inequality B ≦ 5.
  5. 【請求項5】前記第1導電型半導体層の上部表面に、前記第1導電型半導体層よりも高不純物濃度の第1導電型拡散層が形成されていることを特徴とする請求項1に記載の半導体装置。 The upper surface of claim 5, wherein the first conductivity type semiconductor layer, to claim 1, characterized in that the first conductivity type diffusion layer of the high impurity concentration than the first conductivity type semiconductor layer is formed the semiconductor device according.
  6. 【請求項6】前記第1導電型拡散層中の第1導電型不純物の濃度と第1導電型ソース拡散層中の第1導電型不純物の濃度とがほぼ同じであることを特徴とする請求項5 6. The claims, characterized in that the concentration of the first conductivity type impurity of the first concentration of the first conductivity type impurity of conductivity type diffusion layer and a first conductivity type source diffusion layer is approximately the same section 5
    に記載の半導体装置。 The semiconductor device according to.
  7. 【請求項7】前記分離部材は、前記第1導電型半導体基板上に形成された半導体層と、この半導体層の底面、側面および上面を覆う絶縁膜とからなることを特徴とする請求項1に記載の半導体装置。 Wherein said separating member, according to claim 1, characterized in that consists of a semiconductor layer formed on the first conductivity type semiconductor substrate, the bottom surface of the semiconductor layer, and an insulating film covering the side surfaces and upper surface the semiconductor device according to.
  8. 【請求項8】前記分離部材は、前記第1導電型半導体基板上に形成された半導体層と、この半導体層の底面および側面を覆う絶縁膜とからなることを特徴とする請求項1に記載の半導体装置。 Wherein said separating member, according to claim 1, characterized in that consists of a semiconductor layer formed on the first conductivity type semiconductor substrate, an insulating film covering the bottom and side surfaces of the semiconductor layer semiconductor device.
  9. 【請求項9】前記第1導電型半導体基板を共通の第1導電型ドレイン層として、前記パワーMOSFETが複数形成され、 前記第1導電型半導体基板の終端部上の第1導電型または第2導電型半導体層が、前記第1導電型半導体基板上に形成された絶縁膜を介して、前記終端部に最も近い前記パワーMOSFETに接続してなる終端構造をさらに備えていることを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。 Wherein said first conductivity type semiconductor substrate as a common first conductivity type drain layer of the power MOSFET formed in plurality, the first conductivity type semiconductor substrate a first conductivity type or the second on the end of the conductivity type semiconductor layer with an insulating film formed on the first conductivity type semiconductor substrate, characterized in that it further comprises a termination structure formed by connecting the nearest the power MOSFET to the end portion the semiconductor device according to any one of claims 1 to 8.
  10. 【請求項10】前記第1導電型半導体基板を共通の第1 10. The first of the first conductivity type semiconductor substrate a common
    導電型ドレイン層として、前記パワーMOSFETが複数形成され、 これらの複数のパワーMOSFETを含む素子領域のコーナー部が円状または多角形状に形成されていることを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。 As conductivity type drain layer, the power MOSFET is formed with a plurality, one of the claims 1 to 8 corners of the device region including the plurality of power MOSFET, characterized in that it is formed in a circular shape or a polygonal shape or semiconductor device according to item 1.
  11. 【請求項11】前記素子領域に接した前記分離部材のコーナー部も円状または多角形状に形成されていることを特徴とする請求項10に記載の半導体装置。 11. The semiconductor device according to claim 10, characterized in that it is formed in the corner portion is also circular or polygonal shape of the separating member in contact with the device region.
  12. 【請求項12】前記第1導電型半導体基板を共通の第1 12. The first of the first conductivity type semiconductor substrate a common
    導電型ドレイン層として、前記パワーMOSFETが複数形成され、 これらの複数のパワーMOSFETを含む素子領域の周辺部に、前記複数のパワーMOSFETのゲート電極に対する第1のゲート配線が設けられ、 前記素子領域の周辺部から前記素子領域の内部に向かって延びた、前記複数のパワーMOSFETのゲート電極に対する第2のゲート配線が、前記第1のゲート配線に接続されていることを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。 As conductivity type drain layer, the power MOSFET is formed with a plurality, in the peripheral portion of the element region including the plurality of power MOSFET, the first gate wiring is provided to the gate electrode of said plurality of power MOSFET, the device region claims extending toward the inside of the element region from a peripheral portion, the second gate line to the gate electrode of said plurality of power MOSFET, characterized in that it is connected to the first gate line 1 the semiconductor device according to any one of to 8.
  13. 【請求項13】前記第2のゲート配線下の前記素子領域内には、前記パワーMOSFETが存在しないことを特徴とする請求項12に記載の半導体装置。 13. wherein the second gate wiring under the element region, a semiconductor device according to claim 12, characterized in that said power MOSFET is not present.
  14. 【請求項14】前記第2のゲート配線下の前記素子領域内には、前記分離部材によって前記パワーMOSFET 14. The method of claim 13, wherein the second gate wiring under the element region, the power MOSFET by the separating member
    と物理的に分離された前記半導体構造が形成されていることを特徴とする請求項13に記載の半導体装置。 The semiconductor device according to claim 13, characterized in that physically separate the semiconductor structure is formed as.
  15. 【請求項15】前記第1導電型半導体基板を共通の第1 15. The first of the first conductivity type semiconductor substrate a common
    導電型ドレイン層として、前記パワーMOSFETが複数形成され、 前記複数のパワーMOSFETを含む素子領域に対する終端部領域が、前記分離部材によって前記素子領域と分離され、 前記分離部材の前記終端部領域側の側面に前記第1導電型半導体層、前記第2導電型半導体層がさらに順次形成され、 前記複数のパワーMOSFETの第1導電型ソース拡散層のそれぞれにコンタクトするソース電極が形成され、 このソース電極の前記終端部領域側の端部と、前記分離部材の前記終端部領域側の側面にさらに形成された、前記第1導電型半導体層の前記終端領部領域側の端部との間の距離が、10μm以上であることを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。 As conductivity type drain layer, the power MOSFET is formed with a plurality, termination region for an element region including a plurality of power MOSFET, the by the separation member is separated from said element region, of the end portion region side of the separating member the first conductive semiconductor layer on the side surface, the second conductivity type semiconductor layer is further formed sequentially, the source electrode to contact the respective first conductivity type source diffusion layer of the plurality of power MOSFET is formed, the source electrode and the end portion of the terminal end region side, the distance between said further formed on the side surface of the terminal end region side end portion of the termination territory region side of the first conductive type semiconductor layer of the separating member but semiconductor device according to any one of claims 1 to 8, characterized in that at 10μm or more.
  16. 【請求項16】前記終端部領域上にゲート配線構造が形成されていることを特徴とする請求項15に記載の半導体装置。 16. The semiconductor device according to claim 15, characterized in that the gate wiring structure in the termination region is formed.
  17. 【請求項17】高不純物濃度の第1導電型半導体基板上に、低不純物濃度の第1導電型エピタキシャル半導体層を成長させる工程と、 この第1導電型エピタキシャル半導体層に前記第1導電型半導体基板に達する複数のトレンチを開口する工程と、 イオン注入法を用いて前記トレンチの側面に第1導電型不純物およびそれよりも拡散係数の小さい第2導電型不純物を注入し、拡散係数の違いを利用して前記トレンチで挟まれた領域の前記第1導電型エピタキシャル層を、 To 17. High impurity concentration first conductivity type semiconductor substrate of step a, the first conductive semiconductor on the first conductivity type epitaxial semiconductor layer to grow the first conductivity type epitaxial semiconductor layer having a low impurity concentration a step of opening the plurality of trenches reaching the substrate, by ion implantation first conductivity type impurity and than poured small second conductivity type impurity diffusion coefficient on the side surface of the trench, the difference in the diffusion coefficient said first conductivity type epitaxial layer of the region sandwiched by the trenches by using,
    第2導電型半導体層と、この第2導電型半導体層の側面を挟むように形成された2つの第1導電型半導体層とからなり、かつ前記第2導電型半導体層と前記第1導電型半導体層とのpn接合面が前記第1導電型半導体基板の主面に対してほぼ垂直である半導体構造に変える工程と、 前記トレンチの少なくとも底面および側面に第1の絶縁膜を形成する工程と、 前記第2導電型半導体層の上部表面に、前記第2導電型半導体層よりも高不純物濃度の第2導電型ベース層を形成する工程と、 この第2導電型ベース層の表面に第1導電型ソース層を選択的に形成する工程と、 この第1導電型ソース拡散層と前記第1導電型半導体層とで挟まれた前記第2導電型ベース層上にゲート絶縁膜およびゲート電極を形成する工程とを有することを特徴とす A second conductivity type semiconductor layer composed of a second conductivity type semiconductor layer a first conductivity type semiconductor layer two, which are formed side so as to sandwich the, and the second conductive semiconductor layer and the first conductivity type a step of changing the semiconductor structure is substantially perpendicular pn junction surface of the semiconductor layer to the main surface of the first conductivity type semiconductor substrate, forming a first insulating film on at least the bottom and side surfaces of the trench , the top surface of the second conductive type semiconductor layer, forming a second conductivity type base layer of the high impurity concentration than the second conductive type semiconductor layer, the first on the surface of the second conductivity type base layer selectively forming a conductive source layer, the gate insulating film and a gate electrode on the first conductive type source diffusion layer and the first conductive semiconductor layer and sandwiched between the second conductivity type base layer It is characterized by a step of forming る半導体装置の製造方法。 Method of manufacturing a semiconductor device that.
  18. 【請求項18】前記第1導電型不純物として砒素、前記第2導電型不純物としてボロンを使用することを特徴とする請求項17に記載の半導体装置の製造方法。 18. The arsenic as first conductivity type impurity, a method of manufacturing a semiconductor device according to claim 17, characterized in that the use of boron as the second conductivity type impurity.
  19. 【請求項19】前記第1導電型エピタキシャル半導体層中の第1導電型不純物の濃度を5×10 13 〜3×10 14 19. The first concentration of the first conductivity type impurity of conductivity type epitaxial semiconductor layer 5 × 10 13 ~3 × 10 14
    (atoms/cm 3 )、前記第1導電型半導体層中の第1導電型不純物の濃度を3〜8×10 15 (atoms (Atoms / cm 3), a first conductivity type concentration 3~8 × 10 15 (atoms of the impurity of the first conductivity type semiconductor layer
    /cm 3 )、前記第2導電型半導体層中の第2導電型不純物の濃度を0.2〜8×10 15 (atoms/c / Cm 3), the second conductive type second conductive type impurity concentration 0.2 to 8 × 10 15 of the semiconductor layer (atoms / c
    3 )に設定することを特徴とする請求項17に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 17, characterized in that set to m 3).
  20. 【請求項20】前記トレンチの内部を前記第1の絶縁膜を介して半導体層により埋め込むことを特徴とする請求項17に記載の半導体装置の製造方法。 20. The method according to claim 17, wherein the embedding by the semiconductor layer through the first insulating film inside the trench.
  21. 【請求項21】前記第1導電型エピタキシャル半導体層の表面に前記第1の絶縁膜とは材料が異なる第2の絶縁膜を形成した後、前記第2の絶縁膜および前記前記第1 21. After the said surface of the first conductivity type epitaxial semiconductor layer and the first insulating film material forming the different second insulating film, said second insulating film and the first
    導電型エピタキシャル半導体層をエッチングして前記トレンチを開口し、その後前記第1の絶縁膜を形成することで、前記トレンチの内部に前記半導体膜を優先的に成長させることを特徴とする請求項20に記載の半導体装置の製造方法。 The conductivity type epitaxial semiconductor layer is etched to open the trenches, by then forming said first insulating film, according to claim 20, wherein said semiconductor film is grown preferentially in the interior of the trench the method of manufacturing a semiconductor device according to.
  22. 【請求項22】前記トレンチの内部を前記第1の絶縁膜を介して前記トレンチの途中の深さまで半導体層により埋め込んだ後、前記トレンチの未充填部分を第3の絶縁膜で埋め込むことを特徴とする請求項17に記載の半導体装置の製造方法。 22. After embedding the semiconductor layer to the middle of a depth of said interior of the trench through the first insulating film trenches, characterized by embedding the unfilled portion of the trench with a third insulating film the method of manufacturing a semiconductor device according to claim 17,.
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