JP2002140029A - Driving circuit for display device and its driving method - Google Patents

Driving circuit for display device and its driving method

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JP2002140029A JP2000336837A JP2000336837A JP2002140029A JP 2002140029 A JP2002140029 A JP 2002140029A JP 2000336837 A JP2000336837 A JP 2000336837A JP 2000336837 A JP2000336837 A JP 2000336837A JP 2002140029 A JP2002140029 A JP 2002140029A
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Hajime Washio
靖 久保田
豊 塩野入
潤 小山
宗広 浅見
一 鷲尾
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Semiconductor Energy Lab Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a digital system active matrix type display device having a driving circuit in which the occupancy area on a panel can be reduced.
SOLUTION: Digital image signals inputted into the device are immediately converted into analog signals through a D/A converting circuit 103. Sampling of the image signals are conducted by using a sampling circuit 104 that is equivalent to a conventional analog system. Thereby, it is possible to deal with the digital image signals without using a latch circuit which is normally required to process digital image signals and which has occupied a large area in a driving circuit.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】 BACKGROUND OF THE INVENTION

【0002】本発明は、半導体表示装置(以下表示装置と表記する)の駆動回路および駆動回路を用いた表示装置に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。 [0002] The present invention relates to a display device using a driving circuit and a driving circuit of a semiconductor display device (hereinafter referred to as display device), in particular, the driving of an active matrix display device having a thin film transistor that is created on an insulator an active matrix type display device using the circuit and the drive circuit. その中で特に、デジタル画像信号を入力するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。 Among them, an active matrix type display device using a driving circuit and a driving circuit of an active matrix display device for inputting a digital image signal.

【0003】 [0003]

【従来の技術】近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下TFTと表記する)を用いたアクティブマトリクス型表示装置の普及が顕著となっている。 In recent years, on an insulator, a semiconductor thin film forming a display device, especially the spread of active matrix display device using thin film transistors (hereinafter referred to as TFT) has become conspicuous particularly on a glass substrate. TFTを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のTFTを有し、各画素の電荷を制御することによって画像の表示を行っている。 An active matrix display device using the TFT includes hundreds of thousands of TFT tens Over 70 arranged in a matrix, and performs display of an image by controlling the charge of each pixel.

【0004】さらに最近の技術として、画素を構成する画素TFTの他に、画素部の周辺部に、TFTを用いて駆動回路を同時形成するポリシリコンTFTに関する技術が発展してきている。 [0004] As more recent technology, in addition to the pixel TFT constituting a pixel, the peripheral portion of the pixel portion, technology relating to a polysilicon TFT for simultaneously forming a driver circuit with a TFT has been developed.

【0005】また、ここで同時形成される駆動回路も、 [0005] Also, the driving circuit here are simultaneously formed,
アナログ画像信号対応のものにとどまらず、デジタル画像信号に対応したものが実現されている。 Not only those of the analog image signal corresponding, is realized which corresponds to the digital image signal.

【0006】通常のデジタル方式の駆動回路の概略図を、図13に示す。 [0006] The schematic diagram of the drive circuit of a conventional digital system, shown in Figure 13. 中央に画素部1308が配置されている。 Pixel portion 1308 is arranged in the center. 画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路1301が配置されている。 On the upper side of the pixel portion, for controlling the source signal line, a source signal line driver circuit 1301 is arranged.
ソース信号線駆動回路1301は、第1のラッチ回路1 The source signal line driver circuit 1301, a first latch circuit 1
304、第2のラッチ回路1305、D/A変換回路1 304, a second latch circuit 1305, D / A conversion circuit 1
306、アナログスイッチ1307等を有する。 306, an analog switch 1307 and the like. 画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路1302が配置されている。 The left and right of the pixel portion, for controlling the gate signal line, a gate signal line driver circuit 1302 is arranged. なお、図13 It should be noted that, as shown in FIG. 13
においては、ゲート信号線駆動回路1302は、画素部の左右両側に配置されているが、片側配置でも構わない。 In the gate signal line driver circuit 1302, it is disposed on the left and right sides of the pixel portion, but may be a one-sided arrangement. ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。 However, better to both sides it arranged, driving efficiency, desirable from the plane of the driving reliability.

【0007】ソース信号線駆動回路1301に関しては、図14に示すような構成を有している。 [0007] With respect to the source signal line driver circuit 1301 has a configuration as shown in FIG. 14. 図14に例として示す駆動回路は、水平方向解像度640画素、3 Driving circuit shown as an example in FIG. 14, the horizontal resolution of 640 pixels, 3
ビット階調に表示能力を有するソース信号線駆動回路であり、第1のラッチ回路、第2のラッチ回路、D/A変換回路等を有する。 A source signal line driver circuit having a display capability bit gray scale, a first latch circuit, the second latch circuit, a D / A conversion circuit or the like. なお、図14では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。 Although not shown in FIG. 14, the buffer circuit may be disposed a level shifter circuit or the like, if necessary.

【0008】図13および図14を用いて動作について簡単に説明する。 [0008] operation will be briefly described with reference to FIGS. 13 and 14. まず、シフトレジスタ回路1303 First, the shift register circuit 1303
(図14中、SRと表記)にクロック信号(S−CL (In FIG. 14, SR hereinafter) to a clock signal (S-CL
K)、スタートパルス(SP)が入力され、順次パルスが出力される。 K), a start pulse (SP) are input, are sequentially pulse is output. 続いて、それらのパルスは第1のラッチ回路1304(図14中、LAT1と表記)に入力され、同じく第1のラッチ回路1304に入力された画像信号(Digital Data)をそれぞれ保持していく。 Subsequently, the pulses are first latch circuit 1304 is inputted to the (in FIG. 14, LAT1 the drawing), will likewise first image signal inputted to the latch circuit 1304 (Digital Data) held respectively. 第1のラッチ回路1304において、1水平周期分の画像信号の保持が完了すると、帰線期間中に、第1 In the first latch circuit 1304, the first horizontal period of the image signal holding is completed, during the retrace period, the first
のラッチ回路1304で保持されている画像信号は、ラッチ信号(Latch Pulse)の入力に従い、一斉に第2のラッチ回路1305(図14中、LAT2と表記)へと転送される。 Image signal held by the latch circuit 1304, in accordance with input of latch signals (Latch Pulse), the second latch circuit 1305 all at once is transferred to the (in FIG. 14, LAT2 the drawing).

【0009】その後、再びシフトレジスタ回路1303 [0009] After that, the shift register circuit 1303 again
が動作し、次の水平周期分の画像信号の保持が開始される。 But works, the next horizontal period of the image signal holding is started. 同時に、第2のラッチ回路1305で保持されている画像信号は、D/A変換回路1306(図14中、D At the same time, the image signal held in the second latch circuit 1305, in the D / A conversion circuit 1306 (FIG. 14, D
ACと表記)にてアナログ信号へと変換される。 It is converted into an analog signal by AC the drawing). このアナログ化された画像信号は、ソース信号線を経由して画素に書き込まれる。 The analog of image signal is written into the pixel through the source signal line. この動作を繰り返すことによって、 By repeating this operation,
画像の表示が行われる。 Display of the image is performed.

【0010】 [0010]

【発明が解決しようとする課題】前述のようなデジタル方式の駆動回路は、アナログ方式の駆動回路と比較すると、画像信号をデジタル入力するため、配線の引き回し等に起因したノイズの影響を受けにくい点または、トランジスタの電流能力のばらつきの影響を受けにくい点等といった利点があるが、反面、取り扱うデータ量が膨大となるため、回路の素子数が多く、占有面積が非常に大きいという欠点を有する。 [0007] driving circuit of a digital system as described above is different from the drive circuit of the analog type, for digital input image signal less susceptible to noise caused by lead or the like of the wiring point or, there is an advantage such variation less susceptible points of the current capability of the transistor, but other hand, since the amount of data handled is enormous, has the disadvantage that many number of circuit elements, is very large occupation area . 特に画像信号を保持するラッチ回路は、階調1ビットごとに1組、さらに水平方向の画素数分だけ必要である。 In particular latch circuit for holding an image signal, a pair for each tone 1 bit, it is necessary only a few more minutes horizontal pixel.

【0011】例えば、図13にて示した、水平方向64 [0011] For example, as shown in FIG. 13, horizontal 64
0画素、3ビット階調の場合は、図13に示したように、第1のラッチ回路、第2のラッチ回路ともに、ソース信号線1段あたりそれぞれ3個を必要とし、全体では第1のラッチ回路を640×3=1920個、第2のラッチ回路を640×3=1920個必要とする。 0 pixel, in the case of 3-bit gradation, as shown in FIG. 13, a first latch circuit, both the second latch circuit, and requires three each one stage per source signal line, first the entire 640 × 3 = 1920 and latch circuit, the second latch circuit 640 × 3 = and 1,920 required. さらに多階調化する場合には、さらにそのビット数分に伴うラッチ回路を必要とする。 When further multi-grayscale further requires a latch circuit associated with the bit a few minutes. すなわち、ラッチ回路部が、駆動回路の占有面積の増大に大きく影響していることは明らかである。 That is, the latch circuit section, it is clear that a significant impact on the increase in the area occupied by the driving circuit.

【0012】近年取り扱われている情報量の急激な増加に伴い、表示装置はさらなる高解像度化、高精細化、かつ小型化を実現するための開発が進められている。 [0012] With the rapid increase in the amount of information being handled in recent years, the display device further higher resolution, high definition, and development to realize miniaturization has been advanced. しかし、画素数の増加とともに、駆動回路を構成する素子数も増加することとなり、駆動回路においては占有面積の縮小が早急に望まれている。 However, with increasing number of pixels, the number of elements constituting the drive circuit also becomes possible to increase, reduction in the area occupied is urgently desired in the driving circuit.

【0013】本発明は、前述した課題を解決するためになされたものであり、ソース信号線駆動回路の占有面積を縮小し、表示装置の小型化に貢献することが出来る駆動回路を提供することを課題とする。 [0013] The present invention has been made to solve the problems described above, it reduces the area occupied by the source signal line driver circuit, to provide a drive circuit that can contribute to the miniaturization of the display device a an object of the present invention.

【0014】 [0014]

【課題を解決するための手段】前述した課題を解決するために、本発明においては以下に説明するような手段を講じた。 To solve the problems mentioned above SUMMARY OF THE INVENTION In the present invention took measures as described below.

【0015】従来のデジタル方式の表示装置においては、画像信号の供給はデジタル画像信号によってなされ、パネル内部では、画素への書き込み直前にD/A変換回路にてアナログ変換されるまではデジタル信号として扱われていた。 [0015] In the display device of the conventional digital system, the supply of the image signal is made by the digital image signal, the internal panel, as a digital signal until the analog converted, shortly before writing to the pixel at the D / A conversion circuit It had been treated. これに対して、本発明の表示装置の有しているソース信号線駆動回路においては、画像信号の供給はデジタル画像信号によってなされるが、パネルに入力後直ちにD/A変換回路にてアナログ変換され、以下、アナログ方式の駆動回路と同様の方法によって駆動される。 In contrast, in the source signal line driver circuit having the display device of the present invention, the supply of the image signal is made by digital image signals, analog conversion at immediately D / A conversion circuit after input to the panel It is below, and is driven by the same method as the driving circuit of the analog type.

【0016】この方法をとることにより、駆動回路を構成する素子数が少ないというアナログ方式駆動回路の利点と、画像信号がデジタルで供給されるため、ノイズの影響を受けにくいというデジタル方式駆動回路の利点とを併せ持ち、従来までその駆動回路において大面積を占有していたラッチ回路を必要とせずに、デジタル画像信号に対応した表示装置を提供することが出来る。 [0016] By adopting this method, the advantages of analog system drive circuit that is a small number of elements that constitute the driving circuit, the image signal is supplied in digital, the digital driver circuit that is less susceptible to noise It combines the advantages, without requiring latch circuit which occupy a large area in a driving circuit to the conventional, it is possible to provide a display device corresponding to the digital image signal. また、 Also,
これらの駆動回路は、画素部と同一基板上に一体形成される。 These drive circuits are integrally formed over the same substrate as the pixel portion. 以上の手段により、デジタル方式の表示装置の駆動回路の小面積化および装置の小型化に大きく貢献することが出来る。 Thus means, digital can greatly contribute to downsizing of the area reduction and device for a drive circuit of the display device.

【0017】以下に、本発明の表示装置の構成について記載する。 [0017] The following describes the structure of a display device of the present invention.

【0018】請求項1に記載の本発明の表示装置の駆動回路は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、前記ソース信号線駆動回路は、nビットデジタル画像信号が入力され、nビットデジタル階調に対応したアナログ画像信号に変換し、出力するD/ The driving circuit of a display device of the present invention described in claim 1 includes a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in the driving circuit of a display device which is integrally formed on a substrate, wherein the source signal line driver circuit, an n-bit digital image signal is input, converted to analog image signals corresponding to the n-bit digital gradation, and outputs D /
A(デジタル/アナログ)変換回路と、前記アナログ画像信号を順次サンプリングするサンプリング回路とを有することを特徴としている。 And A (digital / analog) conversion circuit, is characterized by having a sampling circuit for sequentially sampling the analog image signal.

【0019】請求項2に記載の本発明の表示装置の駆動回路は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、前記ソース信号線駆動回路は、直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のn The driving circuit of a display device of the present invention described in claim 2, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in the driving circuit of a display device which is integrally formed on a substrate, wherein the source signal line driver circuit, the series of n-bit digital image signal is input, it expands the length of the n-bit digital image signals to m times, m number parallel n
ビットデジタル画像信号に分割し、出力するS/P(シリアル/パラレル)変換回路と、前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A Divided into bit digital image signal, and S / P (serial / parallel) conversion circuit for outputting the S / P output signals from the (serial / parallel) conversion circuit, an analog image signal corresponding to the n bit digital gray scale converting the D / a
(デジタル/アナログ)変換回路と、前記アナログ画像信号を順次サンプリングするサンプリング回路とを有することを特徴としている。 Is a (digital / analog) converter circuit, characterized in that it has a sampling circuit for sequentially sampling the analog image signal.

【0020】請求項3に記載の本発明の表示装置の駆動回路は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、前記ソース信号線駆動回路は、基準クロック信号が入力され、前記基準クロック信号のクロック周波数を伸張することにより、異なる周波数を有する複数のクロック信号を生成するクロック生成回路と、 The driving circuit of a display device of the present invention described in claim 3, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in the driving circuit of a display device which is integrally formed on a substrate, wherein the source signal line driver circuit, a reference clock signal is inputted, by stretching the clock frequency of the reference clock signal, a plurality of clock signals having different frequencies and a clock generation circuit for generating a,
直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P Series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, output to S / P
(シリアル/パラレル)変換回路と、前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD D converting the (serial / parallel) conversion circuit, an output signal from the S / P (serial / parallel) conversion circuit, the analog image signal corresponding to the n bit digital gray scale
/A(デジタル/アナログ)変換回路と、前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、前記S/P(シリアル/パラレル)変換回路と、 A / A (digital / analog) conversion circuit, and a sampling circuit for sequentially sampling the analog image signal, and the S / P (serial / parallel) conversion circuit,
前記サンプリング回路とはそれぞれ、前記クロック生成回路によって、同一の前記基準クロック信号より生成されたクロック信号によって駆動されることを特徴としている。 Wherein each of the sampling circuit, by the clock generation circuit, and characterized in that it is driven by a clock signal generated from the same of the reference clock signal.

【0021】請求項4に記載の本発明の表示装置の駆動回路は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、前記ソース信号線駆動回路は、直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のn The driving circuit of a display device of the present invention according to claim 4, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in the driving circuit of a display device which is integrally formed on a substrate, wherein the source signal line driver circuit, the series of n-bit digital image signal is input, it expands the length of the n-bit digital image signals to m times, m number parallel n
ビットデジタル画像信号に分割し、出力するS/P(シリアル/パラレル)変換回路と、前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A Divided into bit digital image signal, and S / P (serial / parallel) conversion circuit for outputting the S / P output signals from the (serial / parallel) conversion circuit, an analog image signal corresponding to the n bit digital gray scale converting the D / a
(デジタル/アナログ)変換回路と、前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、前記直列のnビットデジタル画像信号は、k個並列に、第1〜第kの前記S/P(シリアル/パラレル)変換回路に入力され、第1〜第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜 And (Digital / Analog) conversion circuit, and a sampling circuit for sequentially sampling the analog image signals, n-bit digital image signal of the series, to the k parallel, the S / P of the first to k ( is input to the serial / parallel) conversion circuit, the S / P (the output signal from the serial / parallel) conversion circuit of the first to k first to each
第kのD/A(デジタル/アナログ)変換回路に入力され、k個のサンプリング信号が同時に出力されることにより、k本のソース信号線への信号の書き込みが同時に行われることを特徴としている。 Is input to the D / A (digital / analog) converter circuit of the k, by k number of sampling signal is output at the same time, the write signal to the source signal lines k this is characterized by being performed at the same time .

【0022】請求項5に記載の本発明の表示装置の駆動回路は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、前記ソース信号線駆動回路は、基準クロック信号が入力され、前記基準クロック信号のクロック周波数を伸張することにより、異なる周波数を有する複数のクロック信号を生成するクロック生成回路と、 The driving circuit of a display device of the present invention according to claim 5, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in the driving circuit of a display device which is integrally formed on a substrate, wherein the source signal line driver circuit, a reference clock signal is inputted, by stretching the clock frequency of the reference clock signal, a plurality of clock signals having different frequencies and a clock generation circuit for generating a,
直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P Series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, output to S / P
(シリアル/パラレル)変換回路と、前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD D converting the (serial / parallel) conversion circuit, an output signal from the S / P (serial / parallel) conversion circuit, the analog image signal corresponding to the n bit digital gray scale
/A(デジタル/アナログ)変換回路と、前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、前記S/P(シリアル/パラレル)変換回路と、 A / A (digital / analog) conversion circuit, and a sampling circuit for sequentially sampling the analog image signal, and the S / P (serial / parallel) conversion circuit,
前記サンプリング回路とはそれぞれ、前記クロック生成回路によって、同一の前記基準クロック信号より生成されたクロック信号によって駆動され、前記直列のnビットデジタル画像信号は、k個並列に、第1〜第kの前記S/P(シリアル/パラレル)変換回路に入力され、第1〜第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜第kのD/A(デジタル/アナログ)変換回路に入力され、k個のサンプリング信号が同時に出力されることにより、k本のソース信号線への信号の書き込みが同時に行われることを特徴としている。 Each said sampling circuit, by the clock generating circuit is driven by a clock signal generated from the same of the reference clock signal, n-bit digital image signal of the series, into k parallel, the first to k the S / P is input to the (serial / parallel) converting circuit, first to k of the S / P (serial / parallel) each output signal from the converter circuit first to k of D / a (digital / is input to the analog) conversion circuit, by the k sampling signal is output at the same time, the write signal to the source signal lines k this is characterized by being performed simultaneously.

【0023】請求項6に記載の本発明の表示装置の駆動方法は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、m個の並列nビットデジタル画像信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、前記nビットデジタル階調に対応したアナログ画像信号に変換するステップと、前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ信号をサンプリングするステップと、を有することを特徴としている。 The driving method of a display device of the present invention according to claim 6, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in a driving method of a display device which is integrally formed on the substrate, an analog image of m parallel n-bit digital image signals respectively inputted to the D / a (digital / analog) conversion circuit corresponding to the n bit digital gray scale and converting the signal, it is characterized by having the steps of sampling an analog signal corresponding to the n bit digital gray scale outputted from the D / a (digital / analog) conversion circuit.

【0024】請求項7に記載の本発明の表示装置の駆動方法は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、nビットデジタル画像信号をS/P The driving method of a display device of the present invention according to claim 7, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in a driving method of a display device which is integrally formed on a substrate, an n-bit digital image signal S / P
(シリアル/パラレル)変換回路に入力し、前記nビットデジタル画像信号の長さをm倍に伸張し、m個の並列nビットデジタル画像信号に分割し、出力するステップと、前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、nビットデジタル階調に対応したアナログ画像信号に変換するステップと、前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ画像信号をサンプリングするステップと、を有することを特徴としている。 Enter the (serial / parallel) conversion circuit, the length of the n-bit digital image signal decompressed m times, the steps of dividing into m parallel n-bit digital image signal, and outputs, the S / P ( converting the output signal from the serial / parallel) conversion circuit respectively input to the D / a (digital / analog) converter, an analog image signal corresponding to the n-bit digital gradation, the D / a (digital / It is characterized by having the steps of sampling the analog image signal corresponding to the n bit digital gray scale output from the analog) converting circuit.

【0025】請求項8に記載の本発明の表示装置の駆動方法は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、基準クロック信号をクロック生成回路に入力し、前記基準クロック信号の周波数を伸張することにより、異なる周波数を有する複数のクロック信号を出力するステップと、nビットデジタル画像信号をS The driving method of a display device of the present invention described in claim 8, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in a driving method of a display device which is integrally formed on a substrate, a reference clock signal inputted to the clock generation circuit, by stretching the frequency of the reference clock signal, and outputting a plurality of clock signals having different frequencies the n-bit digital image signals S
/P(シリアル/パラレル)変換回路に入力し、前記n / P input to (serial / parallel) conversion circuit, the n
ビットデジタル画像信号の長さをm倍に伸張し、m個の並列nビットデジタル画像信号に分割し、出力するステップと、前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ) Extending the length of the bit digital image signals m times, divided into m parallel n-bit digital image signal, and outputting, the S / P output signals from the (serial / parallel) conversion circuit, respectively D / A (digital / analog)
変換回路に入力し、nビットデジタル階調に対応したアナログ画像信号に変換するステップと、前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ画像信号をサンプリングするステップと、を有することを特徴としている。 Type conversion circuit, comprising the steps of converting the analog image signal corresponding to the n-bit digital gradation, the D / A (digital / analog) analog image signal corresponding to the n bit digital gray scale outputted from the conversion circuit It is characterized by having the steps of sampling.

【0026】請求項9に記載の本発明の表示装置の駆動方法は、複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、基準クロック信号をクロック生成回路に入力し、前記基準クロック信号の周波数を伸張することにより、異なる周波数を有する複数のクロック信号を出力するステップと、直列nビットデジタル画像信号をS/P(シリアル/パラレル)変換回路に入力し、前記nビットデジタル画像信号の長さをm倍に伸張し、m The driving method of a display device of the present invention according to claim 9, a plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, and the source signal line driver circuit in a driving method of a display device which is integrally formed on a substrate, a reference clock signal inputted to the clock generation circuit, by stretching the frequency of the reference clock signal, and outputting a plurality of clock signals having different frequencies , enter the serial n-bit digital image signal to the S / P (serial / parallel) conversion circuit, extends the length of the n-bit digital image signals to m times, m
個の並列nビットデジタル画像信号に分割し、出力するステップと、前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、nビットデジタル階調に対応したアナログ画像信号に変換するステップと、前記D/A Divided into pieces of parallel n-bit digital image signals, and input and outputting, to the S / P (serial / parallel) respectively output signals from the converter D / A (digital / analog) converter, n bits a step of converting the analog image signal corresponding to the digital gray scale, the D / a
(デジタル/アナログ)変換回路から出力された前記n The n output from the (digital / analog) converter circuit
ビットデジタル階調に対応したアナログ画像信号をサンプリングするステップとを有し、前記直列のnビットデジタル画像信号は、k個並列に、第1〜第kの前記S/ And a step of sampling an analog image signal corresponding to the bit digital gradation, n-bit digital image signal of the series, into k parallel, the first to k the S /
P(シリアル/パラレル)変換回路に入力され、第1〜 P is inputted to the (serial / parallel) converting circuit, first to
第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜第kのD/A(デジタル/ It said k-th S / P (serial / parallel) of the first to k each output signal from the converter D / A (Digital /
アナログ)変換回路に入力され、1つのサンプリング信号の出力により、k本のソース信号線への信号の書き込みが同時に行われることを特徴としている。 Is input to the analog) conversion circuit, the output of one of the sampling signals, the write signals to the source signal lines k this is characterized by being performed simultaneously.

【0027】 [0027]

【発明の実施の形態】本発明の表示装置は、デジタル方式の駆動回路であって,回路が大面積を占有するラッチ回路を必要としない点に特徴がある。 Display device of the present invention DETAILED DESCRIPTION OF THE INVENTION, a driving circuit of the digital method is characterized in that it does not require a latch circuit circuit occupies a large area. また、駆動方法の面では、画像信号はデジタル画像信号として表示装置に入力され、パネル内で直ちにアナログ信号に変換された後、アナログ方式の駆動回路と同様の処理が行われる点にある。 In terms of driving methods, image signal is input to the display device as a digital image signal, after being immediately converted into an analog signal in the panel, lies in the same process as the drive circuit of the analog type is performed.

【0028】図1は、本発明の表示装置の駆動回路の概略図を示している。 [0028] Figure 1 shows a schematic diagram of a driving circuit of a display device of the present invention. 画素部105およびゲート信号線駆動回路102に関しては、図12にて示した従来例と同様で良い。 With respect to the pixel portion 105 and the gate signal line driver circuit 102 may be similar to the conventional example shown in FIG. 12. また、ソース信号線駆動回路101、ゲート信号線駆動回路102および画素部105は、絶縁基板100上に一体形成されている。 The source signal line driver circuit 101, a gate signal line driver circuit 102 and the pixel portion 105 is integrally formed on an insulating substrate 100. ソース信号線駆動回路101は、D/A変換回路103、サンプリング回路1 The source signal line driver circuit 101, D / A conversion circuit 103, a sampling circuit 1
04等を有している。 It has a 04 or the like. D/A変換回路103に入力される画像信号はデジタル形式であり、多くの場合は、図1 Image signal input to the D / A conversion circuit 103 is a digital form, often 1
に示したように各ビットごとに信号線を用いて並列に入力される。 It is inputted in parallel with the signal line for each bit as shown in. 図1の例では、入力用の信号線は8本であるから、8ビットのデジタル画像信号に対応している。 In the example of FIG. 1, the signal line for input from a eight, it corresponds to the 8-bit digital image signal. また、D/A変換回路103からの信号出力は、図1においては信号線は1本のみ図示しているが、複数の信号線に分割して出力されるようにしても良い。 The signal output from the D / A conversion circuit 103, the signal line is illustrated only one in FIG. 1, it may be outputted in a plurality of signal lines. また、図1では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。 Further, although not shown in FIG. 1, a buffer circuit may be disposed a level shifter circuit or the like, if necessary.

【0029】D/A変換回路103には、デジタル画像信号(Digital Data)が入力される。 [0029] D / A conversion circuit 103, the digital image signals (Digital Data) is input. Vr Vr
efで示される配線は、画像信号をアナログ電圧信号に変換するための階調電源を入力するためのものである。 Wire represented by ef is for inputting a tone source for converting an image signal into an analog voltage signal.
サンプリング回路104には、ソース信号線駆動回路用クロック信号(S−CLK)およびソース信号線駆動回路用スタートパルス(S−SP)が入力される。 The sampling circuit 104, a source signal line driver circuit clock signal (S-CLK) and the source signal line driver circuit start pulse (S-SP) are inputted. また、 Also,
ゲート信号線駆動回路102には、ゲート信号線駆動回路用クロック信号(G−CLK)およびゲート信号線駆動回路用スタートパルス(G−SP)が入力される。 The gate signal line driver circuit 102, a gate signal line driver circuit clock signal (G-CLK) and the gate signal line driver circuit start pulse (G-SP) are inputted.

【0030】通常のデジタル方式の駆動回路においては、1水平期間分のデジタル画像信号を記憶するラッチ回路を必要としていたため、ビット数の多いデジタル画像信号を扱う場合には、ビット数に応じてラッチ回路が増加し、駆動回路の占有面積の増大につながっていた。 [0030] In the driving circuit of a conventional digital system, 1 because it was needed a latch circuit for storing the digital image signal of a horizontal period, when dealing with large digital image signal in the number of bits, according to the number of bits latch circuit is increased, which leads to an increase in the area occupied by the driving circuit.
これに対し、ここで説明したように、本発明の駆動回路においては、画像信号はデジタル画像信号として入力され、アナログ変換された画像信号をサンプリング信号によってサンプリングし、画素への書き込みを行うため、 In contrast, as described herein, in the driving circuit of the present invention, the image signal is inputted as a digital image signal, the image signal converted to analog sampled by a sampling signal, for writing to a pixel,
デジタル画像信号を用いながらも、ラッチ回路を必要としない。 While using digital image signals, it does not require a latch circuit. よって駆動回路を構成する素子数を少なく抑えることが出来るため、回路面積の縮小に貢献する。 Therefore since it is possible to suppress decrease the number of elements that constitute the driving circuit, to contribute to the reduction of the circuit area.

【0031】また、画像信号のサンプリングはアナログ方式の駆動回路と同様であるが、画像信号をデジタル形式で取り扱うことが出来るため、ノイズ等による影響を受けにくく、高画質が得られるという利点を有する。 Further, the sampling of the image signals is similar to the drive circuit of the analog method, since the image signal can be handled in a digital form, less susceptible to noise or the like, has the advantage that high image quality can be obtained .

【0032】また、本発明はガラス基板上に形成される表示装置の駆動回路のみならず、Si基板上に形成される表示装置の駆動回路についても容易に適用され得る。 Further, the present invention not only driving circuit of a display device formed on a glass substrate, may be easily applied for a driver circuit of a display device formed on a Si substrate.

【0033】 [0033]

【実施例】以下に本発明の実施例について記述する。 It describes an embodiment of the present invention to EXAMPLES below.

【0034】[実施例1]図2は、本発明を利用してアクティブマトリクス型表示装置のソース信号線駆動回路を構成した例を示している。 [0034] [Embodiment 1] FIG. 2 shows an example in which the source signal line driver circuit of an active matrix display device using the present invention. 本例で示した図においては、 In the diagram shown in this example,
水平方向の画素数を1024画素として図示している。 It illustrates the number of horizontal pixels as 1024 pixels.
ソース信号線駆動回路は、D/A変換回路201、サンプリング回路202、ソース信号線206を有し、サンプリング回路202は、本実施例においてはシフトレジスタ(SR)203、レベルシフタ(LS)204、アナログスイッチ(ASW)205により構成されているが、本発明におけるサンプリング回路はこの例には限定されない。 The source signal line driver circuit, D / A conversion circuit 201, a sampling circuit 202, a source signal line 206, the sampling circuit 202 includes a shift register (SR) 203 in this embodiment, the level shifter (LS) 204, an analog and a switch (ASW) 205, but the sampling circuit of the present invention is not limited to this example. また、D/A変換回路201に入力されるデジタル画像信号のビット数は、ここでは8ビットとして記述する。 Further, the number of bits of the digital image signal input to the D / A conversion circuit 201, here described as 8 bits.

【0035】回路の動作について説明する。 [0035] a description will be given of the operation of the circuit. まず、シフトレジスタ回路203に、クロック信号(S−CLK) First, the shift register circuit 203, a clock signal (S-CLK)
およびスタートパルス(S−SP)が入力され、順次サンプリングパルスが出力される。 And a start pulse (S-SP) are inputted and outputted sequentially sampling pulses. サンプリングパルスはレベルシフタ204によって電圧振幅の変換を受け、アナログスイッチ205へ入力される。 Sampling pulse receives the conversion of the voltage amplitude by the level shifter 204 are input to the analog switch 205.

【0036】一方、画像信号は、デジタル形式でD/A On the other hand, image signals, D / A in digital form
変換回路201に入力され、アナログ変換されてビデオ信号線207へと出力される。 It is input to the conversion circuit 201, and converted to analog and output to the video signal line 207.

【0037】ビデオ信号線207にアナログ画像信号が出力されると、シフトレジスタ回路203からアナログスイッチ205にサンプリングパルスが入力されるタイミングに合わせて、ビデオ信号戦207に書き込まれた画像信号をサンプリングし、ソース信号線206(S0 [0037] When the analog image signal to the video signal line 207 is output, combined from the shift register circuit 203 in the timing that the sampling pulse to the analog switch 205 is inputted, samples the image signal written in the video signal against 207 , the source signal line 206 (S0
01〜S1024)のそれぞれへと出力し、画素への書き込みが行われることによって画像の表示がなされる。 01~S1024) of output to each display image is done by writing to the pixel.

【0038】本実施例にて用いたD/A変換回路は、容量型、抵抗型、あるいは両方を組み合わせたもの等を用いればよい。 The D / A conversion circuit used in this embodiment, capacitive, resistive, or the like may be used a combination of both.

【0039】[実施例2]実施例1では、デジタル画像信号は、複数の信号線を用いて直接D/A変換回路へと入力されていた。 [0039] Example 2 In Example 1, a digital image signal has been inputted directly to the D / A converter circuit using a plurality of signal lines. 本実施例では、図1および図2に示した回路に、S/P変換回路を追加し、直列に入力されるデジタル画像信号を並列変換し、D/A変換回路に入力する構成の表示装置について例を挙げて説明する。 In this embodiment, the circuit shown in FIG. 1 and FIG. 2, S / P conversion circuit adds a digital image signal input to the serial to parallel conversion, the display device configured to be input to the D / A converter It will be described by way of example.

【0040】図3に、本実施例における表示装置の例を示す。 [0040] FIG. 3 shows an example of a display device in this embodiment. ソース信号線駆動回路301は、S/P変換回路303、D/A変換回路304、サンプリング回路30 The source signal line driver circuit 301, S / P conversion circuit 303, D / A conversion circuit 304, a sampling circuit 30
5を有している。 5 has. ゲート信号線駆動回路302、および画素部306は、従来例および実施例1にて示したものと同様で良い。 The gate signal line driver circuit 302 and the pixel portion 306, may be similar to those shown in the conventional example and the first embodiment.

【0041】S/P変換回路303には、デジタル画像信号(Digital Data)およびS/P変換回路用クロック信号(SPC CLK)が入力される。 [0041] S / P conversion circuit 303, the digital image signals (Digital Data) and the S / P conversion circuit clock signal (SPC CLK) is input. D
/A変換回路304には、Vrefで示される階調電源が入力される。 The / A conversion circuit 304, the gradation power source represented by Vref is input. サンプリング回路305には、ソース信号線駆動回路用クロック信号(S−CLK)およびソース信号線駆動回路用スタートパルス(S−SP)が入力される。 The sampling circuit 305, a source signal line driver circuit clock signal (S-CLK) and the source signal line driver circuit start pulse (S-SP) are inputted. また、ゲート信号線駆動回路302には、ゲート信号線駆動回路用クロック信号(G−CLK)およびゲート信号線駆動回路用スタートパルス(G−SP)が入力される。 Further, the gate signal line driver circuit 302, a gate signal line driver circuit clock signal (G-CLK) and the gate signal line driver circuit start pulse (G-SP) are inputted.

【0042】図4は、本発明を利用して、実施例1とは異なる構成のソース信号線駆動回路を構成した例を示している。 [0042] Figure 4, by employing the present invention, shows an example in which the source signal line driver circuit having a structure different from that of the first embodiment. 本例で示した図においては、水平方向の画素数を1024画素として図示している。 In the diagram shown in this example illustrates the number of pixels in the horizontal direction as 1024 pixels. ソース信号線駆動回路は、S/P変換回路401、D/A変換回路40 The source signal line driver circuit, S / P conversion circuit 401, D / A conversion circuit 40
2、サンプリング回路403、ソース信号線407を有し、サンプリング回路403は、本実施例においてはシフトレジスタ(SR)404、レベルシフタ(LS)4 2, the sampling circuit 403, a source signal line 407, the sampling circuit 403 includes a shift register (SR) 404 in this embodiment, the level shifter (LS) 4
05、アナログスイッチ(ASW)406により構成されているが、本発明におけるサンプリング回路はこの例には限定されない。 05, are constituted by an analog switch (ASW) 406, a sampling circuit of the present invention is not limited to this example. また、D/A変換回路402に入力されるデジタル画像信号のビット数は、ここでは8ビットとして記述する。 Further, the number of bits of the digital image signal input to the D / A conversion circuit 402, here described as 8 bits.

【0043】回路の動作について説明する。 [0043] a description will be given of the operation of the circuit. まず、シフトレジスタ回路404に、クロック信号(S−CLK) First, the shift register circuit 404, a clock signal (S-CLK)
およびスタートパルス(S−SP)が入力され、順次サンプリングパルスが出力される。 And a start pulse (S-SP) are inputted and outputted sequentially sampling pulses. サンプリングパルスはレベルシフタ405によって電圧振幅の変換を受け、アナログスイッチ406へ入力される。 Sampling pulse receives the conversion of the voltage amplitude by the level shifter 405 are input to the analog switch 406.

【0044】一方、画像信号は、実施例1では外部より並列に直接D/A変換回路へと入力されていたが、本実施例では、画像信号はS/P変換回路201に直列に入力される。 On the other hand, the image signal, which had been entered directly into the D / A conversion circuit in parallel from the outside in the first embodiment, in this embodiment, the image signal is input serially to the S / P conversion circuit 201 that. 続いて並列の信号に変換され、複数の出力線より、D/A変換回路402へと入力される。 Subsequently converted into parallel signals, a plurality of output lines, it is input to the D / A conversion circuit 402. S/P変換回路の動作については後述する。 It will be described later operation of the S / P conversion circuit. D/A変換回路40 D / A conversion circuit 40
2に入力されたデジタル画像信号は、アナログ変換されてビデオ信号線408へと出力される。 Digital image signal input to 2 is converted to analog and output to the video signal line 408.

【0045】ビデオ信号線408にアナログ画像信号が出力されると、シフトレジスタ回路404からアナログスイッチ406にサンプリングパルスが入力されるタイミングに合わせて、ビデオ信号戦408に書き込まれた画像信号をサンプリングし、ソース信号線407(S0 [0045] When the analog image signal to the video signal line 408 is output, combined from the shift register circuit 404 in the timing of the analog switch 406 sampling pulses are input, sampling the image signal written in the video signal against 408 , the source signal line 407 (S0
01〜S1024)のそれぞれへと出力し、画素への書き込みが行われることによって画像の表示がなされる。 01~S1024) of output to each display image is done by writing to the pixel.

【0046】本実施例にて用いたD/A変換回路は、容量型、抵抗型、あるいは両方を組み合わせたもの等を用いればよい。 [0046] D / A conversion circuit used in this embodiment, capacitive, resistive, or the like may be used a combination of both.

【0047】ところで、本実施例にて紹介した表示装置の駆動回路は、ソース信号線駆動回路に周波数の異なる複数のクロック信号が入力されるが、これらは、クロック生成回路を用いて、外部から入力される基準クロック信号から生成されている。 By the way, the drive circuit of a display device which was introduced in this embodiment, a plurality of clock signals with different frequencies to the source signal line driver circuit is input, they are using the clock generation circuit, from the outside It is generated from the reference clock signal input.

【0048】図5は、フリップフロップ等を用いて構成された、クロック生成回路の一例を示している。 [0048] Figure 5 was constructed using the flip-flop or the like, it shows an example of a clock generation circuit. この例では、まず、基準クロック信号(B−CLK、B−CL In this example, first, the reference clock signal (B-CLK, B-CL
Kb:本例では5[MHz]としている)が入力されると、 Kb: If is set to 5 [MHz] in this example) is input,
各出力端子より、第1のクロック信号(SPC−CLK From the output terminals, the first clock signal (SPC-CLK
1、SPC−CLK1b:5[MHz])、第2のクロック信号(SPC−CLK2、SPC−CLK2b:2.5 1, SPC-CLK1b: 5 [MHz]), the second clock signal (SPC-CLK2, SPC-CLK2b: 2.5
[MHz])、第3のクロック信号(SPC−CLK3、S [MHz]), the third clock signal (SPC-CLK3, S
PC−CLK3b:1.25[MHz])、第4のクロック信号(S−CLK、S−CLKb:625[kHz])がそれぞれ出力される。 PC-CLK3b: 1.25 [MHz]), the fourth clock signal (S-CLK, S-CLKb: 625 [kHz]) are output. それぞれ出力されたクロック信号は、各回路の駆動用クロック信号として供給される。 The output clock signal, respectively, is supplied as a driving clock signal of each circuit.

【0049】外部からそれぞれのクロック信号を入力する場合、各クロック信号の入力タイミングにズレが生ずる場合があり、結果として各駆動回路の動作タイミングにズレが生ずるため、全体として正常動作が望めなくなることになる。 [0049] When entering the respective clock signals from the external, may shift to the input timing of each clock signal is generated, since the result shift occurs in the operation timing of each driver circuit as will be not be expected normal operation as a whole become. これは各部の動作クロック周波数が高くなるほど生じやすい。 This is likely to occur as the operating clock frequency of each part is increased. 本実施例で示したように、回路の動作クロック信号源を同一のものとすることで、これらのタイミングのズレ等は大きく軽減することが出来る。 As shown in this embodiment, since it is assumed the operation clock signal source circuit of the same, displacement of these timing can be greatly reduced.

【0050】続いて、図4におけるS/P変換回路40 [0050] Then, S / P converting circuit in FIG 40
1の動作について説明する。 About 1 of the operation will be described. ここでいうS/P変換とは、直列に入力されてきた信号を、m倍の長さに伸張し、m列の並列信号に分割する働きを指す。 The S / P conversion here, refers to a function of a signal which has been inputted in series, extends the length of the m-times is divided into parallel signals of m columns. 本実施例においては、具体例として、8ビットの直列信号を入力し、8倍の長さに伸張し、8列の並列信号に分割する回路を挙げて説明することにする。 In the present embodiment, as a specific example, enter the serial signal of 8 bits, extending the length of eight times, to be described as a circuit for dividing the parallel signals 8 columns.

【0051】図6に、S/P変換回路の回路構成例を示す。 [0051] FIG. 6 shows a circuit configuration example of the S / P conversion circuit. 図6(A)は全体図であり、図6(B)に示すような単位回路(SPC Unit1〜7)を連結している。 6 (A) is an overall view, connecting the unit circuit shown in FIG. 6 (B) (SPC Unit1~7). 各SPC Unitには、前述のクロック生成回路により生成されたS/P変換回路用クロック信号が、図6(A)に示すように入力され、それぞれのSPC U Each SPC Unit, S / P converting circuit clock signal generated by the above clock generation circuit is input as shown in FIG. 6 (A), each SPC U
nitは、1信号入力に対し、2つの出力を並列に出力するものであり、入力から最終出力までに3ステージのSPC Unitを経由する。 nit is for one signal input, and outputs two outputs in parallel, via the SPC Unit of 3 stages from input to final output.

【0052】図6(A)(B)および、図7に示すタイミングチャートを用いて具体的に説明する。 [0052] FIG. 6 (A) (B) and will be specifically described with reference to a timing chart shown in FIG. 図7中、斜線で示されるデータ群01〜08が、1単位の8ビットデジタル信号である。 In Figure 7, the data group 01 to 08 indicated by oblique lines is a 8-bit digital signal of one unit. まず、SPC−CLK1により駆動するSPC Unit1に、直列8ビットデジタル信号(Digital Data)が入力され、2列の並列データとして、DataA、DataBより出力される。 First, the SPC Unit1 driven by SPC-CLK1, serial 8-bit digital signal (Digital Data) is input as parallel data in the second column, DataA, is output from the Data B. この時点での各ビットごとの信号は、図7に示すように、入力時の2倍の長さに伸張されている。 Signal for each bit at this time, as shown in FIG. 7, and is stretched to twice the length of the input. 続いて、 continue,
SPC−CLK1の半分の周波数であるSPC−CLK Which is half the frequency of the SPC-CLK1 SPC-CLK
2により駆動するSPC Unit2およびSPC U Driven by 2 SPC Unit2 and SPC U
nit3に、DataAおよびDataBからの出力が入力され、各々2列の並列データとして、DataC、 The nit3, output from DataA and DataB are input as parallel data for each two columns, the Data C,
DataD、DataEおよびDataFより出力される。 DATAD, output from DataE and DATAF. この時点で、さらに各信号の長さは2倍に伸長されている。 At this point, it has been further extended to twice the length of each signal. さらに、SPC−CLK2の半分の周波数であるSPC−CLK3により駆動するSPC Unit4 Furthermore, SPC Unit4 driven by SPC-CLK3 is half the frequency of the SPC-CLK2
〜SPC Unit7に、DataC〜DataFが入力され、各々2列の並列データとして、DataG〜D The ~SPC Unit7, DataC~DataF is inputted as parallel data for each two columns, DataG~D
ataNより出力される。 Is output from the ataN. ここにきて、最初に入力された直列8ビットデジタル画像信号は、図7に示すように、各ビットの信号ごとに8倍の長さに伸張され、8列の並列データに変換された。 Come here, the first inputted serial 8-bit digital image signals, as shown in FIG. 7, it is stretched to a length of eight times for each signal of each bit, is converted into parallel data of 8 columns. 以後、この8列の並列データ群はD/A変換回路に入力されて、アナログ画像信号へと変換され、前述のような手順を経て、画素に画像信号が書き込まれる。 Thereafter, the parallel data group of the eight columns is input to the D / A converter, converted into analog image signals, following the procedure as described above, the image signal is written into the pixel.

【0053】[実施例3]実施例1および実施例2にて示した回路は、画素への書き込みが点順次で行われ、さらにD/A変換をそれに合わせたタイミングで行う必要があり、時間的に厳しい面がある。 [0053] The circuit shown in Example 3 Example 1 and Example 2, writing into pixels is carried out in dot sequential, it is necessary to perform a further D / A conversion at a timing matched to it, time there is to severe surface. そこで本実施例では、 Therefore, in this embodiment,
S/P変換回路およびD/A変換回路をk個並列に有する駆動回路を用いて、同時にk本のソース信号線への書き込みを行うことで、前述の書き込み時間等の問題を解決する。 Using a driver circuit having an S / P conversion circuit and the D / A conversion circuit into k parallel, at the same time by writing to the source signal lines k present, to solve the problems described above such as the write time.

【0054】表示装置全体の構成は、実施例1および実施例2で示したものと同様であるので、図1を参照されたい。 [0054] of the entire display device configuration is the same as that shown in Example 1 and Example 2, see Figure 1. ここでは図示を省略する。 Not shown here. 本実施例において特徴的な構成を有するソース信号線駆動回路についてのみ, In this embodiment the source signal line driver circuit having a characteristic configuration only,
説明する。 explain.

【0055】図8は、本実施例にて説明するソース信号線駆動回路の構成図である。 [0055] Figure 8 is a configuration diagram of a source signal line driver circuit described in this embodiment. 本実施例においても、デジタル画像信号は8ビットを例とする。 In this embodiment, the digital image signal is 8 bits as an example. S/P変換回路およびD/A変換回路を、それぞれ6個づつ有し、8ビット直列デジタル画像信号は、各S/P変換回路(SPC The S / P conversion circuit and the D / A converter circuit, each have six increments, 8-bit serial digital image signals, each S / P converter (SPC
1〜SPC6)に並列に6本(Digital Dat Six in parallel in 1~SPC6) (Digital Dat
a1〜6)入力される。 a1~6) is input.

【0056】点線枠800で囲まれた部分の詳細図を、 [0056] a detailed view of a portion surrounded by a dotted line frame 800,
図9に示す。 It is shown in Figure 9. 実施例2の場合と同様、S/P変換回路(SPC1)901、D/A変換回路(DAC1)90 As in Example 2, S / P converting circuit (SPC1) 901, D / A conversion circuit (DAC1) 90
2、サンプリング回路900を有している。 2, and a sampling circuit 900. サンプリング回路900は、本実施例においてはシフトレジスタ(SR)903、アナログスイッチ(ASW)905〜 The sampling circuit 900 includes a shift register (SR) 903 in the present embodiment, the analog switch (ASW) 905~
910により構成されているが、本発明におけるサンプリング回路はこの例には限定されない。 It is constituted by 910, but the sampling circuit of the present invention is not limited to this example. 実施例2と異なる点は、ビデオ信号線904を6本と、それに等しい数のアナログスイッチ905〜910を有している点である。 Differs from the second embodiment is in that the video signal line 904 has a six, the number of the analog switches 905 to 910 is equal.

【0057】回路の動作について説明する。 [0057] a description will be given of the operation of the circuit. 引き続き、 Continue,
図8および図9を参照する。 Referring to FIGS. まず、シフトレジスタ回路903に、クロック信号(S−CLK)およびスタートパルス(S−SP)が入力され、順次サンプリングパルスが出力される。 First, the shift register circuit 903, a clock signal (S-CLK) and a start pulse (S-SP) are inputted and outputted sequentially sampling pulses. サンプリングパルスは順次、アナログスイッチ406へ入力される。 Sampling pulses are sequentially input to the analog switch 406. 本実施例の場合、図示はしていないが、レベルシフタ等を用いて、電圧振幅の変換操作等を経由していても良い。 In this embodiment, although not shown, using a level shifter or the like may be via a conversion operation such as voltage amplitude.

【0058】一方、直列デジタル画像信号はS/P変換回路901(図8におけるSPC1〜6)に並列に入力される。 Meanwhile, serial digital image signal is input in parallel to the S / P conversion circuit 901 (SPC1~6 in Figure 8). 続いて並列の信号に変換され、複数の出力線より、D/A変換回路902(図8におけるDAC1〜 Subsequently converted into parallel signals, DAC1~ a plurality of output lines, the D / A conversion circuit 902 (FIG. 8
6)へと入力される。 6) is input to. 各々のS/P変換回路の動作は図6および図7を用いて説明した通りである。 Operation of each of the S / P conversion circuit is as described with reference to FIGS. D/A変換回路402に入力されたデジタル画像信号は、アナログ変換されてビデオ信号線904へと出力される。 Digital image signal input to the D / A conversion circuit 402 is converted to analog and output to the video signal line 904. このとき、6組のS/P変換回路およびD/A変換回路は、全て同時に並列駆動される。 In this case, six sets of S / P conversion circuit and the D / A converter circuit are all driven in parallel at the same time.

【0059】ビデオ信号線904にアナログ画像信号が出力されると、シフトレジスタ回路903からサンプリングパルスがアナログスイッチに入力される。 [0059] When the analog image signal to the video signal line 904 is outputted, the sampling pulse is inputted to the analog switch from the shift register circuit 903. この時、 At this time,
アナログスイッチ905〜910は、同時に1つのサンプリングパルスを受け、6個が同時に開く。 Analog switches 905-910 receives one sampling pulse at the same time, six open simultaneously. よって、6 Thus, 6
本のビデオ信号戦904に書き込まれた画像信号を同時にサンプリングする。 Simultaneously sampling the written image signal to the video signal against 904. したがって、6本のソース信号線911(S001〜S006)のそれぞれへ同時に画像信号が書き込まれ、対応する画素への書き込みが行われることによって画像の表示がなされる。 Therefore, at the same time the image signal is written into each of the six source signal line 911 (S001~S006), display of the image is performed by writing to the corresponding pixel.

【0060】ここで、図8において点線枠800で囲まれた部分の動作が完了する。 [0060] Here, the operation of a portion surrounded by a dotted line frame 800 in FIG. 8 is completed. 以下、次段のシフトレジスタがサンプリングパルスを出力するのに伴い、再びS/ Hereinafter, the next stage of the shift register with to output sampling pulses again S /
P変換回路、D/A変換回路は次のデジタル画像信号の処理を行い、次の6本のソース信号線(S007〜S0 P converter, D / A converter circuit performs the processing of the next digital image signal, the next six source signal lines (S007~S0
12)への書き込みを行う。 Writing to 12). 以下、同様にして、x本のソース信号線への書き込みが行われる。 In the same manner, writing to the source signal lines x present are performed.

【0061】以上のような構成の回路とその駆動方法を用いることによって、同時に6本のソース信号線の駆動が行える。 [0061] By using the circuit configuration and driving method as described above, it enables the driving of six source signal line at the same time. 実施例1および実施例2で示した回路において、x本のソース信号線を点順次で駆動する場合に比べ、ソース信号線1本あたりの書き込み時間を6倍とすることが出来、よってD/A変換回路におけるD/A変換の時間をより長く確保することが出来るため、信頼性の向上あるいは、さらなる高速駆動を可能とする。 In the circuit shown in Example 1 and Example 2, compared with the case of driving the source signal line of x the sequence at a point, the writing time per one source signal line can be 6 times, thus D / since it is possible to secure a longer time for the D / a conversion in a conversion circuit, improvement in reliability or to allow higher-speed driving.

【0062】水平方向の解像度が高い、すなわちソース信号線の本数が多い場合には、図8で示した駆動回路を1つの単位回路とし、さらにそれを複数並列に配置することで、大幅な回路の構成変更等を必要とせず、高解像度化に容易に対応が可能である。 [0062] a high horizontal resolution, that is, when there are many number of source signal lines, a driving circuit shown in FIG. 8 as one unit circuit, by further placing it into multiple parallel, substantial circuit without requiring configuration changes etc., it is possible to easily cope with high resolution.

【0063】[実施例4]本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部(ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路)のTFTを同時に作製する方法について説明する。 [0063] Example 4 In this example, the pixel portion and the driver circuit portion (a source signal line side driving circuit formed in the periphery thereof of a display device of the present invention, the gate signal line side driving circuit, the pixel selection signal line side It describes a method of manufacturing a TFT of the driving circuit) at the same time. 但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。 However, in order to simplify the explanation, it is assumed that illustrates a CMOS circuit which is a basic unit with respect to the driving circuit unit.

【0064】まず、図10(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。 [0064] First, as shown in FIG. 10 (A), oxide on a substrate 5001 made of glass such as Corning # 7059 glass and # 1737 glass like barium borosilicate glass represented or aluminoborosilicate glass, silicon film, a base film 5002 made of an insulating film such as a silicon oxide film or a silicon nitride film nitride.
例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜5002aを10〜2 For example, a plasma CVD method SiH 4, NH 3, N 2 silicon oxynitride film 5002a made from O 10 to 2
00[nm](好ましくは50〜100[nm])形成し、同様にSiH 4 、N 2 Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましくは100 00 [nm] (preferably 50 to 100 [nm]) is formed, similarly SiH 4, N 2 O hydrogenated silicon oxynitride film 5002b made from 50 to 200 [nm] (preferably 100
〜150[nm])の厚さに積層形成する。 ~150 [nm]) is laminated to a thickness of. 本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。 In the present embodiment it has been shown for the base film 5002 as a two-layer structure, or may be a single layer or by stacking two or more layers structure of the insulating film.

【0065】島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。 [0065] island-like semiconductor layers 5003-5006 form a semiconductor film having an amorphous structure with a crystalline semiconductor film manufactured using a laser crystallization method or a known thermal crystallization method.
この島状半導体層5003〜5006の厚さは25〜8 The thickness of the island-like semiconductor layers 5003-5006 is 25-8
0[nm](好ましくは30〜60[nm])の厚さで形成する。 0 [nm] (preferably 30 to 60 [nm]) is formed to a thickness of. 結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。 No limitation is put on the material of the crystalline semiconductor film, but it is preferable to form the silicon or a silicon germanium (SiGe) alloy.

【0066】レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO 4レーザーを用いる。 [0066] To prepare a crystalline semiconductor film by laser crystallization, a pulse oscillation type or an excimer laser or YAG laser of a continuous emission type, a YVO 4 laser is used.
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。 In the case of using these lasers, it is preferable to use a method of irradiating a laser beam emitted from a laser oscillator is condensed by the semiconductor film into a linear shape by an optical system. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を100〜400[mJ/cm 2 ](代表的には2 The crystallization conditions are those be properly selected by an operator, the case where the excimer laser is used, a pulse oscillation frequency 30 [Hz], 100 to 400 and the laser energy density [mJ / cm 2] (typically 2
00〜300[mJ/cm 2 ])とする。 00-300 and [mJ / cm 2]). また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、レーザーエネルギー密度を30 Further, the case where the YAG laser is used as its second pulse oscillation frequency to 10 using a harmonic [kHz], the laser energy density 30
0〜600[mJ/cm 2 ](代表的には350〜500[mJ/c 0~600 [mJ / cm 2] (typically 350 to 500 [mJ / c
m 2 ])とすると良い。 m 2]) may to be. そして幅100〜1000[μm]、 And width 100~1000 [μm],
例えば400[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98[%]として行う。 For example 400 laser light condensed into a linear shape with a [[mu] m] and irradiated to the whole surface of the substrate, performing superposition rate of the linear laser light at this time the overlap ratio as 80 to 98 [%].

【0067】次いで、島状半導体層5003〜5006 [0067] Next, the island-like semiconductor layers 5003 to 5006
を覆うゲート絶縁膜5007を形成する。 Forming a gate insulating film 5007 covering the. ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、 The gate insulating film 5007 by plasma CVD or sputtering,
厚さを40〜150[nm]としてシリコンを含む絶縁膜で形成する。 Thickness formed of an insulating film containing silicon as 40 to 150 [nm]. 本実施例では、120[nm]の厚さで酸化窒化シリコン膜で形成する。 In this embodiment, it is formed of a silicon oxynitride film with a thickness of 120 [nm]. 勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film is not limited to such a silicon oxynitride film may be used other insulating films containing silicon as a single layer or a laminate structure. 例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicat For example, when using a silicon oxide film, a plasma CVD method TEOS (Tetraethyl Orthosilicat
e)とO 2とを混合し、反応圧力40[Pa]、基板温度30 mixing e) and the O 2, the reaction pressure 40 [Pa], the substrate temperature 30
0〜400[℃]とし、高周波(13.56[MHz])、電力密度0.5〜0.8[W/cm 2 ]で放電させて形成することが出来る。 And 0 to 400 [° C.], a high frequency (13.56 [MHz]), the power density 0.5~0.8 [W / cm 2] is allowed can be formed by discharge. このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。 In this way, the silicon oxide film thus manufactured, then 400 to 500 [° C.] thermal annealing makes it possible to obtain good characteristics as a gate insulating film of.

【0068】そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。 [0068] Then, a first conductive film 5008 for forming a gate electrode on the gate insulating film 5007 and a second conductive film 5009. 本実施例では、第1の導電膜5008をTaで50〜100[nm]の厚さに形成し、 In this embodiment, forming the first conductive film 5008 with a thickness of 50 to 100 [nm] at Ta,
第2の導電膜5009をWで100〜300[nm]の厚さに形成する。 A second conductive film 5009 is formed to a thickness of 100 to 300 [nm] in W.

【0069】Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。 [0069] In Ta film is formed by sputtering, and sputtering of a Ta target is performed by using Ar. この場合、 in this case,
Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。 The addition of an appropriate amount of Xe or Kr in Ar, can be relaxed, the internal stress of the Ta film to prevent peeling of the film. また、α In addition, α
相のTa膜の抵抗率は20[μΩcm]程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート電極とするには不向きである。 Although the resistivity of the Ta film of phase 20 [.mu..OMEGA.cm] about a and can be used for the gate electrode, the resistivity of the Ta film of β-phase is not suitable for a and the gate electrode is about 180 [.mu..OMEGA.cm] . α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。 To form a Ta film of α-phase, the Ta film of tantalum nitride having a crystal structure close to α phase Ta 10 to 50 [nm] thickness of about idea to form the base of Ta in α phase It can be easily obtained.

【0070】W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。 [0070] When forming a W film is formed by sputtering with a target W. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することも出来る。 Other tungsten hexafluoride (WF 6) can also be formed by thermal CVD using. いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20 Any in in order to be used as the gate electrode and must reduce the resistance, the resistivity of the W film 20
[μΩcm]以下にすることが望ましい。 [.Mu..OMEGA.cm] It is desirable to below. W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20 From this fact, in sputtering, by forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase during the use of a W target having a purity of 99.9999%, further deposition, the resistivity of 9 to 20
[μΩcm]を実現することが出来る。 It is possible to realize the [μΩcm].

【0071】なお、本実施例では、第1の導電膜500 [0071] In the present embodiment, the first conductive film 500
8をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu 8 Ta, and the second conductive film 5009 and is W, not particularly limited, either Ta, W, Ti, Mo, Al, Cu
などから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。 Element selected from the like or the element may be formed of an alloy material or a compound material mainly containing. また、 Also,
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 Impurity element such as phosphorus may be used a semiconductor film typified by a polycrystalline silicon film doped with an. 本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をCuとする組み合わせ等が挙げられる。 Examples of preferable combinations other than that present embodiment, the first conductive film 5008 is formed from tantalum nitride (TaN), and the second conductive film 5009 is W, the first conductive film 5008 was formed from tantalum nitride (TaN), and the second conductive film 5009 and Al, the first conductive film 5008 is formed from tantalum nitride (TaN), combinations of the second conductive film 5009 and Cu and the like.

【0072】次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 Next, a resist mask 5010 is formed by, and a first etching treatment for forming electrodes and wirings. 本実施例ではICP(Inductively Couple In the present embodiment ICP (Inductively Couple
d Plasma:誘導結合型プラズマ)エッチング法を用い、 d Plasma: using inductively coupled plasma) etching method,
エッチング用ガスにCF 4とCl 2を混合し、1[Pa]の圧力でコイル型の電極に500[W]のRF(13.56[MH Mixture of CF 4 and Cl 2 as etching gas, 1 500 to a coiled electrode at a pressure of [Pa] [W] of RF (13.56 [MH
z])電力を投入してプラズマを生成して行う。 z]) and power of 150 performed to generate plasma. 基板側(試料ステージ)にも100[W]のRF(13.56[MH RF of 100 [W] to the substrate side (sample stage) (13.56 [MH
z])電力を投入し、実質的に負の自己バイアス電圧を印加する。 z]) power of 20 to apply a substantially negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa When a mixture of CF 4 and Cl 2 is W film and the Ta
膜とも同程度にエッチングされる。 Both films are etched to the same extent.

【0073】上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 [0073] In the above etching conditions by be suitable the shape of the mask made of a resist, edge portions of the first conductive layer and the second conductive layer due to the effect of the bias voltage applied to the substrate side and the tapered Become. テーパー部の角度は15〜45°となる。 The angle of the tapered portions is 15 to 45 °. ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is increased by a ratio of about 10 to 20 [%]. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed is 20 to 50 [nm] to be much etched become. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1 Thus, first by the first etching process consisting of the first conductive layer and the second conductive layer
の形状の導電層5011〜5016(第1の導電層50 Shape conductive layers 5011-5016 (the first conductive layer 50
11a〜5016aと第2の導電層5011b〜501 11a~5016a a second conductive layer 5011b~501
6b)を形成する。 6b) to form. このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成される。 In this case, the gate insulating film 5007, regions which are not covered with the conductive layers 5011-5016 of the first shape made thinner by 20 to 50 [nm] extent by etching. (図10(A)) (FIG. 10 (A))

【0074】そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する。 [0074] Then, adding an impurity element imparting N-type a first doping process. ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。 The method of doping may be carried out by an ion doping method or an ion implantation method. イオンドープ法の条件はドーズ量を1×10 13 〜5×10 The condition of the ion doping method is a dose of 1 × 10 13 ~5 × 10
14 [atoms/cm 2 ]とし、加速電圧を60〜100[keV]として行う。 And 14 [atoms / cm 2], and an acceleration voltage is 60 to 100 [[keV]. N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。 Elements belonging to Group 15 as an impurity element imparting N-type, typically, phosphorus (P) or arsenic (As), but using phosphorus (P) here. この場合、導電層5011〜5016がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域50 In this case, the conductive layers 5011 to 5016 become masks to the impurity element imparting N-type, self-aligning manner a first impurity region 50
17〜5020が形成される。 17-5020 is formed. 第1の不純物領域501 The first impurity regions 501
7〜5020には1×10 20 〜1×10 21 [atoms/cm 3 ] The 7~5020 1 × 10 20 ~1 × 10 21 [atoms / cm 3]
の濃度範囲でN型を付与する不純物元素を添加する。 Adding an impurity element imparting N-type in the concentration range.
(図10(B)) (FIG. 10 (B))

【0075】次に、図10(C)に示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。 [0075] Next, as shown in FIG. 10 (C), the resist mask is performed without removing the second etching treatment. エッチングガスにCF 4とCl 2とO 2とを用い、W Using CF 4, Cl 2 and O 2 as an etching gas, W
膜を選択的にエッチングする。 Film selectively etched. この時、第2のエッチング処理により第2の形状の導電層5021〜5026 At this time, the conductive layer of the second shape by the second etching processing 5021-5026
(第1の導電層5021a〜5026aと第2の導電層5021b〜5026b)を形成する。 Forming a (first conductive layer 5021a~5026a and the second conductive layer 5021b~5026b). このとき、ゲート絶縁膜5007においては、第2の形状の導電層50 In this case, the gate insulating film 5007, the conductive layer of the second shape 50
21〜5026で覆われない領域はさらに20〜50[n Areas not covered by the 21-5026 still 20 to 50 [n
m]程度エッチングされ薄くなった領域が形成される。 m] extent etched thinned region is formed.

【0076】W膜やTa膜のCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。 [0076] etching reaction by the mixture gas of CF 4 and Cl 2 of the W film or the Ta film can be assumed from the vapor pressure of a radical or ion species and the reaction product is produced.
WとTaのフッ化物と塩化物の蒸気圧を比較すると、W When W and a fluoride Ta comparing the vapor pressure of chlorides, W
のフッ化物であるWF 6が極端に高く、その他のWC A WF 6 is extremely high is of fluoride, other WC
5 、TaF 5 、TaCl 5は同程度である。 l 5, TaF 5, TaCl 5 are comparable. 従って、C Therefore, C
4とCl 2の混合ガスではW膜及びTa膜共にエッチングされる。 In a mixed gas of F 4 and Cl 2 are etched both the W film and the Ta film. しかし、この混合ガスに適量のO 2を添加するとCF 4とO 2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。 However, CF 4 and O 2 is added a suitable amount of O 2 in the mixed gas react with each other to form CO and F, F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, Ta is increased relatively even if F increases, the etching speed is low. また、TaはWに比較して酸化されやすいので、O 2を添加することでTaの表面が酸化される。 Further, Ta is easily oxidized as compared with W, the surface of Ta is oxidized by the addition of O 2.
Taの酸化物はフッ素や塩素と反応しないためさらにT Further T for oxides of Ta is does not react with fluorine or chlorine
a膜のエッチング速度は低下する。 The etching rate of a film is reduced. 従って、W膜とTa Therefore, W film and the Ta
膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。 The etching rate of the W film becomes possible to make a difference in etching speed between the films can be made larger than that of the Ta film.

【0077】そして、図11(A)に示すように第2のドーピング処理を行う。 [0077] Then, a second doping process is performed as shown in Figure 11 (A). この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN In this case, N as a condition of the first high acceleration voltage by reducing a dose than the doping process
型を付与する不純物元素をドーピングする。 It is doped with an impurity element imparting the mold. 例えば、加速電圧を70〜120[keV]とし、1×10 13 [atoms/cm For example, the acceleration voltage of 70~120 [keV], 1 × 10 13 [atoms / cm
2 ]のドーズ量で行い、図10(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。 Performed at a dose of 2], to form a new impurity regions inside the first impurity regions formed into the island-like semiconductor layers in Fig. 10 (B). ドーピングは、第2の形状の導電層5021 Doping the conductive layer of the second shape 5021
〜5026を不純物元素に対するマスクとして用い、第1の導電層5021a〜5026aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。 Used ~5026 as masks against the impurity element, an impurity element to a semiconductor layer of the lower region of the first conductive layer 5021a~5026a is doped to be added. こうして、第2の不純物領域5027〜5031が形成される。 Thus, second impurity regions 5027-5031 is formed. この第2の不純物領域5027〜5031 The second impurity region 5027-5031
に添加されたリン(P)の濃度は、第1の導電層502 The concentration of phosphorus (P) added to the first conductive layer 502
1a〜5026aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。 It has a gentle concentration gradient in accordance with the thickness of tapered portions of 1A~5026a. なお、第1の導電層5021a Note that the first conductive layer 5021a
〜5026aのテーパー部と重なる半導体層において、 In the semiconductor layers that overlap the tapered portions of ~5026A,
第1の導電層5021a〜5026aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。 Slightly inward from the end portion of the tapered portion of the first conductive layer 5021A~5026a, although the impurity concentration is low, but the concentration keeps almost the same level.

【0078】続いて、図11(B)に示すように第3のエッチング処理を行う。 [0078] Then, a third etching process is performed as shown in FIG. 11 (B). エッチングガスにCHF 6を用い、反応性イオンエッチング法(RIE法)を用いて行う。 With CHF 6 as an etching gas is performed by using reactive ion etching (RIE). 第3のエッチング処理により、第1の導電層502 The third etching process, the first conductive layer 502
1a〜5026aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。 The tapered portion of 1a~5026a partially etched, and the region where the first conductive layers overlap with the semiconductor layer is reduced. 第3のエッチング処理によって、第3の形状の導電層5032〜5037(第1の導電層5032a〜50 Third by etching, the third shape conductive layers 5032 to 5,037 (the first conductive layer 5032a~50
37aと第2の導電層5032b〜5037b)を形成する。 37a and the second conductive layer 5032B~5037b) to form a. このとき、ゲート絶縁膜5007においては、第3の形状の導電層5032〜5037で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。 In this case, the gate insulating film 5007, a third region not covered with the conductive layers 5032 to 5037 of the shape made thinner by further 20 to 50 [nm] extent by etching.

【0079】第3のエッチング処理によって、第2の不純物領域5027〜5031においては、第1の導電層5032a〜5037aと重なる第2の不純物領域50 [0079] By the third etching process, in the second impurity regions 5027 to 5,031, the second impurity region 50 overlapping with the first conductive layer 5032a~5037a
27a〜5031aと、第1の不純物領域と第2の不純物領域との間の第3の不純物領域5027b〜5031 The third impurity regions between the 27A~5031a, the first impurity region and the second impurity regions 5027b~5031
bとが形成される。 b and is formed.

【0080】そして、図11(C)に示すように、Pチャネル型TFTを形成する島状半導体層5004に、第 [0080] Then, as shown in FIG. 11 (C), the island-like semiconductor layer 5004 for forming the P-channel TFT, and the
1の導電型とは逆の導電型の第4の不純物領域5039 The conductivity type opposite to that of the first conductivity type fourth impurity regions 5039
〜5044を形成する。 To form a ~5044. 第3の形状の導電層5033b The third shape conductive layers 5033b
を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。 It was used as masks against the impurity element, to form a self-aligned manner impurity regions. このとき、Nチャネル型TFT In this case, N-channel type TFT
を形成する島状半導体層5003、5005、保持容量部5006および配線部5034はレジストマスク50 Island-like semiconductor layers 5003,5005 forming the storage capacitor portion 5006 and the wiring portion 5034 resist mask 50
38で全面を被覆しておく。 Keep the whole surface is covered with an 38. 不純物領域5039〜50 Impurity region 5039-50
44にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B Phosphorous is added at different concentrations respectively for 44, but diborane (B 26 )を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×10 2 H 6) is formed by ion doping using an impurity concentration of 2 × 10 even in any of its areas
20 〜2×10 21 [atoms/cm 3 ]となるようにする。 Made to be 20 ~2 × 10 21 [atoms / cm 3].

【0081】以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。 [0081] impurity regions in the respective island-like semiconductor layers in the steps up is formed. 島状半導体層と重なる第3 Third that overlaps with the island-shaped semiconductor layer
の形状の導電層5032、5033、5035、503 Shape conductive layers 5032,5033,5035,503
6がゲート電極として機能する。 6 functions as a gate electrode. また、5034は島状のソース信号線として機能する。 Further, 5034 functions as an island-like source signal line. 5037は容量配線として機能する。 5037 functions as a capacitor wiring.

【0082】レジストマスク5038を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。 [0082] After removing the resist mask 5038, for the purpose of controlling the conductivity type, a step of activating the impurity elements added in the respective island-like semiconductor layer. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace.
その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。 In addition, it is possible to employ the laser annealing method, or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700 Oxygen concentration in the thermal annealing method is 1 [ppm] or less, preferably 0.1 [ppm] in a nitrogen atmosphere 400-700
[℃]、代表的には500〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。 [° C.], are those typically performed at 500 to 600 [° C.], heat treatment is performed for four hours at 500 [° C.] in the present embodiment.
ただし、第3の形状の導電層5037〜5042に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。 However, in the case where a wiring material used for the third shape conductive layers 5037 to 5,042 is sensitive to heat, the activation after forming an interlayer insulating film (mainly containing silicon) in order to protect the wirings and the like it is preferable to perform.

【0083】さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。 [0083] Further, in an atmosphere containing hydrogen of 3 to 100 [%], heat treatment is performed for 1 to 12 hours at 300 to 450 [° C.], a step of hydrogenating the island-like semiconductor layer. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).

【0084】次いで、第1の層間絶縁膜5045は酸化窒化シリコン膜から100〜200[nm]の厚さで形成する。 [0084] Then, the first interlayer insulating film 5045 is formed to a thickness of 100 to 200 [nm] silicon oxynitride film. その上に有機絶縁物材料から成る第2の層間絶縁膜5046を形成する。 A second interlayer insulating film 5046 made of an organic insulating material is formed thereon. 次いで、コンタクトホールを形成するためのエッチング工程を行う。 Then, an etching process for forming the contact hole.

【0085】そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線504 [0085] Then, source wirings 504 to form a source region and a contact of the island-like semiconductor layers in a driver circuit portion
7、5048、ドレイン領域とコンタクトを形成するドレイン配線5049を形成する。 7,5048, to form a drain wiring 5049 for forming the drain region and the contact. また、画素部においては、接続電極5050、画素電極5051、5052を形成する(図12(A))。 Further, in the pixel portion, the connection electrode 5050, forming a pixel electrode 5051,5052 (FIG. 12 (A)). この接続電極5050により、ソース信号線5034は、画素TFTと電気的な接続が形成される。 This connection electrode 5050, the source signal line 5034 are electrically connected with a pixel TFT. なお、画素電極5052及び保持容量は隣り合う画素のものである。 Note that the pixel electrode 5052 and a storage capacitor are of an adjacent pixel.

【0086】以上のようにして、Nチャネル型TFT、 [0086] As described above, N-channel type TFT,
Pチャネル型TFTを有する駆動回路部と、画素TF A drive circuit section having a P-channel TFT, and the pixel TF
T、保持容量を有する画素部とを同一基板上に形成することができる。 T, the pixel portion can be formed on the same substrate having a storage capacitor. 本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。 It referred to herein as such a substrate as an active matrix substrate.

【0087】本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。 [0087] This example without using a black matrix, so as to be able to shield the gap between the pixel electrodes are disposed the ends of the pixel electrode so as to overlap the signal lines and scanning lines.

【0088】また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚(島状半導体層パターン、第1配線パターン(走査線、信号線、容量配線)、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン(画素電極、接続電極含む))とすることができる。 [0088] Further, in accordance with the processes shown in this embodiment, five the number of photo masks required for manufacturing the active matrix substrate (the island-like semiconductor layer pattern, a first wiring pattern (scanning line, signal line, capacitor wirings ), it is possible to mask patterns of the P-channel region, the contact hole pattern, and a second wiring pattern (including pixel electrodes, the connection electrode)). その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。 As a result, to shorten the process, it can contribute to the improvement of the reduction and the yield of the manufacturing cost.

【0089】続いて、図12(B)の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜5053を形成しラビング処理を行う。 [0089] Then, after obtaining the active matrix substrate in the state FIG. 12 (B), the effect formation rubbed alignment layer 5053 on the active matrix substrate.

【0090】一方、対向基板5054を用意する。 [0090] On the other hand, a counter substrate is prepared 5054. 対向基板5054にはカラーフィルター層5055〜505 The color filter layer on the counter substrate 5054 5055-505
7、オーバーコート層5058を形成する。 7, to form an overcoat layer 5058. カラーフィルター層はTFTの上方で赤色のカラーフィルター層5 The color filter layer is a red color filter layer 5 above the TFT
055と青色のカラーフィルター層5056とを重ねて形成し遮光膜を兼ねる構成とする。 Formed by overlapping and 055 and the blue color filter layer 5056 is configured to also serve as a light shielding film. 少なくともTFT At least TFT
と、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。 When, it is necessary to shield between the connection electrode and the pixel electrode, it is preferable to place overlapping a red color filter and a blue color filter so as to shield their position.

【0091】また、接続電極5050に合わせて赤色のカラーフィルター層5055、青色のカラーフィルター層5056、緑色のカラーフィルター層5057とを重ね合わせてスペーサを形成する。 [0091] The red color filter layer 5055 in accordance with the connection electrode 5050, the blue color filter layer 5056, by superimposing the green color filter layer 5057 to form spacers. 各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1〜3[μm] Each color filters 1 to 3 in a mixture of pigment to acrylic resin [[mu] m]
の厚さで形成する。 It is formed to a thickness of. これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。 This can be a photosensitive material, it is formed into a predetermined pattern using a mask. スペーサの高さはオーバーコート層5058の厚さ1〜4[μ The thickness of the height of the spacer overcoat layer 5058 1 to 4 [mu
m]を考慮することにより2〜7[μm]、好ましくは4〜 By considering the m] 2~7 [μm], preferably 4 to
6[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。 6 can be a [[mu] m], a gap when bonding the active matrix substrate and the counter substrate by this height. オーバーコート層5058は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。 The overcoat layer 5058 is formed of an organic resin material photocurable or thermosetting type, for example, a polyimide or acrylic resin.

【0092】スペーサの配置は任意に決定すれば良いが、例えば図12(B)で示すように接続電極上に位置が合うように対向基板5054上に配置すると良い。 [0092] placement of the spacers may be arbitrarily determined, and for example located on the connection electrodes may be arranged on the counter substrate 5054 to fit as shown in FIG. 12 (B). また、駆動回路部のTFT上にその位置を合わせてスペーサを対向基板5054上に配置してもよい。 It is also possible to place the spacers on the counter substrate 5054 to match the position on the TFT of the driver circuit portion. このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。 The spacer may be arranged over the entire surface of the driver circuit portion may be disposed so as to cover the source wiring and the drain wiring.

【0093】オーバーコート層5058を形成した後、 [0093] After the formation of the overcoat layer 5058,
対向電極5059をパターニング形成し、配向膜506 The counter electrode 5059 is formed by patterning, the alignment film 506
0を形成した後ラビング処理を行う。 0 a rubbing process is performed after forming the.

【0094】そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤50 [0094] Then, the sealing agent and the active matrix substrate and the counter substrate which the pixel portion and the driver circuit portion are formed 50
62で貼り合わせる。 62 bonded. シール剤5062にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。 The sealant 5062 have been mixed with a filler, and the two substrates are joined while maintaining a uniform gap by this filler and the spacer. その後、両基板の間に液晶材料5061を注入し、封止剤(図示せず)によって完全に封止する。 Thereafter, a liquid crystal material is injected 5061 between the substrates, and completely sealed by a sealant (not shown). 液晶材料506 The liquid crystal material 506
1には公知の液晶材料を用いれば良い。 May be a known liquid material is 1. このようにして図12(B)に示すアクティブマトリクス型液晶表示装置が完成する。 Thus FIG. 12 (B) an active matrix type liquid crystal display device shown in is completed.

【0095】なお、上記の行程により作成されるTFT [0095] In addition, TFT that is created by the stroke of the above-mentioned
はトップゲート構造であるが、ボトムゲート構造のTF Although it is a top-gate structure, a bottom-gate structure TF
Tやその他の構造のTFTに対しても本実施例は容易に適用され得る。 This example also for T and other structures TFT can be easily applied. [実施例5]本発明の駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。 The active matrix display device using the driving circuit of Example 5 present invention have a variety of uses. 本実施例では、 In this embodiment,
本発明の駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。 A semiconductor device incorporating a display device using the driving circuit of the present invention will be described.

【0096】このような表示装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。 [0096] In such a display device, a portable information terminal (electronic notebook, mobile computer, mobile phone, etc.), video camera, digital camera, personal computer, television, projector apparatus, and the like. それらの一例を図15、図16および図17に示す。 Examples of these are 15, 16 and 17.

【0097】図15(A)は携帯電話であり、本体26 [0097] FIG. 15 (A) is a mobile phone, which includes a main body 26
01、音声出力部2602、音声入力部2603、表示部2604、操作スイッチ2605、アンテナ2606 01, an audio output portion 2602, an audio input portion 2603, a display portion 2604, operation switches 2605, an antenna 2606
から構成されている。 It is constructed from. 本発明は表示部2604に適用することができる。 The present invention can be applied to the display portion 2604.

【0098】図15(B)はビデオカメラであり、本体2611、表示部2612、音声入力部2613、操作スイッチ2614、バッテリー2615、受像部261 [0098] Figure 15 (B) shows a video camera including a main body 2611, a display portion 2612, an audio input portion 2613, operation switches 2614, a battery 2615, an image receiving portion 261
6から成っている。 It is made up of 6. 本発明は表示部2612に適用することができる。 The present invention can be applied to the display portion 2612.

【0099】図15(C)はモバイルコンピュータあるいは携帯型情報端末であり、本体2621、カメラ部2 [0099] Figure 15 (C) shows a mobile computer or a portable information terminal, the main body 2621, a camera unit 2
622、受像部2623、操作スイッチ2624、表示部2625で構成されている。 622, an image receiving portion 2623, operation switches 2624, and a display unit 2625. 本発明は表示部2625 The present invention is a display unit 2625
に適用することができる。 It can be applied to.

【0100】図15(D)はヘッドマウントディスプレイであり、本体2631、表示部2632、アーム部2 [0100] Figure 15 (D) shows a head mount display, a body 2631, a display portion 2632, arm portions 2
633で構成される。 Consisting of 633. 本発明は表示部2632に適用することができる。 The present invention can be applied to the display portion 2632.

【0101】図15(E)はテレビであり、本体264 [0102] FIG. 15 (E) is a television, the main body 264
1、スピーカー2642、表示部2643、受信装置2 1, the speaker 2642, display unit 2643, the receiving apparatus 2
644、増幅装置2645等で構成される。 644, composed of amplifier 2645 and the like. 本発明は表示部2643に適用することができる。 The present invention can be applied to the display portion 2643.

【0102】図15(F)は携帯書籍であり、本体26 [0102] FIG. 15 (F) is a portable book, the main body 26
51、表示部2652、記憶媒体2653、操作スイッチ2654、アンテナ2655から構成されており、ミニディスク(MD)やDVD(Digital Ver 51, a display unit 2652, a storage medium 2653, operation switches 2654, which is an antenna 2655, a mini disk (MD) and DVD (Digital Ver
satile Disc)に記憶されたデータや、アンテナで受信したデータを表示するものである。 And data stored in satile Disc), is for displaying the data received by the antenna. 本発明は表示部2652に適用することができる。 The present invention can be applied to the display portion 2652.

【0103】図16(A)はパーソナルコンピュータであり、本体2701、画像入力部2702、表示部27 [0103] Figure 16 (A) is a personal computer which includes a main body 2701, an image input unit 2702, a display unit 27
03、キーボード2704で構成される。 03, and a keyboard 2704. 本発明は表示部2703に適用することができる。 The present invention can be applied to the display portion 2703.

【0104】図16(B)はプログラムを記録した記録媒体を用いるプレーヤーであり、本体2711、表示部2712、スピーカー部2713、記録媒体2714、 [0104] FIG. 16 (B) is a player using a recording medium which records a program, body 2711, a display portion 2712, speaker portions 2713, a recording medium 2714,
操作スイッチ2715で構成される。 And operation switches 2715. なお、この装置は記録媒体としてDVD(Digtial Versat Incidentally, DVD (Digtial Versat as the apparatus recording medium
ile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 ile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet. 本発明は表示部2612に適用することができる。 The present invention can be applied to the display portion 2612.

【0105】図16(C)はデジタルカメラであり、本体2721、表示部2722、接眼部2723、操作スイッチ2724、受像部(図示しない)で構成される。 [0105] FIG. 16 (C) is a digital camera, and a main body 2721, a display portion 2722, an eyepiece portion 2723, operation switches 2724, an image receiving portion (not shown).
本発明は表示部2722に適用することができる。 The present invention can be applied to the display portion 2722.

【0106】図16(D)は片眼のヘッドマウントディスプレイであり、表示部2731、バンド部2732で構成される。 [0106] FIG. 16 (D) shows a head mount display of one eye, the display unit 2731, and a band portion 2732. 本発明は表示部2731に適用することができる。 The present invention can be applied to the display portion 2731.

【0107】図17(A)はフロント型プロジェクタであり、投射装置本体2801、表示装置2802、光源2803、光学系2804、スクリーン2805で構成されている。 [0107] Figure 17 (A) is a front type projector, a projection apparatus main body 2801, a display device 2802, a light source 2803, an optical system 2804, and a screen 2805. なお、投射装置2801には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。 Incidentally, it may also be used as a single plate type in the projection device 2801, R, G, may also be used as three-panel respectively corresponding to the light of B. 本発明は表示装置280 The present invention relates to a display device 280
2に適用することができる。 It can be applied to the 2.

【0108】図17(B)はリア型プロジェクタであり、本体2811、投射装置本体2812、表示装置2 [0108] Figure 17 (B) is a rear type projector including a main body 2811, a projection device main body 2812, a display device 2
813、光源2814、光学系2815、リフレクター2816、スクリーン2817で構成されている。 813, a light source 2814, an optical system 2815, a reflector 2816, and a screen 2817. なお、投射装置2813には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。 Incidentally, the in projection device 2813 may be used as a single-plate type, R, G, it may also be used as three-panel respectively corresponding to the light of B. 本発明は表示装置2813に適用することができる。 The present invention can be applied to the display device 2813.

【0109】なお、図17(C)は、図17(A)及び図17(B)中における投射装置本体2801、281 [0109] Incidentally, FIG. 17 (C), the projection apparatus main body in FIG. 17 (A) and 17 in (B) 2801,281
2の構造の一例を示した図である。 Is a diagram showing an example of a second structure. 投射装置2801、 Projection device 2801,
2812は、光源光学系2821、ミラー2822、2 2812, the light source optical system 2821, mirrors 2822,2
824〜2826、ダイクロイックミラー2823、プリズム2827、表示装置2828、位相差板282 824-2826, dichroic mirror 2823, a prism 2827, a display device 2828, a phase difference plate 282
9、投射光学系2830で構成される。 9, and a projection optical system 2830. 投射光学系28 A projection optical system 28
30は、投射レンズを含む光学系で構成される。 30 is constituted by an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。 This embodiment is an example of a three-plate type, but it is not limited to, for example, may be a single plate type. また、図17(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けても良い。 Further, FIG. 17 (C) a practitioner as appropriate in the light path indicated by an arrow in, and an optical lens, a film having a polarization function, a film for adjusting phase difference, be provided with an IR film good.

【0110】また、図17(D)は、図17(C)中における光源光学系2821の構造の一例を示した図である。 [0110] Further, FIG. 17 (D) is a diagram showing an example of the structure of the optical light source system 2821 in the FIG. 17 (C). 本実施例では、図17(C)中における光源光学系2821は、図17(D)中におけるリフレクター28 In this embodiment, the light source optical system 2821 in the FIG. 17 (C), the reflector 28 in the FIG. 17 (D)
31、光源2832、レンズアレイ2833、偏光変換素子2834、集光レンズ2835で構成される。 31, a light source 2832, lens arrays 2833, a polarization conversion element 2834, and a condenser lens 2835. なお、図17(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 17 (D) is not particularly limited merely an example. 例えば、光源光学系に実施者が適宜、 For example, a practitioner as appropriate to the light source optical system,
光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けても良い。 And an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film.

【発明の効果】本発明の表示装置を用いることにより、 Effect of the Invention] By using the display device of the present invention,
デジタル方式の表示装置の有するソース信号線駆動回路部においては、その占有面積の拡大の大きな要因であったラッチ回路を必要としなくなるため、駆動回路の配置面積を大きく拡大することなく階調を増やすことが可能となり、また、さらなる駆動回路の小面積化を図ることが出来る。 In the source signal line driver circuit section included in a display device of the digital type, since the longer requires the latch circuit which was a major factor of enlargement of the area occupied, increase the tone without greatly enlarged layout area of ​​a driver circuit it becomes possible, also, it is possible to achieve the area of ​​the additional drive circuit. よって、画面の高解像度化および高精細化に大きく寄与出来る。 Therefore, large can contribute to higher resolution and higher definition of the screen. 並びに、画素部と駆動回路とを同一の基板上に一体形成することにより、表示装置全体の小型化にも貢献する。 And, by integrally forming a driving circuit and the pixel portion on the same substrate, contributing to downsizing of the entire display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の駆動回路を用いた表示装置の構成例を示す図。 Diagram illustrating a configuration example of a display device using the driving circuit of the present invention; FIG.

【図2】 実施例1に示した、本発明の駆動回路におけるソース信号線駆動回路の構成例を示す図。 [2] shown in Example 1, shows a configuration example of a source signal line driver circuit in a drive circuit of the present invention.

【図3】 実施例2に示した、本発明の駆動回路を用いた表示装置の構成例を示す図。 [3] shown in Example 2, shows a configuration example of a display device using the driving circuit of the present invention.

【図4】 実施例2に示した、本発明の駆動回路におけるソース信号線駆動回路の構成例を示す図。 [4] shown in Example 2, shows a configuration example of a source signal line driver circuit in a drive circuit of the present invention.

【図5】 実施例2に示した、クロック生成回路の構成例を示す図。 [5] shown in Example 2, shows an example of a configuration of a clock generation circuit.

【図6】 実施例2に示した、S/P変換回路の構成例を示す図。 [6] shown in Example 2, shows a configuration example of a S / P conversion circuit.

【図7】 図6に示した、S/P変換回路の動作に関するタイミングチャートを示す図。 [7] shown in FIG. 6, a diagram illustrating a timing chart of the operation of the S / P conversion circuit.

【図8】 実施例3に示した、本発明の駆動回路におけるソース信号線駆動回路の構成例を示す図。 [8] shown in Example 3, shows a configuration example of a source signal line driver circuit in a drive circuit of the present invention.

【図9】 図8に示した回路の部分詳細構成を示す図。 9 is a diagram showing a partial detailed arrangement of the circuit shown in FIG.

【図10】 実施例4に示した、本発明の駆動回路を用いた表示装置の作成工程例を示す図。 [10] shown in Example 4, shows the creation process of a display device using the driving circuit of the present invention.

【図11】 実施例4に示した、本発明の駆動回路を用いた表示装置の作成工程例を示す図。 [11] shown in Example 4, shows the creation process of a display device using the driving circuit of the present invention.

【図12】 実施例4に示した、本発明の駆動回路を用いた表示装置の作成工程例を示す図。 [12] shown in Example 4, shows the creation process of a display device using the driving circuit of the present invention.

【図13】 従来の表示装置の回路構成図。 [13] circuit diagram of a conventional display device.

【図14】 従来の表示装置の駆動回路におけるソース信号線駆動回路の回路構成図。 [14] circuit diagram of the source signal line driver circuit in a drive circuit of a conventional display device.

【図15】 実施例5に示した、本発明の駆動回路を適用した電子機器の例を示す図。 [15] shown in Example 5, shows an example of an electronic apparatus to which the driving circuit of the present invention.

【図16】 実施例5に示した、本発明の駆動回路を適用した電子機器の例を示す図。 [16] shown in Example 5, shows an example of an electronic apparatus to which the driving circuit of the present invention.

【図17】 実施例5に示した、本発明の駆動回路を適用した電子機器の例を示す図。 [Figure 17] shown in Example 5, shows an example of an electronic apparatus to which the driving circuit of the present invention.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G09G 3/20 680 G09G 3/20 680C 680G 680T 680V G02F 1/133 550 G02F 1/133 550 1/1368 G09G 3/36 G09G 3/36 H04N 5/66 102B H04N 5/66 102 G02F 1/136 500 (72)発明者 塩野入 豊 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 久保田 靖 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鷲尾 一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Fターム(参考) 2H092 GA59 JA25 JA26 MA05 MA07 MA17 MA27 MA30 NA01 PA03 PA06 PA08 2H093 NA16 NC13 NC21 NC22 NC23 NC34 ND42 5 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) G09G 3/20 680 G09G 3/20 680C 680G 680T 680V G02F 1/133 550 G02F 1/133 550 1/1368 G09G 3/36 G09G 3/36 H04N 5/66 102B H04N 5/66 102 G02F 1/136 500 (72) inventor Yutaka Shionoiri Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Yasushi Kubota Osaka Abeno-ku, Osaka Nagaike-cho, No. 22 No. 22 shi Sharp within Co., Ltd. (72) inventor Hajime Washio Osaka Abeno-ku, Osaka Nagaike-cho, No. 22 No. 22 shea Sharp Co., Ltd. in the F-term (reference) 2H092 GA59 JA25 JA26 MA05 MA07 MA17 MA27 MA30 NA01 PA03 PA06 PA08 2H093 NA16 NC13 NC21 NC22 NC23 NC34 ND42 5 C006 AF25 AF41 AF82 BB15 BC20 BF11 EB05 EC02 EC11 EC13 FA43 5C058 AA09 BA03 BA35 BB05 BB10 EA26 5C080 BB05 DD22 DD30 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 C006 AF25 AF41 AF82 BB15 BC20 BF11 EB05 EC02 EC11 EC13 FA43 5C058 AA09 BA03 BA35 BB05 BB10 EA26 5C080 BB05 DD22 DD30 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43

Claims (21)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、 前記ソース信号線駆動回路は、 nビットデジタル画像信号が入力され、nビットデジタル階調に対応したアナログ画像信号に変換し、出力するD/A(デジタル/アナログ)変換回路と、 前記アナログ画像信号を順次サンプリングするサンプリング回路とを有することを特徴とする表示装置の駆動回路。 And 1. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driver circuit of a display device which is integrally formed with the source signal line driver circuit over a substrate, the source signal line driver circuit, an n-bit digital image signal is input, converted to analog image signals corresponding to the n-bit digital gradation, and D / a (digital / analog) conversion circuit for outputting the analog image signal driving circuit of a display device characterized by sequentially and a sampling circuit for sampling a.
  2. 【請求項2】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、 前記ソース信号線駆動回路は、 直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P 2. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driver circuit of a display device which is integrally formed with the source signal line driver circuit over a substrate, the source signal line driver circuit, the series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, and outputs S / P
    (シリアル/パラレル)変換回路と、 前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A(デジタル/アナログ)変換回路と、 前記アナログ画像信号を順次サンプリングするサンプリング回路とを有することを特徴とする表示装置の駆動回路。 (Serial / parallel) conversion circuit and the S / P (serial / parallel) the output signal from the converter into an analog image signal corresponding to the n-bit digital gradation D / A (digital / analog) converter circuit When the drive circuit of a display device; and a sampling circuit for sequentially sampling the analog image signal.
  3. 【請求項3】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、 前記ソース信号線駆動回路は、 基準クロック信号が入力され、前記基準クロック信号のクロック周波数を伸張することにより、異なる周波数を有する複数のクロック信号を生成するクロック生成回路と、 直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P 3. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driver circuit of a display device which is integrally formed with the source signal line driver circuit over a substrate, the source signal line driver circuit, a reference clock signal is inputted, by stretching the clock frequency of the reference clock signal, a clock generation circuit for generating a plurality of clock signals having different frequencies, the series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, output to S / P
    (シリアル/パラレル)変換回路と、 前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A(デジタル/アナログ)変換回路と、 前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、 前記S/P(シリアル/パラレル)変換回路と、前記サンプリング回路とはそれぞれ、前記クロック生成回路によって、同一の前記基準クロック信号より生成されたクロック信号によって駆動されることを特徴とする表示装置の駆動回路。 (Serial / parallel) conversion circuit and the S / P (serial / parallel) the output signal from the converter into an analog image signal corresponding to the n-bit digital gradation D / A (digital / analog) converter circuit When, and a sampling circuit for sequentially sampling the analog image signal, and the S / P (serial / parallel) conversion circuit, each said sampling circuit, by the clock generation circuit, from the same of the reference clock signal driving circuit of a display device characterized in that it is driven by the generated clock signal.
  4. 【請求項4】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、 前記ソース信号線駆動回路は、 直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P 4. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driver circuit of a display device which is integrally formed with the source signal line driver circuit over a substrate, the source signal line driver circuit, the series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, and outputs S / P
    (シリアル/パラレル)変換回路と、 前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A(デジタル/アナログ)変換回路と、 前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、 前記直列のnビットデジタル画像信号は、k個並列に、 (Serial / parallel) conversion circuit and the S / P (serial / parallel) the output signal from the converter into an analog image signal corresponding to the n-bit digital gradation D / A (digital / analog) converter circuit When, and a sampling circuit for sequentially sampling the analog image signals, n-bit digital image signal of the series, into k parallel,
    第1〜第kの前記S/P(シリアル/パラレル)変換回路に入力され、第1〜第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜第k The first to the S / P of the k is input to the (serial / parallel) conversion circuit, the S / P (serial / parallel) first to each output signal from the conversion circuit the k first to k
    のD/A(デジタル/アナログ)変換回路に入力され、 k個のサンプリング信号が同時に出力されることにより、k本のソース信号線への信号の書き込みが同時に行われることを特徴とする表示装置の駆動回路。 Is input to the D / A (digital / analog) conversion circuit, by the k sampling signal is output at the same time, the display device characterized by writing signals to the source signal lines in k this is done at the same time the drive circuit of.
  5. 【請求項5】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動回路において、 前記ソース信号線駆動回路は、 基準クロック信号が入力され、前記基準クロック信号のクロック周波数を伸張することにより、異なる周波数を有する複数のクロック信号を生成するクロック生成回路と、 直列のnビットデジタル画像信号が入力され、前記nビットデジタル画像信号の長さをm倍に伸張し、m個並列のnビットデジタル画像信号に分割し、出力するS/P 5. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driver circuit of a display device which is integrally formed with the source signal line driver circuit over a substrate, the source signal line driver circuit, a reference clock signal is inputted, by stretching the clock frequency of the reference clock signal, a clock generation circuit for generating a plurality of clock signals having different frequencies, the series of n-bit digital image signal is input, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, output to S / P
    (シリアル/パラレル)変換回路と、 前記S/P(シリアル/パラレル)変換回路からの出力信号を、nビットデジタル階調に対応したアナログ画像信号に変換するD/A(デジタル/アナログ)変換回路と、 前記アナログ画像信号を順次サンプリングするサンプリング回路とを有し、 前記S/P(シリアル/パラレル)変換回路と、前記サンプリング回路とはそれぞれ、前記クロック生成回路によって、同一の前記基準クロック信号より生成されたクロック信号によって駆動され、 前記直列のnビットデジタル画像信号は、k個並列に、 (Serial / parallel) conversion circuit and the S / P (serial / parallel) the output signal from the converter into an analog image signal corresponding to the n-bit digital gradation D / A (digital / analog) converter circuit When, and a sampling circuit for sequentially sampling the analog image signal, and the S / P (serial / parallel) conversion circuit, each said sampling circuit, by the clock generation circuit, from the same of the reference clock signal is driven by the generated clock signal, n-bit digital image signal of the series, into k parallel,
    第1〜第kの前記S/P(シリアル/パラレル)変換回路に入力され、第1〜第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜第k The first to the S / P of the k is input to the (serial / parallel) conversion circuit, the S / P (serial / parallel) first to each output signal from the conversion circuit the k first to k
    のD/A(デジタル/アナログ)変換回路に入力され、 k個のサンプリング信号が同時に出力されることにより、k本のソース信号線への信号の書き込みが同時に行われることを特徴とする表示装置の駆動回路。 Is input to the D / A (digital / analog) conversion circuit, by the k sampling signal is output at the same time, the display device characterized by writing signals to the source signal lines in k this is done at the same time the drive circuit of.
  6. 【請求項6】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、 m個の並列nビットデジタル画像信号をそれぞれD/A 6. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driving method of a display device which is integrally formed with the source signal line driver circuit over a substrate, the m parallel n-bit digital image signal each D / a
    (デジタル/アナログ)変換回路に入力し、前記nビットデジタル階調に対応したアナログ画像信号に変換するステップと、 前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ信号をサンプリングするステップと、 を有することを特徴とする表示装置の駆動方法。 Type (digital / analog) conversion circuit, a step of converting the analog image signal corresponding to the n bit digital gray scale, the D / A the n-bit digital gray scale outputted from the (digital / analog) converter circuit the driving method of a display device, comprising the steps of: sampling an analog signal corresponding to the.
  7. 【請求項7】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、 nビットデジタル画像信号をS/P(シリアル/パラレル)変換回路に入力し、前記nビットデジタル画像信号の長さをm倍に伸張し、m個の並列nビットデジタル画像信号に分割し、出力するステップと、 前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、nビットデジタル階調に対応したアナログ画像信号に変換するステップと、 前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ画像信号をサンプリングするステップと 7. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driving method of a display device which is integrally formed with the source signal line driver circuit over a substrate, an n-bit digital image signal input to the S / P (serial / parallel) conversion circuit, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, output the step of converting the steps of the S / P output signals from the (serial / parallel) conversion circuit, respectively D / a type (digital / analog) converter, an analog image signal corresponding to the n bit digital gray scale When the steps of sampling the analog image signal corresponding to the n bit digital gray scale outputted from the D / a (digital / analog) converter circuit を有することを特徴とする表示装置の駆動方法。 The driving method of a display device characterized by having a.
  8. 【請求項8】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、 基準クロック信号をクロック生成回路に入力し、前記基準クロック信号の周波数を伸張することにより、異なる周波数を有する複数のクロック信号を出力するステップと、 nビットデジタル画像信号をS/P(シリアル/パラレル)変換回路に入力し、前記nビットデジタル画像信号の長さをm倍に伸張し、m個の並列nビットデジタル画像信号に分割し、出力するステップと、 前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、nビットデジタル階調に対応したアナログ画像信号 8. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driving method of a display device which is integrally formed with the source signal line driver circuit over a substrate, the reference clock signal is input to the clock generation circuit, by stretching the frequency of the reference clock signal, and outputting a plurality of clock signals having different frequencies, the n-bit digital image signal S / P (serial / parallel ) input to converter, the length of the n-bit digital image signal decompressed m times, the steps of dividing into m parallel n-bit digital image signal, and outputs, the S / P (serial / parallel) each output signal from the converter input to D / a (digital / analog) conversion circuit, an analog image signal corresponding to the n bit digital gray scale に変換するステップと、 前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ画像信号をサンプリングするステップと、を有することを特徴とする表示装置の駆動方法。 And converting the driving of a display device, comprising the steps of: sampling the analog image signal corresponding to the outputted the n bit digital gray scale from the D / A (digital / analog) converter circuit Method.
  9. 【請求項9】複数のソース信号線と、複数のゲート信号線と、複数の画素トランジスタとを有する画素部と、ソース信号線駆動回路とを基板上に一体形成した表示装置の駆動方法において、 基準クロック信号をクロック生成回路に入力し、前記基準クロック信号の周波数を伸張することにより、異なる周波数を有する複数のクロック信号を出力するステップと、 直列nビットデジタル画像信号をS/P(シリアル/パラレル)変換回路に入力し、前記nビットデジタル画像信号の長さをm倍に伸張し、m個の並列nビットデジタル画像信号に分割し、出力するステップと、 前記S/P(シリアル/パラレル)変換回路からの出力信号をそれぞれD/A(デジタル/アナログ)変換回路に入力し、nビットデジタル階調に対応したアナログ画像 9. A plurality of source signal lines, a plurality of gate signal lines, a pixel portion including a plurality of pixel transistors, the driving method of a display device which is integrally formed with the source signal line driver circuit over a substrate, the reference clock signal is input to the clock generation circuit, by stretching the frequency of the reference clock signal, and outputting a plurality of clock signals having different frequencies, the serial n-bit digital image signal S / P (serial / parallel) input to converter, the length of the n-bit digital image signal decompressed m times, divided into m parallel n-bit digital image signal, and outputting, the S / P (serial / parallel ) inputs an output signal from the converter to the respective D / a (digital / analog) conversion circuit, an analog image corresponding to the n bit digital gray scale 信号に変換するステップと、 前記D/A(デジタル/アナログ)変換回路から出力された前記nビットデジタル階調に対応したアナログ画像信号をサンプリングするステップとを有し、 前記直列のnビットデジタル画像信号は、k個並列に、 And converting the signal, the D / A (digital / analog) and a step of sampling an analog image signal corresponding to the n bit digital gray scale outputted from the conversion circuit, the series of n-bit digital image signal, into k parallel,
    第1〜第kの前記S/P(シリアル/パラレル)変換回路に入力され、第1〜第kの前記S/P(シリアル/パラレル)変換回路からの出力信号はそれぞれ第1〜第k The first to the S / P of the k is input to the (serial / parallel) conversion circuit, the S / P (serial / parallel) first to each output signal from the conversion circuit the k first to k
    のD/A(デジタル/アナログ)変換回路に入力され、 1つのサンプリング信号の出力により、k本のソース信号線への信号の書き込みが同時に行われることを特徴とする表示装置の駆動方法。 Is input to the D / A (digital / analog) conversion circuit, the output of one of the sampling signals, the driving method of a display device, characterized in that the writing of the signal to the source signal lines in k this is done simultaneously.
  10. 【請求項10】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とする表示装置。 10. A display device characterized by using the driving circuit of a display device according to any one of claims 1 to 6.
  11. 【請求項11】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とする表示装置。 11. A display device characterized by using the driving method of a display device according to any one of claims 7 to 9.
  12. 【請求項12】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とするテレビ。 12. A television, which comprises using a driving circuit of a display device according to any one of claims 1 to 6.
  13. 【請求項13】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とするパーソナルコンピュータ。 13. The method of claim 1 to the personal computer, which comprises using a driving circuit of a display device according to any one of claims 6.
  14. 【請求項14】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とする携帯端末。 14. A portable terminal characterized by using a driving circuit of a display device according to any one of claims 1 to 6.
  15. 【請求項15】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とするビデオカメラ。 15. A video camera, which comprises using a driving circuit of a display device according to any one of claims 1 to 6.
  16. 【請求項16】請求項1乃至請求項6のいずれか1項に記載の表示装置の駆動回路を用いることを特徴とするプロジェクタ。 16. Projector characterized by using a driving circuit of a display device according to any one of claims 1 to 6.
  17. 【請求項17】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とするテレビ。 17. TV, which comprises using a method of driving a display device according to any one of claims 7 to 9.
  18. 【請求項18】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とするパーソナルコンピュータ。 18. The method of claim 7 or the personal computer, which comprises using a method of driving a display device according to any one of claims 9.
  19. 【請求項19】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とする携帯端末。 19. A portable terminal characterized by using a driving method of a display device according to any one of claims 7 to 9.
  20. 【請求項20】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とするビデオカメラ。 20. A video camera, which comprises using a method of driving a display device according to any one of claims 7 to 9.
  21. 【請求項21】請求項7乃至請求項9のいずれか1項に記載の表示装置の駆動方法を用いることを特徴とするプロジェクタ。 21. Projector characterized by using a driving method of a display device according to any one of claims 7 to 9.
JP2000336837A 2000-11-06 2000-11-06 Driving circuit for display device and its driving method Withdrawn JP2002140029A (en)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010073775A1 (en) * 2008-12-25 2010-07-01 シャープ株式会社 Display device and display device drive method
US7893892B2 (en) 2002-10-31 2011-02-22 Sony Corporation Image display device and the color balance adjustment method
KR101211250B1 (en) 2005-10-28 2012-12-11 엘지디스플레이 주식회사 Mode converting, device mode converting method, and display device having the same
US8736544B2 (en) 2008-11-26 2014-05-27 Sharp Kabushiki Kaisha Liquid crystal display device, liquid crystal display device drive method, and television receiver
US8743047B2 (en) 2008-11-26 2014-06-03 Sharp Kabushiki Kaisha Liquid crystal display device, method for driving liquid crystal display device, and television receiver

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7893892B2 (en) 2002-10-31 2011-02-22 Sony Corporation Image display device and the color balance adjustment method
KR101211250B1 (en) 2005-10-28 2012-12-11 엘지디스플레이 주식회사 Mode converting, device mode converting method, and display device having the same
US8736544B2 (en) 2008-11-26 2014-05-27 Sharp Kabushiki Kaisha Liquid crystal display device, liquid crystal display device drive method, and television receiver
US8743047B2 (en) 2008-11-26 2014-06-03 Sharp Kabushiki Kaisha Liquid crystal display device, method for driving liquid crystal display device, and television receiver
WO2010073775A1 (en) * 2008-12-25 2010-07-01 シャープ株式会社 Display device and display device drive method
US8698850B2 (en) 2008-12-25 2014-04-15 Sharp Kabushiki Kaisha Display device and method for driving same

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