JP2002133877A - Non-volatile semiconductor memory - Google Patents

Non-volatile semiconductor memory

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JP2002133877A
JP2002133877A JP2001266042A JP2001266042A JP2002133877A JP 2002133877 A JP2002133877 A JP 2002133877A JP 2001266042 A JP2001266042 A JP 2001266042A JP 2001266042 A JP2001266042 A JP 2001266042A JP 2002133877 A JP2002133877 A JP 2002133877A
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block
erase
gate
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memory cell
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JP2001266042A
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Hiroshi Nakamura
Hideko Ohira
Kazunori Ouchi
Tomoharu Tanaka
Yoshiyuki Tanaka
寛 中村
和則 大内
秀子 大平
智晴 田中
義幸 田中
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To shorten an erasing time even when a large region is erased with a block. SOLUTION: In an EEPROM in which memory cells having an electric charge storage layer and a control gate are arranged in a semiconductor substrate in a matrix state and rewriting of data can electrically be performed by delivering and receiving of electric charges between the electric charge storage layer and the substrate, the memory cells are divided into plural cell blocks 201-20n, the memory is constituted so that as erasure size to erase partially a memory cell, the minimum unit (one cell block) consisting of plural memory cells or the size of integer number times of the unit (plural cell blocks) and having continued address is selected.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、浮遊ゲートと制御ゲートを有する電気的書き替え可能なメモリセルを用いた不揮発性半導体記憶装置(EEPROM)に係わり、 The present invention relates to relates to a nonvolatile semiconductor memory device using an electrical rewritable memory cell having a floating gate and a control gate (EEPROM),
例えばNANDセル構成のメモリセルアレイを有するE For example E having a memory cell array of the NAND cell structure
EPROMに関する。 On EPROM.

【0002】 [0002]

【従来の技術】EEPROMの中で高集積化可能なものとして、メモリセルを複数個直列接続したNAND型のEEPROMが知られている。 2. Description of the Related Art As a capable highly integrated in the EEPROM, NAND type EEPROM is known in which a plurality serially connected memory cells. 一つのメモリセルは基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でそのソース,ドレインを共用する形で直列接続されてNANDセルを構成する。 One memory cell has a FETMOS structure floating gate and control gate are stacked via an insulating film on a substrate, a source in each other that a plurality of memory cells adjacent in series connection in the form of sharing the drain to constitute a NAND cell. NANDセルの一端側ドレインは選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。 One end drain of the NAND cell is connected to a bit line via a select gate, the other end a source connected to a common source line through a selection gate. このようなメモリセルが複数個マトリクス配列されてEEPROMが構成される。 EEPROM is configured such memory cells is a plurality matrix array. メモリセルアレイは通常、n型半導体基板に形成されたp型ウェル内に形成される。 The memory cell array is typically formed on n-type semiconductor substrate which is formed on the p-type well.

【0003】このNAND型EEPROMの動作は、次の通りである。 [0003] The operation of the NAND type EEPROM is as follows. データ書込みは、ビット線から遠い方のメモリセルから順に行う。 Data writing is performed sequentially from the far memory cell from the bit line. nチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書き込み電位Vpp(=20V程度)を印加し、これよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電位VppM (=10V程度)を印加し、ビット線にはデータに応じて0V(例えば“1”) Describing the case of n-channel, the control gate and the select gate of the unselected memory cells to the control gate of a selected memory cell by applying a boosted program potential Vpp (= about 20V), which is now to the bit line side to apply the intermediate voltage vppm (= about 10V), the bit lines according to the data 0V (for example, "1")
又は中間電位(例えば“0”)を印加する。 Or applying an intermediate potential (for example, "0"). このとき、 At this time,
ビット線の電位は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。 The potential of the bit line is transmitted to the drain of the selected memory cell is transferred to the non-selected memory cells. データ“1”のときは、選択メモリセルの浮遊ゲートとドレイン間に高電界がかかり、ドレインから浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。 When data "1", a high electric field is applied between the floating gate and the drain of the selected memory cell, electrons in the floating gate from the drain, the threshold is tunnel injection is positively shifted. データ“0”のときはしきい値変化はない。 Data "0" there is no threshold change when.

【0004】データ消去は、チップ消去とブロック消去の2種類のモードを有する。 [0004] Data erasure has two modes of chip erase and block erase. チップ消去は、NANDセル内の全てのメモリセルに対して同時に行われる。 Chip erase is performed simultaneously for all memory cells in the NAND cell. 即ち、全ての制御ゲート,選択ゲートをVppとし、p型ウェル及びn型基板に昇圧された消去電位VppE (=20 That is, all of the control gates, the selection gates and Vpp, p-type well and n-type substrate erase potential is boosted to VppE (= 20
V)を印加する。 V) is applied to. これにより、全てのメモリセルにおいて浮遊ゲートの電子がウェルに放出され、しきい値が負方向に移動する。 Thereby, electrons of the floating gates in all the memory cells are released into the well, the threshold is moved in the negative direction.

【0005】これに対し、ブロック消去は、選択されたNANDセルブロック内の全ての制御ゲートに接地電位を与え、非選択のNANDセルブロック内の全ての制御ゲート、全てのNANDセルブロック内の全ての選択ゲート及びメモリセルが形成されたp型ウェルに消去電位を与える。 [0005] In contrast, the block erase gives a ground potential to all the control gates of the NAND cell block is selected, all of the control gates of the unselected NAND cell block, all in all the NAND cell block It gives the selection gate and the erase potential to the p-type well in which memory cells are formed. これにより、選択されたブロックにおいて浮遊ゲートの電子がウェルに放出され、ブロック単位の消去が行われる。 Thereby, electrons of the floating gates in the selected block are released into the well, the erase block unit is performed.

【0006】例えば4MビットNAND型EEPROM [0006] For example 4M-bit NAND type EEPROM
では、メモリセルは32kビット×128ブロックに分割される。 In the memory cell is divided into 32k bits × 128 blocks. 消去時間(p型ウェルに高電圧を印加する時間)は約10msであり、チップ消去で4Mビット一括消去する場合も、また1ブロック(32kビット)のみ消去する場合についても、消去時間は等しい。 Erase time (time for applying a high voltage to the p-type well) is about 10 ms, the case may be 4M bit batch erasing a chip erase, also to erase only one block (32k bits) also erase time are equal.

【0007】よって、例えば1Mビットをブロック消去する場合、32ブロックを消去するので、32×10= [0007] Thus, for example, when a 1M bit block erase, since erasing 32 blocks, 32 × 10 =
320msの消去時間を必要とする。 Require the erase time of 320ms. このように多くのブロックを消去する場合においては、チップ消去に比較して大幅な消去時間の増加を招くという問題点を有する。 Thus in the case of erasing a large number of blocks has the problem that compared to the chip erase leads to increase in significant erase time.

【0008】データ読出しは、選択されたメモリセルの制御ゲートを0Vとし、それ以外の選択ブロック内のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc [0008] Data reading, the control gate of a selected memory cell and 0V, the power supply potential Vcc to the control gate and the select gate of the other memory cells in the selected block
(=5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。 As (= 5V), is performed by detecting whether a current flows in the selected memory cell.

【0009】 [0009]

【発明が解決しようとする課題】以上のように従来のN THE INVENTION Problems to be Solved] above, in the conventional N
AND型EEPROMでは、大きい領域をブロック消去する場合に、チップ消去と比較して消去時間が大幅に長くなるという問題があった。 The AND type EEPROM, when block erase a large area, there is a problem that the erase time as compared with the chip erase is much longer.

【0010】本発明はこのような点に鑑みなされたもので、高速なブロック消去を可能とするEEPROMを提供することを目的とする。 [0010] The present invention has been made in view of the above problems, and an object thereof is to provide an EEPROM to enable high-speed block erase.

【0011】 [0011]

【課題を解決するための手段】上記課題を解決するために本発明は次のような構成を採用している。 Means for Solving the Problems The present invention for solving the above adopts the following configuration.

【0012】即ち本発明は、半導体基板に電荷蓄積層と制御ゲートを有するメモリセルがマトリクス配列され、 [0012] The present invention provides a memory cell having a charge storage layer and a control gate on a semiconductor substrate in a matrix arrangement,
電荷蓄積層と基板間の電荷の授受により電気的にデータ書替えを可能にした不揮発性半導体記憶装置において、 In the nonvolatile semiconductor memory device in electrical allow data rewriting by transfer of charges between the charge storage layer and the substrate,
前記メモリセルを部分消去すべき消去サイズが、複数のメモリセルからなる最小単位とその整数倍で且つアドレスが連続するものとで選択可能に構成されていることを特徴とする。 Clear size should partial erase the memory cell, characterized in that minimum unit and the address at an integral multiple of a plurality of memory cells is selectably configured between successive ones.

【0013】 [0013]

【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described by embodiments illustrated details of the present invention.

【0014】(第1の実施形態)図1は、本発明の第1 [0014] (First Embodiment) FIG. 1 is a first aspect of the present invention
の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図である。 Is a block diagram showing a schematic configuration of a NAND cell type EEPROM according to the embodiment. 図では、データ書込み及び読出し動作を制御する制御回路部は省略して、データ消去に関係する部分のみ示している。 In the figure, the control circuit section for controlling data write and read operations are omitted, shows only parts related to data erasure. メモリセルアレイ5 The memory cell array 5
は、後に詳細に説明するようにn型シリコン基板に形成されたp型ウェル4内に形成されている。 It is formed on the n-type silicon substrate to form a p-type well 4 as described in detail later. このメモリセルアレイ5に対して、ブロック消去を行うためのブロック選択回路7が設けられている。 For this memory cell array 5, a block selection circuit 7 for performing a block erase is provided. このブロック選択回路7の出力に応じて各NANDセルブロック内の制御ゲート及び選択ゲートに消去電位制御回路2から与えられる消去電位を与えるために、制御ゲート・選択ゲート制御回路6が設けられている。 To give erasing potential applied from the erase potential control circuit 2 to the control gates and select gates of the NAND cell block in response to the output of the block selecting circuit 7, the control gate and select gate control circuit 6 is provided .

【0015】消去電位は消去電位昇圧回路1が発生する。 [0015] The erase potential erase potential step-up circuit 1 is generated. この消去電位昇圧回路1から得られる消去電位が消去電位制御回路2を介し、制御ゲート・選択ゲート制御回路6を介して各NANDセルの制御ゲート及び選択ゲートに与えられる。 The erase potential obtained from the erase potential booster circuit 1 through the erase voltage control circuit 2 is supplied through the control gate select gate control circuit 6 to the control gates and select gates of the NAND cells. また、消去電位制御回路2からの消去電位はp型ウェル4にも与えられる。 Also, the erase potential from the erase voltage control circuit 2 is also given to the p-type well 4. n型基板の電位は、基板電位制御回路3によって制御される。 Potential of the n-type substrate is controlled by a substrate potential control circuit 3. ビット線制御回路8は、データ書込み時及び読出し時に動作するもので、データ消去時はメモリセルアレイ5から切り離される。 The bit line control circuit 8, which operates at the time and read data writing, data erase is disconnected from the memory cell array 5.

【0016】図2(a)(b)は実施例のメモリセルの一つのNANDセル部の平面図と等価回路であり、図3 [0016] FIG. 2 (a) (b) is a plan view and an equivalent circuit of one NAND cell portion of the memory cell of the embodiment, FIG. 3
(a)(b)はそれぞれ図2(a)のA―A′及びB− (A) (b) is A-A 'and, respectively, in FIG 2 (a) B-
B′断面図である。 B 'is a cross-sectional view. n型シリコン基板9のメモリセルアレイ領域にはp型ウェル4が形成され、このp型ウェル4の素子分離絶縁膜12によって区画された領域にNA The memory cell array region of the n-type silicon substrate 9 p-type well 4 is formed, NA in regions partitioned by the element isolation insulating film 12 of the p-type well 4
NDセルが形成されている。 ND cell is formed.

【0017】一つのNANDセルに着目して説明すると、この実施例では8個のメモリセルM1 〜M8 によりNANDセルが構成されている。 [0017] To explain by focusing on one NAND cell, a NAND cell is composed of eight memory cells M1 ~M8 in this embodiment. 各メモリセルは、p型ウェル4上に熱酸化で形成された薄いゲート絶縁膜13 Each memory cell has a thin gate formed by thermal oxidation on the p-type well 4 insulating film 13
を介して第1層多結晶シリコン膜による浮遊ゲート14 Floating the first layer polycrystalline silicon film via a gate 14
(14 1 〜14 8 )が形成され、この上に層間絶縁膜1 (14 1 to 14 8) is formed, an interlayer insulating film 1 on the
5を介して第2層多結晶シリコン膜による制御ゲート1 5 through the control by the second-layer polycrystalline silicon film gate 1
6(16 1 〜16 8 )が積層形成されている。 6 (16 1 to 16 8) are stacked. 浮遊ゲート14が電荷蓄積層である。 The floating gate 14 is a charge accumulation layer.

【0018】各メモリセルの制御ゲート16は横方向に配列されるNANDセルについて連続的に制御ゲート線CG(CG1 〜CG8 )として配設され、通常これがワード線となる。 The control gate 16 of each memory cell is disposed as a continuous control gate lines CG for NAND cell (CG1 ~CG8) which is arranged in the horizontal direction, usually the this word line. メモリセルのソース,ドレイン拡散層であるn型層11は隣接するもの同士で共用されて8個のメモリセルM1 〜M8 が直列接続されている。 The source of the memory cell, n-type layer 11 is a drain diffusion layer ~M8 each other by sharing has been eight memory cells M1 that adjacent are connected in series. これら8 These 8
個のメモリトランジスタのドレイン側,ソース側にはそれぞれ選択ゲートS1,S2 が設けられている。 The drain side of the number of memory transistors, each select gate S1, S2 on the source side. これら選択ゲートのゲート絶縁膜は通常メモリセル部とは別にそれより厚く形成されて、その上に2層のゲート電極14 The gate insulating film of the select gate is a normal memory cell portion are separately formed thicker than the gate electrode 14 of the second layer thereon
9 ,16 9及び14 10 ,16 10が形成されている。 9, 16 9 and 14 10, 16 10 are formed. これらの二層のゲート電極は所定間隔でコンタクトして、制御ゲート線CGの方向に連続的に配設されて選択ゲート線SG1,SG2 となる。 The gate electrode of these two layers are in contact at predetermined intervals, the selection gate lines SG1, SG2 to the direction of the control gate lines CG are continuously arranged.

【0019】素子形成された基板上はCVD絶縁膜17 [0019] substrate that is the device forming the CVD insulator film 17
により覆われ、この上にビット線18が配設されている。 Covered by, the bit line 18 is disposed on this. ビット線18は、一方の選択ゲートS1 のドレイン拡散層にコンタクトしている。 Bit lines 18 are in contact with the drain diffusion layer of one of the selection gate S1. 他方の選択ゲートS2 のソース拡散層は、通常は共通ソース線として複数のNA The source diffusion layer of the other selection gate S2 is usually a plurality of NA as a common source line
NDセルに共通に配設される。 It is arranged in common to ND cell.

【0020】図4は、このようなNANDセルがマトリクス配列されたメモリセルアレイの等価回路を示している。 [0020] Figure 4, such NAND cell shows an equivalent circuit of a memory cell array arranged in a matrix.

【0021】この実施例におけるブロック消去の概略を、図5を用いて説明する。 [0021] The schematic block erase in this embodiment will be described with reference to FIG. メモリセルアレイは図5に示すように、複数のNANDセルブロック20(20 1 The memory cell array as shown in FIG. 5, a plurality of NAND cell block 20 (20 1
〜20 20 n )により構成されている。 It is constituted by n). いま消去モードで上から1番目のセルブロック20 Cell block 20 of the first from the top now erase mode 1と2番目のNANDセルブロック20 2が選択されたとすると、メモリセルアレイが形成されたp型ウェル及びn型基板にそれぞれ消去電位VppE (=20V)が印加され、同時に選択されたNANDセルブロック20 1及び20 2内の全ての制御ゲートに0Vが印加される。 1 and the second NAND cell block 20 2 and are selected, each erase potential VppE the p-type well and n-type substrate the memory cell array is formed (= 20V) is applied, the NAND cell block 20 selected at the same time 0V is applied to all of the control gates 1 and 20 2. そして、選択されたNA Then, the selected NA
NDセルブロック及び非選択のNANDセルブロック内の全ての選択ゲート、非選択のNANDセルブロック内の全ての制御ゲートには消去電位VppE が与えられる。 ND cell blocks and all select gate of the unselected NAND cell block, all of the control gates of the unselected NAND cell block is given erase potential VppE.
ビット線は全てフローティングとされる。 Bit lines are all floating.

【0022】この結果、選択されたNANDセルブロック20 1 ,20 2内で全てのメモリセルの浮遊ゲートの電子がp型ウェルに放出されて、ブロック20 1 ,20 [0022] As a result, electrons in the floating gates of all the memory cells in the selected NAND cell block 20 1, 20 inside 2 is released into the p-type well, the block 20 1, 20
2のデータ消去がなされることになる。 So that the data erasure of 2 is performed.

【0023】上述のようなブロック消去を行うための図1の各部の具体的な構成と動作を、以下に詳しく説明する。 [0023] The specific structure of each part and operation 1 for performing block erasure as described above, will be described in detail below.

【0024】図6は、図1のブロック選択回路7及び制御ゲート・選択ゲート制御回路6の具体的構成を、一つのNANDセルブロック20i について示したものである。 [0024] FIG 6 is a specific configuration of the block selecting circuit 7 and the control gate select gate control circuit 6 of FIG. 1, shown for one of the NAND cell block 20i. ブロック選択回路7は、ロウデコーダ・イネーブル信号RDENB とアドレス信号ai の論理をとるNANDゲートG1 が基本回路であり、選択されたブロックについてはノードN1 が“H”レベルになる。 Block selection circuit 7, NAND gate G1 for taking a logical row decoder enable signal RDENB and address signal ai is a basic circuit, the node N1 becomes "H" level for the selected block.

【0025】ノードN1 の信号は、転送ゲート71を介して、又はインバータI2 と転送ゲート72を介して制御ゲート・選択ゲート制御回路6に入力される。 The signal at the node N1, through the transfer gate 71, or is input to the control gate and select gate control circuit 6 via the inverter I2 and the transfer gate 72. 転送ゲート71と72はこの実施例では、PMOSトランジスタとNMOSトランジスタを並列接続して構成されており、消去制御信号 ERASE,/ERASE によっていずれか一方が導通状態になるように制御される。 The transfer gate 71 72 In this embodiment is constituted by parallel connection of PMOS and NMOS transistors, the erase control signal ERASE, is controlled to either one becomes conductive by / ERASE. 即ちデータ消去時は、制御信号 ERASEが“H”レベルであって、このとき転送ゲート72がオンとなり、ノードN1 の信号がインバータI2 で反転されてノードN2 に伝達される。 That erasing data, the control signal ERASE is a "H" level, this time the transfer gate 72 is turned on, the signal at node N1 is transmitted is inverted to the node N2 by an inverter I2. つまり、消去モードで選択ブロックについてノードN2 が“L”レベルになる。 That is, the node N2 is the selection block in the erase mode to the "L" level. また、ブロック選択回路7のノードN1 は読出し時に“H”レベルとなる制御信号READによって制御される別の転送ゲート73を介して、NAN The node N1 of the block selection circuit 7 via another transfer gate 73 which is controlled by a control signal READ to "H" level at the time of reading, NAN
Dセルブロックのソース側の選択ゲートに接続される。 It is connected to the source side select gates of the D cell blocks.

【0026】制御ゲート・選択ゲート制御回路6には、 [0026] to the control gate and the selection gate control circuit 6,
図1の昇圧電位制御回路2から得られる昇圧電位VppE It boosted potential obtained from the boost potential control circuit 2 of FIG. 1 VppE
(=20V)を各制御ゲートに与えるための共通駆動回路61を有する。 A common driving circuit 61 for applying to the control gates (= 20V). 駆動回路61は、PMOS負荷トランジスタQp1,Qp2とNMOSドライバトランジスタQN Drive circuit 61, PMOS load transistors Qp1, Qp2 and NMOS driver transistor QN
1,QN2により構成されている。 Is composed of 1, QN2. ノードN2 の信号が一方のドライバトランジスタQN1のゲートに直接入力され、他方のドライバトランジスタQN2のゲートにはインバータI1 により反転されて入力される。 Node signal of N2 is directly input to the gate of one of the driver transistor QN1, the gate of the other driver transistor QN2 is inverted is input by the inverter I1. これにより、 As a result,
駆動回路61には相補出力が得られる。 Complementary output is obtained in the driver circuit 61. この駆動回路6 The drive circuit 6
1の一方の出力、即ちドライバトランジスタQN2のドレイン出力は、消去モードの選択ブロックについては“L”レベルであり、これがNANDセルブロック20 One output of the 1, i.e., the drain output of the driver transistor QN2 is selective for the block "L" level of the erase mode, which NAND cell block 20
i の制御ゲート線CGに制御信号CD(CD1 〜CD8 i of control gate lines CG to the control signal CD (CD1 ~CD8
)を供給するための転送ゲート62 1 〜62 8の制御信号として用いられる。 ) Used as a control signal of the transfer gate 62 1 to 62 8 for supplying. 従って、選択ブロックについて転送ゲート62 1 〜62 8はオフである。 Thus, the transfer gate 62 1 to 62 8 for the selected block is turned off.

【0027】制御信号CDは消去モードでは消去電位V [0027] erase control signal CD is in the erase mode potential V
ppE である。 Is ppE. 制御ゲート線CGにはそれぞれ放電用のN N for each of the control gate line CG discharge
MOSトランジスタQN8,…,QN10 ,…,QN14 , MOS transistor QN8, ..., QN10, ..., QN14,
…,QN16 が設けられている。 ..., QN16 is provided. 駆動回路61の他方の出力、即ちドライバトランジスタQN1のドレイン出力は、 The other output of the drive circuit 61, i.e., the drain output of the driver transistor QN1,
これらの放電用トランジスタのゲートに制御信号として入る。 The gates of these discharge transistor enters as a control signal.

【0028】従って、ブロック選択回路7の出力,つまりノードN2 が“L”レベルである消去モードの選択ブロックについては、駆動回路61の一方のドライバトランジスタQN1のドレイン出力が“H”レベル、他方のドライバトランジスタQN2のドレイン出力が“L”レベルであるから、転送ゲート62 1 〜62 8のPMOSトランジスタには“H”レベル,NMOSトランジスタには“L”レベルが入ってこれらは全てオフとなる。 [0028] Thus, the output of the block selecting circuit 7, i.e. for the selected block in the erase mode the node N2 is at "L" level, one of the drain output of the driver transistor QN1 is "H" level of the drive circuit 61, the other since the drain output of the driver transistor QN2 is at "L" level, PMOS transistor is "H" level of the transfer gate 62 1 to 62 8, the NMOS transistor becomes all off enters the "L" level. このとき、各制御ゲート線CGに設けられた放電用トランジスタQN8,…,QN10 ,…,QN14 ,…,QN16 がオンになって、選択ブロックの制御ゲートは全て0Vとされる。 At this time, discharging transistor QN8 provided to the control gate line CG, ..., QN10, ..., QN14, ..., QN16 is turned on, are all the control gates of the selected block 0V. 非選択ブロックでは、ノードN2 が“H”レベルであるから、駆動回路61の出力は選択ブロックとは逆になり、転送ゲート62 1 〜62 8がオンとなって制御信号CDが各制御ゲート線CGに与えられる。 The unselected block, since the node N2 is at "H" level, the output of the drive circuit 61 is reversed to the selected block, the transfer gate 62 1 to 62 8 is turned on the control signal CD is the control gate lines It is given to the CG.

【0029】制御ゲート・選択ゲート制御回路6内には、ドレイン側の選択ゲート線SG1を制御するC2 M [0029] The control gate select gate control circuit 6, controls the drain side select gate line SG1 C2 M
OSインバータ構成の選択ゲート駆動回路63が設けられている。 OS inverter structure of the selection gate drive circuit 63 is provided. この駆動回路63の電源には、書込み時に中間電位となりそれ以外では外部電源電位Vccと同じ値をとる制御信号VMSG が用いられている。 The power of the drive circuit 63 becomes the intermediate potential control signal VMSG take the same value as the external power supply potential Vcc is otherwise have been used at the time of writing. この駆動回路6 The drive circuit 6
3のPMOS側クロック信号ERASEHは、消去モードでV 3 of the PMOS side clock signal ERASEH is, V in the erase mode
ppE と同じ高電位となる信号である。 It is a signal having the same high potential as the PPE. また、ドレイン, In addition, drain,
ソース両方の選択ゲート線SG1,SG2 には、制御信号 Source both the selection gate lines SG1, the SG2, the control signal
ERASEHにより制御されるNMOSトランジスタQN12,Q NMOS transistor QN12, which is controlled by the ERASEH, Q
N17 を介して消去時に昇圧電位VppE と同じ電位となる制御信号VppSGが与えられるようになっている。 Control signal VppSG having the same potential as the boost potential VppE during erasing via N17 so that the given. 従って消去モードにおいては、選択ブロック,非選択ブロックを問わず、NMOSトランジスタQN12,QN17 がオンになって、選択ゲート線SG1,SG2に制御信号VppSGが与えられる。 In thus erase mode, whether the selected block, the non-selected block, NMOS transistors QN12, QN17 is turned on, the control signal VppSG is applied to select gate lines SG1, SG2.

【0030】厳密にいえば、選択ゲート線SG1,SG2 [0030] Strictly speaking, the selection gate lines SG1, SG2
に与えられるのは、NMOSトランジスタQN12,QN17 It is be given to, NMOS transistor QN12, QN17
のしきい値をVthとして、VppE −Vthである。 The threshold as Vth, is VppE -Vth. メモリセルアレイが形成されたp型ウェルと同時に、NAND At the same time the p-type well memory cell array is formed, NAND
セルの共通ソースにはソースには、消去モードにおいて消去電位VppE となるウェル制御信号Vwellが与えられる。 The cell common source of the source is given well control signal Vwell as the erase potential VppE in the erase mode.

【0031】ここで、本実施例では前記ブロック選択回路7のNANDゲートG1に入力されるアドレスによってブロックを選択する。 [0031] Here, in the present embodiment selects a block by the address inputted to the NAND gate G1 of the block selection circuit 7. 4MビットNAND型EEPR 4M-bit NAND type EEPR
OMを例に考えると、メモリセルは128ブロックに分割されており、アドレスA12(A12)からアドレスA Considering the OM example, the memory cells are divided into 128 blocks, the address A from the address A12 (A12)
18(A18)の7アドレスで選択される。 18 are selected by 7 address (A18).

【0032】図7にアドレスバッファ部の構成を示す。 [0032] Figure 7 shows the configuration of the address buffer unit.
ここでは、チップイレーズと2ブロック毎のブロック消去を設定して説明を加える。 Here, adding the description set block erase chip erase and every two blocks. (b)に示すように(A1 As shown in (b) (A1
2〜A18)にはCERASE信号が入力され、さらに(a) CERASE signal is input to 2~A18), further (a)
に示すように(A12)にはこれと共にBERASE信号が入力されている。 BERASE signal is input with which the in (A12) as shown in FIG. チップイレーズ時には、CERASE信号がH At the time of the chip erase, CERASE signal is H
となり、全アドレスのAi 及び/Ai が両者ともHとなり、128個の上述のブロック選択回路が選択状態となり、NANDゲートG1の出力は全て“L”となる。 Next, Ai and / Ai both are both H next to all addresses becomes a 128 block selecting circuit is selected above, all the output of the NAND gate G1 is "L".

【0033】ブロック消去時においてもBERASE信号がH [0033] BERASE signal even at the time of block erase H
となると、BERASE信号が入力されている(A12)アドレスバッファ回路においてA12及び/A12が両者ともH When it comes to, both A12 and / A12 are both in BERASE signal is input (A12) address buffer H
となる。 To become. 残りのAi ,/Ai はチップ外部からのブロックアドレス信号によって選択され、結果として2ブロックが選択状態となる。 The remaining Ai, / Ai is selected by the block address signal from outside the chip, the result 2 block is selected as. つまり、BERASE信号がアドレスバッファに入力されていなかった従来例のように、外部から入力されるブロックアドレス信号に応じて1ブロックのみを選択状態とするのではなく、2ブロックの選択が可能となる。 In other words, as in the conventional example BERASE signal has not been input to the address buffer, instead of only one block to the selected state in response to the block address signal input from the outside, selection of the two blocks is possible .

【0034】このように本実施例によれば、(A12) According to the present embodiment, (A12)
アドレスバッファのA12,/A12両者を入力によらずH Address buffer A12, / A12 regardless of the input of both H
とすることによって、チップ外部から見たブロック消去の単位は従来の2倍となる。 By a unit of block erase viewed from the outside of the chip is the conventional two-fold. このため、複数のブロックを消去する際に1ブロックずつ消去する従来例に比してブロック消去の高速化をはかることができる。 Therefore, it is possible to increase the speed of the block erase as compared with the conventional example clears one block when erasing a plurality of blocks. 当然のことながら、(A13)を(A12)と同様の構成にすれば4ブロックが、さらに(A14)も同様の構成にすれば8ブロックが同時に選択される。 Of course, the (A13) 4 blocks if the same structure as the (A12), further (A14) also has 8 blocks if the same components are simultaneously selected.

【0035】なお、上述した複数ブロック毎の消去は、 [0035] It should be noted that the erasing of each of a plurality blocks described above,
チップ製造時に配線オプションとしておくことも可能である。 It is also possible to keep the wiring option at the time of chip manufacturing. 最も簡単な方法は、複数個のアドレスバッファを図7の(A12)と同様の形にしておいて、その3入力NOR回路の入力のうちの一つにブロックイレーズのBE The easiest way is a plurality of address buffers leave this same form as (A12) in Figure 7, one block erase of the inputs of the three input NOR circuit BE
RASE信号を入力するか、Vssを入力するか選択し、配線を行えばよい。 Enter the RASE signal, enter or select Vss, it may be performed wires.

【0036】また、図8に示すように、ヒューズ80を溶断することによってブロックサイズを変えることもできる。 Further, it is also possible to change, as shown in FIG. 8, the block size by blowing a fuse 80. ヒューズ80を切断すると、BERASE信号が“H” When the fuse 80, BERASE signal is "H"
の時に、A12,/A12の両者が多重選択される。 When, A12, is both / A12 are multiplexed selected. さらに、図9に示すように、ボンディングオプションにすることによってブロックサイズを変えることもできる。 Furthermore, as shown in FIG. 9, it is also possible to change the block size by the bonding option. ボンディングパッド90をVccに接続すれば、BERASE信号が“H”の時A12,/A12が多重選択される。 By connecting the bonding pads 90 to Vcc, A12 when the BERASE signal is "H", / A12 are multiplexed selected. また、ヒューズやボンディングオプションの代わりに、EEPR In addition, instead of the fuse and the bonding option, EEPR
OMの情報を記憶させる方法も考えられる。 The method of storing information of OM is also conceivable.

【0037】(第2の実施形態)次に、本発明の第2の実施例について説明する。 [0037] (Second Embodiment) Next, a description will be given of a second embodiment of the present invention. 第1の実施例では、ブロック消去のサイズはアドレスバッファの形によって可変であるが、ユーザー自身がブロック消去のサイズを設定することはできない。 In the first embodiment, the size of the block erase is variable depending on the shape of the address buffer, the user himself can not set the size of the block erase. しかし、以下の第2の実施例によれば、ユーザー自身が状況に応じてブロック消去のサイズを選択することが可能である。 However, according to the following second embodiment, it is possible that the user himself selects the size of the block erase depending on the situation. この実施例では、消去はチップ消去、2ブロック毎の消去、4ブロック毎の消去の3種類の消去モードを有する場合について説明する。 In this embodiment, erasing will be described with three erase modes chip erase, erase every two blocks, erase every four blocks.

【0038】通常、チップはCPU側からのコマンド信号を受けて動作するが、本実施例においては上記の消去モードに対応する3種類のコマンドを有するとする。 [0038] Normally, the chip operates in response to command signals from the CPU side, but in the present embodiment and having three types of commands corresponding to the erasing mode. 図10に本実施例におけるアドレスバッファを示す。 Indicating the address buffer in the present embodiment in FIG. 10.
(c)に示すように、(A12〜A18)にはCERASE信号が入力され、(b)に示すように(A13)にはこれと共に BERASE2信号が入力されている。 As shown in (c), CERASE signal is input to (A12-A18), which is input thereto with BERASE2 signal to the (A13) as shown in (b). また、(A1 In addition, (A1
2)には、(A13)の構成において BERASE2の代わりに、 BERASE1信号とBERASE2 がORゲートを介して入力されている。 The 2), instead configuration in the BERASE2 of (A13), BERASE1 signal and BERASE2 is input via the OR gate.

【0039】この実施例では、まずチップ消去のコマンドが取り込まれると、信号CERASEが“H”となり、A12 [0039] In this embodiment, the first command of the chip erasure is captured signal CERASE becomes "H", A12
〜A17の全アドレスのAi及び/Ai信号がHとなり、 Ai and / Ai signals of all address H next ~A17,
全ブロックが選択状態となり、チップが一括で消去される。 All blocks become the selected state, the chip is erased in bulk. また、2ブロック毎の消去のコマンドが入力されると、BERASE1 信号がHとなる。 Also, the erase command of every two blocks are input, BERASE1 signal becomes H. A12,/A12はいずれもHとなり、2ブロックが選択状態となる。 A12, / A12 next Both H, 2 blocks are selected. さらに、4ブロック毎の消去のコマンドが入力されると、BERASE2 信号がHとなり、A12,/A12,A13,/A13のいずれもがHとなり、結果として4ブロックが選択状態となる。 Furthermore, an erase command for each 4 block is inputted, becomes BERASE2 signal H, A12, / A12, A13, / both are H next to A13, as a result 4 block is selected.

【0040】これによって、数種類のブロックイレーズコマンドを有することによって、ブロック消去のサイズを可変することが可能となる。 [0040] Thus, by having several kinds of block erase command, it is possible to vary the size of the block erase. また、この実施例においても第1の実施例で説明したように、配線オプション, Further, as also described in the first embodiment in this embodiment, wiring options,
ヒューズ,EEPROM等を用いることによって、ブロック消去の自由度を増すことができる。 Fuse by using an EEPROM or the like, it is possible to increase the degree of freedom of the block erase.

【0041】なお、本発明は上述した各実施例に限られるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。 [0041] The present invention is not limited to the above embodiments, it is possible without departing from the spirit thereof, variously modified and practiced. 実施例では、NAND型EEPROMを例にとり説明したが、各種不揮発性メモリに対しても同様に適用できる。 In the embodiment has been described taking the NAND type EEPROM as an example, it can be similarly applied to various non-volatile memory.

【0042】 [0042]

【発明の効果】以上詳述したように本発明によれば、メモリセルを部分消去すべき消去サイズを可変することができるので、大きい領域をブロック消去する場合にも消去時間を短くすることができる。 According to the present invention as described in detail above, it is possible to vary the erase size should partially erased memory cells, but also to shorten the erase time when block erase large area it can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施例に係わるNANDセル型EEPR [1] NAND cell type according to the first embodiment EEPR
OMの概略構成を示す図。 It shows a schematic configuration of OM.

【図2】第1の実施例におけるNANDセルのレイアウトと等価回路図。 [2] The layout and equivalent circuit diagram of a NAND cell in the first embodiment.

【図3】図2のA―A′及びB−B′断面図。 [3] A-A 'and B-B' sectional view of FIG.

【図4】第1の実施例におけるメモリセルアレイの等価回路図。 Figure 4 is an equivalent circuit diagram of a memory cell array in the first embodiment.

【図5】第1の実施例におけるブロック消去動作の概要を説明するための図。 5 is a diagram for explaining the outline of the block erase operation in the first embodiment.

【図6】第1の実施例におけるブロック選択回路とゲート制御回路部の構成を示す図。 6 is a diagram showing a structure of a block selection circuit and the gate control circuit in the first embodiment.

【図7】第1の実施例におけるアドレスバッファ部の構成を示す図。 7 is a diagram showing a configuration of the address buffer unit in the first embodiment.

【図8】第1の実施例のアドレスバッファ部の変形例を示す図。 8 is a diagram showing a modified example of the address buffer of the first embodiment.

【図9】第1の実施例のアドレスバッファ部の他の変形例を示す図。 9 is a diagram showing another modification of the address buffer of the first embodiment.

【図10】第2の実施例におけるアドレスバッファ部の構成を示す図。 10 is a diagram showing a configuration of the address buffer unit in the second embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…消去電位昇圧回路 2…消去電位制御回路 3…基板電位制御回路 4…p型ウェル 5…メモリセルアレイ 6…制御ゲート・選択ゲート制御回路 7…ブロック選択回路 8…ビット線制御回路 1 ... erase potential booster circuit 2 ... erase potential control circuit 3 ... substrate potential control circuit 4 ... p-type well 5 ... memory cell array 6 ... control gate select gate control circuit 7 ... block selection circuit 8 ... bit line control circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 Fターム(参考) 5B025 AA01 AC01 AD01 AD08 AD10 AE05 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Tanaka Tomoharu Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba the laboratory (72) inventor Hideko Ohira Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 address Co., Ltd. Toshiba the laboratory (72) inventor Kazunori Ouchi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba Research Institute in the F-term (reference) 5B025 AA01 AC01 AD01 AD08 AD10 AE05

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板に電荷蓄積層と制御ゲートを有するメモリセルがマトリクス配列され、電荷蓄積層と基板間の電荷の授受により電気的にデータ書替えを可能にした不揮発性半導体記憶装置において、 前記メモリセルを部分消去すべき消去サイズが、複数のメモリセルからなる最小単位とその整数倍で且つアドレスが連続するものとで選択可能に構成されていることを特徴とする不揮発性半導体記憶装置。 1. A memory cell having a charge storage layer and a control gate on a semiconductor substrate in a matrix arrangement, in the nonvolatile semiconductor memory device in electrical allow data rewriting by transfer of charges between the charge storage layer and the substrate, Clear size should partial erase the memory cell, the smallest unit and the non-volatile semiconductor memory device characterized by and address in an integral multiple is selectably configured between successive ones of a plurality of memory cells .
  2. 【請求項2】前記ブロックのサイズは、最小単位の2のn乗倍(n=0,1,2,…)のサイズであることを特徴とする請求項1記載の不揮発性半導体記憶装置。 Size wherein said block is a non-volatile semiconductor memory device according to claim 1, characterized in that the size of the second n th power of the minimum unit (n = 0,1,2, ...).
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