JP2002090481A - 電波時計 - Google Patents

Abstract

(57)【要約】 【課題】 電波時計の受信性能の向上を図る。 【解決手段】 40kHz標準電波のパルス信号の立ち上が
りを検出して基準クロックのカウントを開始し、0.05秒
以内に立下りを検出したときはノイズとみなして無視す
る。0.05秒以上継続したパルスは時刻データパルスとし
て取り込み、受信部のゲート回路3を閉じる。クロック
カウント開始から0.9秒経過後にゲート回路3を開き、次
のパルスの立ち上がり検出を待つ。標準電波のパルス周
波数(1Hz)に合わせてゲート回路を開き、一つの時刻デ
ータパルスを取り込んだ後は次の一秒の開始までゲート
回路を閉じることにより、パルス間に混入したノイズを
排除する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電波時計に関す
るものであり、特に、妨害ノイズを除去することによっ
て受信性能の向上を図った電波時計に関するものであ
る。

【０００２】

【発明が解決しようとする課題】郵政省通信総合研究所
標準周波数局（コールサインＪＧ２ＡＳ）の福島県おお
たかどや山送信所から発信される40kHz標準電波を受信
して時刻を自動修正する電波時計が市販されている。標
準電波は、分、時、一月一日からの通算日、年、曜日、
うるう秒の時刻情報を含む60ビットタイムコード信号を
一周期60秒のタイミングで繰返し送信する。

【０００３】図３は公表されているタイムコード信号の
構成図を引用したものであり、先頭マーカーMに続いて
先頭マーカーMの時刻を符号化したデータが送信され
る。各パルス信号の立ち上がりの55％値が標準時の1秒
信号に同期しており、先頭マーカーMの立ち上がりは毎
分0秒の立ち上がりに対応し、ポジションマーカP0〜P5
の立ち上がりは、それぞれ59秒、9秒、19秒、29秒、39
秒、49秒の立ち上がりに対応している。

【０００４】また、マーカーM及びポジションマーカP0
〜P5のパルス幅＝0.2s±5ms 時刻データパルスの幅は、0（BCD）＝0.8s±5ms 1（BCD）＝0.5s±5ms となっている。

【０００５】分データは7ビット構成であり、先頭のビ
ットから順に40m、20m、10m、8m、4m、2m、1mのBCD値を
表している。

【０００６】6ビット時データは、先頭ビットから順に2
0h、10h、8h、4h、2h、1hのBCD値を表している。

【０００７】10ビット通算日データは、先頭ビットから
順に200d、100d、80d、40d、20d、10d、8d、4d、2d、1d
のBCD値を表している。

【０００８】8ビット年データは西暦の下二桁データで
あり、先頭ビットから順に80y、40y、20ｙ、10ｙ、8
ｙ、4ｙ、2ｙ、1ｙのBCD値を表している。

【０００９】曜日データは3ビットであり、日曜日(000)
から土曜日(110)を表す。

【００１０】PA1は時データの偶数パリティビット、PA2
は分データの偶数パリティビットであり、LS1,LS2はう
るう秒データビット、"0"は冗長ビットである。また、
曜日データとうるう秒データは、停波予告データと停波
期間予告データに置き換えられることもある。

【００１１】電波時計は、アンテナを介して40kHz標準
電波を受信し、受信回路の出力をA/Dコンバータによっ
てディジタル変換し、CPUがディジタルタイムコード信
号から現在時刻を読み取り、表示板に現在時刻を表示す
る。しかし、40kHz標準電波は出力が50kWと小さいの
で、照明器具のインバータ電源やOA器具が発生するパル
ス性ノイズ、或いは外部から伝播されるノイズによる妨
害を受けやすく、しばしば受信に失敗することがあり、
妨害ノイズにより電波時計が誤動作することもある。

【００１２】そこで、標準電波に重畳されるノイズの影
響を排除して電波時計の動作を安定化するために解決す
べき技術的課題が生じてくるのであり、本発明は上記課
題を解決することを目的とする。

【００１３】

【課題を解決するための手段】この発明は、上記目的を
達成するために提案するものであり、長波標準電波を受
信して、標準電波の時刻データに基づいて現在時刻を表
示する電波時計において、受信部にゲート回路を設ける
とともに、受信波中のパルスの立ち上がりを検出して基
準クロックカウンタをスタートし、0.05秒以上継続した
パルスの幅をカウントして時刻データとして取り込むと
同時にゲート回路を閉じ、クロックカウント開始から0.
9秒経過後にゲート回路を開く制御手段を設けたことを
特徴とする電波時計を提供するものである。

【００１４】

【発明の実施の形態】以下、この発明の実施の一形態を
図に従って詳述する。図１は電波時計の回路ブロック図
であり、フェライトコアアンテナ1にて受信された電波
は、複数段の増幅器とBPF及びAGC回路によって構成され
た40kHz受信回路2及びゲート回路3を通じて時計制御部4
へ入力される。

【００１５】時計制御部4は、A/Dコンバータ5とCPU6及
び内部時計7とクロックカウンタ8を有し、FET或いはPIN
ダイオード等のゲート素子によるゲート回路3を制御し
てアンテナ入力信号中のノイズを排除し、ノイズを除去
したアンテナ入力信号をA/D変換したタイムコード信号
から現在時刻を読み取ってLCD表示板9に現在時刻を表示
する。

【００１６】図２は時計制御部4のノイズ除去ルーチン
を示し、ゲート回路3が開の状態(ステップ1)において入
力パルスの立ち上がりを検出すると(ステップ2)、クロ
ックカウンタ8をリセットスタートして基準クロックの
カウントを開始する(ステップ3)。そして、0.05秒以内
に立下りを検出したときはクロックカウントを停止して
ステップ4からステップ2に戻り、次の立ち上がりを待
つ。したがって、タイムコード信号を構成するパルスよ
りも幅の狭いインパルスノイズはデータ信号として取り
込まれない。

【００１７】パルスが0.05秒以上継続して立下りまでの
計時時間が0.2s±50msであれば、マーカーM及びポジシ
ョンマーカP0〜P5と判断し、0.5s±50msであれば、1(BC
D)と判断し、0.8s±50msであれば0(BCD)と判断してデー
タとして取り込み(ステップ5)、ゲート回路3を閉じ(ス
テップ6)、基準クロックのカウント開始の時点を秒基準
位置として内部時計7の一秒歩進を行う(ステップ7)。

【００１８】尚、0.2s±50msのパルスが二回連続した場
合は、図3に示すように59秒位置のポジションマーカP0
と0秒位置のマーカーMと判断して、マーカーMの立ち上
がりを分の0秒とする。

【００１９】そして、ステップ3における基準クロック
のカウント開始から0.9秒経過後にステップ8からステッ
プ1に戻ってゲート回路3を開き、次のパルスの立ち上が
り検出を待つ。

【００２０】このように、タイムコード信号のパルス間
隔に合わせてゲート回路が開き、一秒間中に一つのマー
カーまたはデ−タパルスを取り込んだ後は次の一秒間の
開始までゲート回路が閉じているので、一秒ごとに発信
されるパルスの間にノイズパルスが混入してもこれらの
ノイズパルスを除去することができる。

【００２１】尚、この発明は上記の実施形態に限定する
ものではなく、この発明の技術的範囲内において種々の
改変が可能であり、この発明がそれらの改変されたもの
に及ぶことは当然である。

【００２２】

【発明の効果】以上説明したように、本発明の電波時計
は、一秒間に一つのパルス信号を発信するタイムコード
信号のパルス周波数に合わせて受信回路のゲート回路を
開き、タイムコード信号を構成するパルスよりも幅の狭
いインパルスノイズはデータ信号として取り込まず、一
秒間中に一つのマーカーまたはデ−タパルスを取り込ん
だ後は次の一秒間の開始までゲート回路が閉じているの
で、タイムコード信号の間に混入したノイズパルスを除
去することができ、正確な時刻データを取得することが
できる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示し、電波時計の回路
ブロック図。

【図２】ノイズ除去制御ルーチンの一形態を示すフロー
チャート。

【図３】タイムコード信号の構成を示すパルスタイミン
グチャート。

【符号の説明】

1 フェライトコアアンテナ 2 40kHz受信回路 3 ゲート回路 4 時計制御部 6 CPU 9 LCD表示板

Claims (1)

【特許請求の範囲】
1. 【請求項１】 長波標準電波を受信して、標準電波の時
   刻データに基づいて現在時刻を表示する電波時計におい
   て、受信部にゲート回路を設けるとともに、受信波中の
   パルスの立ち上がりを検出して基準クロックカウンタを
   スタートし、0.05秒以上継続したパルスの幅をカウント
   して時刻データとして取り込むと同時にゲート回路を閉
   じ、クロックカウント開始から0.9秒経過後にゲート回
   路を開く制御手段を設けたことを特徴とする電波時計。