JP2002083869A - Semiconductor device and production method therefor - Google Patents

Semiconductor device and production method therefor

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JP2002083869A JP2000274426A JP2000274426A JP2002083869A JP 2002083869 A JP2002083869 A JP 2002083869A JP 2000274426 A JP2000274426 A JP 2000274426A JP 2000274426 A JP2000274426 A JP 2000274426A JP 2002083869 A JP2002083869 A JP 2002083869A
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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device provided with the etching stopper film of low dielectric constant suitable for a damascene method and a production method therefor. SOLUTION: A wiring layer HL of a top layer having a Cu layer 107 embedded in a trench hole 108 and a via hole 109 is formed on a wiring layer LL of a lower layer by the damanscene method. As an etching stopper film 110 to be used for the damascene method, a film (SiCN film) containing Si, C and B as main elements is used. This SiCN etching stopper film has a low dielectric constant (5 to 5.5) and a sufficient etching selection ratio can be taken with respect to a layer insulating film 106. Further, since Cu diffusibility is low, highly reliable wiring is formed.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to relates to a method of manufacturing a semiconductor device and a semiconductor device.

【0002】 [0002]

【従来の技術】半導体集積回路の高性能化のために、配線の高速化が進められている。 For high performance of a semiconductor integrated circuit, high-speed wiring has been promoted. 配線の高速化には、層間絶縁膜の低誘電率化及び配線抵抗の低減が有効な手段である。 The speed of wire is a low dielectric constant and wiring resistance effective means reduction of the interlayer insulating film. 低誘電率の層間絶縁膜としては、SiOF膜(約3.5)等が従来のSiO 膜(約4.0)に代わって用いられている。 As the interlayer insulating film having a low dielectric constant, SiOF film (about 3.5) or the like is used in place of the conventional SiO 2 film (about 4.0). また、配線抵抗の低減のため、従来のAl(抵抗率2.7μΩ・cm)を主成分とする合金よりも、エレクトロマイグレーション耐性に優れ、低抵抗な(1.9μΩ・cm)Cuを配線金属として用いることが多くなっている。 Further, in order to reduce the wiring resistance, than the conventional Al (resistivity 2.7μΩ · cm) alloy, a high electromigration resistance, low resistivity (1.9μΩ · cm) Cu wiring metal it is increasingly used as a.

【0003】Cu配線を使用する場合、従来のエッチングプロセスによる加工が困難であるため、CuをエッチングせずにCuの多層配線を実現する方法として、所謂ダマシン法が用いられている。 [0003] When using a Cu wiring, since processing by conventional etching process is difficult, as a method for realizing multi-layer wiring of Cu without etching the Cu, so-called damascene method has been used. 以下、図11(a)〜 Below, as shown in FIG. 11 (a) ~
(f)を参照して、ダマシン法を説明する。 (F) with reference to, to explain the damascene method.

【0004】まず、基板又は下層配線層601上に、例えば、SiOFから構成される層間絶縁膜(下地膜)6 [0004] First, the substrate or on the lower wiring layer 601, for example, a SiOF interlayer insulating film (base film) 6
02、エッチングストッパ膜603を順に形成する(図11(a))。 02, an etching stopper film 603 in this order (FIG. 11 (a)). 次いで、基板表面上に開口604aを有するレジストパターン604を設け(図11(b))、 Next, a resist pattern 604 having an opening 604a on the substrate surface provided (FIG. 11 (b)),
これをマスクとしてプラズマエッチング等により、エッチングストッパ膜603にスルーホール603aを形成する(図11(c))。 By plasma etching or the like as a mask, to form a through-hole 603a in the etching stopper film 603 (FIG. 11 (c)). さらに、スルーホール603a In addition, the through-hole 603a
の形成されたエッチングストッパ膜603をマスクとしたパターニングにより配線溝605を形成する(図11 Patterning the etching stopper film 603 formed of a mask by forming a wiring groove 605 (FIG. 11
(d))。 (D)). 続いて、金属膜606の密着層であるバリヤメタル膜606aをスパッタリング等によって形成した後、金属膜606をめっき等により形成する(図11 Subsequently, after forming a barrier metal film 606a is a contact layer of the metal film 606 by sputtering or the like, is formed by plating or the like metal layer 606 (Fig. 11
(e))。 (E)). その後、化学的機械的研磨(Chemical Mecha Thereafter, chemical mechanical polishing (Chemical Mecha
nical Polishing:CMP)により、エッチングストッパ膜603をストッパとして不用なバリヤメタル膜及び金属膜の除去を行うとともに、表面を平坦化する(図1 nical Polishing: The CMP), with the removal of the unnecessary barrier metal film and a metal film etching stopper film 603 as a stopper, to flatten the surface (Fig. 1
1(f))。 1 (f)). 以上のような工程によって、配線層が形成され、この工程を繰り返して多層配線層が形成される。 By a process as described above, the wiring layer is formed, the multilayer wiring layer by repeating this process is formed.

【0005】 [0005]

【発明が解決しようとする課題】上記したダマシン法では、エッチングストッパ膜が用いられ、このエッチングストッパ膜は、下地膜のエッチングにおいてはマスクとして働く。 In the [0006] damascene method described above, the etching stopper film is used, the etching stopper film in the etching of the underlying film serves as a mask. 従って、下地膜との高いエッチング選択比が求められる。 Therefore, a high etching selectivity to the underlying film is obtained. また、エッチングストッパ膜は、半導体装置中で層間絶縁膜としての働きも有するので、低い比誘電率、そして、配線金属がCuである場合には特に、低い金属拡散性が求められる。 Further, the etching stopper film, because it has also functions as an interlayer insulating film in a semiconductor device, low dielectric constant, and, when the wiring metal is Cu, in particular, less metal diffusion resistance is required.

【0006】このようなエッチングストッパ膜としては、SiとNを主要元素として構成されるもの(以下、 [0006] As the etching stopper film, those composed Si and N as main elements (hereinafter,
SiN系膜)、SiとCを主要元素として構成されるもの(以下、SiC系膜)が知られている。 SiN-based film), those composed Si and C as major elements (hereinafter, SiC-based film) is known. しかしながら、SiN系膜の比誘電率は7〜8と高いものである。 However, the dielectric constant of the SiN-based film is as high as 7-8.
さらに、下地膜がSiOF等のフッ素含有膜であり、これをプラズマエッチングする場合には、エッチング時に発生したフッ素ラジカル等によってSiN系膜が損傷するなど、エッチング選択比が十分に取れず、加工精度が劣化する。 Further, the base film is a fluorine-containing film such as SiOF, which in the case of plasma etching, such as SiN-based film is damaged by fluorine radicals or the like generated during etching, the etching selectivity is not taken sufficiently, processing accuracy There deteriorated. また、SiC系膜(特に、CH 基を含む膜)は、エッチング選択比が良好であり、比誘電率が5 Also, SiC-based film (in particular, a film containing CH n group) has good etch selectivity relative dielectric constant of 5
付近のものもあるが、Cuの拡散性が高い。 While others near, but high diffusivity of Cu. このように、従来のエッチングストッパ膜は、ダマシン法による配線構造の形成に必要な条件を十分に満たしてはいなかった。 Thus, the conventional etching stopper film, were not sufficiently meet the conditions required for the formation of the wiring structure by a damascene method.

【0007】従って、本発明は、信頼性の高い半導体装置及びその製造方法の提供を目的とする。 Accordingly, the present invention has an object to provide a highly reliable semiconductor device and a manufacturing method thereof.

【0008】 [0008]

【課題を解決するための手段】上記目的を達成するため、本発明の第1の観点に係る半導体装置は、複数の溝又は穴を有する低誘電率の第1の絶縁層と、前記第1の絶縁層上に形成され、前記複数の溝又は穴と重なる複数の開口を有し、SiとCとNとを主たる含有元素とする第2の絶縁層と、前記複数の溝又は穴と前記複数の開口とから形成される複数の配線溝又は穴に埋め込まれた導体層と、を備えたことを特徴とする。 Means for Solving the Problems] To achieve the above object, a semiconductor device according to a first aspect of the present invention, a low dielectric constant having a plurality of grooves or holes first insulating layer, said first is formed on the insulating layer has a plurality of openings overlapping the plurality of grooves or holes, a second insulating layer that Si and C and N as main containing element, and said plurality of grooves or holes the a conductor layer embedded in the plurality of wiring grooves or holes formed from a plurality of apertures, further comprising a characterized.

【0009】上記構成によれば、SiとCとNとから構成される第2の絶縁層は、従来の、SiとC又はSiとNとから構成されるエッチングストッパ膜と比べて同等又はそれ以下の誘電率を有するとともに、これらのエッチングストッパ膜に比べて、第1の絶縁膜との良好なエッチング選択比を有している。 With the above arrangement, the second insulating layer composed of Si and C and N are conventional, equal to or in comparison with the etching stopper film composed of Si and C, or Si and N which has a dielectric constant below, compared to those of the etching stopper film, and has a good etching selectivity of the first insulating film. このため、信頼性の高い半導体装置が提供される。 Therefore, a semiconductor device is provided with high reliability.

【0010】上記構成において、前記第2の絶縁層は、 [0010] In the above structure, the second insulating layer,
Si原子の数に対するC原子の数の比が0.2〜0.8 The ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8
であり、かつ、Si原子の数に対するN原子の数の比が0.15〜1.0であることが好ましい。 , And the and the ratio of the number of N atoms to the number of Si atoms is preferably 0.15 to 1.0. SiCN系膜中のSi、C、Nの存在比が上記範囲にある場合、Si If Si of SiCN based film, C, abundance ratio of N is in the above range, Si
CN膜の前記第1の絶縁層に対するエッチング選択比は高く、かつ、Cu拡散性も低減される。 Etching selectivity to the first insulating layer of the CN film is high, and, Cu diffusion resistance is also reduced.

【0011】上記構成において、前記第1の絶縁層は、 [0011] In the above structure, the first insulating layer,
フッ化酸化ケイ素又はフッ化カーボンから構成されていてもよい。 It may be composed of fluorinated silicon oxide or carbon fluoride. これらのフッ素含有膜は、プラズマエッチングに際し、フッ素ラジカル等の発生を伴う。 These fluorine-containing film, upon plasma etching involves the generation of fluorine radicals. しかし、S However, S
iCN系の前記第2の絶縁層(エッチングストッパ膜) iCN system wherein the second insulating layer (etching stopper film)
はこれらのラジカルに強く、前記第1の絶縁層に対してエッチング選択比を十分に取れる。 Strongly to these radicals, taken sufficiently etch selectivity with respect to the first insulating layer.

【0012】上記構成において、前記導体層は、Cuから構成されていてもよい。 In the above structure, the conductive layer may be composed of Cu. すなわち、SiとCとNとから構成される第2の絶縁層はCu拡散性が低いので、C That is, since the second insulating layer composed of Si and C and N are less Cu diffusivity, C
uを用いた、信頼性の高い配線層が形成される。 With u, highly reliable wiring layer is formed.

【0013】上記構成において、前記配線溝又は穴にはバリアメタル層が形成され、前記導体層は、前記バリアメタル層の上に形成されていることが好ましい。 [0013] In the above structure, the wiring in the groove or hole barrier metal layer is formed, the conductor layer is preferably formed on the barrier metal layer. この構成により、導体層を構成する金属の拡散を抑止することができるだけでなく、導体層と層間絶縁層との密着性を高めることができ、半導体装置の信頼性を向上させることができる。 With this configuration, it is possible not only to suppress the diffusion of the metal constituting the conductive layer, it is possible to enhance the adhesion between the conductor layer and the interlayer insulating layer, thereby improving the reliability of the semiconductor device.

【0014】上記構成において、さらに、前記第2の絶縁層及び前記導体層の上に形成された、前記第2の絶縁層と同一の構成を有する第3の絶縁層を備えることが好ましい。 [0014] In the above structure, additionally, the formed on the second insulating layer and the conductor layer, comprising a third insulating layer having the same configuration as the second insulating layer. これにより、Cu等の導体層からの金属の拡散を抑えることができる。 Thus, it is possible to suppress the diffusion of metal from the conductive layer of Cu or the like.

【0015】上記目的を達成するため、本発明の第2の観点に係る半導体装置の製造方法は、第1の絶縁層を形成する工程と、前記第1の絶縁層上に、SiとCとNとを主たる含有元素とする第2の絶縁層を形成する工程と、前記第1の絶縁層の表面が部分的に露出するよう、 [0015] To achieve the above object, a method of manufacturing a semiconductor device according to a second aspect of the present invention includes the steps of forming a first insulating layer, on the first insulating layer, Si and C forming a second insulating layer and N as a main containing element, so that the surface of the first insulating layer is partially exposed,
前記第2の絶縁層を選択的にエッチングして開口を形成する工程と、前記選択的にエッチングされた第2の絶縁層をマスクとして前記第1の絶縁層をエッチングして、 Wherein the step of the second insulating layer is selectively etched to form an opening, by etching the first insulating layer a second insulating layer said selected etched as a mask,
配線溝又は穴を形成する工程と、前記開口及び前記配線溝又は穴を埋めて導体層を形成する工程と、前記導体層を、前記第2の絶縁層をストッパとして研磨する工程と、を備えたことを特徴とする。 Comprising forming a wiring groove or hole, forming a conductive layer fills the openings and the interconnect trenches or holes, said conductor layer, and a step of polishing the second insulating layer as a stopper characterized in that was.

【0016】上記構成によれば、SiとCとNとから構成される第2の絶縁層は、従来の、SiとC又はSiとNとから構成されるエッチングストッパ膜と比べて同等又はそれ以下の誘電率を有するとともに、これらのエッチングストッパ膜に比べて、一般的な層間絶縁膜である第1の絶縁層との良好なエッチング選択比を有する。 According to the above arrangement, the second insulating layer composed of Si and C and N are conventional, equal to or in comparison with the etching stopper film composed of Si and C, or Si and N which has a dielectric constant below, compared to those of the etching stopper film, having good etching selectivity of the first insulating layer is a general interlayer insulating film. このため、信頼性の高い半導体装置の製造することができる。 Therefore, it is possible to manufacture a highly reliable semiconductor device.

【0017】上記構成において、前記第2の絶縁層は、 In the above structure, the second insulating layer,
Si原子の数に対するC原子の数の比が0.2〜0.8 The ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8
であり、かつ、Si原子の数に対するN原子の数の比が0.15〜1.0であることが好ましい。 , And the and the ratio of the number of N atoms to the number of Si atoms is preferably 0.15 to 1.0. SiCN系膜中のSi、C、Nの存在比が上記範囲にある場合、Si If Si of SiCN based film, C, abundance ratio of N is in the above range, Si
CN膜の下地膜に対するエッチング選択比は高く、かつ、Cu拡散性も低減される。 Etching selectivity to the underlying film of the CN film is high, and, Cu diffusion resistance is also reduced.

【0018】上記構成において、前記第1の絶縁層は、 In the above structure, the first insulating layer,
フッ化酸化ケイ素又はフッ化カーボンから構成されていてもよい。 It may be composed of fluorinated silicon oxide or carbon fluoride. これらのフッ素含有膜は、プラズマエッチングに際し、フッ素ラジカル等の発生を伴う。 These fluorine-containing film, upon plasma etching involves the generation of fluorine radicals. しかし、S However, S
iCN系の前記第2の絶縁層(エッチングストッパ膜) iCN system wherein the second insulating layer (etching stopper film)
はこれらのラジカルに強く、前記第1の絶縁層に対してエッチング選択比を十分に取れる。 Strongly to these radicals, taken sufficiently etch selectivity with respect to the first insulating layer.

【0019】上記構成において、前記導体層は、Cuから構成されていてもよい。 In the above structure, the conductive layer may be composed of Cu. すなわち、SiとCとNとから構成される第2の絶縁層はCu拡散性が低いので、C That is, since the second insulating layer composed of Si and C and N are less Cu diffusivity, C
uを用いた、信頼性の高い配線層が形成される。 With u, highly reliable wiring layer is formed.

【0020】上記構成において、さらに、前記導体層と、前記開口及び前記配線溝又は穴との間にバリアメタル層を形成する工程を備えることが好ましい。 [0020] In the above structure, further, said conductive layer preferably comprises a step of forming a barrier metal layer between the opening and the wiring groove or hole. この構成により、導体層を構成する金属の拡散を抑止することができるだけでなく、導体層と層間絶縁層との密着性を高めることができ、半導体装置の信頼性を向上させることができる。 With this configuration, it is possible not only to suppress the diffusion of the metal constituting the conductive layer, it is possible to enhance the adhesion between the conductor layer and the interlayer insulating layer, thereby improving the reliability of the semiconductor device.

【0021】上記構成において、さらに、前記第2の絶縁層及び前記導体層の上に、前記第2の絶縁層と同一の構成を有する第3の絶縁層を形成する工程を備えることが好ましい。 In the above arrangement, further, on the second insulating layer and the conductor layer, it comprises a step of forming a third insulating layer having the same configuration as the second insulating layer. これにより、Cu等の導体層からの金属の拡散を抑えることができる。 Thus, it is possible to suppress the diffusion of metal from the conductive layer of Cu or the like.

【0022】 [0022]

【発明の実施の形態】本発明の実施の形態にかかる半導体装置について、以下図面を参照して説明する。 A semiconductor device according to the embodiment of the present invention DETAILED DESCRIPTION OF THE INVENTION will be described with reference to the drawings. 図1 Figure 1
は、本実施の形態の半導体装置の構成を示す部分断面図である。 Is a partial sectional view showing a structure of a semiconductor device of this embodiment. この半導体装置は、Si等の基板上に形成されたMOSトランジスタ等の素子を覆う絶縁膜(図示せず)上に多層配線層を形成したものであり、図1は、基板表面に形成された配線層を示している。 The semiconductor device is obtained by forming a multilayer wiring layer on the insulating film covering the element of the MOS transistor or the like formed on a substrate of Si or the like (not shown), Figure 1, was formed on the substrate surface It shows the wiring layer.

【0023】図1に示すように、最上層の配線層HLの下に、第1の下地膜(層間絶縁膜)101、第1の導体層102、第1のエッチングストッパ膜105、から構成される下層配線層LLが形成されている。 As shown in FIG. 1, under the uppermost wiring layer HL, the first base film (interlayer insulating film) 101, the first conductive layer 102, a first etching stopper film 105, composed of lower wiring layer LL is formed that.

【0024】第1の下地膜101は、フッ化酸化ケイ素(SiOF)膜、フッ素含有カーボン膜等から構成され、第1のエッチングストッパ膜105とともに、第1 The first base film 101, fluoride silicon oxide (SiOF) film, composed of a fluorine-containing carbon film or the like, the first etching stopper film 105, the first
のトレンチホール103及び第1のビアホール104を形成している。 Forming a trench hole 103 and the first via hole 104. 形成された第1のトレンチホール103 First trench hole 103 formed
及び第1のビアホール104には第1の導体層102が形成されている。 And the first via hole 104 the first conductor layer 102 is formed. 第1の導体層102は、Cu等の導体から構成される。 The first conductor layer 102 is composed of a conductor such as Cu. 第1の下地膜101と第1の導体層1 The first base film 101 and the first conductive layer 1
02との間には、第1のバリアメタル膜102aが形成される。 Between the 02, the first barrier metal film 102a is formed. 第1のバリアメタル膜102aは、Ta/Ta The first barrier metal film 102a is, Ta / Ta
N、W/WN、Ti/TiN等の高融点金属又はその金属の合金の多層膜から構成され、Cu等の金属の拡散を防ぐとともに、下地膜101と導体層102との密着性を高める機能を持つ。 N, W / WN, is composed of a refractory metal or a multilayer film of the metal alloy, such as Ti / TiN, prevents the diffusion of metal such as Cu, function to enhance the adhesion between the base film 101 and the conductive layer 102 have. 第1の導体層102は、さらに下の配線層(図示せず)又はSi基板に接続されている。 The first conductive layer 102 is further connected to a wiring layer (not shown) or Si substrate under.

【0025】第1のエッチングストッパ膜105は、S [0025] The first etching stopper film 105, S
iとCとNとを主要元素として構成されたSiCN系の絶縁膜である。 A i and C and N is an insulating film of the SiCN system configured as a main element. このSiCN系膜は、C原子の数のSi The SiCN-based film, the number of C atoms of Si
原子の数に対する比(C/Si)が0.2〜0.8、かつ、N原子の数のSi原子の数に対する比(N/Si) The ratio to the number of atoms (C / Si) is 0.2 to 0.8 and, the ratio of the number of Si atoms in the number of N atoms (N / Si)
が0.15〜1.0であるように組成されている。 There are compositions such that 0.15 to 1.0. また、このSiCN系膜の比誘電率は5〜5.5であり、 The dielectric constant of the SiCN-based film is 5-5.5,
エッチングストッパ膜として知られているSiN系(S SiN is known as an etching stopper film system (S
iとNを主要元素とする)膜(7付近)よりも低く、S I and N as main element) film (7 vicinity) lower than, S
iC系(SiとCを主要元素とする)膜(5付近)と同程度に低い。 iC system (Si and C as a main element) film (5 vicinity) and lower at the same level.

【0026】上述の下層配線層LLの上には、第2の下地膜106及び第2のエッチングストッパ膜110が形成されている。 [0026] On the above-mentioned lower wiring layer LL, the second base film 106 and the second etching stopper film 110 is formed. 下層配線層LLと同様に、第2の下地膜106及び第2のエッチングストッパ膜110は、第2 Similar to the lower wiring layer LL, the second base film 106 and the second etching stopper film 110, the second
のトレンチホール108及び第2のビアホール109を形成し、これらの内部には、第2のバリアメタル膜10 A trench hole 108 and the second via hole 109 is formed of, these internal, the second barrier metal film 10
7aを介して、第2の導体層107が埋め込まれている。 Through 7a, the second conductive layer 107 is embedded.

【0027】最上層の配線層HLの上には、第3のエッチングストッパ膜111が形成され、これは、SiとC [0027] On the uppermost wiring layer HL, the third etching stopper film 111 is formed, which, Si and C
とNとを主要元素として構成された上記第1及び第2のエッチングストッパ膜と同じ構成を有し、Cu等からなる導体層からの金属の拡散を抑える機能を有する。 It has the same configuration as has been the first and second etching stopper film and N as main elements and has a function of suppressing the diffusion of metal from the conductive layer made of Cu or the like. さらに第3のエッチングストッパ膜111の上には、第3の下地膜112及びパッシベーション膜113(例えば、 More on the third etching stopper film 111, the third base film 112 and the passivation film 113 (e.g.,
SiO 膜、SiON膜)が順に形成されている。 SiO 2 film, SiON film) are formed in this order. これらは、酸化等されやすい基板表面の保護層である。 These are protective layers of oxide or the like which is easily substrate surface.

【0028】次に、上述した半導体装置の製造方法を説明する。 [0028] Next, a method for manufacturing a semiconductor device described above. 本実施の形態では、半導体装置を、ダマシン法の変形である、トレンチホールとビアホールを形成する、デュアルダマシン法を用いて製造する。 In this embodiment, the semiconductor device is a modification of the damascene method, a trench hole and via-hole, produced using a dual damascene method.

【0029】図2〜図6は、デュアルダマシン法によるCu配線の形成工程を順に示す図である。 [0029] Figures 2-6 are diagrams showing the process of forming the Cu wiring by a dual damascene method in order. 以下、図を参照して順次説明を行う。 Hereinafter, the sequence described with reference to FIG.

【0030】まず、図2(a)に示すように、第1の下地膜101、第1の導体層102、第1のエッチングストッパ膜105等から構成される下層配線層LL上に、 [0030] First, as shown in FIG. 2 (a), the first base film 101, the first conductive layer 102, the lower wiring layer LL composed like the first etching stopper film 105,
第2の下地膜106、第2のエッチングストッパ膜11 Second underlayer 106, the second etching stopper film 11
0を順次成膜する。 Sequentially forming a 0. 第2の下地膜106は、SiOF膜であり、電子サイクロトロン共鳴(Electron Cyclotron Second underlayer 106 is a SiOF film, an electron cyclotron resonance (Electron Cyclotron
Resonance:ECR)プラズマを用いる化学的気相成長法(Chemical Vapor Deposition:CVD)により、例えば、SiH /SiF /O (流量比:50/50 Resonance: ECR) chemical vapor phase growth method using plasma (Chemical Vapor Deposition: CVD) by, for example, SiH 4 / SiF 4 / O 2 ( flow ratio: 50/50
/200)という条件で、0.8μm(8000Å)程度に形成する。 / 200) on the condition that is formed to the extent 0.8 [mu] m (8000 Å).

【0031】第2のエッチングストッパ膜110は、S The second etching stopper film 110, S
iCN系膜であり、ECRプラズマCVD法により0. Is the iCN-based film, 0 by the ECR plasma CVD method.
05μm程度に成膜する。 Forming a film on the order of 05μm. 成膜には、例えば、SiH For film formation, for example, SiH 4
/C / C /N (流量比:10/15/15)の混合ガスが用いられる。 2 H 4 / N 2 (flow ratio: 10/15/15) mixed gas is used.

【0032】次に、図2(b)に示すように、有機材料等から構成される第1のレジスト膜201を第2のエッチングストッパ膜110上に形成し、フォトリソグラフィ技術によりビアホールのパターン201aを形成する。 [0032] Next, as shown in FIG. 2 (b), the first resist film 201 composed of an organic material or the like is formed on the second etching stopper film 110, a via hole pattern 201a by photolithography to form.

【0033】続いて、図3(a)に示すように、ビアホールパターン201aがパターニングされた第1のレジスト膜201をマスクとして、例えば、CF のプラズマガスで第2のエッチングストッパ膜110をエッチングし、ビアホール形成用の開口部110aを形成する。 [0033] Subsequently, the etching as shown in FIG. 3 (a), the first resist film 201 via hole pattern 201a is patterned as a mask, for example, the second etching stopper film 110 by the plasma gas CF 4 and to form an opening 110a for forming the via hole.

【0034】次に、図3(a)に示すように、第2のエッチングストッパ膜110をマスクとした異方性エッチングを行い、第2の下地膜106にホール106aを形成する。 [0034] Next, as shown in FIG. 3 (a), the second etching stopper film 110 by anisotropic etching using a mask to form a hole 106a to the second base film 106. ここで、第2の下地膜(SiOF膜)106のエッチングは、例えば、O /CF プラズマガスを用いた反応性イオンエッチング(Reactive Ion Etching: Here, the etching of the second base film (SiOF film) 106 is, for example, reactive ion etching using O 2 / CF 4 plasma gas (Reactive Ion Etching:
RIE)により行えばよい。 May be performed by RIE). また、O プラズマガスが添加されているので、第1のレジスト膜201も同時に除去することができる。 Further, since the O 2 plasma gas is added, it is possible to first resist film 201 is also removed simultaneously.

【0035】続いて、図4(a)に示すように、第2のレジスト膜202を第2のエッチングストッパ膜110 [0035] Subsequently, as shown in FIG. 4 (a), the second resist film 202 and the second etching stopper film 110
上に塗布し、公知のリソグラフィ技術によりトレンチホールのパターン202aを形成する。 It was coated on to form a pattern 202a of the trench hole by a known lithography technique. この第2のレジスト膜202をマスクとして第2のエッチングストッパ膜110を異方性エッチングして、トレンチホール形成用の開口部110bを形成する。 The second resist film 202 as a mask the second etching stopper film 110 is anisotropically etched to form an opening 110b of the trench hole formation.

【0036】次に、図4(b)に示すように、トレンチホール形成用の開口部110bが形成された第2のエッチングストッパ膜110をマスクとして第2の下地膜1 Next, FIG. 4 (b), the second base film and the second etching stopper film 110 as a mask with an opening 110b of the trench hole formation was formed 1
06をエッチングする。 06 is etched. このとき、エッチング条件を適当に調節することにより、第2の下地膜106の表面から所定の深さまでエッチングする。 At this time, by adjusting the etching conditions appropriately, etching from the surface of the second base film 106 to a predetermined depth. これにより、第2の下地膜106に、第2のトレンチホール108、第2のビアホール109が形成される。 Thus, the second base film 106, the second trench hole 108, the second via hole 109 is formed. ここで、第2のトレンチホール108及び第2のビアホール109の形成は、 Here, formation of the second trench hole 108 and the second via hole 109,
上述したホール106aの形成と同様に、例えば、O Like the formation of the hole 106a as described above, for example, O 2
/CF プラズマガスを用いたRIEにより行われ、このとき、第2のレジスト膜202も同時にエッチングすることができる。 / CF 4 is performed by a plasma gas using RIE, this time, it is possible the second resist film 202 is also etched simultaneously.

【0037】続いて、図5(a)に示すように、基板表面全体に、第2のバリアメタル膜107a及び第2の導体層107を順に形成する。 [0037] Subsequently, as shown in FIG. 5 (a), the entire substrate surface to form a second barrier metal film 107a and the second conductive layer 107 in this order. 第2のバリアメタル膜10 The second barrier metal film 10
7aは、例えば、TaN層とTa層から構成される膜(Ta/TaN)であり、例えば、スパッタリングにより形成される。 7a is, for example, a film composed of TaN layer and the Ta layer (Ta / TaN), for example, is formed by sputtering. また、第2の導体層107は、例えば、 The second conductive layer 107 is, for example,
Cu膜であり、スパッタリングによりCuシード層を形成した後、無電解めっき法等により形成される。 A Cu film, after forming a Cu seed layer by sputtering, is formed by an electroless plating method, or the like. その後、図5(b)に示すように、化学的機械的研磨(Chem Thereafter, as shown in FIG. 5 (b), a chemical mechanical polishing (Chem
ical Mechanical Polishing:CMP)により、余分なバリアメタル及びCuを研磨して除去する。 ical Mechanical Polishing: CMP) by, polishing and removing the excess barrier metal and Cu.

【0038】最後に、図6に示すように、基板表面上に第3のエッチングストッパ膜111を0.05μm、上記第2のエッチングストッパ膜110と同一の成膜条件で成膜する。 [0038] Finally, as shown in FIG. 6, forming a third etching stopper film 111 on the substrate surface 0.05 .mu.m, at the same film formation conditions and the second etching stopper film 110. さらに、第3の下地膜112を0.05μ Furthermore, the third base film 112 0.05 .mu.m
m、そして、パッシベーション膜(SiO 膜)113 m Then, a passivation film (SiO 2 film) 113
を0.8μmで順に形成する。 To form in order in 0.8μm. ここで、この3層の膜の形成はECRプラズマCVD法で、同一のチャンバ内で連続的に行われる。 Here, film formation of the three layers in ECR plasma CVD method, are continuously performed in the same chamber. このように、デュアルダマシン法を用いて、本実施の形態の半導体装置を製造することができる。 Thus, by using a dual damascene method, it is possible to manufacture a semiconductor device of this embodiment.

【0039】ここで、上述した半導体装置の製造工程で、第2の下地膜106のエッチングのマスクとして用いたSiCN系膜について説明する。 [0039] Here, in the manufacturing process of the semiconductor device described above, will be described SiCN based film used as a mask for etching of the second base film 106. 図7は、上述したECRプラズマCVD法によるSiCN系エッチングストッパ膜の成膜において、原料ガスであるC ガス及びN ガスの混合比を変化させて成膜し、各成膜条件(I〜VII)で形成されたSiCN系膜中のSi原子数に対するC原子数とN原子数の比を調べた結果を示す。 Figure 7 is the deposition of the SiCN based etching stopper film by the above-described ECR plasma CVD method, a raw material gas C 2 H 4 to change the mixing ratio of the gas and the N 2 gas is formed, the film formation conditions ( It shows the result of examining the ratio of the number of C atoms and N atoms to Si atoms in the formed SiCN-based film with I to VII). ここで、SiCN系膜の形成は、SiH ガスとC Here, formation of SiCN-based film, and SiH 4 gas C
ガスとN ガスとの混合ガスを用い、流量比をS Using a mixed gas of 2 H 4 gas and N 2 gas, the flow ratio S
iH ガス/(C ガス+N ガス)=10/30 iH 4 Gas / (C 2 H 4 gas + N 2 gas) = 10/30
に固定して、C ガスとN ガスの混合比を変化させて行った。 Fixed to, it was carried out by varying the mixing ratio of C 2 H 4 gas and N 2 gas. また、膜中のSi、C、Nの各原子数の比は、ラザフォード後方拡散法(Rutherford Backscatter Also, Si in the film, C, the ratio of the numbers of atoms of N Rutherford backscattering method (Rutherford Backscatter
ing Spectroscopy:RBS)により算出した。 ing Spectroscopy: RBS) was calculated by.

【0040】図7よりわかるように、形成される膜中のCとNの存在比は、必ずしも用いられるC含有ガスとN [0040] As can be seen from FIG. 7, the abundance ratio of C and N in the film to be formed, C-containing gas is always used and N
含有ガスの混合比とは一致しないが、混合比に従って変化していることがわかる。 It does not coincide with the mixing ratio of the gas containing it can be seen that vary according to the mixing ratio. すなわち、C ガスの混合比を上げれば(N ガスの混合比を下げれば)、形成される膜中のC原子の存在比が上がり(N原子の存在比が下がり)、この逆とすれば、C原子の存在比は下がる(N原子の存在比は上がる)。 That, C Increasing the mixing ratio of 2 H 4 gas (N 2 by lowering the mixing ratio of gas), the abundance ratio of C atoms in the film to be formed is increased (abundance ratio of N atoms is lowered), the reverse if the existence ratio of the C atoms is decreased (abundance ratio of N atoms rises). ここで、条件Iでは、C Here, in the conditions I, C
ガスを使用しないので、C原子を含まないSiN It does not use 2 H 4 gas, SiN containing no C atoms
系膜が形成される。 System film is formed. また、条件VIIでは、N ガスを使用しないので、N原子を含まないSiC系膜が形成される。 Further, the condition VII, does not use N 2 gas, SiC-based film which does not contain N atoms is formed.

【0041】以下では、上記成膜条件(I〜VII)で形成された膜について、エッチング選択比及び金属の拡散性について説明する。 [0041] In the following, the film formed by the film forming conditions (I to VII), described etching selectivity and metal diffusivity. 図8は、SiCN系膜のエッチング選択性に関して調べた結果であり、SiN系膜(条件I)のエッチングレートを1としたときの、他の条件下で形成されたSiCN系膜のエッチングレート比を示す。 Figure 8 shows the result of examining with respect etch selectivity of SiCN-based film, SiN-based film when the etching rate was 1 (Condition I), the etching rate ratio of the SiCN-based film formed under other conditions It is shown. ここで、エッチングは、O /CF Here, etching, O 2 / CF プラズマガスを用い、下地膜はSiOF膜である。 With 4 plasma gas, the base film is the SiOF film.

【0042】図8よりわかるように、膜中のC含有率が上昇するにつれ、エッチングレート比は増大し、条件V [0042] As can be seen from FIG. 8, as the C content in the film increases, the etching rate ratio is increased, the condition V
II(SiC系膜)では、条件I(SiN系膜)の2倍弱の値を示している。 In II (SiC-based film), which indicates the value of slightly less than twice the conditions I (SiN-based film). つまり、膜中のC含有率が高い程選択比が取れ、従って、エッチング形状は良好になる。 That is, as 0.00 selection ratio is high C content in the film, therefore, the etching shape is improved.
このように、C原子の数のSi原子の数に対する比(C Thus, the ratio to the number of the number of Si atoms of the C atoms (C
/Si)が少なくとも0.2以上であれば、良好なエッチング形状が得られる。 If / Si) of at least 0.2 or higher, excellent etching shape can be obtained.

【0043】図9は、SiCN系膜の金属拡散性、特に、Cuの拡散性について調べた結果である。 [0043] Figure 9 is a metal diffusion of the SiCN-based film, particularly, a measurement result of the diffusion of Cu. Cuは、 Cu is,
従来配線として用いられる金属の内で、最も拡散性の高い金属である。 Among the metals used as the conventional wiring, it is the most diffusive metal. 具体的には、Si層上に、上記条件(I Specifically, on the Si layer, the condition (I
〜VII)下で成膜された膜500Å(0.05μm) ~VII) deposited film 500Å under (0.05μm)
の上にCu層2000Å(0.2μm)を形成し、45 Cu layer 2000Å to (0.2 [mu] m) was formed on the 45
0℃で7時間熱処理を施した後に、Si/SiCN界面でのCuのSIMS(Secondary Ion Mass Spectroscop After performing 7 hours heat treatment at 0 ° C., the Cu in the Si / SiCN interface SIMS (Secondary Ion Mass Spectroscop
y)強度を調べた。 It was examined y) strength. 一般に、上記条件下で、SIMSによりCuのSi層への拡散が検出されなければデバイス使用上は問題ないとされる。 In general, under the conditions described above, if the diffusion into the Si layer of Cu is detected by SIMS using the device is no problem.

【0044】図9よりわかるように、条件I〜VIでは、Si層へのCuの拡散量はSIMSの検出限界以下であり、成膜条件VIIでの膜(SiC系膜)のみにC [0044] As can be seen from FIG. 9, the condition I through Vl, the diffusion amount of Cu in the Si layer is less than the detection limit of SIMS, C only film (SiC-based film) in the film forming conditions VII
uの拡散が検出された。 Diffusion of u has been detected. このように、膜中にN原子が、 Thus, the N atom in the film,
少なくともN原子の数のSi原子の数に対する比(N/ The ratio to the number of the number of Si atoms of at least N atoms (N /
Si)が0.15以上であるように存在していればCu If Si) is present such that 0.15 or Cu
の拡散が抑えられることがわかる。 It can be seen that the diffusion of is suppressed.

【0045】よって、図7〜図9に示されるように、C [0045] Therefore, as shown in FIGS. 7 to 9, C
/Siが0.2〜0.8であり、かつ、N/Siが0. / Si is 0.2 to 0.8, and, N / Si is 0.
15〜1.0の組成を有する本実施の形態のSiCN系膜は、低比誘電率(5〜5.5)であるとともに、良好なエッチング選択性及び金属拡散性を備えたエッチングストッパ膜であることがわかる。 SiCN-based film of the present embodiment having a composition of 15 to 1.0, together with a low dielectric constant (5-5.5), the etching stopper film with good etch selectivity and metal diffusion resistance there it can be seen.

【0046】以上説明したように、本発明によれば、S [0046] As described above, according to the present invention, S
iとCとNとを主要元素として含有し、信頼性の高い半導体装置及びその製造方法が提供される。 A i and C and N containing as principal elements, a semiconductor device and a manufacturing method thereof with high reliability is provided. 詳細には、低誘電率性、下地膜との高いエッチング選択比、及び、低いCu拡散性を有する、ダマシン法に適したエッチングストッパ膜を備えた半導体装置及びその製造方法が提供される。 In particular, a low dielectric constant, high etch selectivity to the underlying film, and low having Cu diffusion resistance, a semiconductor device and a manufacturing method thereof comprising an etching stopper film suitable for damascene method is provided.

【0047】本発明は、上記の実施の形態に限られず、 [0047] The present invention is not limited to the above embodiments,
種々の変形、応用が可能である。 Various modifications and applications are possible. 以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。 Hereinafter, the variations in the form applicable foregoing embodiments of the present invention will be described.

【0048】上記実施の形態では、エッチングストッパ膜であるSiCN系膜は、ECRプラズマCVDにより成膜した。 [0048] In the above embodiment, SiCN-based film as an etching stopper film was deposited by ECR plasma CVD. が、成膜方法はこれに限られず、誘導結合型(Inductive Coupled Plasma:ICP)、ヘリコン(He But the film forming method is not limited thereto, inductively coupled (Inductive Coupled Plasma: ICP), helicon (He
licon)型、平行平板型等のプラズマCVDであってもよい。 LiCoN) type, or may be a plasma CVD of a parallel plate type or the like.

【0049】上記実施の形態では、配線を構成する導体層はCuから構成されるとしたが、Cuに限らず、Al [0049] In the above embodiment, the conductive layer constituting the wiring was to consist of Cu, not limited to Cu, Al
或いはAl含有合金等であってもよい。 Or it may be Al-containing alloy.

【0050】上記実施の形態では、下地膜のエッチングガスとしてO /CF ガスを用いるものとした。 [0050] In the above embodiment, and those using O 2 / CF 4 gas as an etching gas for the base film. しかしながら、O /CF ガスの代わりにH ガスとAr However, instead of the O 2 / CF 4 gas H 2 gas and Ar
ガスとN ガスとの混合ガスなどのプラズマを用いることも可能である。 It is also possible to use a plasma of a mixed gas of gas and N 2 gas. また、CF In addition, CF ガスは、C (m、 4 gas, C m F n (m,
nは0以上の整数)のクロロカーボン系のガスを使用することができる。 n may be used chlorocarbon based gas integer of 0 or more).

【0051】上記実施の形態では、エッチングストッパ膜111、SiOF膜112、パッシベーション膜11 [0051] In the above embodiment, the etching stopper film 111, SiOF film 112, the passivation film 11
3の、ECRプラズマCVD法による成膜は同一のチャンバ内で行った。 3, the film formation by ECR plasma CVD method was performed in the same chamber. しかし、これに限られず、エッチングストッパ膜111を1つのチャンバ内で形成し、SiO However, not limited to this, an etching stopper film 111 in one chamber, SiO
F膜112とパッシベーション膜113を別のチャンバ内で形成する、或いは、全ての成膜を個別のチャンバで行い、さらに、別々のプラズマ処理方法を用いるものとしてもよい。 Forming the F layer 112 and the passivation film 113 in a separate chamber, or performs all deposited in a separate chamber, further, it may be one using different plasma processing method. しかし、一般に、半導体材料は酸化又は水分吸着し易いので、高真空かつ清浄空気条件下の同一のチャンバ内で全ての処理を行うことが好ましい。 However, in general, the semiconductor material is easily oxidized or moisture adsorption, it is preferable to carry out all processing in the same chamber of the high vacuum and clean air conditions.

【0052】上記実施の形態では、SiCN系膜は、S [0052] In the above-described embodiment, SiCN-based film, S
iH とC とN を原料ガス化合物として形成した。 The iH 4 and C 2 H 4 and N 2 was formed as a source gas compound. しかし、原料化合物としては、Si、C、Nを含む化合物であって、単体で、又は、これらを適当に組み合わせた反応によりSiCN系膜が形成されるものならいかなるものでもよい。 However, as the starting compound, a compound containing Si, C, and N, alone, or, may be any if those SiCN-based film is formed by the reaction of a combination of these appropriate.

【0053】例えば、本実施の形態のように、Si、 [0053] For example, as in the present embodiment, Si,
C、Nをそれぞれ含む3種の原料ガス化合物を用いる場合には、Si含有化合物としてSiH を、C含有化合物としてC 、CH 、C 、C 、C C, in the case of using three kinds of raw material gas compound containing respectively N is the SiH 4 as the Si-containing compound, C 2 H 4 as a C-containing compounds, CH 4, C 2 H 6 , C 3 H 8, C 2
等を、N含有化合物としてN 、NF 、N O、 Of H 2 and the like, N 2, NF 3 as an N-containing compounds, N 2 O,
、NO、N 等を適当に組み合わせればよい。 N 2 O 4, NO, may be combined appropriately the N 3 H 8 and the like.

【0054】また、Si及びCを含む原料化合物と、N [0054] In addition, a raw material compound containing Si and C, N
を含む原料化合物の2種のガスを混合して成膜してもよい。 It may be formed by mixing two gas raw material compounds containing. この場合、N含有化合物としては上記したものを用い、Si及びCを含む化合物としてアルキルシラン、アルコキシシラン等の有機シランを用いて、これらを適当に組み合わせればよい。 In this case, used as described above as N-containing compound, alkylsilane as a compound containing Si and C, by using an organic silane such as alkoxysilanes, it may be combined with these appropriately. アルキルシランとしては、例えば、メチルシラン(SiH (CH ))、ジメチルシラン(SiH (CH The alkyl silanes such as methylsilane (SiH 3 (CH 3)) , dimethylsilane (SiH 2 (CH )、トリメチルシラン(S 3) 2), trimethylsilane (S
iH(CH )、テトラメチルシラン(Si(CH iH (CH 3) 3), tetramethylsilane (Si (CH
)といったメチル化シランが挙げられ、アルコキシシランとしては、例えば、トリメトキシメチルシラン(Si(CH )(OCH )といったメトキシ化シランが挙げられる。 3) 4) methyl silane can be cited such as the alkoxysilanes, for example, trimethoxy methyl silane (Si (CH 3) (OCH 3) 3) methoxylated silanes such. また、これとは逆に、Si及びN Further, on the contrary, Si and N
を含む原料ガスとCを含む原料ガスを混合するようしてもよい。 May to mix a raw material gas containing a raw material gas and the C containing. この場合、C含有化合物としては、上記のものから選択し、Si及びNを含む化合物としては、例えば、ジシラザン(SiH −NH−SiH )を用いて、これらを適当に組み合わせればよい。 In this case, as the C-containing compound, selected from those described above, as the compound containing Si and N, for example, using a disilazane (SiH 3 -NH-SiH 3) , it may be combined with these appropriately.

【0055】さらには、Si、C、Nを全て含む化合物を原料ガスとして用いることも可能である。 [0055] Further, it is also possible to use Si, C, a compound containing all of the N as a source gas. このような化合物としては、シラザン結合(−Si−N−)を有する有機シラザン化合物を用いることができる。 Such compounds may be an organic silazane compound having a silazane bond (-Si-N-). 有機シラザン化合物を用いる場合、例えば、プラズマCVD法により熱重合させて成膜することができる。 When using an organic silazane compound, for example, it can be formed by thermal polymerization by a plasma CVD method. 使用可能な有機シラザン化合物としては、例えば、トリエチルシラザン(SiEt NH )、トリプロピルシラザン(Si The organic silazane compound that can be used include, for example, triethyl silazane (SiEt 3 NH 2), tripropyl silazane (Si
Pr NH )、トリフェニルシラザン(SiPh Pr 3 NH 2), triphenyl silazane (SiPh 3 N
)、テトラメチルジシラザン(SiMe H−NH H 2), tetramethyl disilazane (SiMe 2 H-NH
−SiMe H)、ヘキサメチルジシラザン(SiMe -SiMe 2 H), hexamethyldisilazane (SiMe
−NH−SiMe )、ヘキサエチルジシラザン(S 3 -NH-SiMe 3), hexaethyl disilazane (S
iEt −NH−SiEt )、ヘキサフェニルジシラザン(SiPh −NH−SiPh )、ヘプタメチルジシラザン(SiMe −NMe−SiMe )、ジプロピル−テトラメチルジシラザン(SiPrMe −N iEt 3 -NH-SiEt 3), hexaphenyl disilazane (SiPh 3 -NH-SiPh 3) , heptamethyldisilazane (SiMe 3 -NMe-SiMe 3) , dipropyl - tetramethyl disilazane (SiPrMe 2 -N
H−SiPrMe )、ジ−n−ブチル−テトラメチルジシラザン(SiBuMe H-SiPrMe 2), di -n- butyl - tetramethyl disilazane (SiBuMe −NH−SiBuM 2 -NH-SiBuM
)、ジ−n−オクチル−テトラメチルジシラザン(SiOcMe −NH−SiOcMe )、トリエチル−トリメチルシクロトリシラザン((SiEtH−N e 2), di -n- octyl - tetramethyl disilazane (SiOcMe 2 -NH-SiOcMe 2) , triethyl - trimethylcyclotrisiloxane silazane ((SiEtH-N
Me) )、ヘキサメチルシクロトリシラザン((Si Me) 3), hexamethylcyclotrisilazane ((Si
Me −NH) )、ヘキサエチルシクロトリシラザン((SiEt −NH) )、ヘキサフェニルシクロトリシラザン((SiPh −NH) )、オクタメチルシクロテトラシラザン((SiMe −NH) )、オクタエチルシクロテトラシラザン((SiEt −N Me 2 -NH) 3), hexaethyl cyclotrisiloxane silazane ((SiEt 2 -NH) 3) , hexaphenyl cyclotrisiloxane silazane ((SiPh 2 -NH) 3) , octamethylcyclotetrasilazane ((SiMe 2 -NH) 4), octaethyl cyclotetrasiloxane disilazane ((SiEt 2 -N
H) )、テトラエチル−テトラメチルシクロテトラシラザン((SiHEt−NMe) )、シアノプロピルメチルシクロシラザン(SiMeNC(CH −N H) 4), tetraethyl - tetramethylcyclotetrasiloxane disilazane ((SiHEt-NMe) 4) , cyanopropyl methylcyclopentadienyl silazane (SiMeNC (CH 2) 3 -N
H)、テトラフェニルジメチルジシラザン(SiMeP H), tetraphenyl dimethyl disilazane (SiMeP
−NH−SiMePh )、ジフェニル−テトラメチルジシラザン((SiMe Ph) −NH)、トリビニル−トリメチルシクロトリシラザン((CH =C h 2 -NH-SiMePh 2), diphenyl - tetramethyl disilazane ((SiMe 2 Ph) 2 -NH ), trivinyl - trimethylcyclotrisiloxane silazane ((CH 2 = C
H−SiMe−NH) )、テトラビニル−テトラメチルシクロテトラシラザン(CH =CH−SiMe−N H-SiMe-NH) 3) , tetra vinyl - tetramethylcyclotetrasiloxane disilazane (CH 2 = CH-SiMe- N
H) 、ジビニル−テトラメチルジシラザン(CH H) 4, divinyl - tetramethyl disilazane (CH 2 =
CH−SiMe −NH−SiMe −CH=CH CH-SiMe 2 -NH-SiMe 2 -CH = CH 2)
が挙げられる。 And the like. 上記式中、Meはメチル基(CH )、 In the above formula, Me represents a methyl group (CH 3),
Etはエチル基(C )、Prはプロピル基(C Et is an ethyl group (C 2 H 5), Pr is a propyl group (C 3
)、Ocはn−オクチル基(n−C H 7), Oc is n- octyl (n-C 17 )、P 8 H 17), P
hはフェニル基(C )を示す。 h represents a phenyl group (C 6 H 5).

【0056】また、上記の例では、Si、C、Nを含む原料ガスが各1種類あればよいものとしたが、これに限らず、例えば、有機シランとN の他にC を加えたガスや、有機シラザンの他にN を加えたガスを用いてもよい。 [0056] Further, in the above example, Si, C, although the source gas containing N is assumed that it is sufficient each one, not limited to this, for example, C 2 H 2 In addition to the organic silane and N 2 the gas and the addition, gas may be used in which the N 2 is added to the other organic silazane.

【0057】上記実施の形態では、SiOF等からなる1層の層間絶縁膜上にSi、C、Nからなるエッチングストッパ膜を形成し、このエッチングストッパ膜をマスクとしてビアホール及びトレンチホールを形成した。 [0057] In the above embodiment, Si, C, an etching stopper film made of N is formed on the interlayer insulating film of one layer made of SiOF, etc., to form a via hole and trench holes the etching stopper film as a mask. しかし、本実施の形態のエッチングストッパ膜を用いた配線層の形成工程は上記工程に限られない。 However, the process forming the wiring layer using the etching stopper film of the present embodiment is not limited to the above process. 例えば、ダマシン法の、図11(a)〜(d)に示す工程を2回用いて、ビアホール、トレンチホールを順に形成して、図1 For example, the damascene method, using twice the step shown in FIG. 11 (a) ~ (d), to form via holes, trenches holes sequentially, Figure 1
0に示す構成としてもよい。 It may be configured as shown in 0. この場合、まず、上述したSi、C、Nを主要元素として含むビアホール形成用エッチングストッパ膜502をマスクとして用い、下層絶縁層501を選択的にエッチングしてビアホール504 In this case, first, using Si as described above, C, a via hole forming etching stopper film 502 comprising N as the main element as a mask, a via hole 504 by selectively etching the lower insulating layer 501
を形成する。 To form. 続いて、上層絶縁層503を形成し、レジスト膜等をマスクとしたエッチングによりトレンチホール505を形成する。 Subsequently, to form an upper insulating layer 503, by etching using a mask a resist film or the like to form a trench hole 505.

【0058】上記したような、絶縁層501、503の間にエッチングストッパ膜502を挟み込むような構成として配線層を形成することにより、トレンチホールを所定の深さにエッチングする際に問題となる、トレンチホール505の底部が平坦とならない、或いは、被処理ウェハの中心部と端部に形成されるトレンチホール50 [0058] as described above, by forming the wiring layer configured as to sandwich the etching stopper film 502 between the insulating layers 501 and 503, a problem in etching the trench hole to a predetermined depth, the bottom of the trench hole 505 is not flat, or trench holes 50 formed in the center portion and the end portion of the treated wafers
5の深さが異なる、等のエッチング形状のばらつきを抑えることができる。 Depth of 5 different, it is possible to suppress the variation of the etching shape and the like. また、図10に示す構成においても、上記実施の形態に示したように、Si、C、Nを主要元素として含むエッチングストッパ膜は、低い比誘電率を有するので絶縁膜として十分に機能する。 Further, in the configuration shown in FIG. 10, as described in the above embodiment, the etching stopper film comprising Si, C, and N as the main element, functions well as an insulating film because it has a low dielectric constant.

【0059】 [0059]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
信頼性の高い半導体装置及び半導体装置の製造方法が提供される。 Method for manufacturing a highly reliable semiconductor device and a semiconductor device is provided. より詳細には、低誘電率性、下地膜との高いエッチング選択比、及び、低金属拡散性を有するエッチングストッパ膜を備えた半導体装置及びその製造方法が提供される。 More specifically, a low dielectric constant, high etch selectivity to the underlying film, and a semiconductor device and a manufacturing method thereof comprising an etching stopper film having a low metal diffusion resistance is provided.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態にかかる半導体装置の部分断面図である。 1 is a partial cross-sectional view of a semiconductor device according to the embodiment of the present invention.

【図2】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。 Is a diagram showing a manufacturing process in order of the semiconductor device according to the embodiment of the present invention; FIG.

【図3】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。 3 is a diagram showing a manufacturing process in order of the semiconductor device according to the embodiment of the present invention.

【図4】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。 Is a diagram showing a manufacturing process in order of the semiconductor device according to the embodiment of the present invention; FIG.

【図5】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。 5 is a diagram showing a manufacturing process in order of the semiconductor device according to the embodiment of the present invention.

【図6】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。 6 is a diagram showing a manufacturing process in order of the semiconductor device according to the embodiment of the present invention.

【図7】C、Nの含有比を変えて形成したSiCN系膜の組成を示す図である。 [7] C, is a diagram showing the composition of SiCN-based film formed by changing the content ratio of N.

【図8】図7に示すCN組成を有するSiCN系膜の、 [8] of the SiCN-based film having a CN composition shown in FIG. 7,
SiN系膜のエッチングレートを1とした場合のエッチングレート比を示す図である。 Is a diagram showing an etching rate ratio of the case of the 1 the etching rate of the SiN-based film.

【図9】図7に示すCN組成を有するSiCN系膜のC C of SiCN-based film having a CN composition shown in FIG. 9 7
u拡散性について、SIMS強度について調べた結果を示す図である。 For u diffusivity is a graph showing a result of examining the SIMS intensity.

【図10】本発明の他の実施の形態にかかる半導体装置の部分断面図である。 10 is a partial cross-sectional view of a semiconductor device according to another embodiment of the present invention.

【図11】ダマシン法による配線層の形成工程を順に示す図である。 11 is a diagram showing a step of forming the wiring layer by damascene method in order.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 第1の下地膜 102 第1の導体層 102a 第1のバリアメタル膜 103 第1のトレンチホール 104 第1のビアホール 105 第1のエッチングストッパ膜 106 第2の下地膜 107 第2の導体層 107a 第2のバリアメタル膜 108 第2のトレンチホール 109 第2のビアホール 110 第2のエッチングストッパ膜 111 第3のエッチングストッパ膜 112 第3の下地膜 113 パッシベーション膜 201 第1のレジスト膜 202 第2のレジスト膜 101 The first base film 102 the first conductor layer 102a first barrier metal film 103 first trench hole 104 first via hole 105 first etching stopper film 106 and the second base film 107 the second conductor layer 107a the second barrier metal film 108 second trench hole 109 second via hole 110 and the second etching stopper film 111 third etching stopper film 112 third base film 113 a passivation film 201 first resist film 202 second the resist film

フロントページの続き (72)発明者 川村 剛平 山梨県韮崎市穂坂町三ツ沢650 東京エレ クトロン株式会社内 Fターム(参考) 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH32 HH33 HH34 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 KK01 KK08 KK09 KK11 KK18 KK19 KK21 KK32 KK33 KK34 MM02 MM12 MM13 NN06 NN07 PP15 PP28 PP33 QQ12 QQ13 QQ16 QQ25 QQ28 QQ30 QQ37 QQ48 RR01 RR04 RR05 RR08 RR11 RR12 RR20 SS02 SS03 SS15 TT02 XX24 XX28 5F058 BA05 BA20 BD02 BD04 BD06 BD10 BD18 BF09 BF23 BF24 BF26 BF29 BF30 BJ02 Front page of the continuation (72) inventor Kawamura Tsuyoshitaira Yamanashi Prefecture Nirasaki Hosakamachimitsusawa 650 Tokyo Electron Kutoron Co., Ltd. in the F-term (reference) 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH32 HH33 HH34 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 KK01 KK08 KK09 KK11 KK18 KK19 KK21 KK32 KK33 KK34 MM02 MM12 MM13 NN06 NN07 PP15 PP28 PP33 QQ12 QQ13 QQ16 QQ25 QQ28 QQ30 QQ37 QQ48 RR01 RR04 RR05 RR08 RR11 RR12 RR20 SS02 SS03 SS15 TT02 XX24 XX28 5F058 BA05 BA20 BD02 BD04 BD06 BD10 BD18 BF09 BF23 BF24 BF26 BF29 BF30 BJ02

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】複数の溝又は穴を有する低誘電率の第1の絶縁層と、 前記第1の絶縁層上に形成され、前記複数の溝又は穴と重なる複数の開口を有し、SiとCとNとを主たる含有元素とする第2の絶縁層と、 前記複数の溝又は穴と前記複数の開口とから形成される複数の配線溝又は穴に埋め込まれた導体層と、を備えたことを特徴とする半導体装置。 And 1. A low dielectric constant having a plurality of grooves or holes first insulating layer, is formed on the first insulating layer, having a plurality of openings overlapping the plurality of grooves or holes, Si provided with a second insulating layer which C and N and the main containing element, and a conductive layer embedded in a plurality of wiring grooves or holes formed from said plurality of grooves or holes and the plurality of openings wherein a has.
  2. 【請求項2】前記第2の絶縁層は、Si原子の数に対するC原子の数の比が0.2〜0.8であり、かつ、Si Wherein said second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and, Si
    原子の数に対するN原子の数の比が0.15〜1.0であることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, the ratio of the number of N atoms is characterized in that it is a 0.15 to 1.0 relative to the number of atoms.
  3. 【請求項3】前記第1の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成されることを特徴とする請求項1又は2に記載の半導体装置。 Wherein said first insulating layer, a semiconductor device according to claim 1 or 2, characterized in that they are composed of fluorinated silicon oxide or carbon fluoride.
  4. 【請求項4】前記導体層は、Cuから構成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 Wherein said conductive layer is a semiconductor device according to any one of claims 1 to 3, characterized in that they are composed of Cu.
  5. 【請求項5】前記配線溝又は穴にはバリアメタル層が形成され、前記導体層は、前記バリアメタル層の上に形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。 The method according to claim 5, wherein said wiring groove or hole barrier metal layer is formed, the conductor layer can be any one of claims 1 to 4, characterized in that it is formed on the barrier metal layer the semiconductor device according to.
  6. 【請求項6】さらに、前記第2の絶縁層及び前記導体層の上に形成された、前記第2の絶縁層と同一の構成を有する第3の絶縁層を備えたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 6. Furthermore, claims, characterized in that the formed on the second insulating layer and the conductor layer, comprising a third insulating layer having the same configuration as the second insulating layer the semiconductor device according to any one of claim 1 to 5.
  7. 【請求項7】第1の絶縁層を形成する工程と、 前記第1の絶縁層上に、SiとCとNとを主たる含有元素とする第2の絶縁層を形成する工程と、 前記第1の絶縁層の表面が部分的に露出するよう、前記第2の絶縁層を選択的にエッチングして開口を形成する工程と、 前記選択的にエッチングされた第2の絶縁層をマスクとして前記第1の絶縁層をエッチングして、配線溝又は穴を形成する工程と、 前記開口及び前記配線溝又は穴を埋めて導体層を形成する工程と、 前記導体層を、前記第2の絶縁層をストッパとして研磨する工程と、を備えたことを特徴とする半導体装置の製造方法。 Forming a 7. The first insulating layer, on the first insulating layer, forming a second insulating layer that Si and C and N as main elements contained, the second as the surface of the first insulating layer is exposed in part, the forming an opening by selectively etching the second insulating layer, the second insulating layer said selected etched as a mask etching the first insulating layer, forming a wiring groove or hole, forming a conductive layer fills the openings and the interconnect trenches or holes, the conductive layer, the second insulating layer the method of manufacturing a semiconductor device, wherein a comprises a step of polishing as a stopper, the.
  8. 【請求項8】前記第2の絶縁層は、Si原子の数に対するC原子の数の比が0.2〜0.8であり、かつ、Si Wherein said second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and, Si
    原子の数に対するN原子の数の比が0.15〜1.0であることを特徴とする請求項7に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7, the ratio of the number of N atoms to the number of atoms is characterized by a 0.15 to 1.0.
  9. 【請求項9】前記第1の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成されることを特徴とする請求項7又は8に記載の半導体装置の製造方法。 Wherein said first insulating layer, a method of manufacturing a semiconductor device according to claim 7 or 8, characterized in that they are composed of fluorinated silicon oxide or carbon fluoride.
  10. 【請求項10】前記導体層は、Cuから構成されることを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置の製造方法。 Wherein said conductor layer, a method of manufacturing a semiconductor device according to any one of claims 7 to 9, characterized in that they are composed of Cu.
  11. 【請求項11】さらに、前記導体層と、前記開口及び前記配線溝又は穴との間にバリアメタル層を形成する工程を備えることを特徴とする請求項7乃至10に記載の半導体装置の製造方法。 11. Moreover, said conductive layer, manufacturing of the semiconductor device according to claim 7 to 10, characterized in that it comprises a step of forming a barrier metal layer between the opening and the wiring groove or hole Method.
  12. 【請求項12】さらに、前記第2の絶縁層及び前記導体層の上に、前記第2の絶縁層と同一の構成を有する第3 12. Furthermore, on the second insulating layer and the conductor layer, the third having the same configuration as the second insulating layer
    の絶縁層を形成する工程を備えることを特徴とする請求項7乃至11のいずれか1項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 7 to 11, characterized in that it comprises a step of forming an insulating layer.
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Cited By (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391115B2 (en) 2003-02-04 2008-06-24 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
US7485568B2 (en) 2004-03-08 2009-02-03 Tokyo Electron Limited Method for forming wiring of semiconductor device
JP2010056579A (en) * 2004-01-13 2010-03-11 Tokyo Electron Ltd Method of manufacturing semiconductor device and deposition system
CN101901781A (en) * 2009-06-01 2010-12-01 东京毅力科创株式会社 Processing method
US7902077B2 (en) 2005-11-30 2011-03-08 Tokyo Electron Limited Semiconductor device manufacturing method that recovers damage of the etching target while supplying a predetermined recovery gas
US9059103B2 (en) 2011-03-25 2015-06-16 Tokyo Electron Limited Processing method and storage medium
JP2015529405A (en) * 2012-09-20 2015-10-05 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Selective etching of silicon carbonitride
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9978564B2 (en) 2012-09-21 2018-05-22 Applied Materials, Inc. Chemical control features in wafer process equipment
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10032606B2 (en) 2012-08-02 2018-07-24 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10062587B2 (en) 2012-07-18 2018-08-28 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US10062578B2 (en) 2011-03-14 2018-08-28 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10083859B2 (en) 2014-09-19 2018-09-25 Tokyo Electron Limited Coating formation method and semiconductor device manufacturing method using the coating formation method
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10147620B2 (en) 2015-08-06 2018-12-04 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10186428B2 (en) 2016-11-11 2019-01-22 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
KR20190037126A (en) 2017-09-28 2019-04-05 도쿄엘렉트론가부시키가이샤 Selective film forming method and method of manufacturing semiconductor device
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910474B2 (en) 2003-02-04 2011-03-22 Nec Corporation Method of manufacturing a semiconductor device
US7391115B2 (en) 2003-02-04 2008-06-24 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
JP2010056579A (en) * 2004-01-13 2010-03-11 Tokyo Electron Ltd Method of manufacturing semiconductor device and deposition system
US7485568B2 (en) 2004-03-08 2009-02-03 Tokyo Electron Limited Method for forming wiring of semiconductor device
US7902077B2 (en) 2005-11-30 2011-03-08 Tokyo Electron Limited Semiconductor device manufacturing method that recovers damage of the etching target while supplying a predetermined recovery gas
CN101901781A (en) * 2009-06-01 2010-12-01 东京毅力科创株式会社 Processing method
US8048687B2 (en) 2009-06-01 2011-11-01 Tokyo Electron Limited Processing method for recovering a damaged low-k film of a substrate and storage medium
KR20100129684A (en) 2009-06-01 2010-12-09 도쿄엘렉트론가부시키가이샤 Processing method and storage medium
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10062578B2 (en) 2011-03-14 2018-08-28 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9059103B2 (en) 2011-03-25 2015-06-16 Tokyo Electron Limited Processing method and storage medium
US10062587B2 (en) 2012-07-18 2018-08-28 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US10032606B2 (en) 2012-08-02 2018-07-24 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
JP2015529405A (en) * 2012-09-20 2015-10-05 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Selective etching of silicon carbonitride
US9978564B2 (en) 2012-09-21 2018-05-22 Applied Materials, Inc. Chemical control features in wafer process equipment
US10354843B2 (en) 2012-09-21 2019-07-16 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US10083859B2 (en) 2014-09-19 2018-09-25 Tokyo Electron Limited Coating formation method and semiconductor device manufacturing method using the coating formation method
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US10147620B2 (en) 2015-08-06 2018-12-04 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10224180B2 (en) 2016-10-04 2019-03-05 Applied Materials, Inc. Chamber with flow-through source
US10319603B2 (en) 2016-10-07 2019-06-11 Applied Materials, Inc. Selective SiN lateral recess
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10186428B2 (en) 2016-11-11 2019-01-22 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10325923B2 (en) 2017-02-08 2019-06-18 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
KR20190037126A (en) 2017-09-28 2019-04-05 도쿄엘렉트론가부시키가이샤 Selective film forming method and method of manufacturing semiconductor device
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch

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