JP2002076363A - Liquid crystal display - Google Patents

Liquid crystal display

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JP2002076363A
JP2002076363A JP2001026229A JP2001026229A JP2002076363A JP 2002076363 A JP2002076363 A JP 2002076363A JP 2001026229 A JP2001026229 A JP 2001026229A JP 2001026229 A JP2001026229 A JP 2001026229A JP 2002076363 A JP2002076363 A JP 2002076363A
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gate
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wiring
electrode
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JP2001026229A
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Inventor
Kiyohiro Kawasaki
清弘 川崎
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Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To overcome the problem of a prior art such that overetching occurs on drain electrodes during forming of openings in a five-mask process for channel etch type TFTs, formation of a passivation insulation layer tends to degrade transistor characteristics, and its manufacturing process takes long with its high cost. SOLUTION: Source wirings and drain wirings are formed as a laminate of an alloy of an anodic-oxidizable heat resistive metal and aluminum, the surface thereof is anodic-oxidized, and an impurity-containing amorphous silicon layer is transformed into a silicon oxide layer utilizing an optical mask, thus eliminating the need of a passivation insulation layer. An insulation layer is formed anew on exposed scanning lines to rationalize an island forming step for semiconductor layers and an opening forming step for the insulation layer.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 〔発明の詳細な説明〕本発明は、液晶を使用した画像を表示する装置、とりわけアクティブ型の液晶(画像)表示装置用の絶縁ゲート型トランジスタに関する。 [0001] DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an apparatus for displaying an image using liquid crystal, especially to an active-type insulated gate transistor for a liquid crystal (image) display device.

【0002】 [0002]

【従来の技術】近年の微細加工技術、液晶材料技術および高密度実装技術等の進歩により、5〜50cm対角の液晶パネルでテレビジョン受像機や各種の画像表示機器が商用ベースで大量に提供されている。 In recent years microfabrication techniques, advances, such as a liquid crystal material technology and high-density mounting technology, large quantities provides a television receiver and various kinds of image display apparatuses in the liquid crystal panel 5~50cm diagonal commercial basis It is. また、液晶パネルを構成する2枚のガラス基板の一方に赤(R)、緑(G)、青(B)の着色層を形成しておくことによりカラー表示も容易に実現している。 Further, one red two glass substrates constituting the liquid crystal panel (R), green (G), be easily realized color display by forming a colored layer of blue (B). 特にスイッチング素子を画素毎に内蔵させた、いわゆるアクティブ型の液晶パネルではクロストークも少なくかつ高速応答で高いコントラスト比を有する画像が保証されている。 In particular the switching element is incorporated in each pixel, an image having a high contrast ratio even less and high-speed response crosstalk is guaranteed by the so-called active type liquid crystal panel.

【0003】これらの液晶画像表示装置(液晶パネル) [0003] These liquid crystal image display device (liquid crystal panel)
は走査線としては200〜1200本、信号線としては200〜1600本程度のマトリクス編成が一般的であるが、最近は表示容量の増大に対応すべく大画面化と高精細化とが同時に進行している。 200 to 1200 This is a scan line, but a matrix organization of about present 200-1600 is as a signal line is generally recently advanced larger screen to respond to the increase in display capacity and a higher definition at the same time doing.

【0004】図1に、液晶パネルへの実装状態を示す。 [0004] FIG 1 illustrates a mounting state of the liquid crystal panel.
本図では、液晶パネル1を構成する一方の透明性絶縁基板、例えばガラス基板2上に形成された走査線の電極端子群6に駆動信号を供給する半導体集積回路チップ3を導電性の接着剤を用いて接続するCOG(Chip−O In this figure, one of the transparency of the liquid crystal panel 1 insulating substrate, such as a semiconductor for supplying a driving signal to the electrode terminals 6 of the scanning lines formed on the glass substrate 2 integrated circuit chip 3 and conductive adhesive connecting using COG (Chip-O
n−Glass)方式や、例えばポリイミド系樹脂薄膜をベースとし、金または半田メッキされた銅箔の端子(図示せず)を有するTCPフィルム4を信号線の電極端子群5に導電性媒体を含む適当な接着剤で圧接して固定するTCP(Tape−Carrier−Packa n-Glass) method or, a base, for example, polyimide resin film, comprising a conductive medium TCP film 4 to the electrode terminals 5 of the signal lines having a gold or solder plated copper foil terminals (not shown) TCP for fixing by pressure contact with a suitable adhesive (Tape-Carrier-Packa
ge)方式などの実装手段によって電気信号が画像表示部に供給される。 ge) an electric signal by means of implementing such system is supplied to the image display unit. ここでは便宜上二つの実装方式を同時に図示しているが実際には何れかの方式が適宜選択される。 For convenience the two is a mounting method simultaneously and is actually shown either method is selected as appropriate.

【0005】7、8は液晶パネル1のほぼ中央部に位置する画像表示部と信号線および走査線の電極端子5、6 [0005] 7,8 image display unit and the signal line and the scanning line electrode terminals 5, 6 located in the center portion of the liquid crystal panel 1
との間を接続する配線路であり、これらは必ずしも電極端子5、6と同一の導電材で構成される必要はない。 A wiring path connecting between, they need not be configured necessarily electrode terminals 5 and 6 the same conductive material and. 9
は全ての液晶セルに共通する透明導電性の対向電極を対向面上に有するもう1枚の透明性絶縁基板である対向ガラス基板またはカラーフィルタ(カラーフィルタの付された基板)である。 Is another one transparent insulating opposing glass substrate or a color filter which is a substrate having a transparent conductive counter electrode common to all the liquid crystal cell on opposite sides (substrate attached with the color filter).

【0006】図2は、スイッチング素子として絶縁ゲート型トランジスタ10を画素毎に配置したアクティブ型液晶パネルの等価回路図を示す。 [0006] Figure 2 is an equivalent circuit diagram of an active-type liquid crystal panel of the insulated gate transistor 10 as a switching element disposed for each pixel. 本図において11(図1では8)は走査線であり、12(図1では7)は信号線であり、13は液晶セルであり、この液晶セルは電気的には容量素子として扱われる。 In the figure 11 (in FIG. 1 8) is a scanning line, 12 (in FIG. 1 7) is a signal line, 13 is a liquid crystal cell, the liquid crystal cell is in electrical treated as a capacitive element. 実線で描かれた素子類は液晶パネルを構成する一方のガラス基板2上に形成され、点線で描かれた全ての液晶セル13に共通な対向電極14はもう一方のガラス基板9上に形成されている。 Elements such drawn with solid lines are formed on the glass substrate 2 one of the liquid crystal panel, a common counter electrode 14 in all of the liquid crystal cell 13 depicted by a dotted line is formed on the other glass substrate 9 ing.
絶縁ゲート型トランジスタ10のOFF抵抗あるいは液晶セル13の抵抗が低い場合や表示画像の階調性を重視する場合には、負荷としての液晶セル13の時定数を大きくするための補助の蓄積容量15を液晶セル13に並列に加える等の回路的工夫が加味される。 When for tone of when the resistance is low and the display image of the OFF resistance or the liquid crystal cell 13 of the insulated gate transistor 10, storage capacitor 15 of the aid to time increase the constant of the liquid crystal cell 13 as a load the circuit contrivance such as applying parallel to the liquid crystal cell 13 is taken into account. なお16は蓄積容量15の共通母線である蓄積容量線である。 Note 16 is a common bus is the storage capacitor line of the storage capacitor 15.

【0007】図3は、液晶パネルの画像表示部の要部の断面図を示す。 [0007] Figure 3 shows a cross-sectional view of a main part of an image display portion of the liquid crystal panel. 液晶パネル1を構成する2枚のガラス基板2、9は、樹脂性のファイバやビーズ等のスペーサ材(図示せず)によって数μm程度の所定の距離を隔てて形成され、その間隙(ギャップ)はガラス基板9の周縁部において有機性樹脂よりなるシール材と封口材(何れも図示せず)とで封止された閉空間になっており、この閉空間に液晶17が充填されている。 Glass substrates 2,9 of two of the liquid crystal panel 1, a spacer material such as a resin of the fiber or beads (not shown) is formed at a predetermined distance of about several μm by, the gap (gap) made of an organic resin sealing material and the sealing material has become a closed space (both not shown) are sealed out with a liquid crystal 17 in the closed space is filled in the periphery of the glass substrate 9.

【0008】カラー表示をする場合には、ガラス基板9 [0008] In the case of a color display, a glass substrate 9
の閉空間側に着色層(カラーフィルタ)18と称する染料または顔料のいずれか一方もしくは両方を含む厚さ1 The closed space side to the colored layer (color filter) 18 referred to as a thickness including one or both of the dye or pigment of 1
〜2μm程度の有機薄膜が被着されて色表示機能が与えられるので、その場合にはガラス基板9は別名カラーフィルタ(Color Filter、CFとも略記される)と呼称される。 Since the organic thin film of about ~2μm given is deposited color display function, the glass substrate 9 in that case is referred to as alias color filter (Color Filter, CF also abbreviated). そして液晶材料17の性質によってはガラス基板9の上面またはガラス基板2の下面の何れかもしくは両面上に偏光板19が貼付され、液晶パネル1は各画素毎に電気光学素子として機能する。 And depending on the nature of the liquid crystal material 17 is attached is the polarizing plate 19 on either or on both sides of the lower surface of the upper surface or the glass substrate 2 of the glass substrate 9, the liquid crystal panel 1 functions as an electro-optical device for each pixel. 現在、市販されている大部分の液晶パネルでは液晶材料にTN Currently, TN liquid crystal material in the liquid crystal panel of most commercially available
(ツイスト・ネマチック)系の物を用いており、偏光板19は通常2枚必要である。 And using (twisted nematic) system things, the polarizing plate 19 is normally required two. 更に図示はしないが、本図に示す様な透過型液晶パネルでは光源として裏面光源が配置され、下方より白色光が照射される。 Although not further shown, in the present transmission type liquid crystal panel such as shown in figure is disposed backside light as a light source, white light is irradiated from below.

【0009】本図において、液晶17に接して2枚のガラス基板2,9上に形成された例えば厚さ0.1μm 程度のポリイミド系樹脂薄膜20は液晶分子を決められた方向に配向させるための配向膜である。 [0009] In the figure, since the polyimide resin film 20 of the two glass substrates 2 and 9 about 0.1μm been a thickness of formed on the contact with the liquid crystal 17 to align in a direction that is determined liquid crystal molecules it is an alignment film. 21は絶縁ゲート型トランジスタ10のドレインと透明導電性の画素電極22とを接続するドレイン電極(配線)であり、信号線(ソース線)12と同時に形成されることが多い。 21 is a drain electrode connected to the pixel electrode 22 of the drain and the transparent conductive insulated gate transistor 10 (wiring), signal lines (source lines) are often 12 formed at the same time. 信号線12とドレイン電極21との間に位置するのは半導体層23であり詳細は後述する。 Positioned between the signal line 12 and the drain electrode 21 is a semiconductor layer 23 will be described in detail later. カラーフィルタ9上で隣り合った着色層18の境界に形成された厚さ0.1μ The thickness 0.1μ formed on a boundary between the colored layer 18 adjacent on the color filter 9
m 程度のCr薄膜層24は半導体層23と走査線11及び信号線12に外部光が入射するのを防止するための光遮蔽で、いわゆるブラックマトリクス(Black M Cr thin film layer 24 of about m in light-shielding for preventing the external light to the semiconductor layer 23 and the scanning lines 11 and signal lines 12 are incident, so-called black matrix (Black M
atrix、BMとも略記される)として定着化した技術である。 Atrix, a fixation technicians as BM also abbreviated).

【0010】ここで、通常は画素部のスイッチング素子として絶縁ゲート型トランジスタのが採用されるが,この構造と製造方法に関して説明する。 [0010] Here, normally is of the insulated gate transistor as a switching element of a pixel portion is employed, it will be described with respect to this structure and manufacturing method. 絶縁ゲート型トランジスタには2種類のものが現在多用されており、そのうちの一つを従来例(エッチ・ストップ型と呼称される)として紹介する。 The insulated gate transistor are two types of are now widely used, to introduce one of them as a conventional example (called a etch stop). 図4は従来の液晶パネルを構成するアクティブ基板(画像表示装置用半導体装置)の単位画素の平面図である。 Figure 4 is a plan view of a unit pixel of an active substrate forming a conventional liquid crystal panel (a semiconductor device for an image display device). 本図のA−A'部断面の構造の進展に伴う変化を図5に示す。 The changes associated with development of the structure of the A-A 'sectional of the view shown in FIG. 以下、本図5を中心にその製造工程を簡単に説明する。 Hereinafter, the center briefly described the manufacturing process of the figure 5. なお、走査線11に形成された突起部50と画素電極22とがゲート絶縁層を介して重なっている領域51(右下がり斜線部)が図2の蓄積容量15を形成しているが、ここではその詳細な説明は省略する。 Although the scanning line 11 projections 50 are formed on the region and the pixel electrode 22 overlaps with the gate insulating layer 51 (right-down hatched portion) forms a storage capacitor 15 of FIG. 2, where in the detailed description thereof will be omitted.

【0011】先ず、図5の(a)に示したように耐熱性と耐薬品性と透明性が高い絶縁性基板として厚さ0.5 [0011] First, the thickness as the insulating substrate has high heat resistance and chemical resistance and transparency as shown in FIG. 5 (a) 0.5
〜1.1mm程度のガラス基板2、例えばコーニング社製の商品名1737の一主面上にSPT(スパッタ)等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の第1の金属層として、例えばCr、Ta(タンタル)、 Glass substrate 2 of about ~1.1Mm, for example, the first thickness of about 0.1~0.3μm using a vacuum film forming apparatus such as SPT (sputtering) on ​​one principal surface of Corning tradename 1737 as the metal layer, for example Cr, Ta (tantalum),
Mo(モリブデン)等あるいはそれらの合金やシリサイド(硅素化合物)を被着して微細加工技術により走査線も兼ねるゲート電極11を選択的に形成する。 Mo and (molybdenum) or the like or their alloy or silicide (silicon compound) was coated to selectively form gate electrode 11 doubling as a scanning line by microfabrication techniques. 走査線の材質は耐熱性と耐薬品性と耐弗酸性と導電性とを総合的に勘案して選択すると良い。 The material of the scanning lines may be selected comprehensively considering the heat resistance and chemical resistance and 耐弗 acid and conductivity.

【0012】液晶パネルの大画面化に対応して走査線の抵抗値を下げるためには走査線の材料としてAL(アルミニウム)が用いられるが、ALは単体では耐熱性が低いので上記した耐熱金属であるCr、Ta、Moまたはそれらのシリサイドと積層化したり、あるいはALの表面に陽極酸化で酸化層(AL 23 )を付加することも現在では一般的な技術である。 [0012] refractory metal but in order to reduce the resistance of the scan lines corresponding to the screen size of the liquid crystal panel AL (aluminum) is used as the material of the scanning lines, AL is in itself which because of the low heat resistance and the it is also a common technique in the current adding Cr, Ta, Mo or or silicide and lamination thereof, or anodized oxide layers on the surface of the AL to (AL 2 O 3) is. すなわち、走査線11は1層以上の金属層で構成される。 That is, the scanning lines 11 are composed of one or more metal layers.

【0013】次に、図21(b)に示したようにガラス基板2の全面にPCVD(プラズマ・シーブイディ)装置を用いてゲート絶縁層となる第1のSiN X (シリコン窒化)層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン(a−Si)層36、及びチャネルを保護する絶縁層となる第2のSiN X層32と3種類の薄膜層を、例えば0.3−0.05−0.1μm程度の膜厚で順次被着する。 [0013] Next, first SiN X (silicon nitride) layer 30 serving as the gate insulating layer using the entire surface of the glass substrate 2 PCVD (plasma Shibuidi) apparatus as shown in FIG. 21 (b), impurities most first amorphous silicon serving as a channel of an insulated gate transistor not including (a-Si) layer 36, and the second SiN X layer 32 made of an insulating layer for protecting the channel and three types of thin film layers , for example, sequentially deposited to a thickness of about 0.3-0.05-0.1Myuemu.

【0014】なお、ノウハウ的な技術としてゲート絶縁層30の形成に当り他の種類の絶縁層(例えばTaO X [0014] The other type of insulating layer per the formation of the gate insulating layer 30 as know techniques (e.g. TaO X
やSiO 2等、もしくは先述したAL 23 )と積層したり、あるいはSiN X層を2回に分けて製膜し途中で洗浄工程を付与する等の歩留向上対策が行われることも多く、ゲート絶縁層は1種類あるいは単層とは限らない。 And, SiO 2, or AL 2 O 3 previously described) and or laminated, or SiN X layer to divide film and washing step also often yield improvement measures such imparting is performed in the course twice the gate insulating layer is not limited to one type or a single layer.

【0015】続いて微細加工技術によりゲート11電極上の第2のSiN X層をゲート電極11よりも幅細く選択的に残して32'として第1の非晶質シリコン層31 [0015] Then the first amorphous silicon layer and the second SiN X layer on the gate 11 electrodes as 32 ', leaving the width narrower selective than the gate electrode 11 by microfabrication techniques 31
を露出し、同じくPCVD装置を用いて全面に不純物として例えば燐を含む第2の非晶質シリコン層33を例えば0.05μm程度の膜厚で被着した後、図21(c) Exposed, likewise after deposited as impurities on the entire surface such as a second amorphous silicon layer 33 containing phosphorus, for example, about 0.05μm film thickness by using the PCVD apparatus, FIG. 21 (c)
に示したようにゲート電極11の近傍上にのみ第1の非晶質シリコン層31と第2の非晶質シリコン層33とを島状31'、33'に残してゲート絶縁層30を露出する。 Exposing the gate insulating layer 30 and the first amorphous silicon layer 31 only on the vicinity of the second amorphous silicon layer 33 and the island 31 ', 33' leaving the gate electrode 11 as shown in to.

【0016】引き続き、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層として例えばITO(Indium−Tin [0016] Subsequently, a vacuum film forming apparatus transparent conductive layer as for example ITO having a thickness of about 0.1~0.2μm using SPT or as shown in (d) (Indium-Tin
−Oxide)を被着し、微細加工技術により画素電極22をゲート絶縁層30上に選択的に(必要な領域のみに)形成する。 -Oxide) deposited the only) formed selectively (necessary area for the pixel electrode 22 on the gate insulating layer 30 by microfabrication techniques.

【0017】さらに(e)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線1 Furthermore scanning lines at the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown in (e) 1
1上のゲート絶縁層30への選択的開口部63形成を行った後、図21(f)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として、例えばTi,Cr,Mo等の耐熱金属薄膜層34 After selective opening 63 formed on the gate insulating layer 30 on one refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in FIG. 21 (f) as, for example Ti, Cr, refractory metal thin film layer such as Mo 34
を、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し微細加工技術により耐熱金属層3 And sequentially depositing the AL thin layer 35 having a thickness of about 0.3μm as a low-resistance wiring layer refractory metal layer 3 by microfabrication techniques
4'と低抵抗配線層35'との積層よりなり画素電極2 4 'and the low-resistance wiring layer 35' pixel electrode 2 made of laminated and
2を含んで絶縁ゲート型トランジスタのドレイン配線2 Drain wirings comprise insulated gate transistor 2 2
1と信号線も兼ねるソース配線12とを選択的に形成する。 A 1 and a signal line source lines 12 doubling as selectively formed.

【0018】この選択的パターン形成に用いられる感光性樹脂パターンをマスクとしてソース・ドレイン配線1 The source-drain wires photosensitive resin pattern used for this selective pattern formed as a mask 1
2,21間の第2の非晶質シリコン層33'を除去して第2のSiN X層32'を露出するとともに、その他の領域では第1の非晶質シリコン層31 'をも除去してゲート絶縁層30を露出する。 Thereby exposing the 'second SiN X layer 32 by removing the' second amorphous silicon layer 33 between 2 and 21, also removing the first amorphous silicon layer 31 'in the other region Te to expose the gate insulating layer 30. この工程はチャネルの保護層である第2のSiN X層32'が存在するために第2 This step is second due to the presence of a second SiN X layer 32 'is a protective layer of the channel
の非晶質シリコン層33'の食刻(エッチング)が自動的に終了することからエッチ・ストップと呼称される所以である。 Etching (etching) of the amorphous silicon layer 33 'of a why it is referred to as an etch stop since it ends automatically.

【0019】絶縁ゲート型トランジスタがオフセット構造とならぬようソース・ドレイン電極12,21はゲート電極11と一部平面的に重なって(約5〜6μm)形成される。 The insulated gate transistor is a source-drain electrode 12 and 21 so as not to become offset structure is overlapped on a part plan view with the gate electrode 11 (about 5 to 6 .mu.m) form. この重なりは寄生容量として電気的に作用するので小さいほど良いが、露光機の合わせ精度とマスクの精度とガラス基板の膨張係数及び露光時のガラス基板温度で決定され、実用的な数値は精々2μm程度である。 This overlap better is smaller because they act electrically as a parasitic capacitance, is determined by the expansion coefficient of the accuracy and the glass substrate of the alignment accuracy of the mask aligner and the glass substrate temperature during exposure, practical values ​​are at most 2μm it is the degree. なお、画像表示部の周辺部で走査線11上の開口部63を含んで信号線12と同時に走査線側の電極端子6、または走査線11と走査線側の電極端子6とを接続する配線路8を形成することも一般的なパターン設計である。 Note that the wiring for connecting the image display portion of the signal line 12 simultaneously with the scanning line side electrode terminal 6 includes an opening 63 on the scanning line 11 at the periphery or the scanning lines 11, and the electrode terminal 6 on the scan line side it is also common pattern design forming a tract 8. 最後に、ガラス基板2の全面に透明性の絶縁層として、ゲート絶縁層30と同様にPCVD装置を用いて0.3〜0.7μm程度の膜厚のSiN X層を被着してパシベーション絶縁層37とし、図5の(g)に示したように画素電極22上に開口部38を形成して画素電極22の大部分を露出してアクティブ基板の製造工程が終了する。 Finally, as a transparent insulating layer on the entire surface of the glass substrate 2, and depositing a SiN X layer having a thickness of about 0.3~0.7μm using PCVD apparatus in the same manner as the gate insulating layer 30 passivation insulating and layer 37, the manufacturing process of the active substrate is completed to expose the majority of the pixel electrode 22 to form an opening 38 on the pixel electrode 22 as shown in (g) of FIG. この時、走査線の電極端子6上と信号線の電極端子5(図1)上にも開口部を形成して大部分の電極端子も露出する。 At this time, also exposed on the electrode terminal 5 of the electrode terminal 6 on the signal lines of the scanning lines (Fig. 1) to form an opening large portion of the electrode terminal.

【0020】信号線12の配線抵抗が問題とならない場合にはALよりなる低抵抗配線層35は必ずしも必要ではなく、その場合にはCr,Ta,Mo等の耐熱金属材料を選択すればソース・ドレイン配線12,21を単層化することが可能である。 The signal line low resistance wiring layer 35 wiring resistance consisting AL if not a problem of the 12 is not always necessary, the source by selecting the Cr if, Ta, a refractory metal material such as Mo drain wirings 12 and 21 can be single-layered. なお、絶縁ゲート型トランジスタの耐熱性については先行例である特開平7−743 Incidentally, JP-A for the heat resistance of the insulated gate transistor is a prior art example 7-743
68号公報に詳細が記載されている。 Details are set forth in 68 JP.

【0021】画素電極22上のパシベーション絶縁層3 The passivation insulating layer 3 on the pixel electrode 22
7を除去する理由は、一つには液晶セルに印可される実効電圧の低下を防止するためと、もう一つはパシベーション絶縁層37の膜質が一般的に劣悪で、パシベーション絶縁層37内に電荷が蓄積されて表示画像の焼き付けを生じることを回避するためである。 The reason for removing the 7, and to prevent a decrease in the effective voltage applied to the liquid crystal cell to one and one film quality of passivation insulating layer 37 is generally poor, the passivation insulating layer 37 charge is to avoid causing a burn stored in the display image. これは絶縁ゲート型トランジスタの耐熱性が余り高くないため、パシベーション絶縁層37の製膜温度がゲート絶縁層30と比較して数10℃以上低く250℃以下の低温製膜にならざるを得ないからである。 This is because not so high heat resistance of the insulated gate transistor, inevitably cold casting film formation temperature below 250 ° C. lower number 10 ° C. or more as compared with the gate insulating layer 30 of the passivation insulating layer 37 it is from.

【0022】以上述べたアクティブ基板の製造工程は写真食刻(フォトソグラフィ)工程が7回必要で、7枚マスク工程と称されるほぼ標準的な製造方法である。 The above described manufacturing process of the active substrate is photolithography (Photo Seo photography) step is required seven times is nearly standard production method called seven mask process. 液晶パネルの低価格化を実現し、さらなる需要の増大に対応していくためにも製造工程数の削減は液晶パネルメーカにとっては重要な命題であり、このためにチャネルエッチ型のトランジスタを使用する合理化された通称5枚マスク工程が最近は定着してきた。 To achieve cost reduction of the liquid crystal panel, also reduce the number of manufacturing steps in order to respond to further increase in demand is an important proposition for the liquid crystal panel manufacturers use a a channel-etched transistor for this streamlined aka five mask process has been established recently.

【0023】図6は5枚マスクに対応したアクティブ基板の単位画素の平面図である。 [0023] FIG. 6 is a plan view of a unit pixel of an active substrate corresponding to the five mask. 本図のA−A'線上の断面の製造工程に伴う変化の様子を図7に示す。 The state of a change accompanying the A-A 'line of the cross section of manufacturing steps of the figure shown in FIG. 以下、その製造工程を、簡単に説明する。 Hereinafter, the manufacturing process will be briefly explained. なお、蓄積容量線16 Note that the storage capacitor line 16
とドレイン配線21とがゲート絶縁層を介して重なっている領域52(右下がり斜線部)が蓄積容量15を形成しているが、ここではその詳細な説明は省略する。 An area 52 where the drain wire 21 are overlapped via the gate insulating layer (right downward oblique line portion) but form a storage capacitor 15, detailed description thereof is omitted here.

【0024】先ず、従来例と同様に図7の(a)に示したようにガラス基板2の一主面上に、SPT等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の耐熱金属層を被着し、微細加工技術により走査線も兼ねるゲート電極11と蓄積容量線16とを選択的に形成する。 [0024] First, on one principal surface of the glass substrate 2 as shown in the conventional example as well as in FIG. 7 (a), the film thickness by using a vacuum film device SPT or 0.1~0.3μm the degree of heat-resistant metal layer is deposited, selectively forming a gate electrode 11 which also serves as the scanning line by microfabrication technology and the storage capacitor line 16.

【0025】次に、(b)に示したようにガラス基板2 Next, the glass substrate 2 as shown in (b)
の全面にPCVD装置を用いてゲート絶縁層となるSi Si as a gate insulating layer using the entire surface of the PCVD apparatus
X層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層3 N X layer 30, a first amorphous silicon layer 3 to be a channel of an insulated gate transistor hardly contains impurities
1、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層33と3種類の薄膜層を、例えば0.3−0.2−0.05μm程度の膜厚で順次被着する。 1, and the source and drain to become the second amorphous silicon layer 33 and the three thin-film layer of an insulated gate transistor includes impurities, for example, a thickness of about 0.3-0.2-0.05μm sequentially deposited.

【0026】そして、(c)に示したようにゲート電極11上に第1と第2の非晶質シリコン層よりなる半導体層を島状31':33'に残してゲート絶縁層30を露出する。 [0026] Then, the semiconductor island 31 layers made of the first and second amorphous silicon layer on the gate electrode 11 as shown in (c): a '33' the gate insulating layer 30 leaving exposed to.

【0027】引き続き、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi薄膜層34を、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を、膜厚0.1μ [0027] Subsequently, for example, Ti thin film layer 34 as the refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment as shown (d), the film thickness as a low resistance wiring layer 0. the AL thin layer 35 of about 3 [mu] m, thickness 0.1μ
m程度の中間導電層として例えばTi薄膜層36を順次被着し、微細加工技術により絶縁ゲート型トランジスタのドレイン配線21と信号線も兼ねるソース配線12とを選択的に形成する。 As intermediate conductive layer such as Ti thin film layer 36 are sequentially deposited on the order of m, to selectively form the source wiring 12 which also serves as the drain wire 21 and the signal line of an insulated gate transistor by microfabrication techniques. この選択的パターン形成は、ソース・ドレイン配線の形成に用いられる感光性樹脂パターンをマスクとしてTi薄膜層36、AL薄膜層35、T The selective patterning, Ti thin film layer 36 of photosensitive resin pattern used for forming the source and drain wirings as masks, AL thin layer 35, T
i薄膜層34、第2の非晶質シリコン層33'及び第1 i thin layer 34, the second amorphous silicon layer 33 'and the first
の非晶質シリコン層31'を順次食刻する。 Sequentially etching the amorphous silicon layer 31 'of. この際、図5の(e)と異なり、第1の非晶質シリコン層31'は0.05〜0.1μm程度残して食刻することによりなされるので、チャネル・エッチと呼称される。 In this case, unlike the (e) of FIG. 5, the first amorphous silicon layer 31 'since it is made by etching, leaving about 0.05 to 0.1 [mu] m, is called a channel etch.

【0028】ソース・ドレイン配線12,21が3層と複雑になる理由は、透明導電層であるITOと低抵抗配線層としてのAL薄膜層35とが直接、接しているとアルカリ系の現像液やレジスト剥離液で電食反応が生じてこれらの電極が消失するのを防止するために中間導電層としてのTi薄膜層36を介在させるためである。 The reason why the source-drain wires 12 and 21 becomes complicated and three layers, the transparent conductive layer ITO and AL thin layer 35 and directly as a low resistance wiring layer is in contact with and the developing solution alkaline or resist stripping solution in electrolytic corrosion reaction occurs because interposing the Ti thin film layer 36 as an intermediate conductive layer in order to prevent the loss of these electrodes.

【0029】さらに、上記感光性樹脂パターンを除去した後、(e)に示したようにガラス基板2の全面に透明性の絶縁層として、ゲート絶縁層と同様にPCVD装置を用いて0.3μm程度の膜厚のSiNx層を被着してパシベーション絶縁層37とし、ドレイン電極21上に開口部62と走査線11の電極端子6が形成される位置上に開口部63を形成して走査線11の一部分を露出する。 Furthermore, after removing the photosensitive resin pattern, 0.3 [mu] m using a PCVD apparatus as transparency of the insulating layer on the entire surface of the glass substrate 2, similarly to the gate insulating layer as shown in (e) the degree of thickness SiNx layer was coated with a passivation insulating layer 37, the scanning lines to form an opening 63 on the position where the electrode terminals 6 of the opening 62 and the scanning line 11 on the drain electrode 21 are formed to expose a portion of the 11. 図示はしないが信号線の電極端子5が形成される位置上にも開口部を形成して信号線12の一部分を露出する。 Shown is not to expose a portion of the signal line 12 also forms an opening on a position where the electrode terminals 5 of the signal lines are formed.

【0030】最後に、(f)に示したようにSPT等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層として例えばITO(Indium−Tin− [0030] Finally, (f) in the vacuum film device SPT or as a transparent conductive layer having a thickness of about 0.1~0.2μm example ITO (Indium-Tin- using as indicated
Oxide)を被着し、微細加工技術により開口部62 Oxide) is deposited, and openings 62 by microfabrication techniques
内のドレイン配線21を含んでパシベーション絶縁層3 It includes drain wiring 21 of the passivation insulating layer 3
7上に画素電極22を選択的に形成してアクティブ基板2として完成する。 7 selectively forming the pixel electrode 22 on the completed as the active substrate 2. 開口部63内の露出している走査線11の一部を電極端子6としても良く、図示したように開口部63を含んでパシベーション絶縁層37上にIT The part of the scan line 11 exposed in the opening 63 may be an electrode terminal 6, on passivation insulating layer 37 include openings 63 as illustrated
Oよりなる電極端子6'を選択的に形成しても良い。 The electrode terminals 6 'consisting of O may be selectively formed.

【0031】このように5枚マスク工程は、コンタクト形成工程と半導体層の島化工程が合理化されることで2 [0031] Thus five mask process, 2 by island shape steps contact formation process and the semiconductor layer is rationalized
回の写真食刻工程を削除することができている。 We have been able to delete the times of the photolithography process. また、 Also,
画素電極22がアクティブ基板2の最上層に位置するため、パシベーション絶縁層37に加えて透明性の樹脂薄膜を用いて例えば1.5μm以上に厚く形成しておけば、画素電極22が走査線11や信号線12と重なり合っても静電容量による干渉が小さく、画質の劣化が避けられるので画素電極22を大きく形成できて開口率が向上する等の利点も多い。 Since the pixel electrode 22 is positioned on the uppermost layer of the active substrate 2, if formed thicker addition of a transparent resin film for example 1.5μm or more as the the passivation insulating layer 37, pixel electrodes 22 scanning lines 11 and the signal line 12 and reduced interference by electrostatic capacity overlap, many advantages such as because deterioration of image quality is avoided aperture ratio can be increased form the pixel electrode 22 is improved.

【0032】 [0032]

【発明が解決しようとする課題】5枚マスク工程においては、ドレイン配線と走査線へのコンタクト形成工程が同時になされるため、それらに対応した開口部62,6 In THE INVENTION Problems to be Solved five mask process, since the contact formation process of the drain lines and the scanning lines are made at the same time, the opening corresponding thereto 62,6
3内の絶縁層の厚さと種類が異ならざるを得ない。 The thickness and type of insulating layer 3 is inevitably different. 既に述べたようにパシベーション絶縁層37はゲート絶縁層30に比べると膜質が劣悪で弗酸系のエッチング液による食刻では食刻速度が夫々数1000Å/分、数100 Already passivation insulating layer 37 as mentioned etching rate each number 1000 Å / min in the etching by the etchant of the film quality is poor hydrofluoric acid than the gate insulating layer 30, the number 100
Å/分と1桁も異なり、ドレイン配線21上の開口部6 Å / min also different order of magnitude, the opening 6 on the drain wiring 21
2の断面形状は上部に余りにも過食刻が生じて穴径が制御できないので、弗素系のガスを用いたドライエッチを採用せざるを得ない。 Since the second cross-sectional shape can not be controlled hole diameter occurs too overeating time at the top, it must be employed dry etching using a fluorine-based gas.

【0033】しかしながら、ドライエッチを採用してもドレイン配線21上の開口部62はパシベーション絶縁層37のみであるので、走査線11上の開口部63と比較して過食刻になるのは避けられず、中間導電層36' [0033] However, the openings 62 on the drain wire 21 be employed dry etching because only the passivation insulating layer 37, is inevitably becomes overeating time as compared to the opening 63 on the scanning line 11 not, the intermediate conductive layer 36 '
が食刻ガスによって膜減りする。 There is reduction in film thickness by the etching gas.

【0034】また、食刻終了後の感光性樹脂パターンの除去に当たり、まずは弗素化された表面のポリマー除去のために酸素プラズマ灰化で感光性樹脂パターンの表面を0.1〜0.3μm程削り、その後に有機剥離液、例えば東京応化製の剥離液106等を用いた薬液処理がなされるのが一般的であるが、中間導電層36'が膜減りして下地のアルミニウム層35'が露出した状態になっていると、酸素プラズマ灰化処理でアルミニウム35' Further, strikes the removal of the photosensitive resin pattern after etching completion, first the surface of the photosensitive resin pattern by oxygen plasma ashing for polymer removal of fluorinated surface as 0.1~0.3μm scraping, then organic stripping solution, for example, Tokyo although the Ohka Kogyo stripper 106 such chemical treatment using is made is generally, the intermediate conductive layer 36 'is then reduced film aluminum layer 35 of the underlying' If it is set to the exposed state, the aluminum by oxygen plasma ashing 35 '
の表面に絶縁体であるAL 23が形成されて、画素電極22との間で電圧と電流間に線型性の成立するオーミック接触が得られなくなる。 Surface and is AL 2 O 3 is an insulator formed of, it is not obtained ohmic contact establishment of linearity to voltage and current between the pixel electrode 22. そこで中間導電層36'が膜減りしてもいいように、当初から膜厚を例えば0.2 Therefore, as the intermediate conductive layer 36 'is good even if the film reduction, for example, a thickness from the beginning 0.2
μmと厚く設定することでこの問題から逃れようとしている。 Trying to escape from this problem by setting thick as μm.

【0035】しかしながら、これら薄膜の基板内の面内均一性が良好でないとこの取組みも必ずしも有効に作用するわけではなく、また食刻速度の面内均一性が良好でない場合にも全く同様である。 [0035] However, in-plane uniformity in the substrate of the thin film is not good if not not act necessarily effective even this effort, also is exactly the same even if the in-plane uniformity of the etching rate is not good . 開口部62,63内に露出する走査線11とドレイン配線23の表面は、いずれにせよ食刻ガスによる膜減りと酸素ガスプラズマによる酸化の問題から逃れることは困難である。 Surface of the scanning lines 11 and the drain wiring 23 exposed in the opening portions 62 and 63, it is difficult to escape from any oxidation problems with film thickness reduction and the oxygen gas plasma by etching gas case.

【0036】また、ソース配線とドレイン配線のパシベーションのためにパシベーション絶縁層が合理化された5枚マスクプロセスでも採用されているが、絶縁ゲート型トランジスタの耐熱性との関係でパシベーション絶縁層37の製膜温度がゲート絶縁層30と比較して数10 Further, although the passivation insulating layer for passivation of the source wiring and the drain wiring is adopted by five mask process is streamlined, manufacturing of the passivation insulating layer 37 in relation to the heat resistance of the insulated gate transistor number film temperature as compared with the gate insulating layer 30 10
℃以上低く、250℃以下の低温製膜でもなにがしかの影響を受けることは避けられず、特にON電流が10〜 ° C. or higher low, to receive anything in the land of expecting of impact at low temperature film formation of 250 ° C. or less inevitable, particularly ON current 10
30%程度低下することは避けられない。 It is inevitable that decreases by about 30%. 絶縁ゲート型トランジスタの電流駆動能力の低下は、大画面・高精細の液晶パネルを得るためには配線抵抗の増大とともに大きな障害となってくる。 Decrease in current drive capability of the insulated gate transistor, in order to obtain a liquid crystal panel of a large screen and high definition becomes a major obstacle with an increase in wiring resistance.

【0037】加えてチャネル・エッチ型の絶縁ゲート型トランジスタではチャネル領域の不純物を含まない第1 [0037] In addition no impurities in the channel region in the insulated gate transistor channel etch type in the first
の非晶質シリコン層はどうしても厚めに(チャネル・エッチ型では通常0.2μm)被着しておかないと、ガラス基板の面内均一性に大きく影響されてトランジスタ特性が不揃いになりがちである。 Is unless you have deposited, is greatly influenced by the surface uniformity of the glass substrate tends to irregular the transistor characteristics (typically 0.2μm in channel etch type) is amorphous silicon layer just thick in . このことはPCVDの稼働率とパーティクル発生状況と大きな相関があり、生産コストの観点からも非常に重要な事項である。 This is a big correlation and uptime and particle occurrence of PCVD, a very important matter in terms of production cost.

【0038】このため、コンタクト形成時の不具合を回避し、かつ絶縁ゲート型トランジスタの耐熱性の低さを補うパシベーション層の形成技術が望まれていた。 [0038] Therefore, to avoid a problem during contact formation, and formation technique of the passivation layer to compensate for the low heat resistance of the insulating gate type transistor has been desired.

【0039】また、液晶パネルの低価格化を実現し、需要の増大に対応していくためにも製造工程数の更なる削減が望まれていた。 Further, to achieve the cost reduction of liquid crystal panel, it increased to further reduce also the number of manufacturing processes in order to respond the demand has been desired.

【0040】 [0040]

【課題を解決するための手段】本発明においては、絶縁ゲート型トランジスタにチャネル保護層を付与するために先行技術である特開平4−302438号公報に開示されている不純物を含む半導体層を陽極酸化により酸化シリコン層に変換する技術と、ソース配線とドレイン配線のみを有効にパシベーションするために先行技術である特開平2−216129号公報に開示されているアルミニウムよりなるソース配線とドレイン配線の表面に絶縁層を形成する陽極酸化技術に、更に画素電極とソース配線とドレイン配線との接続に工夫を凝らした技術とを融合させてプロセスの合理化と低温化を実現せんとするものである。 In the present invention, in order to solve the problems], anode semiconductor layer containing an impurity disclosed in JP-A-4-302438 discloses a prior art in order to impart a channel protective layer on the insulated gate transistor by oxidation into a silicon oxide layer technique and the surface of the source wiring and the drain wiring only effectively source wiring made of aluminum disclosed in Japanese Patent Laid-Open 2-216129 discloses a prior art for passivation and drain wire in the anodizing technique to form an insulating layer, and further by fusing the technology ingenuity in connecting the pixel electrode and the source wiring and the drain wiring to St. realize rationalization and low temperature of the process.

【0041】また、半導体層の島化工程とゲート絶縁層への開口部形成工程とを合理化したものである。 Further, those obtained by rationalizing an opening forming step to island shape step and the gate insulating layer of the semiconductor layer.

【0042】更に、先行技術である特願平5−2687 [0042] In addition, it is prior art Japanese Patent Application No. 5-2687
26号公報に開示されている画素電極の形成工程を合理化したものを採用している。 It is adopted that streamline process of forming the pixel electrode disclosed in 26 JP.

【0043】第1の発明(1のaspect)の絶縁ゲート型トランジスタは、スイッチング素子としてのトランジスタのa−シリコン等からなる半導体の材料層が形成されるゲート電極領域を除いてその表面に絶縁層を有する1層以上の金属層からなるゲート配線と、ゲート電極上に1層以上のゲート絶縁層を介して形成された不純物を含まない、そしてチャネル領域(とその絶縁部)を形成する第1の半導体層とゲートと一部重なり合ってソース領域とドレイン領域となる様形成された1対(組) The insulated gate transistor of the first invention (1 Aspect), an insulating layer on the surface except for the gate electrode region where the semiconductor material layer consisting of a- silicon or the like of a transistor is formed as a switching element a gate wiring of one or more metal layers having an impurity does not include a formed through one or more layers of the gate insulating layer on the gate electrode, and the first to form a channel region (and its insulating portion) pair is formed such that the source and drain regions overlap the semiconductor layer and the gate and a portion of the (assembled)
の不純物を含む第2の半導体層と、該1対の第2の半導体層を含んで1層以上のその表面に陽極酸化層を有する陽極酸化可能な金属よりなるソース(電極用)配線とドレイン配線が形成され、該ソース配線とドレイン配線間の第1の半導体層上には不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 The second semiconductor layer, the pair second source consisting of anodic oxidizable metal having the anodized layer in one or more layers of the surface includes a semiconductor layer (electrode) wiring and a drain, including impurities wiring is formed, characterized in that the silicon oxide layer on the first semiconductor layer between the source wiring and the drain wiring including a silicon oxide layer and the impurity containing no impurities is formed.

【0044】この構成により、ゲート絶縁層への開口部形成工程とパシベーション絶縁層の形成工程を削減することが可能となる。 [0044] With this configuration, it is possible to reduce the step of forming the opening forming step and the passivation insulating layer to the gate insulating layer.

【0045】また第2の発明は、上記絶縁ゲート型トランジスタにおいて陽極酸化可能な金属層をゲート電極とし、絶縁層が該金属層上面の陽極酸化層であることを特徴とする。 Further the second invention, the anodic oxidizable metal layer in the insulated gate transistor as the gate electrode, wherein the insulating layer is an anodized layer of the metal layer upper surface.

【0046】この構成により、露出した走査線上に再び絶縁層を簡単な工程で確実に確保することができる。 [0046] With this configuration, it is possible to reliably secure again insulating layer on the exposed scan line by a simple process.

【0047】また第3の発明は、第1の発明の絶縁ゲート型トランジスタにおいて、ゲート配線上の絶縁層が電着で付着した有機絶縁物からなる層であることを特徴とする。 Further the third invention, in the insulated gate transistor of the first invention, wherein the insulating layer on the gate interconnection is a layer made of an organic insulating material deposited by electrodeposition.

【0048】この構成により、同じく走査線上に絶縁層を確保することができる。 [0048] With this configuration, it is possible to secure the insulation layer also on a scanning line.

【0049】また第4の発明は、画素電極とを有する単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて(勿論、その他必要に応じてブラックマトリクス、カラーフィルタ、対向電極等が形成されている)、 [0049] The fourth invention is the insulated gate transistor for a liquid crystal display device comprising an insulating substrate in which the unit pixels having a pixel electrode are arranged in a two-dimensional matrix (of course, other necessary a black matrix, a color filter, or the like opposing electrode is formed) Te,
絶縁基板上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極と同一工程にて走査線が形成され、トランジスタ形成領域のゲート電極上にはゲート電極よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成され、その他のゲート電極上と走査線上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲートと一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線) Scanned lines are formed in the gate electrode and the same process of the insulating gate type transistor consists at least one metal layer on an insulating substrate, a gate insulating or more broadly 1 layer than the gate electrode on the gate electrode of the transistor forming region lamination of the first semiconductor layer containing no layers and impurities are selectively formed on the other the scanning line on the gate electrode is formed an insulating layer, and a gate on the first semiconductor layer on the gate electrode a second semiconductor layer including a pair of impurity partially overlapping the source region and the drain region of the insulated gate transistor is formed, a pair of second semiconductor layer on the one or more layers of the insulating substrate a source wiring formed of anodic oxidizable metal layer (signal line)
とドレイン配線が形成され、ドレイン配線を含んで絶縁基板上に透明導電性の画素電極が形成され、ドレイン配線上の画素電極を除いてソース配線とドレイン配線の表面に陽極酸化層が形成され、ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 And the drain wiring is formed and a transparent conductive pixel electrode on the insulating substrate is formed to include a drain wire, anodized layer is formed on the surface of the source wiring and the drain wiring except for the pixel electrode on the drain wiring, wherein the silicon oxide layer including silicon oxide layer and the impurity containing no impurities in the first semiconductor layer between the source wiring and the drain wiring are formed.

【0050】この構成により写真食刻工程数が削減されて、4枚のフォトマスク{GE(ゲート電極形成用)、 [0050] is reduced the photolithography process number This configuration (gate electrode formation) four photomasks {GE,
AS(アモルファスシリコンのパターニング用)、SD AS (for patterning of amorphous silicon), SD
(ソースとドレイン用)、ITO用}でデバイス作製が可能となる。 (For source and drain), device fabrication can be performed with a ITO}. そして従来のようにパシベーション絶縁層をガラス基板の全面に被着する必要はなくなり、絶縁ゲート型トランジスタの耐熱性が問題となることはなくなる。 And as in the conventional passivation insulating layer is no longer necessary to deposit on the entire surface of the glass substrate, the heat resistance of the insulated gate transistor is never a problem. また信号線の電極端子形成時にパシベーション絶縁層への開口部形成がないのでコンタクト形成に関わる不具合も発生しない。 Since also at the time of the electrode terminal formed of the signal line is no opening formed in the passivation insulating layer also trouble involved in the contact formation does not occur. 加えてチャネルを保護する絶縁層は不純物を含む非晶質シリコン層を陽極酸化で酸化シリコン層に変換することで得られるのでチャネル層を厚く製膜する必要がなくなる。 In addition the insulating layer for protecting the channel is so obtained by the amorphous silicon layer into a silicon oxide layer by anodic oxidation must be increased film forming a channel layer eliminates containing impurities.

【0051】また第5の発明は、絶縁基板上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と接続層及び接続層の一部を含んで透明導電性の画素電極とが形成され、トランジスタ形成領域のゲート電極上にはゲート(電極を構成する一体的な金属)よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成され、 [0051] The fifth invention is a transparent conductive pixel containing a part of the connecting layer and the connecting layer and the scanning line serves also as the gate electrode of an insulated gate transistor consists at least one metal layer on an insulating substrate and electrodes are formed, is laminated between the first semiconductor layer containing no (integral metal constituting the electrode) wide at least one layer of the gate insulating layer and the impurity than the gate on the gate electrode of the transistor forming region selectively formed,
その他のゲート電極上と走査線上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と接続層の一部を含んで(平面的に重なって)ドレイン配線とが形成され、ソース配線とドレイン配線の表面に絶縁のために陽極酸化層が形成され、ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 Other the scanning line on the gate electrode is formed an insulating layer, a pair of a source region and a drain region of the first portion and the gate electrode in the semiconductor layer overlapping the insulating gate type transistor on the gate electrode impurity a second semiconductor layer is formed comprising a portion of the connection layer and a pair of second semiconductor layer on the insulating substrate and the source wiring consisting of one or more layers of anodic oxidizable metal layer (signal line) the comprise (planarly overlap with) the drain wiring and is formed, anodized layer is formed for insulation on the surfaces of the source wiring and the drain wiring, the first semiconductor layer between the source wiring and the drain wiring wherein the silicon oxide layer is formed comprising a silicon oxide layer and the impurity containing no impurities.

【0052】この構成により、第4の発明と同様の効果が得られる。 [0052] With this arrangement, the same effect as the fourth invention can be obtained. さらに信号線の構成が若干ではあるが簡素化され2層で良い。 Further configuration of the signal line may be two layers are located is simplified in slightly.

【0053】また第6の発明では、同じく絶縁基板上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる(一体的に形成された)走査線と透明導電性の画素電極とが形成され、トランジスタ形成領域のゲート電極上にはゲート電極よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成され、その他のゲート電極上と走査線上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲートと平面的に一部重なり合って(実際に、 [0053] In the sixth invention, also the gate electrode of an insulated gate transistor consists at least one metal layer on an insulating substrate serves also as (integrally formed) with the pixel electrode of the scanning lines and the transparent conductive There are formed, on the gate electrode of the transistor forming region is laminated between the first semiconductor layer which does not include a wide range of one or more layers of the gate insulating layer and the impurity than the gate electrode is selectively formed, other gate electrode and the scan line is formed an insulating layer, partially overlapped on the gate in a plan view on a first semiconductor layer over the gate electrode (actually,
重なり部がゲート電極として重要)絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と画素電極の一部を含んでドレイン配線とが形成され、ソース配線とドレイン配線の表面に陽極酸化層が形成され、ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが(事実上両方。しかし、実用上は前者のみでも良い)形成されていることを特徴とする。 A second semiconductor layer including a pair of impurity overlapping portion becomes a source region and a drain region of the key) insulated gate transistor as the gate electrode is formed, in a pair of second semiconductor layer and on the on the insulating substrate and a drain wiring are formed comprise one or more layers of anodic oxidizable metal layer than the source lines as a (signal line) a part of the pixel electrode, anodic oxidation layer is formed on the surface of the source wiring and the drain wiring, source first and a silicon oxide layer on the semiconductor layer comprises a silicon oxide layer and the impurity containing no impurities between the wires and the drain wire (effectively both. However, in practice also be only in the former) that is formed and features.

【0054】この構成により、第5の発明と同様の効果が得られる。 [0054] With this arrangement, the same effect as the fifth invention is obtained.

【0055】また第7の発明は、同じく絶縁基板上に1 [0055] The seventh aspect of the invention, also on an insulating substrate 1
層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる(と連続しての工程で一体的に膜が形成され、不必要な部分を除去しても)走査線が形成され、トランジスタ形成領域のゲート電極上にはゲート電極よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成され、その他のゲート電極上と走査線上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上に1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)とドレイン配線が形成され、ドレイン配線を含んで絶縁基板上に透明導電性の画素電極 (Integrally film formed in the step of sequentially with a, also by removing unnecessary portion) where the gate electrode serves also as the insulated gate transistor becomes than the layer above the metal layer scan lines are formed, a transistor formed the on the gate electrode region stacked between the first semiconductor layer which does not include a wide range of one or more layers of the gate insulating layer and the impurity than the gate electrode is selectively formed, insulating the scanning line and the other of the gate electrode layers are formed, the second semiconductor layer including a pair of impurity partially overlapped with the gate electrode on the first semiconductor layer on the gate electrode becomes a source region and a drain region of an insulated gate transistor is formed, pair second semiconductor layer in one or more layers of anodic oxidizable metal layer source wiring consisting of (signal line) and the drain wiring are formed, a transparent conductive pixel electrode on an insulating substrate including a drain wire 形成され、ドレイン配線上の画素電極を除いてソース配線とドレイン配線の表面に陽極酸化層が形成され、ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 Is formed, the anodic oxide layer is formed on the surface of the source wiring and the drain wiring except for the pixel electrode on the drain wiring, a silicon oxide layer containing no impurities in the first semiconductor layer between the source wiring and the drain wiring and the impurity wherein the silicon oxide layer is formed comprising a.

【0056】この構成により、第4の発明と同様の効果が得られる。 [0056] With this arrangement, the same effect as the fourth invention can be obtained.

【0057】また第8の発明では、同じく絶縁基板上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と金属層を部分的に積層された透明導電性の画素電極とが形成され、ゲート電極上にはプラズマ保護層とゲート絶縁層とを介してゲート電極よりも幅広く不純物を含まない第1の半導体層が形成され、第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上とゲート絶縁層上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と透明導電性の画素電極の金属層との前記積層部を含んでドレイン配線とが形成され、ソース配線とドレイン配線の表 [0057] In the eighth invention, also partially laminated transparent conductive scanning lines and the metal layer serves also as the gate electrode than would insulated gate transistor stack of the transparent conductive layer and a metal layer on an insulating substrate is a pixel electrode is formed, a first semiconductor layer containing no widely impurities than the gate electrode through a plasma protective layer and the gate insulating layer is formed on the gate electrode, a gate on the first semiconductor layer a second semiconductor layer is formed include a pair of impurity overlap electrode and a portion serving as a source region and a drain region of an insulated gate transistor, 1 and a second semiconductor layer on the pair and the gate insulating layer above and a drain wiring are formed comprising said laminated portion of the source wiring consisting of a layer or the anodic oxidizable metal layer (signal line) and the metal layer of transparent conductive pixel electrodes, the table of the source wiring and the drain wiring に陽極酸化層が形成され、ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 The anodized layer is formed, characterized in that the silicon oxide layer including silicon oxide layer and the impurity containing no impurities on the first semiconductor layer between the source wiring and the drain wiring are formed.

【0058】この構成により、第5の発明と同様の効果が得られる。 [0058] With this arrangement, the same effect as the fifth invention is obtained.

【0059】また第9の発明では、同じく絶縁基板上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と透明導電性の画素電極とが形成され、ゲート電極上にはプラズマ保護層とゲート絶縁層とを介してゲート電極よりも幅広く不純物を含まない第1の半導体層が形成され、第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上とゲート絶縁層上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と透明導電性の画素電極を含んでドレイン配線とが形成され、ソース配線とドレイン配線の表面に陽極酸化層が形成され、ソース配線とドレイン配 [0059] In addition the ninth aspect, is also a transparent conductive pixel electrode and scanning line serves also as the gate electrode than would insulated gate transistor stack of the transparent conductive layer and a metal layer on an insulating substrate is formed, the gate the upper electrode is formed a first semiconductor layer containing no widely impurities than the gate electrode through a plasma protective layer and the gate insulating layer, an insulated gate partially overlapped with the gate electrode on the first semiconductor layer a second semiconductor layer including a pair of impurity serving as the source region and the drain region of the transistor is formed, a pair second semiconductor layer and on the gate insulating layer and on the one or more layers of anodic oxidizable metal layer and a drain wiring are formed to include a transparent conductive pixel electrode and become more source wiring (signal line), the anodized layer is formed on the surface of the source wiring and the drain wiring, source wiring and the drain arrangement 間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 Characterized in that the first silicon oxide layer not containing an impurity in the semiconductor layer and the silicon oxide layer containing impurities between is formed.

【0060】この構成により、第5の発明と同様の効果が得られる。 [0060] With this arrangement, the same effect as the fifth invention is obtained.

【0061】また第10の発明では、同じく絶縁基板上に透明導電層と陽極酸化可能な金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と金属層を部分的に積層された透明導電性の画素電極とが形成され、トランジスタ形成領域のゲート電極上にはゲート電極よりも幅広くプラズマ保護層とゲート絶縁層と不純物を含まない第1の半導体層との積層が形成され、その他の走査線上とゲート電極上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層が形成され、1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と透明 [0061] In the tenth invention is laminated also scan line and the metal layer serves also as the gate electrode than would insulated gate transistor stack of the transparent conductive layer and the anode oxidizable metal layer on an insulating substrate partially formed with a transparent conductive pixel electrodes, the lamination of the first semiconductor layer which does not include a wide range of plasma protective layer and the gate insulating layer and the impurity than the gate electrode is formed on the gate electrode of the transistor forming region, other scan line and the gate electrode on the insulating layer is formed, a pair of a source region and a drain region of the first portion and the gate electrode in the semiconductor layer overlapping the insulating gate type transistor on the gate electrode impurity a second semiconductor layer is formed comprising a pair of second semiconductor layer on the insulating substrate and the source wiring consisting of one or more layers of anodic oxidizable metal layer (signal line) clear 電性の画素電極の金属層との前記積層部を含んでドレイン配線とが形成され、前記ソース配線とドレイン配線の表面に陽極酸化層が形成され、前記ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 And a drain wiring are formed comprising said laminated portion of the metal layer of the conductive pixel electrodes, the anodized layer is formed on the surface of the source wiring and the drain wiring, the first between the source wiring and the drain wiring wherein the silicon oxide layer is formed comprising a silicon oxide layer and the impurity containing no impurity on the semiconductor layer.

【0062】この構成によりプロセスの合理化が一段と推進され、写真食刻工程数が削減されて3枚のフォトマスクでデバイス作製が可能となる。 [0062] are promoted streamlining processes This configuration is more, the device produced becomes possible reduces the photolithography process number in three photomasks. そして第5の発明と同様の効果が得られる。 The fifth same effect as the invention is obtained.

【0063】また第11の発明は、同じく絶縁基板上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と透明導電性の画素電極とが形成され、トランジスタ形成領域のゲート電極上にはゲート電極よりも幅広くプラズマ保護層とゲート絶縁層と不純物を含まない第1の半導体層との積層が形成され、その他の走査線上とゲート電極上には絶縁層が形成され、ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2 [0063] The eleventh invention is also a scanning line and a transparent conductive pixel electrode serves also as the gate electrode than would insulated gate transistor stack of the transparent conductive layer and a metal layer on an insulating substrate is formed, the transistor is laminated between the first semiconductor layer which does not include a wide range of plasma protective layer and the gate insulating layer and the impurity than the gate electrode on the gate electrode formation region is formed, an insulating layer on the other scanning line and the gate electrode on the is formed, the second comprising a pair of impurity partially overlapped with the gate electrode on the first semiconductor layer on the gate electrode becomes a source region and a drain region of an insulated gate transistor
の半導体層が形成され、1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と画素電極を含んでドレイン配線とが形成され、前記ソース配線とドレイン配線の表面に陽極酸化層が形成され、前記ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする。 The semiconductor layer is formed, a pair second semiconductor layer on the insulating substrate and the source wiring consisting of one or more layers of anodic oxidizable metal layer (signal line) and the drain wiring includes pixel electrodes of is formed, the anodic oxide layer is formed on the surface of the source wiring and the drain wiring, and the said source wiring and a silicon oxide layer containing no impurity in the first semiconductor layer between the drain wiring and the oxide silicon layer containing an impurity characterized in that it is formed.

【0064】この構成により、第10の発明と同様の効果が得られる。 [0064] With this arrangement, the same effects as the invention of the first 10 is obtained.

【0065】また第12の発明は、第4、5、6、7若しくは第10の発明において、陽極酸化可能な金属層をゲート電極として形成し、その絶縁層がその金属線外表面の陽極酸化層であることを特徴とする。 [0065] The twelfth aspect of the present invention based on the 4, 5, 6, 7 or 10, the anodic oxidizable metal layer is formed as the gate electrode, the insulating layer is anodic oxidation of the metal wire outer surface characterized in that a layer.

【0066】この構成により、半導体層の島化工程とゲート絶縁層への開口部形成を同時に行ったために露出した走査線上に再び絶縁層を確保することが可能となる。 [0066] With this configuration, it is possible to regain insulating layer on the exposed scan line to an opening formed simultaneously performed to the semiconductor layer island shape step and the gate insulating layer.

【0067】また第13の発明は、第4、5、6、7、 [0067] The invention of the first 13, No. 4, 5, 6, 7,
10若しくは第11の発明の絶縁層が有機絶縁層であることを特徴とする。 10 or 11 insulating layer of the invention is characterized in that an organic insulating layer.

【0068】この構成により、同じくゲート絶縁層への開口部形成工程を削減することが可能となる。 [0068] With this configuration, it is possible to also reduce the opening portion forming step of the gate insulating layer. また走査線の材質の選択の幅が広がり、処理工程の制約が緩和される。 The wider range of choice of the material of the scanning lines, the constraint processing steps is reduced.

【0069】また第14の発明は、第4目の発明を製造方法から見たものであって、絶縁基板上の一主面上(表示部の形成される部分上)に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するステップと、1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層との合計3種の物質層を順次被着(形成)するステップと、少なくともスイッチング素子としてのトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して(他の部分のは除去して)、当該部の絶縁基板を露出するステップと、少なくとも画像表示部内の露出している走査線とゲート電極上(上とあるも、壁面をも含む)に絶縁層を形成するステップと [0069] The fourteenth aspect of the invention, there is seen a fourth th invention from the manufacturing process, in one or more layers of metal (portion on which is formed of the display unit) one on the main surface of the insulating substrate forming a scanning line doubling as the gate electrode of an insulated gate transistor made of a layer, the second amorphous including a first amorphous silicon layer and an impurity which does not contain one or more layers of the gate insulating layer and the impurity and summing the three material layers sequentially deposited between the silicon layer (formation), selectively a transistor forming region at least as a switching element and the second and the first amorphous silicon layer and the gate insulating layer leave (the other portion is removed), the steps of exposing the insulating substrate of the part, scanning lines are exposed in at least the image display unit and the gate electrode (also as above, including the wall surface) forming an insulating layer on the 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)とドレイン配線を形成するステップと、ドレイン配線を含んで絶縁基板上に透明導電性の画素電極を形成するステップと、画素電極の(材料の)選択的パターン形成(必要な部分のみを残すこと)に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線、ドレイン配線、ソース配線とドレイン配線間の第2の非晶質シリコン層前部及び第1の非晶質シリコン層の一部(理論上は、こっちは陽極酸化しなくても良いが、現実の問題として一部)とを陽極酸化するステップとを有することを特徴とする。 After depositing one or more layers of anodic oxidizable metal layer, the second source wiring on an insulating substrate comprising an amorphous silicon layer so as to partially overlap with the gate electrode (signal line) forming a drain wiring step a, step a, the pixel electrode (material) selectively patterning was used (only to leave necessary portions) photosensitive to form a transparent conductive pixel electrode on an insulating substrate including a drain wire source wiring while the resin pattern is irradiated with light while protecting the pixel electrode as a mask, the drain wire, one second amorphous silicon layer front, and the first amorphous silicon layer between the source wiring and the drain wiring part (theory, here is may not be anodized, as part real problem) and characterized by a step of anodization.

【0070】この構成により、必要なパターン{スクリーン(マスク)}は、ゲート電極(GE)用、アモルファスシリコン用(AS)、ソース電極とドレイン電極用(SD)及びITO膜の4種で済む。 [0070] With this arrangement, required pattern {screen (mask)} is a gate electrode (GE), for an amorphous silicon (AS), it requires only four of the source electrode and the drain electrode (SD) and an ITO film. また、半導体層の島化工程とゲート絶縁層への開口部形成工程とが合理化され(同一のフォトマスクを使用可能となり)、4枚のフォトマスクでデバイス作製が可能となる。 Further, an opening portion forming step of the island shape step and the gate insulating layer of the semiconductor layer is streamlined (enables using the same photomask), device fabrication can be performed with four photomasks. またソース配線(トランジスタからみればソース電極)とドレイン配線(同じく電極)間のチャネル上には不純物を含む酸化シリコン層が形成されてチャネルを保護するとともに、ソース配線(信号線)の表面は陽極酸化可能な金属層の陽極酸化層が形成されて絶縁化され、ドレイン配線の表面も透明導電層で覆われた領域を除いて同じく陽極酸化可能な金属層の陽極酸化層が形成されて絶縁化され、パシベーション機能が付与される。 Together with the source wiring and the drain wiring (a source electrode when viewed from the transistor) (also electrode) on a channel between protecting the channel silicon oxide layer is formed containing an impurity, the surface of the source wiring (signal line) is positive anodised layer of oxidizable metal layer is formed by insulated, anodized layer of similarly except an area where the surface is also covered with a transparent conductive layer of the drain wire anodic oxidizable metal layer is formed insulated is, passivation function is given.

【0071】また第15の発明は、第5目の発明を製造方法から見たものであって、絶縁基板上の主面上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と接続層とを形成するステップと、1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出するステップと、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線) [0071] The fifteenth invention is the one viewed fifth th inventions manufacturing method, even if the gate electrode of the on the main surface of the insulating substrate made of at least one metal layer insulated gate transistor steps and sequentially depositing a second amorphous silicon layer comprising a first amorphous silicon layer and an impurity which does not contain one or more layers of the gate insulating layer and the impurity for forming the connection layer and the scanning line serving also steps and the steps of exposing selectively leaving the insulating substrate and the second and the first amorphous silicon layer and the gate insulating layer on at least a transistor forming region, a scanning line that is exposed in at least the image display unit for and forming an insulating layer on the gate electrode, after one or more layers of anodic oxidizable metal layer deposition, comprising a second amorphous silicon layer so as to partially overlap a gate electrode on an insulating substrate source wiring (signal line) 接続層の一部を含んでドレイン配線とを形成するステップと、前記接続層の一部を含んで絶縁基板上に透明導電性の画素電極を形成するステップと、前記画素電極の選択的パターン形成に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 Forming a drain wiring comprise a portion of the connection layer, and forming a transparent conductive pixel electrode on an insulating substrate containing a part of the connecting layer, selective patterning of the pixel electrode and a source wiring while irradiating with light the photosensitive resin pattern while protecting the pixel electrode as a mask used in a drain line, and a second amorphous silicon layer between the source wiring and the drain wiring, the first and part of the amorphous silicon layer is characterized by a step of anodization.

【0072】この構成により、必要なマスクパターンは、ゲート電極用を小変更したもの(GE')とASとSDとITOの4種となる。 [0072] With this arrangement, the mask pattern required consists those small change for the gate electrode and the (GE ') and four AS and SD and ITO. 先に記載の製造方法と同様の効果が得られる。 Same effects as the manufacturing method described above can be obtained. さらに信号線の構成が若干ではあるが簡素化され、2層で良いこととなる。 Further there is simplification in the configuration of the signal line slightly, so that it may be 2 layers.

【0073】また第16の発明は、第6の発明を製造方法から見たものであって、絶縁基板上の主面上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するステップと、1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出するステップと、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成するステップと、絶縁基板上に透明導電性の画素電極を形成するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2 [0073] The sixteenth invention is, there is seen a sixth aspect of the present invention from the manufacturing process also serves as a gate electrode of an insulated gate transistor consists at least one metal layer on the main surface of the insulating substrate forming a scan line, comprising the steps of a second amorphous silicon layer are sequentially deposited comprising a first amorphous silicon layer and an impurity which does not contain one or more layers of the gate insulating layer and the impurity, at least a step of exposing the second and selectively leaving the insulating substrate and the first amorphous silicon layer and the gate insulating layer in the transistor formation region, on the exposed portion of the scanning line and the gate electrode in at least the image display unit on forming an insulating layer, and forming a transparent conductive pixel electrode on an insulating substrate, after one or more layers of anodic oxidizable metal layer deposition, the so as to partially overlap with the gate electrode 2
の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成するステップと、光を照射しながらソース配線と、 And a source wiring while irradiating and forming a drain wire, a light source wiring on an insulating substrate comprising an amorphous silicon layer (signal line) contains a part of the pixel electrode,
ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 And having a drain wire, a second amorphous silicon layer between the source wiring and the drain wiring, and a step of a portion of the first amorphous silicon layer is anodized.

【0074】この構成により、必要なマスクパターンは、GE、AS、ITO、SDの4種となり、先に記載の液晶画像表示装置の製造方法と同様の効果が得られる。 [0074] With this configuration, the mask pattern required, GE, AS, ITO, becomes four SD, the same effects as the manufacturing method of the liquid crystal image display device described above is obtained.

【0075】また第17の発明は第7の発明を製造方法の面から見たものであって、絶縁基板上の一主面上に1 [0075] The seventeenth invention is a as viewed from the viewpoint of production method seventh invention, on one principal surface of the insulating substrate 1
層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するステップと、1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層上にソース配線(信号線)とドレイン配線を形成するステップと、ソース配線とドレイン配線下とトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出する工程と、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成するステップと、ドレイン配線を含んで絶縁基板上に透明導電性の画素電極を形成するステップと、 Forming a scanning line serves also as the gate electrode of an insulated gate transistor becomes than the layer above the metal layer, a second containing the first amorphous silicon layer and an impurity which does not contain one or more layers of the gate insulating layer and the impurity a step of sequentially depositing an amorphous silicon layer, a source wiring one or more layers of anodic oxidizable metal layer after adhesion, the second amorphous silicon layer so as to partially overlap with the gate electrode exposed (signal line) and forming a drain wiring, selectively leaving the insulating substrate and the second and the first amorphous silicon layer and the gate insulating layer in the transistor forming region under the source wiring and the drain wiring a step of, forming an exposed forming an insulating layer on the scan line and the gate electrode is a transparent conductive pixel electrode on the insulating substrate include a drain wire in at least the image display unit, 素電極の選択的パターン形成に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 And a source wiring while irradiating with light while the photosensitive resin pattern used to selectively patterning the pixel electrode to protect the pixel electrode as a mask, and a drain wiring, a second amorphous between the source wiring and the drain wiring and the silicon layer, and a portion of the first amorphous silicon layer is characterized by a step of anodization.

【0076】この構成により、必要なマスクパターンは、CE、SD、AS、ITOの4種となり、第14の発明の製造方法と同様の効果が得られる。 [0076] With this configuration, the mask pattern required, CE, SD, AS, become the four ITO, the same effects as the manufacturing method of the fourteenth aspect of the present invention is obtained.

【0077】また第18の発明は、先の第8の発明を製造方法から見たものであって、絶縁性基板上の一主面上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するステップと、プラズマ保護層とゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とをこの順で順次重ねて被着するステップと、少なくともトランジスタ形成領域に第2と第1との非晶質シリコン層を選択的に残してゲート絶縁層を露出するステップと、擬似画素電極上のゲート絶縁層とプラズマ保護層とを除去して擬似画素電極を露出するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含 [0077] The eighteenth aspect of the present invention, there is seen an eighth aspect of the preceding from the manufacturing method, the insulated gate becomes a laminate made of a transparent conductive layer and a metal layer on one principal surface of the insulating substrate forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode of the type transistor, a second amorphous including a first amorphous silicon layer and an impurity which does not contain a plasma protective layer and the gate insulating layer and the impurity a step of depositing sequentially overlapping the silicon layer in this order, the steps of exposing the gate insulating layer and the second amorphous silicon layer of the first to at least a transistor forming region selectively leaving the pseudo pixel a step of exposing the pseudo pixel electrode and a gate insulating layer on the electrode and the plasma protective layer is removed, one or more layers of anodic oxidizable metal layer after adhesion, the second so as to partially overlap with the gate electrode including an amorphous silicon layer でゲート絶縁層上にソース配線(信号線)と擬似画素電極の一部を含んでドレイン配線とを形成するステップと、擬似画素電極上の金属層を除去するステップと、光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 Removing and forming a drain wiring of a source wiring on the gate insulating layer (signal line) a part of the pseudo pixel electrode, the metal layer on the pseudo pixel electrode in the source while irradiating with light a wiring to the drain wiring, comprising: the second amorphous silicon layer between the source wiring and the drain wiring, and a step of a portion of the first amorphous silicon layer is anodized.

【0078】この構成により、必要なマスクパターンはGE、AS、CW(コンタクトウィンドウ)、SDの4 [0078] With this configuration, the mask pattern required GE, AS, CW (contact window), of the SD 4
種となり、画素電極と走査線の形成工程が合理化され、 Becomes Seed, step of forming the pixel electrode and the scanning lines are streamlined,
4枚のフォトマスクでデバイス作製が可能となり、第1 Enables the device fabricated in four photomasks, first
5番目の製造方法の発明と同様の効果が得られる。 Same effect as the invention of the fifth production method is obtained.

【0079】また第19の発明は、第9の発明を製造方法から見たものであって、絶縁性基板上の一主面上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するステップと、プラズマ保護層とゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、少なくともトランジスタ形成領域に第2と第1との非晶質シリコン層を選択的に残してゲート絶縁層を露出するステップと、擬似画素電極上のゲート絶縁層とプラズマ保護層とを除去して擬似画素電極を露出するステップと、擬似画素電極上の金属層を除去するステップと、 [0079] The nineteenth aspect of the present invention, there is seen a ninth aspect of the invention from the manufacturing process, from now insulated gate transistor stack of the transparent conductive layer and a metal layer on one principal surface of the insulating substrate forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode, the second amorphous silicon layer comprising a first amorphous silicon layer and an impurity which does not contain a plasma protective layer and the gate insulating layer and the impurity a step of sequentially depositing the door, the steps of exposing the gate insulating layer and the second amorphous silicon layer of the first selectively leaving at least a transistor forming region, a gate insulating layer on the pseudo pixel electrode a step of exposing the pseudo pixel electrode by removing the plasma protective layer, removing the metal layer on the pseudo pixel electrode,
1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んでゲート絶縁層上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成するステップと、光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 After depositing one or more layers of anodic oxidizable metal layer, the includes a second amorphous silicon layer so as to partially overlap with the gate electrode a source wiring on the gate insulating layer (signal line) the pixel electrode one forming a drain wiring comprise parts, the source line while irradiating with light, and the drain wiring, and the second amorphous silicon layer between the source wiring and the drain wiring, the first amorphous silicon a portion of the layer, characterized in that a step of anodizing.

【0080】この構成により、必要なマスクパターンはGE、AS、CW(コンタクトウィンドウ)、SDの4 [0080] With this configuration, the mask pattern required GE, AS, CW (contact window), of the SD 4
種となり、第18番目の製造方法と同様の効果が得られる。 Becomes Seed, same effect as the 18 th manufacturing process is obtained.

【0081】また第20の発明は、第10の発明を製造方法から見たものであって、絶縁性基板上の一主面上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するステップと、プラズマ保護層とゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とプラズマ保護層とを選択的に残して絶縁基板を露出するステップと、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2 [0081] The twentieth invention, there is seen a tenth aspect of the manufacturing method, from now insulated gate transistor stack of the transparent conductive layer and a metal layer on one principal surface of the insulating substrate forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode, the second amorphous silicon layer comprising a first amorphous silicon layer and an impurity which does not contain a plasma protective layer and the gate insulating layer and the impurity a step of sequentially depositing the door, the steps of exposing selectively leaving the insulating substrate and at least the transistor forming region the second and first amorphous silicon layer and the gate insulating layer and the plasma protective layer, at least the image after deposition on the exposed portion of the scanning line and the gate electrode of the display unit forming an insulating layer, one or more layers of anodic oxidizable metal layer, a second so as to partially overlap with the gate electrode
の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と擬似画素電極の一部を含んでドレイン配線とを形成するステップと、擬似画素電極上の金属層を除去するステップと、光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 A step of source wiring on an insulating substrate comprising an amorphous silicon layer (signal line) forming a part comprise drain wiring of the pseudo pixel electrode, and removing the metal layer on the pseudo pixel electrode , the source wiring while irradiating with light, and the drain wiring, and the second amorphous silicon layer between the source wiring and the drain wiring, and a step of a portion of the first amorphous silicon layer to anodic oxidation characterized in that it has.

【0082】この構成により、半導体層の島化工程とゲート絶縁層への開口部形成工程とが合理化され、さらに画素電極と走査線の形成工程が合理化されて写真食刻工程数の削減が推進される結果、3枚のフォトマスクでデバイス作製が可能となる。 [0082] With this arrangement, the opening forming step to island shape step and the gate insulating layer of the semiconductor layer is streamlined, promoting a reduction in photolithography process speed is further streamlined process of forming the pixel electrode and the scan line is the result, device fabrication can be performed with three photomasks. そして第15の製造方法の発明と同様の効果が得られる。 The same effect as the invention of the fifteenth production method is obtained.

【0083】また第21の発明は、第11の発明を製造方法から見たものであって、絶縁性基板上の一主面上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するステップと、プラズマ保護層とゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するステップと、少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とプラズマ保護層とを選択的に残して絶縁基板を露出するステップと、擬似画素電極上の金属層を除去するステップと、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成するステップと、1層以上の陽極酸化可能な金属層を被着後、ゲー [0083] The invention of a 21, there is seen a eleventh invention from the manufacturing process, from now insulated gate transistor stack of the transparent conductive layer and a metal layer on one principal surface of the insulating substrate forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode, the second amorphous silicon layer comprising a first amorphous silicon layer and an impurity which does not contain a plasma protective layer and the gate insulating layer and the impurity steps and the steps of exposing selectively leaving the insulating substrate and at least the transistor forming region the second and first amorphous silicon layer and the gate insulating layer and the plasma protective layer, a pseudo pixel sequentially depositing bets removing the metal layer on the electrode, the step and, after one or more layers of anodic oxidizable metal layer deposition for forming an insulating layer on the exposed portion of the scanning line and the gate electrode in at least the image display unit, game 電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成するステップと、光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層と、第1の非晶質シリコン層の一部とを陽極酸化するステップとを有することを特徴とする。 Includes electrodes such as to partially overlap the source wiring on an insulating substrate comprising a second amorphous silicon layer (signal line) a part of the pixel electrode by irradiating and forming a drain wiring, the light a source wiring while, the drain wire, and characterized in that it comprises a second amorphous silicon layer between the source wiring and the drain wiring, and a step of a portion of the first amorphous silicon layer to anodic oxidation to.

【0084】この構成により、第20に記載の製造方法の発明と同様の効果が得られる。 [0084] With this arrangement, the same effects as the invention of a manufacturing method according to a 20 is obtained.

【0085】また第22の発明は、第14、15、1 [0085] The twenty-second aspect of the present invention, the first 14,15,1
6、17及び20の発明における陽極酸化可能な金属層をゲート電極とし、絶縁層をこの金属の陽極酸化膜で形成することを特徴とする。 The anodic oxidizable metal layer as a gate electrode in the invention of 6,17 and 20, and forming an insulating layer in the anodic oxide film of the metal.

【0086】この構成により、半導体層の島化工程とゲート絶縁層への開口部形成工程とが同時に行えて製造工程の削減がなされると共に、露出した走査線上にも再び新たな絶縁層が形成され液晶画像表示装置として機能させることが可能となる。 [0086] With this structure, the an opening forming step is performed to reduce the manufacturing steps performed simultaneously, again new insulating layer in the exposed scan line is formed in the island shape step and the gate insulating layer of the semiconductor layer by making it possible to function as a liquid crystal image display device.

【0087】また第23の発明は、第14、15、1 [0087] The invention of the first 23, the first 14,15,1
6、17、20及び21の製造方法の発明において、絶縁層の形成を有機絶縁層物の電着により形成することを特徴とする。 In the invention of 6,17,20 and 21 manufacturing method, and forming by electrodeposition of the organic insulating layer was formed in the insulating layer.

【0088】この構成により、第18の発明と同様の効果が得られるだけでなく、走査線の材質の制約が緩和される。 [0088] With this arrangement, not only the 18 same effect as the invention is obtained, limitations of the material of the scanning lines is reduced.

【0089】また第24の発明においては、液晶表示装置は透過型、反射型の兼用である。 [0089] In the twenty-fourth aspect, the liquid crystal display device transmission type, a reflection type combined. そのため、第4から第11の発明における透明導電性の画素電極は半透過(ハーフミラーや半分孔がある)かつ導電性(必ずしも1枚でなく、2層構成としていても良い)としている。 Therefore, a transparent conductive pixel electrode from the fourth of the eleventh invention is a semitransparent (half mirror or a half hole is) and electrically conductive (not necessarily one, may be a two-layer structure).
また原則として、バックライトの点滅機構(回路)、ノーマリーホワイトとノーマリブラックの表示態様の切り換え機構等をも装備している。 Also as a general rule, backlight blinking mechanism (circuit), are also equipped with a switching mechanism or the like of the display mode of the normally white and normally black.

【0090】これにより、状況に応じて、両方の使用が可能となる。 [0090] Thus, depending on the circumstances, both the use of it is possible.

【0091】また第25と第26の発明においては、液晶表示装置は反射型である。 [0091] Also the first 25 in the twenty-sixth invention, the liquid crystal display device is a reflection type. このため、第4から第11 Therefore, the fourth to 11
の発明における透明導電性の画素電極の下部に絶縁層を介してのミラーが形成されていたり、透明電極性の画素電極に換えて、反射板を兼ねた画素電極が形成されていたりする。 Or are mirrors formed of the lower portion of the transparent conductive pixel electrode through the insulating layer in the invention of, in place of the transparent electrode of the pixel electrode, the pixel electrode which also serves as a reflector or formed.

【0092】これにより、反射型の液晶表示装置も安価に製造可能となる。 [0092] Thus, the reflection type liquid crystal display device is also less expensive to manufacture.

【0093】また第27と第28の発明は、各々第24 [0093] Also the first 27 invention of a 28 are each 24
から第26の発明に対して、第4から第11の発明に対する第12と第13の発明と同様の作用、効果が生じる。 Against 26 invention from, 12th and 13th invention similar to the action of the fourth for the eleventh aspect of the invention, effect.

【0094】 [0094]

【実施の形態】以下、本発明を、その実施の形態に基づいて説明する。 [Embodiment] Hereinafter, the present invention will be described based on the embodiments.

【0095】(第1の実施の形態)図8に本実施形態の画像表示装置用の半導体装置(TFTの配列されたアクティブ基板)の平面を示し、図9に図8のA−A'線上とB−B'線上の製造工程の進展に伴う断面の変化を示す。 [0095] (First Embodiment) FIG 8 shows a plan view of the semiconductor device for an image display device of the present embodiment (ordered active substrate of TFT), A-A 'line of FIG. 8 in FIG. 9 It shows the change in the cross section due to the evolution of the B-B 'line of the manufacturing process. なお、従来と同一の部位については、同一の符号を付してその詳細な説明は省略する。 Note that the conventional same site, and the detailed description is omitted denoted by the same reference numerals.

【0096】本実施の形態、すなわち請求項14に記載された画像表示装置用半導体装置(アクティブ基板)の製造方法では、先ず図9の(a)に示したようにガラス基板2の一主面上に、SPT(スパッタ)等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の第1の金属層を被着して微細加工技術により走査線も兼ねるゲート電極11(と共通容量線16と)を選択的に形成する。 [0096] This embodiment, i.e., in the manufacturing method of the image display apparatus for a semiconductor device according to claim 14 (active substrate), first a main surface of the glass substrate 2 as shown in FIG. 9 (a) above, SPT (sputtering) gate electrode 11 also serves as the scanning line by the first metal layer was coated fine processing technology having a thickness of about 0.1~0.3μm using a vacuum film forming apparatus such as a (and selectively forming a common capacitor line 16).
低抵抗性を考慮するとALの採用が望ましいがAL単体では耐熱性が乏しいことを考慮すると、走査線の構成としてはCr、Ta、Mo、AL(Zr、Ta)合金等の単層構成が簡便である。 When it Considering the low resistance AL adoption is desirable in the AL alone considering the poor heat resistance, as the configuration of the scanning line Cr, Ta, Mo, AL (Zr, Ta) conveniently is a single layer structure of such alloys it is. なおAL(Zr、Ta)はZ Note AL (Zr, Ta) is Z
r、Ta等が添加されたAL合金を意味している。 r, it means the AL alloy Ta or the like is added.

【0097】次に、図9の(b)に示したようにガラス基板2の全面にPCVD装置を用いてゲート絶縁層となる第1のSiN X (シリコン窒化)層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層31、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレイン(ソース領域とドレイン領域)となる第2の非晶質シリコン層33と3種類の薄膜層を、例えば各々0.3−0.1−0.0 [0097] Next, first SiN X (silicon nitride) layer 30 serving as the gate insulating layer using a PCVD apparatus on the entire surface of the glass substrate 2 as shown in FIG. 9 (b), contains almost no impurities first amorphous silicon layer 31 serving as the channel of the insulated gate transistor, and a second amorphous silicon layer 33 serving as the source and drain of the insulated gate transistor includes impurity (source region and drain region) 3 the type of thin film layers, for example, each 0.3-0.1-0.0
5μm程度の膜厚で順次被着する。 Sequentially deposited to a thickness of about 5 [mu] m. (なお、このように第1の非晶質シリコン層31を従来と比べて薄く被着できることも本発明の特長の一つである。)続いて、 (Note that it is also one of the features of the present invention in this manner the first amorphous silicon layer 31 can be deposited thinner than the conventional.) Then,
(c)(なお、自明な場合には、図番を略する)に示したように少なくともトランジスタ形成領域であるゲート電極上とのそ近傍102(と蓄積容量15を形成する蓄積容量線16上その近傍107)を除いて第2と第1の非晶質シリコン層33,31及びゲート絶縁層30を選択的に除去してガラス基板2を露出する。 (C) (Note that in the trivial case, the abbreviated to drawing number) the storage capacitor line 16 on which forming its neighborhood 102 (the storage capacitor 15 between the gate electrode is at least a transistor forming region as shown in near 107) selectively removing to the second and first amorphous silicon layer 33, 31 and the gate insulating layer 30 except for exposing the glass substrate 2. この工程においては複数種の薄膜を食刻するのでガスを用いた乾式食刻(ドライエッチ若しくはドライエッチング)の採用が合理的である。 Adoption of dry etching using a gas (dry etching or dry etching) is reasonable because etching a plurality of kinds of thin films in this process. 走査線11と信号線12との交点近傍1 Near an intersection 1 with the scanning lines 11 and signal lines 12
01については必ずしも第2と第1の非晶質シリコン層33,31とゲート絶縁層30とを残す必要はないが、 Need not to leave always the second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 is about 01,
一般的には残した方が走査線11と信号線12との間の絶縁耐圧が高くなり歩留が向上する。 Generally those who leave the insulates improved breakdown voltage becomes yield is high between the scanning lines 11 and signal lines 12. (蓄積容量線16 (Storage capacitor line 16
と信号線12との交点近傍についても同様である。 The same applies to the vicinity of the intersection of the signal lines 12 and. )本発明においては、個々のトランジスタの半導体部を形成するための半導体層の島化(孤立化)工程が半導体層とゲート絶縁層との同時食刻によって実施されるが、半導体層はゲート電極よりも小さくないと裏面からの照射光で絶縁ゲート型トランジスタが光リークして動作に支障が生じる。 ) In the present invention, the island shape (isolation) process of a semiconductor layer for forming the semiconductor portion of the individual transistors is performed by the simultaneous etching of the semiconductor layer and the gate insulating layer, the semiconductor layer is a gate electrode If not less than the insulated gate transistor with light irradiated from the back surface hinder occurs in operation and light leakage. また走査線上に半導体層が存在すると寄生トランジスタや浮遊容量の変動を生じる恐れが高い。 The possibility that the semiconductor layer on a scanning line is present resulting in variation of the parasitic transistor and the stray capacitance is high. そこで半導体層をゲート電極よりも小さく形成し、また走査線上の半導体層を除去する結果、ゲート電極の一部分1 Therefore the semiconductor layer is formed smaller than the gate electrode, also results to remove the semiconductor layer of the scan line, a portion of the gate electrode 1
05と走査線の大半106は露出してしまう(後述するように前段走査線との間で蓄積容量を構成する場合の蓄積容量形成領域は除く)。 05 the majority 106 of the scan line would be exposed (the storage capacitor forming region when configuring the storage capacitance between the preceding scan line as described later are excluded). ところが走査線11は液晶パネル状態において対向電極14との間で常時直流バイアスが印加されるので、走査線11が露出した状態では液晶デバイスとして使えない。 However the scanning line 11 is always a DC bias between the counter electrode 14 in the liquid crystal panel state is applied, it can not be used as a liquid crystal device in a state where the scanning line 11 is exposed.

【0098】そこで少なくとも画像表示部(液晶パネル)内の露出した走査線106とゲート電極105上には適当な手段により絶縁層71を形成する必要がある。 [0098] Therefore the at least on the image display unit (liquid crystal panel) exposed scan line 106 and the gate electrode 105 is necessary to form an insulating layer 71 by any suitable means.
その膜厚は0.1〜0.5μm有れば十分である。 The film thickness is sufficient if there 0.1~0.5μm. 好ましくは走査線の電極端子6形成領域の近傍まで絶縁層7 Preferably the insulation up to the vicinity of the electrode terminals 6 formed region of the scan line layer 7
1を形成するとよい。 It may form one.

【0099】絶縁層71の形成方法の一つとして(請求項12と請求項22に記載されているように、)走査線11に陽極酸化可能な材料を用い、露出した走査線11 [0099] As one method for forming the insulating layer 71 (as described in claim 12 and claim 22,) by anodic oxidizable material to the scanning lines 11, the exposed scan line 11
上に陽極酸化によって絶縁層を形成する方法を取上げる。 Pick a method of forming an insulating layer by anodic oxidation on. 陽極酸化可能な金属層として単体ではTaやALが挙げられ、あるいはTa,W,Mo,Cr等の高融点金属とSiとの合金であるシリサイドでも良い。 In simple as anodic oxidizable metal layer include Ta or AL, or Ta, W, Mo, or silicide which is an alloy of a refractory metal and Si such as Cr. 低抵抗性を考慮するとALが圧倒的に好ましいがAL単体では耐熱性が乏しいことを考慮すると、走査線の低抵抗化のために走査線の構成としては先述したようにAL(Zr、 When AL Considering the low resistance but overwhelmingly preferred AL alone considering the poor heat resistance, the AL (Zr as previously described as a configuration of the scanning lines in order to reduce the resistance of the scan lines,
Ta)合金等の単層構成あるいはAL/Ta、Ta/A Single-layer or AL / Ta of Ta) alloy, Ta / A
L/Ta、AL/AL(Zr、Ta)等の積層構成が選択可能である。 L / Ta, AL / AL (Zr, Ta) laminated structure of the like can be selected. 例えば、走査線材にAL/AL(Ta) For example, the scanning wire AL / AL (Ta)
を用いて露出した走査線11を陽極酸化すると図2 The scanning lines 11 exposed to anodic oxidation using the 2
(c')に示したように露出した走査線11の表面に絶縁層であるアルミナ(AL 23 )層71を選択的に形成することができる。 Alumina (AL 2 O 3) layer 71 is an insulating layer on the exposed surface of the scanning lines 11 as shown in (c ') can be selectively formed.

【0100】この陽極酸化工程で第2の非晶質シリコン層33'が酸化されることはなく、逆にゲート電極11 [0100] rather than the second amorphous silicon layer 33 'is oxidized by the anodic oxidation process, the gate in the opposite electrode 11
上のゲート絶縁層30'と第1の非晶質シリコン層3 The gate insulating layer 30 of the upper 'and the first amorphous silicon layer 3
1'及び第2の非晶質シリコン層33'を貫通するようなピンホールが発生していても陽極酸化で埋められるのでゲート電極(走査線)11と信号線12との間の層間短絡が減少し、歩留が向上する副次的な効果も生じてくる。 1 'and the second amorphous silicon layer 33' interlayer short circuit between the gate electrode (scanning line) 11 and the signal line 12 because pin holes are filled with anodized also be generated so as to penetrate the can reduced, arises also a secondary effect of improving the yield.

【0101】ただし、露出した走査線106とゲート電極105の陽極酸化の実施に当たり感光性樹脂パターンをマスクとした選択的陽極酸化工程は製造工程数の増大をもたらすので、本発明者が先に出願した基板内選択的化学処理装置(アクティブ基板の検査と修復、PCT/ [0102] However, since the selective anodizing step of the photosensitive resin pattern as a mask in the practice of the anodic oxidation of the exposed scan line 106 and the gate electrode 105 results in an increase in the number of manufacturing steps, filed the present inventors have previously was the selective chemical treatment apparatus substrate (inspection and repair of the active substrate, PCT /
JP/00/07250)の採用が好ましい。 JP / 00/07250) adoption is preferred. 上記化学処理装置は、例えば図10に示したように、水平なステージ90上にガラス基板2を保持し、その一端に樹脂製のオーリング91を埋めこんだ絶縁性の枠状容器92をガラス基板2に押し付け、枠状容器92内に化成液93 The chemical treatment apparatus, for example, as shown in FIG. 10, the glass a horizontal stage 90 and the glass substrate 2 held on the frame-shaped container 92 of insulating yelling fill the resin O-ring 91 at one end pressed against the substrate 2, the chemical conversion solution 93 in a frame-like container 92
を注入し、昇降可能な支持棒97に固定された電極板9 It was injected and the electrode is fixed to the liftable support rod 97 plate 9
4とガラス基板2との間に直流電源95より電流計96 4 and ammeter 96 from the DC power supply 95 between the glass substrate 2
を介して直流電圧を印可することで陽極酸化を行う装置である。 A device for performing anodic oxidation by applying a DC voltage via. 図20では4面付けされたデバイスの走査線1 Figure 20 The four surfaces with devices scan line 1
1を陽極酸化するために、走査線11を並列にまとめて接続した端子97が形成されており、電極板94に直流電源95より−(マイナス)電位を、また端子97に+ 1 to anodic oxidation, the scanning line 11 terminal 97 connected together in parallel are formed, from the DC power supply 95 to the electrode plate 94 - (minus) potential, also to the terminal 97 +
(プラス)電位を与えている。 (Plus) has given potential. このように枠状容器92 In this way the frame-shaped container 92
とオーリング91の大きさを適宜設定することと、陽極酸化したい複数の電極線(走査線または信号線)をまとめた端子97または電極線を電気的にまとめる機構を枠状容器92より外周側に設置することでガラス基板2内を選択的に陽極酸化することが可能である。 And a setting magnitude of the O-ring 91 as appropriate, the outer peripheral side of the frame-shaped container 92 a mechanism electrically combining multiple electrodes line terminal 97 or electrode lines summarizing (scanning lines or signal lines) to be anodized it is possible to selectively anodizing the glass substrate 2 by installing the.

【0102】絶縁層71の形成方法の一つとしてさらに(請求項13と請求項23に記載されているように)、 [0102] As yet another method of forming the insulating layer 71 (as described in claim 13 and claim 23),
走査線11上に電着によって有機絶縁層を形成する方法を取上げる。 Pick a method of forming an organic insulating layer by electrodeposition on the scan line 11. デバイスとして必要な絶縁特性を確保できる有機絶縁薄膜として電着形成が可能な材料の中から、 The necessary insulating properties among the possible materials electrodeposition forming an organic insulating film can be secured as a device,
文献である電学論C−112巻12号、平成4年にも記載されているように、ポリアミック酸塩を0.01%程度含む溶液を電着液とし、走査線11に+(プラス)電位を与えて電着を行えば、図2(c')に示したように露出した走査線11の表面にポリイミド層71を選択的に形成することができる。 A document electrokinetic theory C-112, Vol 12 No., as described in 1992, the polyamic acid salt as a solution electrodeposition solution containing about 0.01%, to the scanning lines 11 + (plus) by performing given electrodeposition the potential, it is possible to selectively form a polyimide layer 71 on the exposed surface of the scanning lines 11 as shown in FIG. 2 (c '). 電着電圧は数V程度でポリイミド層51の厚みを0.5μm以上とするのは容易である。 Electrodeposition voltage is easy to the thickness of the polyimide layer 51 and over 0.5μm about several V.

【0103】なお、ポリイミド層71の形成後に好ましくは200〜300℃、数分〜数10分の熱処理を施してポリイミド層71の絶縁特性と耐薬品性(例えば後続する工程で感光性樹脂パターンの除去工程があり、有機絶縁薄膜はレジスト剥離液等の薬品に対する耐性が必要とされる)とを高めると良いが、必要とされる絶縁特性は絶縁ゲート型トランジスタの耐熱性と液晶材料の組成によって支配されるので、加熱条件は最適値を実験的に決めれば良い。 [0103] Incidentally, preferably 200 to 300 [° C. after the formation of the polyimide layer 71, the insulating properties of the polyimide layer 71 by heat treatment of several minutes to several 10 minutes and chemical resistance (e.g., the photosensitive resin pattern in a subsequent step There is removal process, the organic insulating films may increase the resistance are required against chemicals such as a resist stripping solution), but the insulating properties required depending on the composition of the heat resistance and the liquid crystal material of the insulating gate type transistor as governed, heating conditions can be determined an optimum value experimentally. ただし、露出した走査線106とゲート電極105上に有機絶縁層71を形成するに当たり感光性樹脂パターンをマスクとした選択的陽極酸化工程は製造工程数の増大をもたらすので、先述したように基板内選択的化学処理装置の採用を奨める。 However, selective anodizing step of the photosensitive resin pattern as a mask in forming the organic insulating layer 71 on scan line 106 and the gate electrode 105 exposed because it provides an increase in the number of manufacturing steps, the substrate as previously described recommending adoption of selective chemical treatment apparatus.

【0104】露出した走査線上に電着または陽極酸化によって絶縁層を形成するに当たり留意すべき事項は、全ての走査線は陽極酸化のためには電気的に並列または直列に形成されている必要があるが、後に続く製造工程の何処かでこの直並列を解除しないとアクティブ基板2の電気検査のみならず、液晶表示装置としての実動作に支障がある。 [0104] Matters to be noted in forming the insulating layer by electrodeposition or anodization exposed scanline, requires all the scanning lines are formed in electrically parallel or in series in order of anodization there is not only the electrical inspection of the active substrate 2 without releasing the serial-parallel somewhere manufacturing process followed, there is a trouble in the actual operation of the liquid crystal display device. そのため、解除がなされるが、その手段としては、ガラス基板2の切断もしくは割断、あるいはレーザ光のような高エネルギー線を照射して直並列に形成された配線路を蒸散させる方法が挙げられる。 Therefore, although release is made, as its unit, and a method of evaporating off or cleaving of the glass substrate 2, or the wiring lines formed in the series-parallel by irradiating a high energy beam such as a laser beam.

【0105】露出した走査線106とゲート電極105 [0105] exposed scan line 106 and the gate electrode 105
上に絶縁層71を形成した後、図9の(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の陽極酸化可能な耐熱金属層として例えば,Ta、T After forming the insulating layer 71 above, for example, as an anode oxidizable refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (d) of FIG. 9, Ta, T
i等の耐熱金属薄膜層34を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35をさらに膜厚0.1μm程度の陽極酸化可能な中間導電層としてTa The refractory metal film layer 34 of i such, and Ta an AL film layer 35 having a thickness of about 0.3μm Yet anodizable intermediate conductive layer having a thickness of about 0.1μm as the low-resistance wiring layer
等の耐熱金属薄膜層36を順次被着する。 Sequentially depositing a refractory metal film layer 36 and the like. そしてこれら3層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのドレイン配線21とソース配線も兼ねる信号線12とを選択的に形成する。 And selectively forming a signal line 12 which also serves as the drain wire 21 and the source wiring are sequentially etched to insulated gate transistor using a metal layer of three layers photosensitive resin pattern by fine processing techniques. ソース・ドレイン配線12、21に要求される抵抗値によっては複雑な3層ではなく、例えば膜厚0.3μm程度のTa薄膜の単層を採用することも可能であり、この方がコスト的には有利である。 Depending resistance value required for the source and drain lines 12 and 21 rather than a complex three-layer, for example, adopting a single-layer of Ta film having a film thickness of about 0.3μm is also possible, this it is the cost is it is advantageous.

【0106】ソース・ドレイン配線12、21の選択的パターン形成に当たり、従来のように不純物を含む第2 [0106] Per the selective patterning of the source and drain wirings 12 and 21, the second containing the impurity as in the prior art
の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の食刻は不要である。 'First amorphous silicon layer 31 not containing impurities' etching of the amorphous silicon layer 33 is not required. なお、ソース・ドレイン配線12、21の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6も同時に形成する。 The electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed in the region of the same time outside an image display with the formation of the source and drain wires 12, 21 are also formed at the same time. あるいは、この工程では走査線の電極端子6を形成せず、後続の画素電極22の形成工程で透明導電性の電極端子6'を形成することも可能である。 Alternatively, without forming the electrode terminals 6 of the scanning lines in this step, it is also possible to form the transparent conductive electrode terminal 6 'with subsequent formation of the pixel electrode 22 process. なお好ましくは、走査線11の露出を最低限度に止めるため、電極端子6は走査線11上に形成された絶縁層71を含んで形成するべきである。 Incidentally Preferably, to stop the exposure of the scanning lines 11 to minimum, the electrode terminal 6 should be formed to include an insulating layer 71 formed on the scanning line 11.

【0107】さらに、(e)に示したようにガラス基板2の全面にSPT等の真空製膜装置を用いて膜厚0.1 [0107] Further, the film thickness by using a vacuum film device SPT or on the entire surface of the glass substrate 2 as shown in (e) 0.1
〜0.2μm程度の透明導電層として例えばITO(I As for example, ITO transparent conductive layer of about ~0.2μm (I
ndium−Tin−Oxide)を被着し、微細加工技術によりドレイン配線21の一部を含んでガラス基板2上に画素電極22を選択的に形成する。 ndium-Tin-Oxide) is deposited and selectively forming a pixel electrode 22 on the glass substrate 2 contains a portion of the drain wire 21 by microfabrication techniques. そして画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12、21を陽極酸化して酸化層を形成するとともにソース・ドレイン配線12、21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である2酸化シリコン層(SiO 2 The source-drain line 12 with the source and drain wirings 12 and 21 is anodized to form an oxide layer while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask, silicon dioxide a part of the second amorphous silicon layer 33 'and the first amorphous silicon layer 31 not containing impurities' which is an insulating layer by anodizing containing impurities that are exposed between 21 layer (SiO 2)
66、67を形成する。 To form a 66 and 67.

【0108】ソース・ドレイン配線12、21の上面にはTa、同じく側面にはTa、AL、Tiの積層が露出しており、陽極酸化によってTaは絶縁層である5酸化タンタル(Ta 25 )68、ALは絶縁層であるアルミナ(AL 23 )69、Tiは高抵抗の半導体である酸化チタン(TiO 2 )70に変質する。 [0108] The source and drain lines on the top surface of 12 and 21 Ta, also on the side surface Ta, AL, and exposed stack of Ti, 5 tantalum oxide Ta is an insulating layer by anodic oxidation (Ta 2 O 5 ) 68, AL alumina (AL 2 O 3 is an insulating layer) 69, Ti is altered titanium oxide is a high resistance semiconductor (in TiO 2) 70. 酸化チタン(TiO 2 )70は厳密に言うと絶縁層ではないが膜厚が極めて薄いのでパシベーション上はまず問題とならない。 Since not a titanium oxide (TiO 2) 70 is strictly speaking insulating layer is extremely small thickness not a passivation on the first problem. 耐熱金属薄膜層34もTaを選択しておくことが望ましいものの、TaはTiと異なり下地の表面酸化層を吸収してオーミック接触を容易にする機能に欠けることに注意する必要がある。 Although it is desirable to heat the metal thin film layer 34 should select the Ta, Ta should be noted that the lack of ability to facilitate ohmic contact by absorbing surface oxide layer of the base different from Ti.

【0109】不純物を含む第2の非晶質シリコン層3 [0109] The second amorphous silicon layer 3 containing impurities
3'は厚み方向に全て完全に絶縁層化しないと絶縁ゲート型トランジスタのリーク電流の増大をもたらす。 3 'results in an increase in leakage current of the insulated gate transistor is not all in the thickness direction completely insulated layer of. そこで光を照射しながら陽極酸化を実施することが陽極酸化工程の重要なポイントとなる。 So to carry out the anodic oxidation is an important point of the anodic oxidation process while irradiating with light. なぜならば不純物を含む第2の非晶質シリコン層33'は化成液に接している表面から酸化シリコン層66に変質していくが、陽極酸化が進行すると不純物を含む第2の非晶質シリコン層3 Since the second amorphous silicon layer 33 containing impurities' are gradually altered to the silicon oxide layer 66 from the surface in contact with the chemical conversion solution, but the second amorphous silicon containing an impurity when anodization progresses layer 3
3'の膜厚が減少して不純物を含む第2の非晶質シリコン層33'とドレイン配線21を陽極酸化するに十分な電流を流すことができなくなるからである。 3 because the drain wiring 21 becomes impossible to flow a sufficient current to the anodic oxide 'film thickness of the second amorphous silicon layer 33 containing impurities reduced'.

【0110】光を照射しながら陽極酸化を実施すると、 [0110] When carrying out the anodic oxidation while irradiating with light,
不純物を含む第2の非晶質シリコン層33'に接している不純物を含まない第1の非晶質シリコン層31'が光電効果により殆ど電流が流れない高抵抗状態から必要な電流を流せるだけの低抵抗状態に変化させることができる。 Enough to carry the required current from the high resistance state in which no current flows almost the 'first amorphous silicon layer 31 not containing impurities in contact with' the photoelectric effect the second amorphous silicon layer 33 containing impurities it can be changed in the low resistance state. 具体的には1万ルックス程度の十分強力な光を照射して絶縁ゲート型トランジスタのリーク電流がμAを越えれば、ソース・ドレイン配線12,21間のチャネル部とドレイン配線21の面積から計算して10mA/c In Specifically exceeds the leakage current of 10,000 lux about enough by irradiating strong light insulated gate transistor .mu.A, calculated from the area of ​​the channel portion and the drain wire 21 between the source and drain wires 12, 21 Te 10mA / c
2 (ミリアンペア/平方センチ)程度の良好な膜質を得るための電流密度が得られる。 current density for obtaining a good film quality on the order of m 2 (milliampere / square centimeter) is obtained.

【0111】また不純物を含む第2の非晶質シリコン層33'を陽極酸化して絶縁層である酸化シリコン層(S [0111] The silicon oxide layer as an insulating layer a second amorphous silicon layer 33 'by anodizing containing impurities (S
iO 2 )66に変質させるに足る化成電圧100V超より10V程度、化成電圧を高く設定することで形成された不純物を含む酸化シリコン層(SiO 2 )66に接する不純物を含まない第1の非晶質シリコン層31'の一部(100Å程度)まで不純物を含まない酸化シリコン層(SiO 2 )67に変質させることで、ソース・ドレイン配線12、21間の電気的な分離は完全なものとすることができる。 iO 2) 66 10V approximately from formation voltage 100V than that sufficient to alteration, the formation voltage set high silicon oxide layer containing impurities formed by (first amorphous free of impurities which is in contact with the SiO 2) 66 some of the quality silicon layer 31 '(about 100 Å) silicon oxide layer containing no impurities to be to transformed into (SiO 2) 67, electrical isolation between the source and drain wirings 12 and 21 and perfect be able to.

【0112】陽極酸化で形成される5酸化タンタル(T [0112] 5 tantalum oxide formed by anodic oxidation (T
25 )68、アルミナ(AL 2 a 2 O 5) 68, alumina (AL 2 3 )69、酸化チタン(TiO 2 )70の各酸化層の膜厚は配線のパシベーションとしては0.1〜0.2μm程度で十分であり、エチレングリコール等の化成液を用いて印加電圧は同じく100V超で実現する。 O 3) 69, the thickness of each oxide layer of titanium oxide (TiO 2) 70 as a passivation of the wiring is sufficient in order 0.1 to 0.2 [mu] m, the applied voltage using the chemical conversion solution such as ethylene glycol also it is realized by 100V than. ソース・ドレイン配線1 Source-drain wires 1
2、21の陽極酸化に当たって留意すべき事項は、全ての信号線12は電気的に並列または直列に形成されている必要があり、後に続く製造工程の何処かでこの直並列を解除しないとアクティブ基板2の電気検査のみならず、液晶表示装置としての実動作に支障があることは言うまでもないだろう。 2, 21 matters should be noted when anodization, all of the signal line 12 must be formed in electrically parallel or in series, somewhere of the manufacturing process subsequent Without releasing the serial-parallel active not the electrical testing only the substrate 2, that there is a trouble in the actual operation of the liquid crystal display device is needless to say. あるいは図10に示したように基板内選択的電気化学装置のように電極端子をまとめるような機構、例えば複数の電極端子に異方性導電性ゴム4 Alternatively mechanism as summarized electrode terminals as substrate selective electrochemical device as shown in FIG. 10, for example, an anisotropic conductive rubber 4 to the plurality of electrode terminals
1を介して金属電極42を押し付けるような機構が必要である。 1 it is necessary mechanism, such as pressing the metal electrode 42 through the.

【0113】画素電極22を感光性樹脂パターン65で覆っておくのは、画素電極22を陽極酸化する必要がないだけでなく、絶縁ゲート型トランジスタを経由してドレイン電極21に流れる化成電流を必要以上に大きく確保しなくて済むためである。 [0113] keep covering the pixel electrode 22 in the photosensitive resin pattern 65 is not only not necessary to anodize the pixel electrode 22, requires formation current flowing through the drain electrode 21 through the insulated gate transistor This is because it is not necessary to ensure a large above. なお、陽極酸化時に走査線11の電極端子6上は電気的にフローティング(中立) Incidentally, on the electrode terminals 6 of the scanning lines 11 during anodization electrically floating (neutral)
しているので陽極酸化層が形成されることはない。 Never anodized layer is formed since the are and. ガラス基板2内の選択的陽極酸化を実施すれば、図8に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. ガラス基板2全体を化成液中に浸漬するような従来の陽極酸化方法であれば適当なマスク材の併用が無い限りソース・ドレイン配線12、 Glass substrate 2 as a whole source-drain unless combination is not suitable mask material if conventional anodization methods, such as immersion in chemical liquid line 12,
21を選択的に陽極酸化することはできず、別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は信号線12の一部を含んで形成されることになる。 21 selectively can not be anodized, the electrode terminal 5 'made of a transparent conductive layer will be formed including a part of the signal line 12 outside an image display region, as shown separately . この構成は図9の(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in (f) of FIG. 9. 最後に、 Finally,
前記感光性樹脂パターン65を除去して(f)に示したようにアクティブ基板2として完成する。 The completed as an active substrate 2, as shown in the photosensitive resin pattern 65 is removed (f). このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせ、更に必要な工程を経て液晶パネルが完成する。 Thus bonded to the active substrate 2 and the color filter obtained, the liquid crystal panel is completed through further necessary steps.

【0114】蓄積容量15の構成に関しては、蓄積容量線16と画素電極22とがゲート絶縁層30と不純物を含まない非晶質シリコン層31と不純物を含む非晶質シリコン層33とを介して構成している例を図8に示しており、蓄積容量線16上とその近傍107にはゲート絶縁層30と不純物を含まない非晶質シリコン層31と不純物を含む非晶質シリコン層33(信号線12に近いほど酸化されて酸化シリコン層66になっている)とが必要な場所のみに選択的に形成されている。 [0114] With respect to the configuration of the storage capacitor 15, via the amorphous silicon layer 33 containing amorphous silicon layer 31 and the impurity that the storage capacitor line 16 and the pixel electrode 22 does not include a gate insulating layer 30 and the impurity examples constituting is shown in FIG. 8, the storage capacitor line amorphous silicon layer 33 16 above and in the vicinity 107 containing amorphous silicon layer 31 and the impurity that does not include a gate insulating layer 30 and the impurity ( more is oxidized has the silicon oxide layer 66) and is selectively formed only where needed near the signal line 12. なおソース・ It should be noted that the source
ドレイン配線12,21の形成時に蓄積容量線16上にソース・ ドレイン配線材で蓄積電極55を形成しておくと蓄積容量15の特性が安定することを念のため記しておく。 Characteristics of the drain wire when on the storage capacitor line 16 during the formation of the 12 and 21 previously formed the storage electrode 55 by the source-drain wiring member storage capacitor 15 is kept noted a precaution to stabilize. 蓄積容量15の構成はこれに限られるものではなく、画素電極22と前段の走査線11との間にゲート絶縁層30を含む絶縁層を介して構成しても良い。 Configuration of the storage capacitor 15 is not limited thereto, it may be configured via an insulating layer including a gate insulating layer 30 between the pixel electrode 22 and the previous scan line 11. また、 Also,
その他の構成も可能であるが詳細な説明は省略する。 Other configurations are possible, but a detailed description thereof will be omitted.

【0115】(第2の実施の形態)本実施形態では、画素電極とドレイン配線との接続に新たに接続層を導入して、ソース・ドレイン配線を2層構造とすることに特徴がある。 [0115] (Second Embodiment) In this embodiment, by introducing a new connection layer for connecting the pixel electrode and the drain wiring, is characterized in that the source-drain wiring to a two-layer structure. 本実施の形態の液晶素子装置の画素部の平面を図11に、その要部の工程の進展に伴う断面の変化の様子を図12に示す。 The plane of the pixel portion of the liquid crystal element unit of the embodiment in FIG. 11, showing changes in the cross section due to the development of the main part of the process in FIG. 12. 本実施の形態の(請求項15に記載された)アクティブ基板の製造方法では、先ず図12の(a)に示したようにガラス基板2の一主面上に、SP In (described in claim 15) The method of producing the active substrate of the present embodiment, first on one principal surface of the glass substrate 2 as shown in (a) of FIG. 12, SP
T(スパッタ)等の真空製膜装置を用いて膜厚0.1〜 Thickness 0.1 using a vacuum film forming apparatus such as a T (sputtering)
0.3μm程度の陽極酸化可能な金属層として先述したようにTa、AL/Ta等を被着して微細加工技術により走査線も兼ねるゲート電極11と接続層80とを選択的に形成する。 Ta As mentioned previously as an anode oxidizable metal layer of about 0.3 [mu] m, are selectively formed a gate electrode 11 and the connection layer 80 doubling as the scan line by AL / Ta, etc. microfabrication technology by adhering.

【0116】次に、図12の(b)に示したようにガラス基板2の全面にPCVD装置を用いてゲート絶縁層となる第1のSiN X (シリコン窒化)層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層32と3種類の薄膜層を、例えば各々0.3−0.1−0.05μm程度の膜厚で順次被着する。 [0116] Next, first SiN X (silicon nitride) layer 30 serving as the gate insulating layer using a PCVD apparatus on the entire surface of the glass substrate 2 as shown in FIG. 12 (b), contains almost no impurities first amorphous silicon layer serving as a channel of an insulated gate transistor, and the amorphous silicon layer 32 and the three types of the thin film layer comprises a second serving as the source and drain of an insulated gate transistor impurity, for example, each sequentially deposited to a thickness of about 0.3-0.1-0.05μm.

【0117】続いて、(c)に示したように少なくともトランジスタ形成領域102(と蓄積容量線16上とその周囲107)を除いて第2と第1の非晶質シリコン層33,31とゲート絶縁層30とを選択的に除去してガラス基板2を露出する。 [0117] Then, at least the transistor forming region 102 (upper storage capacitor line 16 and its surroundings 107) and the second with the exception of the first amorphous silicon layer 33, 31 as shown in (c) Gate exposing the glass substrate 2 by selectively removing the insulating layer 30. この工程においては複数種の薄膜を食刻するので、ガスを用いた乾式食刻(ドライエッチ)の採用が合理的であることは既に述べた通りである。 Since etching a plurality of kinds of thin films in this step, it is as already mentioned the adoption of dry etching using a gas (dry etching) is reasonable.

【0118】そして露出した走査線11とゲート電極1 [0118] Then the exposed scan line 11 and the gate electrode 1
05上には陽極酸化により陽極酸化層71、または電着により有機絶縁層71を形成する。 On 05 to form an organic insulating layer 71 by anodic oxidation layer 71 or electrodeposition, by anodic oxidation. この際、接続層80 At this time, the connection layer 80
は孤立して電気的に浮いているので、接続層80上に絶縁層71が形成されることはない。 Since is electrically floating in isolation, not the insulating layer 71 is formed on the connection layer 80.

【0119】その後、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34と低抵抗配線層として膜厚0.3μm程度のAL薄膜層35とを順次被着する。 [0119] Then, vacuum film e.g. Ti as refractory metal layer having a thickness of about 0.1μm with a device, a low-resistance wiring layer and the refractory metal thin film layer 34 such as Ta SPT or as shown in (d) of sequentially depositing and AL thin layer 35 having a thickness of about 0.3μm as. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線1 The signal line also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication technology 1
2と接続層80の一部を含んでドレイン配線21とを選択的に形成する。 Comprise a portion of 2 and the connecting layer 80 is selectively formed a drain wire 21. なお、ソース・ドレイン配線12,2 It should be noted that the source and drain lines 12, 2
1の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6も同時に形成する。 Electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed outside an image display region simultaneously first formed and is formed at the same time. あるいは、この工程では走査線の電極端子6を形成せず、後続の画素電極22の形成工程で透明導電性の電極端子6'を形成することも可能である。 Alternatively, without forming the electrode terminals 6 of the scanning lines in this step, it is also possible to form the transparent conductive electrode terminal 6 'with subsequent formation of the pixel electrode 22 process. さらには透明導電性の電極端子6'を形成せず、露出した走査線の一部を電極端子6とすることも可能である。 Further without forming a transparent conductive electrode terminals 6 ', it is possible to a portion of the exposed scan lines and the electrode terminal 6.

【0120】続いて、図12の(e)に示したようにS [0120] Subsequently, as shown in (e) of FIG. 12 S
PT等の真空製膜装置を用いて膜厚0.1〜0.2μm Thickness using a vacuum film forming apparatus of the PT such 0.1~0.2μm
程度の透明導電層としてITO(Indium−Tin As the transparent conductive layer of the degree ITO (Indium-Tin
−Oxide)をガラス基板2上に被着し、微細加工技術により接続層80の一部を含んで画素電極22を選択的に形成する。 The -Oxide) was deposited on a glass substrate 2, to selectively form the pixel electrode 22 includes a portion of the connection layer 80 by microfabrication techniques.

【0121】引き続き、画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12,21を陽極酸化して酸化層を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層(SiO 2 )66,67を形成する。 [0121] Continuing, the source with the source and drain wirings 12 and 21 is anodized to form an oxide layer while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask in 'the first amorphous silicon layer 31 containing no impurity and' insulating layer by anodizing a part of the second amorphous silicon layer 33 containing impurities is exposed between the drain wiring 12 and 21 there a silicon oxide layer to form a (SiO 2) 66,67. ソース・ドレイン配線12,21の上面にはAL、ソース・ドレイン配線12,21の側面にはAL、Ti(またはTa)の積層が露出しており、陽極酸化によってAL The upper surface of the source and drain wirings 12 and 21 AL, on the side of the source-drain wirings 12 and 21 AL, and exposed stack of Ti (or Ta), AL by anodic oxidation
は絶縁層であるアルミナ(AL 23 )69、Tiは半導体である酸化チタン(TiO 2 )70に変質する(T Alumina is an insulating layer (AL 2 O 3) 69, Ti is transformed into titanium oxide (TiO 2) 70 is a semiconductor (T
aは絶縁層である酸化タンタルTa 25に変質する)。 a is transformed into tantalum oxide Ta 2 O 5 is an insulating layer). また、ドレイン配線21と画素電極22とで覆われていない接続層80の表面にも陽極酸化層72が形成されるので、接続層80も陽極酸化可能な金属層またはシリサイド層等で形成しておく必要がある。 Further, since the anodic oxide layer 72 on the surface of the connection layer 80 that is not covered with the drain wiring 21 and the pixel electrode 22 is formed, connecting layer 80 may be formed by anodic oxidizable metal layer or silicide layer such as there is a need to place.

【0122】ガラス基板2内の選択的陽極酸化を実施すれば、図11に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 [0122] By carrying out the selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 11. あるいは透明導電層を介在させず、接続層80'を電極端子としても良い。 Or without interposing a transparent conductive layer, the connection layer 80 'may be used as electrode terminals. そうでなければ別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は接続層80'の一部を含んで形成されることになる。 Electrode terminal 5 made of a transparent conductive layer is unless outside an image display region, as shown separately so 'is connected layer 80' is to be formed including a part of. この構成は図12の(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in (f) of FIG. 12. 最後に、前記感光性樹脂パターン65を除去して図12の(f)に示したようにアクティブ基板2として完成する。 Finally, the completed a photosensitive resin pattern 65 as an active substrate 2 as shown in (f) of FIG. 12 is removed. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネルを製造する。 Thus the production of liquid crystal panels by bonding the active substrate 2 and the color filter obtained.

【0123】(第3の実施の形態)本実施の形態は、主要製造工程である半導体層の島化工程と、ソース・ドレイン配線の形成工程と、画素電極の形成工程とを前後させて異種構成の絶縁ゲート型トランジスタを得るものである。 [0123] (Third Embodiment) In this embodiment, in the island shape step of the semiconductor layer which is a main production step, a step of forming the source and drain lines, to back and forth and process of forming the pixel electrode heterologous it is intended to obtain an insulated gate transistor structure. 本実施の形態の半導体装置の画素の平面を図13 The plane of the pixels of the semiconductor device of this embodiment FIG. 13
に、その要部の断面の変化を図14に示す。 To show the change in the cross section of the essential portion in FIG. 14.

【0124】本実施形態、(すなわち請求項16に記載されたアクティブ基板の製造方法)では、図14の(c)に示した半導体層とゲート絶縁層との島化工程とそれに続く露出した走査線11とゲート電極105上への絶縁層71の形成工程までは、先の第1の実施形態と同一の製造工程と同じである。 [0124] The present embodiment, (i.e., method for manufacturing an active substrate according to claim 16), the island shape process and exposed scanned subsequent semiconductor layer and the gate insulating layer shown in FIG. 14 (c) until the step of forming the insulating layer 71 to the line 11 and the gate electrode 105 on is the same as the first embodiment and the same manufacturing process previously. ただし、電着により有機絶縁層71を形成する選択枝もあるので、走査線11に陽極酸化可能でない金属層としてCr,Mo等を用いることが可能であることは既に述べた通りである。 However, because some choices of forming an organic insulating layer 71 by electrodeposition, it is as already mentioned the scanning line 11 can be used Cr, Mo, or the like as the metal layer is not possible anodic oxidation.

【0125】その後、図14(d)に示したようにSP [0125] After that, SP, as shown in FIG. 14 (d)
T等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層としてITO(Indium−Tin− ITO as a transparent conductive layer having a thickness of about 0.1~0.2μm using a vacuum film forming apparatus of T such (Indium-Tin-
Oxide)をガラス基板2上に被着し、微細加工技術により画素電極22を選択的に形成する。 The Oxide) is deposited on the glass substrate 2, to selectively form the pixel electrode 22 by microfabrication techniques. なお、この時に画像表示部外の領域の露出している走査線11も透明導電層74で覆っておくと後の工程で電池効果による副作用が回避し易いがこの工程で透明導電層を残さず、後続のソース・ドレイン配線の形成工程でソース・ドレイン配線材と同一の電極端子6を形成することも可能である。 Incidentally, it is easy to avoid side effects due to the battery effect in the subsequent step idea covered by the image display exposed portion of the scanning line 11 is also a transparent conductive layer 74 in the region of the outer when this is without leaving a transparent conductive layer in this step it is also possible to form the source and drain wiring member and the same electrode terminals 6 in the formation of a subsequent source-drain wiring process. さらにはソース・ドレイン配線材も残さず露出している走査線11の一部を電極端子6とすることも可能である。 Furthermore it is also possible to make the part of the scan line 11 that is exposed without leaving the source-drain wiring member and the electrode terminal 6.

【0126】続いて、図14の(e)に示したようにS [0126] Subsequently, as shown in (e) of FIG. 14 S
PT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層3 Refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the PT or the like, refractory metal thin film layer 3 or Ta
4、そして低抵抗配線層として膜厚0.3μm程度のA 4, and the film thickness 0.3μm about A as a low-resistance wiring layer
L薄膜層35を順次被着する。 Sequentially depositing a L film layer 35. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して(不必要な部分を除去して)絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と画素電極22の一部を含んでドレイン配線21とを選択的に形成する。 And these by two layers of metal layers microfabrication techniques are sequentially etched using the photosensitive resin pattern (by removing the unnecessary portions) signal line 12 and the pixel electrodes doubling as a source wiring of an insulated gate transistor 22 containing a part of selectively forming a drain wire 21.

【0127】引き続き、(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に酸化層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層(SiO 2 [0127] Subsequently, the source and drain lines to form the oxide layer 69 (or 68) on the surface thereof by anodizing a source-drain wires 12, 21 under irradiation of light as shown in (f) the 'first amorphous silicon layer 31 and free of impurities' part of the second amorphous silicon layer 33 containing impurities is exposed between 12 and 21 by anodizing an insulating layer oxide silicon layer (SiO 2)
66、67を形成する。 To form a 66 and 67.

【0128】ガラス基板2内の選択的陽極酸化を実施すれば、図5に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 [0128] By carrying out the selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. そうでなければ別に図示したように画像表示部外の領域で信号線12は透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of the electrode terminal 5 'made of a transparent conductive layer. この構成は図14の(f)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in (f) of FIG. 14. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0129】本実施形態では、このように、ソース・ドレイン配線12,21を耐熱金属層とアルミニウム合金層との2層で構成することが可能であるが、ソース・ドレイン配線12,21と第2の非晶質シリコン層33' [0129] In this embodiment, thus, it is possible to configure the source-drain wires 12, 21 with two layers of a refractory metal layer and an aluminum alloy layer, the source-drain wires 12, 21 and the amorphous silicon layer 33 of the 2 '
の陽極酸化時にドレイン配線21と電気的に繋がっている画素電極22も露出しているため、画素電極22も同時に陽極酸化される点が第1及び第2の実施形態と大きく異なる。 Due to the even pixel electrode 22 which is connected to the drain wiring 21 electrically when the anodic oxide exposure, that it is simultaneously anodized also pixel electrode 22 differs significantly from the first and second embodiments. このため透明導電層22の膜質によっては陽極酸化によって抵抗値が増大することもあり、その場合には、透明導電層22の製膜条件を適宜変更して酸素不足の膜質としておく必要があるが、陽極酸化で透明導電層22の透明度が低下することはない。 Therefore, depending on the film quality of the transparent conductive layer 22 is also the resistance value increases by anodic oxidation, in that case, but by changing the film forming conditions of the transparent conductive layer 22 appropriately it is necessary to the quality of the oxygen-deficient , transparency of the transparent conductive layer 22 by anodic oxidation is not lowered. また、ドレイン配線21と画素電極22を陽極酸化するための電流も絶縁ゲート型トランジスタのチャネルを通って供給されるが、画素電極22の面積が大きいために大きな化成電流が必要となり、いくら強い外光を照射してもチャネル部の抵抗が障害となり、ドレイン配線21上にソース配線12と同等の膜質と膜厚のアルミナ層69を形成することは化成時間の延長だけでは対応困難である。 Although the drain wire 21 and the pixel electrode 22 a current for anodizing is supplied through the channel of the insulated gate transistor, a large anodizing current due to the large area of ​​the pixel electrode 22 is required, no matter how intense external resistance of the channel portion be irradiated with light becomes a hindrance, to form a source wiring 12 equivalent quality and thickness of the alumina layer 69 on the drain wiring 21 is only an extension of the chemical conversion time is difficult corresponding. しかしながら、ドレイン配線21上に形成されるアルミナ層69 However, the alumina layer 69 formed on the drain wiring 21
が多少不完全であっても実用上は支障の無い信頼性が得られることが多い。 But on the practical use even somewhat incomplete it is often obtained no reliable trouble. なぜならば、液晶セルに印可される駆動信号は基本的に交流であり、対向電極14とソース・ドレイン12,21配線との間には直流電圧成分が少ないからである。 Since the drive signal is applied to the liquid crystal cell are essentially alternating current between the counter electrode 14 and the source and drain 12 and 21 wires because the DC voltage component is small. フリッカ(直流電圧成分)が最小となるように対向電極14にオフセット電圧を与えるのはアクティブ型液晶パネルの基本的な駆動方法であり、ドレイン配線21(画素電極22)上には必ずしもパシベーションは必須ではないことから第3の実施形態の有用性が理解される。 Flicker give an offset voltage to the common electrode 14 as (DC voltage component) is minimized is the fundamental driving method for an active type liquid crystal panel, not necessarily the passivation is required on the drain wiring 21 (the pixel electrode 22) the usefulness of the third embodiment will be understood from the fact not. また、不純物を含む第2の非晶質シリコン層33'を陽極酸化して絶縁層である酸化シリコン層(SiO 2 )66に変質させる当たり、チャネル方向に均一な膜厚の酸化シリコン層(SiO 2 )66が形成されている方が望ましいが、ソース・ドレインの分離の観点からは信号線12に近い領域ほど陽極酸化を第1の非晶質シリコン層31'まで到達させることは簡単なので、チャネル方向に不均一な膜厚の酸化シリコン層(S The second amorphous silicon layer 33 'of silicon oxide layer is anodized to insulating layer containing an impurity (SiO 2) per be altered to 66, the silicon oxide layer of uniform thickness in the channel direction (SiO 2) 66 but it is preferably formed so that to reach the anodic oxidation region closer to the signal line 12 from the viewpoint of the separation of the source and drain to the first amorphous silicon layer 31 'is easy, silicon oxide layer of nonuniform thickness in the channel direction (S
iO 2 )66が形成されていても絶縁ゲート型トランジスタのリーク電流を測定することで、絶縁ゲート型トランジスタの評価は可能である。 iO 2) even 66 be formed by measuring the leakage current of the insulated gate transistor, it is possible the evaluation of the insulated gate transistor. チャネル部のパシベーション能力に関しても同様のことが言え、絶縁ゲート型トランジスタ単体あるいは液晶画像表示装置として信頼性試験結果で評価することができる。 The same is true with respect to the passivation ability of the channel portion, it can be evaluated by the reliability test results as an insulated gate transistor alone or a liquid crystal image display device.

【0130】(第4の実施の形態)本実施の形態も、先の第3の実施の形態と同様に半導体層の島化とソース・ [0130] (Fourth Embodiment) In this embodiment also, island shape and the source of the third embodiment of similarly to the semiconductor layer of the above-
ドレイン配線の形成と画素電極の形成に関する。 It relates to the formation of forming the pixel electrode of the drain wiring.

【0131】本実施の形態(すなわち請求項17に記載されたアクティブ基板の製造方法)を、図15と図16 [0131] This embodiment (i.e. method for manufacturing an active substrate according to claim 17), 15 and 16
に示す。 To show.

【0132】図16の(b)に示した不純物を含む第2 [0132] The second containing impurities as shown in (b) of FIG. 16
の半導体層の製膜工程までは先の第1の実施形態と同一の製造工程で進行する。 The up film forming process of the semiconductor layer proceeds in the first embodiment and the same manufacturing process of the above. その後、図16の(c)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μ Thereafter, the film thickness by using a vacuum film device SPT or as shown in (c) of FIG. 16 0.1 [mu]
m程度の陽極酸化可能な耐熱金属層として例えばTi、 For example Ti as anodizable refractory metal layer of about m,
Ta等の耐熱金属薄膜層34を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35をさらに膜厚0.1μm程度の陽極酸化可能な中間導電層としてTa The refractory metal film layer 34 such as Ta, and Ta an AL film layer 35 having a thickness of about 0.3μm Yet anodizable intermediate conductive layer having a thickness of about 0.1μm as the low-resistance wiring layer
等の耐熱金属薄膜層36を順次被着する。 Sequentially depositing a refractory metal film layer 36 and the like. そしてこれら3層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのドレイン配線21とソース配線も兼ねる信号線12とを選択的に形成する。 And selectively forming a signal line 12 which also serves as the drain wire 21 and the source wiring are sequentially etched to insulated gate transistor using a metal layer of three layers photosensitive resin pattern by fine processing techniques.

【0133】続いて、図16の(d)に示したように少なくともトランジスタ形成領域の近傍102を除いて第2と第1の非晶質シリコン層33,31とゲート絶縁層30とを選択的に除去してガラス基板2を露出する。 [0133] Subsequently, selective and second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 except for the vicinity 102 of at least the transistor forming region as shown in (d) of FIG. 16 removed to to expose the glass substrate 2. この工程においてはソース・ドレイン配線12,21がマスクとして機能し、ソース・ドレイン配線12,21下の第2と第1の非晶質シリコン層33,31とゲート絶縁層30は除去されない。 This function source-drain wires 12, 21 as a mask in the step, the second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 under the source-drain wires 12, 21 are not removed. そして露出した走査線11とゲート電極105上には陽極酸化により陽極酸化層7 And on the exposed scan line 11 and the gate electrode 105 is anodized layer 7 by anodization
1、または電着により有機絶縁層71を形成する。 By one or electrodeposition to form an organic insulating layer 71.

【0134】引き続き、図16の(e)に示したようにSPT(スパッタ)等の真空製膜装置を用いて膜厚0. [0134] Subsequently, the film thickness by using a vacuum film device such as SPT (sputtering) as shown in (e) of FIG. 16 0.
1〜0.2μm程度の透明導電層としてITO(Ind ITO as a transparent conductive layer of about 1~0.2μm (Ind
ium−Tin−Oxide)をガラス基板2上に被着し、微細加工技術によりドレイン配線21の一部を含んでガラス基板2上に画素電極22を選択的に形成する。 ium-Tin-Oxide) was deposited on a glass substrate 2, to selectively form a pixel electrode 22 on the glass substrate 2 contains a portion of the drain wire 21 by microfabrication techniques.
なお、画素電極22の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6'も同時に形成する。 The electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed in the region of the same time outside an image display with the formation of the pixel electrode 22 'is formed at the same time. そして画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12, The source and drain lines 12 while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask,
21を陽極酸化してその表面に絶縁層を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部とを陽極酸化して絶縁層である酸化シリコン層66、67を形成する。 First non without the second impurity amorphous silicon layer 33 'containing the impurities is exposed between the source and drain wires 12 and 21 with 21 is anodized to form an insulating layer on the surface and part of Si layer 31 'is anodized to form a silicon oxide layer 66 and 67 is an insulating layer.

【0135】ソース・ドレイン配線12,21の上面にはTa、ソース・ドレイン配線12、21の側面にはT [0135] The source and drain lines on the upper surface of 12,21 Ta, on the side of the source-drain wires 12 and 21 T
a、AL、Tiの積層が露出しており、陽極酸化によってTaの露出した表面には絶縁層である5酸化タンタル68、ALは絶縁層であるアルミナ69、Tiは半導体である酸化チタン70が形成される。 a, AL, and exposed stack of Ti, 5 tantalum oxide on the exposed surface of the Ta by anodic oxidation is an insulating layer 68, AL alumina 69, Ti is an insulating layer is titanium oxide 70 is a semiconductor It is formed. またソース配線1 The source wiring 1
2下の側面に露出している不純物を含む第1の非晶質シリコン層33'と不純物を含まない第2の非晶質シリコン層31'にも夫々酸化層である酸化シリコン層66と酸化シリコン層67が形成される。 Oxidizing the first amorphous silicon layer 33 a silicon oxide layer 66 to 'and the second amorphous silicon layer 31 not containing impurities' are each oxide layer containing a second impurity that is exposed to the side surface of the lower silicon layer 67 is formed. ガラス基板2内の選択的陽極酸化を実施すれば、図15に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 15. そうでなければ別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は信号線12の一部を含んで形成されることになる。 Electrode terminal 5 'made of a transparent conductive layer is unless outside an image display region, as shown separately so will be formed including a part of the signal line 12. この構成は図16の(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in (f) of FIG. 16. 最後に、前記感光性樹脂パターン65を除去して図16の(f)に示したようにアクティブ基板2として完成する。 Finally, the completed a photosensitive resin pattern 65 is removed as the active substrate 2 as shown in (f) of FIG. 16. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0136】蓄積容量線16は走査線11と同様に扱うことが容易で、露出した蓄積容量線16上に絶縁層71 [0136] storage capacitor line 16 is easy to be handled in the same manner as the scanning line 11, the insulation on the storage capacitor line 16 exposed layer 71
を形成することで、蓄積容量線16と画素電極22とが絶縁層71を介して蓄積容量15を構成している例を図8に例示しているが、その他の構成も可能であることは言うまでも無い。 By forming, although the storage capacitor line 16 and the pixel electrode 22 is illustrated in FIG. 8 is an example that constitutes the storage capacitor 15 through the insulating layer 71, that other configurations are possible needless to say.

【0137】(第5の実施の形態)本実施の形態では、 [0137] (Fifth Embodiment) In this embodiment,
従来の半導体層の島化工程は存続させ、画素電極と走査線とを同時に形成して写真食刻工程の削減を図るものである。 Island shape steps of the conventional semiconductor layer survived, but to reduce the photolithography process to form the scanning line and the pixel electrode at the same time. 以下、図17と18を用いて本実施の形態を説明する。 Hereinafter, this embodiment will be described with reference to FIG. 17 and 18.

【0138】本実施の形態(請求項18に記載されたアクティブ基板の製造方法)では、先ず、図18(a)に示したようにガラス基板2の一主面上に、SPT等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層81として例えばITOと、膜厚0.1〜0.3 [0138] In Embodiment (manufacturing method of the active substrate according to claim 18), first, on one principal surface of the glass substrate 2 as shown in FIG. 18 (a), manufactured by vacuum SPT or and for example, ITO as a transparent conductive layer 81 having a thickness of about 0.1~0.2μm using a membrane device, thickness 0.1 to 0.3
μm程度の陽極酸化可能な第1の金属層82、例えばT The first metal layer 82 μm approximately anodic oxidizable, for example, T
aあるいTa、Cr、Mo等のシリサイドの単層構成あるいはAL/Ta、Ta/AL/Ta等の積層構成とを被着し、微細加工技術により透明導電層81'と第1の金属層82'との積層よりなる走査線も兼ねるゲート電極11と擬似画素電極75とを選択的に形成する。 a certain There Ta, Cr, single-layer configuration or AL / Ta silicide of Mo, etc., and a layered structure, such as Ta / AL / Ta is deposited, the first metal layer and the transparent conductive layer 81 'by microfabrication techniques a gate electrode 11 and the pseudo pixel electrode 75 which also doubles as a scanning line comprising a laminate of a 82 'is selectively formed. ゲート絶縁層を介して信号線との絶縁耐圧を向上させ、歩留を高めるためにはこれらの電極は乾式食刻による断面形状のテーパ制御を行うことが望ましい。 Through the gate insulating layer to improve the dielectric strength between the signal lines, the electrodes in order to increase the yield, it is desirable to taper control of the cross-sectional shape by dry etching.

【0139】次に、図18(b)に示したようにガラス基板2の全面にプラズマ保護層となる透明絶縁層、例えばTaO XやSiO 2を0.1μm程度の膜厚で被着して76とする。 [0139] Then, a transparent insulating layer serving as a plasma protective layer on the entire surface of the glass substrate 2 as shown in FIG. 18 (b), for example, a TaO X and SiO 2 was deposited at a film thickness of about 0.1μm 76 to be. このプラズマ保護層76は後続のPCV The plasma protective layer 76 subsequent PCV
D装置によるSiN X形成時に、ゲート電極11と擬似画素電極75のエッジ部に露出している透明導電層8 When SiN X formed by the D unit, the transparent conductive layer is exposed at the edge portion of the gate electrode 11 and the pseudo pixel electrode 75 8
1'が還元されてSiN Xの膜質が変動するために必要であり、その詳細は先行例である特開昭59−9962 1 'is required in order to change the quality of being reduced SiN X, the details of which are prior art example JP 59-9962
号公報を参照されたい。 See JP.

【0140】プラズマ保護層76の被着後は、他の実施形態と同様にPCVD装置を用いてゲート絶縁層となる第1のSiN X (シリコン窒化)層、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1 [0140] After deposition of the plasma protective layer 76, first SiN X (silicon nitride) layer serving as the gate insulating layer using a PCVD apparatus as in the other embodiments, the insulated gate transistor hardly contains impurities the first to be a channel
の非晶質シリコン(a−Si)層、及び及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層と3種類の薄膜層を、例えば0.3−0.1−0.05μm程度の膜厚で順次被着して30、31、33とする。 Amorphous silicon (a-Si) layer, and and the second amorphous silicon layer and three film layers serving as source and drain of the insulated gate transistor includes impurities, for example, 0.3-0. sequentially deposited with a film thickness of about 1-0.05μm in the 30,31,33.

【0141】続いて、図18の(c)に示したようにゲート11電極上とその近傍に第1と第2の非晶質シリコン層よりなる半導体層を島状31',33'に残してゲート絶縁層30を露出する。 [0141] Then, an island-shaped 31 a semiconductor layer made of amorphous silicon layer in the vicinity thereof with the gate 11 on the electrode as shown in (c) of the first and second 18 ', 33' leaving Te to expose the gate insulating layer 30.

【0142】引き続いて、図18の(d)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線11上の積層絶縁層への開口部63と擬似画素電極75を露出するための開口部38を形成するため、第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76とを選択的に除去する。 [0142] Subsequently, the opening 63 of the laminated insulating layer on the scan line 11 at the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown in (d) of FIG. 18 to form an opening 38 for exposing the pseudo pixel electrode 75 to selectively remove the second and first amorphous silicon layer 33, 31 and the gate insulating layer 30 and the plasma protective layer 76.

【0143】さらに、図18の(e)に示したようにS [0143] Further, S as shown in (e) of FIG. 18
PT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層3 Refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the PT or the like, refractory metal thin film layer 3 or Ta
4、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し、微細加工技術により耐熱金属層3 4, the AL thin film layer 35 having a thickness of about 0.3μm are successively deposited as a low resistance wiring layer, refractory metal layer 3 by microfabrication techniques
4'と低抵抗配線層35'との積層よりなり信号線も兼ねる絶縁ゲート型トランジスタのソース配線12と、擬似画素電極75の一部を含んでドレイン配線21と(蓄積電極55と)を選択的に形成する。 Select 4 'and the low-resistance wiring layer 35' and the source wiring 12 of the insulated gate transistor serves also as more becomes the signal line lamination with, include some of the pseudo pixel electrode 75 and the drain wire 21 (and the storage electrode 55) to form. さらに上記選択的パターン形成に用いられた感光性樹脂パターンをマスクとして擬似画素電極75上の第1の金属層82'を除去して透明導電層81'を露出することで画素電極22が形成される。 Pixel electrode 22 is formed by further exposing the first metal layer 82 'transparent conductive layer 81 by removing the' on pseudo pixel electrode 75 of the photosensitive resin pattern as a mask used in the selective patterning that. なお、ソース・ドレイン配線12,21の形成と同時に、開口部63内に露出している第1の金属層82'を含んで走査線の電極端子6も同時に形成する。 Incidentally, simultaneously with the formation of the source and drain wires 12 and 21, the electrode terminals 6 of the scanning lines includes a first metal layer 82 'exposed in the opening portion 63 is formed at the same time. あるいは開口部63内に露出している第1の金属層82'を電極端子としても良い。 Alternatively the first metal layer 82 'exposed in the opening 63 may be an electrode terminal.

【0144】最後に、図18の(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層3 [0144] Finally, with an insulating layer 69 (or 68) the source and drain lines 12, 21 under irradiation of light, as shown in the surface by anodizing at (f) in FIG. 18 second amorphous silicon layer 3 containing impurities is exposed between the source and drain lines 12 and 21
3'と不純物を含まない第1の非晶質シリコン層31' 3 'and the first amorphous silicon layer 31 not containing impurities'
の一部を陽極酸化して絶縁層である酸化シリコン層6 Silicon oxide layer 6 a portion is an insulating layer by anodizing the
6,67を形成する。 To form a 6,67. ガラス基板2内の選択的陽極酸化を実施すれば、図17に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 17. そうでなければ別に図示したように画像表示部外の領域で信号線12は金属層82'を介して透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of 'the electrode terminal 5 made of a transparent conductive layer through the' metal layer 82. この構成は図18の(f)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in (f) of FIG. 18. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0145】なお、本実施の形態では、図17に示したように、蓄積容量15は走査線11の突起部50と蓄積電極55とがゲート絶縁層30とプラズマ保護層76とを介して構成され、蓄積電極55は画素電極22の一部を含んで突起部50上に形成される構成を例示している。 [0145] In the present embodiment, as shown in FIG. 17, constituting the storage capacitor 15 and the projecting portions 50 of the scanning lines 11 and the storage electrode 55 via the gate insulating layer 30 and the plasma protective layer 76 It is, the storage electrode 55 illustrates the structure formed on the projecting portion 50 includes a part of the pixel electrode 22. 蓄積容量線16を用いた蓄積容量15を構成することも可能であるが、走査線11と画素電極22とを同時に形成するため、共通容量線16を配置すると画素電極22が蓄積容量線16によって上下に2分割される点に留意されたい。 It is also possible to configure the storage capacitor 15 using the storage capacitor line 16, to form the scanning line 11 and the pixel electrode 22 at the same time, the pixel electrode 22 by placing the common capacitor line 16 by the storage capacitor line 16 vertically Note that the bisected.

【0146】(第6の実施の形態)本実施の形態は、先の第5の実施の形態の改良に関する。 [0146] (Sixth Embodiment) This embodiment relates to an improvement of the fifth embodiment of the above.

【0147】さて、先の第5の実施形態ではソース・ドレイン配線12,21の形成後に擬似画素電極75上の第1の金属層82'を除去しなければならないが、ソース・ドレイン配線12,21間に不純物を含む非晶質シリコン層33'が存在するので、第1の金属層82'との選択比が重要であり、第1の金属層82'の材質に制約が生じる恐れが高い。 [0147] Now, it is necessary to remove the first metal layer 82 'on the pseudo pixel electrode 75 after the formation of the source and drain wirings 12 and 21 in the fifth embodiment described above, the source and drain lines 12, 'because there, the first metal layer 82' amorphous silicon layer 33 containing impurities between 21 selectivity between a important, a high risk of restrictions on the material of the first metal layer 82 'is produced . そこで、本実施の形態では第5 Therefore, in the present embodiment 5
の実施形態のわずかな製造工程の変更により上記制約を解除せんとするものである。 The changes of minor manufacturing process of the embodiment is to St. releasing the constraint. 以下、図19と20を参照しつつ、本実施の形態を説明する。 Hereinafter, with reference to FIG. 19 and 20, this embodiment will be described.

【0148】本実施の形態(請求項19に記載されたアクティブ基板の製造方法)では、図20の(d)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線11上の積層絶縁層への開口部63 [0148] In Embodiment (manufacturing method of the active substrate according to claim 19), the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown in (d) of FIG. 20 opening 63 of the laminated insulating layer on the scan line 11 in section
と擬似画素電極75を露出するための開口部38を形成するため、第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76とを選択的に除去するまでは第5の実施形態と同一の製造工程を進行する。 And to form an opening 38 for exposing the pseudo pixel electrode 75, until the selective removal of the second and first amorphous silicon layer 33, 31 and the gate insulating layer 30 and the plasma protective layer 76 proceeds the fifth embodiment and the same manufacturing step.

【0149】この開口部形成工程で選択的パターン形成に用いられる感光性樹脂パターンを用いて引き続き第1 [0149] Continuing the first a photosensitive resin pattern used selectively patterned with the opening formation step
の金属層82'を除去し透明導電層81'を露出する。 Metal layer 82 'removed to the transparent conductive layer 81' to expose.
その結果、開口部38内には透明導電性の画素電極22 As a result, in the opening 38 a transparent conductive pixel electrode 22
が形成される。 There is formed.

【0150】その後、前記感光性樹脂パターンを除去し、図20の(e)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し、微細加工技術により耐熱金属層34'と低抵抗配線層35'との積層よりなり信号線も兼ねる絶縁ゲート型トランジスタのソース配線12と、画素電極22の一部を含んでドレイン配線21と(蓄積電極55と)を選択的に形成する。 [0150] Thereafter, the photosensitive resin pattern is removed, for example, Ti as refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (e) of FIG. 20, Ta refractory metal thin film layer 34 and the like, low-resistance wiring layer AL film layer 35 having a thickness of about 0.3μm are successively deposited as, a laminate made of 'the low-resistance wiring layer 35' refractory metal layer 34 and the micro-processing technology and it becomes the signal line source wiring 12 of the insulated gate transistor also serves as selectively formed with the drain wire 21 (and the storage electrode 55) contains a part of the pixel electrode 22. なお、ソース・ドレイン配線12,21 It should be noted that the source and drain lines 12 and 21
の形成と同時に、開口部63内に露出している透明導電層を含んで走査線の電極端子6も同時に形成する。 Forming at the same time, the electrode terminals 6 of the scanning lines includes a transparent conductive layer exposed in the opening 63 is formed at the same time.

【0151】最後に、図20の(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層3 [0151] Finally, with an insulating layer 69 (or 68) on its surface a source-drain wires 12, 21 under irradiation of light as shown in (f) in FIG. 20 by anodizing second amorphous silicon layer 3 containing impurities is exposed between the source and drain lines 12 and 21
3'と不純物を含まない第1の非晶質シリコン層31' 3 'and the first amorphous silicon layer 31 not containing impurities'
の一部を陽極酸化して絶縁層である酸化シリコン層6 Silicon oxide layer 6 a portion is an insulating layer by anodizing the
6,67を形成する。 To form a 6,67. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0152】(第7の実施の形態)本実施の形態では、 [0152] In the (Seventh Embodiment) In this embodiment,
画素電極の形成と走査線の形成とを同時に行うことに加えて半導体層の島化工程とゲート絶縁層への開口部形成工程とを合理化することによりさらに製造工程の削減を図るものである。 It is intended to reduce the further manufacturing process by streamlining the opening portion forming step of the semiconductor layer island shape step and the gate insulating layer in addition to performing the formation of forming the scanning lines of the pixel electrodes at the same time.

【0153】以下、図21と22を参照しつつ、本実施の形態を説明する。 [0153] Hereinafter, with reference to FIG. 21 and 22, this embodiment will be described. 本実施の形態(請求項20に記載されたアクティブ基板の製造方法)では、図22の(b) In Embodiment (manufacturing method of the active substrate according to claim 20), in FIG. 22 (b)
に示した半導体層の製膜工程までは第5の実施形態と同一の製造工程で進行する。 Until the film-forming process of the semiconductor layer shown in proceeds in the fifth embodiment and the same manufacturing step.

【0154】その後、図22の(c)に示したように少なくともトランジスタ形成領域のゲート電極上とその近傍102と蓄積容量を形成するために走査線11上とその近傍104とを除いて第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76 [0154] Then, the second with the exception of its neighborhood 104 and the upper scanning line 11 in order to form a storage capacitor and the gate electrode and its vicinity 102 of at least the transistor forming region as shown in (c) of FIG. 22 When the first amorphous silicon layer 33, 31 and the gate insulating layer 30 and the plasma protective layer 76
とを食刻してガラス基板2を露出する。 Exposing the glass substrate 2 by etching and. そして露出した走査線11(106)とゲート電極105上には陽極酸化により陽極酸化層または電着により有機絶縁層を形成する。 And on the exposed scan line 11 (106) and the gate electrode 105 to form an organic insulating layer by anodic oxidation layer or electrodeposition by anodic oxidation. この時、擬似画素電極75は孤立して電気的に浮いているので、擬似画素電極75上に絶縁層71が形成されることはない。 At this time, since the pseudo pixel electrode 75 is electrically floating in isolation, does not insulating layer 71 on the pseudo pixel electrode 75 is formed.

【0155】続いて、図22の(d)に示したようにS [0155] Subsequently, as shown in (d) of FIG. 22 S
PT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層3 Refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the PT or the like, refractory metal thin film layer 3 or Ta
4を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着する。 4, and sequentially depositing AL thin layer 35 having a thickness of about 0.3μm as a low resistance wiring layer. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と、擬似画素電75の一部を含んでドレイン配線21とを選択的に形成する。 And the signal line 12 which also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication techniques, the drain wire comprise a portion of the pseudo pixel electric 75 and 21 are selectively formed. さらに上記選択的パターン形成に用いられる感光性樹脂パターンをマスクとして擬似画素電極75上の第1の金属層82'を除去して透明導電層81'を露出することで画素電極22 Further the selective first pattern a photosensitive resin pattern used for forming a mask on the pseudo pixel electrode 75 of the first metal layer 82 pixel electrode 22 by exposing the 'transparent conductive layer 81 by removing the'
が形成される。 There is formed.

【0156】最後に、図22の(e)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層3 [0156] Finally, with an insulating layer 69 (or 68) the source and drain lines 12, 21 under irradiation of light, as shown in the surface by anodizing at (e) in FIG. 22 second amorphous silicon layer 3 containing impurities is exposed between the source and drain lines 12 and 21
3'と不純物を含まない第1の非晶質シリコン層31' 3 'and the first amorphous silicon layer 31 not containing impurities'
の一部を陽極酸化して絶縁層である酸化シリコン層(S Some silicon oxide layer as an insulating layer by anodizing the (S
iO 2 )66,67を形成する。 to form a iO 2) 66,67. ガラス基板2内の選択的陽極酸化を実施すれば、図19に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 19. そうでなければ別に図示したように画像表示部外の領域で信号線12は金属層82'を介して透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of 'the electrode terminal 5 made of a transparent conductive layer through the' metal layer 82. この構成は図22の(e)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in (e) in FIG. 22.
このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0157】(第8の実施の形態)本実施の形態は、先の第7の実施野形態の改良である。 [0157] (Eighth Embodiment) This embodiment is an improvement of the seventh field form before.

【0158】第7の実施形態でも第5の実施形態と同様にソース・ドレイン配線12,21の形成後に擬似画素電極75上の第1の金属層82'を除去しなければならないが、ソース・ドレイン配線12,21間に不純物を含む非晶質シリコン層33'が存在するので、第1の金属層82'との選択比が重要であり、第1の金属層8 [0158] Although it is necessary to remove the first metal layer 82 'on the pseudo pixel electrode 75 after the formation of source and drain lines 12 and 21 as in the fifth embodiment in the seventh embodiment, the source 'because there, the first metal layer 82' amorphous silicon layer 33 containing impurities between the drain wiring 12 and 21 selectivity between is important, the first metal layer 8
2'の材質に制約が生じる恐れが高い。 A high possibility that the restrictions on the material of the 2 'occurs. そこで第8の実施形態では第7の実施形態のわずかな製造工程の変更により上記制約を解除せんとするものである。 Therefore, in the eighth embodiment is intended to release St. the constraint by changing the slight manufacturing steps of the seventh embodiment.

【0159】以下、図23と24を参照しつつ、本実施の形態を説明する。 [0159] Hereinafter, with reference to FIG. 23 and 24, this embodiment will be described. 本実施の形態(請求項20に記載されたアクティブ基板の製造方法)では、図24の(c) In Embodiment (manufacturing method of the active substrate according to claim 20), in FIG. 24 (c)
に示したように少なくともトランジスタ形成領域のゲート電極上とその近傍102と蓄積容量を形成するために走査線11上とその近傍104とを除いて第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76とを食刻してガラス基板2を露出するまでは第7の実施形態と同一の製造工程を進行する。 Second and first amorphous silicon layer 33 except indicated as the gate electrode of at least the transistor forming region and its neighborhood 102 storage capacitor upper scanning line 11 in order to form and the vicinity thereof 104, 31 and a gate insulating layer 30 and the plasma protective layer 76 to the etching to expose the glass substrate 2 proceeds the seventh embodiment and the same manufacturing process of the. この選択的パターン形成に用いられる感光性樹脂パターンを用いて引き続き第1の金属層82'を除去し透明導電層81'を露出する。 This selective pattern using the photosensitive resin pattern used for forming 'to remove the transparent conductive layer 81' continues the first metal layer 82 to expose. その結果、絶縁基板2上には透明導電性の画素電極22が形成される。 As a result, the pixel electrode 22 of a transparent conductive is formed on the insulating substrate 2.

【0160】その後、感光性樹脂パターンを除去し、露出した走査線11(106)とゲート電極105上に絶縁層を形成するのであるが、第1の金属層金属層82' [0160] Thereafter, to remove the photosensitive resin pattern, but the exposed scan line 11 and on the gate electrode 105 (106) is to form an insulating layer, the first metal layer the metal layer 82 '
が除去されているので露出した走査線11は透明導電層のみであり、しかも透明導電層は第1の金属層金属層8 The first metal layer the metal layer 8 but the scanning lines 11 exposed because it is removed is only the transparent conductive layer, yet transparent conductive layer
2'とは異なり陽極酸化によって陽極酸化層を形成しても絶縁層が得られない。 2 'can not be obtained an insulating layer be formed anodic oxide layer by anodic oxidation unlike. そこで電着により有機絶縁層7 The organic insulating layer 7 Therefore electrodeposition by
1を形成する。 To form a 1. この時、画素電極22は孤立して電気的に浮いているので、画素電極22上に絶縁層71が形成されることはない。 In this case, since the pixel electrode 22 is electrically floating in isolation, does not insulating layer 71 on the pixel electrode 22 is formed.

【0161】続いて、図24の(d)に示したようにS [0161] Subsequently, as shown in (d) of FIG. 24 S
PT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層3 Refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the PT or the like, refractory metal thin film layer 3 or Ta
4を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着する。 4, and sequentially depositing AL thin layer 35 having a thickness of about 0.3μm as a low resistance wiring layer. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と、画素電22の一部を含んでドレイン配線21とを選択的に形成する。 And the signal line 12 which also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication techniques, a drain wiring 21 comprising a part of the pixel collector 22 selectively to form the door.

【0162】最後に、図24の(e)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層3 [0162] Finally, with an insulating layer 69 (or 68) the source and drain lines 12, 21 under irradiation of light, as shown in the surface by anodizing at (e) in FIG. 24 second amorphous silicon layer 3 containing impurities is exposed between the source and drain lines 12 and 21
3'と不純物を含まない第1の非晶質シリコン層31' 3 'and the first amorphous silicon layer 31 not containing impurities'
の一部を陽極酸化して絶縁層である酸化シリコン層6 Silicon oxide layer 6 a portion is an insulating layer by anodizing the
6,67を形成する。 To form a 6,67. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化し、本発明の第8の実施形態が完了する。 Thus a liquid crystal panel by bonding the active substrate 2 and the color filter obtained in the eighth embodiment of the present invention is completed.

【0163】(第9の実施の形態)本実施の形態は、透過と反射兼用型や反射型の液晶表示装置に応用した場合である。 [0163] (Ninth Embodiment) In this embodiment, a case of applying the reflection and transmission compatible type or a reflection type liquid crystal display device.

【0164】この場合には、図5の22にて示す透明画素電極に換えて半透過型の画素電極(透過と反射兼用型の場合)やミラー兼画素電極(反射型の場合)が形成されることになる。 [0164] In this case, (in the case of a reflective type) 22 (in the case of transmission and reflection compatible type) in place of the transparent pixel electrode transflective type pixel electrode illustrated in and mirrors and the pixel electrode of FIG. 5 is formed It becomes Rukoto.

【0165】なお、その他の構成については、今までの実施の形態とほぼ同様なので、説明を略する。 [0165] The other construction, so substantially the same as the embodiment of the up to now, to omit redundant description.

【0166】以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本実施は何もこれに限定されないのは勿論である。 [0166] Although the present invention has been described based on its some embodiments, the present embodiment is not limited thereto nothing of course.

【0167】すなわち、本発明の要点は、チャネル・エッチ型の絶縁ゲート型トランジスタにおいて、陽極酸化可能なソース・ドレイン配線材を用いて不純物を含む非晶質シリコン層と同時にソース・ドレイン配線表面も陽極酸化して絶縁層化する点と、露出した走査線の表面に陽極酸化または電着により新たな絶縁層を形成する点にある。 [0167] That is, gist of the present invention, in the insulated gate transistor channel etch type, at the same time the source-drain wiring surface and the amorphous silicon layer containing an impurity by using an anodic oxidizable source-drain wiring material a point where the insulating layer by being anodized, lies in forming a new insulating layer by anodic oxidation or electrodeposition on the surface of the exposed scan line. このため、それ以外の構成の相違、例えば画素電極やゲート絶縁層等の材質や膜厚等が異なっている、それらの製造方法が相違する、横電界方式やIPS(In Therefore, differences in other configurations, for example, the material and thickness of such pixel electrode and the gate insulating layer and the like are different, methods for their preparation are different, horizontal electric field mode or IPS (In
−Plain−Switching)方式の液晶パネルとしている、更には反射型の液晶画像表示装置としたり、また画素電極が透明電極と金属反射電極の2種類を有する半透過型の液晶画像表示装置としている等していても良い。 -Plain-Switching) is set to mode liquid crystal panel, even or a reflection-type liquid crystal image display device, also equal to the pixel electrode is a transflective liquid crystal image display device having the two kinds of transparent electrode and a metal reflecting electrode it may have. 更にまた、絶縁ゲート型トランジスタの半導体層も非晶質シリコンに限定されるものでなく、微結晶シリコン、多結晶シリコン等あるいはこれらの混晶体としている等は全て本発明に含まれるのは勿論である。 Furthermore, the semiconductor layer of the insulated gate transistor is also not limited to the amorphous silicon, it included in the microcrystalline silicon, or the like are polycrystalline silicon or the like or their mixed crystal, all the invention of course is there.

【0168】 [0168]

【発明の効果】以上の説明で判るように、本発明によれば、絶縁ゲート型トランジスタのチャネル部を保護する不純物を含む酸化シリコン層と、ソース・ドレイン配線を保護する5酸化タンタルまたは酸化アルミニウム層等の絶縁層とは陽極酸化で同時に形成されるので、製造工程の削減、そしてコストの低下となる。 As seen in the above description, according to the present invention, a silicon oxide layer containing impurities to protect the channel portion of the insulated gate transistor, tantalum pentoxide or aluminum oxide to protect the source and drain lines since the insulating layer such as the layer is formed simultaneously with the anodic oxidation, reduction in manufacturing process, and a reduction in cost.

【0169】また、パシベーション形成は格別の加熱工程を伴わないので非晶質シリコン層を半導体層とする絶縁ゲート型トランジスタに過度の耐熱性を必要とせず、 [0169] Further, passivation formation without the need for undue heat resistance insulated gate transistor and semiconductor layer of an amorphous silicon layer so without special heating step,
このためパシベーション形成で電気的な性能の劣化を生じない。 Thus no degradation of electrical performance passivation formation.

【0170】また、絶縁ゲート型トランジスタのソース・ドレインとなる1対の不純物を含む非晶質シリコン層の絶縁分離が不純物を含む非晶質シリコン層を陽極酸化で変質させる電気化学的な手法でなされるため、従来のようにチャネル半導体層の食刻時の損傷によって絶縁ゲート型トランジスタの電気的な特性が劣化する恐れも無く、チャネルとなる不純物を含まない非晶質シリコン層を最適の膜厚まで減じて製膜することができるので、P [0170] Furthermore, an electrochemical technique to isolation of the amorphous silicon layer is to alter the amorphous silicon layer containing an impurity of anodized including a pair of impurity serving as the source and drain of an insulated gate transistor because made, a risk that electrical characteristics of the insulated gate transistor by damage during etching of the conventional way channel semiconductor layer is deteriorated even without optimal film amorphous silicon layer containing no impurity to be a channel it is possible to form a film by reducing to a thickness, P
CVD装置の稼働率とパーティクル発生状況に関しても著しい改善がなされる。 Significant improvement is made also with respect to operating ratio and particle occurrence of CVD apparatus.

【0171】更に、露出した走査線上に陽極酸化により走査線の陽極酸化層あるいは電着により有機絶縁層を形成することで半導体層の島化工程とゲート絶縁層への開口部形成工程と同時に行うこと、擬似画素電極の導入により画素電極と走査線を同時に形成する等のことにより、写真食刻工程数を従来の5回より4回、3回とさらに削減できて製造コストの削減がなされる。 [0171] Furthermore, simultaneously with the opening portion forming step of the island shape step and the gate insulating layer of the semiconductor layer by forming an organic insulating layer by anodization layer or electrodeposition of scan lines by anodic oxidation on the exposed scan line it, by such formed simultaneously scanning line and the pixel electrode by the introduction of the pseudo pixel electrode, 4 times the number of photolithography process than conventional 5 times, a reduction in manufacturing cost and can be further reduced three times made .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 液晶パネルへの駆動回路等の実装の状態を示す図である。 1 is a diagram showing a state of mounting of a driver circuit and the like to the liquid crystal panel.

【図2】 液晶パネルの等価回路を示す図である。 2 is a diagram showing an equivalent circuit of the liquid crystal panel.

【図3】 従来の液晶パネルの画素部の断面を示す図である。 3 is a diagram showing a cross section of a pixel portion of a conventional liquid crystal panel.

【図4】 従来のアクティブ(マトリクス)基板の画素部の平面を示した図である。 4 is a diagram showing a conventional active (matrix) plane of a pixel portion of the substrate.

【図5】 従来のアクティブ基板の画素部の製造工程の進展に伴う断面の変化を示した図である。 5 is a diagram showing a change in cross section with the progress of conventional active substrate of the pixel portion of the manufacturing process.

【図6】 チャネル・エッチ型ボトムゲートTFTを使用したアクティブ基板の平面図である。 6 is a plan view of an active substrate using a channel etch type bottom gate TFT.

【図7】 上記アクティブ基板の製造工程の進展に伴う断面の変化を示した図である。 7 is a view showing a change in cross-section due to the progress of the active board manufacturing process.

【図8】 本発明の第1の実施の形態の液晶表示装置用の半導体装置の画素部の平面図である。 8 is a plan view of a pixel portion of the semiconductor device for a liquid crystal display device of the first embodiment of the present invention.

【図9】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化を示す図である。 9 is a graph showing changes in cross-section with the progress of the process of manufacturing the semiconductor device for a liquid crystal display device of the above embodiment.

【図10】 基板内選択的電気化学処理装置の概要を示した図である。 10 is a diagram showing an outline of a substrate selective electrochemical processing device.

【図11】 本発明の第2の実施の形態の液晶表示装置用の半導体装置の平面図である。 11 is a plan view of a semiconductor device for a liquid crystal display device of the second embodiment of the present invention.

【図12】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化を示す図である。 12 is a diagram showing a change in cross section with the progress of the process of manufacturing the semiconductor device for a liquid crystal display device of the above embodiment.

【図13】 本発明の第3の実施の形態の液晶表示装置用の半導体装置の平面図である。 13 is a plan view of a third embodiment of a semiconductor device for a liquid crystal display device of the present invention.

【図14】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化を示す図である。 14 is a diagram showing a change in cross section with the progress of the process of manufacturing the semiconductor device for a liquid crystal display device of the above embodiment.

【図15】 本発明の第4の実施の形態の液晶表示装置用半導体装置の平面図である。 15 is a plan view of a fourth embodiment of a liquid crystal display device for a semiconductor device of the present invention.

【図16】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化の様子を示す図である。 16 is a diagram showing changes of the cross section due to the progress of the manufacturing process of the semiconductor device for a liquid crystal display device of the above embodiment.

【図17】 本発明の第5の実施の形態の液晶表示装置用半導体装置の平面図である。 17 is a plan view of a liquid crystal display device for a semiconductor device of the fifth embodiment of the present invention.

【図18】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化の様子を示す図である。 18 is a diagram showing changes of the cross section due to the progress of the manufacturing process of the semiconductor device for a liquid crystal display device of the above embodiment.

【図19】 本発明の第6の実施の形態の液晶表示装置用の半導体装置の平面図である。 19 is a plan view of a semiconductor device for a liquid crystal display device of the sixth embodiment of the present invention.

【図20】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化の様子を示す図である。 20 is a diagram showing changes of the cross section due to the progress of the manufacturing process of the semiconductor device for a liquid crystal display device of the above embodiment.

【図21】 本発明の第7の実施の形態の液晶表示装置用の半導体装置の平面図である。 21 is a plan view of a semiconductor device for a liquid crystal display device of the seventh embodiment of the present invention.

【図22】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化の様子を示す図である。 22 is a diagram showing changes of the cross section due to the progress of the manufacturing process of the semiconductor device for a liquid crystal display device of the above embodiment.

【図23】 本発明の第8の実施の形態の液晶表示装置用の半導体装置の平面である。 23 is a eighth plane of the semiconductor device for a liquid crystal display device of the embodiment of the present invention.

【図24】 上記実施の形態の液晶表示装置用の半導体装置の製造工程の進展に伴う断面の変化の様子を示す図である。 24 is a diagram showing changes of the cross section due to the progress of the manufacturing process of the semiconductor device for a liquid crystal display device of the above embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 液晶パネル 2 アクティブ基板(絶縁基板、ガラス基板) 3 半導体集積回路チップ 4 TCPフィルム 5、6 電極端子 9 カラーフィルタ(対向するガラス基板) 10 絶縁ゲート型トランジスタ 11 走査線(ゲート電極) 12 信号線(ソース配線、ソース電極) 16 蓄積容量線 17 液晶 19 偏光板 20 配向膜 21 ドレイン配線(電極) 22 (透明導電性の)画素電極 30 ゲート絶縁層 31 不純物を含まない(第1の)非晶質シリコン層 33 不純物を含む(第2の)非晶質シリコン層 34 (陽極酸化可能な)耐熱金属層 35 低抵抗金属層(AL) 36 (陽極酸化可能な)中間導電層 37 パシベーション絶縁層 38 (画素電極上のパシベーション絶縁層に形成された)開口部 55 蓄積電極 62 (パシベーション絶縁 1 liquid crystal panel 2 active substrate (insulating substrate, a glass substrate) 3 semiconductor integrated circuit chip 4 TCP film 5,6 electrode terminal 9 color filter (glass substrate facing) 10 insulated gate transistor 11 scanning lines (gate electrode) 12 signal lines (source wiring, the source electrode) 16 does not include a storage capacitor line 17 liquid crystal 19 polarizing plate 20 alignment layer 21 drain wiring (electrode) 22 (transparent conductive) the pixel electrode 30 a gate insulating layer 31 impurities (first) amorphous including the quality silicon layer 33 impurities (second) amorphous silicon layer 34 (which can be anodized) refractory metal layer 35 a low-resistance metal layer (AL) 36 (available anodized) the intermediate conductive layer 37 passivation insulating layer 38 (formed in the passivation insulating layer on the pixel electrode) opening 55 storage electrode 62 (passivation insulating 層に形成されたドレイン電極上の)開口部 63 (走査線上の)開口部 65 (画素電極形成の)感光性樹脂パターン 66 不純物を含む酸化シリコン層 67 不純物を含まない酸化シリコン層 68 5酸化タンタル(Ta 25 ) 69 アルミナ(Al 23 ) 70 酸化チタン(TiO 2 ) 71 絶縁層(陽極酸化層または有機絶縁層) 72 (接続層の)酸化層 76 プラズマ保護層 80 接続層 81 透明導電層 82 第1の金属層 Drain on the electrode) opening 63 formed in the layer (scanline) opening 65 (the pixel electrode formation) a silicon oxide layer 68 tantalum pentoxide containing no silicon oxide layer 67 containing impurities photosensitive resin pattern 66 impurities (Ta 2 O 5) 69 alumina (Al 2 O 3) 70 titanium oxide (TiO 2) 71 insulating layer (anodized layer or an organic insulating layer) 72 (connecting layer) oxide layer 76 plasma protective layer 80 connecting layer 81 transparent conductive layer 82 first metal layer

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【手続補正書】 [Procedure amendment]

【提出日】平成13年8月31日(2001.8.3 [Filing date] 2001 August 31 (2001.8.3
1) 1)

【手続補正1】 [Amendment 1]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】全文 [Correction target item name] full text

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【書類名】 明細書 [Document name] specification

【発明の名称】 液晶表示装置 [Title of the Invention A liquid crystal display device

【特許請求の範囲】 [The claims]

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶を使用した画像を表示する装置、とりわけアクティブ型の液晶(画像)表示装置やその基板に関する。 The present invention relates to an apparatus for displaying an image using liquid crystal, especially active-type liquid crystal of the (image) display device and for that substrate.

【0002】 [0002]

【従来の技術】近年の微細加工技術、液晶材料技術および高密度実装技術等の進歩により、5〜50cm対角の液晶パネルでテレビジョン受像機や各種の画像表示機器が商用ベースで大量に提供されている。 In recent years microfabrication techniques, advances, such as a liquid crystal material technology and high-density mounting technology, large quantities provides a television receiver and various kinds of image display apparatuses in the liquid crystal panel 5~50cm diagonal commercial basis It is. また、液晶パネルを構成する2枚のガラス基板の一方に赤(R)、緑(G)、青(B)の着色層を形成しておくことによりカラー表示も容易に実現している。 Further, one red two glass substrates constituting the liquid crystal panel (R), green (G), be easily realized color display by forming a colored layer of blue (B). 特にスイッチング素子を画素毎に内蔵させた、いわゆるアクティブ型の液晶パネルではクロストークも少なくかつ高速応答で高いコントラスト比を有する画像が保証されている。 In particular the switching element is incorporated in each pixel, an image having a high contrast ratio even less and high-speed response crosstalk is guaranteed by the so-called active type liquid crystal panel.

【0003】これらの液晶表示装置(液晶パネル)は走査線としては200〜1200本、信号線としては20 [0003] These liquid crystal display devices 200 to 1200 present as (liquid crystal panel) is a scanning line, 20 as a signal line
0〜1600本程度のマトリクス編成が一般的であるが、最近は表示容量の増大に対応すべく大画面化と高精細化とが同時に進行している。 Although 0-1600 present about the matrix organization is common, recently larger screen to respond to the increase in display capacity and a higher definition is in progress at the same time.

【0004】図1に、液晶パネルへの実装状態を示す。 [0004] FIG 1 illustrates a mounting state of the liquid crystal panel.
本図では、液晶パネル1を構成する一方の透明性絶縁基板、例えばガラス基板2上に形成された走査線の電極端子群6に駆動信号を供給する半導体集積回路チップ3を導電性の接着剤を用いて接続するCOG(Chip−O In this figure, one of the transparency of the liquid crystal panel 1 insulating substrate, such as a semiconductor for supplying a driving signal to the electrode terminals 6 of the scanning lines formed on the glass substrate 2 integrated circuit chip 3 and conductive adhesive connecting using COG (Chip-O
n−Glass)方式や、例えばポリイミド系樹脂薄膜をベースとし、金または半田メッキされた銅箔の端子(図示せず)を有するTCPフィルム4を信号線の電極端子群5に導電性媒体を含む適当な接着剤で圧接して固定するTCP(Tape−Carrier−Packa n-Glass) method or, a base, for example, polyimide resin film, comprising a conductive medium TCP film 4 to the electrode terminals 5 of the signal lines having a gold or solder plated copper foil terminals (not shown) TCP for fixing by pressure contact with a suitable adhesive (Tape-Carrier-Packa
ge)方式などの実装手段によって電気信号が画像表示部に供給される。 ge) an electric signal by means of implementing such system is supplied to the image display unit. ここでは便宜上二つの実装方式を同時に図示しているが実際には何れかの方式が適宜選択される。 For convenience the two is a mounting method simultaneously and is actually shown either method is selected as appropriate.

【0005】7、8は液晶パネル1のほぼ中央部に位置する画像表示部と信号線および走査線の電極端子5、6 [0005] 7,8 image display unit and the signal line and the scanning line electrode terminals 5, 6 located in the center portion of the liquid crystal panel 1
との間を接続する配線路であり、これらは必ずしも電極端子5、6と同一の導電材で構成される必要はない。 A wiring path connecting between, they need not be configured necessarily electrode terminals 5 and 6 the same conductive material and. 9
は全ての液晶セルに共通する透明導電性の対向電極を対向面上に有するもう1枚の透明性絶縁基板である対向ガラス基板またはカラーフィルタ(カラーフィルタの付された基板)である。 Is another one transparent insulating opposing glass substrate or a color filter which is a substrate having a transparent conductive counter electrode common to all the liquid crystal cell on opposite sides (substrate attached with the color filter).

【0006】図2は、スイッチング素子として絶縁ゲート型トランジスタ10を画素毎に配置したアクティブ型液晶パネルの等価回路図を示す。 [0006] Figure 2 is an equivalent circuit diagram of an active-type liquid crystal panel of the insulated gate transistor 10 as a switching element disposed for each pixel. 本図において11(図1では8)は走査線であり、12(図1では7)は信号線であり、13は液晶セルであり、この液晶セルは電気的には容量素子として扱われる。 In the figure 11 (in FIG. 1 8) is a scanning line, 12 (in FIG. 1 7) is a signal line, 13 is a liquid crystal cell, the liquid crystal cell is in electrical treated as a capacitive element. 実線で描かれた素子類は液晶パネルを構成する一方のガラス基板2上に形成され、点線で描かれた全ての液晶セル13に共通な対向電極14はもう一方のガラス基板9上に形成されている。 Elements such drawn with solid lines are formed on the glass substrate 2 one of the liquid crystal panel, a common counter electrode 14 in all of the liquid crystal cell 13 depicted by a dotted line is formed on the other glass substrate 9 ing.
絶縁ゲート型トランジスタ10のOFF抵抗あるいは液晶セル13の抵抗が低い場合や表示画像の階調性を重視する場合には、負荷としての液晶セル13の時定数を大きくするための補助の蓄積容量15を液晶セル13に並列に加える等の回路的工夫が加味される。 When for tone of when the resistance is low and the display image of the OFF resistance or the liquid crystal cell 13 of the insulated gate transistor 10, storage capacitor 15 of the aid to time increase the constant of the liquid crystal cell 13 as a load the circuit contrivance such as applying parallel to the liquid crystal cell 13 is taken into account. なお16は蓄積容量15の共通母線である蓄積容量線である。 Note 16 is a common bus is the storage capacitor line of the storage capacitor 15.

【0007】図3は、液晶パネルの画像表示部の要部の断面図を示す。 [0007] Figure 3 shows a cross-sectional view of a main part of an image display portion of the liquid crystal panel. 液晶パネル1を構成する2枚のガラス基板2、9は、樹脂性のファイバやビーズ等のスペーサ材(図示せず)によって数μm程度の所定の距離を隔てて形成され、その間隙(ギャップ)はガラス基板9の周縁部において有機性樹脂よりなるシール材と封口材(何れも図示せず)とで封止された閉空間になっており、この閉空間に液晶17が充填されている。 Glass substrates 2,9 of two of the liquid crystal panel 1, a spacer material such as a resin of the fiber or beads (not shown) is formed at a predetermined distance of about several μm by, the gap (gap) made of an organic resin sealing material and the sealing material has become a closed space (both not shown) are sealed out with a liquid crystal 17 in the closed space is filled in the periphery of the glass substrate 9.

【0008】カラー表示をする場合には、ガラス基板9 [0008] In the case of a color display, a glass substrate 9
の閉空間側に着色層(カラーフィルタ)18と称する染料または顔料のいずれか一方もしくは両方を含む厚さ1 The closed space side to the colored layer (color filter) 18 referred to as a thickness including one or both of the dye or pigment of 1
〜2μm程度の有機薄膜が被着されて色表示機能が与えられるので、その場合にはガラス基板9は別名カラーフィルタ(Color Filter、CFとも略記される)と呼称される。 Since the organic thin film of about ~2μm given is deposited color display function, the glass substrate 9 in that case is referred to as alias color filter (Color Filter, CF also abbreviated). そして液晶材料17の性質によってはガラス基板9の上面またはガラス基板2の下面の何れかもしくは両面上に偏光板19が貼付され、液晶パネル1は各画素毎に電気光学素子として機能する。 And depending on the nature of the liquid crystal material 17 is attached is the polarizing plate 19 on either or on both sides of the lower surface of the upper surface or the glass substrate 2 of the glass substrate 9, the liquid crystal panel 1 functions as an electro-optical device for each pixel. 現在、市販されている大部分の液晶パネルでは液晶材料にTN Currently, TN liquid crystal material in the liquid crystal panel of most commercially available
(ツイスト・ネマチック)系の物を用いており、偏光板19は通常2枚必要である。 And using (twisted nematic) system things, the polarizing plate 19 is normally required two. 更に図示はしないが、本図に示す様な透過型液晶パネルでは光源として裏面光源が配置され、下方より白色光が照射される。 Although not further shown, in the present transmission type liquid crystal panel such as shown in figure is disposed backside light as a light source, white light is irradiated from below.

【0009】本図において、液晶17に接して2枚のガラス基板2,9上に形成された例えば厚さ0.1μm 程度のポリイミド系樹脂薄膜20は液晶分子を決められた方向に配向させるための配向膜である。 [0009] In the figure, since the polyimide resin film 20 of the two glass substrates 2 and 9 about 0.1μm been a thickness of formed on the contact with the liquid crystal 17 to align in a direction that is determined liquid crystal molecules it is an alignment film. 21は絶縁ゲート型トランジスタ10のドレインと透明導電性の画素電極22とを接続するドレイン電極(配線)であり、信号線(ソース線)12と同時に形成されることが多い。 21 is a drain electrode connected to the pixel electrode 22 of the drain and the transparent conductive insulated gate transistor 10 (wiring), signal lines (source lines) are often 12 formed at the same time. 信号線12とドレイン電極21との間に位置するのは半導体層23であり詳細は後述する。 Positioned between the signal line 12 and the drain electrode 21 is a semiconductor layer 23 will be described in detail later. カラーフィルタ9上で隣り合った着色層18の境界に形成された厚さ0.1μ The thickness 0.1μ formed on a boundary between the colored layer 18 adjacent on the color filter 9
m 程度のCr薄膜層24は半導体層23と走査線11及び信号線12に外部光が入射するのを防止するための光遮蔽で、いわゆるブラックマトリクス(Black M Cr thin film layer 24 of about m in light-shielding for preventing the external light to the semiconductor layer 23 and the scanning lines 11 and signal lines 12 are incident, so-called black matrix (Black M
atrix、BMとも略記される)として定着化した技術である。 Atrix, a fixation technicians as BM also abbreviated).

【0010】ここで、通常は画素部のスイッチング素子として絶縁ゲート型トランジスタが採用されるが,この構造と製造方法に関して説明する。 [0010] Here, usually the insulating gate type transistor as a switching element of a pixel portion is employed, will be described with respect to this structure and manufacturing method. 絶縁ゲート型トランジスタには2種類のものが現在多用されており、そのうちの一つを従来例(エッチ・ストップ型と呼称される) The insulated gate transistor has two things are currently frequently used, (called a etch stop) one of them prior art
として紹介する。 To introduce as. 図4は従来の液晶パネルを構成するアクティブ基板(表示装置用基板)の単位画素の平面図である。 Figure 4 is a plan view of a unit pixel of an active substrate forming a conventional liquid crystal panel (display device substrate). 本図のA−A'部断面の構造の進展に伴う変化を図5に示す。 The changes associated with development of the structure of the A-A 'sectional of the view shown in FIG. 以下、本図5を中心にその製造工程を簡単に説明する。 Hereinafter, the center briefly described the manufacturing process of the figure 5. なお、走査線11に形成された突起部50 Incidentally, the protrusion 50 formed on the scanning line 11
と画素電極22とがゲート絶縁層を介して重なっている領域51(右下がり斜線部)が図2の蓄積容量15を形成しているが、ここではその詳細な説明は省略する。 The area and the pixel electrode 22 overlaps with the gate insulating layer 51 (right-down hatched portion) but form a storage capacitor 15 of FIG. 2, detailed description thereof is omitted here.

【0011】先ず、図5(a)に示したように耐熱性と耐薬品性と透明性が高い絶縁性基板として厚さ0.5〜 [0011] First, a thickness of 0.5 as the insulating substrate has high heat resistance and chemical resistance and transparency, as shown in FIGS. 5 (a)
1.1mm程度のガラス基板2、例えばコーニング社製の商品名1737の一主面上にSPT(スパッタ)等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の第1の金属層として、例えばCr(クロム)、Ta(タンタル)、Mo(モリブデン)等あるいはそれらの合金やシリサイド(硅素化合物)を被着して微細加工技術により走査線も兼ねるゲート電極11を選択的に形成する。 Glass substrate 2 of about 1.1 mm, for example, on one main surface of Corning tradename 1737 SPT (sputtering) or the like of a vacuum film forming apparatus first thickness of about 0.1~0.3μm using the as the metal layer, for example, Cr (chromium), Ta (tantalum), Mo (molybdenum) or the like, or a gate electrode 11 which also serves as the scanning line selectively alloys thereof and silicides (silicon compound) was coated by microfabrication techniques Form.
走査線の材質は耐熱性と耐薬品性と耐弗酸性と導電性とを総合的に勘案して選択すると良い。 The material of the scanning lines may be selected comprehensively considering the heat resistance and chemical resistance and 耐弗 acid and conductivity.

【0012】液晶パネルの大画面化に対応して走査線の抵抗値を下げるためには走査線の材料としてAL(アルミニウム)が用いられるが、ALは単体では耐熱性が低いので上記した耐熱金属であるCr、Ta、Moまたはそれらのシリサイドと積層化したり、あるいはALの表面に陽極酸化で酸化層(AL 23 、酸化アルミニューム)を付加することも現在では一般的な技術である。 [0012] refractory metal but in order to reduce the resistance of the scan lines corresponding to the screen size of the liquid crystal panel AL (aluminum) is used as the material of the scanning lines, AL is in itself which because of the low heat resistance and the in a Cr, Ta, Mo or or silicide and lamination thereof, or anodized oxide layers on the surface of AL (AL 2 O 3, aluminum oxide) it is also a common technique in the current of adding. すなわち、走査線11は1層以上の金属層で厚生される。 That is, the scanning line 11 is welfare in one or more metal layers.

【0013】次に、図5(b)(以下、自明の場合には「図5」等の記載は略する)に示したようにガラス基板2の全面にPCVD(プラズマ・シーブイディ)装置を用いてゲート絶縁層となる第1のSiNx層(窒化シリコン層)30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン(a [0013] Next, FIG. 5 (b) (hereinafter, in the case of obvious "Figure 5" according to such will be omitted) using a PCVD on the entire surface of the glass substrate 2 (plasma Shibuidi) apparatus as shown in first SiNx layer to be a gate insulating layer Te (silicon nitride layer) 30, a first amorphous silicon serving as a channel of an insulated gate transistor hardly contains impurities (a
−Si)層31、及びチャネルを保護する絶縁層となる第2のSiNx層32と3種類の薄膜層を、例えば0. -Si) layer 31, and a second SiNx layer 32 and the three thin-film layer serving as the insulating layer for protecting the channel, for example, 0.
3−0.05−0.1μm程度の膜厚で順次被着する。 Sequentially deposited to a thickness of about 3-0.05-0.1μm.

【0014】なお、ノウハウ的な技術としてゲート絶縁層30の形成に当り他の種類の絶縁層{例えばTaOx [0014] The other type of insulating layer per the formation of the gate insulating layer 30 as know techniques {e.g. TaOx
やSiO 2 (2酸化珪素等、若しくは先述したAL 2 And SiO 2 (2 silicon oxide or the like, or foregoing the AL 2 O
3 )}と積層したり、あるいはSiNx層を2回に分けて製膜し途中で洗浄工程を付与する等の歩留向上対策が行われることも多く、ゲート絶縁層は1種類あるいは単層とは限らない。 3)} and or laminated, or SiNx layer also often yield improvement measures such that the washing step to impart film and on the way in twice is performed, the gate insulating layer and one or a single layer not necessarily.

【0015】続いて微細加工技術によりゲート11電極上の第2のSiN 層をゲート電極11よりも幅細く選択的に残して32'として第1の非晶質シリコン層31 [0015] Then the first amorphous silicon layer and a second SiN x layer on the gate 11 electrodes as 32 ', leaving the width narrower selective than the gate electrode 11 by microfabrication techniques 31
を露出し、同じくPCVD装置を用いて全面に不純物として例えば燐を含む第2の非晶質シリコン層33を例えば0.05μm程度の膜厚で被着した後、図5(c)に示したようにゲート電極11の近傍上にのみ第1の非晶質シリコン層31と第2の非晶質シリコン層33とを島状31'、33'に残してゲート絶縁層30を露出する。 Exposed, likewise after depositing the second amorphous silicon layer 33 as an impurity on the entire surface such as phosphorus for example, about 0.05μm film thickness by using the PCVD apparatus shown in FIG. 5 (c) exposing the gate insulating layer 30, leaving the island 31 and the first amorphous silicon layer 31 only on the vicinity of a second amorphous silicon layer 33 of gate electrode 11 ', 33' as.

【0016】引き続き、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層として例えばITO(Indium−Tin [0016] Subsequently, a vacuum film forming apparatus transparent conductive layer as for example ITO having a thickness of about 0.1~0.2μm using SPT or as shown in (d) (Indium-Tin
−Oxide)を被着し、微細加工技術により画素電極22をゲート絶縁層30上に選択的に(必要な領域のみに)形成する。 -Oxide) deposited the only) formed selectively (necessary area for the pixel electrode 22 on the gate insulating layer 30 by microfabrication techniques.

【0017】さらに(e)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線1 Furthermore scanning lines at the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown in (e) 1
1上のゲート絶縁層30への選択的開口部63形成を行った後、(f)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として、例えばTi,Cr,Mo等の耐熱金属薄膜層34を、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し微細加工技術により耐熱金属層34'と低抵抗配線層35'との積層よりなり画素電極22を含んで絶縁ゲート型トランジスタのドレイン配線21と信号線も兼ねるソース配線12とを選択的に形成する。 After selective opening 63 formed on the gate insulating layer 30 on one, the refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment as shown (f), the for example Ti, Cr, refractory metal thin film layer 34, the low resistance AL thin layer 35 having a thickness of about 0.3μm are successively deposited as a wiring layer microfabrication technology by low-resistance wiring layer and the refractory metal layer 34 ', such as Mo a source wiring 12 which also serves as the drain wire 21 and the signal line of the insulated gate transistor includes a pixel electrode 22 made of a stack of a 35 'is selectively formed.

【0018】この選択的パターン形成に用いられる感光性樹脂パターンをマスクとしてソース・ドレイン配線1 The source-drain wires photosensitive resin pattern used for this selective pattern formed as a mask 1
2,21間の第2の非晶質シリコン層33'を除去して第2のSiNx層32'を露出するとともに、その他の領域では第1の非晶質シリコン層31 'をも除去してゲート絶縁層30を露出する。 Thereby exposing the 'second SiNx layer 32 by removing the' second amorphous silicon layer 33 between 2 and 21, other in the region to be removed first amorphous silicon layer 31 ' exposing the gate insulating layer 30. この工程はチャネルの保護層である第2のSiNx層32'が存在するために第2 This step is second due to the presence of the second SiNx layer 32 'is a protective layer of the channel
の非晶質シリコン層33'の食刻(エッチング)が自動的に終了することからエッチ・ストップと呼称される所以である。 Etching (etching) of the amorphous silicon layer 33 'of a why it is referred to as an etch stop since it ends automatically.

【0019】絶縁ゲート型トランジスタがオフセット構造とならぬようソース・ドレイン電極12,21はゲート電極11と一部平面的に重なって(約5〜6μm)形成される。 The insulated gate transistor is a source-drain electrode 12 and 21 so as not to become offset structure is overlapped on a part plan view with the gate electrode 11 (about 5 to 6 .mu.m) form. この重なりは寄生容量として電気的に作用するので小さいほど良いが、露光機の合わせ精度とマスクの精度とガラス基板の膨張係数及び露光時のガラス基板温度で決定され、実用的な数値は精々2μm程度である。 This overlap better is smaller because they act electrically as a parasitic capacitance, is determined by the expansion coefficient of the accuracy and the glass substrate of the alignment accuracy of the mask aligner and the glass substrate temperature during exposure, practical values ​​are at most 2μm it is the degree. なお、画像表示部の周辺部で走査線11上の開口部63を含んで信号線12と同時に走査線側の電極端子6、または走査線11と走査線側の電極端子6とを接続する配線路8を形成することも一般的なパターン設計である。 Note that the wiring for connecting the image display portion of the signal line 12 simultaneously with the scanning line side electrode terminal 6 includes an opening 63 on the scanning line 11 at the periphery or the scanning lines 11, and the electrode terminal 6 on the scan line side it is also common pattern design forming a tract 8.

【0020】最後に、ガラス基板2の全面に透明性の絶縁層として、ゲート絶縁層30と同様にPCVD装置を用いて0.3〜0.7μm程度の膜厚のSiNx層を被着してパシベーション絶縁層37とし、図5の(g)に示したように画素電極22上に開口部38を形成して画素電極22の大部分を露出してアクティブ基板の製造工程が終了する。 [0020] Finally, the entire surface on the transparency of the insulating layer of the glass substrate 2, the SiNx layer having a thickness of about 0.3~0.7μm by adhering similarly using PCVD apparatus with the gate insulating layer 30 a passivation insulating layer 37, the manufacturing process of the active substrate is completed to expose the majority of the pixel electrode 22 to form an opening 38 on the pixel electrode 22 as shown in (g) of FIG. この時、走査線の電極端子6上と信号線の電極端子5(図1)上にも開口部を形成して大部分の電極端子も露出する。 At this time, also exposed on the electrode terminal 5 of the electrode terminal 6 on the signal lines of the scanning lines (Fig. 1) to form an opening large portion of the electrode terminal.

【0021】信号線12の配線抵抗が問題とならない場合にはALよりなる低抵抗配線層35は必ずしも必要ではなく、その場合にはCr,Ta,Mo等の耐熱金属材料を選択すればソース・ドレイン配線12,21を単層化することが可能である。 The signal line low resistance wiring layer 35 wiring resistance consisting AL if not a problem of the 12 is not always necessary, the source by selecting the Cr if, Ta, a refractory metal material such as Mo drain wirings 12 and 21 can be single-layered. なお、絶縁ゲート型トランジスタの耐熱性については先行例である特開平7−743 Incidentally, JP-A for the heat resistance of the insulated gate transistor is a prior art example 7-743
68号公報に詳細が記載されている。 Details are set forth in 68 JP.

【0022】画素電極22上のパシベーション絶縁層3 The passivation insulating layer 3 on the pixel electrode 22
7を除去する理由は、一つには液晶セルに印可される実効電圧の低下を防止するためと、もう一つはパシベーション絶縁層37の膜質が一般的に劣悪で、パシベーション絶縁層37内に電荷が蓄積されて表示画像の焼き付けを生じることを回避するためである。 The reason for removing the 7, and to prevent a decrease in the effective voltage applied to the liquid crystal cell to one and one film quality of passivation insulating layer 37 is generally poor, the passivation insulating layer 37 charge is to avoid causing a burn stored in the display image. これは絶縁ゲート型トランジスタの耐熱性が余り高くないため、パシベーション絶縁層37の製膜温度がゲート絶縁層30と比較して数10℃以上低く250℃以下の低温製膜にならざるを得ないからである。 This is because not so high heat resistance of the insulated gate transistor, inevitably cold casting film formation temperature below 250 ° C. lower number 10 ° C. or more as compared with the gate insulating layer 30 of the passivation insulating layer 37 it is from.

【0023】以上述べたアクティブ基板の製造工程は写真食刻(フォトリソグラフィ)工程が7回必要で、7枚マスク工程と称されるほぼ標準的な製造方法である。 The above mentioned production of the active substrate step photolithographic (photolithography) process requires a 7, a substantially standard fabrication method called seven mask process. 液晶パネルの低価格化を実現し、さらなる需要の増大に対応していくためにも製造工程数の削減は液晶パネルメーカにとっては重要な命題であり、このためにチャネルエッチ型のトランジスタを使用する合理化された通称5枚マスク工程が最近は定着してきた。 To achieve cost reduction of the liquid crystal panel, also reduce the number of manufacturing steps in order to respond to further increase in demand is an important proposition for the liquid crystal panel manufacturers use a a channel-etched transistor for this streamlined aka five mask process has been established recently.

【0024】図6は5枚マスクに対応したアクティブ基板の単位画素の平面図である。 [0024] FIG. 6 is a plan view of a unit pixel of an active substrate corresponding to the five mask. 本図のA−A'線上の断面の製造工程に伴う変化の様子を図7に示す。 The state of a change accompanying the A-A 'line of the cross section of manufacturing steps of the figure shown in FIG. 以下、その製造工程を、簡単に説明する。 Hereinafter, the manufacturing process will be briefly explained. なお、蓄積容量線16 Note that the storage capacitor line 16
とドレイン配線21とがゲート絶縁層を介して重なっている領域52(右下がり斜線部)が蓄積容量15を形成しているが、ここではその詳細な説明は省略する。 An area 52 where the drain wire 21 are overlapped via the gate insulating layer (right downward oblique line portion) but form a storage capacitor 15, detailed description thereof is omitted here.

【0025】先ず、従来例と同様に図7(a)に示したようにガラス基板2の一主面上に、SPT等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の耐熱金属層を被着し、微細加工技術により走査線も兼ねるゲート電極11と蓄積容量線16とを選択的に形成する。 [0025] First, on one principal surface of the glass substrate 2 as shown in the same way as in the conventional example FIG. 7 (a), the thickness of about 0.1~0.3μm using an SPT or other vacuum film depositing equipment of the refractory metal layer is deposited, selectively forming a gate electrode 11 which also serves as the scanning line by microfabrication technology and the storage capacitor line 16.

【0026】次に、(b)に示したようにガラス基板2 Next, the glass substrate 2 as shown in (b)
の全面にPCVD装置を用いてゲート絶縁層となるSi Si as a gate insulating layer using the entire surface of the PCVD apparatus
Nx層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層3 Nx layer 30, a first amorphous silicon layer 3 to be a channel of an insulated gate transistor hardly contains impurities
1、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層33と3種類の薄膜層を、例えば0.3、0.2、0.05μm程度の膜厚で順次被着する。 1, and the source and drain to become the second amorphous silicon layer 33 and the three thin-film layer of an insulated gate transistor includes impurities, for example, a thickness of about 0.3,0.2,0.05μm sequentially deposited.

【0027】そして、(c)に示したようにゲート電極11上に第1と第2の非晶質シリコン層よりなる半導体層を島状31'、33'に残してゲート絶縁層30を露出する。 [0027] Then, the exposed gate insulating layer 30, leaving a semiconductor layer made of the first and second amorphous silicon layer on the gate electrode 11 island 31 ', 33' to, as shown in (c) to.

【0028】引き続き、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi薄膜層34を、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を、膜厚0.1μ [0028] Subsequently, for example, Ti thin film layer 34 as the refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment as shown (d), the film thickness as a low resistance wiring layer 0. the AL thin layer 35 of about 3 [mu] m, thickness 0.1μ
m程度の中間導電層として例えばTi薄膜層36を順次被着し、微細加工技術により絶縁ゲート型トランジスタのドレイン配線21と信号線も兼ねるソース配線12とを選択的に形成する。 As intermediate conductive layer such as Ti thin film layer 36 are sequentially deposited on the order of m, to selectively form the source wiring 12 which also serves as the drain wire 21 and the signal line of an insulated gate transistor by microfabrication techniques. この選択的パターン形成は、ソース・ドレイン配線の形成に用いられる感光性樹脂パターンをマスクとしてTi薄膜層36、AL薄膜層35、T The selective patterning, Ti thin film layer 36 of photosensitive resin pattern used for forming the source and drain wirings as masks, AL thin layer 35, T
i薄膜層34、第2の非晶質シリコン層33'及び第1 i thin layer 34, the second amorphous silicon layer 33 'and the first
の非晶質シリコン層31'を順次食刻する。 Sequentially etching the amorphous silicon layer 31 'of. この際、図5(e)と異なり、第1の非晶質シリコン層31'は0.05〜0.1μm程度残して食刻することによりなされるので、チャネル・エッチと呼称される。 At this time, unlike in FIG. 5 (e), the first amorphous silicon layer 31 'since it is made by etching, leaving about 0.05 to 0.1 [mu] m, is called a channel etch.

【0029】ソース・ドレイン配線12,21が3層と複雑になる理由は、透明導電層であるITOと低抵抗配線層としてのAL薄膜層35とが直接、接しているとアルカリ系の現像液やレジスト剥離液で電食反応が生じてこれらの電極が消失するのを防止するために中間導電層としてのTi薄膜層36を介在させるためである。 The reason why the source-drain wires 12 and 21 becomes complicated and three layers, the transparent conductive layer ITO and AL thin layer 35 and directly as a low resistance wiring layer is in contact with and the developing solution alkaline or resist stripping solution in electrolytic corrosion reaction occurs because interposing the Ti thin film layer 36 as an intermediate conductive layer in order to prevent the loss of these electrodes.

【0030】さらに、上記感光性樹脂パターンを除去した後、図7(e)に示したようにガラス基板2の全面に透明性の絶縁層として、ゲート絶縁層と同様にPCVD Furthermore, after removing the photosensitive resin pattern as a transparent insulating layer on the entire surface of the glass substrate 2 as shown in FIG. 7 (e), as with the gate insulating layer PCVD
装置を用いて0.3μm程度の膜厚のSiNx層を被着してパシベーション絶縁層37とし、ドレイン電極21 The SiNx layer having a thickness of about 0.3μm using the apparatus as a passivation insulating layer 37 is deposited, the drain electrode 21
上に開口部62と走査線11の電極端子6が形成される位置上に開口部63を形成して走査線11の一部分を露出する。 On the position where the electrode terminals 6 of the opening 62 and the scanning line 11 is formed by forming an opening 63 to expose a portion of the scanning line 11 above. 図示はしないが信号線の電極端子5が形成される位置上にも開口部を形成して信号線12の一部分を露出する。 Shown is not to expose a portion of the signal line 12 also forms an opening on a position where the electrode terminals 5 of the signal lines are formed.

【0031】最後に、(f)に示したようにSPT等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層として例えばITO(Indium−Tin− [0031] Finally, (f) in the vacuum film device SPT or as a transparent conductive layer having a thickness of about 0.1~0.2μm example ITO (Indium-Tin- using as indicated
Oxide)を被着し、微細加工技術により開口部62 Oxide) is deposited, and openings 62 by microfabrication techniques
内のドレイン配線21を含んでパシベーション絶縁層3 It includes drain wiring 21 of the passivation insulating layer 3
7上に画素電極22を選択的に形成してアクティブ基板2として完成する。 7 selectively forming the pixel electrode 22 on the completed as the active substrate 2. 開口部63内の露出している走査線11の一部を電極端子6としても良く、図示したように開口部63を含んでパシベーション絶縁層37上にIT The part of the scan line 11 exposed in the opening 63 may be an electrode terminal 6, on passivation insulating layer 37 include openings 63 as illustrated
Oよりなる電極端子6'を選択的に形成しても良い。 The electrode terminals 6 'consisting of O may be selectively formed.

【0032】このように5枚マスク工程は、コンタクト形成工程と半導体層の島化工程が合理化されることで2 [0032] Thus five mask process, 2 by island shape steps contact formation process and the semiconductor layer is rationalized
回の写真食刻工程を削除することができている。 We have been able to delete the times of the photolithography process. また、 Also,
画素電極22がアクティブ基板2の最上層に位置するため、パシベーション絶縁層37に加えて透明性の樹脂薄膜を用いて例えば1.5μm以上に厚く形成しておけば、画素電極22が走査線11や信号線12と重なり合っても静電容量による干渉が小さく、画質の劣化が避けられるので画素電極22を大きく形成できて開口率が向上する等の利点も多い。 Since the pixel electrode 22 is positioned on the uppermost layer of the active substrate 2, if formed thicker addition of a transparent resin film for example 1.5μm or more as the the passivation insulating layer 37, pixel electrodes 22 scanning lines 11 and the signal line 12 and reduced interference by electrostatic capacity overlap, many advantages such as because deterioration of image quality is avoided aperture ratio can be increased form the pixel electrode 22 is improved.

【0033】 [0033]

【発明が解決しようとする課題】以上の説明で判る様に、5枚マスク工程においては、ドレイン配線と走査線へのコンタクト形成工程が同時になされるため、それらに対応した開口部62,63内の絶縁層の厚さと種類が異ならざるを得ない。 As can be seen in THE INVENTION Problems to be Solved] The above description, in the five mask process, since the contact formation process of the drain lines and the scanning lines are made simultaneously, the opening portions 62 and 63 corresponding to them the thickness and type of the insulating layer is inevitably different. 既に述べたようにパシベーション絶縁層37はゲート絶縁層30に比べると膜質が劣悪で弗酸系のエッチング液による食刻では食刻速度が夫々数1000Å/分、数100Å/分と1桁も異なり、ドレイン配線21上の開口部62の断面形状は上部に余りにも過食刻が生じて穴径が制御できないので、弗素系のガスを用いたドライエッチを採用せざるを得ない。 Passivation insulating layer 37 as already mentioned etching rate each number 1000 Å / min in the etching by the etchant of the film quality is poor hydrofluoric acid than the gate insulating layer 30, unlike the number 100 Å / min 1 digit since the cross-sectional shape of the opening 62 of the drain wire 21 can not be controlled hole diameter occurs too overeating time at the top, must be employed dry etching using a fluorine-based gas.

【0034】しかしながら、ドライエッチを採用してもドレイン配線21上の開口部62はパシベーション絶縁層37のみであるので、走査線11上の開口部63と比較して過食刻になるのは避けられず、中間導電層36' [0034] However, the openings 62 on the drain wire 21 be employed dry etching because only the passivation insulating layer 37, is inevitably becomes overeating time as compared to the opening 63 on the scanning line 11 not, the intermediate conductive layer 36 '
が食刻ガスによって膜減りする。 There is reduction in film thickness by the etching gas.

【0035】また、食刻終了後の感光性樹脂パターンの除去に当たり、まずは弗素化された表面のポリマー除去のために酸素プラズマ灰化で感光性樹脂パターンの表面を0.1〜0.3μm程削り、その後に有機剥離液、例えば東京応化製の剥離液106等を用いた薬液処理がなされるのが一般的であるが、中間導電層36'が膜減りして下地のアルミニウム層35'が露出した状態になっていると、酸素プラズマ灰化処理でアルミニウム35' Further, strikes the removal of the photosensitive resin pattern after etching completion, first the surface of the photosensitive resin pattern by oxygen plasma ashing for polymer removal of fluorinated surface as 0.1~0.3μm scraping, then organic stripping solution, for example, Tokyo although the Ohka Kogyo stripper 106 such chemical treatment using is made is generally, the intermediate conductive layer 36 'is then reduced film aluminum layer 35 of the underlying' If it is set to the exposed state, the aluminum by oxygen plasma ashing 35 '
の表面に絶縁体であるAL 23が形成されて、画素電極22との間で電圧と電流間に線型性の成立するオーミック接触が得られなくなる。 Surface and is AL 2 O 3 is an insulator formed of, it is not obtained ohmic contact establishment of linearity to voltage and current between the pixel electrode 22. そこで中間導電層36'が膜減りしてもいいように、当初から膜厚を例えば0.2 Therefore, as the intermediate conductive layer 36 'is good even if the film reduction, for example, a thickness from the beginning 0.2
μmと厚く設定することでこの問題から逃れようとしている。 Trying to escape from this problem by setting thick as μm.

【0036】しかしながら、これら薄膜の基板内の面内均一性が良好でないとこの取組みも必ずしも有効に作用するわけではなく、また食刻速度の面内均一性が良好でない場合にも全く同様である。 [0036] However, in-plane uniformity in the substrate of the thin film is not good if not not act necessarily effective even this effort, also is exactly the same even if the in-plane uniformity of the etching rate is not good . 開口部62,63内に露出する走査線11とドレイン配線23の表面は、いずれにせよ食刻ガスによる膜減りと酸素ガスプラズマによる酸化の問題から逃れることは困難である。 Surface of the scanning lines 11 and the drain wiring 23 exposed in the opening portions 62 and 63, it is difficult to escape from any oxidation problems with film thickness reduction and the oxygen gas plasma by etching gas case.

【0037】また、ソース配線とドレイン配線のパシベーションのためにパシベーション絶縁層が合理化された5枚マスクプロセスでも採用されているが、絶縁ゲート型トランジスタの耐熱性との関係でパシベーション絶縁層37の製膜温度がゲート絶縁層30と比較して数10 Further, although the passivation insulating layer for passivation of the source wiring and the drain wiring is adopted by five mask process is streamlined, manufacturing of the passivation insulating layer 37 in relation to the heat resistance of the insulated gate transistor number film temperature as compared with the gate insulating layer 30 10
℃以上低く、250℃以下の低温製膜でもなにがしかの影響を受けることは避けられず、特にON電流が10〜 ° C. or higher low, to receive anything in the land of expecting of impact at low temperature film formation of 250 ° C. or less inevitable, particularly ON current 10
30%程度低下することは避けられない。 It is inevitable that decreases by about 30%. 絶縁ゲート型トランジスタの電流駆動能力の低下は、大画面・高精細の液晶パネルを得るためには配線抵抗の増大とともに大きな障害となってくる。 Decrease in current drive capability of the insulated gate transistor, in order to obtain a liquid crystal panel of a large screen and high definition becomes a major obstacle with an increase in wiring resistance.

【0038】加えてチャネル・エッチ型の絶縁ゲート型トランジスタではチャネル領域の不純物を含まない第1 [0038] In addition no impurities in the channel region in the insulated gate transistor channel etch type in the first
の非晶質シリコン層はどうしても厚めに(チャネル・エッチ型では通常0.2μm)被着しておかないと、ガラス基板の面内均一性に大きく影響されてトランジスタ特性が不揃いになりがちである。 Is unless you have deposited, is greatly influenced by the surface uniformity of the glass substrate tends to irregular the transistor characteristics (typically 0.2μm in channel etch type) is amorphous silicon layer just thick in . このことはPCVDの稼働率とパーティクル発生状況と大きな相関があり、生産コストの観点からも非常に重要な事項である。 This is a big correlation and uptime and particle occurrence of PCVD, a very important matter in terms of production cost.

【0039】このため、コンタクト形成時の不具合を回避し、かつ絶縁ゲート型トランジスタの耐熱性の低さを補うパシベーション層の形成技術が望まれていた。 [0039] Therefore, to avoid a problem during contact formation, and formation technique of the passivation layer to compensate for the low heat resistance of the insulating gate type transistor has been desired.

【0040】また、液晶パネルの低価格化を実現し、需要の増大に対応していくためにも製造工程数の更なる削減が望まれていた。 Further, to achieve the cost reduction of liquid crystal panel, it increased to further reduce also the number of manufacturing processes in order to respond the demand has been desired.

【0041】 [0041]

【課題を解決するための手段】本発明においては、1主面上に少なくとも絶縁ゲート型トランジスタと、前記絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と、ソース配線も兼ねる信号線と、ドレイン配線に接続された画素電極とを有する単位画素が2次元のマトリクスに配列された絶縁基板と、前記絶縁基板と対向する透明性絶縁基板またはカラーフィルタとの間に液晶を充填してなる(勿論、必要に応じてブラックマトリクス等その他の構成部をも有している)液晶(を使用する)表示装置において、絶縁ゲート型トランジスタにチャネル保護層を付与するために先行技術である特開平4−302 In the present invention SUMMARY OF] includes at least an insulated gate transistor on a main surface, and a scanning line serves also as a gate electrode of said insulated gate transistor, a signal line also serves as a source wiring, a drain wiring unit pixel having a pixel electrode connected to the insulating substrate are arranged in a two-dimensional matrix, formed by filling a liquid crystal between the insulating substrate and the counter transparent insulating substrate or a color filter to (of course, in as required are) using a liquid crystal (also have other components black matrix, etc.) display device, which is prior art in order to impart a channel protective layer on the insulated gate transistor JP 4-302
438号公報に開示されている不純物を含む半導体層を陽極酸化により酸化シリコン層に変換する技術と、ソース配線とドレイン配線のみを有効にパシベーションするために先行技術である特開平2−216129号公報に開示されているアルミニウムよりなるソース配線とドレイン配線の表面に絶縁層を形成する陽極酸化技術に、更に画素電極とソース配線とドレイン配線との接続に工夫を凝らした技術とを融合させてプロセスの合理化と低温化を実現せんとするものである。 A technique for converting the semiconductor layer by anodic oxidation in a silicon oxide layer containing impurities disclosed in 438 JP, Hei 2-216129 discloses a prior art in order to effectively passivation only source wiring and the drain wiring the source wiring and the surface of the drain wiring made of aluminum disclosed in anodic oxidation technique of forming an insulating layer, by fusing and further ingenuity in connecting the pixel electrode and the source wiring and the drain wiring technology process it is to St. streamline the temperature reduction achieved.

【0042】また同じく、半導体層の島化工程とゲート絶縁層への開口部形成工程とを合理化したものである。 Further likewise, it is obtained by rationalizing an opening forming step to island shape step and the gate insulating layer of the semiconductor layer.

【0043】更に、同じく先行技術である特願平5−2 [0043] Japanese Patent Application No. 5-2 is more, like the prior art
68726号公報に開示されている画素電極の形成工程を合理化したものを採用している。 It is adopted that streamline formation process of the disclosed pixel electrode 68726 JP.

【0044】これらの構成により、1の発明においては、必要なパターン{スクリーン(マスク)}は、ゲート電極(GE)用、アモルファスシリコン(のパターニング)用(AS)、ソース電極とドレイン電極用(S [0044] By these configurations, in one aspect, required pattern {screen (mask)} is a gate electrode (GE), for an amorphous silicon (patterning of) (AS), a source electrode and a drain electrode ( S
D)及び(画素電極である)ITOパターンの4種で済む(デバイス作成が可能となる)。 D) and (a pixel electrode) requires only four ITO pattern (device creation is possible). また、半導体層の島化工程とゲート絶縁層への開口部形成工程とが合理化され(同一のフォトマスクを使用可能となり)、4枚のフォトマスクでデバイス作製が可能となる。 Further, an opening portion forming step of the island shape step and the gate insulating layer of the semiconductor layer is streamlined (enables using the same photomask), device fabrication can be performed with four photomasks. またソース配線(トランジスタからみればソース電極)とドレイン配線(同じく電極)間のチャネル上には不純物を含む酸化シリコン層が形成されてチャネルを保護するとともに、 Together with the source wiring and the drain wiring (a source electrode when viewed from the transistor) (also electrode) on a channel between protecting the channel silicon oxide layer is formed containing impurities,
ソース配線(信号線)の表面は陽極酸化可能な金属層の陽極酸化層が形成されて絶縁化され、ドレイン配線の表面も透明導電層で覆われた領域を除いて同じく陽極酸化可能な金属層の陽極酸化層が形成されて絶縁化され、パシベーション機能が付与される。 Source wiring surface (signal lines) are insulated anodized layer is formed of anodic oxidizable metal layer, also anodic oxidizable metal layer except for a region where the surface is also covered with a transparent conductive layer of the drain wire anodized layer is formed of being insulated, passivation function is imparted.

【0045】このため、パシベーション絶縁層をガラス基板全面に形成する必要がなく、コンタクト形成に係わる不具合もなくなる。 [0045] Therefore, there is no need to form on the glass substrate over the entire surface of the passivation insulating layer also eliminates malfunction related to contact formation. また、不純物を含む非質シリコン層が酸化されて絶縁層となるため、チャネル層も薄い成膜で済む。 Further, since the Hishitsu silicon layer containing an impurity is oxidized insulating layer, the channel layer also requires a thin film.

【0046】他の発明においては、必要なマスクパターンは、ゲート電極用を小変更したもの(GE')とAS [0046] In another aspect of the present invention, the mask pattern necessary, those small change for the gate electrode and the (GE ') AS
とSDとITOパターンの4種となる。 And the four kinds of SD and the ITO pattern. さらに信号線の構成が若干ではあるが簡素化され、2層で良いこととなる。 Further there is simplification in the configuration of the signal line slightly, so that it may be 2 layers.

【0047】他の発明においては、必要なマスクパターンは、GE、AS、ITO、SDの4種となる。 [0047] In another aspect of the present invention, the mask pattern required, GE, AS, ITO, a four SD.

【0048】他の発明においては、必要なマスクパターンは、CE、SD、AS、ITOの4種となる。 [0048] In another aspect of the present invention, the mask pattern required becomes CE, SD, AS, and four ITO.

【0049】他の発明においては、必要なマスクパターンはGE、AS、CW(コンタクトウィンドウ)、SD [0049] In another aspect of the present invention, the mask pattern required GE, AS, CW (contact window), SD
の4種となり、画素電極と走査線の形成工程が合理化され、4枚のフォトマスクでデバイス作製が可能となる。 Becomes four, the formation process of the scanning line and the pixel electrode is a streamlined, device fabrication can be performed with four photomasks.

【0050】他の発明においては、必要なマスクパターンはGE、AS、CW(コンタクトウィンドウ)、SD [0050] In another aspect of the present invention, the mask pattern required GE, AS, CW (contact window), SD
の4種となる。 The four.

【0051】他の発明においては、半導体層の島化工程とゲート絶縁層への開口部形成工程とが合理化され、さらに画素電極と走査線の形成工程が合理化されて写真食刻工程数の削減が推進される結果、3枚のフォトマスクでデバイス作製が可能となる。 [0051] In another aspect of the present invention, the opening forming step to island shape step and the gate insulating layer of the semiconductor layer is streamlined, further streamlined process of forming the pixel electrode and the scanning line is reduced in photolithography process number There propelled outcome, device fabrication can be performed with three photomasks.

【0052】また他の発明では、先の幾つかの発明における陽極酸化可能な金属層をゲート電極とし、絶縁層をこの金属の陽極酸化膜で形成することにより、半導体層の島化工程とゲート絶縁層への開口部形成工程とが同時に行えて製造工程の削減がなされると共に、露出した走査線上にも再び新たな絶縁層が形成され液晶画像表示装置として機能させることが可能となる。 [0052] In yet another aspect of the present invention, the anodic oxidizable metal layer in the previous several invention as a gate electrode, by forming the insulating layer in the anodic oxide film of the metal, the semiconductor layer island shape step and the gate with an opening forming step of the insulating layer is made to reduce the manufacturing steps can simultaneously also can function again as a new insulating layer is formed liquid crystal image display device to the exposed scan line.

【0053】また他の発明では、先の幾つかの発明において、絶縁層の形成を有機絶縁層物の電着により形成することにより、走査線の材質と制約が緩和される。 [0053] In another aspect of the present invention, in the previous several invention, by forming by electrodeposition of the organic insulating layer was formed in the insulating layer, the material and constraints of the scanning line is alleviated. またこれにより、処理工程の制約も緩和される。 Further Thus, limitations of the processing steps are also alleviated.

【0054】 [0054]

【発明の実施の形態】以下、本発明を、その実施の形態に基づいて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described based on the embodiments.

【0055】(第1の実施の形態)図8に本実施の形態の表示装置用の基板(TFTの配列されたアクティブ基板)の(画素部の)平面を示し、図9に図8のA−A' [0055] (First Embodiment) indicates (the pixel portion) plane of the substrate for a display device of this embodiment (ordered active substrate of TFT) in FIG. 8, A 8 to 9 -A '
線上とB−B'線上の製造工程の進展に伴う断面の変化を示す。 It shows the change in the cross section due to the development of line and B-B 'line of the manufacturing process. なお、従来と同一の部位については、同一の符号を付してその詳細な説明は省略する。 Note that the conventional same site, and the detailed description is omitted denoted by the same reference numerals.

【0056】本実施の形態では、先ず図9(a)に示したようにガラス基板2の1主面上に、SPT(スパッタ)等の真空製膜装置を用いて膜厚0.1〜0.3μm [0056] In this embodiment, first, on one main surface of the glass substrate 2 as shown in FIG. 9 (a), the film thickness by using a vacuum film device such as SPT (sputtering) from 0.1 to 0 .3μm
程度の第1の金属層を被着して微細加工技術により走査線も兼ねるゲート電極11(と共通容量線16と)を選択的に形成する。 A first metal layer of the degree to selectively form gate electrode 11 doubling as a scanning line by microfabrication techniques by adhering (and the common capacitance line 16). 低抵抗性を考慮するとALの採用が望ましいがAL単体では耐熱性が乏しいことを考慮すると、走査線の構成としてはCr、Ta、Mo、AL(Z When it Considering the low resistance AL adoption is desirable in the AL alone considering the poor heat resistance, as the configuration of the scanning line Cr, Ta, Mo, AL (Z
r、Ta)合金等の単層構成が簡便である。 r, it is a single-layer structure of Ta) alloy, or the like is simple. なおAL The AL
(Zr、Ta)はZr、Ta等が添加されたAL合金を意味している。 (Zr, Ta) have means AL alloy Zr, Ta or the like is added.

【0057】次に、図9(b)に示したようにガラス基板2の全面にPCVD装置を用いてゲート絶縁層となる第1のSiNx層(シリコン窒化層)30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層31、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレイン(ソース領域とドレイン領域)となる第2の非晶質シリコン層33と3種類の薄膜層を、例えば各々0.3−0.1−0.0 Next, the first SiNx layer (silicon nitride layer) serving as the gate insulating layer using a PCVD apparatus on the entire surface of the glass substrate 2 as shown in FIG. 9 (b) 30, insulating hardly contains impurities first amorphous silicon layer 31, and source and drain (source region and drain region) and a second amorphous silicon layer 33 and the three types of insulated gate transistor includes impurity to be a channel of the gate transistor of the thin film layer, for example, each 0.3-0.1-0.0
5μm程度の膜厚で順次被着する。 Sequentially deposited to a thickness of about 5 [mu] m. (なお、このように第1の非晶質シリコン層31を従来と比べて薄く被着できることも本発明の特長の一つである。) 続いて、 (Note that it is also one of the features of the present invention in this manner the first amorphous silicon layer 31 can be deposited thinner than the conventional.) Then,
(c)(なお、自明な場合には、図番を略する)に示したように少なくともトランジスタ形成領域であるゲート電極上とのそ近傍102(と蓄積容量15を形成する蓄積容量線16上その近傍107)を除いて第2と第1の非晶質シリコン層33,31及びゲート絶縁層30を選択的に除去してガラス基板2を露出する。 (C) (Note that in the trivial case, the abbreviated to drawing number) the storage capacitor line 16 on which forming its neighborhood 102 (the storage capacitor 15 between the gate electrode is at least a transistor forming region as shown in near 107) selectively removing to the second and first amorphous silicon layer 33, 31 and the gate insulating layer 30 except for exposing the glass substrate 2. この工程においては複数種の薄膜を食刻するのでガスを用いた乾式食刻(ドライエッチ若しくはドライエッチング)の採用が合理的である。 Adoption of dry etching using a gas (dry etching or dry etching) is reasonable because etching a plurality of kinds of thin films in this process. 走査線11と信号線12との交点近傍1 Near an intersection 1 with the scanning lines 11 and signal lines 12
01については必ずしも第2と第1の非晶質シリコン層33,31とゲート絶縁層30とを残す必要はないが、 Need not to leave always the second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 is about 01,
一般的には残した方が走査線11と信号線12との間の絶縁耐圧が高くなり歩留が向上する。 Generally those who leave the insulates improved breakdown voltage becomes yield is high between the scanning lines 11 and signal lines 12. (蓄積容量線16 (Storage capacitor line 16
と信号線12との交点近傍についても同様である。 The same applies to the vicinity of the intersection of the signal lines 12 and. )本発明の実施の形態においては、個々のトランジスタの半導体部を形成するための半導体層の島化(孤立化)工程が半導体層とゲート絶縁層との同時食刻によって実施されるが、半導体層はゲート電極よりも小さくないと裏面からの照射光で絶縁ゲート型トランジスタが光リークして動作に支障が生じる。 ) In the embodiment of the present invention, the island shape (isolation) process of a semiconductor layer for forming the semiconductor portion of the individual transistors is performed by the simultaneous etching of the semiconductor layer and the gate insulating layer, a semiconductor layer insulated gate transistor with the irradiation light from the back when not less than the gate electrode trouble occurs in the operation to light leakage. また走査線上に半導体層が存在すると寄生トランジスタや浮遊容量の変動を生じる恐れが高い。 The possibility that the semiconductor layer on a scanning line is present resulting in variation of the parasitic transistor and the stray capacitance is high. そこで半導体層をゲート電極よりも小さく形成し、また走査線上の半導体層を除去する結果、ゲート電極の一部分105と走査線の大半106は露出してしまう(後述するように前段走査線との間で蓄積容量を構成する場合の蓄積容量形成領域は除く)。 Therefore the semiconductor layer is formed smaller than the gate electrode, also a result of removing the semiconductor layer of the scan line, between the front scan lines as the majority 106 of the scan line and a portion 105 of the gate electrode would be exposed (to be described later in the storage capacitor forming area for configuring the storage capacitor are excluded). ところが走査線11は液晶パネル状態において対向電極14との間で常時直流バイアスが印加されるので、走査線11が露出した状態では液晶デバイスとして使えない。 However the scanning line 11 is always a DC bias between the counter electrode 14 in the liquid crystal panel state is applied, it can not be used as a liquid crystal device in a state where the scanning line 11 is exposed.

【0058】そこで少なくとも画像表示部(液晶パネル)内の露出した走査線106とゲート電極105上には適当な手段により絶縁層71を形成する必要がある。 [0058] Therefore the at least on the image display unit (liquid crystal panel) exposed scan line 106 and the gate electrode 105 is necessary to form an insulating layer 71 by any suitable means.
その膜厚は0.1〜0.5μm有れば十分である。 The film thickness is sufficient if there 0.1~0.5μm. 好ましくは走査線の電極端子6形成領域の近傍まで絶縁層7 Preferably the insulation up to the vicinity of the electrode terminals 6 formed region of the scan line layer 7
1を形成するとよい。 It may form one.

【0059】絶縁層71の形成方法の一つとして、走査線11に陽極酸化可能な材料を用い、露出した走査線1 [0059] As one method for forming the insulating layer 71, using an anodic oxidizable material to the scanning lines 11, the exposed scan line 1
1上に陽極酸化によって絶縁層を形成する方法を取上げる。 By anodic oxidation on 1 pick a method of forming an insulating layer. 陽極酸化可能な金属層として単体ではTaやALが挙げられ、あるいはTa,W,Mo,Cr等の高融点金属とSiとの合金であるシリサイドでも良い。 In simple as anodic oxidizable metal layer include Ta or AL, or Ta, W, Mo, or silicide which is an alloy of a refractory metal and Si such as Cr. 低抵抗性を考慮するとALが圧倒的に好ましいがAL単体では耐熱性が乏しいことを考慮すると、走査線の低抵抗化のために走査線の構成としては先述したようにAL(Zr、 When AL Considering the low resistance but overwhelmingly preferred AL alone considering the poor heat resistance, the AL (Zr as previously described as a configuration of the scanning lines in order to reduce the resistance of the scan lines,
Ta)合金等の単層構成あるいはAL/Ta、Ta/A Single-layer or AL / Ta of Ta) alloy, Ta / A
L/Ta、AL/AL(Zr、Ta)等の積層構成が選択可能である。 L / Ta, AL / AL (Zr, Ta) laminated structure of the like can be selected. 例えば、走査線材にAL/AL(Ta) For example, the scanning wire AL / AL (Ta)
を用いて露出した走査線11を陽極酸化すると図2 The scanning lines 11 exposed to anodic oxidation using the 2
(c')に示したように露出した走査線11の表面に絶縁層であるアルミナ(AL 23 )層71を選択的に形成することができる。 Alumina (AL 2 O 3) layer 71 is an insulating layer on the exposed surface of the scanning lines 11 as shown in (c ') can be selectively formed.

【0060】この陽極酸化工程で第2の非晶質シリコン層33'が酸化されることはなく、逆にゲート電極11 [0060] rather than the second amorphous silicon layer 33 'is oxidized by the anodic oxidation process, the gate in the opposite electrode 11
上のゲート絶縁層30'と第1の非晶質シリコン層3 The gate insulating layer 30 of the upper 'and the first amorphous silicon layer 3
1'及び第2の非晶質シリコン層33'を貫通するようなピンホールが発生していても陽極酸化で埋められるのでゲート電極(走査線)11と信号線12との間の層間短絡が減少し、歩留が向上する副次的な効果も生じてくる。 1 'and the second amorphous silicon layer 33' interlayer short circuit between the gate electrode (scanning line) 11 and the signal line 12 because pin holes are filled with anodized also be generated so as to penetrate the can reduced, arises also a secondary effect of improving the yield.

【0061】ただし、露出した走査線106とゲート電極105の陽極酸化の実施に当たり感光性樹脂パターンをマスクとした選択的陽極酸化工程は製造工程数の増大をもたらすので、本発明者が先に出願した基板内選択的化学処理装置(アクティブ基板の検査と修復、PCT/ [0061] However, since the selective anodizing step of the photosensitive resin pattern as a mask in the practice of the anodic oxidation of the exposed scan line 106 and the gate electrode 105 results in an increase in the number of manufacturing steps, filed the present inventors have previously was the selective chemical treatment apparatus substrate (inspection and repair of the active substrate, PCT /
JP/00/07250)の採用が好ましい。 JP / 00/07250) adoption is preferred. 上記化学処理装置は、例えば図10に示したように、水平なステージ90上にガラス基板2を保持し、その一端に樹脂製のオーリング91を埋めこんだ絶縁性の枠状容器92をガラス基板2に押し付け、枠状容器92内に化成液93 The chemical treatment apparatus, for example, as shown in FIG. 10, the glass a horizontal stage 90 and the glass substrate 2 held on the frame-shaped container 92 of insulating yelling fill the resin O-ring 91 at one end pressed against the substrate 2, the chemical conversion solution 93 in a frame-like container 92
を注入し、昇降可能な支持棒97に固定された電極板9 It was injected and the electrode is fixed to the liftable support rod 97 plate 9
4とガラス基板2との間に直流電源95より電流計96 4 and ammeter 96 from the DC power supply 95 between the glass substrate 2
を介して直流電圧を印可することで陽極酸化を行う装置である。 A device for performing anodic oxidation by applying a DC voltage via.

【0062】図20では4面付けされたデバイスの走査線11を陽極酸化するために、走査線11を並列にまとめて接続した端子97が形成されており、電極板94に直流電源95より−(マイナス)電位を、また端子97 [0062] The scanning line 11 in FIG. 20, the four sides with devices for anodizing, the scanning line 11 terminal 97 connected together in parallel are formed, from the DC power supply 95 to the electrode plate 94 - (minus) potential, also the terminal 97
に+(プラス)電位を与えている。 To + (plus) has given potential. このように枠状容器92とオーリング91の大きさを適宜設定することと、 And thus setting the size of the frame-like container 92 and the O-ring 91 as appropriate,
陽極酸化したい複数の電極線(走査線または信号線)をまとめた端子97または電極線を電気的にまとめる機構を枠状容器92より外周側に設置することでガラス基板2内を選択的に陽極酸化することが可能である。 A plurality of electrode lines to be anodized selectively anode of the glass substrate 2 by placing the electrically summarized mechanism terminal 97 or electrode lines summarizing (scanning lines or signal lines) on the outer peripheral side of the frame-shaped container 92 it is possible to oxidize.

【0063】絶縁層71の形成方法の一つとして更に、 [0063] As still another method of forming the insulating layer 71,
走査線11上に電着によって有機絶縁層を形成する方法を取上げる。 Pick a method of forming an organic insulating layer by electrodeposition on the scan line 11. デバイスとして必要な絶縁特性を確保できる有機絶縁薄膜として電着形成が可能な材料の中から、 The necessary insulating properties among the possible materials electrodeposition forming an organic insulating film can be secured as a device,
文献である電学論C−112巻12号、平成4年にも記載されているように、ポリアミック酸塩を0.01%程度含む溶液を電着液とし、走査線11に+(プラス)電位を与えて電着を行えば、図2(c')に示したように露出した走査線11の表面にポリイミド層71を選択的に形成することができる。 A document electrokinetic theory C-112, Vol 12 No., as described in 1992, the polyamic acid salt as a solution electrodeposition solution containing about 0.01%, to the scanning lines 11 + (plus) by performing given electrodeposition the potential, it is possible to selectively form a polyimide layer 71 on the exposed surface of the scanning lines 11 as shown in FIG. 2 (c '). 電着電圧は数V程度でポリイミド層51の厚みを0.5μm以上とするのは容易である。 Electrodeposition voltage is easy to the thickness of the polyimide layer 51 and over 0.5μm about several V.

【0064】なお、ポリイミド層71の形成後に好ましくは200〜300℃、数分〜数10分の熱処理を施してポリイミド層71の絶縁特性と耐薬品性(例えば後続する工程で感光性樹脂パターンの除去工程があり、有機絶縁薄膜はレジスト剥離液等の薬品に対する耐性が必要とされる)とを高めると良いが、必要とされる絶縁特性は絶縁ゲート型トランジスタの耐熱性と液晶材料の組成によって支配されるので、加熱条件は最適値を実験的に決めれば良い。 [0064] Incidentally, preferably 200 to 300 [° C. after the formation of the polyimide layer 71, the insulating properties of the polyimide layer 71 by heat treatment of several minutes to several 10 minutes and chemical resistance (e.g., the photosensitive resin pattern in a subsequent step There is removal process, the organic insulating films may increase the resistance are required against chemicals such as a resist stripping solution), but the insulating properties required depending on the composition of the heat resistance and the liquid crystal material of the insulating gate type transistor as governed, heating conditions can be determined an optimum value experimentally. ただし、露出した走査線106とゲート電極105上に有機絶縁層71を形成するに当たり感光性樹脂パターンをマスクとした選択的陽極酸化工程は製造工程数の増大をもたらすので、先述したように基板内選択的化学処理装置の採用を奨める。 However, selective anodizing step of the photosensitive resin pattern as a mask in forming the organic insulating layer 71 on scan line 106 and the gate electrode 105 exposed because it provides an increase in the number of manufacturing steps, the substrate as previously described recommending adoption of selective chemical treatment apparatus.

【0065】露出した走査線上に電着または陽極酸化によって絶縁層を形成するに当たり留意すべき事項は、全ての走査線は陽極酸化のためには電気的に並列または直列に形成されている必要があるが、後に続く製造工程の何処かでこの直並列を解除しないとアクティブ基板2の電気検査のみならず、液晶表示装置としての実動作に支障がある。 [0065] Matters to be noted in forming the insulating layer by electrodeposition or anodization exposed scanline, requires all the scanning lines are formed in electrically parallel or in series in order of anodization there is not only the electrical inspection of the active substrate 2 without releasing the serial-parallel somewhere manufacturing process followed, there is a trouble in the actual operation of the liquid crystal display device. そのため、解除がなされるが、その手段としては、ガラス基板2の切断もしくは割断、あるいはレーザ光のような高エネルギー線を照射して直並列に形成された配線路を蒸散させる方法が挙げられる。 Therefore, although release is made, as its unit, and a method of evaporating off or cleaving of the glass substrate 2, or the wiring lines formed in the series-parallel by irradiating a high energy beam such as a laser beam.

【0066】露出した走査線106とゲート電極105 [0066] exposed scan line 106 and the gate electrode 105
上に絶縁層71を形成した後、図9の(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の陽極酸化可能な耐熱金属層として例えば,Ta、T After forming the insulating layer 71 above, for example, as an anode oxidizable refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (d) of FIG. 9, Ta, T
i等の耐熱金属薄膜層34を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35をさらに膜厚0.1μm程度の陽極酸化可能な中間導電層としてTa The refractory metal film layer 34 of i such, and Ta an AL film layer 35 having a thickness of about 0.3μm Yet anodizable intermediate conductive layer having a thickness of about 0.1μm as the low-resistance wiring layer
等の耐熱金属薄膜層36を順次被着する。 Sequentially depositing a refractory metal film layer 36 and the like. そしてこれら3層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのドレイン配線21とソース配線も兼ねる信号線12とを選択的に形成する。 And selectively forming a signal line 12 which also serves as the drain wire 21 and the source wiring are sequentially etched to insulated gate transistor using a metal layer of three layers photosensitive resin pattern by fine processing techniques. ソース・ドレイン配線12、21に要求される抵抗値によっては複雑な3層ではなく、例えば膜厚0.3μm程度のTa薄膜の単層を採用することも可能であり、この方がコスト的には有利である。 Depending resistance value required for the source and drain lines 12 and 21 rather than a complex three-layer, for example, adopting a single-layer of Ta film having a film thickness of about 0.3μm is also possible, this it is the cost is it is advantageous.

【0067】ソース・ドレイン配線12、21の選択的パターン形成に当たり、従来のように不純物を含む第2 [0067] Per the selective patterning of the source and drain wirings 12 and 21, the second containing the impurity as in the prior art
の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の食刻は不要である。 'First amorphous silicon layer 31 not containing impurities' etching of the amorphous silicon layer 33 is not required. なお、ソース・ドレイン配線12、21の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6も同時に形成する。 The electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed in the region of the same time outside an image display with the formation of the source and drain wires 12, 21 are also formed at the same time. あるいは、この工程では走査線の電極端子6を形成せず、後続の画素電極22の形成工程で透明導電性の電極端子6'を形成することも可能である。 Alternatively, without forming the electrode terminals 6 of the scanning lines in this step, it is also possible to form the transparent conductive electrode terminal 6 'with subsequent formation of the pixel electrode 22 process. なお好ましくは、走査線11の露出を最低限度に止めるため、電極端子6は走査線11上に形成された絶縁層71を含んで形成するべきである。 Incidentally Preferably, to stop the exposure of the scanning lines 11 to minimum, the electrode terminal 6 should be formed to include an insulating layer 71 formed on the scanning line 11.

【0068】さらに、(e)に示したようにガラス基板2の全面にSPT等の真空製膜装置を用いて膜厚0.1 [0068] Further, the film thickness by using a vacuum film device SPT or on the entire surface of the glass substrate 2 as shown in (e) 0.1
〜0.2μm程度の透明導電層として例えばITO(I As for example, ITO transparent conductive layer of about ~0.2μm (I
ndium−Tin−Oxide)を被着し、微細加工技術によりドレイン配線21の一部を含んでガラス基板2上に画素電極22を選択的に形成する。 ndium-Tin-Oxide) is deposited and selectively forming a pixel electrode 22 on the glass substrate 2 contains a portion of the drain wire 21 by microfabrication techniques. そして画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12、21を陽極酸化して酸化層を形成するとともにソース・ドレイン配線12、21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である2酸化シリコン層(SiO 2 The source-drain line 12 with the source and drain wirings 12 and 21 is anodized to form an oxide layer while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask, silicon dioxide a part of the second amorphous silicon layer 33 'and the first amorphous silicon layer 31 not containing impurities' which is an insulating layer by anodizing containing impurities that are exposed between 21 layer (SiO 2)
66、67を形成する。 To form a 66 and 67.

【0069】ソース・ドレイン配線12、21の上面にはTa、同じく側面にはTa、AL、Tiの積層が露出しており、陽極酸化によってTaは絶縁層である5酸化タンタル(Ta 25 )68に、同じくALは絶縁層であるアルミナ(AL 23 )69に、同じくTiは高抵抗の半導体である酸化チタン(TiO 2 )70に変質する。 [0069] The source and drain lines on the top surface of 12 and 21 Ta, also on the side surface Ta, AL, and exposed stack of Ti, 5 tantalum oxide Ta is an insulating layer by anodic oxidation (Ta 2 O 5 to) 68, also AL on alumina (AL 2 O 3) 69 is an insulating layer, also Ti is altered titanium oxide is a high resistance semiconductor (in TiO 2) 70. 酸化チタン(TiO 2 )70は厳密に言うと絶縁層ではないが膜厚が極めて薄いのでパシベーション上はまず問題とならない。 Since not a titanium oxide (TiO 2) 70 is strictly speaking insulating layer is extremely small thickness not a passivation on the first problem. 耐熱金属薄膜層34もTaを選択しておくことが望ましいものの、TaはTiと異なり下地の表面酸化層を吸収してオーミック接触を容易にする機能に欠けることに注意する必要がある。 Although it is desirable to heat the metal thin film layer 34 should select the Ta, Ta should be noted that the lack of ability to facilitate ohmic contact by absorbing surface oxide layer of the base different from Ti.

【0070】不純物を含む第2の非晶質シリコン層3 [0070] The second amorphous silicon layer 3 containing impurities
3'は厚み方向に全て完全に絶縁層化しないと絶縁ゲート型トランジスタのリーク電流の増大をもたらす。 3 'results in an increase in leakage current of the insulated gate transistor is not all in the thickness direction completely insulated layer of. そこで光を照射しながら陽極酸化を実施することが陽極酸化工程の重要なポイントとなる。 So to carry out the anodic oxidation is an important point of the anodic oxidation process while irradiating with light. なぜならば不純物を含む第2の非晶質シリコン層33'は化成液に接している表面から酸化シリコン層66に変質していくが、陽極酸化が進行すると不純物を含む第2の非晶質シリコン層3 Since the second amorphous silicon layer 33 containing impurities' are gradually altered to the silicon oxide layer 66 from the surface in contact with the chemical conversion solution, but the second amorphous silicon containing an impurity when anodization progresses layer 3
3'の膜厚が減少して不純物を含む第2の非晶質シリコン層33'とドレイン配線21を陽極酸化するに十分な電流を流すことができなくなるからである。 3 because the drain wiring 21 becomes impossible to flow a sufficient current to the anodic oxide 'film thickness of the second amorphous silicon layer 33 containing impurities reduced'.

【0071】光を照射しながら陽極酸化を実施すると、 [0071] When carrying out the anodic oxidation while irradiating with light,
不純物を含む第2の非晶質シリコン層33'に接している不純物を含まない第1の非晶質シリコン層31'が光電効果により殆ど電流が流れない高抵抗状態から必要な電流を流せるだけの低抵抗状態に変化させることができる。 Enough to carry the required current from the high resistance state in which no current flows almost the 'first amorphous silicon layer 31 not containing impurities in contact with' the photoelectric effect the second amorphous silicon layer 33 containing impurities it can be changed in the low resistance state. 具体的には1万ルックス程度の十分強力な光を照射して絶縁ゲート型トランジスタのリーク電流がμAを越えれば、ソース・ドレイン配線12,21間のチャネル部とドレイン配線21の面積から計算して10mA/c In Specifically exceeds the leakage current of 10,000 lux about enough by irradiating strong light insulated gate transistor .mu.A, calculated from the area of ​​the channel portion and the drain wire 21 between the source and drain wires 12, 21 Te 10mA / c
2 (ミリアンペア/平方センチ)程度の良好な膜質を得るための電流密度が得られる。 current density for obtaining a good film quality on the order of m 2 (milliampere / square centimeter) is obtained.

【0072】また不純物を含む第2の非晶質シリコン層33'を陽極酸化して絶縁層である酸化シリコン層(S [0072] The silicon oxide layer as an insulating layer a second amorphous silicon layer 33 'by anodizing containing impurities (S
iO 2 )66に変質させるに足る化成電圧100V超より10V程度、化成電圧を高く設定することで形成された不純物を含む酸化シリコン層(SiO 2 )66に接する不純物を含まない第1の非晶質シリコン層31'の一部(100Å程度)まで不純物を含まない酸化シリコン層(SiO 2 )67に変質させることで、ソース・ドレイン配線12、21間の電気的な分離は完全なものとすることができる。 iO 2) 66 10V approximately from formation voltage 100V than that sufficient to alteration, the formation voltage set high silicon oxide layer containing impurities formed by (first amorphous free of impurities which is in contact with the SiO 2) 66 some of the quality silicon layer 31 '(about 100 Å) silicon oxide layer containing no impurities to be to transformed into (SiO 2) 67, electrical isolation between the source and drain wirings 12 and 21 and perfect be able to.

【0073】陽極酸化で形成される5酸化タンタル(T [0073] 5 tantalum oxide formed by anodic oxidation (T
25 )68、アルミナ(AL 23 )69、酸化チタン(TiO 2 )70の各酸化層の膜厚は配線のパシベーションとしては0.1〜0.2μm程度で十分であり、エチレングリコール等の化成液を用いて印加電圧は同じく100V超で実現する。 a 2 O 5) 68, alumina (AL 2 O 3) 69, the thickness of each oxide layer of titanium oxide (TiO 2) 70 as a passivation of the wiring is sufficient in order 0.1 to 0.2 [mu] m, ethylene the applied voltage also realized at 100V than by using chemical liquid such as glycol. ソース・ドレイン配線1 Source-drain wires 1
2、21の陽極酸化に当たって留意すべき事項は、全ての信号線12は電気的に並列または直列に形成されている必要があり、後に続く製造工程の何処かでこの直並列を解除しないとアクティブ基板2の電気検査のみならず、液晶表示装置としての実動作に支障があることは言うまでもないだろう。 2, 21 matters should be noted when anodization, all of the signal line 12 must be formed in electrically parallel or in series, somewhere of the manufacturing process subsequent Without releasing the serial-parallel active not the electrical testing only the substrate 2, that there is a trouble in the actual operation of the liquid crystal display device is needless to say. あるいは図10に示したように基板内選択的電気化学装置のように電極端子をまとめるような機構、例えば複数の電極端子に異方性導電性ゴム4 Alternatively mechanism as summarized electrode terminals as substrate selective electrochemical device as shown in FIG. 10, for example, an anisotropic conductive rubber 4 to the plurality of electrode terminals
1を介して金属電極42を押し付けるような機構が必要である。 1 it is necessary mechanism, such as pressing the metal electrode 42 through the.

【0074】画素電極22を感光性樹脂パターン65で覆っておくのは、画素電極22を陽極酸化する必要がないだけでなく、絶縁ゲート型トランジスタを経由してドレイン電極21に流れる化成電流を必要以上に大きく確保しなくて済むためである。 [0074] keep covering the pixel electrode 22 in the photosensitive resin pattern 65 is not only not necessary to anodize the pixel electrode 22, requires formation current flowing through the drain electrode 21 through the insulated gate transistor This is because it is not necessary to ensure a large above. なお、陽極酸化時に走査線11の電極端子6上は電気的にフローティング(中立) Incidentally, on the electrode terminals 6 of the scanning lines 11 during anodization electrically floating (neutral)
しているので陽極酸化層が形成されることはない。 Never anodized layer is formed since the are and. ガラス基板2内の選択的陽極酸化を実施すれば、図8に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. ガラス基板2全体を化成液中に浸漬するような従来の陽極酸化方法であれば適当なマスク材の併用が無い限りソース・ドレイン配線12、 Glass substrate 2 as a whole source-drain unless combination is not suitable mask material if conventional anodization methods, such as immersion in chemical liquid line 12,
21を選択的に陽極酸化することはできず、別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は信号線12の一部を含んで形成されることになる。 21 selectively can not be anodized, the electrode terminal 5 'made of a transparent conductive layer will be formed including a part of the signal line 12 outside an image display region, as shown separately . この構成は図9の(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in (f) of FIG. 9. 最後に、 Finally,
前記感光性樹脂パターン65を除去して(f)に示したようにアクティブ基板2として完成する。 The completed as an active substrate 2, as shown in the photosensitive resin pattern 65 is removed (f). このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせ、更に必要な工程を経て液晶パネルが完成する。 Thus bonded to the active substrate 2 and the color filter obtained, the liquid crystal panel is completed through further necessary steps.

【0075】蓄積容量15の構成に関しては、蓄積容量線16と画素電極22とがゲート絶縁層30と不純物を含まない非晶質シリコン層31と不純物を含む非晶質シリコン層33とを介して構成している例を図8に示しており、蓄積容量線16上とその近傍107にはゲート絶縁層30と不純物を含まない非晶質シリコン層31と不純物を含む非晶質シリコン層33(信号線12に近いほど酸化されて酸化シリコン層66になっている)とが必要な場所のみに選択的に形成されている。 [0075] With respect to the configuration of the storage capacitor 15, via the amorphous silicon layer 33 containing amorphous silicon layer 31 and the impurity that the storage capacitor line 16 and the pixel electrode 22 does not include a gate insulating layer 30 and the impurity examples constituting is shown in FIG. 8, the storage capacitor line amorphous silicon layer 33 16 above and in the vicinity 107 containing amorphous silicon layer 31 and the impurity that does not include a gate insulating layer 30 and the impurity ( more is oxidized has the silicon oxide layer 66) and is selectively formed only where needed near the signal line 12. なおソース・ It should be noted that the source
ドレイン配線12,21の形成時に蓄積容量線16上にソース・ ドレイン配線材で蓄積電極55を形成しておくと蓄積容量15の特性が安定することを念のため記しておく。 Characteristics of the drain wire when on the storage capacitor line 16 during the formation of the 12 and 21 previously formed the storage electrode 55 by the source-drain wiring member storage capacitor 15 is kept noted a precaution to stabilize. 蓄積容量15の構成はこれに限られるものではなく、画素電極22と前段の走査線11との間にゲート絶縁層30を含む絶縁層を介して構成しても良い。 Configuration of the storage capacitor 15 is not limited thereto, it may be configured via an insulating layer including a gate insulating layer 30 between the pixel electrode 22 and the previous scan line 11. また、 Also,
その他の構成も可能であるが詳細な説明は省略する。 Other configurations are possible, but a detailed description thereof will be omitted.

【0076】(第2の実施の形態)本実施の形態では、 [0076] (Second Embodiment) In this embodiment,
画素電極とドレイン配線との接続に新たに接続層を導入して、ソース・ドレイン配線を2層構造とすることに特徴がある。 By introducing a new connection layer for connecting the pixel electrode and the drain wiring, it is characterized in that the source-drain wiring to a two-layer structure. 本実施の形態の液晶表示装置の画素部の平面を図11に、その要部の工程の進展に伴う断面の変化の様子を図12に示す。 The plane of the pixel portion of the liquid crystal display device of this embodiment in FIG. 11, showing changes in the cross section due to the development of the main part of the process in FIG. 12. 本実施の形態のアクティブ基板の製造方法では、先ず図12の(a)に示したようにガラス基板2の一主面上に、SPT(スパッタ)等の真空製膜装置を用いて膜厚0.1〜0.3μm程度の陽極酸化可能な金属層として先述したようにTa、AL/Ta等を被着して微細加工技術により走査線も兼ねるゲート電極11と接続層80とを選択的に形成する。 The method for manufacturing an active substrate of the present embodiment, first on one principal surface of the glass substrate 2 as shown in (a) of FIG. 12, the film thickness by using a vacuum film device such as SPT (sputtering) 0 Ta as mentioned previously as an anode oxidizable metal layer about .1~0.3μm, AL / Ta, etc. and a connecting layer 80 and the gate electrode 11 doubling as a scanning line by microfabrication techniques by depositing selectively the Form.

【0077】次に、図12(b)に示したようにガラス基板2の全面にPCVD装置を用いてゲート絶縁層となる第1のSiNx(シリコン窒化)層30、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1の非晶質シリコン層、及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層32と3種類の薄膜層を、例えば各々0. Next, insulated gate contain little Figure 12 (b) to a first SiNx (silicon nitride) layer 30 serving as the gate insulating layer using a PCVD apparatus on the entire surface of the glass substrate 2, as shown, the impurity first amorphous silicon layer serving as a channel type transistor, and the amorphous silicon layer 32 and the three types of the thin film layer comprises a second serving as the source and drain of an insulated gate transistor impurity, for example, each 0.
3、0.1、0.05μm程度の膜厚で順次被着する。 Sequentially deposited to a thickness of about 3,0.1,0.05μm.

【0078】続いて、(c)に示したように少なくともトランジスタ形成領域102(と蓄積容量線16上とその周囲107)を除いて第2と第1の非晶質シリコン層33,31とゲート絶縁層30とを選択的に除去してガラス基板2を露出する。 [0078] Then, at least the transistor forming region 102 (upper storage capacitor line 16 and its surroundings 107) and the second with the exception of the first amorphous silicon layer 33, 31 as shown in (c) Gate exposing the glass substrate 2 by selectively removing the insulating layer 30. この工程においては複数種の薄膜を食刻するので、ガスを用いた乾式食刻(ドライエッチ)の採用が合理的であることは既に述べた通りである。 Since etching a plurality of kinds of thin films in this step, it is as already mentioned the adoption of dry etching using a gas (dry etching) is reasonable.

【0079】そして露出した走査線11とゲート電極1 [0079] Then the exposed scan line 11 and the gate electrode 1
05上には陽極酸化により陽極酸化層71、または電着により有機絶縁層71を形成する。 On 05 to form an organic insulating layer 71 by anodic oxidation layer 71 or electrodeposition, by anodic oxidation. この際、接続層80 At this time, the connection layer 80
は孤立して電気的に浮いているので、接続層80上に絶縁層71が形成されることはない。 Since is electrically floating in isolation, not the insulating layer 71 is formed on the connection layer 80.

【0080】その後、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34と低抵抗配線層として膜厚0.3μm程度のAL薄膜層35とを順次被着する。 [0080] Then, vacuum film e.g. Ti as refractory metal layer having a thickness of about 0.1μm with a device, a low-resistance wiring layer and the refractory metal thin film layer 34 such as Ta SPT or as shown in (d) of sequentially depositing and AL thin layer 35 having a thickness of about 0.3μm as. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線1 The signal line also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication technology 1
2と接続層80の一部を含んでドレイン配線21とを選択的に形成する。 Comprise a portion of 2 and the connecting layer 80 is selectively formed a drain wire 21. なお、ソース・ドレイン配線12,2 It should be noted that the source and drain lines 12, 2
1の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6も同時に形成する。 Electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed outside an image display region simultaneously first formed and is formed at the same time. あるいは、この工程では走査線の電極端子6を形成せず、後続の画素電極22の形成工程で透明導電性の電極端子6'を形成することも可能である。 Alternatively, without forming the electrode terminals 6 of the scanning lines in this step, it is also possible to form the transparent conductive electrode terminal 6 'with subsequent formation of the pixel electrode 22 process. さらには透明導電性の電極端子6'を形成せず、露出した走査線の一部を電極端子6とすることも可能である。 Further without forming a transparent conductive electrode terminals 6 ', it is possible to a portion of the exposed scan lines and the electrode terminal 6.

【0081】続いて、図12(e)に示したようにSP [0081] Subsequently, as shown in FIG. 12 (e) SP
T等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層としてITO(Indium−Tin− ITO as a transparent conductive layer having a thickness of about 0.1~0.2μm using a vacuum film forming apparatus of T such (Indium-Tin-
Oxide)をガラス基板2上に被着し、微細加工技術により接続層80の一部を含んで画素電極22を選択的に形成する。 The Oxide) is deposited on the glass substrate 2, to selectively form the pixel electrode 22 includes a portion of the connection layer 80 by microfabrication techniques.

【0082】引き続き、画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12,21を陽極酸化して酸化層を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層(SiO 2 )66,67を形成する。 [0082] Continuing, the source with the source and drain wirings 12 and 21 is anodized to form an oxide layer while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask in 'the first amorphous silicon layer 31 containing no impurity and' insulating layer by anodizing a part of the second amorphous silicon layer 33 containing impurities is exposed between the drain wiring 12 and 21 there a silicon oxide layer to form a (SiO 2) 66,67. ソース・ドレイン配線12,21の上面にはALが、ソース・ドレイン配線12,21の側面にはAL、Ti(またはTa)の積層が露出しており、陽極酸化によってA AL on the upper surface of the source-drain wires 12 and 21 is, on the side of the source-drain wirings 12 and 21 AL, and exposed stack of Ti (or Ta), A by anodic oxidation
Lは絶縁層であるアルミナ(AL 23 )69に、同じくTiは半導体である酸化チタン(TiO 2 )70に変質する(Taは絶縁層である酸化タンタルTa 25に変質する)。 L is alumina (AL 2 O 3) 69 is an insulating layer, also Ti is transformed into titanium oxide (TiO 2) 70 is a semiconductor (Ta is transformed into tantalum oxide Ta 2 O 5 is an insulating layer). また、ドレイン配線21と画素電極22とで覆われていない接続層80の表面にも陽極酸化層72 Further, the drain wire 21 and the anode oxide layer 72 on the surface of the connection layer 80 not covered by the pixel electrode 22
が形成されるので、接続層80も陽極酸化可能な金属層またはシリサイド層等で形成しておく必要がある。 Because There is formed, it is necessary to connect layer 80 also previously formed in the anodic oxidizable metal layer or silicide layer.

【0083】ガラス基板2内の選択的陽極酸化を実施すれば、図11に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 [0083] By carrying out the selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 11. あるいは透明導電層を介在させず、接続層80'を電極端子としても良い。 Or without interposing a transparent conductive layer, the connection layer 80 'may be used as electrode terminals. そうでなければ別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は接続層80'の一部を含んで形成されることになる。 Electrode terminal 5 made of a transparent conductive layer is unless outside an image display region, as shown separately so 'is connected layer 80' is to be formed including a part of. この構成は図12(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in FIG. 12 (f). 最後に、前記感光性樹脂パターン65を除去して(f)に示したようにアクティブ基板2として完成する。 Finally, to complete the active substrate 2, as shown by removing the photosensitive resin pattern 65 (f). このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネルを製造する。 Thus the production of liquid crystal panels by bonding the active substrate 2 and the color filter obtained.

【0084】(第3の実施の形態)本実施の形態は、主要製造工程である半導体層の島化工程と、ソース・ドレイン配線の形成工程と、画素電極の形成工程とを前後させて異種構成の絶縁ゲート型トランジスタを得るものである。 [0084] (Third Embodiment) In this embodiment, in the island shape step of the semiconductor layer which is a main production step, a step of forming the source and drain lines, to back and forth and process of forming the pixel electrode heterologous it is intended to obtain an insulated gate transistor structure. 本実施の形態の表示装置用基板の画素の平面を図13に、その要部の断面の変化を図14に示す。 The plane of the pixels of the display device substrate of the present embodiment in FIG. 13 shows a change in the cross section of the essential portion in FIG. 14.

【0085】本実施の形態では、図14(c)に示した半導体層とゲート絶縁層との島化工程とそれに続く露出した走査線11とゲート電極105上への絶縁層71の形成工程までは、先の第1の実施形態と同一の製造工程と同じである。 [0085] In this embodiment, to the semiconductor layer and the island shape step and step of forming the insulating layer 71 to which subsequent exposed scan line 11 and the gate electrode 105 on the gate insulating layer shown in FIG. 14 (c) is the same as the same manufacturing process as the first embodiment described above. ただし、電着により有機絶縁層71を形成する選択枝もあるので、走査線11に陽極酸化可能でない金属層としてCr,Mo等を用いることが可能であることは既に述べた通りである。 However, because some choices of forming an organic insulating layer 71 by electrodeposition, it is as already mentioned the scanning line 11 can be used Cr, Mo, or the like as the metal layer is not possible anodic oxidation.

【0086】その後、図14(d)に示したようにSP [0086] After that, SP, as shown in FIG. 14 (d)
T等の真空製膜装置を用いて膜厚0.1〜0.2μm程度の透明導電層としてITO(Indium−Tin− ITO as a transparent conductive layer having a thickness of about 0.1~0.2μm using a vacuum film forming apparatus of T such (Indium-Tin-
Oxide)をガラス基板2上に被着し、微細加工技術により画素電極22を選択的に形成する。 The Oxide) is deposited on the glass substrate 2, to selectively form the pixel electrode 22 by microfabrication techniques. なお、この時に画像表示部外の領域の露出している走査線11も透明導電層74で覆っておくと後の工程で電池効果による副作用が回避し易いがこの工程で透明導電層を残さず、後続のソース・ドレイン配線の形成工程でソース・ドレイン配線材と同一の電極端子6を形成することも可能である。 Incidentally, it is easy to avoid side effects due to the battery effect in the subsequent step idea covered by the image display exposed portion of the scanning line 11 is also a transparent conductive layer 74 in the region of the outer when this is without leaving a transparent conductive layer in this step it is also possible to form the source and drain wiring member and the same electrode terminals 6 in the formation of a subsequent source-drain wiring process. さらにはソース・ドレイン配線材も残さず露出している走査線11の一部を電極端子6とすることも可能である。 Furthermore it is also possible to make the part of the scan line 11 that is exposed without leaving the source-drain wiring member and the electrode terminal 6.

【0087】続いて、図14(e)に示したようにSP [0087] Subsequently, as shown in FIG. 14 (e) SP
T等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層3 Refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the T or the like, refractory metal thin film layer 3 or Ta
4、そして低抵抗配線層として膜厚0.3μm程度のA 4, and the film thickness 0.3μm about A as a low-resistance wiring layer
L薄膜層35を順次被着する。 Sequentially depositing a L film layer 35. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して(不必要な部分を除去して)絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と画素電極22の一部を含んでドレイン配線21とを選択的に形成する。 And these by two layers of metal layers microfabrication techniques are sequentially etched using the photosensitive resin pattern (by removing the unnecessary portions) signal line 12 and the pixel electrodes doubling as a source wiring of an insulated gate transistor 22 containing a part of selectively forming a drain wire 21.

【0088】引き続き、(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に酸化層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層(SiO 2 [0088] Subsequently, the source and drain lines to form the oxide layer 69 (or 68) on the surface thereof by anodizing a source-drain wires 12, 21 under irradiation of light as shown in (f) the 'first amorphous silicon layer 31 and free of impurities' part of the second amorphous silicon layer 33 containing impurities is exposed between 12 and 21 by anodizing an insulating layer oxide silicon layer (SiO 2)
66、67を形成する。 To form a 66 and 67.

【0089】ガラス基板2内の選択的陽極酸化を実施すれば、図5に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 [0089] By carrying out the selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. そうでなければ別に図示したように画像表示部外の領域で信号線12は透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of the electrode terminal 5 'made of a transparent conductive layer. この構成は図14(f)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in FIG. 14 (f). このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0090】本実施の形態では、このように、ソース・ [0090] In the present embodiment, in this way, the source
ドレイン配線12,21を耐熱金属層とアルミニウム合金層との2層で構成することが可能であるが、ソース・ While the drain wiring 12 and 21 may be composed of two layers of a refractory metal layer and an aluminum alloy layer, the source
ドレイン配線12,21と第2の非晶質シリコン層3 Drain wirings 12 and 21 and the second amorphous silicon layer 3
3'の陽極酸化時にドレイン配線21と電気的に繋がっている画素電極22も露出しているため、画素電極22 3 pixel electrode 22 which is connected to the drain wiring 21 electrically when anodic oxidation 'also for exposed pixel electrode 22
も同時に陽極酸化される点が第1及び第2の実施形態と大きく異なる。 The point that is also anodized simultaneously greatly different from the first and second embodiments. このため透明導電層22の膜質によっては陽極酸化によって抵抗値が増大することもあり、その場合には、透明導電層22の製膜条件を適宜変更して酸素不足の膜質としておく必要があるが、陽極酸化で透明導電層22の透明度が低下することはない。 Therefore, depending on the film quality of the transparent conductive layer 22 is also the resistance value increases by anodic oxidation, in that case, but by changing the film forming conditions of the transparent conductive layer 22 appropriately it is necessary to the quality of the oxygen-deficient , transparency of the transparent conductive layer 22 by anodic oxidation is not lowered. また、ドレイン配線21と画素電極22を陽極酸化するための電流も絶縁ゲート型トランジスタのチャネルを通って供給されるが、画素電極22の面積が大きいために大きな化成電流が必要となり、いくら強い外光を照射してもチャネル部の抵抗が障害となり、ドレイン配線21上にソース配線12と同等の膜質と膜厚のアルミナ層69を形成することは化成時間の延長だけでは対応困難である。 Although the drain wire 21 and the pixel electrode 22 a current for anodizing is supplied through the channel of the insulated gate transistor, a large anodizing current due to the large area of ​​the pixel electrode 22 is required, no matter how intense external resistance of the channel portion be irradiated with light becomes a hindrance, to form a source wiring 12 equivalent quality and thickness of the alumina layer 69 on the drain wiring 21 is only an extension of the chemical conversion time is difficult corresponding.

【0091】しかしながら、ドレイン配線21上に形成されるアルミナ層69が多少不完全であっても実用上は支障の無い信頼性が得られることが多い。 [0091] However, in practice even the alumina layer 69 formed on the drain wiring 21 is a somewhat incomplete are often obtained unreliable hindrance. なぜならば、 because,
液晶セルに印可される駆動信号は基本的に交流であり、 Drive signal is applied to the liquid crystal cell are essentially alternating,
対向電極14とソース・ドレイン12,21配線との間には直流電圧成分が少ないからである。 Between the counter electrode 14 and the source and drain 12 and 21 wires because the DC voltage component is small. フリッカ(直流電圧成分)が最小となるように対向電極14にオフセット電圧を与えるのはアクティブ型液晶パネルの基本的な駆動方法であり、ドレイン配線21(画素電極22)上には必ずしもパシベーションは必須ではないことから第3の実施形態の有用性が理解される。 Flicker give an offset voltage to the common electrode 14 as (DC voltage component) is minimized is the fundamental driving method for an active type liquid crystal panel, not necessarily the passivation is required on the drain wiring 21 (the pixel electrode 22) the usefulness of the third embodiment will be understood from the fact not.

【0092】また、不純物を含む第2の非晶質シリコン層33'を陽極酸化して絶縁層である酸化シリコン層(SiO 2 )66に変質させるに当たり、チャネル方向に均一な膜厚の酸化シリコン層(SiO 2 )66が形成されている方が望ましいが、ソース・ドレインの分離の観点からは信号線12に近い領域ほど陽極酸化を第1の非晶質シリコン層31'まで到達させることは簡単なので、チャネル方向に不均一な膜厚の酸化シリコン層(S [0092] The second amorphous silicon layer 33 'of silicon oxide layer as an insulating layer by anodizing including impurities Upon is transformed into (SiO 2) 66, a silicon oxide of uniform thickness in the channel direction Although it is preferable that is formed with a layer (SiO 2) 66, it is made to reach the region as anodic oxidation closer to the signal line 12 from the viewpoint of the separation of the source and drain to the first amorphous silicon layer 31 'is so easy, a silicon oxide layer of the channel direction nonuniform thickness (S
iO 2 )66が形成されていても絶縁ゲート型トランジスタのリーク電流を測定することで、絶縁ゲート型トランジスタの評価は可能である。 iO 2) even 66 be formed by measuring the leakage current of the insulated gate transistor, it is possible the evaluation of the insulated gate transistor. チャネル部のパシベーション能力に関しても同様のことが言え、絶縁ゲート型トランジスタ単体あるいは液晶画像表示装置として信頼性試験結果で評価することができる。 The same is true with respect to the passivation ability of the channel portion, it can be evaluated by the reliability test results as an insulated gate transistor alone or a liquid crystal image display device.

【0093】(第4の実施の形態)本実施の形態も、先の第3の実施の形態と同様に半導体層の島化とソース・ [0093] (Fourth Embodiment) In this embodiment also, island shape and the source of the third embodiment of similarly to the semiconductor layer of the above-
ドレイン配線の形成と画素電極の形成に関する。 It relates to the formation of forming the pixel electrode of the drain wiring.

【0094】本実施の形態のアクティブ基板(の製造方法)を、図15と図16に示す。 [0094] The active substrate of the present embodiment (method of manufacturing), shown in FIGS. 15 and 16.

【0095】図16(b)に示した不純物を含む第2の半導体層の製膜工程までは先の第1の実施形態と同一の製造工程で進行する。 [0095] to the second film forming process of the semiconductor layer containing the impurity shown in FIG. 16 (b) proceeds in the first embodiment and the same manufacturing process of the above. その後、(c)に示したようにS Thereafter, S as shown in (c)
PT等の真空製膜装置を用いて膜厚0.1μm程度の陽極酸化可能な耐熱金属層として例えばTi、Ta等の耐熱金属薄膜層34を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35をさらに膜厚0.1μ Anodizable refractory metal layers as, for example, Ti having a thickness of about 0.1μm by a vacuum film forming apparatus of the PT or the like, a refractory metal thin film layer 34 of Ta or the like, and a film thickness 0.3μm about as low-resistance wiring layer further thickness 0.1μ an AL thin layer 35 of
m程度の陽極酸化可能な中間導電層としてTa等の耐熱金属薄膜層36を順次被着する。 Sequentially depositing a refractory metal film layer 36 of Ta or the like as the anode oxidizable intermediate conductive layer of about m. そしてこれら3層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのドレイン配線21とソース配線も兼ねる信号線12とを選択的に形成する。 And selectively forming a signal line 12 which also serves as the drain wire 21 and the source wiring are sequentially etched to insulated gate transistor using a metal layer of three layers photosensitive resin pattern by fine processing techniques.

【0096】続いて、図16(d)に示したように少なくともトランジスタ形成領域の近傍102を除いて第2 [0096] Then, the except for the vicinity 102 of at least the transistor forming region as shown in FIG. 16 (d) 2
と第1の非晶質シリコン層33,31とゲート絶縁層3 When the first amorphous silicon layer 33, 31 and the gate insulating layer 3
0とを選択的に除去してガラス基板2を露出する。 0 and selectively removed to a to expose the glass substrate 2. この工程においてはソース・ドレイン配線12,21がマスクとして機能し、ソース・ドレイン配線12,21下の第2と第1の非晶質シリコン層33,31とゲート絶縁層30は除去されない。 This function source-drain wires 12, 21 as a mask in the step, the second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 under the source-drain wires 12, 21 are not removed. そして露出した走査線11とゲート電極105上には陽極酸化により陽極酸化層71、 And on the exposed scan line 11 and the gate electrode 105 is anodized layer 71 by anodic oxidation,
または電着により有機絶縁層71を形成する。 Or forming an organic insulating layer 71 by electrodeposition.

【0097】引き続き、図16(e)に示したようにS [0097] Continuing, S, as shown in FIG. 16 (e)
PT(スパッタ)等の真空製膜装置を用いて膜厚0.1 Thickness using a vacuum film forming apparatus such as a PT (sputtering) 0.1
〜0.2μm程度の透明導電層としてITO(Indi ITO as a transparent conductive layer of about ~0.2μm (Indi
um−Tin−Oxide)をガラス基板2上に被着し、微細加工技術によりドレイン配線21の一部を含んでガラス基板2上に画素電極22を選択的に形成する。 um-Tin-Oxide) was deposited on a glass substrate 2, to selectively form a pixel electrode 22 on the glass substrate 2 contains a portion of the drain wire 21 by microfabrication techniques.
なお、画素電極22の形成と同時に画像表示部外の領域で露出している走査線11を含んで走査線の電極端子6'も同時に形成する。 The electrode terminals 6 of the scanning lines comprise scan lines 11 which are exposed in the region of the same time outside an image display with the formation of the pixel electrode 22 'is formed at the same time. そして画素電極22の選択的パターン形成に用いられた感光性樹脂パターン65をマスクとして光を照射しながらソース・ドレイン配線12, The source and drain lines 12 while irradiating with light the photosensitive resin pattern 65 used in the selective patterning of the pixel electrode 22 as a mask,
21を陽極酸化してその表面に絶縁層を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部とを陽極酸化して絶縁層である酸化シリコン層66、67を形成する。 First non without the second impurity amorphous silicon layer 33 'containing the impurities is exposed between the source and drain wires 12 and 21 with 21 is anodized to form an insulating layer on the surface and part of Si layer 31 'is anodized to form a silicon oxide layer 66 and 67 is an insulating layer.

【0098】ソース・ドレイン配線12,21の上面にはTaが、ソース・ドレイン配線12、21の側面にはTa、AL、Tiの積層が露出しており、陽極酸化によってTaの露出した表面には絶縁層である5酸化タンタル68が、同じくALでは絶縁層であるアルミナ69 [0098] The source and drain lines on the top surface of 12 and 21 Ta is, on the side of the source-drain wirings 12 and 21 Ta, AL, and exposed stack of Ti, the exposed surface of the Ta by anodic oxidation alumina is a tantalum pentoxide 68, the same AL insulating layer is an insulating layer 69
が、同じくTiでは半導体である酸化チタン70が形成される。 But also titanium oxide 70 which is a semiconductor at Ti is formed. またソース配線12下の側面に露出している不純物を含む第1の非晶質シリコン層33'と不純物を含まない第2の非晶質シリコン層31'にも各々酸化層である酸化シリコン層66と酸化シリコン層67が形成される。 The first amorphous silicon layer 33 a silicon oxide layer are each oxide layer to 'and the second amorphous silicon layer 31 not containing impurities' containing impurities are exposed on the side surfaces of the lower source lines 12 66 and the silicon oxide layer 67 is formed.

【0099】ガラス基板2内の選択的陽極酸化を実施すれば、図15に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 [0099] By carrying out the selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 15. そうでなければ別に図示したように画像表示部外の領域で透明導電層よりなる電極端子5'は信号線12の一部を含んで形成されることになる。 Electrode terminal 5 'made of a transparent conductive layer is unless outside an image display region, as shown separately so will be formed including a part of the signal line 12. この構成は図16(f)に示した画素電極22とドレイン配線21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain wire 21 shown in FIG. 16 (f). 最後に、前記感光性樹脂パターン65を除去して図16(f)に示したようにアクティブ基板2として完成する。 Finally, to complete the active substrate 2, as shown by removing the photosensitive resin pattern 65 in FIG. 16 (f). このようにして得られたアクティブ基板2 Active substrate 2 thus obtained
とカラーフィルタとを貼り合わせて液晶パネル化する。 To a liquid crystal panel by bonding the color filter.

【0100】蓄積容量線16は走査線11と同様に扱うことが容易であり、露出した蓄積容量線16上に絶縁層71を形成することで、蓄積容量線16と画素電極22 [0100] storage capacitor line 16 is easy to handle in the same manner as the scan line 11, by forming the insulating layer 71 on the storage capacitor line 16 exposed, the storage capacitor line 16 and the pixel electrode 22
とが絶縁層71を介して蓄積容量15を構成している例を図8に例示しているが、その他の構成も可能であることは言うまでも無い。 Bets but is illustrated in Figure 8 an example of constituting the storage capacitor 15 through the insulating layer 71, needless to say that other configurations are possible.

【0101】(第5の実施の形態)本実施の形態では、 [0102] (Fifth Embodiment) In this embodiment,
従来の半導体層の島化工程は存続させ、画素電極と走査線とを同時に形成して写真食刻工程の削減を図るものである。 Island shape steps of the conventional semiconductor layer survived, but to reduce the photolithography process to form the scanning line and the pixel electrode at the same time. 以下、図17と図18を用いて本実施の形態を説明する。 Hereinafter, this embodiment will be described with reference to FIGS. 17 and 18.

【0102】本実施の形態のアクティブ基板では、先ず、図18(a)に示したようにガラス基板2の一主面上に、SPT等の真空製膜装置を用いて膜厚0.1〜 [0102] In the active substrate of the present embodiment, first, on one principal surface of the glass substrate 2 as shown in FIG. 18 (a), thickness 0.1 using a vacuum film forming apparatus SPT or
0.2μm程度の透明導電層81として例えばITO And a transparent conductive layer 81 of about 0.2μm for example ITO
と、膜厚0.1〜0.3μm程度の陽極酸化可能な第1 When, the possible anodizing thickness of about 0.1 to 0.3 [mu] m 1
の金属層82、例えばTaあるいTa、Cr、Mo等のシリサイドの単層構成あるいはAL/Ta、Ta/AL Metal layer 82, for example, Ta is had Ta, Cr, single layer structure of a silicide such as Mo or AL / Ta, Ta / AL
/Ta等の積層構成とを被着し、微細加工技術により透明導電層81'と第1の金属層82'との積層よりなる走査線も兼ねるゲート電極11と擬似画素電極75とを選択的に形成する。 / Ta or the like and a laminated structure of deposited selectively a gate electrode 11 and the pseudo pixel electrode 75 which also serves as the scanning line comprising a laminate of the microfabrication art by 'the first metal layer 82' transparent conductive layer 81 form to. ゲート絶縁層を介して信号線との絶縁耐圧を向上させ、歩留を高めるためにはこれらの電極は乾式食刻による断面形状のテーパ制御を行うことが望ましい。 Through the gate insulating layer to improve the dielectric strength between the signal lines, the electrodes in order to increase the yield, it is desirable to taper control of the cross-sectional shape by dry etching.

【0103】次に、図18(b)に示したようにガラス基板2の全面にプラズマ保護層となる透明絶縁層、例えばTaOxやSiO 2を0.1μm程度の膜厚で被着して76とする。 [0103] Then, a transparent insulating layer serving as a plasma protective layer on the entire surface of the glass substrate 2 as shown in FIG. 18 (b), for example, a TaOx and SiO 2 was deposited at a film thickness of about 0.1 [mu] m 76 to. このプラズマ保護層76は後続のPCV The plasma protective layer 76 subsequent PCV
D装置によるSiNx形成時に、ゲート電極11と擬似画素電極75のエッジ部に露出している透明導電層8 When SiNx formation by D device, a transparent conductive layer is exposed at the edge portion of the gate electrode 11 and the pseudo pixel electrode 75 8
1'が還元されてSiNxの膜質が変動するために必要であり、その詳細は先行例である特開昭59−9962 1 'is required in order to change the quality of being reduced SiNx, the details of which are prior art example JP 59-9962
号公報を参照されたい。 See JP.

【0104】プラズマ保護層76の被着後は、他の実施形態と同様にPCVD装置を用いてゲート絶縁層となる第1のSiNx(シリコン窒化)層、不純物をほとんど含まず絶縁ゲート型トランジスタのチャネルとなる第1 [0104] After deposition of the plasma protective layer 76, first to be a gate insulating layer using a PCVD apparatus as in the other embodiments of SiNx (silicon nitride) layer, the insulated gate transistor hardly contains impurities first serving as a channel 1
の非晶質シリコン(a−Si)層、及び及び不純物を含み絶縁ゲート型トランジスタのソース・ドレインとなる第2の非晶質シリコン層と3種類の薄膜層を、例えば0.3、0.1、0.05μm程度の膜厚で順次被着して30、31、33とする。 Amorphous silicon (a-Si) layer, and and the second amorphous silicon layer and three film layers serving as source and drain of the insulated gate transistor includes impurities, e.g., 0.3, 0. sequentially deposited with a film thickness of about 1,0.05μm in the 30,31,33.

【0105】続いて、図18(c)に示したようにゲート11電極上とその近傍に第1と第2の非晶質シリコン層よりなる半導体層を島状31',33'に残してゲート絶縁層30を露出する。 [0105] Then, an island-shaped 31 of the semiconductor layer gate 11 on the electrode and that the first in the vicinity thereof made of the second amorphous silicon layer as shown in FIG. 18 (c) ', 33' to leave the exposing the gate insulating layer 30.

【0106】引き続いて、(d)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線11上の積層絶縁層への開口部63と擬似画素電極75を露出するための開口部38を形成するため、第2 [0106] Subsequently, (d) the opening 63 and the pseudo pixel electrode to the laminated insulating layer on the scan line 11 at the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown to form an opening 38 for exposing the 75 second
と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76とを選択的に除去する。 If selectively removing the first amorphous silicon layer 33, 31 and the gate insulating layer 30 and the plasma protective layer 76.

【0107】さらに、(e)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し、微細加工技術により耐熱金属層34'と低抵抗配線層35'との積層よりなり信号線も兼ねる絶縁ゲート型トランジスタのソース配線12と、擬似画素電極75の一部を含んでドレイン配線21と(蓄積電極5 [0107] In addition, refractory metal thin film layer 34, the low-resistance wiring layer of e.g. Ti, Ta, etc. as heat-resistant metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (e) thickness are sequentially deposited to 0.3μm about AL thin layer 35, a source wiring of an insulated gate transistor serves also as more becomes the signal line lamination of the 'low-resistance wiring layer 35 and the' refractory metal layer 34 by microfabrication techniques as 12, comprise a portion of the pseudo pixel electrode 75 and the drain wiring 21 (storage electrode 5
5と)を選択的に形成する。 5 and) selectively forming a. さらに上記選択的パターン形成に用いられた感光性樹脂パターンをマスクとして擬似画素電極75上の第1の金属層82'を除去して透明導電層81'を露出することで画素電極22が形成される。 Pixel electrode 22 is formed by further exposing the first metal layer 82 'transparent conductive layer 81 by removing the' on pseudo pixel electrode 75 of the photosensitive resin pattern as a mask used in the selective patterning that. なお、ソース・ドレイン配線12,21の形成と同時に、開口部63内に露出している第1の金属層82' Incidentally, simultaneously with the formation of the source and drain wires 12 and 21, the first metal layer 82 exposed in the opening 63 '
を含んで走査線の電極端子6も同時に形成する。 The comprise of scan line electrode terminals 6 are also formed at the same time. あるいは開口部63内に露出している第1の金属層82'を電極端子としても良い。 Alternatively the first metal layer 82 'exposed in the opening 63 may be an electrode terminal.

【0108】最後に、図18(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33' [0108] Finally, with an insulating layer 69 (or 68) the source and drain lines 12, 21 under irradiation of light, as shown in the surface by anodizing in FIG 18 (f) source · second amorphous silicon layer 33 containing impurities is exposed is between the drain wiring 12 and 21 '
と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層66,6 And an insulating layer by anodizing a part of the first amorphous silicon layer 31 'which does not contain an impurity silicon oxide layer 66,6
7を形成する。 7 to the formation. ガラス基板2内の選択的陽極酸化を実施すれば、図17に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 17. そうでなければ別に図示したように画像表示部外の領域で信号線12は金属層82'を介して透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of 'the electrode terminal 5 made of a transparent conductive layer through the' metal layer 82. この構成は図18(f)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in FIG. 18 (f). このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0109】なお、本実施の形態では、図17に示したように、蓄積容量15は走査線11の突起部50と蓄積電極55とがゲート絶縁層30とプラズマ保護層76とを介して構成され、蓄積電極55は画素電極22の一部を含んで突起部50上に形成される構成を例示している。 [0109] In the present embodiment, as shown in FIG. 17, constituting the storage capacitor 15 and the projecting portions 50 of the scanning lines 11 and the storage electrode 55 via the gate insulating layer 30 and the plasma protective layer 76 It is, the storage electrode 55 illustrates the structure formed on the projecting portion 50 includes a part of the pixel electrode 22. 蓄積容量線16を用いた蓄積容量15を構成することも可能であるが、走査線11と画素電極22とを同時に形成するため、共通容量線16を配置すると画素電極22が蓄積容量線16によって上下に2分割される点に留意されたい。 It is also possible to configure the storage capacitor 15 using the storage capacitor line 16, to form the scanning line 11 and the pixel electrode 22 at the same time, the pixel electrode 22 by placing the common capacitor line 16 by the storage capacitor line 16 vertically Note that the bisected.

【0110】(第6の実施の形態)本実施の形態は、先の第5の実施の形態の改良に関する。 [0110] (Sixth Embodiment) This embodiment relates to an improvement of the fifth embodiment of the above.

【0111】さて、先の第5の実施形態ではソース・ドレイン配線12,21の形成後に擬似画素電極75上の第1の金属層82'を除去しなければならないが、ソース・ドレイン配線12,21間に不純物を含む非晶質シリコン層33'が存在するので、第1の金属層82'との選択比が重要であり、第1の金属層82'の材質に制約が生じる恐れが高い。 [0111] Now, it is necessary to remove the first metal layer 82 'on the pseudo pixel electrode 75 after the formation of the source and drain wirings 12 and 21 in the fifth embodiment described above, the source and drain lines 12, 'because there, the first metal layer 82' amorphous silicon layer 33 containing impurities between 21 selectivity between a important, a high risk of restrictions on the material of the first metal layer 82 'is produced . そこで、本実施の形態では第5 Therefore, in the present embodiment 5
の実施形態のわずかな製造工程の変更により上記制約を解除せんとするものである。 The changes of minor manufacturing process of the embodiment is to St. releasing the constraint. 以下、図19と20を参照しつつ、本実施の形態を説明する。 Hereinafter, with reference to FIG. 19 and 20, this embodiment will be described.

【0112】本実施の形態のアクティブ基板では、図2 [0112] In the active substrate of the present embodiment, FIG. 2
0(d)に示したように走査線11への電気的接続に必要な画像表示部の周辺部での走査線11上の積層絶縁層への開口部63と擬似画素電極75を露出するための開口部38を形成するため、第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層7 0 to expose the opening 63 and the pseudo pixel electrode 75 into the laminated insulating layer on the scan line 11 at the periphery of the image display unit necessary for electrical connection to the scanning line 11 as shown in (d) of to form the openings 38, the second and the first amorphous silicon layer 33, 31 and the gate insulating layer 30 and the plasma protective layer 7
6とを選択的に除去するまでは第5の実施形態と同一の製造工程を進行する。 Is a 6 to selectively remove travels the fifth embodiment and the same manufacturing step.

【0113】この開口部形成工程で選択的パターン形成に用いられる感光性樹脂パターンを用いて引き続き第1 [0113] Continuing the first a photosensitive resin pattern used selectively patterned with the opening formation step
の金属層82'を除去し透明導電層81'を露出する。 Metal layer 82 'removed to the transparent conductive layer 81' to expose.
その結果、開口部38内には透明導電性の画素電極22 As a result, in the opening 38 a transparent conductive pixel electrode 22
が形成される。 There is formed.

【0114】その後、前記感光性樹脂パターンを除去し、(e)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばT [0114] Thereafter, the photosensitive resin pattern is removed, for example, T as refractory metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (e)
i,Ta等の耐熱金属薄膜層34、低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着し、微細加工技術により耐熱金属層34'と低抵抗配線層3 i, refractory metal thin film layer 34 such as Ta, the AL thin film layer 35 having a thickness of about 0.3μm are successively deposited as a low resistance wiring layer, refractory metal layer 34 'and the low-resistance wiring layer 3 by microfabrication techniques
5'との積層よりなり信号線も兼ねる絶縁ゲート型トランジスタのソース配線12と、画素電極22の一部を含んでドレイン配線21と(蓄積電極55と)を選択的に形成する。 A source wiring 12 of the insulated gate transistor serves also as more becomes the signal line lamination with 5 'is selectively formed with the drain wire 21 (and the storage electrode 55) contains a part of the pixel electrode 22. なお、ソース・ドレイン配線12,21の形成と同時に、開口部63内に露出している透明導電層を含んで走査線の電極端子6も同時に形成する。 Incidentally, simultaneously with the formation of the source and drain wires 12 and 21, the electrode terminals 6 of the scanning lines includes a transparent conductive layer exposed in the opening 63 is formed at the same time.

【0115】最後に、(f)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層66,67を形成する。 [0115] Finally, source and drain to form the insulating layer 69, 70 (or 68) the source and drain lines 12, 21 while irradiating the light on the surface thereof by anodizing, as shown in (f) is an insulating layer by anodizing a part of 'the first amorphous silicon layer 31 containing no impurity and' second amorphous silicon layer 33 containing impurities is exposed between the wirings 12 and 21 to form a silicon oxide layer 66 and 67. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0116】(第7の実施の形態)本実施の形態では、 [0116] In the (Seventh Embodiment) In this embodiment,
画素電極の形成と走査線の形成とを同時に行うことに加えて半導体層の島化工程とゲート絶縁層への開口部形成工程とを合理化することによりさらに製造工程の削減を図るものである。 It is intended to reduce the further manufacturing process by streamlining the opening portion forming step of the semiconductor layer island shape step and the gate insulating layer in addition to performing the formation of forming the scanning lines of the pixel electrodes at the same time.

【0117】以下、図21と図22を参照しつつ、本実施の形態を説明する。 [0117] Hereinafter, with reference to FIGS. 21 and 22, the present embodiment will be described. 本実施の形態のアクティブ基板では、図22(b)に示した半導体層の製膜工程までは第5の実施形態と同一の製造工程で進行する。 The active substrate of the present embodiment, until the film-forming process of the semiconductor layer shown in FIG. 22 (b) proceeds in the fifth embodiment and the same manufacturing step.

【0118】その後、図22(c)に示したように少なくともトランジスタ形成領域のゲート電極上とその近傍102と蓄積容量を形成するために走査線11上とその近傍104とを除いて第2と第1の非晶質シリコン層3 [0118] Thereafter, the indicated such that at least a transistor forming region on the gate electrode of FIG. 22 (c) and its vicinity 102 storage capacitor upper scanning line 11 in order to form a and the second with the exception of its neighborhood 104 first amorphous silicon layer 3
3,31及びゲート絶縁層30とプラズマ保護層76とを食刻してガラス基板2を露出する。 3,31 and a gate insulating layer 30 and the plasma protective layer 76 by etching to expose the glass substrate 2. そして露出した走査線11(106)とゲート電極105上には陽極酸化により陽極酸化層または電着により有機絶縁層を形成する。 And on the exposed scan line 11 (106) and the gate electrode 105 to form an organic insulating layer by anodic oxidation layer or electrodeposition by anodic oxidation. この時、擬似画素電極75は孤立して電気的に浮いているので、擬似画素電極75上に絶縁層71が形成されることはない。 At this time, since the pseudo pixel electrode 75 is electrically floating in isolation, does not insulating layer 71 on the pseudo pixel electrode 75 is formed.

【0119】続いて、(d)に示したようにSPT等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34を、そして低抵抗配線層として膜厚0.3μm程度のAL薄膜層35を順次被着する。 [0119] Then, a refractory metal thin film layer 34 of for example Ti, Ta, etc. as heat-resistant metal layer having a thickness of about 0.1μm with an SPT or other vacuum film depositing equipment, as shown in (d) of The low sequentially depositing a AL thin layer 35 having a thickness of about 0.3μm as resistance wiring layer. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と、擬似画素電75の一部を含んでドレイン配線21とを選択的に形成する。 And the signal line 12 which also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication techniques, the drain wire comprise a portion of the pseudo pixel electric 75 and 21 are selectively formed. さらに上記選択的パターン形成に用いられる感光性樹脂パターンをマスクとして擬似画素電極75上の第1の金属層82'を除去して透明導電層81'を露出することで画素電極22が形成される。 Pixel electrode 22 is formed by further exposing the first metal layer 82 'transparent conductive layer 81 by removing the' on pseudo pixel electrode 75 of the photosensitive resin pattern as a mask used in the selective patterning .

【0120】最後に、(e)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層(SiO 2 )6 [0120] Finally, source and drain to form the insulating layer 69, 70 (or 68) the source and drain lines 12, 21 while irradiating the light on the surface thereof by anodizing, as shown in (e) is an insulating layer by anodizing a part of 'the first amorphous silicon layer 31 containing no impurity and' second amorphous silicon layer 33 containing impurities is exposed between the wirings 12 and 21 a silicon oxide layer (SiO 2) 6
6,67を形成する。 To form a 6,67. ガラス基板2内の選択的陽極酸化を実施すれば、図19に示したように画像表示部外の領域で信号線12の一部を電極端子5とすることができる。 By carrying out selective anodic oxidation in the glass substrate 2 may be an electrode terminal 5 a part of the signal line 12 outside an image display region, as shown in FIG. 19. そうでなければ別に図示したように画像表示部外の領域で信号線12は金属層82'を介して透明導電層よりなる電極端子5'の一部を含んで形成されることになる。 Otherwise the signal line 12 outside an image display region, as shown separately will be formed including a part of 'the electrode terminal 5 made of a transparent conductive layer through the' metal layer 82. この構成は図22の(e)に示した画素電極22とドレイン電極21との接続形態と同一である。 This configuration is identical to the connection form between the pixel electrode 22 and the drain electrode 21 shown in (e) in FIG. 22. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化する。 Thus for a liquid crystal panel by bonding the active substrate 2 and the color filter obtained.

【0121】(第8の実施の形態)本実施の形態は、先の第7の実施の形態の改良である。 [0121] (Eighth Embodiment) This embodiment is an improvement of the seventh embodiment of the above.

【0122】第7の実施の形態でも第5の実施形態と同様にソース・ドレイン配線12,21の形成後に擬似画素電極75上の第1の金属層82'を除去しなければならないが、ソース・ドレイン配線12,21間に不純物を含む非晶質シリコン層33'が存在するので、第1の金属層82'との選択比が重要であり、第1の金属層8 [0122] Also in the seventh embodiment must be removed fifth embodiment as well as the source and drain wirings first metal layer 82 on the pseudo pixel electrode 75 after the formation of the 12 and 21 ', the source 'because there, the first metal layer 82', the amorphous silicon layer 33 having a drain wiring between 12 and 21 contain impurities selectivity between is important, the first metal layer 8
2'の材質に制約が生じる恐れが高い。 A high possibility that the restrictions on the material of the 2 'occurs. そこで第8の実施形態では第7の実施形態のわずかな製造工程の変更により上記制約を解除せんとするものである。 Therefore, in the eighth embodiment is intended to release St. the constraint by changing the slight manufacturing steps of the seventh embodiment.

【0123】以下、図23と図24を参照しつつ、本実施の形態を説明する。 [0123] Hereinafter, with reference to FIGS. 23 and 24, the present embodiment will be described. 本実施の形態では、図24(c) In the present embodiment, FIG. 24 (c)
に示したように少なくともトランジスタ形成領域のゲート電極上とその近傍102と蓄積容量を形成するために走査線11上とその近傍104とを除いて第2と第1の非晶質シリコン層33,31及びゲート絶縁層30とプラズマ保護層76とを食刻してガラス基板2を露出するまでは第7の実施形態と同一の製造工程を進行する。 Second and first amorphous silicon layer 33 except indicated as the gate electrode of at least the transistor forming region and its neighborhood 102 storage capacitor upper scanning line 11 in order to form and the vicinity thereof 104, 31 and a gate insulating layer 30 and the plasma protective layer 76 to the etching to expose the glass substrate 2 proceeds the seventh embodiment and the same manufacturing process of the. この選択的パターン形成に用いられる感光性樹脂パターンを用いて引き続き第1の金属層82'を除去し透明導電層81'を露出する。 This selective pattern using the photosensitive resin pattern used for forming 'to remove the transparent conductive layer 81' continues the first metal layer 82 to expose. その結果、絶縁基板2上には透明導電性の画素電極22が形成される。 As a result, the pixel electrode 22 of a transparent conductive is formed on the insulating substrate 2.

【0124】その後、感光性樹脂パターンを除去し、露出した走査線11(106)とゲート電極105上に絶縁層を形成するのであるが、第1の金属層金属層82' [0124] Thereafter, to remove the photosensitive resin pattern, but the exposed scan line 11 and on the gate electrode 105 (106) is to form an insulating layer, the first metal layer the metal layer 82 '
が除去されているので露出した走査線11は透明導電層のみであり、しかも透明導電層は第1の金属層金属層8 The first metal layer the metal layer 8 but the scanning lines 11 exposed because it is removed is only the transparent conductive layer, yet transparent conductive layer
2'とは異なり陽極酸化によって陽極酸化層を形成しても絶縁層が得られない。 2 'can not be obtained an insulating layer be formed anodic oxide layer by anodic oxidation unlike. そこで電着により有機絶縁層7 The organic insulating layer 7 Therefore electrodeposition by
1を形成する。 To form a 1. この時、画素電極22は孤立して電気的に浮いているので、画素電極22上に絶縁層71が形成されることはない。 In this case, since the pixel electrode 22 is electrically floating in isolation, does not insulating layer 71 on the pixel electrode 22 is formed.

【0125】続いて、図24(d)に示したようにSP [0125] Subsequently, as shown in FIG. 24 (d) SP
T等の真空製膜装置を用いて膜厚0.1μm程度の耐熱金属層として例えばTi,Ta等の耐熱金属薄膜層34 For example Ti as refractory metal layer having a thickness of about 0.1μm by a vacuum film forming apparatus such as a T, refractory metal thin film layer 34 such as Ta
を、そして低抵抗配線層として膜厚0.3μm程度のA A and thickness 0.3μm about A as a low-resistance wiring layer
L薄膜層35を順次被着する。 Sequentially depositing a L film layer 35. そしてこれら2層の金属層を微細加工技術により感光性樹脂パターンを用いて順次食刻して絶縁ゲート型トランジスタのソース配線も兼ねる信号線12と、画素電22の一部を含んでドレイン配線21とを選択的に形成する。 And the signal line 12 which also serves as a source wiring of a sequentially etched to insulated gate transistor using the photosensitive resin pattern a metal layer of two layers by microfabrication techniques, a drain wiring 21 comprising a part of the pixel collector 22 selectively to form the door.

【0126】最後に、(e)に示したように光を照射しながらソース・ドレイン配線12,21を陽極酸化してその表面に絶縁層69,70(または68)を形成するとともにソース・ドレイン配線12,21間に露出している不純物を含む第2の非晶質シリコン層33'と不純物を含まない第1の非晶質シリコン層31'の一部を陽極酸化して絶縁層である酸化シリコン層66,67を形成する。 [0126] Finally, source and drain to form the insulating layer 69, 70 (or 68) the source and drain lines 12, 21 while irradiating the light on the surface thereof by anodizing, as shown in (e) is an insulating layer by anodizing a part of 'the first amorphous silicon layer 31 containing no impurity and' second amorphous silicon layer 33 containing impurities is exposed between the wirings 12 and 21 to form a silicon oxide layer 66 and 67. このようにして得られたアクティブ基板2とカラーフィルタとを貼り合わせて液晶パネル化し、本発明の第8の実施形態が完了する。 Thus a liquid crystal panel by bonding the active substrate 2 and the color filter obtained in the eighth embodiment of the present invention is completed.

【0127】(第9の実施の形態)本実施の形態は、透過と反射兼用型や反射型の液晶表示装置に応用した場合である。 [0127] (Ninth Embodiment) In this embodiment, a case of applying the reflection and transmission compatible type or a reflection type liquid crystal display device.

【0128】この場合には、図5の22にて示す透明画素電極に換えて半透過型の画素電極(透過と反射兼用型の場合)やミラー兼画素電極(反射型の場合)が形成されることになる。 [0128] In this case, (in the case of a reflective type) 22 (in the case of transmission and reflection compatible type) in place of the transparent pixel electrode transflective type pixel electrode illustrated in and mirrors and the pixel electrode of FIG. 5 is formed It becomes Rukoto.

【0129】なお、その他の構成については、今までの実施の形態とほぼ同様なので、説明を略する。 [0129] The other construction, so substantially the same as the embodiment of the up to now, to omit redundant description.

【0130】以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本実施は何もこれに限定されないのは勿論である。 [0130] Although the present invention has been described based on its some embodiments, the present embodiment is not limited thereto nothing of course.

【0131】すなわち、本発明の要点は、チャネル・エッチ型の絶縁ゲート型トランジスタにおいて、陽極酸化可能なソース・ドレイン配線材を用いて不純物を含む非晶質シリコン層と同時にソース・ドレイン配線表面も陽極酸化して絶縁層化する点と、露出した走査線の表面に陽極酸化または電着により新たな絶縁層を形成する点にある。 [0131] That is, gist of the present invention, in the insulated gate transistor channel etch type, at the same time the source-drain wiring surface and the amorphous silicon layer containing an impurity by using an anodic oxidizable source-drain wiring material a point where the insulating layer by being anodized, lies in forming a new insulating layer by anodic oxidation or electrodeposition on the surface of the exposed scan line. このため、それ以外の構成の相違、例えば画素電極やゲート絶縁層等の材質や膜厚等が異なっている、それらの製造方法が相違する、横電界方式やIPS(In Therefore, differences in other configurations, for example, the material and thickness of such pixel electrode and the gate insulating layer and the like are different, methods for their preparation are different, horizontal electric field mode or IPS (In
−Plain−Switching)方式の液晶表示装置、更には反射型の液晶表示装置、また画素電極が透明電極と金属反射電極の2種類を有する半透過型の液晶表示装置等であっても本発明の適用に支障は無い。 -Plain-Switching) liquid crystal display device of the type, more reflective liquid crystal display device, also be a semi-transmissive liquid crystal display device such that the pixel electrode has two kinds of transparent electrode and a metal reflecting electrode of the present invention hindrance to the application is not. 更にまた、絶縁ゲート型トランジスタの半導体層も非晶質シリコンに限定されるものでなく、微結晶シリコン、多結晶シリコン等あるいはこれらの混晶体としている等は全て本発明に含まれるのは勿論である。 Furthermore, the semiconductor layer of the insulated gate transistor is also not limited to the amorphous silicon, it included in the microcrystalline silicon, or the like are polycrystalline silicon or the like or their mixed crystal, all the invention of course is there.

【0132】 [0132]

【発明の効果】以上の説明で判るように、本発明によれば、絶縁ゲート型トランジスタのチャネル部を保護する不純物を含む酸化シリコン層と、ソース・ドレイン配線を保護する5酸化タンタルまたは酸化アルミニウム層等の絶縁層とは陽極酸化で同時に形成されるので、製造工程の削減、そしてコストの低下となる。 As seen in the above description, according to the present invention, a silicon oxide layer containing impurities to protect the channel portion of the insulated gate transistor, tantalum pentoxide or aluminum oxide to protect the source and drain lines since the insulating layer such as the layer is formed simultaneously with the anodic oxidation, reduction in manufacturing process, and a reduction in cost.

【0133】また、パシベーション形成は格別の加熱工程を伴わないので非晶質シリコン層を半導体層とする絶縁ゲート型トランジスタに過度の耐熱性を必要とせず、 [0133] Further, passivation formation without the need for undue heat resistance insulated gate transistor and semiconductor layer of an amorphous silicon layer so without special heating step,
このためパシベーション形成で電気的な性能の劣化を生じない。 Thus no degradation of electrical performance passivation formation.

【0134】そして、絶縁ゲート型トランジスタのソース・ドレインとなる1対の不純物を含む非晶質シリコン層の絶縁分離が不純物を含む非晶質シリコン層を陽極酸化で変質させる電気化学的な手法でなされるため、従来のようにチャネル半導体層の食刻時の損傷によって絶縁ゲート型トランジスタの電気的な特性が劣化する恐れも無く、チャネルとなる不純物を含まない非晶質シリコン層を最適の膜厚まで減じて製膜することができるので、 [0134] In electrochemical techniques isolation of the amorphous silicon layer is to alter the amorphous silicon layer containing an impurity of anodized including a pair of impurity serving as the source and drain of an insulated gate transistor because made, a risk that electrical characteristics of the insulated gate transistor by damage during etching of the conventional way channel semiconductor layer is deteriorated even without optimal film amorphous silicon layer containing no impurity to be a channel it is possible to form a film by reducing to a thickness,
PCVD装置の稼働率とパーティクル発生状況に関しても著しい改善がなされる。 Significant improvement is made also with respect to operating ratio and particle occurrence of PCVD apparatus.

【0135】更に、露出した走査線上に陽極酸化により走査線の陽極酸化層あるいは電着により有機絶縁層を形成することで半導体層の島化工程とゲート絶縁層への開口部形成工程と同時に行うこと、擬似画素電極の導入により画素電極と走査線を同時に形成する等のことにより、写真食刻工程数を従来の5回より4回、3回とさらに削減できて製造コストの削減がなされる。 [0135] Furthermore, simultaneously with the opening portion forming step of the island shape step and the gate insulating layer of the semiconductor layer by forming an organic insulating layer by anodization layer or electrodeposition of scan lines by anodic oxidation on the exposed scan line it, by such formed simultaneously scanning line and the pixel electrode by the introduction of the pseudo pixel electrode, 4 times the number of photolithography process than conventional 5 times, a reduction in manufacturing cost and can be further reduced three times made .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 液晶パネルへの駆動回路等の実装の状態を示す図である。 1 is a diagram showing a state of mounting of a driver circuit and the like to the liquid crystal panel.

【図2】 液晶パネルの等価回路を示す図である。 2 is a diagram showing an equivalent circuit of the liquid crystal panel.

【図3】 従来の液晶パネルの画素部の断面を示す図である。 3 is a diagram showing a cross section of a pixel portion of a conventional liquid crystal panel.

【図4】 従来のアクティブ(マトリクス)基板の画素部の平面を示した図である。 4 is a diagram showing a conventional active (matrix) plane of a pixel portion of the substrate.

【図5】 従来のアクティブ基板の画素部の製造工程の進展に伴う断面の変化を示した図である。 5 is a diagram showing a change in cross section with the progress of conventional active substrate of the pixel portion of the manufacturing process.

【図6】 チャネル・エッチ型ボトムゲートTFTを使用したアクティブ基板の平面図である。 6 is a plan view of an active substrate using a channel etch type bottom gate TFT.

【図7】 上記アクティブ基板の製造工程の進展に伴う断面の変化を示した図である。 7 is a view showing a change in cross-section due to the progress of the active board manufacturing process.

【図8】 本発明の第1の実施の形態の液晶表示装置の画素部の平面図である。 8 is a plan view of a pixel portion of a liquid crystal display device of the first embodiment of the present invention.

【図9】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化を示す図である。 9 is a graph showing changes in cross-section due to the progress in the embodiment of (liquid crystal) display device substrate manufacturing process.

【図10】 基板内選択的電気化学処理装置の概要を示した図である。 10 is a diagram showing an outline of a substrate selective electrochemical processing device.

【図11】 本発明の第2の実施の形態の液晶表示装置の画素部の平面図である。 11 is a plan view of a pixel portion of a liquid crystal display device of the second embodiment of the present invention.

【図12】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化を示す図である。 12 is a diagram showing a change in cross-section due to the progress in the embodiment of (liquid crystal) display device substrate manufacturing process.

【図13】 本発明の第3の実施の形態の液晶表示装置の画素部の平面図である。 13 is a plan view of a pixel portion of a liquid crystal display device of the third embodiment of the present invention.

【図14】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化を示す図である。 14 is a diagram showing a change in cross-section due to the progress in the embodiment of (liquid crystal) display device substrate manufacturing process.

【図15】 本発明の第4の実施の形態の液晶表示装置の画素部の平面図である。 15 is a plan view of a pixel portion of a liquid crystal display device of the fourth embodiment of the present invention.

【図16】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化の様子を示す図である。 16 is a diagram showing a state of the above embodiment of the (liquid crystal) of the cross section due to the progress of the process of manufacturing the display device substrate changes.

【図17】 本発明の第5の実施の形態の液晶表示装置の画素部の平面図である。 17 is a plan view of a pixel portion of a liquid crystal display device of the fifth embodiment of the present invention.

【図18】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化の様子を示す図である。 18 is a diagram showing a state of the above embodiment of the (liquid crystal) of the cross section due to the progress of the process of manufacturing the display device substrate changes.

【図19】 本発明の第6の実施の形態の液晶表示装置の画素部の平面図である。 19 is a plan view of a pixel portion of a liquid crystal display device of the sixth embodiment of the present invention.

【図20】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化の様子を示す図である。 20 is a diagram showing changes of the cross section due to the progress in the embodiment of (liquid crystal) display device substrate manufacturing process.

【図21】 本発明の第7の実施の形態の液晶表示装置の画素部の平面図である。 21 is a plan view of a pixel portion of the liquid crystal display device of the seventh embodiment of the present invention.

【図22】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化の様子を示す図である。 22 is a diagram showing a state of the above embodiment of the (liquid crystal) of the cross section due to the progress of the process of manufacturing the display device substrate changes.

【図23】 本発明の第8の実施の形態の液晶表示装置の画素部の平面である。 23 is a eighth plane of the pixel portion of the liquid crystal display device of the embodiment of the present invention.

【図24】 上記実施の形態の(液晶)表示装置用基板の製造工程の進展に伴う断面の変化の様子を示す図である。 24 is a diagram showing changes of the cross section due to the progress in the embodiment of (liquid crystal) display device substrate manufacturing process.

【符号の説明】 1 液晶パネル、液晶表示装置 2 アクティブ基板(絶縁基板、ガラス基板) 3 半導体集積回路チップ 4 TCPフィルム 5、6 電極端子 9 カラーフィルタ(対向するガラス基板) 10 絶縁ゲート型トランジスタ 11 走査線(ゲート電極) 12 信号線(ソース配線、ソース電極) 16 蓄積容量線 17 液晶 19 偏光板 20 配向膜 21 ドレイン配線(電極) 22 (透明導電性の)画素電極 30 ゲート絶縁層 31 不純物を含まない(第1の)非晶質シリコン層 33 不純物を含む(第2の)非晶質シリコン層 34 (陽極酸化可能な)耐熱金属層 35 低抵抗金属層(AL) 36 (陽極酸化可能な)中間導電層 37 パシベーション絶縁層 38 (画素電極上のパシベーション絶縁層に形成された)開口部 55 蓄積 1 liquid crystal panel [code Description], the liquid crystal display device 2 active substrate (insulating substrate, a glass substrate) 3 semiconductor integrated circuit chip 4 TCP film 5,6 electrode terminal 9 color filter (glass substrate facing) 10 insulated gate transistor 11 scanning lines (gate electrode) 12 signal lines (source lines, the source electrode) 16 storage capacitor line 17 liquid crystal 19 polarizing plate 20 alignment layer 21 drain wiring (electrode) 22 (transparent conductive) the pixel electrode 30 a gate insulating layer 31 impurities does not include (first) amorphous containing silicon layer 33 impurities (second) (available anodized) amorphous silicon layer 34 refractory metal layer 35 a low-resistance metal layer (AL) 36 (available anodized ) formed in the passivation insulating layer of the intermediate conductive layer 37 passivation insulating layer 38 (on the pixel electrode) opening 55 accumulates 極 62 (パシベーション絶縁層に形成されたドレイン電極上の)開口部 63 (走査線上の)開口部 65 (画素電極形成の)感光性樹脂パターン 66 不純物を含む酸化シリコン層 67 不純物を含まない酸化シリコン層 68 5酸化タンタル(Ta ) 69 アルミナ(Al ) 70 酸化チタン(TiO ) 71 絶縁層(陽極酸化層または有機絶縁層) 72 (接続層の)酸化層 76 プラズマ保護層 80 接続層 81 透明導電層 82 第1の金属層 Pole 62 (on the drain formed in the passivation insulating layer electrode) opening 63 (scanline) opening 65 (the pixel electrode formation) of silicon oxide which does not contain silicon oxide layer 67 containing impurities photosensitive resin pattern 66 impurities layer 68 5 tantalum oxide (Ta 2 O 5) 69 alumina (Al 2 O 3) 70 titanium oxide (TiO 2) 71 insulating layer (anodized layer or an organic insulating layer) 72 (connection layer) oxide layer 76 plasma protective layer 80 connecting layer 81 transparent conductive layer 82 first metal layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 29/78 617W 617T 617U 619A Fターム(参考) 2H092 GA60 JA34 JA37 JA41 JB57 KA05 KB24 MA08 MA13 MA18 MA24 MA30 NA27 PA01 PA08 QA07 5F110 AA14 AA16 BB02 CC07 DD02 EE03 EE04 EE05 EE06 EE14 EE15 EE23 EE34 EE37 EE44 FF01 FF02 FF03 FF09 FF21 FF24 FF30 GG02 GG13 GG14 GG15 GG23 GG26 GG35 GG45 HK03 HK04 HK07 HK09 HK16 HK22 HK33 HK35 HK42 HM19 NN04 NN12 NN22 NN23 NN38 NN72 NN73 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 29/78 617W 617T 617U 619A F-term (reference) 2H092 GA60 JA34 JA37 JA41 JB57 KA05 KB24 MA08 MA13 MA18 MA24 MA30 NA27 PA01 PA08 QA07 5F110 AA14 AA16 BB02 CC07 DD02 EE03 EE04 EE05 EE06 EE14 EE15 EE23 EE34 EE37 EE44 FF01 FF02 FF03 FF09 FF21 FF24 FF30 GG02 GG13 GG14 GG15 GG23 GG26 GG35 GG45 HK03 HK04 HK07 HK09 HK16 HK22 HK33 HK35 HK42 HM19 NN04 NN12 NN22 NN23 NN38 NN72 NN73

Claims (28)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体の形成されるゲート電極領域を除いてその表面に絶縁層を有する1層以上の金属層からなるゲート配線と、 前記ゲート電極上に1層以上のゲート絶縁層を介して形成された不純物を含まない第1の半導体層と、 前記ゲート電極と一部重なり合ってソース領域とドレイン領域となる様形成された1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層のソース電極とドレイン電極部とを含んでその表面に陽極酸化層を有する1層以上の陽極酸化可能な金属にて形成されたソース配線とドレイン配線と、 前記ソース電極とドレイン電極間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とが形成されていることを特徴とする絶縁ゲート型トランジスタ。 1. A semiconductor and gate wiring on the surface thereof except for a gate electrode region comprising one or more metal layers having an insulating layer formed of, through one or more layers of the gate insulating layer on the gate electrode a first semiconductor layer containing no formation impurities, a second semiconductor layer including a pair of impurity formed such that the source region and the drain region overlap the gate electrode and the part, of the pair a source wiring and a drain wiring formed by one or more layers of anodic oxidizable metal having an anodized layer on the surface thereof and a source electrode and a drain electrode of the second semiconductor layer, the source electrode and the drain first insulated gate transistor, characterized in that the silicon oxide layer is formed comprising a silicon oxide layer and the impurity containing no impurities is formed on the semiconductor layer between the electrodes.
  2. 【請求項2】 前記ゲート電極を含むゲート配線は、 陽極酸化可能な金属層からなり、更にその上部の絶縁層は陽極酸化層であることを特徴とする請求項1に記載の絶縁ゲート型トランジスタ。 2. A gate wiring including the gate electrode is made anodic oxidizable metal layer, an insulating gate type transistor according to claim 1 in which the upper portion of the insulating layer is characterized by an anode oxidation layer .
  3. 【請求項3】 前記ゲート配線上の絶縁層は、 有機絶縁層であることを特徴とする請求項1に記載の絶縁ゲート型トランジスタ。 Wherein the insulating layer on the gate wiring, insulated gate transistor according to claim 1, characterized in that the organic insulating layer.
  4. 【請求項4】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 1層以上の金属層よりなり、絶縁ゲート型トランジスタのゲート電極と連続して絶縁基板上に形成された走査線と、 ゲート部自身よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成されたゲート電極と、 その他のゲート電極上と走査線上に形成された絶縁層と、 前記ゲート電極上の第1の半導体層上に、一部重なり合って形成され、絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層にて形成されたソース配線(信号線)と 4. A unit pixel is an insulating substrate arranged in a two-dimensional matrix insulated gate transistor for a liquid crystal display device consists of at least one metal layer, a gate electrode of an insulated gate transistor a gate electrode and a scanning line formed on an insulating substrate successively, lamination of the first semiconductor layer containing no more widely one layer of the gate insulating layer and the impurity than the gate portion itself is selectively formed and When the other and on the gate electrode and the insulating layer formed on a scanning line, a first semiconductor layer on the gate electrode, are formed partially overlapped, a source region and a drain region of an insulated gate transistor a second semiconductor layer including a pair of impurity, the pair second semiconductor layer on an insulating substrate and a source wiring formed by one or more layers of anodic oxidizable metal layer (signal line) When レイン配線と、 前記ドレイン配線を含んで絶縁基板上に形成された透明導電性の画素電極と、 前記ドレイン配線上の画素電極を除く部分のソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線からなるソース電極とドレイン電極間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 And rain wiring, and a pixel electrode of the transparent conductive formed on an insulating substrate comprising said drain wire, anodized layer formed on the surface of the source wiring and the drain wiring of the portion except for the pixel electrode on the drain wire When, characterized in that it has a silicon oxide layer having a first silicon oxide layer and the impurity containing no impurities is formed on the semiconductor layer between the source electrode and the drain electrode made of the source wiring and the drain wiring an insulated gate transistor for a liquid crystal display device according to.
  5. 【請求項5】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 1層以上の金属層よりなり、絶縁ゲート型トランジスタのゲート電極と連続して絶縁基板上に形成された走査線と接続層と、 該記接続層の一部を含んで形成された透明導電性の画素電極と、 ゲート部自身よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成されたゲート電極と、 その他のゲート電極上と走査線上に形成された絶縁層と、 前記ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上と絶縁 5. A unit pixel is an insulating substrate arranged in a two-dimensional matrix insulated gate transistor for a liquid crystal display device consists of at least one metal layer, a gate electrode of an insulated gate transistor continuously and the connection layer and the scanning lines formed on an insulating substrate, a transparent conductive pixel electrodes a are comprise forms part of 該記 connection layer, the more widely one layer than the gate portion itself gate a gate electrode stack of a first semiconductor layer is selectively formed without the insulating layer and the impurity, other and on the gate electrode and the insulating layer formed on a scanning line, a first on the gate electrode a second semiconductor layer including a pair of impurity serving as the source region and the drain region of the insulated gate transistor formed partially overlapped with the gate electrode on the semiconductor layer, and an upper second semiconductor layer of the pair insulation 基板上とに1層以上の陽極酸化可能な金属層にて形成されたソース配線(信号線)と同じく前記接続層の一部を含んで形成されたドレイン配線と、 該ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とで形成された絶縁層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 A source wiring formed by one or more layers of anodic oxidizable metal layer on the substrate and the drain wiring also formed include part of the connecting layer (signal line) of the source wiring and the drain wiring It has an anode oxide layer formed on the surface, and the source wiring and the drain wiring between the first silicon oxide layer not containing an impurity in the semiconductor layer and the insulating layer formed by a silicon oxide layer containing impurities an insulated gate transistor for a liquid crystal display device, characterized by that.
  6. 【請求項6】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 1層以上の金属層よりなり、絶縁ゲート型トランジスタのゲート電極と連続して絶縁基板上に形成された走査線と、 透明導電性の画素電極と、 ゲート部自身よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成されたゲート電極と、 その他のゲート電極上と走査線上に形成された絶縁層と、 前記ゲート電極上の第1の半導体層上にゲートと一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化可能な金属層にて形 6. A unit pixel is an insulating substrate arranged in a two-dimensional matrix insulated gate transistor for a liquid crystal display device consists of at least one metal layer, a gate electrode of an insulated gate transistor the lamination of the scanning lines formed on an insulating substrate in succession, a transparent conductive pixel electrode, a first semiconductor layer containing no more widely one layer of the gate insulating layer and the impurity than the gate portion itself and a gate electrode selectively formed, and other insulating layer and the gate electrode is formed on a scanning line of the first insulating gate type formed overlapping the gate and a portion on the semiconductor layer on the gate electrode a second semiconductor layer including a pair of impurity serving as the source region and the drain region of the transistor, in the pair second semiconductor layer on the insulating substrate and the one or more layers of anodic oxidizable metal layer form 成されたソース配線(信号線)と、 同じく画素電極の一部を含んで形成されたドレイン配線と、 前記ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 And made a source wiring (signal line), and a drain wiring formed including a part of the pixel electrode also, the anodized layer formed on the surface of the source wiring and the drain wiring, the source wiring and the drain wiring an insulated gate transistor for a liquid crystal display device, characterized in that and a silicon oxide layer having a silicon oxide layer and the impurity containing no impurities is formed on the first semiconductor layer between.
  7. 【請求項7】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 1層以上の金属層よりなり、絶縁ゲート型トランジスタのゲート電極と連続して絶縁基板上に形成された走査線と、 ゲート部自身よりも幅広く1層以上のゲート絶縁層と不純物を含まない第1の半導体層との積層が選択的に形成されたゲート電極と、 その他のゲート電極上と走査線上に形成された絶縁層と、 前記ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上に1層以上の陽極酸化可能な金属層にて形成されたソース配線(信号線)とドレ 7. A unit pixel is an insulating substrate arranged in a two-dimensional matrix insulated gate transistor for a liquid crystal display device consists of at least one metal layer, a gate electrode of an insulated gate transistor a gate electrode and a scanning line formed on an insulating substrate successively, lamination of the first semiconductor layer containing no more widely one layer of the gate insulating layer and the impurity than the gate portion itself is selectively formed and When the other and on the gate electrode and the insulating layer formed on a scanning line, a source region and a drain region of the first gate electrode on the semiconductor layer and partially overlapping formed insulated gate transistor on said gate electrode Dore a second semiconductor layer, the pair second semiconductor layer on the source wiring formed by one or more layers of anodic oxidizable metal layer (signal line) including a pair of impurity serving as ン配線と、 前記ドレイン配線を含んで絶縁基板上に形成された透明導電性の画素電極と、 前記ドレイン配線上の画素電極部を除くソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 And down lines, a pixel electrode of the transparent conductive formed on an insulating substrate comprising said drain wiring, and the anodized layer formed on the surface of the source wiring and the drain wiring except for the pixel electrode portion on the drain wire the gate for a liquid crystal display device, characterized in that and a silicon oxide layer having a first silicon oxide layer and the impurity containing no impurities is formed on the semiconductor layer between the source wiring and the drain wiring Isolated transistor.
  8. 【請求項8】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 絶縁基板上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極と連続して形成された走査線と、 該走査線と金属層を部分的に積層された透明導電性の画素電極と、 前記ゲート電極上に、プラズマ保護層とゲート絶縁層とを介して形成されたゲート部自身よりも幅広い不純物を含まない第1の半導体層と、 該第1の半導体層上にゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域、ドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上とゲート絶縁層上とに形成された1層以上の陽極酸化可能な金属層よりな 8. A unit pixel insulated gate transistor for a liquid crystal display device comprising an insulating substrate arranged in a two-dimensional matrix consists of a stack of the transparent conductive layer and a metal layer on an insulating substrate insulating and scanning lines which are formed continuously with the gate electrode of the gate transistor, the scanning line and the metal layer partially laminated transparent conductive pixel electrode, over the gate electrode, the plasma protective layer and the gate insulating the first semiconductor layer, the source region of the insulated gate transistor formed partially overlapped with the gate electrode on the first semiconductor layer which does not include a wide range of impurities than the gate portion itself which is formed through the layer a second semiconductor layer including a pair of impurity serving as a drain region, it from the pair second semiconductor layer and on the gate insulating layer above and one or more layers of anodic oxidizable metal layer formed on the ソース配線(信号線)と、 同じく透明導電性の画素電極との前記積層部を含んで形成されたドレイン配線と、 前記ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 A source wiring (signal line), as well as the laminated portion comprise formed drain wiring of a transparent conductive pixel electrode, an anode oxide layer formed on the surface of the source wiring and the drain wiring, the source wiring an insulated gate transistor for a liquid crystal display device, characterized in that and a silicon oxide layer having a first silicon oxide layer and the impurity containing no impurities is formed on the semiconductor layer between the drain wiring.
  9. 【請求項9】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 絶縁基板上にゲート電極と連続して形成された走査線と、 同じく透明導電性の画素電極と、 前記ゲート電極上に、プラズマ保護層とゲート絶縁層とを介してゲート部自身電極よりも幅広く形成された不純物を含まない第1の半導体層と、 該第1の半導体層上に、ゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上とゲート絶縁層上とに1層以上の陽極酸化可能な金属層に形成されたソース配線(信号線)と、 同じく透明導電性の画素電極を含んで形成されたドレイン配線と、 前 9. A unit pixel insulated gate transistor for a liquid crystal display device comprising an insulating substrate arranged in a two-dimensional matrix, a scanning line formed continuously with the gate electrode on an insulating substrate , and likewise the transparent conductive pixel electrodes, on the gate electrode, a first semiconductor layer containing no widely formed impurities than the gate portion itself electrodes through the plasma protective layer and the gate insulating layer, said on the first semiconductor layer, a second semiconductor layer including a pair of impurity serving as the source region and the drain region of the gate electrode and the insulated gate transistor part is overlapping formation, the second semiconductor of the pair layer on the gate insulating layer and on the source wiring formed on one or more layers of anodic oxidizable metal layer (signal line), and a drain wiring formed also includes a transparent conductive pixel electrodes, before ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース・ドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 Yes and anodized layer formed on the surface of the source wiring and the drain wiring, and a first semiconductor free of impurities formed on the layer of silicon oxide layer and a silicon oxide layer containing impurities between the source and drain wires an insulated gate transistor for a liquid crystal display device, characterized by that.
  10. 【請求項10】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 絶縁基板上に透明導電層と陽極酸化可能な金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極と連続して形成された走査線と、 上記金属層に部分的に積層されて形成された透明導電性の画素電極と、 ゲート自身よりも幅広く形成されたプラズマ保護層とゲート絶縁層と、 前記ゲート電極上に形成された不純物を含まない第1の半導体層と、 その他の走査線上とゲート電極上には絶縁層と、前記ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第 10. A unit pixel insulated gate transistor for a liquid crystal display device comprising an insulating substrate arranged in a two-dimensional matrix, the transparent conductive layer and the anodized metal layers on an insulating substrate a gate electrode of an insulated gate transistor consists stacking a scan line formed continuously, and the pixel electrode partially laminated formed transparent conductive to the metal layer, which is formed wider than the gate itself a plasma protective layer and the gate insulating layer, a first semiconductor layer containing no impurities is formed on the gate electrode, an insulating layer on the other scanning line and the gate electrode, on the first of said gate electrode a second semiconductor layer including a pair of impurity serving as the source region and the drain region of the insulated gate transistor formed partially overlapped with the gate electrode on the semiconductor layer, the first of the pair 2の半導体層上と絶縁基板上とに形成された1層以上の陽極酸化可能な金属層よりなるソース配線(信号線)と、 同じく透明導電性の画素電極の金属層と積層して形成されたドレイン配線と、 前記ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 Second semiconductor layer on the insulating substrate and the formed one or more layers of anodic oxidizable metal layer source wire made of a (signal lines), formed by similarly laminating a metal layer of a transparent conductive pixel electrode and a drain wiring, and the source wiring and the drain wiring anodized layer formed on the surface of the first silicon oxide layer and an impurity which does not contain an impurity which is formed on the semiconductor layer between the source wiring and the drain wiring an insulated gate transistor for a liquid crystal display device, characterized in that a silicon oxide layer containing.
  11. 【請求項11】 単位画素が2次元のマトリクスに配列された絶縁基板を有してなる液晶表示装置用のゲート絶縁型トランジスタにおいて、 絶縁基板上に透明導電層と金属層との積層よりなり絶縁ゲート型トランジスタのゲート電極と連続して形成された走査線と透明導電性の画素電極と、 ゲート自身よりも幅広くプラズマ保護層上に形成されたゲート絶縁層と、 ゲート絶縁層上に形成された不純物を含まない第1の半導体層と、 その他の走査線上とゲート電極上に形成された絶縁層と、 前記ゲート電極上の第1の半導体層上にゲート電極と一部重なり合って形成された絶縁ゲート型トランジスタのソース領域とドレイン領域となる1対の不純物を含む第2の半導体層と、 前記1対の第2の半導体層上と絶縁基板上とに1層以上の陽極酸化 11. A unit pixel insulated gate transistor for a liquid crystal display device comprising an insulating substrate arranged in a two-dimensional matrix consists of a stack of the transparent conductive layer and a metal layer on an insulating substrate insulating the scanning lines and the transparent conductive pixel electrodes formed continuously with the gate electrode of the gate transistor, a gate insulating layer formed on the wide plasma protective layer than the gate itself, is formed on the gate insulating layer a first semiconductor layer containing no impurity, and other scanning line and the insulating layer formed on the gate electrode, which is formed partially overlapped with the gate electrode on the first semiconductor layer on the gate electrode insulating the second semiconductor layer, the pair second semiconductor layer on the insulating substrate and the one or more layers of anodic oxidation, including a pair of impurity serving as the source region and the drain region of the gate transistor 可能な金属層にて形成されたソース配線(信号線)と、 画素電極を含んで形成されたドレイン配線と 前記ソース配線とドレイン配線の表面に形成された陽極酸化層と、 前記ソース配線とドレイン配線間の第1の半導体層上に形成された不純物を含まない酸化シリコン層と不純物を含む酸化シリコン層とを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタ。 A source wiring formed by metal layers (signal lines), and the anodized layer formed on the surface of the drain wiring formed include pixel electrodes source wiring and the drain wiring, the source wiring and the drain an insulated gate transistor for a liquid crystal display device, characterized in that and a silicon oxide layer having a first silicon oxide layer and the impurity containing no impurities is formed on the semiconductor layer between the wires.
  12. 【請求項12】 前記ゲート電極は、 陽極酸化可能な金属層よりなり、更にその絶縁層が陽極酸化層であることを特徴とする請求項4、請求項5、請求項6、請求項7若しくは請求項10に記載の液晶表示装置用のゲート絶縁型トランジスタ。 12. The gate electrode is made of anodized metal layers, further claim 4 in which the insulating layer is characterized in that an anode oxide layer, according to claim 5, claim 6, claim 7 or an insulated gate transistor for a liquid crystal display device according to claim 10.
  13. 【請求項13】 前記絶縁層が、 有機絶縁層であることを特徴とする請求項4、請求項5、請求項6、請求項7、請求項10若しくは請求項1 Wherein said insulating layer is, claim 4, characterized in that the organic insulating layer, according to claim 5, claim 6, claim 7, claim 10 or claim 1
    1に記載の液晶表示装置用のゲート絶縁型トランジスタ。 An insulated gate transistor for a liquid crystal display device according to 1.
  14. 【請求項14】 絶縁基板上に1層以上の金属層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するゲート配線等形成ステップと、 1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成兼用順次積層ステップと、 少なくともトランジスタ素子の形成領域に、上記形成された第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出する基板露出ステップと、 少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成する絶縁層形成ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース 14. consisted least one metal layer on an insulating substrate, a gate wiring and the like formed forming a scanning line serves also as the gate electrode of the portion of the insulated gate transistor, and one or more layers of the gate insulating layer a first amorphous silicon layer and the second gate portion such form combined sequentially stacked step the amorphous silicon layer are sequentially deposited containing impurities that do not contain impurities, the formation region of at least the transistor elements, the formation a substrate-exposing step for exposing selectively leaving the insulating substrate and the second, which is the first amorphous silicon layer and the gate insulating layer, on the exposed portion of the scanning line and the gate electrode in at least the image display unit on an insulating layer formation step of forming an insulating layer, a source of one or more layers of anodic oxidizable metal layer after deposition, to include a second amorphous silicon layer so as to partially overlap a gate electrode on an insulating substrate 線(信号線)とドレイン配線を形成する配線形成ステップと、 上記形成されたドレイン配線を含んで絶縁基板上に透明導電性の画素電極を形成する画素電極形成ステップと、 上記画素電極の選択的パターン形成に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、 Lines and wiring formation step of forming a (signal line) and the drain wire, a pixel electrode forming step of forming a transparent conductive pixel electrode on an insulating substrate including a drain wiring which is the formation, selective of the pixel electrode and a source wiring while irradiating with light while protecting the pixel electrode photosensitive resin pattern used in the pattern formation as a mask, and the drain wiring, and the second amorphous silicon layer entirely between the source wiring and the drain wiring,
    第1の非晶質シリコン層の一部とを陽極酸化する光マスク利用シリコン陽極酸化ステップとを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 Method of manufacturing an insulated gate transistor for a liquid crystal display device characterized in that it a part of the first amorphous silicon layer and an optical mask utilized silicon anodic oxidation step of anodizing.
  15. 【請求項15】 絶縁基板上に1層以上の金属層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と接続層とを形成するゲート配線等形成ステップと、 1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成兼用順次積層ステップと、 少なくともトランジスタ素子形成領域に、上記形成された第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出する基板露出ステップと、 少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成する絶縁層形成ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上 15. consisted least one metal layer on an insulating substrate, a part of the gate wiring and the like formed forming a connection between the scan line layer that serves also as a gate electrode of an insulated gate transistor, one or more layers of a first amorphous silicon layer and the second gate portion such form combined sequentially stacked step the amorphous silicon layer are sequentially deposited containing impurities without the gate insulating layer and the impurity, at least transistor element formation region a substrate-exposing step for exposing selectively leaving the insulating substrate and the second and the first amorphous silicon layer and the gate insulating layer which is the form, scan lines which are exposed in at least the image display unit and the gate an insulating layer formation step of forming an insulating layer on the electrode, after one or more layers of anodic oxidizable metal layer deposition, insulating comprise a second amorphous silicon layer so as to partially overlap with the gate electrode substrate Up ソース配線(信号線)と接続層の一部を含んでドレイン配線とを形成する配線形成ステップと、 上記接続層の一部を含んで絶縁基板上に透明導電性の画素電極を形成する画素電極形成ステップと、 上記画素電極の選択的パターン形成に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、 A wiring forming step of forming a drain wiring comprise a portion of the source wiring (signal line) connected layer, a pixel electrode to form a transparent conductive pixel electrode on an insulating substrate containing a part of the connection layer and forming step, the source line while irradiating with light while protecting the pixel electrode photosensitive resin pattern used to selectively patterning of the pixel electrode as a mask, and the drain wiring, the between the source wiring and the drain wiring an amorphous silicon layer all 2,
    第1の非晶質シリコン層の一部とを陽極酸化する光マスク利用シリコン陽極酸化ステップとを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 Method of manufacturing an insulated gate transistor for a liquid crystal display device characterized in that it a part of the first amorphous silicon layer and an optical mask utilized silicon anodic oxidation step of anodizing.
  16. 【請求項16】 絶縁基板上に1層以上の金属層よりなり絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するゲート配線等形成ステップと、 1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 少なくともトランジスタ形成領域に上記形成された第2 16. A gate wiring and the like formed forming a scanning line serves also as the gate electrode of an insulated gate transistor consists at least one metal layer on an insulating substrate, not comprise one or more layers of the gate insulating layer and the impurity and sequentially laminating step gate portion and the like formed sequentially depositing a second amorphous silicon layer comprising a first amorphous silicon layer and the impurity, the is the formed on at least a transistor forming region 2
    と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出する基板露出ステップと、 少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成する絶縁層形成ステップと、 絶縁基板上に透明導電性の画素電極を形成する画素電極形成ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成する配線形成ステップと、 光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、第1の非晶質シリコン層の一部とを陽極酸化する光利用陽極酸化ステップとを有していることを特徴とする液晶表示装 When forming a substrate-exposing step, the insulating layer on the exposed portion of the scanning line and the gate electrode in at least the image display unit for selectively leaving exposed the insulating substrate and the first amorphous silicon layer and the gate insulating layer an insulating layer forming step is a pixel electrode forming step of forming a transparent conductive pixel electrode on an insulating substrate, after depositing one or more layers of anodic oxidizable metal layer, a so as to partially overlap with the gate electrode a source wiring on an insulating substrate comprising an amorphous silicon layer 2 (signal line) and the wiring formation step of forming a drain wiring comprise a portion of the pixel electrode, and the source line while irradiating with light, drain a wiring, and a second amorphous silicon layer entirely between the source wiring and the drain wiring, that a part of the first amorphous silicon layer and a light use anodizing step of anodizing the liquid crystal display instrumentation, characterized 置用のゲート絶縁型トランジスタの製造方法。 Method of manufacturing an insulated gate transistor 置用.
  17. 【請求項17】 絶縁基板上に1層以上の金属層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線を形成するゲート配線等形成ステップと、 1層以上のゲート絶縁層と不純物を含まない第1の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層上にソース配線(信号線)とドレイン配線を形成する配線形成ステップと、 上記形成されたソース配線とドレイン配線下とトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とを選択的に残して絶縁基板を露出する基板露出ステップと、 少なくとも画像表示部内の露出している走査線とゲ 17. consisted least one metal layer on an insulating substrate, a gate wiring and the like formed forming a scanning line serves also as the gate electrode of the portion of the insulated gate transistor, and one or more layers of the gate insulating layer first and sequentially stacked step gate portion and the like formed to the second sequential depositing an amorphous silicon layer including amorphous silicon layer and an impurity, at least one layer of anodic oxidizable metal layer not containing impurities after depositing the source line to the second amorphous silicon layer so as to partially overlap with the gate electrode (signal line) and the wiring formation step of forming a drain wiring, source wiring and drain wiring under which is the form and the substrate-exposing step of the transistor forming region and the second and the first amorphous silicon layer and the gate insulating layer selectively leaving to expose the insulating substrate, scanning lines are exposed in at least the image display unit gain ト電極上に絶縁層を形成する絶縁層形成ステップと、 上記ドレイン配線を含んで絶縁基板上に透明導電性の画素電極を形成する画素電極形成ステップと、 上記画素電極の選択的パターン形成に用いられた感光性樹脂パターンをマスクとして画素電極を保護しつつ光を照射しながらソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、 An insulating layer forming step on the gate electrode to form the insulating layer, and the pixel electrode forming step of forming a transparent conductive pixel electrode on an insulating substrate comprising said drain wiring, using the selective patterning of the pixel electrode and a source wiring while irradiating with light the photosensitive resin pattern was while protecting the pixel electrode as a mask, and the drain wiring, and the second amorphous silicon layer entirely between the source wiring and the drain wiring,
    第1の非晶質シリコン層の一部とを陽極酸化する光マスク利用陽極酸化ステップとを有していることを特徴とする液晶表示装置のゲート絶縁型トランジスタの製造方法。 Method of manufacturing an insulated gate transistor of a liquid crystal display device characterized in that it a part of the first amorphous silicon layer and an optical mask utilized anodizing step of anodizing.
  18. 【請求項18】 絶縁性基板上に透明導電層と金属層との積層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するゲート配線等形成ステップと、 プラズマ保護層とゲート絶縁層と不純物を含まない第1 18. become a laminate made of a transparent conductive layer and a metal layer on an insulating substrate, a part of the gate wiring and the like formed step of forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode of an insulated gate transistor , first without the plasma protective layer and the gate insulating layer and the impurity
    の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 少なくともトランジスタ形成領域に第2と第1との非晶質シリコン層を選択的に残してゲート絶縁層を露出するゲート絶縁膜露出ステップと、 擬似画素電極上のゲート絶縁層とプラズマ保護層とを除去して擬似画素電極を露出する疑似画素電極露出ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んでゲート絶縁層上にソース配線(信号線)と擬似画素電極の一部を含んでドレイン配線とを形成するソース配線とドレイン配線形成ステップと、 上記形成された擬似画素電極上に形成された金属層を除去する疑似画素電極露出ステップと、 光を照射しな Amorphous silicon and sequentially stacked step gate portion and the like formed sequentially depositing a second amorphous silicon layer, and the second and the first at least transistor forming region including an amorphous silicon layer and the impurity a gate insulating film exposed step of exposing the gate insulating layer to leave a layer selectively, and a pseudo pixel electrode exposing step of exposing the pseudo pixel electrode and a gate insulating layer on the pseudo-pixel electrode and the plasma protective layer is removed, after depositing one or more layers of anodic oxidizable metal layer, comprising the second amorphous silicon layer so as to partially overlap with the gate electrode a source wiring on the gate insulating layer (signal line) of the pseudo pixel electrode the source wiring and the drain wiring formation step of including a part forming a drain wiring, Do irradiated with pseudo pixel electrode exposing step of removing the metal layer formed on the pseudo pixel electrodes above formed, a light らソース配線と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、第1の非晶質シリコン層の一部とを陽極酸化する光利用陽極酸化ステップとを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 And Luo source wiring, and drain wiring, and the second amorphous silicon layer entirely between the source wiring and the drain wiring, and a light use anodic oxidation step and a part of the first amorphous silicon layer to anodic oxidation method of manufacturing an insulated gate transistor for a liquid crystal display device, characterized in that it has.
  19. 【請求項19】 絶縁性基板上に透明導電層と金属層との積層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するゲート配線等形成ステップと、 プラズマ保護層とゲート絶縁層と不純物を含まない第1 19. become a laminate made of a transparent conductive layer and a metal layer on an insulating substrate, a part of the gate wiring and the like formed step of forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode of an insulated gate transistor , first without the plasma protective layer and the gate insulating layer and the impurity
    の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 少なくともトランジスタ形成領域に第2と第1との非晶質シリコン層を選択的に残してゲート絶縁層を露出するゲート絶縁層露出ステップと、 擬似画素電極上のゲート絶縁層とプラズマ保護層とを除去して擬似画素電極を露出する疑似画素電極露出ステップと、 上記擬似画素電極上に形成された金属層を除去する金属層除去ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んでゲート絶縁層上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成するソース配線とドレイン配線形成ステップと、 光を照射しながらソース配線と、ド Amorphous silicon and sequentially stacked step gate portion and the like formed sequentially depositing a second amorphous silicon layer, and the second and the first at least transistor forming region including an amorphous silicon layer and the impurity a gate insulating layer exposing step of exposing the gate insulating layer to leave a layer selectively, and a pseudo pixel electrode exposing step of exposing the pseudo pixel electrode and a gate insulating layer on the pseudo-pixel electrode and the plasma protective layer is removed, It said the pseudo pixel metal layer removing step of removing the formed metal layer on the electrode, after one or more layers of anodic oxidizable metal layer deposition, the second amorphous silicon so as to partially overlap with the gate electrode and a source wiring while irradiating the source wiring and the drain wiring formation step of forming a drain wiring, the light contains a portion of the source wiring (signal line) the pixel electrode on the gate insulating layer include a layer, de イン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、第1の非晶質シリコン層の一部とを陽極酸化する光利用陽極酸化ステップとを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 It has an in-line, a second amorphous silicon layer entirely between the source wiring and the drain wiring, and a light use anodic oxidation step and a part of the first amorphous silicon layer to anodic oxidation method of manufacturing an insulated gate transistor for a liquid crystal display device according to claim.
  20. 【請求項20】 絶縁性基板上に透明導電層と金属層との積層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するゲート配線等形成ステップと、 プラズマ保護層とゲート絶縁層と不純物を含まない第1 20. A becomes a laminate made of a transparent conductive layer and a metal layer on an insulating substrate, a part of the gate wiring and the like formed step of forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode of an insulated gate transistor , first without the plasma protective layer and the gate insulating layer and the impurity
    の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とプラズマ保護層とを選択的に残して絶縁基板を露出する基板露出ステップと、 少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成する絶縁層形成ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と擬似画素電極の一部を含んでドレイン配線とを形成するソース配線とドレイン配線形成ステップと、 上記擬似画素電極上に形成された金属層を除去する金属層除去ステップと、 光を照射しながらソース配 Amorphous silicon layer and the sequentially stacked step gate portion and the like formed sequentially depositing a second amorphous silicon layer containing an impurity, the second and the first amorphous silicon layer on at least a transistor forming region of the insulating layer formation step of forming an insulating layer on the exposed portion of the scanning line and the gate electrode of the substrate exposed step of the gate insulating layer and the plasma protective layer selectively leaving to expose the insulating substrate, in at least the image display unit and When, after depositing one or more layers of anodic oxidizable metal layer, the second source wiring on an insulating substrate comprising an amorphous silicon layer so as to partially overlap with the gate electrode (signal line) pseudo pixel electrode the source wiring and the drain wiring formation step of forming a drain wiring contains part of a metal layer removal step of removing the metal layer formed on the pseudo-pixel electrode, a source distribution while irradiating with light と、ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、第1の非晶質シリコン層の一部とを陽極酸化する光利用陽極酸化ステップとを有していることを特徴とする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 When, having a drain wire, a second amorphous silicon layer entirely between the source wiring and the drain wiring, and a light use anodic oxidation step and a part of the first amorphous silicon layer to anodic oxidation method of manufacturing an insulated gate transistor for a liquid crystal display device, characterized in that there.
  21. 【請求項21】 絶縁性基板上に透明導電層と金属層との積層よりなり、一部が絶縁ゲート型トランジスタのゲート電極も兼ねる走査線と擬似画素電極とを形成するゲート配線等形成ステップと、 プラズマ保護層とゲート絶縁層と不純物を含まない第1 21. become a laminate made of a transparent conductive layer and a metal layer on an insulating substrate, a part of the gate wiring and the like formed step of forming the scanning lines and the pseudo pixel electrode serves also as the gate electrode of an insulated gate transistor , first without the plasma protective layer and the gate insulating layer and the impurity
    の非晶質シリコン層と不純物を含む第2の非晶質シリコン層とを順次被着するゲート部等形成用順次積層ステップと、 少なくともトランジスタ形成領域に第2と第1の非晶質シリコン層とゲート絶縁層とプラズマ保護層とを選択的に残して絶縁基板を露出する基板露出ステップと、 上記擬似画素電極上に形成された金属層を除去する金属層除去ステップと、少なくとも画像表示部内の露出している走査線とゲート電極上に絶縁層を形成する絶縁層形成ステップと、 1層以上の陽極酸化可能な金属層を被着後、ゲート電極と一部重なるように第2の非晶質シリコン層を含んで絶縁基板上にソース配線(信号線)と画素電極の一部を含んでドレイン配線とを形成するソース配線とドレイン配線形成ステップと、 光を照射しながらソース配線と、 Amorphous silicon layer and the sequentially stacked step gate portion and the like formed sequentially depositing a second amorphous silicon layer containing an impurity, the second and the first amorphous silicon layer on at least a transistor forming region of the and the substrate exposing step of the gate insulating layer and the plasma protective layer selectively leaving to expose the insulating substrate, and a metal layer removal step of removing the metal layer formed on the pseudo-pixel electrodes, in at least the image display unit an insulating layer formation step of forming an insulating layer on the scan line and the gate electrode on the exposed, after one or more layers of anodic oxidizable metal layer deposition, a second amorphous so as to partially overlap with the gate electrode the source wiring and the drain wiring formation step of forming a drain wiring comprise a portion of the source wiring on an insulating substrate including the quality silicon layer (signal line) the pixel electrode, and the source line while irradiating with light, ドレイン配線と、ソース配線とドレイン配線間の第2の非晶質シリコン層全部と、第1の非晶質シリコン層の一部とを陽極酸化する光利用陽極酸化ステップとを有していることを特徴とするする液晶表示装置用のゲート絶縁型トランジスタの製造方法。 It has a drain wiring, and the second amorphous silicon layer entirely between the source wiring and the drain wiring, and a light use anodic oxidation step and a part of the first amorphous silicon layer to anodic oxidation features and would like the manufacturing method of insulated gate transistor for a liquid crystal display device.
  22. 【請求項22】 前記ゲート配線等形成ステップに先立って、陽極酸化可能な金属層をゲート電極として選定するゲート電極金属選定ステップを有し、 前記絶縁層形成ステップは、 絶縁層を陽極酸化によって形成する陽極酸化膜絶縁層形成ステップであることを特徴とする請求項14、請求項15、請求項16、請求項17若しくは請求項20に記載の液晶表示装置用のゲート絶縁型トランジスタの製造方法。 22. Prior to the gate wiring and the like formed step form, a gate electrode metal selection step of selecting the anodic oxidizable metal layer as a gate electrode, the insulating layer forming step, by anodic oxidation of the insulating layer claim 14, characterized in that the anodic oxide film insulating layer forming step of claim 15, claim 16, the manufacturing method of insulated gate transistor for a liquid crystal display device according to claim 17 or claim 20.
  23. 【請求項23】 前記絶縁層形成ステップは、 絶縁層を有機絶縁物を電着によって付着することにより形成する電着利用絶縁層形成ステップであることを特徴とする請求項14、請求項15、請求項16、請求項1 23. The insulating layer forming step, claim 14, characterized in that the electrodeposition use insulating layer forming step of forming by deposition by organic insulating material electrodeposited insulating layer, according to claim 15, 16. claim 1
    7、請求項20若しくは請求項21に記載の画像表示装置用のゲート絶縁型トランジスタの製造方法。 7, a manufacturing method of insulated gate transistor for an image display apparatus according to claim 20 or claim 21.
  24. 【請求項24】 上記液晶表示装置は、透過型と反射型兼用の液晶表示装置であり、 前記透明導電性の画素電極は、 半透過性かつ導電性の画素電極であることを特徴とする請求項4から請求項11のいずれかに記載の液晶表示装置用のゲート絶縁型トランジスタ。 24. The liquid crystal display device is a transmissive and reflective type combined liquid crystal display device of the transparent conductive pixel electrodes, wherein which is a semi-permeable, electrically conductive pixel electrode an insulated gate transistor for a liquid crystal display device according to any one of claims 11 to claim 4.
  25. 【請求項25】 上記液晶表示装置は、反射型の液晶表示装置であり、 前記透明導電性の画素電極に換えて、導電性ミラーを有していることを特徴とする請求項4から請求項11のいずれかに記載の液晶表示装置用のゲート絶縁型トランジスタ。 25. The liquid crystal display device is a reflective liquid crystal display device, according to claim from claim 4 in place of the transparent conductive pixel electrode, characterized in that it comprises an electrically conductive mirror 11 insulated gate transistor for a liquid crystal display device according to any one of.
  26. 【請求項26】 上記液晶表示装置は、反射型の液晶表示装置であり、 前記絶縁性基板は、少くも前記透明導電性画素電極の直下部ではミラーと透明絶縁層とが形成されていることを特徴とする請求項4から請求項11のいずれかに記載の液晶表示装置用のゲート絶縁型トランジスタ。 26. The liquid crystal display device is a reflective liquid crystal display device, the insulating substrate is less also the directly under part of the transparent conductive pixel electrodes are formed and a mirror and a transparent insulating layer an insulated gate transistor for a liquid crystal display device according to claim 4 to claim 11, wherein.
  27. 【請求項27】 前記ゲート電極は、陽極酸化可能な金属層よりなり、更にその絶縁層が陽極酸化層であることを特徴とする請求項24、請求項25若しくは請求項2 27. The gate electrode is made of anodized metal layers, further claim 24 in which the insulating layer is characterized in that an anode oxide layer, according to claim 25 or claim 2
    6に記載の液晶表示装置用のゲート絶縁型トランジスタ。 An insulated gate transistor for a liquid crystal display device according to 6.
  28. 【請求項28】 前記絶縁層が、 有機絶縁層であることを特徴とする請求項24、請求項25若しくは請求項26に記載の液晶表示装置用のゲート絶縁型トランジスタ。 28. the insulating layer, a gate insulating type transistor for a liquid crystal display device according to claim 24, claim 25 or claim 26, characterized in that the organic insulating layer.
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