JP2002076134A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2002076134A
JP2002076134A JP2000263668A JP2000263668A JP2002076134A JP 2002076134 A JP2002076134 A JP 2002076134A JP 2000263668 A JP2000263668 A JP 2000263668A JP 2000263668 A JP2000263668 A JP 2000263668A JP 2002076134 A JP2002076134 A JP 2002076134A
Authority
JP
Japan
Prior art keywords
oxide film
gate oxide
nitrogen
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000263668A
Other languages
Japanese (ja)
Inventor
Kazuhiro Masuda
員拓 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000263668A priority Critical patent/JP2002076134A/en
Publication of JP2002076134A publication Critical patent/JP2002076134A/en
Withdrawn legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To form a thin gate oxide film and a thick gate oxide film in one step for forming the gate oxide film. SOLUTION: A sacrifice oxide film 32 is formed at the surface of each element forming region 14a, 14b on a substrate 10. Subsequently, by implanting nitrogen into the element forming region 14a for forming elements having the thin gate oxide film via the sacrifice oxide film 32, a shallow nitrogen implantation part 38 is formed at the upper part of a well 16a of this element forming region 14a (fig. 2 (1)). Next, after the sacrifice oxide film 32 is etched and removed, a substrate 10 is heated in an oxidizing atmosphere, and the surfaces of wells 16a, 16b are oxidized. As a result, the thin gate oxide film 40 is formed in the element forming region 14a having the nitrogen implantation part 38. The thick gate oxide film 42 is formed in the element forming region 14b where nitrogen has not been implanted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体の製造方法
に係り、特に論理動作を行なう半導体素子やメモリ動作
を行なう半導体素子などのように、ゲート酸化膜の膜厚
が異なる半導体素子が同一の基板に形成してある半導体
装置の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor, and more particularly to a semiconductor device having a different gate oxide film thickness, such as a semiconductor device performing a logical operation or a semiconductor device performing a memory operation. The present invention relates to a method for manufacturing a semiconductor device formed on a substrate.

【0002】[0002]

【従来の技術】最近では、異なる種類の動作をする半導
体素子が同一の基板(1チップ)に混在している半導体
装置がよく提供されている。ここで、異なる種類の動作
をする半導体素子としては、例えば論理動作をする半導
体素子とメモリ動作をする半導体素子のように、異なる
種類の動作をする半導体素子のことをいう。このように
異なる動作をする半導体素子が混在する半導体装置は、
その異なる動作をする種類の半導体素子毎に異なる膜厚
のゲート酸化膜を形成するのが普通である。
2. Description of the Related Art Recently, a semiconductor device in which semiconductor elements performing different types of operations are mixed on the same substrate (one chip) is often provided. Here, the semiconductor elements that perform different types of operations refer to semiconductor elements that perform different types of operations, such as a semiconductor element that performs a logical operation and a semiconductor element that performs a memory operation. A semiconductor device in which semiconductor elements that operate differently in this way coexist is
It is common to form a gate oxide film having a different thickness for each type of semiconductor device that operates differently.

【0003】例えば、論理動作のように高速動作する半
導体素子には、高速動作に適した薄いゲート酸化膜を形
成し、信頼性を必要とするメモリ動作をする半導体素子
には、信頼性を重視した厚いゲート酸化膜が形成され
る。
For example, a thin gate oxide film suitable for high-speed operation is formed on a semiconductor element which operates at a high speed such as a logic operation, and reliability is emphasized on a semiconductor element which performs a memory operation requiring reliability. A thick gate oxide film is formed.

【0004】図4は、上述したような半導体装置を製造
する従来の方法を説明するための工程の主要部を示す模
式図である。この図4において、(1)に示したよう
に、シリコンウエハからなる基板10の上部に不純物を
注入し、半導体素子を形成する位置にウエル16(16
a、16b、………)を形成する。その後、基板10の
表面をLOCOS(Local Oxidation
of Silicon)による選択酸化を行ない、厚い
二酸化ケイ素(SiO2 )からなる素子分離領域12を
設けて複数の素子形成領域14(14a、14b、……
…)を形成する。さらに、基板10を酸化雰囲気におい
て加熱して素子形成領域14を酸化し、ウエル16の表
面に酸化膜18を形成する。なお、ウエル16a、16
bは、同じ導電型であっても、異なる導電型であっても
よい。
FIG. 4 is a schematic view showing a main part of a process for explaining a conventional method for manufacturing the above-described semiconductor device. In FIG. 4, as shown in (1), impurities are implanted into the upper portion of a substrate 10 made of a silicon wafer, and wells 16 (16
a, 16b,...). After that, the surface of the substrate 10 is LOCOS (Local Oxidation).
is selectively oxidized by silicon of silicon (Si), and an element isolation region 12 made of thick silicon dioxide (SiO 2 ) is provided to form a plurality of element formation regions 14 (14a, 14b,...).
…) Is formed. Further, the substrate 10 is heated in an oxidizing atmosphere to oxidize the element formation region 14, and an oxide film 18 is formed on the surface of the well 16. The wells 16a, 16
b may be the same conductivity type or different conductivity types.

【0005】次に、基板10の上にフォトレジストを塗
布し、これを露光、現像してパターニングし、図4
(2)に示したように、薄いゲート酸化膜を有する半導
体素子を形成する素子形成領域14aの酸化膜18を露
出させ、厚いゲート酸化膜を有する半導体素子を形成す
る素子形成領域14bの酸化膜18を覆ったレジスト膜
20を形成する。
Next, a photoresist is applied on the substrate 10 and is exposed and developed to be patterned.
As shown in (2), the oxide film 18 in the element formation region 14a where the semiconductor element having the thin gate oxide film is formed is exposed, and the oxide film 18 in the element formation region 14b where the semiconductor element having the thick gate oxide film is formed. A resist film 20 covering 18 is formed.

【0006】ついで、レジスト膜20をマスクとして、
薄いゲート酸化膜を有する半導体素子を形成する素子形
成領域14aの酸化膜18をウエットエッチングして除
去し、厚いゲート酸化膜を有する半導体素子を形成する
素子形成領域14bにのみ酸化膜18を残し、レジスト
膜20を除去する(図4(3)参照)。その後、基板1
0を再び酸化雰囲気において加熱し、薄いゲート酸化膜
を有する半導体素子を形成する素子形成領域14aの表
面に新たな酸化膜(ゲート酸化膜)22を形成するとと
もに、厚いゲート酸化膜を有する半導体素子を形成する
素子形成領域14bの酸化膜18をさらに成長させ、先
に形成した酸化膜18と、今回成長させた酸化膜24と
からなる厚い酸化膜(ゲート酸化膜)26にする。
Next, using the resist film 20 as a mask,
The oxide film 18 in the element formation region 14a for forming a semiconductor element having a thin gate oxide film is removed by wet etching, leaving the oxide film 18 only in the element formation region 14b for forming a semiconductor element having a thick gate oxide film. The resist film 20 is removed (see FIG. 4C). Then, the substrate 1
0 is heated again in an oxidizing atmosphere to form a new oxide film (gate oxide film) 22 on the surface of an element forming region 14a where a semiconductor element having a thin gate oxide film is to be formed, and a semiconductor element having a thick gate oxide film. The oxide film 18 in the element formation region 14b for forming the gate oxide film is further grown to a thick oxide film (gate oxide film) 26 composed of the oxide film 18 formed earlier and the oxide film 24 grown this time.

【0007】その後は、通常のMOSトランジスタを形
成する工程を行ない、素子形成領域14aと素子形成領
域14bとに半導体素子であるMOSトランジスタ(図
示せず)を形成する。これにより、素子形成領域14a
に論理動作を行なわせる薄いゲート酸化膜20を有する
MOSトランジスタが形成され、素子形成領域14bに
厚いゲート酸化膜26を有するメモリ動作を行なわせる
MOSトランジスタが形成される。
Thereafter, a step of forming a normal MOS transistor is performed, and a MOS transistor (not shown) as a semiconductor element is formed in the element forming region 14a and the element forming region 14b. Thereby, the element forming region 14a
A MOS transistor having a thin gate oxide film 20 for performing a logical operation is formed, and a MOS transistor having a thick gate oxide film 26 in element formation region 14b for performing a memory operation is formed.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上述し
た従来の薄いゲート酸化膜22と厚いゲート酸化膜26
とを形成する方法は、最初に形成した薄い酸化膜18を
レジスト膜20によって一度覆い、その後にレジスト膜
20の剥離、洗浄工程を経る必要がある。このため、厚
いゲート酸化膜26を形成したときに、2層構造となる
ばかりでなく、先に形成した酸化膜18が洗浄液に晒さ
れ、表面に凹凸が生じるなどして劣化し、信頼性が低下
する。
However, the conventional thin gate oxide film 22 and thick gate oxide film 26 described above are used.
It is necessary to cover the initially formed thin oxide film 18 with a resist film 20 once, and then to perform a peeling and cleaning process of the resist film 20. Therefore, when the thick gate oxide film 26 is formed, not only does it have a two-layer structure, but the previously formed oxide film 18 is exposed to the cleaning liquid, and is deteriorated due to the formation of irregularities on the surface and the reliability. descend.

【0009】本発明は、前記従来技術の欠点を解消する
ためになされたもので、1回のゲート酸化膜の形成工程
で薄いゲート酸化膜と厚いゲート酸化膜とを形成できる
ようにすることを目的としている。また、本発明は、ゲ
ート酸化膜の信頼性を高めることなどを目的としてい
る。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned disadvantages of the prior art, and an object of the present invention is to enable a thin gate oxide film and a thick gate oxide film to be formed in a single step of forming a gate oxide film. The purpose is. Another object of the present invention is to improve the reliability of a gate oxide film.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置の製造方法は、同一の基板
に厚さの異なるゲート酸化膜を有する半導体素子が形成
してある半導体装置の製造方法において、前記基板の、
薄い前記ゲート酸化膜を有する半導体素子を形成する領
域に窒素を注入する工程と、前記基板の表面に酸化膜を
成長させる工程とを有すること特徴としている。
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is directed to a method of manufacturing a semiconductor device in which semiconductor elements having gate oxide films having different thicknesses are formed on the same substrate. In the manufacturing method, of the substrate,
A step of implanting nitrogen into a region where a semiconductor element having a thin gate oxide film is to be formed; and a step of growing an oxide film on a surface of the substrate.

【0011】このように構成した本発明によれば、薄い
ゲート酸化膜を有する半導体素子を形成する領域に窒素
を注入したのち、基板表面を酸化するようにしているた
め、窒素を注入した領域における酸化の速度が、窒素を
注入していない領域における酸化速度より遅くなり、同
一の酸化処理の時間において、厚さの異なる酸化膜(ゲ
ート酸化膜)を容易に形成することができる。すなわ
ち、1回のゲート酸化膜の形成工程において厚さの異な
るゲート酸化膜を同時に形成することができる。しか
も、レジス膜などを形成することがないため、ゲート酸
化膜が洗浄液などに晒されることがなく、1層の厚い酸
化膜が得られて信頼性の高い厚いゲート酸化膜を得るこ
とができる。また、薄いゲート酸化膜を形成する領域に
は、窒素が注入されるため、薄いゲート酸化膜やその下
の基板に窒素原子が存在し、長年の使用による電気的な
ストレスに対する耐性が向上し、信頼性の高い半導体素
子を形成することができる。
According to the present invention having the above-described structure, nitrogen is implanted into a region where a semiconductor element having a thin gate oxide film is formed, and then the substrate surface is oxidized. The oxidation speed is lower than the oxidation speed in the region where nitrogen is not implanted, and oxide films (gate oxide films) having different thicknesses can be easily formed in the same oxidation treatment time. That is, gate oxide films having different thicknesses can be simultaneously formed in one gate oxide film forming step. In addition, since no resist film or the like is formed, the gate oxide film is not exposed to a cleaning solution or the like, so that a single-layer thick oxide film can be obtained, and a highly reliable thick gate oxide film can be obtained. In addition, since nitrogen is implanted in the region where the thin gate oxide film is formed, nitrogen atoms are present in the thin gate oxide film and the substrate under the thin gate oxide film, and resistance to electric stress due to long-term use is improved. A highly reliable semiconductor element can be formed.

【0012】窒素の注入は、窒素イオン注入によって行
なってもよく、窒素ガスまたはアンモニアガスのプラズ
マに基板を晒して行なってもよい。
The implantation of nitrogen may be performed by nitrogen ion implantation or by exposing the substrate to a plasma of nitrogen gas or ammonia gas.

【0013】[0013]

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の好ましい実施の形態について、図面を参照し
て説明する。なお、前記従来技術において説明した部分
に対応する部分については、同一の符号を付してその説
明を省略する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. Note that the same reference numerals are given to the portions corresponding to the portions described in the above-described related art, and the description thereof is omitted.

【0014】図1および図2は、本発明の第1実施の形
態に係る半導体装置の製造方法を説明するための要部工
程図である。まず、図1(1)に示したように、従来と
同様にしてシリコンウエハからなる基板10の上部に不
純物を注入し、活性領域となる複数のウエル16を形成
する。次に、従来と同様に、基板10の上面全体にシリ
コン窒化膜(Si34 膜)30を堆積し、これをエッ
チングして素子分離領域に対応した部分のシリコン窒化
膜30を除去したのち、基板10を酸化雰囲気で加熱し
て露出部を選択酸化し、基板表面のウエル16の境界部
に厚い酸化膜(二酸化ケイ素膜)からなる素子分離領域
12を設けて複数の素子形成領域14を形成する。
FIGS. 1 and 2 are main part process diagrams for describing a method of manufacturing a semiconductor device according to a first embodiment of the present invention. First, as shown in FIG. 1A, impurities are implanted into an upper portion of a substrate 10 made of a silicon wafer in the same manner as in the prior art to form a plurality of wells 16 to be active regions. Next, as in the conventional case, a silicon nitride film (Si 3 N 4 film) 30 is deposited on the entire upper surface of the substrate 10 and the silicon nitride film 30 is etched to remove a portion of the silicon nitride film 30 corresponding to the element isolation region. Then, the exposed portion is selectively oxidized by heating the substrate 10 in an oxidizing atmosphere, and an element isolation region 12 made of a thick oxide film (silicon dioxide film) is provided at the boundary of the well 16 on the substrate surface to form a plurality of element formation regions 14. Form.

【0015】その後、シリコン窒化膜30をエッチング
によって除去したのち、基板10を再び酸化雰囲気にお
いて加熱して酸化し、図1(2)に示したように、素子
形成領域14の表面に、後述するイオン注入によるダメ
ージを防止するための薄い犠牲酸化膜32を形成する。
ついで、基板10の上面全体にフォトレジストを塗布し
てパターニングし、図1(3)に示したように、薄いゲ
ート酸化膜を有する半導体素子を形成する素子形成領域
14aを露出させるとともに、厚いゲート酸化膜を有す
る半導体素子を形成する素子形成領域14bを覆ったレ
ジスト膜34を形成する。
Then, after the silicon nitride film 30 is removed by etching, the substrate 10 is again heated and oxidized in an oxidizing atmosphere, and as shown in FIG. A thin sacrificial oxide film 32 for preventing damage due to ion implantation is formed.
Next, a photoresist is applied to the entire upper surface of the substrate 10 and patterned to expose an element formation region 14a where a semiconductor element having a thin gate oxide film is to be formed, as shown in FIG. A resist film is formed to cover an element forming region b where a semiconductor element having an oxide film is to be formed.

【0016】次に、基板10の上方から基板10の全体
に窒素イオン(N+ )36を照射し、レジスト膜34に
覆われていない、すなわち薄いゲート酸化膜を有する半
導体素子を形成する素子形成領域14aのウエル16a
に、犠牲酸化膜32を介して窒素イオン36を注入し、
ウエル16aの表層部に浅い窒素注入部38を形成す
る。なお、窒素注入部38の窒素の濃度は、原子%にお
いて数%程度であってよい。
Next, the whole of the substrate 10 is irradiated with nitrogen ions (N + ) 36 from above the substrate 10 to form a semiconductor element which is not covered with the resist film 34, that is, has a thin gate oxide film. Well 16a in region 14a
Then, nitrogen ions 36 are implanted through the sacrificial oxide film 32,
A shallow nitrogen implanted portion 38 is formed in the surface layer of the well 16a. Note that the concentration of nitrogen in the nitrogen injection section 38 may be about several% in atomic%.

【0017】その後、図2(1)に示したように、レジ
スト膜34を剥離、除去して洗浄する。さらに、基板1
0の表面を全面エッチングし、同図(2)に示したよう
に、犠牲酸化膜32をエッチングして除去する。次に、
基板10を再び酸化雰囲気中において加熱し、各ウエル
16の表面を酸化してゲート酸化膜40、42を形成す
る。この時、ウエル16aの表層部には、窒素を注入し
た窒素注入部38が設けてあるため、窒素を注入してい
ないウエル16bよりシリコンの酸化速度が遅くなる。
このため、ウエル16aには薄いゲート酸化膜40が形
成され、ウエル16bには厚いゲート酸化膜42が形成
される。
Thereafter, as shown in FIG. 2A, the resist film 34 is peeled off, removed, and washed. Further, the substrate 1
Then, as shown in FIG. 2B, the surface of the sacrificial oxide film 32 is etched and removed. next,
The substrate 10 is heated again in an oxidizing atmosphere, and the surface of each well 16 is oxidized to form gate oxide films 40 and 42. At this time, since the nitrogen injection portion 38 into which nitrogen is injected is provided in the surface layer of the well 16a, the oxidation rate of silicon is lower than that of the well 16b into which nitrogen is not injected.
Therefore, a thin gate oxide film 40 is formed in the well 16a, and a thick gate oxide film 42 is formed in the well 16b.

【0018】すなわち、1回のゲート酸化膜の形成工程
において、同一の酸化処理時間によって薄いゲート酸化
膜40を有する素子形成証域14aと、厚いゲート酸化
膜42を有する素子形成領域14bとが得られる。した
がって、これらの素子形成領域14a、14bに半導体
素子(MOSトランジスタ)を形成することにより、薄
いゲート酸化膜40を有する半導体素子と、厚いゲート
酸化膜42を有する半導体素子とを形成することができ
る。なお、ゲート酸化膜40、42の形成は、ドライ酸
素を用いたドライ酸化でも、水蒸気を用いたウエット酸
化でもよい。
That is, in one step of forming a gate oxide film, an element formation region 14a having a thin gate oxide film 40 and an element formation region 14b having a thick gate oxide film 42 are obtained by the same oxidation treatment time. Can be Therefore, by forming a semiconductor element (MOS transistor) in these element formation regions 14a and 14b, a semiconductor element having a thin gate oxide film 40 and a semiconductor element having a thick gate oxide film 42 can be formed. . The gate oxide films 40 and 42 may be formed by dry oxidation using dry oxygen or wet oxidation using water vapor.

【0019】そして、実施の形態においては、1回の酸
化工程において厚いゲート酸化膜を形成することがで
き、厚いゲート酸化膜42を形成する素子形成領域14
bにレジスト膜を設ける必要がないため、レジスト膜の
除去、洗浄に伴うゲート酸化膜の劣化を防止することが
でき、信頼性の高いゲート酸化膜が得られ、半導体装置
の信頼性を向上することができる。また、素子形成領域
14aに設けた薄いゲート酸化膜40は、窒素注入部3
8を酸化して形成したことにより、ゲート酸化膜40と
ウエル16aの上部とに窒素原子が存在するため、長期
間の使用による電気的ストレスに対する耐性が向上し、
ゲート酸化膜40の薄膜化に伴う寿命の低下のレベルを
抑制することができる。
In the embodiment, a thick gate oxide film can be formed in one oxidation step, and the element forming region 14 where the thick gate oxide film 42 is formed can be formed.
Since there is no need to provide a resist film on b, deterioration of the gate oxide film due to removal and cleaning of the resist film can be prevented, a highly reliable gate oxide film can be obtained, and the reliability of the semiconductor device can be improved. be able to. The thin gate oxide film 40 provided in the element formation region 14a is
8 is formed by oxidizing, since nitrogen atoms are present in the gate oxide film 40 and the upper part of the well 16a, resistance to electric stress due to long-term use is improved,
It is possible to suppress the level of the reduction in the life due to the thinning of the gate oxide film 40.

【0020】図3は、第2実施形態に係る半導体装置の
製造法の要部説明図である。この第2実施形態において
は、薄いゲート酸化膜40を形成する素子形成領域14
aへの窒素の注入をプラズマによって行なうようにして
いる。すなわち、前記第1実施形態と同様に、図1
(1)と図1(2)の工程を行い、ウエル16の表面に
犠牲酸化膜32を形成する。その後、薄いゲート酸化膜
を有する半導体素子を形成する素子形成領域14aの犠
牲酸化膜32を露出させ、厚いゲート酸化膜を有する半
導体素子を形成する素子形成領域14bを覆ったレジス
ト膜34を基板10の表面に設ける(図1(3)参
照)。
FIG. 3 is an explanatory view of a main part of a method for manufacturing a semiconductor device according to the second embodiment. In the second embodiment, the element forming region 14 where the thin gate oxide film 40 is formed is formed.
The injection of nitrogen into a is performed by plasma. That is, similar to the first embodiment, FIG.
By performing the steps of (1) and FIG. 1B, a sacrificial oxide film 32 is formed on the surface of the well 16. Thereafter, the resist film 34 covering the element formation region 14b for forming the semiconductor element having a thick gate oxide film is exposed by exposing the sacrificial oxide film 32 in the element formation region 14a for forming the semiconductor element having a thin gate oxide film. (See FIG. 1 (3)).

【0021】次に、レジスト膜34を設けた基板10
を、例えば図3に示したプラズマ処理装置50内に配置
する。このプラズマ処理装置50は、真空チャンバ52
を有しており、真空チャンバ52の上部に高周波電源5
4に接続した放電電極56が配設してある。また、プラ
ズマ処理装置50は、真空チャンバ52内の下部に、放
電電極56と対向した処理ステージ58が設けてある。
この処理ステージ58は、上面に基板10が配置される
ようになっているとともに、一方の放電電極となってい
て、接地してある。そして、真空チャンバ52には、プ
ラズマ生成用の窒素ガス(N2 )やアンモニアガス(N
3 )60を導入するガス導入口62が設けてあるとと
もに、図示しない真空ポンプが接続される排気口64が
設けてあり、真空ポンプによって排気ガス66を吸引、
排気できるようにしてある。
Next, the substrate 10 provided with the resist film 34
Is disposed, for example, in the plasma processing apparatus 50 shown in FIG. The plasma processing apparatus 50 includes a vacuum chamber 52
And a high frequency power supply 5
4 is provided with a discharge electrode 56. In the plasma processing apparatus 50, a processing stage 58 facing the discharge electrode 56 is provided at a lower portion in the vacuum chamber 52.
The processing stage 58 is configured such that the substrate 10 is disposed on the upper surface, serves as one discharge electrode, and is grounded. In the vacuum chamber 52, a nitrogen gas (N 2 ) or an ammonia gas (N
H 3 ) 60 is provided, and an exhaust port 64 to which a vacuum pump (not shown) is connected is provided, and an exhaust gas 66 is sucked by the vacuum pump.
Exhaust can be done.

【0022】このプラズマ処理装置50による基板10
への窒素の注入は、次のごとくして行なう。まず、前記
したように、レジスト膜34を設けた基板10を処理ス
テージ58の上に配置する。その後、真空ポンプによっ
て真空チャンバ52内を排気して所定の真空度にしたの
ち、ガス導入口62から窒素ガスまたはアンモニアガス
60を真空チャンバ52内に導入する。そして、高周波
電源54によって放電電極56と処理ステージ58との
間に高周波電圧を印加し、両者間に放電を発生させて窒
素ガスまたはアンモニアガス60をプラズマ化する。こ
れにより、基板10が窒素ガスまたはアンモニアガス6
0のプラズマに晒され、レジスト膜34を設けていない
素子形成領域14aに衝突したプラズマ粒子が犠牲酸化
膜32を介してウエル16aに侵入し、ウエル16aの
上部に窒素注入部38を形成する。
The substrate 10 by the plasma processing apparatus 50
Nitrogen is implanted as follows. First, as described above, the substrate 10 provided with the resist film 34 is disposed on the processing stage 58. Thereafter, the inside of the vacuum chamber 52 is evacuated to a predetermined degree of vacuum by a vacuum pump, and then a nitrogen gas or an ammonia gas 60 is introduced into the vacuum chamber 52 from the gas inlet 62. Then, a high-frequency voltage is applied between the discharge electrode 56 and the processing stage 58 by the high-frequency power source 54, and a discharge is generated between the two to turn the nitrogen gas or ammonia gas 60 into plasma. As a result, the substrate 10 is filled with nitrogen gas or ammonia gas 6
The plasma particles exposed to the zero plasma and collided with the element forming region 14a where the resist film 34 is not provided penetrate into the well 16a via the sacrificial oxide film 32, and form a nitrogen implanted portion 38 above the well 16a.

【0023】このようにして所定の時間プラズマ処理を
したのちは、第1実施形態におけるプラズマ注入後と同
様に図2(1)〜図2(3)の工程を行なう。これによ
り、第1実施形態と同様に、素子形成領域14aに薄い
ゲート酸化膜40が形成され、素子形成領域14bに厚
いゲート酸化膜42が形成される。そして、この第2の
実施の形態によっても、第1の実施の形態と同様の作用
効果を奏する。 また、第2の実施の形態では、プラズ
マの基板10に衝突するエネルギーが小さいため、窒素
の注入深さを第1実施形態より浅くすることができ、半
導体素子の動作に影響を与えることを少なくすることが
できる。
After performing the plasma processing for a predetermined time in this manner, the steps shown in FIGS. 2A to 2C are performed in the same manner as after the plasma injection in the first embodiment. Thus, as in the first embodiment, a thin gate oxide film 40 is formed in the element formation region 14a, and a thick gate oxide film 42 is formed in the element formation region 14b. Also, according to the second embodiment, the same operation and effect as those of the first embodiment can be obtained. Further, in the second embodiment, since the energy of the plasma colliding with the substrate 10 is small, the nitrogen implantation depth can be made shallower than in the first embodiment, and the operation of the semiconductor element is less affected. can do.

【0024】[0024]

【発明の効果】以上説明したように本発明によれば、膜
厚の異なるゲート酸化膜を1工程で得ることができ、ゲ
ート酸化膜の信頼性を向上させることができる。
As described above, according to the present invention, gate oxide films having different thicknesses can be obtained in one step, and the reliability of the gate oxide film can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施の形態に係る半導体装置の製
造方法の要部を説明する工程図の一部を示す図である。
FIG. 1 is a view showing a part of a process chart for explaining a main part of a method for manufacturing a semiconductor device according to a first embodiment of the present invention;

【図2】本発明の第1実施形態に係る半導体装置の製造
方法の要部を説明する工程図の一部であって、図1に続
く工程を示す図である。
FIG. 2 is a part of a process diagram illustrating a main part of the method for manufacturing the semiconductor device according to the first embodiment of the present invention, and is a diagram illustrating a process subsequent to FIG. 1;

【図3】本発明の第2実施形態に係る半導体装置の製造
方法の要部を説明する工程図であって、基板に窒素を注
入する工程を示す図である。
FIG. 3 is a process diagram illustrating a main part of a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and is a diagram illustrating a process of implanting nitrogen into a substrate.

【図4】従来の半導体装置を製造する方法を説明するた
めの工程図である。
FIG. 4 is a process chart for explaining a method of manufacturing a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

10………基板 14a、14b………素子形成領域 16a、16b………ウエル 18、32………犠牲酸化膜 36………窒素イオン 38………窒素注入部 40、42………ゲート酸化膜 50………プラズマ処理装置 10 Substrates 14a, 14b Device forming regions 16a, 16b Wells 18, 32 Sacrificial oxide film 36 Nitrogen ions 38 Nitrogen implants 40, 42 Gate Oxide film 50 Plasma processing device

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 同一の基板に厚さの異なるゲート酸化膜
を有する半導体素子が形成してある半導体装置の製造方
法において、前記基板の、薄い前記ゲート酸化膜を有す
る半導体素子を形成する領域に窒素を注入する工程と、
前記基板の表面に酸化膜を成長させる工程とを有するこ
と特徴とする半導体装置の製造方法。
1. A method of manufacturing a semiconductor device in which semiconductor elements having gate oxide films having different thicknesses are formed on the same substrate, wherein a region of the substrate where a semiconductor element having a thin gate oxide film is formed is formed. Injecting nitrogen,
Growing an oxide film on the surface of the substrate.
【請求項2】 前記窒素の注入は、窒素イオン注入によ
って行なうことを特徴とする請求項1に記載の半導体装
置の製造方法。
2. The method according to claim 1, wherein the nitrogen implantation is performed by nitrogen ion implantation.
【請求項3】 前記窒素の注入は、窒素ガスまたはアン
モニアガスのプラズマに前記基板を晒して行なうことを
特徴とする請求項1に記載の半導体装置の製造方法。
3. The method according to claim 1, wherein the nitrogen is implanted by exposing the substrate to plasma of nitrogen gas or ammonia gas.
JP2000263668A 2000-08-31 2000-08-31 Method for manufacturing semiconductor device Withdrawn JP2002076134A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000263668A JP2002076134A (en) 2000-08-31 2000-08-31 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000263668A JP2002076134A (en) 2000-08-31 2000-08-31 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2002076134A true JP2002076134A (en) 2002-03-15

Family

ID=18751180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000263668A Withdrawn JP2002076134A (en) 2000-08-31 2000-08-31 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2002076134A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190942A (en) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc Semiconductor device having multi-gate insulating film and its manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190942A (en) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc Semiconductor device having multi-gate insulating film and its manufacturing method
JP4545046B2 (en) * 2004-12-29 2010-09-15 株式会社ハイニックスセミコンダクター Manufacturing method of semiconductor device having multi-gate insulating film

Similar Documents

Publication Publication Date Title
US5330920A (en) Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US20020119674A1 (en) Method of forming a semiconductor device
US4538343A (en) Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US5972777A (en) Method of forming isolation by nitrogen implant to reduce bird's beak
TW202117845A (en) Method for manufacturing semiconductor structure
US6890822B2 (en) Semiconductor device having multiple gate oxide layers and method of manufacturing thereof
JP4145359B2 (en) Manufacturing method of semiconductor device
JP2002076134A (en) Method for manufacturing semiconductor device
JP2006190936A (en) Method for forming element isolation film of semiconductor element
US5763316A (en) Substrate isolation process to minimize junction leakage
JP2736276B2 (en) Method for reducing mobile ion contamination in semiconductor integrated circuits
KR100934050B1 (en) Manufacturing Method and Structure of Semiconductor Device
US6245643B1 (en) Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution
US6812148B2 (en) Preventing gate oxice thinning effect in a recess LOCOS process
US7071076B2 (en) Method of manufacturing semiconductor device
JPH0393233A (en) Manufacture of semiconductor device
KR100478367B1 (en) Method of manufacturing a semiconductor device having "shallow trench isolation"
TW419782B (en) Method for forming shallow trench isolation in integrated circuits
JPH04246862A (en) Semiconductor integrated circuit and manufacture thereof
KR20040006424A (en) Method of manufacturing a semiconductor device
US20030186555A1 (en) Utilizing chemical dry etching for forming rounded corner in shallow trench isolation process
CN109659231A (en) Improve the method for device homogeneity in photoresist stripping process
JPH11297814A (en) Semiconductor device and manufacture thereof
EP0916156B1 (en) Method of manufacturing a semiconductor device having "shallow trench isolation"
KR20030056388A (en) Method for forming trench isolation in semiconductor device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20071106