JP2002072923A - Electro-optic element - Google Patents

Electro-optic element

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JP2002072923A
JP2002072923A JP2000262910A JP2000262910A JP2002072923A JP 2002072923 A JP2002072923 A JP 2002072923A JP 2000262910 A JP2000262910 A JP 2000262910A JP 2000262910 A JP2000262910 A JP 2000262910A JP 2002072923 A JP2002072923 A JP 2002072923A
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Abstract

PROBLEM TO BE SOLVED: To provide such an electro-optic element that a selection period per each scanning line is no shortened and occurrence of a moving picture false outline is less. SOLUTION: Relating to an electro-optic element which controls electric charges made to flow through an optical element connected indirectly or directly with a drain terminal or a source terminal of a 1st active element by voltage applied to agate terminal of the 1st active element, the electro-optic element is provided with a capacitor of which one terminal is connected to the gate terminal of the 1st active element, and a 2nd active element connected with the capacitor in series or in parallel, and the voltage to be applied to the gate terminal of the 1st active element is controlled to control the change amount flowing through the optical element by holding the electric charges for supplying the capacitor with the voltage to be applied to the gate terminal of the 1st active element, and discharging the electric charges through the 2nd active element.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は薄膜EL(Electro
Luminescence)素子やFED(Field Emission Devis
e)等の自発光型素子、特にそのアクティブ駆動素子構
造及び駆動方法に関するものである。
The present invention relates to a thin film EL (Electro
Luminescence element and FED (Field Emission Devis)
e) and the like, and particularly to an active driving element structure and a driving method thereof.

【0002】[0002]

【従来の技術】将来液晶ディスプレイに対抗するフラッ
トパネル ディスプレイ候補として、有機ELディスプ
レイに代表される薄膜EL素子やFEDが注目されてい
る。
2. Description of the Related Art As a candidate for a flat panel display to compete with a liquid crystal display in the future, a thin-film EL element represented by an organic EL display and an FED are attracting attention.

【0003】図1に示すのは特公昭62−16426、
特許2642197、特開平8−234683等で示さ
れたアクティブ素子回路の構成概念図である。即ち、図
1の破線101で囲んだエリアが画素であり、各画素は
2つのTFT102、103と記憶コンデンサ104と
液晶素子やEL素子等の電気光学素子105から構成さ
れる。このアクティブ素子の駆動方法は、ゲートライン
Yjに接続された画素の表示状態を制御する為、ゲート
ラインYjからTFT102を導通状態とする為の電圧
を印加し、コンデンサ104のTFT102側端子の電
位をソースラインXi+1から供給した電圧とする。その
後ゲートラインYjからTFT102を非導通状態とす
る為の電圧を印加する。このように駆動することによ
り、コンデンサ104へTFT103のゲート電圧を設
定する為の電荷を溜め、その電圧によりTFT103の
ON抵抗を制御する。電気光学素子105とTFT10
3は電源とGND(即ち、「接地」)の間に直列に接続さ
れているので、このTFT103のON抵抗を制御する
ことで、電気光学素子105を流れる電流値を表示した
い輝度に合わせて制御可能となる。
FIG. 1 shows a Japanese Patent Publication No. 62-16426,
FIG. 1 is a configuration conceptual diagram of an active element circuit disclosed in Japanese Patent No. 2642197 and Japanese Patent Application Laid-Open No. 8-234683. That is, an area surrounded by a broken line 101 in FIG. 1 is a pixel, and each pixel includes two TFTs 102 and 103, a storage capacitor 104, and an electro-optical element 105 such as a liquid crystal element or an EL element. In the method of driving the active element, a voltage for turning on the TFT 102 is applied from the gate line Yj to control the display state of the pixel connected to the gate line Yj, and the potential of the terminal of the capacitor 104 on the TFT 102 side is changed. The voltage is supplied from the source line Xi + 1. Thereafter, a voltage for turning off the TFT 102 is applied from the gate line Yj. By driving in this manner, charges for setting the gate voltage of the TFT 103 are stored in the capacitor 104, and the ON resistance of the TFT 103 is controlled by the voltage. Electro-optical element 105 and TFT 10
3 is connected in series between the power supply and GND (that is, “ground”), so that by controlling the ON resistance of the TFT 103, the current value flowing through the electro-optical element 105 is controlled according to the luminance to be displayed. It becomes possible.

【0004】また、図2に示すのは特開平8−2346
83で示された電気光学素子として有機ELを用いた場
合の実際のデバイス構造の概念図である。即ち、TFT
102はソース電極へソースバス(列電極)Xi+1を接
続しゲート電極へゲートバス(行電極)Yiを接続し、
ドレイン電極をTFT103のゲート電極及びコンデン
サ104と接続した構成である。またTFT103はソ
ース電極をグランドパスGNDへ接続し、ドレイン電極
を有機EL素子の陽極へ接続した構成である。コンデン
サ104のもう一方の端子はグランドパスGNDへ接続
され、有機ELの陰極は図示しない電源(この従来例で
は負電源)へ接続されている。
FIG. 2 shows Japanese Patent Application Laid-Open No. 8-2346.
It is a conceptual diagram of the actual device structure at the time of using organic EL as an electro-optic element shown by 83. That is, TFT
102 connects the gate bus (row electrodes) Y i to the source bus (column electrode) X i + 1 connected to the gate electrode to the source electrode,
In this configuration, the drain electrode is connected to the gate electrode of the TFT 103 and the capacitor 104. The TFT 103 has a configuration in which the source electrode is connected to the ground path GND, and the drain electrode is connected to the anode of the organic EL element. The other terminal of the capacitor 104 is connected to the ground path GND, and the cathode of the organic EL is connected to a power supply (not shown, a negative power supply in this conventional example).

【0005】この図2のアクティブ素子の断面図が図3
及び図4である。即ち、図3は図2の線A−A’に沿っ
た断面図であり、図4は図2の線B−B’に沿った断面
図である。このアクティブ素子の作成方法は、水晶又は
低温度ガラスのような透明な絶縁基板110の上にポリ
シリコン層111を堆積し、このポリシリコン層111
をフォトリソグラフィによりアイランドにパターン化す
る。次に二酸化シリコン等の絶縁ゲート材料112が約
1000オングストロームの厚さでポリシリコンアイラ
ンド111上及び絶縁基板110の表面にわたり堆積さ
れる。
FIG. 3 is a sectional view of the active element shown in FIG.
4 and FIG. That is, FIG. 3 is a sectional view taken along line AA ′ in FIG. 2, and FIG. 4 is a sectional view taken along line BB ′ in FIG. The method of fabricating this active element is to deposit a polysilicon layer 111 on a transparent insulating substrate 110 such as quartz or low temperature glass,
Are patterned into islands by photolithography. Next, an insulated gate material 112, such as silicon dioxide, is deposited on the polysilicon island 111 and over the surface of the insulated substrate 110 to a thickness of about 1000 angstroms.

【0006】次にアモルファスシリコンから形成された
ポリシリコン層113がゲート絶縁層112上に堆積さ
れ、イオンインプラント後にソースとドレイン領域がポ
リシリコン領域内に形成されるようにポリシリコンアイ
ランド上にフォトリソグラフィすることによりパターン
化される。イオンインプラントは砒素であるN型ドーパ
ントで導電化される。ポリシリコンゲート電極113は
またコンデンサー104の底部電極としても使われる。
ゲートバス114は珪素化タングステン(WSi2 )の
ような金属珪素化物で形成され、パターン化される。
Next, a polysilicon layer 113 formed of amorphous silicon is deposited on the gate insulating layer 112, and photolithography is performed on the polysilicon island so that after ion implantation, source and drain regions are formed in the polysilicon region. To be patterned. The ion implant is made conductive with an N-type dopant that is arsenic. The polysilicon gate electrode 113 is also used as a bottom electrode of the capacitor 104.
Gate bus 114 is formed from a metal silicide such as tungsten silicide (WSi2) and is patterned.

【0007】次に二酸化シリコン等の絶縁層115がデ
バイス表面全体に堆積され、薄膜トランジスタの接点を
形成する為、その一部に接触孔116、117等が形成
される。このTFT103のソース領域に付けられた電
極材料116はコンデンサの上面電極116としても形
成される。ソースバス及び接地バスもこの絶縁層115
の上に形成される。ITO等で形成された透明電極11
8はTFT103のドレイン領域と接触し、これが有機
ELの陽極として設けられる。
Next, an insulating layer 115 such as silicon dioxide is deposited on the entire surface of the device, and contact holes 116, 117 and the like are formed in a part thereof to form a contact of the thin film transistor. The electrode material 116 applied to the source region of the TFT 103 is also formed as the upper electrode 116 of the capacitor. The source bus and the ground bus are also connected to this insulating layer 115.
Formed on Transparent electrode 11 made of ITO or the like
Reference numeral 8 contacts the drain region of the TFT 103, which is provided as an anode of the organic EL.

【0008】次に二酸化シリコン等の絶縁性パシベーシ
ョン層119が約0.5から約1ミクロン厚でデバイス
表面に堆積される。パシベーション層119はITO側
端面120でテーパ化される。有機EL層121はパシ
ベーション層119上及びEL陽極層118上に堆積さ
れる。
Next, an insulating passivation layer 119, such as silicon dioxide, is deposited on the device surface in a thickness of about 0.5 to about 1 micron. The passivation layer 119 is tapered at the ITO-side end face 120. The organic EL layer 121 is deposited on the passivation layer 119 and the EL anode layer 118.

【0009】最後にアルミなどの金属材料で形成された
有機ELの陰極122がデバイスの表面上に堆積され
る。この有機EL層121の構成は幾つかの種類があ
る。例えば特開平8−234683ではこの有機EL層
121は陽極と接触する有機ホール注入及び移動帯と、
有機ホール注入及び移動帯と接合を形成する電子注入及
び移動帯とから構成される。これら各有機層の構造式は
その特開平8−234683に記載されている。
Finally, an organic EL cathode 122 formed of a metal material such as aluminum is deposited on the surface of the device. There are several types of configurations of the organic EL layer 121. For example, in Japanese Patent Application Laid-Open No. 8-234683, the organic EL layer 121 has an organic hole injection and transfer zone in contact with the anode,
It is composed of an organic hole injection / migration zone and an electron injection / migration band forming a junction. The structural formula of each of these organic layers is described in JP-A-8-234683.

【0010】またSID'97 DIGEST P1073-1076において発
表された青色発光有機ELのデバイス構成では図5
(A)の構成が使われている。即ち、同論文では基板1
30のうえに陽極131を形成し、そのうえに正孔入層
132、正孔輸送層133、発光層134、電子輸送層
135、陰極136を積層した構成としている。また、
同論文では単色青色発光を色変換フィルタで色変換しフ
ルカラー化する構成を用いる。その発光層134として
図5(B)にその構造式を示したものを用いている。
FIG. 5 shows a device configuration of a blue light emitting organic EL disclosed in SID'97 DIGEST P1073-1076.
The configuration of (A) is used. That is, in the same paper,
An anode 131 is formed on 30, and a hole entrance layer 132, a hole transport layer 133, a light emitting layer 134, an electron transport layer 135, and a cathode 136 are stacked thereon. Also,
In this paper, a configuration is used in which monochromatic blue emission is converted into a full color by color conversion using a color conversion filter. As the light-emitting layer 134, one whose structural formula is shown in FIG. 5B is used.

【0011】このように形成したEL表示装置を面内で
均一に表示する為には、各画素を構成する有機EL層を
同一光量で発光させる必要がある。しかし、各画素を構
成するTFT103の特性にはバラツキがあるため、図
1の回路構成ではEL素子に供給する電流量を均一にす
ることができず、その電流量の不均一が各画素の表示む
らとして現れるという欠点がある。
In order to uniformly display the EL display device thus formed in a plane, it is necessary to emit the same amount of light from the organic EL layers constituting each pixel. However, since the characteristics of the TFTs 103 constituting each pixel vary, the amount of current supplied to the EL element cannot be made uniform in the circuit configuration of FIG. There is a disadvantage that it appears as unevenness.

【0012】即ち、TFT製造中のイオンドーピングの
バラツキ等による各画素のTFT103の閾値特性のバ
ラツキ、TFT製造中にマスクパターンずれ等による各
画素のTFT103のサイズのバラツキ等が発生し、各
画素のTFT103へ同じゲート電圧が印加されても、
TFT103の抵抗値がバラツキ、ドレインに流れる電
流値がバラツいてしまう。従って同じ電圧をコンデンサ
104へ溜めてもゲート電圧EL素子に供給される電流
値が各画素ごとにバラツキ、その電流値に比例するEL
素子の発光輝度もバラツキ、表示むらとして現れるとい
う欠点である。
That is, variations in the threshold characteristics of the TFTs 103 of the respective pixels due to variations in ion doping during the manufacture of the TFTs, and variations in the sizes of the TFTs 103 of the respective pixels due to mask pattern shifts and the like occur during the manufacture of the TFTs. Even if the same gate voltage is applied to the TFT 103,
The resistance value of the TFT 103 varies, and the current value flowing to the drain varies. Therefore, even if the same voltage is stored in the capacitor 104, the current value supplied to the gate voltage EL element varies for each pixel, and the EL value is proportional to the current value.
There is a disadvantage that the light emission luminance of the element also varies and appears as display unevenness.

【0013】そこで、この問題を解決する為のアクティ
ブ素子構成及び駆動方法として、例えば特開平11−2
72235の素子構成や特開平10−214060の駆
動方法や特開平8−241057の素子構成等が提案さ
れている。
Therefore, as an active element configuration and a driving method for solving this problem, for example, Japanese Unexamined Patent Application Publication No.
For example, an element configuration of No. 72235, a driving method of Japanese Patent Application Laid-Open No. H10-214060, and an element configuration of Japanese Patent Application Laid-Open No. H8-241057 are proposed.

【0014】即ち、特開平10−214060の駆動方
法は図1のアクティブ素子構成において、TFT103
を常に飽和状態(完全にON状態とするか完全にOFF
状態とする)で使うことで、画素毎のTFT103の特
性バラツキを相対的に小さくする方法である。
That is, the driving method of Japanese Patent Application Laid-Open No. H10-214060 uses the TFT 103 in the active element configuration shown in FIG.
Is always saturated (completely ON or completely OFF)
This is a method of relatively reducing the variation in the characteristics of the TFT 103 for each pixel.

【0015】この駆動方法は図6に示すように1フレー
ム期間TFを8つのサブフレームSF1〜SF8に分割
し、これら各サブフレームSF1〜SF8をアドレス期
間Taddと放電期間Tonに分ける。各サブフィール
ドSF1〜SF8の表示放電時間Tonは各々異なるよ
うに設定され、全サブフレームSF1〜SF8のアドレ
ス期間Taddは全て等しいような時間となる。このた
め、8つのサブフレームSF1〜SF8の各々で画素を
構成するコンデンサへON電圧を溜めたかOFF電圧を
溜めたか選択されないかにより、画素毎の発光時間の合
計を変化させられ階調表現が可能となる。
[0015] The one frame period T F as the driving method shown in FIG. 6 is divided into eight subframes SF1 to SF8, divides each of these sub-frames SF1 to SF8 in the address period Tadd and discharge period Ton. The display discharge time Ton of each of the sub-fields SF1 to SF8 is set to be different from each other, and the address period Tadd of all the sub-frames SF1 to SF8 is the same time. For this reason, depending on whether the ON voltage or the OFF voltage is stored in the capacitor constituting the pixel in each of the eight sub-frames SF1 to SF8 or whether or not the OFF voltage is stored, the total of the light emission time for each pixel can be changed and the gradation can be expressed. Becomes

【0016】一方、特開平11−272235のアクテ
ィブ素子の回路構成は図7のようになる。即ち、第3の
TFT182を導通状態、第4のTFT186を非導通
状態として充電容量181へ電荷を溜め、その電荷を第
3のTFT182を非導通状態、第4のTFT186を
導通状態として有機EL素子170を通して放電するこ
とで、第2TFT150の導通状態の抵抗値のバラツキ
を緩和している。
On the other hand, the circuit configuration of the active element disclosed in Japanese Patent Application Laid-Open No. H11-272235 is as shown in FIG. That is, the third TFT 182 is made conductive, the fourth TFT 186 is made non-conductive, electric charge is accumulated in the charge capacitor 181, and the charge is transferred to the third TFT 182 in a non-conductive state, and the fourth TFT 186 is made conductive. Discharging through 170 alleviates the variation in the resistance of the second TFT 150 in the conductive state.

【0017】また、特開平11−272235の別のア
クティブ素子の回路構成は図9のようになる。即ち、駆
動電源250へ正電位を印加し、第1のダイオード27
0を順方向電位とし、第2のダイオード280を逆方向
電位とし充電容量251へ電荷を溜め、その電荷を駆動
電源250へ負電位を印加することで、第1のダイオー
ド270を逆方向電位とし、第2のダイオード280を
順方向電位とし有機EL素子240を通して放電するこ
とで、第2TFT220の導通状態の抵抗値のバラツキ
を緩和している。
FIG. 9 shows a circuit configuration of another active element disclosed in JP-A-11-272235. That is, a positive potential is applied to the drive power supply 250, and the first diode 27
By setting 0 to the forward potential, setting the second diode 280 to the reverse potential, storing charge in the charging capacitor 251, and applying the negative potential to the drive power supply 250, the first diode 270 to the reverse potential. By setting the second diode 280 to a forward potential and discharging through the organic EL element 240, the variation in the resistance value of the second TFT 220 in the conductive state is reduced.

【0018】また、特開平8−241057の素子構成
は図11(A)のようになる。即ち、TFT304が導
通状態で充電容量302へ表示すべき信号に対応する電
荷が溜められ、TFT304が非導通状態で充電容量3
02へ溜められた電荷がTFT304を通して放電する
ことによるデータラインX2の電位の影響を、TFT3
04のΔFF抵抗より低い抵抗303を容量302と平
行に挿入することで小さくし、クロストークの少ない表
示を得るものである。
FIG. 11A shows the element configuration of Japanese Patent Application Laid-Open No. H08-241057. That is, a charge corresponding to a signal to be displayed on the charging capacitor 302 is stored when the TFT 304 is conductive, and the charge capacity 3 is stored when the TFT 304 is non-conductive.
The effects of potential data line X 2 by pooled in charge to 02 is discharged through the TFT 304, TFT 3
A resistor 303 having a resistance lower than the ΔFF resistance of the resistor 04 is inserted in parallel with the capacitor 302 to reduce the resistance, thereby obtaining a display with less crosstalk.

【0019】更に、従来の装置を詳述する。以下では特
開平11−272235に示された図7の回路構成につ
いて説明する。即ち図7は画素TFT回路構成図であ
り、第1のTFT140、第2のTFT150、保持容
量160、有機EL素子170、駆動電源180、第3
及び第4のTFT182,186及び充電用容量181
とから成っている。また、図7に示す如く、第1のTF
T140及び保持容量160は前述の図1と同様の回路
構成及び駆動方法である。
Further, the conventional apparatus will be described in detail. Hereinafter, the circuit configuration of FIG. 7 shown in JP-A-11-272235 will be described. That is, FIG. 7 is a diagram showing a pixel TFT circuit configuration, in which a first TFT 140, a second TFT 150, a storage capacitor 160, an organic EL element 170, a driving power supply 180, a third
And fourth TFTs 182 and 186 and a charging capacitor 181
And consists of Also, as shown in FIG.
The T140 and the storage capacitor 160 have the same circuit configuration and driving method as those in FIG.

【0020】第2のTFT150のゲート電極151
は、第1のTFT140のソース電極143及び保持容
量160の一方の電極に接続され、そのドレイン電極1
53は有機EL素子170の駆動電源180に接続され
ている。また、そのソース電極154は、第3のTFT
182のドレイン電極184に接続されている。第3及
び第4のTFT182,186のゲート電極183,1
87にはそれぞれ外部から周期的な信号VG3,VG4
が供給される。この信号VG3とVG4とは互いに位相
が反転した信号である。また第3のTFT182のソー
ス電極185と第4のTFT186のドレイン電極18
8とは接続されている。この第3及び第4のTFT18
2,186の間には充電用容量181が接続されてい
る。また、第4のTFT186のソース電極189は有
機EL素子170の陽極171に接続されており、有機
EL素子170の陰極172は表示電極190に接続さ
れている。
The gate electrode 151 of the second TFT 150
Is connected to the source electrode 143 of the first TFT 140 and one electrode of the storage capacitor 160, and the drain electrode 1
53 is connected to the drive power supply 180 of the organic EL element 170. The source electrode 154 is connected to a third TFT.
182 is connected to the drain electrode 184. Gate electrodes 183, 1 of third and fourth TFTs 182, 186
87 has periodic signals VG3, VG4
Is supplied. The signals VG3 and VG4 are signals whose phases are inverted from each other. The source electrode 185 of the third TFT 182 and the drain electrode 18 of the fourth TFT 186
8 is connected. The third and fourth TFTs 18
2, 186, a charging capacity 181 is connected. The source electrode 189 of the fourth TFT 186 is connected to the anode 171 of the organic EL element 170, and the cathode 172 of the organic EL element 170 is connected to the display electrode 190.

【0021】この図7のアクティブ素子の駆動方法は、
図8に示す通りである。即ち、図8中、(a)は第1の
TFT140のゲート電極に供給される信号VG1、
(b)は第2のTFT150のゲート電極に供給される
信号VG2、(c)は駆動電源の信号V0、(d)は第
3のTFT182のゲート電極に供給される信号VG
3、(e)は第4のTFT186のゲート電極に供給さ
れる信号VG4、(f)は充電用容量181に蓄積され
る信号VC2、(g)は有機EL素子170の発光の信
号VELの信号波形図である。そして、第1のTFT1
40のゲート電極141に図8(a)のようにゲート信
号線Gのゲート信号VG1が供給されて、第1のTFT
140がオン状態になる。そうすると、ドレイン信号線
Dからの所定の電圧VG2が第2のTFT150のゲー
ト電極151及び保持容量160に供給され、図8
(b)に示すように第2のTFT150にはVG2が印
加されて、その電圧VG2によって第2のTFT150
の導通状態がセットされ、その状態が1フィールド期間
保持される。
The driving method of the active element shown in FIG.
This is as shown in FIG. That is, in FIG. 8, (a) shows the signal VG1 supplied to the gate electrode of the first TFT 140,
(B) is the signal VG2 supplied to the gate electrode of the second TFT 150, (c) is the signal V0 of the drive power supply, and (d) is the signal VG supplied to the gate electrode of the third TFT 182.
3, (e) is a signal VG4 supplied to the gate electrode of the fourth TFT 186, (f) is a signal VC2 stored in the charging capacitor 181, and (g) is a signal of the light emission signal VEL of the organic EL element 170. It is a waveform diagram. Then, the first TFT 1
As shown in FIG. 8A, the gate signal VG1 of the gate signal line G is supplied to the gate electrode 141 of the first TFT 40, and the first TFT
140 turns on. Then, a predetermined voltage VG2 from the drain signal line D is supplied to the gate electrode 151 and the storage capacitor 160 of the second TFT 150, and FIG.
As shown in (b), VG2 is applied to the second TFT 150, and the second TFT 150 is applied by the voltage VG2.
Is set, and this state is maintained for one field period.

【0022】そうすると、駆動電源180(電位V0)
より、ゲート電極151の電圧VG2に応じた電圧が第
3のTFT182のドレイン電極184に供給される。
このとき、第3及び第4のTFT182,186のゲー
ト電極183,187には図8(d)及び(e)に示す
信号電圧VG3,VG4が供給される。同図の如く、信
号VG3とVG4とは互いに位相が反転しており、それ
によって第3及び第4のTFT182,186は交互に
オン状態になる。
Then, the driving power supply 180 (potential V0)
Accordingly, a voltage corresponding to the voltage VG2 of the gate electrode 151 is supplied to the drain electrode 184 of the third TFT 182.
At this time, the signal voltages VG3 and VG4 shown in FIGS. 8D and 8E are supplied to the gate electrodes 183 and 187 of the third and fourth TFTs 182 and 186. As shown in the drawing, the phases of the signals VG3 and VG4 are inverted with each other, whereby the third and fourth TFTs 182 and 186 are alternately turned on.

【0023】即ち、充電用容量181の電圧VC2は、
図8(f)のように、信号VG3がオン信号で信号VG
4がオフ信号になると充電され、信号VG3がオフ信号
で信号VG4がオン信号になると放電される。このよう
に信号VG3,VG4によって充放電(1発光サイク
ル)が繰り返される。従って、第3のTFT182がオ
ン状態になったときは第4のTFT186がオフ状態で
あるから、第2のTFT150を介して第3のTFT1
82のドレイン電極184に供給された駆動電源180
の電圧は充電用容量181に蓄積される。
That is, the voltage VC2 of the charging capacitor 181 is
As shown in FIG. 8F, the signal VG3 is an ON signal and the signal VG
When the signal 4 becomes an off signal, the battery is charged, and when the signal VG3 becomes an off signal and the signal VG4 becomes an on signal, the battery is discharged. As described above, the charge / discharge (one light emission cycle) is repeated by the signals VG3 and VG4. Therefore, when the third TFT 182 is turned on, the fourth TFT 186 is turned off, so that the third TFT 1 is connected via the second TFT 150.
The drive power supply 180 supplied to the drain electrode 184 of FIG.
Is stored in the charging capacitor 181.

【0024】また、第3のTFT182がオフ状態にな
ったときは第4のTFT186はオン状態であるから、
充電用容量181に蓄積された電荷が放電される。こう
して、第3のTFT182がオン状態のときに充電用容
量181に充電された電荷が、第3のTFT182がオ
フ状態で第4のTFT186がオン状態になったときに
第4のTFT186のドレイン電極188及びソース電
極189を介して有機EL素子170の陽極171に供
給される。そうすることにより、図8(g)のVELの
ように、電圧VC2に応じて1発光サイクル毎に有機E
L素子170が発光する。
When the third TFT 182 is turned off, the fourth TFT 186 is turned on.
The charge stored in the charging capacitor 181 is discharged. Thus, when the third TFT 182 is turned on, the charge charged in the charging capacitor 181 is transferred to the drain electrode of the fourth TFT 186 when the third TFT 182 is turned off and the fourth TFT 186 is turned on. It is supplied to the anode 171 of the organic EL element 170 via the source electrode 188 and the source electrode 189. By doing so, as shown in VEL in FIG. 8 (g), the organic E
The L element 170 emits light.

【0025】以下では特開平11−272235に示さ
れた図9の回路構成について説明する。図9に示す如
く、第1のTFT210及び保持容量230については
図7の回路構成と同じである。第2のTFT220のゲ
ート電極221は第1のTFT210のソース電極21
3及び保持容量230の一方の電極に接続され、そのド
レイン電極223は有機EL素子240の駆動電源25
0に接続されている。また、そのソース電極224は、
第1のダイオード270のアノード271に接続されて
いる。
The circuit configuration of FIG. 9 shown in Japanese Patent Application Laid-Open No. H11-272235 will be described below. As shown in FIG. 9, the first TFT 210 and the storage capacitor 230 are the same as the circuit configuration of FIG. The gate electrode 221 of the second TFT 220 is connected to the source electrode 21 of the first TFT 210.
3 and one electrode of the storage capacitor 230, and the drain electrode 223 is connected to the drive power supply 25 of the organic EL element 240.
Connected to 0. The source electrode 224 is
It is connected to the anode 271 of the first diode 270.

【0026】第1のダイオード270のカソード272
と、第2のダイオード280のアノード281とは直列
に接続されている。この第1及び第2のダイオード27
0,280の間には、充電用容量251の一方の電極が
接続されている。充電用容量251の他方の電極は接地
されている。第2のダイオード280のカソード282
は有機EL素子240の陽極241に接続されている。
The cathode 272 of the first diode 270
And the anode 281 of the second diode 280 are connected in series. The first and second diodes 27
One electrode of the charging capacitor 251 is connected between 0 and 280. The other electrode of the charging capacitor 251 is grounded. The cathode 282 of the second diode 280
Is connected to the anode 241 of the organic EL element 240.

【0027】また、有機EL素子240の陰極242は
駆動電源250に接続されている。このように構成され
た表示画素1がマトリクス状に配置されることにより、
有機EL表示装置が形成される。
The cathode 242 of the organic EL element 240 is connected to a driving power supply 250. By arranging the display pixels 1 configured as described above in a matrix,
An organic EL display device is formed.

【0028】この図9のアクティブ素子の駆動方法は、
図10に示す通りである。即ち、図9は画素TFT回路
構成図であり、図10は各端子の信号波形図である。図
10の(a)は第1のTFT210のゲート電極に供給
される信号VG1、(b)は第2のTFT220のゲー
ト電極に供給される信号VG2、(c)は駆動電源25
0の信号V0、(d)は第1のダイオード270に供給
される信号VD1、(e)は第2のダイオード280に
供給される信号VD2、(f)は充電用容量251に蓄
積される信号VC2、(g)は有機EL素子240の発
光の信号VELの信号波形図である。そして、第1のT
FT210のゲート電極211に図10の(a)のよう
にゲート信号線Gのゲート信号VG1が供給されて、第
1のTFT210がオン状態になる。そうすると、ドレ
イン信号線Dからのドレイン信号が第2のTFT220
のゲート電極221及び保持容量230に供給され、図
10の(b)に示すように第2のTFT220にはVG
2が印加されてオン状態が1フィールド期間保持される
(このとき保持容量230の一方の電極電位VC1はV
G2と同じ電位となる)。
The driving method of the active element shown in FIG.
This is as shown in FIG. That is, FIG. 9 is a configuration diagram of a pixel TFT circuit, and FIG. 10 is a signal waveform diagram of each terminal. 10A shows a signal VG1 supplied to the gate electrode of the first TFT 210, FIG. 10B shows a signal VG2 supplied to the gate electrode of the second TFT 220, and FIG.
0 is a signal V0, (d) is a signal VD1 supplied to the first diode 270, (e) is a signal VD2 supplied to the second diode 280, and (f) is a signal stored in the charging capacitor 251. VC2, (g) is a signal waveform diagram of a light emission signal VEL of the organic EL element 240. And the first T
The gate signal VG1 of the gate signal line G is supplied to the gate electrode 211 of the FT 210 as shown in FIG. 10A, and the first TFT 210 is turned on. Then, the drain signal from the drain signal line D is applied to the second TFT 220
, And the VG is applied to the second TFT 220 as shown in FIG.
2 is applied and the ON state is held for one field period (at this time, one electrode potential VC1 of the storage capacitor 230 becomes V
G2).

【0029】駆動電源250は、図10の(c)に示す
ように所定の周期、例えば10kHzの周波数で、有機
EL素子240を発光させるための充電時電圧V10と
放電時電圧V20とを交互に供給している。このとき、
充電時電圧V10は充電用容量251に充電されている
電圧よりも高い電圧であり、放電時電圧V20は充電用
容量251に充電されている電圧よりも低い電圧であ
る。
The driving power supply 250 alternately switches a charging voltage V10 and a discharging voltage V20 for causing the organic EL element 240 to emit light at a predetermined period, for example, a frequency of 10 kHz, as shown in FIG. 10C. Supplying. At this time,
The charging voltage V10 is higher than the voltage charged in the charging capacitor 251 and the discharging voltage V20 is lower than the voltage charged in the charging capacitor 251.

【0030】即ち、駆動電源250の電圧が充電時電圧
V10の場合には、第1のダイオード270の向きに電
流が流れて(図10の(d))充電用容量251が充電
され(図10の(f))、駆動電源250の電圧が放電
時電圧V20の場合には、第2のダイオード280の向
きに電流が流れて(図10の(e))充電用容量251
から放電されて(図10の(f))有機EL素子240
にその電流が供給されて発光する(図10の(g))。
That is, when the voltage of the driving power supply 250 is the charging voltage V10, a current flows in the direction of the first diode 270 (FIG. 10D), and the charging capacitor 251 is charged (FIG. 10D). (F)), when the voltage of the driving power supply 250 is the discharging voltage V20, a current flows in the direction of the second diode 280 ((e) of FIG. 10), and the charging capacitor 251 is used.
(FIG. 10 (f)) is discharged from the organic EL element 240
Is supplied with the current to emit light (FIG. 10 (g)).

【0031】以下では特開平8−241057に示され
た図11(A)の回路構成について説明する。即ち、図
11(A)では、307はX軸用のシフトレジスタ、3
08はY軸用のシフトレジスタ、A11、A12、A2
1、A22・・・は画面部を構成する画素である。
Hereinafter, the circuit configuration of FIG. 11A shown in Japanese Patent Application Laid-Open No. H8-241057 will be described. That is, in FIG. 11A, reference numeral 307 denotes a shift register for the X-axis;
08 is a shift register for the Y-axis, A11, A12, A2
1, A22... Are pixels constituting a screen portion.

【0032】画素A22は、発光用の薄膜のEL素子3
05と、このEL素子305の発光を制御するTFT3
01と、このTFT301のゲート電極に接続されるコ
ンデンサ302と、このコンデンサ302に並列接続さ
れた抵抗303と、このコンデンサ302に対して信号
を書き込むTFT304から構成される。他の画素A1
1、A12、A21・・・も画素A22と同様に構成さ
れている。
The pixel A22 is a thin-film EL element 3 for light emission.
05 and a TFT 3 for controlling light emission of the EL element 305.
01, a capacitor 302 connected to the gate electrode of the TFT 301, a resistor 303 connected in parallel to the capacitor 302, and a TFT 304 for writing a signal to the capacitor 302. Other pixel A1
., A12, A21,... Have the same configuration as the pixel A22.

【0033】TFT304のゲート電極はY座標シフト
レジスタ308の端子Y2に接続され、ソース電極また
はドレイン電極がX座標シフトレジスタ307に接続さ
れている。
The gate electrode of the TFT 304 is connected to the terminal Y 2 of the Y coordinate shift register 308, and the source electrode or the drain electrode is connected to the X coordinate shift register 307.

【0034】従って、端子Y2より選択信号が出力され
ると画素A21、A22のTFT305・・・はオン状
態となる。このときX座標シフトレジスタ307から出
力される画像データ信号に対応した電圧がTFT304
のソース電極またはドレイン電極を経由してコンデンサ
302に保持される。このコンデンサ302の電位によ
りTFT301のオン/オフ状態は制御され、画像デー
タ信号に応じた電流がEL素子305に流れ、画像デー
タ信号に基づき発光制御される。
Therefore, when the selection signal is output from the terminal Y2, the TFTs 305... Of the pixels A21 and A22 are turned on. At this time, a voltage corresponding to the image data signal output from the X coordinate shift register 307 is applied to the TFT 304.
Is held in the capacitor 302 via the source electrode or the drain electrode. The on / off state of the TFT 301 is controlled by the potential of the capacitor 302, a current corresponding to the image data signal flows through the EL element 305, and light emission is controlled based on the image data signal.

【0035】その後、端子Y2より非選択信号が出力さ
れると画素A21、A22のTFT305・・・がオフ
状態となり、コンデンサ302に充電された電荷はTF
T305のオフ抵抗値よりも小さな値の抵抗303を介
して、図11(B)その電位を示す如く、放電される。
Thereafter, when a non-selection signal is output from the terminal Y2, the TFTs 305... Of the pixels A21 and A22 are turned off, and the electric charge charged in the capacitor 302 becomes TF
Through the resistor 303 having a value smaller than the off-resistance value of T305, discharge is performed as shown in FIG.

【0036】[0036]

【発明が解決しようとする課題】図1に示したアクティ
ブ素子の回路構成において、TFT103の閾値特性及
びON抵抗特性にバラツキがある為、TFT103へ同
じゲート電圧が印加されても、EL素子に供給される電
流値が各画素ごとにバラツキ、表示むらとなることは既
に示した。
In the circuit configuration of the active element shown in FIG. 1, since the threshold characteristic and the ON resistance characteristic of the TFT 103 vary, even if the same gate voltage is applied to the TFT 103, the TFT 103 is supplied to the EL element. It has already been shown that the current value to be applied varies from pixel to pixel and causes display unevenness.

【0037】その対策として図6に示されるような時間
分割階調表示が有効であるが、特開平10−21406
0に示されている図6の時間分割階調表示方法では、1
フレーム期間に占めるアドレス期間の比率が少なく、か
つその少ないアドレス期間で複数の走査をしなければな
らない。この為、各走査ライン当りの選択期間が短くな
るという欠点がある。
As a countermeasure, time division gray scale display as shown in FIG. 6 is effective.
In the time division gray scale display method shown in FIG.
The ratio of the address period to the frame period is small, and a plurality of scans must be performed in the small address period. Therefore, there is a disadvantage that the selection period for each scanning line is shortened.

【0038】例えばフレーム周期が16.6[ms]で
走査電極数を480本とした場合、1フレーム期間に1
回走査するだけの図1の回路構成では、1走査ライン当
りの選択期間は 16.6[ms]/480[本]≒34.6[μs] であるのに対して、特開平10−214060の図6に
示した駆動方法では、アドレス期間の占める割合を50
%としても ((16.6[ms]×0.5)/8)/480[本]
≒2.2[μs] となり、各走査ライン当りの選択期間が極端に短くなっ
てしまう。これでは、図1のゲートラインやソースライ
ンの配線抵抗や浮遊容量を小さくし、ゲートラインを駆
動するゲートドライバやソースラインを駆動するソース
ドライバの駆動能力を増やす必要が出てしまい、新たな
コストアップ要因となる。
For example, when the frame period is 16.6 [ms] and the number of scanning electrodes is 480, one frame electrode
In the circuit configuration of FIG. 1 in which scanning is performed only once, the selection period per scanning line is 16.6 [ms] / 480 [lines] ≒ 34.6 [μs]. In the driving method shown in FIG. 6, the ratio of the address period is 50%.
% ((16.6 [ms] × 0.5) / 8) / 480 [lines]
≒ 2.2 [μs], and the selection period for each scanning line becomes extremely short. In this case, it is necessary to reduce the wiring resistance and the stray capacitance of the gate line and the source line in FIG. 1 and to increase the driving capability of the gate driver for driving the gate line and the source driver for driving the source line, resulting in a new cost. It becomes an up factor.

【0039】また、図6の時間分割階調表示方法では、
PDPで見られるような動画偽輪郭が発生するという欠
点もある。そこで、1フレーム期間に1回走査するだけ
で時間分割階調表示を得、動画偽輪郭の発生の少ない方
法として図11(A)の回路を用い充電容量へ溜めた電
荷を抵抗を通して放電させることで、時間分割階調を得
る方法も考えられる。しかし、このように抵抗を通して
放電させる方法では、抵抗の値のバラツキによる放電時
間のバラツキが生じる。即ち、同一の充電容量に同一の
電荷を溜めても、抵抗値がバラツケば放電時間もバラツ
キ、図11(A)のTFT301が導電状態となってい
る時間もバラツき表示むらとなるという第1の課題があ
る。
In the time division gray scale display method shown in FIG.
There is also a disadvantage that a false contour of a moving image as seen in a PDP occurs. Therefore, a time-division gray scale display is obtained only by scanning once in one frame period, and the electric charge stored in the charging capacitor is discharged through the resistor using the circuit of FIG. Thus, a method of obtaining a time division gray scale is also conceivable. However, in such a method of discharging through a resistor, the discharge time varies due to the variation in the resistance value. That is, even if the same charge is stored in the same charge capacity, the discharge time also varies if the resistance value varies, and the display time of the TFT 301 in FIG. Issues.

【0040】本発明の第1及び第2の発明はこのような
課題に対しなされたもであり、図11(A)の回路構成
により時間分割階調表示より表示むらが少なく、1フレ
ーム期間に1回走査するだけの時間分割階調表示を得る
ことを目的とする。
The first and second inventions of the present invention have been made for such a problem, and the circuit configuration shown in FIG. 11A has less display unevenness than the time-division gray scale display, and can be performed in one frame period. It is an object of the present invention to obtain a time-division gray scale display that is scanned only once.

【0041】また、図11(A)のような時間分割階調
表示方法や本発明の第1及び第2の発明のような時間分
割階調表示方法では、充電容量の電位が直接有機ELを
駆動するTFTのゲート電極に印加されているので、T
FTへ印加する電圧が全く同一の軌跡をたどったとして
も、TFTのソース・ゲート間閾値電圧のバラツキやT
FTの非飽和導電状態の抵抗値のバラツキにより表示む
らが現れるという第2の課題がある。
In the time-division gray scale display method as shown in FIG. 11A and the time-division gray scale display method as in the first and second inventions of the present invention, the potential of the charge capacity is directly applied to the organic EL. Since the voltage is applied to the gate electrode of the driving TFT, T
Even if the voltage applied to the FT follows exactly the same locus, the variation in the threshold voltage between the source and the gate of the TFT and the T
There is a second problem that display unevenness appears due to variation in the resistance value of the FT in the unsaturated conductive state.

【0042】本発明の第3の発明はこのような課題に対
しなされたものであり、有機ELを駆動するTFTのソ
ース・ゲート間閾値電圧のバラツキ、TFTの非飽和導
電状態の抵抗値のバラツキの影響を緩和しより均一な表
示を得ることを目的とする。
The third invention of the present invention has been made to solve such a problem, and has a variation in a threshold voltage between a source and a gate of a TFT for driving an organic EL and a variation in a resistance value of a TFT in an unsaturated conductive state. And to obtain a more uniform display.

【0043】一方、図7に示されるような容量を使う方
法も有効であるが、特開平11−272235に示され
る図7のアクティブ素子構成では、コンデンサ181と
駆動電源180との間にTFT150とTFT183が
直列に挿入されている。またコンデンサ181と有機E
L170の間にTFT186も挿入されている。一般に
有機ELを駆動する為にはp-si-TFT(ポリシリコンTF
T)が必要でありa-si-TFT(アモルファスシリコンTF
T)では電荷の移動度が低く無理があるとされている。
これは有機ELを駆動する為のTFTは導通状態の抵抗
値が低い必要がある為である。そこでTFTは導通状態
の抵抗値を低くする為、図2に示すように有機ELを駆
動する為のTFT103の大きさは充電容量を駆動する
為のTFT102よりかなり大きくなる。
On the other hand, a method using a capacitor as shown in FIG. 7 is also effective. However, in the active element configuration shown in FIG. 7 shown in JP-A-11-272235, the TFT 150 is connected between the capacitor 181 and the driving power supply 180. TFT 183 is inserted in series. The capacitor 181 and the organic E
A TFT 186 is also inserted between L170. Generally, in order to drive an organic EL, p-si-TFT (polysilicon TF)
T) is required and a-si-TFT (amorphous silicon TF)
In T), the mobility of charges is low and it is considered impossible.
This is because the TFT for driving the organic EL needs to have a low resistance value in the conductive state. Therefore, the size of the TFT 103 for driving the organic EL is considerably larger than the size of the TFT 102 for driving the charge capacity as shown in FIG.

【0044】このように図7のアクティブ素子構成では
有機ELと直列に入る大きなサイズのTFTが3個必要
となるという問題がある。これは画素内に有機ELを配
置の為のスペースが少なくなり、その分有機ELの発光
輝度を上げる必要がある。有機ELの発光効率は一般に
図27のようにある輝度(印加電圧)で最大となるの
で、このように有機ELを配置の為のスペースに制限が
あると、有機ELを適切な発光効率で光らせることがで
きないという第3の課題ある。
As described above, the active element configuration shown in FIG. 7 has a problem that three large-sized TFTs which are connected in series with the organic EL are required. This reduces the space for arranging the organic EL in the pixel, and it is necessary to increase the light emission luminance of the organic EL. Since the luminous efficiency of the organic EL generally becomes maximum at a certain luminance (applied voltage) as shown in FIG. 27, if the space for arranging the organic EL is limited as described above, the organic EL emits light with an appropriate luminous efficiency. There is a third problem that is not possible.

【0045】なお、図27は横軸が有機ELへ印加する
電圧であり、左側の縦軸は線aに対応する輝度を示し、
右側の縦軸は線bに対応する発光効率を示す。また、図
2のTFT構成を見れば判る通り、TFTプロセスでは
アクティブ素子のソース・ゲート・ドレインは横方向に
並ぶ。このようなプロセスでダイオードを作り込むこと
は困難であり、一般にはTFTのソース・ゲート間を短
絡させてダイオードとして使っている。
In FIG. 27, the horizontal axis represents the voltage applied to the organic EL, and the left vertical axis represents the luminance corresponding to the line a.
The vertical axis on the right side shows the luminous efficiency corresponding to the line b. As can be seen from the TFT configuration in FIG. 2, the source, gate, and drain of the active element are arranged in the lateral direction in the TFT process. It is difficult to form a diode by such a process, and in general, a TFT is used as a diode by short-circuiting between a source and a gate of a TFT.

【0046】従って、図9のアクティブ素子構成でも有
機ELと直列に入る大きなサイズのTFTが3個必要と
なる(1個はTFT230、もう2個はダイオード27
0,280として使われるソース・ゲート間を短絡させ
たTFT)という問題がある。これもやはり画素内に有
機ELを配置の為のスペースが少なくなることを意味
し、上記第3の課題を持つ。
Therefore, even in the active element configuration shown in FIG. 9, three large-sized TFTs which are connected in series with the organic EL are required (one is a TFT 230, and the other is a diode 27).
There is a problem that the source and the gate used as 0,280 are short-circuited. This also means that the space for arranging the organic EL in the pixel is reduced, and has the third problem.

【0047】本発明の第4及び第5の発明はこのような
課題に対しなされたもであり、図7や図9のアクティブ
素子構成とは異なり、有機ELに直接入る(ダイオード
も含め)TFT等のアクティブ素子を1つに抑え、同様
なアクティブ素子の導通抵抗のバラツキがあっても、有
機EL等の電気光学素子の輝度バラツキを抑えることを
目的とする。
The fourth and fifth inventions of the present invention have been made to solve such a problem. Unlike the active element configurations shown in FIGS. 7 and 9, the TFTs (including the diode) directly entering the organic EL are used. It is an object of the present invention to reduce the variation in the brightness of electro-optical elements such as organic EL even if there is a variation in the conduction resistance of the same active element.

【0048】[0048]

【課題を解決するための手段】本発明の上記第1の課題
を解決する為の本発明の第1の発明である時間分割階調
表示手段は、第1のアクティブ素子(図12で1)のゲ
ート端子へ印加される制御電圧により、第1のアクティ
ブ素子の導通状態を制御しドレイン端子(またはソース
端子)へその一方の端子が接続された光学素子を流れる
電荷を制御する電気光学素子(図12で5)の制御手段
であって、第4のアクティブ素子(図12で4)を導通
状態として第1のコンデンサ(図12で2)の一方の端
子へ所定の電圧を保持し、第4のアクティブ素子を非導
通状態としている間に前記第1のコンデンサから電荷を
放電させ、前記第1のコンデンサへ保持された電圧が一
定値以上の間、前記第1のアクティブ素子のゲート端子
を導通状態とすることで、1フレーム期間に1回の走査
で時間分割階調表示を可能とし、前記光学素子を流れる
電荷の総量を制御する手段である。
Means for Solving the Problems In order to solve the first problem of the present invention, the time division gray scale display means according to the first invention of the present invention comprises a first active element (1 in FIG. 12). The control voltage applied to the gate terminal controls the conduction state of the first active element and controls the electric charge flowing through the optical element whose one terminal is connected to the drain terminal (or the source terminal) ( 12) controlling the fourth active element (4 in FIG. 12) to a conductive state and holding a predetermined voltage to one terminal of the first capacitor (2 in FIG. 12); And discharging the electric charge from the first capacitor while the active element of No. 4 is in a non-conducting state. While the voltage held in the first capacitor is equal to or more than a certain value, the gate terminal of the first active element is Make it conductive And in one frame period to allow time division gradation display in one scan, a means for controlling the amount of charge flowing through the optical element.

【0049】特に本発明の上記手段は上記第1のコンデ
ンサの一方の端子へ第2のアクティブ素子(図12で
6)のソース端子を接続し、前記第2のアクティブ素子
のドレイン端子に第2のコンデンサ(図12で2)を接
続し、前記第1のコンデンサへ保持された電荷の一部
を、前記第2のアクティブ素子を通して前記第2のコン
デンサへ移動し、放電させる構成である。
In particular, the above means of the present invention connects the source terminal of the second active element (6 in FIG. 12) to one terminal of the first capacitor, and connects the second terminal to the drain terminal of the second active element. (2 in FIG. 12) is connected, a part of the electric charge held in the first capacitor is moved to the second capacitor through the second active element, and discharged.

【0050】本発明の上記第1の課題を解決する為の本
発明の第2の発明である時間分割階調表示手段は、第1
のアクティブ素子(図17で1)のゲート端子へ印加さ
れる制御電圧により、第1のアクティブ素子(図17で
5)の導通状態を制御しドレイン端子へ接続された光学
素子を流れる電荷を制御する電気光学素子の制御手段で
あって、第4のアクティブ素子(図17で4)を導通状
態として第1のコンデンサ(図17で2)の一方の端子
へ所定の電圧を保持し、第4のアクティブ素子を非導通
状態としている間に前記第1のコンデンサの他方の端子
へ印加する電圧を変化させ、前記第1のコンデンサの電
圧が一定値以上の間、前記第1のアクティブ素子のゲー
ト端子を導通状態とすることで、1フレーム期間に1回
の走査で時間分割階調表示を可能とし、前記光学素子を
流れる電荷の総量を制御する手段である。
In order to solve the first problem of the present invention, the time division gray scale display means according to the second invention of the present invention comprises:
The conduction state of the first active element (5 in FIG. 17) is controlled by the control voltage applied to the gate terminal of the active element (1 in FIG. 17), and the charge flowing through the optical element connected to the drain terminal is controlled. And controlling the fourth active element (4 in FIG. 17) to a conductive state to hold a predetermined voltage to one terminal of the first capacitor (2 in FIG. 17). The voltage applied to the other terminal of the first capacitor is changed while the active element is in a non-conductive state, and the gate of the first active element is changed while the voltage of the first capacitor is equal to or higher than a predetermined value. By turning the terminal into a conductive state, it is possible to perform time-division gray scale display by one scan in one frame period, and to control the total amount of charges flowing through the optical element.

【0051】本発明の上記第2の課題を解決する為の本
発明の第3の発明である時間分割階調表示手段は、上記
2つの例のような充電容量の電位を変化させて時間分割
階調表示を得る手段においては、上記第1のアクティブ
素子(図19で1)のゲート端子と上記第1のコンデン
サ(図19で2)の間に第2のアクティブ素子(図19
で10)を設け、前記第1のアクティブ素子のゲート端
子へ前記第2のアクティブ素子のドレイン端子を接続
し、前記第2のアクティブ素子のゲート端子へ前記第1
のコンデンサを接続し、前記第1のコンデンサへ保持さ
れた電圧が一定値以上の間、前記第2のアクティブ素子
を通して第1のアクティブ素子のゲート端子へ、第1の
アクティブ素子の導通抵抗が飽和する電圧VONを印加
する手段である。
A time-division gradation display means according to a third invention of the present invention for solving the second problem of the present invention is a time-division gradation changing means which changes the potential of the charging capacitor as in the above two examples. In the means for obtaining a gray scale display, a second active element (FIG. 19) is provided between the gate terminal of the first active element (1 in FIG. 19) and the first capacitor (2 in FIG. 19).
10), the drain terminal of the second active element is connected to the gate terminal of the first active element, and the first terminal is connected to the gate terminal of the second active element.
And the conduction resistance of the first active element saturates through the second active element to the gate terminal of the first active element while the voltage held in the first capacitor is equal to or greater than a predetermined value. This is a means for applying a voltage VON.

【0052】本発明の第3の課題を解決する為の本発明
の第4の発明である上記第1のアクティブ素子構成の特
性バラツキの影響を排除する為の本発明の手段は、第1
のアクティブ素子(図20で1)のゲート端子へ印加さ
れる制御電圧により、第1のアクティブ素子の導通状態
を制御しドレイン端子(またはソース端子)へその一方
の端子が間接または直接接続された光学素子(図20で
5)を流れる電荷を制御する電気光学素子の制御手段で
あって、前記第1のアクティブ素子のゲート端子へ第2
のアクティブ素子(図20で10)のドレイン端子(ま
たはソース端子)を接続し、上記第1のアクティブ素子
の前記光学素子と接続されたドレイン端子(またはソー
ス端子)へ第2のコンデンサ8図20で12)を接続
し、前記第2のアクティブ素子のソース端子(またはド
レイン端子)へ印加する電圧と、前記第2のコンデンサ
の第1のアクティブ素子と接続されていない端子へ印加
する電圧と、前記第1のアクティブ素子の前記光学素子
と接続されていないソース端子(またはドレイン端子)
へ印加する電圧を制御し、その前記第1のコンデンサに
充電した電荷を放電させることにより、前記光学素子を
流れる電荷の総量を制御し、第1のアクティブ素子構成
の特性バラツキの影響を排除する手段である。
The means of the present invention for eliminating the influence of the characteristic variation of the first active element configuration, which is the fourth invention of the present invention for solving the third problem of the present invention, is the first invention.
The conductive state of the first active element is controlled by a control voltage applied to the gate terminal of the active element (1 in FIG. 20), and one of the terminals is indirectly or directly connected to the drain terminal (or source terminal). 20. A control means of an electro-optical element for controlling electric charge flowing through an optical element (5 in FIG. 20), wherein a second terminal is connected to a gate terminal of the first active element.
The drain terminal (or source terminal) of the active element (10 in FIG. 20) is connected, and the second capacitor 8 is connected to the drain terminal (or source terminal) of the first active element connected to the optical element. 12), a voltage applied to a source terminal (or a drain terminal) of the second active element, a voltage applied to a terminal of the second capacitor not connected to the first active element, A source terminal (or a drain terminal) of the first active element not connected to the optical element;
By controlling the voltage applied to the first capacitor and discharging the charge charged in the first capacitor, the total amount of charge flowing through the optical element is controlled, and the influence of the characteristic variation of the first active element configuration is eliminated. Means.

【0053】上記本発明の第4の発明である手段を実現
する具体的な第1の手段は、前記第2のアクティブ素子
(図20で10)のソース端子(またはドレイン端子)
へ前記第1のアクティブ素子(図20で1)を導通状態
とする電圧VONを印加している間、上記光学素子の他
方の端子へ印加する電圧を制御し前記光学素子を非導通
状態とし、前記第1のコンデンサ(図20で12)へ電
荷を充電し、前記第2のアクティブ素子のソース端子
(またはドレイン端子)へ前記第1のアクティブ素子を
非導通状態とする電圧VOFFを印加している間、上記
光学素子の他方の端子へ印加する電圧を制御し、前記第
1のコンデンサに充電した電荷を放電させることによ
り、前記光学素子を流れる電荷の総量を制御し、第1の
アクティブ素子構成の特性バラツキの影響を排除する手
段である。
A specific first means for realizing the means according to the fourth invention of the present invention is a source terminal (or a drain terminal) of the second active element (10 in FIG. 20).
While applying the voltage VON that makes the first active element (1 in FIG. 20) conductive, the voltage applied to the other terminal of the optical element is controlled to make the optical element non-conductive, The first capacitor (12 in FIG. 20) is charged with electric charge, and a voltage VOFF for turning off the first active element is applied to a source terminal (or a drain terminal) of the second active element. While controlling the voltage applied to the other terminal of the optical element and discharging the electric charge charged in the first capacitor, the total amount of electric charge flowing through the optical element is controlled. This is a means for eliminating the influence of the characteristic variation of the configuration.

【0054】上記本発明の第4の発明である手段を実現
する具体的な第2の手段は、上記光学素子の他方の端子
へ印加する電圧を制御し、前記光学素子を非導通状態と
している間に、前記第2のアクティブ素子(図30で1
0)のソース端子(またはドレイン端子)へ前記第1の
アクティブ素子(図30で1)を導通状態とする電圧V
ONを印加し、前記第1のコンデンサ(図30で12)
へ電荷を放電させ、前記第2のアクティブ素子のソース
端子(またはドレイン端子)へ前記第1のアクティブ素
子を非導通状態とする電圧VOFFを印加している間、
上記光学素子の他方の端子へ印加する電圧を制御し前記
光学素子を通し前記第1のコンデンサへ電荷を充電さ
せ、光学素子を流れる電荷の総量を制御し、第1のアク
ティブ素子構成の特性バラツキの影響を排除する手段で
ある。
A specific second means for realizing the means according to the fourth invention of the present invention is to control a voltage applied to the other terminal of the optical element and to make the optical element non-conductive. In the meantime, the second active element (1 in FIG. 30)
0) to the source terminal (or drain terminal) of the first active element (1 in FIG. 30).
ON, the first capacitor (12 in FIG. 30)
While applying a voltage VOFF to turn off the first active element to the source terminal (or drain terminal) of the second active element.
The voltage applied to the other terminal of the optical element is controlled to charge the first capacitor through the optical element, and the total amount of charge flowing through the optical element is controlled. It is a means to eliminate the influence of.

【0055】上記本発明の第4の発明である手段を実現
する具体的な第3の手段は、前記第1のアクティブ素子
(図22で1)のドレイン端子(またはソース端子)と
前記光学素子(図22で5)の間に第3のアクティブ素
子(図22で13)を挟み、前記第2のアクティブ素子
(図22で10)のソース端子(またはドレイン端子)
へ印加する電圧と、上記第3のアクティブ素子のゲート
電極へ印加する電圧と、前記第1のコンデンサ(図22
で12)の第1のアクティブ素子と接続されていない端
子へ印加する電圧とを制御し、前記第2のアクティブ素
子のソース端子へ前記第1のアクティブ素子を非導通状
態とする電圧VOFFを印加している間、上記第3のア
クティブ素子を導通状態とし、前記第1のコンデンサに
充電された電荷を放電させることにより、前記第1のア
クティブ素子を流れる電荷の総量を制御し、第1のアク
ティブ素子構成の特性バラツキの影響を排除する手段で
ある。
A specific third means for realizing the means according to the fourth invention of the present invention is a drain terminal (or a source terminal) of the first active element (1 in FIG. 22) and the optical element. A third active element (13 in FIG. 22) is interposed between (5 in FIG. 22) and a source terminal (or a drain terminal) of the second active element (10 in FIG. 22).
22, the voltage applied to the gate electrode of the third active element, and the voltage applied to the first capacitor (FIG. 22).
And 12) controlling the voltage to be applied to the terminal not connected to the first active element and applying the voltage VOFF for turning off the first active element to the source terminal of the second active element. During the operation, the third active element is turned on, and the electric charge charged in the first capacitor is discharged to control the total amount of electric charge flowing through the first active element. This is a means for eliminating the influence of variation in characteristics of the active element configuration.

【0056】本発明の第3の課題を解決する為の本発明
の第5の発明である上記第1のアクティブ素子構成の特
性バラツキの影響を排除する為の本発明の手段は、第1
のアクティブ素子(図24で1)のドレイン端子(また
はソース端子)へ第1のコンデンサ(図24で14)の
一方の端子を接続し、前記第1のコンデンサの他方の端
子へ光学素子(図24で5)を接続し、前記第1のアク
ティブ素子のソース端子(またはドレイン端子)へ印加
する電圧と、前記光学素子の他方の端子へ印加する電圧
を制御して、前記第1のコンデンサへ一定の電荷を溜
め、その後前記第1のアクティブ素子のソース端子(ま
たはドレイン端子)へ印加する電圧と、前記光学素子の
他方の端子へ印加する電圧を制御して、前記第1のコン
デンサへ溜めた一定電荷を放電させ、この動作を繰り返
すことで、前記光学素子へ周期的に一定の電荷を流すこ
とで、前記第1のアクティブ素子を流れる電荷の総量を
制御し、第1のアクティブ素子構成の特性バラツキの影
響を排除する手段である。
The means of the present invention for eliminating the influence of the characteristic variation of the first active element configuration, which is the fifth invention of the present invention for solving the third problem of the present invention, is the first invention.
24, one terminal of the first capacitor (14 in FIG. 24) is connected to the drain terminal (or source terminal) of the active element (1 in FIG. 24), and the optical element (FIG. 24) is connected to the other terminal of the first capacitor. 5) is connected at 24 to control the voltage applied to the source terminal (or the drain terminal) of the first active element and the voltage applied to the other terminal of the optical element, so that the voltage is applied to the first capacitor. A certain amount of electric charge is accumulated, and thereafter, a voltage applied to a source terminal (or a drain terminal) of the first active element and a voltage applied to the other terminal of the optical element are controlled to be accumulated in the first capacitor. By discharging this constant charge and repeating this operation, a constant charge is periodically supplied to the optical element, whereby the total amount of charge flowing through the first active element is controlled, and the first active element is controlled. A means to eliminate the influence of variation in characteristics of the I blanking element configuration.

【0057】[0057]

【発明の実施の形態】〔実施形態1〕本実施形態1では
本発明の第1の発明である時間分割階調表示手段におい
て、光学素子として有機ELを用いた第1の具体的電気
光学素子構成及びその駆動方法について説明する。
[Embodiment 1] In Embodiment 1, a first specific electro-optical element using an organic EL as an optical element in the time division gray scale display means according to the first invention of the present invention. A configuration and a driving method thereof will be described.

【0058】なお、この有機ELを用いたアクティブ素
子の製造方法及び各層を構成する材料については従来例
で示した特開平8−234683で詳しく説明している
ので、本実施形態1ではその説明は省略する。
The method of manufacturing an active element using the organic EL and the material constituting each layer are described in detail in Japanese Patent Application Laid-Open No. 8-234683 described in the conventional example. Omitted.

【0059】本実施形態1で用いる有機ELパネルの各
画素数をm×nとすると、第1の発明である時間分割階
調表示手段の第1の手段の等価回路は図12のように表
せる。即ち、本実施形態1の有機ELパネルでは複数の
走査側電極G1,G2・・Gmと複数の信号電極S1,
S2・・Snと、それらの交点にある画素A11,A1
2・・・が設けられている。
Assuming that the number of pixels of the organic EL panel used in the first embodiment is m × n, an equivalent circuit of the first means of the time division gray scale display means of the first invention can be expressed as shown in FIG. . That is, in the organic EL panel of the first embodiment, the plurality of scanning electrodes G1, G2,... Gm and the plurality of signal electrodes S1,
.. Sn and pixels A11, A1 at their intersections
.. Are provided.

【0060】即ち、図12で破線の四角の中に示すよう
に各画素Aij(i=1〜mの整数、j=1〜nの整数)
はアクティブ素子(TFT)1、コンデンサ2、アクテ
ィブ素子(TFT)4、有機EL素子5、アクティブ素
子(TFT)6、ダイオード7、コンデンサ8から構成
されており、アクティブ素子1のソース端子(またはド
レイン端子)及びコンデンサ2と接続する電源VDD、
アクティブ素子4のソース端子(またはドレイン端子)
と接続する信号電極Si、アクティブ素子4のゲート端
子と接続する走査電極Gj、アクティブ素子4のドレイ
ン端子(またはソース端子)とドレイン端子(またはソ
ース端子)が接続するアクティブ素子6、アクティブ素
子6のゲート端子や(TFTのソース・ゲート間電極も
しくはドレイン・ゲート間電極を短絡さて構成した)ダ
イオード7のカソード端子と接続する制御電極PGj、
アクティブ素子6のソース端子(またはドレイン端子)
と接続するコンデンサ8、コンデンサ8及び有機EL素
子5と接続するアース端子GNDから構成される。
That is, as shown in the square of the broken line in FIG. 12, each pixel Aij (i = 1 to m, j = 1 to n)
Is composed of an active element (TFT) 1, a capacitor 2, an active element (TFT) 4, an organic EL element 5, an active element (TFT) 6, a diode 7, and a capacitor 8, and the source terminal (or drain) of the active element 1 Terminal) and a power supply VDD connected to the capacitor 2,
Source terminal (or drain terminal) of active element 4
A scanning electrode Gj connected to the gate terminal of the active element 4, an active element 6 connected to the drain terminal (or source terminal) of the active element 4 and a drain terminal (or source terminal) thereof, A control electrode PGj connected to a gate terminal or a cathode terminal of a diode 7 (formed by short-circuiting a source-gate electrode or a drain-gate electrode of a TFT);
Source terminal (or drain terminal) of active element 6
And a ground terminal GND connected to the organic EL element 5.

【0061】この画素Aijを駆動する為の各端子の電
圧は図14のように示される。即ち、アクティブ素子4
としてn型TFTを想定しているので、1)が走査電極
G1へ印加される電圧VG1であり、2)が走査電極G
2へ印加される電圧VG2であり、3)が走査電極G3
へ印加される電圧VG3である。4)は信号電極S1へ
印加される電圧VS1であり、5)は信号電極S2へ印
加される電圧VS2である。6)が制御電極PG1へ印
加される電圧VPG1であり、この走査電極G1の電圧
VG1と、信号電極S1の電圧VS1と、制御電極PG
1の電圧VPG1により、図12のアクティブ素子1の
ゲート端子電圧VC1は図14の7)のようになり、制
御電極PG1の電圧VPG1により、アクティブ素子6
としてn型TFTを想定しているので、図12のアクテ
ィブ素子6のドレイン端子電圧VP1は図14の8)の
ようになる。
The voltage of each terminal for driving the pixel Aij is shown in FIG. That is, the active element 4
1) is a voltage VG1 applied to the scanning electrode G1, and 2) is a scanning electrode G
2 is a voltage VG2 applied to the scanning electrode G3.
Is the voltage VG3 applied to. 4) is the voltage VS1 applied to the signal electrode S1, and 5) is the voltage VS2 applied to the signal electrode S2. 6) is a voltage VPG1 applied to the control electrode PG1, which is a voltage VG1 of the scan electrode G1, a voltage VS1 of the signal electrode S1, and a voltage VPG1 of the control electrode PG1.
The gate terminal voltage VC1 of the active element 1 in FIG. 12 becomes as shown by 7) in FIG. 14 by the voltage VPG1 of FIG. 12, and the active element 6 by the voltage VPG1 of the control electrode PG1.
Therefore, the drain terminal voltage VP1 of the active element 6 in FIG. 12 is as shown by 8) in FIG.

【0062】即ち、始めにアクティブ素子4のゲート電
圧VG1が電圧VONとなり、アクティブ素子4のソー
ス・ドレイン間が導通状態となり、コンデンサ2のアク
ティブ素子4のドレイン端子側の電位が信号電極S1の
電位VS11となる。次にアクティブ素子4のゲート電
圧VG1が電圧VOFFとなり、アクティブ素子4のソ
ース・ドレイン間が非導通状態となる。
That is, first, the gate voltage VG1 of the active element 4 becomes the voltage VON, the conduction between the source and the drain of the active element 4 becomes conductive, and the potential of the drain terminal side of the active element 4 of the capacitor 2 becomes the potential of the signal electrode S1. VS11. Next, the gate voltage VG1 of the active element 4 becomes the voltage VOFF, and the source-drain of the active element 4 is turned off.

【0063】この後、制御電極PG1が電圧VON(高
電圧状態)となりダイオード7に逆極性状態となり、ア
クティブ素子6のゲート電圧VPG1が電圧VONとな
り、アクティブ素子6のソース・ドレイン間が導通状態
となる。そして、コンデンサ2のアクティブ素子4のド
レイン端子側に溜められた電荷の一部がコンデンサ8の
アクティブ素子6のドレイン側端子に移動する。
Thereafter, the control electrode PG1 becomes the voltage VON (high voltage state), the diode 7 becomes the reverse polarity state, the gate voltage VPG1 of the active element 6 becomes the voltage VON, and the source-drain of the active element 6 becomes conductive. Become. Then, part of the electric charge stored on the drain terminal side of the active element 4 of the capacitor 2 moves to the drain side terminal of the active element 6 of the capacitor 8.

【0064】次にアクティブ素子6のゲート電圧VPG
1が電圧VOFFとなり、アクティブ素子6のソース・
ドレイン間が非導通状態となり、また制御電極PG1が
電圧VOFF(低電圧状態)となりダイオード7が順極
性状態となる。このようにすることで、コンデンサ8の
アクティブ素子6のドレイン端子側に溜められた電荷の
一部がダイオード7を通してアース端子GNDへ放電さ
れる。このときコンデンサ2の容量C2とコンデンサ8
の容量C8とすると、この周期T1後のアクティブ素子
1のゲート電位VC11は VC11=VS11×C2/(C2+C8) となる。
Next, the gate voltage VPG of the active element 6
1 becomes the voltage VOFF, and the source
The drain becomes non-conductive, the control electrode PG1 becomes the voltage VOFF (low voltage state), and the diode 7 becomes the forward polarity state. By doing so, part of the electric charge stored on the drain terminal side of the active element 6 of the capacitor 8 is discharged to the ground terminal GND through the diode 7. At this time, the capacitance C2 of the capacitor 2 and the capacitor 8
The gate potential VC11 of the active element 1 after this cycle T1 is VC11 = VS11 × C2 / (C2 + C8).

【0065】このようにして、アクティブ素子4のソー
ス・ドレイン間が非導通状態となっている間に制御電極
PG1の電圧を周期T1でHIGH/LOWさせ、コン
デンサ2のアクティブ素子4のドレイン端子側に溜めら
れた電荷がコンデンサ8を通して放電させる。
In this manner, the voltage of the control electrode PG1 is changed to HIGH / LOW in the period T1 while the source-drain of the active element 4 is in a non-conductive state, and the capacitor 2 is connected to the drain terminal of the active element 4 on the drain terminal side. Is discharged through the capacitor 8.

【0066】アクティブ素子1がn型TFTである場
合、このコンデンサ2のアクティブ素子4のドレイン端
子側に溜められた電荷によりこのアクティブ素子1のゲ
ート電圧VC1がアクティブ素子1が導通状態となる電
位Vthより大きい間はアクティブ素子1は導通状態と
なり、この間有機EL5へ電流が流れる。また、アクテ
ィブ素子1がp型TFTである場合、このコンデンサ2
のアクティブ素子4のドレイン端子側に溜められた電荷
によりこのアクティブ素子1のゲート電圧VC1がアク
ティブ素子1が導通状態となる電位Vthより小さくな
ってからアクティブ素子1は導通状態となり、この間有
機EL5へ電流が流れる。従って、アクティブ素子4が
導通状態となったときコンデンサ2へ保持する電位VS
11を制御することで、有機ELの発光時間を制御で
き、時間分割階調表示が可能となる。
When the active element 1 is an n-type TFT, the gate voltage VC1 of the active element 1 is reduced to the potential Vth at which the active element 1 becomes conductive by the electric charge stored on the drain terminal side of the active element 4 of the capacitor 2. During a period longer than that, the active element 1 is in a conductive state, during which a current flows to the organic EL 5. When the active element 1 is a p-type TFT, this capacitor 2
After the gate voltage VC1 of the active element 1 becomes lower than the potential Vth at which the active element 1 is turned on by the electric charge accumulated on the drain terminal side of the active element 4, the active element 1 is turned on and the organic EL 5 Electric current flows. Therefore, the potential VS held in the capacitor 2 when the active element 4 is turned on.
By controlling 11, the emission time of the organic EL can be controlled, and time-division gray scale display becomes possible.

【0067】このように本実施形態1では1フレーム期
間に1回画素を選択する(各画素のアクティブ素子4を
1フレーム期間に1回導通状態とする)ことで時間分割
階調表示を行うので、従来例でしめした特開平10−2
14060の図6の時間分割階調表示方法とは異なり、
各走査ライン当りの選択期間が短くなるという欠点がな
い。
As described above, in the first embodiment, time-division gradation display is performed by selecting a pixel once in one frame period (turning on the active element 4 of each pixel once in one frame period). Japanese Patent Application Laid-Open No. H10-2
Unlike the time division gray scale display method of FIG.
There is no disadvantage that the selection period for each scanning line is shortened.

【0068】また、各画素を構成する有機ELは必ず画
素が選択されてからコンデンサ2へ保持された電圧に依
存した期間連続的に発光するので、従来例でしめした特
開平10−214060の図6の時間分割階調表示方法
とは異なり、動画偽輪郭の発生が少ない。
Also, since the organic EL constituting each pixel emits light continuously for a period depending on the voltage held in the capacitor 2 after the pixel is always selected, the organic EL device shown in FIG. Unlike the time-division gradation display method of No. 6, the generation of false contours of the moving image is small.

【0069】また、コンデンサ2へ溜めた電荷を同一工
程で作ったコンデンサ8を用いて放電させるので、従来
例でしめした特開平8−241057に示されたコンデ
ンサと抵抗を用いる図11(A)の回路構成とは異なり、
そのコンデンサ2と8の容量比が揃い易く、画素毎のバ
ラツキの少ない表示を得られる。
Since the electric charge stored in the capacitor 2 is discharged using the capacitor 8 formed in the same process, the capacitor and the resistor disclosed in Japanese Patent Application Laid-Open No. H08-241057 shown in the prior art are used. Unlike the circuit configuration of
Capacitance ratios of the capacitors 2 and 8 are easy to be uniform, and a display with little variation among pixels can be obtained.

【0070】なお、図12のダイオード7はTFT素子
のソース・ゲート間もしくはドレイン・ゲート間を短絡
させて構成しても良いし、有機EL自体がダイオード特
性を持つことに着目して有機EL5と同様な有機ELダ
イオードでも良い。
The diode 7 in FIG. 12 may be configured by short-circuiting between the source and the gate or between the drain and the gate of the TFT element. A similar organic EL diode may be used.

【0071】そこで、実際図12のアクティブ素子構成
で、TFTの代わりにFETを使い、有機ELの代わり
にLEDを用いた場合の実験結果を示す。図12の制御
電極PG1の電圧が図28の(A)であり、アクティブ
素子1のゲート端子電圧(コンデンサ2の保持電圧)が
図28の(B)である。また、図12の電源VDDとア
クティブ素子1のソース端子(またはドレイン端子)間
に抵抗を入れた場合にアクティブ素子1のソース端子
(またはドレイン端子)の電圧を図28の(C)に示
す。図28(C)において、電圧が3Vまで低下してい
る期間がアクティブ素子1が導通状態の期間であり、電
圧が5Vに保持されている期間がアクティブ素子1が非
導通状態の期間であり、その間の期間がアクティブ素子
1が中間的な導通状態となっている期間である。
Therefore, experimental results are shown in the case where the FET is used instead of the TFT and the LED is used instead of the organic EL in the active element configuration shown in FIG. The voltage of the control electrode PG1 in FIG. 12 is shown in FIG. 28A, and the gate terminal voltage of the active element 1 (holding voltage of the capacitor 2) is shown in FIG. FIG. 28C shows the voltage at the source terminal (or drain terminal) of the active element 1 when a resistor is inserted between the power supply VDD and the source terminal (or drain terminal) of the active element 1 in FIG. In FIG. 28C, a period in which the voltage is reduced to 3 V is a period in which the active element 1 is in a conductive state, a period in which the voltage is maintained at 5 V is a period in which the active element 1 is in a non-conductive state, A period during this period is a period during which the active element 1 is in an intermediate conductive state.

【0072】このように図12の画素TFT回路構成を
用い、図14のように制御すれば、コンデンサ2へ溜め
た電荷により、図28のように時間分割階調表示が実現
できることが判る。
When the pixel TFT circuit configuration shown in FIG. 12 is used and the control is performed as shown in FIG. 14, time-division gradation display can be realized as shown in FIG.

【0073】なお、図12の画素TFT回路構成では制
御端子PGjとゲート線Gjと対応付けて走査ライン毎
に分けて記載しているが、図14(6)を見れば判る通
り制御端子PGjは各走査ラインの選択期間毎にハイ/
ローを繰り返すだけなので、総ての走査ラインで共通の
信号とし、画素A21、A22・・・を上下方向に反転
させて、制御端子PGとして1本の電極にまとめること
も出来る。
In the pixel TFT circuit configuration of FIG. 12, the control terminal PGj and the gate line Gj are described in association with each scanning line, but as can be seen from FIG. High / Low for each scanning line selection period
Since only the row is repeated, a signal common to all the scanning lines can be used, and the pixels A21, A22... Can be inverted in the vertical direction to be integrated into one electrode as the control terminal PG.

【0074】また、図12の画素TFT回路構成でアク
ティブ素子6がn型TFTであれば動作するが、p型T
FTでも動作する為には、一般的には本発明の画素TF
T回路構成は図13のように表せる。
Further, if the active element 6 is an n-type TFT in the pixel TFT circuit configuration of FIG.
In order to operate in the FT, the pixel TF of the present invention is generally used.
The T circuit configuration can be represented as shown in FIG.

【0075】また、本実施形態1では図12のコンデン
サ8に溜められた電荷をダイオード7を通して放電した
が、図15に示すようにアクティブ素子9を通して放電
させても良い。このときの駆動タイミングチャートは図
16のようになる。 〔実施形態2〕本実施形態2では本発明の第2の発明で
あるの時間分割階調表示手段において、光学素子として
有機ELを用いた具体的電気光学素子構成及びその駆動
方法について説明する。
In the first embodiment, the electric charge stored in the capacitor 8 in FIG. 12 is discharged through the diode 7, but may be discharged through the active element 9 as shown in FIG. The driving timing chart at this time is as shown in FIG. [Second Embodiment] In a second embodiment of the present invention, a specific electro-optical element configuration using an organic EL as an optical element in the time division gray scale display means according to the second invention of the present invention and a driving method thereof will be described.

【0076】なお、この有機ELを用いたアクティブ素
子の製造方法及び各層を構成する材料については実施形
態1と同様に本実施形態2ではその説明は省略する。本
実施形態で用いる有機ELパネルの各画素の等価回路は
図17のように表せる。即ち、本実施形態2でも実施形
態1同様に有機ELパネルでは複数の走査側電極G1,
G2・・Gmと複数の信号電極S1,S2・・Snと、
それらの交点にある画素A11,A12・・・が設けら
れている。図17の各画素Aij(i=1〜mの整数、j
=1〜nの整数)の構成は図12のコンデンサ2、アク
ティブ素子(TFT)6、ダイオード7をアース端子に
接続したのに代わって、図17のコンデンサ2を制御端
子Rjへ接続した構成である。
The method of manufacturing the active element using the organic EL and the material constituting each layer are not described in the second embodiment as in the first embodiment. FIG. 17 shows an equivalent circuit of each pixel of the organic EL panel used in the present embodiment. That is, in the second embodiment, as in the first embodiment, a plurality of scanning electrodes G1,
Gm and a plurality of signal electrodes S1, S2,.
Pixels A11, A12,... Located at these intersections are provided. Each pixel Aij in FIG. 17 (i is an integer of 1 to m, j
The configuration of (= 1 to n) is a configuration in which the capacitor 2, the active element (TFT) 6, and the diode 7 of FIG. 12 are connected to the ground terminal, and the capacitor 2 of FIG. 17 is connected to the control terminal Rj. is there.

【0077】この画素Aijを駆動する為の各端子の電
圧は図18のようになる。即ち、1)が走査電極G1へ
印加される電圧VG1であり、2)が走査電極G2へ印
加される電圧VG2であり、3)が走査電極G3へ印加
される電圧VG3である。4)は信号電極S1へ印加さ
れる電圧VS1であり、5)は信号電極S2へ印加され
る電圧VS2であり、6)は制御電極R1へ印加される
電圧VR1である。この走査電極G1の電圧VG1と、
信号電極S1の電圧VS1と、制御電極R1へ印加され
る電圧VR1により、図17のアクティブ素子1のゲー
ト端子電圧VC1は図18の7)のようになる。
The voltage of each terminal for driving the pixel Aij is as shown in FIG. That is, 1) is the voltage VG1 applied to the scanning electrode G1, 2) is the voltage VG2 applied to the scanning electrode G2, and 3) is the voltage VG3 applied to the scanning electrode G3. 4) is a voltage VS1 applied to the signal electrode S1, 5) is a voltage VS2 applied to the signal electrode S2, and 6) is a voltage VR1 applied to the control electrode R1. The voltage VG1 of the scan electrode G1,
Due to the voltage VS1 of the signal electrode S1 and the voltage VR1 applied to the control electrode R1, the gate terminal voltage VC1 of the active element 1 in FIG. 17 becomes as indicated by 7) in FIG.

【0078】即ち、実施形態1においてはアクティブ素
子4のソース・ドレイン間が非導通状態となっている間
にコンデンサ2に溜められた電荷を放電させたのに対
し、本実施形態2ではコンデンサ2に溜められた電荷を
放電させず、コンデンサ2のアクティブ素子4のドレイ
ン端子側とは反対側の端子へ印加する電圧VR1を徐々
に変化させることで、コンデンサ2のアクティブ素子4
のドレイン端子側の電位を徐々に変化させ、このアクテ
ィブ素子1のゲート電圧VC1がアクティブ素子が導通
状態となる電位Vthより大きい間だけアクティブ素子
1は導通状態とし、時間分割階調表示を可能としてい
る。
That is, in the first embodiment, the charge stored in the capacitor 2 is discharged while the source-drain of the active element 4 is in a non-conductive state, whereas in the second embodiment, the capacitor 2 is discharged. Without discharging the electric charge stored in the active element 4 of the capacitor 2 by gradually changing the voltage VR1 applied to the terminal of the active element 4 opposite to the drain terminal of the active element 4 of the capacitor 2.
Of the active element 1 is gradually changed, and the active element 1 is turned on only while the gate voltage VC1 of the active element 1 is higher than the potential Vth at which the active element is turned on. I have.

【0079】このように本実施形態2では1フレーム期
間に1回画素を選択する(各画素のアクティブ素子4を
1フレーム期間に1回導通状態とする)ことで時間分割
階調表示を行うので、従来例でしめした特開平10−2
14060の図6の時間分割階調表示方法とは異なり、
各走査ライン当りの選択期間が短くなるという欠点がな
い。
As described above, in the second embodiment, time-division gradation display is performed by selecting a pixel once in one frame period (turning on the active element 4 of each pixel once in one frame period). Japanese Patent Application Laid-Open No. H10-2
Unlike the time division gray scale display method of FIG.
There is no disadvantage that the selection period for each scanning line is shortened.

【0080】また、各画素を構成する有機ELは必ず画
素が選択されてからコンデンサ2へ保持された電圧に依
存した期間連続的に発光するので、従来例でしめした特
開平10−214060の図6の時間分割階調表示方法
とは異なり、動画偽輪郭の発生が少ない。
Further, since the organic EL constituting each pixel emits light continuously for a period depending on the voltage held in the capacitor 2 after the pixel is necessarily selected, the organic EL device disclosed in Japanese Patent Application Laid-Open No. Unlike the time-division gradation display method of No. 6, the generation of false contours of the moving image is small.

【0081】また特開平8−241057に示された図
11のコンデンサと抵抗を用いる放電や、実施形態1で
示した図12のコンデンサ2と8の容量比による放電で
はなく、外部よりコンデンサ2の端子電圧を制御するの
で、放電特性に依存せず画素毎のバラツキのない表示が
得られた。 〔実施形態3〕上記2つの時間分割階調表示方法や従来
例で示した特開平8−241057に示された回路構成
で説明された時間分割階調表示方法では以下の課題が存
在する。
Further, instead of discharging using the capacitor and the resistor shown in FIG. 11 shown in Japanese Patent Application Laid-Open No. H8-241057, or discharging by the capacitance ratio between the capacitors 2 and 8 shown in FIG. Since the terminal voltage was controlled, a display was obtained without depending on the pixels without depending on the discharge characteristics. [Embodiment 3] The following problems exist in the above two time division gray scale display methods and the time division gray scale display method described in the circuit configuration disclosed in Japanese Patent Application Laid-Open No. H08-241057.

【0082】即ち、上記実施形態1及び実施形態2や従
来例で示した特開平8−241057において図12等
に示されるアクティブ素子1のゲート端子へ印加される
電圧は図28(B)に示す通りアクティブ素子4のソー
ス・ドレイン間が非導通状態となっている間、徐々に低
下する。このようにアクティブ素子1のゲート端子へ印
加される電圧が低下するので、アクティブ素子1はある
期間(図28(C)が約3Vの電位と5Vの電位の間を
遷移している期間)非飽和状態となる電圧で使われる。
このとき、アクティブ素子1のソース・ゲート間閾値電
圧のバラツキがあれば、同じゲート電圧を印加してもア
クティブ素子1が導通状態になるか、非導通状態になる
か、その中間状態になるか異なる結果が得られる。従っ
て、同じ中間調表示をしようとして同一の電圧を充電容
量へ印加しても、同じ中間調状態が表示されるとは限ら
なくなる。これが本発明の課題で示した第2の課題であ
る。
That is, the voltage applied to the gate terminal of the active element 1 shown in FIG. 12 and the like in the above-described first and second embodiments and in JP-A-8-241057 shown in the conventional example is shown in FIG. As a result, the voltage gradually decreases while the source and drain of the active element 4 are in a non-conductive state. As described above, the voltage applied to the gate terminal of the active element 1 decreases, so that the active element 1 is not in a certain period (a period in which FIG. 28C is transitioning between a potential of about 3 V and a potential of 5 V). Used at a voltage that saturates.
At this time, if there is a variation in the threshold voltage between the source and the gate of the active element 1, whether the active element 1 is in a conductive state, a non-conductive state, or an intermediate state even when the same gate voltage is applied. Different results are obtained. Therefore, even if the same voltage is applied to the charging capacity for the same halftone display, the same halftone state is not always displayed. This is the second problem described in the problem of the present invention.

【0083】そこで、上記問題を解決する為、本発明の
第3の発明である時間分割階調表示手段を用いる。即
ち、図19に示すように図12のアクティブ素子構成の
有機EL5を駆動する為のアクティブ素子1とコンデン
サ2の間に別のアクティブ素子(TFT)10を挿入す
る。そして、有機ELを駆動するアクティブ素子1のゲ
ート端子へこのアクティブ素子10のドレイン端子(も
しくはソース端子)を接続し、このアクティブ素子10
のゲート端子へ時分割階調表示期間を制御するコンデン
サ2を接続する。
Therefore, in order to solve the above-mentioned problem, the time division gradation display means according to the third invention of the present invention is used. That is, as shown in FIG. 19, another active element (TFT) 10 is inserted between the active element 1 and the capacitor 2 for driving the organic EL 5 having the active element configuration shown in FIG. Then, the drain terminal (or source terminal) of the active element 10 is connected to the gate terminal of the active element 1 that drives the organic EL, and the active element 10
Is connected to the capacitor 2 for controlling the time-division gray scale display period.

【0084】このアクティブ素子10のドレイン端子
(もしくはソース端子)に抵抗11(もしくは別のアク
ティブ素子)を通してアクティブ素子1を飽和導通状態
とする電圧を供給し、コンデンサ2に保持した電位をア
クティブ素子10のゲート電極に供給する。抵抗11を
用いる場合、その値はアクティブ素子10の非飽和導通
状態でのON抵抗の数分の1〜数百分の1の値に設定す
ることで、アクティブ素子10が導通状態であれば、ア
クティブ素子10のソース端子から供給される電圧に関
係なく、アクティブ素子1のゲート端子にはアクティブ
素子1を非導通状態とする電圧VOFFが印加される。
また、アクティブ素子10が非導通状態となればアクテ
ィブ素子1のゲート端子にはアクティブ素子10のソー
ス端子から供給される飽和導通電圧VONが供給され
る。
A voltage for bringing the active element 1 into saturation conduction is supplied to the drain terminal (or source terminal) of the active element 10 through the resistor 11 (or another active element), and the potential held in the capacitor 2 is applied to the active element 10. To the gate electrode. When the resistor 11 is used, its value is set to a value of a few to a hundredth of the ON resistance of the active element 10 in the non-saturated conductive state. Regardless of the voltage supplied from the source terminal of the active element 10, the voltage VOFF for turning off the active element 1 is applied to the gate terminal of the active element 1.
When the active element 10 is turned off, the saturation conduction voltage VON supplied from the source terminal of the active element 10 is supplied to the gate terminal of the active element 1.

【0085】従って、アクティブ素子1がn型TFTの
場合、コンデンサ2に保持する電位が変化し、アクティ
ブ素子10が非飽和導通状態で使われても、アクティブ
素子1のゲート電極へ(コンデンサ2に保持された電位
に依らず)飽和導通電圧VONもしくは飽和非導通電圧
VOFFが印加されるので、アクティブ素子1のON抵
抗のバラツキを相対的に抑えることができる。
Therefore, when the active element 1 is an n-type TFT, the potential held in the capacitor 2 changes, and even if the active element 10 is used in the non-saturated conducting state, the gate electrode of the active element 1 (the capacitor 2) Since the saturation conduction voltage VON or the saturation non-conduction voltage VOFF is applied (regardless of the held potential), the variation in the ON resistance of the active element 1 can be relatively suppressed.

【0086】実際、図19の構成を用いることで図11
(A)の構成を用いた場合に比べ、表示むらを減らすこ
とができた。そこで、実際図19のアクティブ素子構成
で、TFTの代わりにFETを使い、有機ELの代わり
にLEDを用いた場合の実験結果を示す。図28の
(A)と同様な電圧を図19の制御電極PG1へ印加し
たとき、図19のアクティブ素子10のゲート端子電圧
(コンデンサ2の保持電圧)が図29の(A)であり、
アクティブ素子1のゲート端子電圧が図29の(B)で
ある。図19の電源VDDとアクティブ素子1のソース
端子(またはドレイン端子)間に抵抗を入れた場合にア
クティブ素子1のソース端子(またはドレイン端子)の
電圧を図29の(C)に示す。図29(C)において、
電圧が3Vまで低下している期間がアクティブ素子1が
導通状態の期間であり、電圧が5Vに保持されている期
間がアクティブ素子1が非導通状態の期間であり、その
間の期間がアクティブ素子1が中間的な導通状態となっ
ている期間である。
In fact, by using the configuration of FIG.
Display unevenness was reduced as compared with the case of using the configuration (A). Therefore, experimental results are shown in the case where an FET is used instead of the TFT and an LED is used instead of the organic EL in the active element configuration of FIG. When a voltage similar to that of FIG. 28A is applied to the control electrode PG1 of FIG. 19, the gate terminal voltage (holding voltage of the capacitor 2) of the active element 10 of FIG. 19 is as shown in FIG.
The gate terminal voltage of the active element 1 is shown in FIG. FIG. 29C shows the voltage at the source terminal (or drain terminal) of the active element 1 when a resistor is inserted between the power supply VDD of FIG. 19 and the source terminal (or drain terminal) of the active element 1. In FIG. 29C,
The period in which the voltage is reduced to 3 V is a period in which the active element 1 is in a conductive state, the period in which the voltage is maintained at 5 V is a period in which the active element 1 is in a non-conductive state, and the period during which the active element 1 is in a non-conductive state. Is a period during which the conductive state is intermediate.

【0087】図28(C)と図29(C)を比較すれば
判るように、本発明の第3の手段を用いた図19の画素
TFT回路構成では、図12の回路構成と比べアクティ
ブ素子1が中間的な導通状態となっている期間が圧倒的
に少なくなる。なお、図19のアクティブ素子10の構
成は反転増幅回路となっているので、図29(C)では
アクティブ素子1はコンデンサ2の保持電圧が低いとき
に導通状態となり、図28(C)の振る舞いとは逆にな
る。
As can be seen by comparing FIGS. 28 (C) and 29 (C), in the pixel TFT circuit configuration of FIG. 19 using the third means of the present invention, the active element is compared with the circuit configuration of FIG. The period during which 1 is in an intermediate conduction state is significantly reduced. Since the configuration of the active element 10 in FIG. 19 is an inverting amplifier circuit, in FIG. 29C, the active element 1 becomes conductive when the holding voltage of the capacitor 2 is low, and the behavior in FIG. The opposite is true.

【0088】このように、本発明によればアクティブ素
子1が中間的な導通状態となっている期間を短くするこ
とで、有機ELを駆動するTFTのソース・ゲート間閾
値電圧のバラツキ、TFTの非飽和導電状態の抵抗値の
バラツキの影響を緩和しより均一な表示を得ることが可
能となる。
As described above, according to the present invention, by shortening the period during which the active element 1 is in the intermediate conductive state, the variation in the threshold voltage between the source and gate of the TFT driving the organic EL, It is possible to reduce the influence of the variation of the resistance value in the unsaturated conductive state and obtain a more uniform display.

【0089】なお、本実施形態3の手段を用いた場合に
階調表示を可能とするには、上記実施形態1及び実施形
態2や従来例の特開平10−214060で示したよう
な時間分割階調表示や、1つの画素を複数の副画素から
構成する画素分割階調表示等により階調表示を行うこと
が有効である。 〔実施形態4〕本実施形態4では本発明の第4の発明で
あるアクティブ素子構成を用いる。以下このアクティブ
素子の導通抵抗のバラツキの影響を排除する為の電気光
学素子構成及びその駆動方法について説明する。
In order to enable gradation display when the means of the third embodiment is used, it is necessary to use a time division method as described in the first and second embodiments and the conventional example of Japanese Patent Application Laid-Open No. 10-214060. It is effective to perform gradation display by gradation display or pixel division gradation display in which one pixel is composed of a plurality of sub-pixels. [Embodiment 4] In Embodiment 4, the active element configuration according to the fourth invention of the present invention is used. Hereinafter, the configuration of an electro-optical element for eliminating the influence of the variation in the conduction resistance of the active element and a driving method thereof will be described.

【0090】実施形態4においても図19に示されるア
クティブ素子1のソース・ドレイン間の飽和導通状態で
のON抵抗は、TFT製造中にマスクパターンずれ等に
よる各画素のアクティブ素子1のサイズのバラツキ等に
よりバラツくという問題を抱える。
Also in the fourth embodiment, the ON resistance in the saturated conduction state between the source and the drain of the active element 1 shown in FIG. 19 varies with the size of the active element 1 of each pixel due to a mask pattern shift or the like during TFT manufacturing. There is a problem of variation due to factors such as.

【0091】そこで、上記問題を解決する為、本発明の
第4の発明であるバラツキ対策電気光学素子の好ましい
第1の構成を用いる。即ち、図20に示すように有機E
L5を駆動する為のアクティブ素子1のドレイン端子
(またはソース端子)へ有機EL5の一方の端子とコン
デンサ12を接続し、この有機EL5の他方の端子を制
御電極NVjへ接続する。またアクティブ素子1のゲー
ト端子へ別のアクティブ素子10のドレイン端子(また
はソース端子)を接続し、このアクティブ素子10のソ
ース端子(またはドレイン端子)へ制御電極PVjを接
続し、ゲート端子へ時分割階調表示期間を制御するコン
デンサ2を接続する。
Therefore, in order to solve the above-mentioned problem, the preferable first configuration of the electro-optical element for preventing variation according to the fourth invention of the present invention is used. That is, as shown in FIG.
One terminal of the organic EL 5 and the capacitor 12 are connected to the drain terminal (or source terminal) of the active element 1 for driving L5, and the other terminal of the organic EL 5 is connected to the control electrode NVj. Further, the drain terminal (or source terminal) of another active element 10 is connected to the gate terminal of the active element 1, the control electrode PVj is connected to the source terminal (or drain terminal) of this active element 10, and the gate electrode is time-divided. A capacitor 2 for controlling the gradation display period is connected.

【0092】この画素Aijを駆動する為の電圧は図2
1のようになる。即ち、アクティブ素子4としてn型T
FTを想定しているので、1)が走査電極G1へ印加さ
れる電圧VG1であり、2)が走査電極G2へ印加され
る電圧VG2であり、3)が走査電極G3へ印加される
電圧VG3である。4)は信号電極S1へ印加される電
圧VS1であり、5)は信号電極S2へ印加される電圧
VS2である。この走査電極G1の電圧VG1と、信号
電極S1の電圧VS1により、図20のアクティブ素子
10のゲート端子電圧VC1は6)のようになる。ま
た、7)は制御電極PV1へ印加される電圧VPV1で
あり、8)は制御電極NV1へ印加される電圧VNV1
である。アクティブ素子1及び10はn型TFTを想定
しているので、このアクティブ素子10のゲート端子電
圧VC1と、制御電極PV1へ印加される電圧VPV1
と、制御電極NV1へ印加される電圧VNV1により、
図20のアクティブ素子1のドレイン端子(またはソー
ス端子)電圧VC2は図21の9)のようになる。
The voltage for driving the pixel Aij is shown in FIG.
It looks like 1. That is, an n-type T
Since FT is assumed, 1) is a voltage VG1 applied to the scan electrode G1, 2) is a voltage VG2 applied to the scan electrode G2, and 3) is a voltage VG3 applied to the scan electrode G3. It is. 4) is the voltage VS1 applied to the signal electrode S1, and 5) is the voltage VS2 applied to the signal electrode S2. Due to the voltage VG1 of the scan electrode G1 and the voltage VS1 of the signal electrode S1, the gate terminal voltage VC1 of the active element 10 in FIG. 7) is a voltage VPV1 applied to the control electrode PV1, and 8) is a voltage VNV1 applied to the control electrode NV1.
It is. Since the active elements 1 and 10 are assumed to be n-type TFTs, the gate terminal voltage VC1 of the active element 10 and the voltage VPV1 applied to the control electrode PV1
And the voltage VNV1 applied to the control electrode NV1,
The drain terminal (or source terminal) voltage VC2 of the active element 1 in FIG. 20 is as indicated by 9) in FIG.

【0093】即ち、始めにアクティブ素子4のゲート電
圧VG1が電圧VONとなり、アクティブ素子4のソー
ス・ドレイン間が導通状態となり、コンデンサ2のアク
ティブ素子4のドレイン端子側の電位が信号電極S1の
電位VS11となる。次にアクティブ素子4のゲート電
圧VG1が電圧VOFFとなり、アクティブ素子4のソ
ース・ドレイン間が非導通状態となる。
That is, first, the gate voltage VG1 of the active element 4 becomes the voltage VON, the conduction between the source and the drain of the active element 4 becomes conductive, and the potential of the drain terminal side of the active element 4 of the capacitor 2 becomes the potential of the signal electrode S1. VS11. Next, the gate voltage VG1 of the active element 4 becomes the voltage VOFF, and the source-drain of the active element 4 is turned off.

【0094】このコンデンサ2へ蓄えられた電荷は抵抗
3により放電されるが、この図21の6)に示すコンデ
ンサ2の電位VC1がアクティブ素子10のゲート閾値
電圧Vthより大きい間、アクティブ素子10のソース
・ドレイン間は導通状態となる。
The electric charge stored in the capacitor 2 is discharged by the resistor 3, and while the potential VC1 of the capacitor 2 shown in 6) of FIG. 21 is higher than the gate threshold voltage Vth of the active element 10, A conduction state is established between the source and the drain.

【0095】即ち、この間アクティブ素子1のゲート端
子にはアクティブ素子10を通して制御端子PV1の電
圧が印加される。そこで、制御電極NV1がHIGH
(高電圧状態)となり有機EL5は非導通状態とし、ア
クティブ素子10のソース・ドレイン端子を通してアク
ティブ素子1のゲート端子へソース・ドレイン間が導通
状態となる電圧VONを図21の7)のPV1の電圧と
して印加し、アクティブ素子1のソース・ドレイン間を
通った電荷を図21の9)の端子VC2の電圧としてコ
ンデンサ12に蓄える。
That is, during this time, the voltage of the control terminal PV1 is applied to the gate terminal of the active element 1 through the active element 10. Therefore, the control electrode NV1 is set to HIGH.
(High voltage state), the organic EL 5 is turned off, and the voltage VON at which the source and the drain are turned on through the source and drain terminals of the active element 10 to the gate terminal of the active element 1 is applied to the voltage PV1 of 7) in FIG. The voltage is applied, and the electric charge passed between the source and the drain of the active element 1 is stored in the capacitor 12 as the voltage of the terminal VC2 of 9) in FIG.

【0096】次に、アクティブ素子10のソース・ドレ
イン端子を通してアクティブ素子1のゲート端子Aのソ
ース・ドレイン間を非導通状態とする電圧VOFFを図
21の7)のPV1の電圧として印加し、制御端子NV
1を下げていくことでコンデンサ12へ蓄えた電荷を図
21の9)のVC2の電圧のように有機EL5を通して
放電させる。
Next, a voltage VOFF for turning off the source / drain of the gate terminal A of the active element 1 through the source / drain terminals of the active element 10 is applied as the voltage PV1 of 7) in FIG. Terminal NV
By decreasing 1, the electric charge stored in the capacitor 12 is discharged through the organic EL 5 like the voltage VC2 of 9) in FIG.

【0097】この動作く繰り返すことで、電位VC1が
アクティブ素子10のゲート閾値電圧Vthより大きい
間、有機EL5を発光させる。その後、電位VC1が小
さくなると、アクティブ素子1のゲート電圧はGND電
位となり、アクティブ素子1は非導通となるので、有機
EL5は発光しない。このように、この有機EL5を通
る電荷はアクティブ素子1のソース・ドレイン間ON抵
抗に関係なく、コンデンサ12に蓄えられる電荷で決ま
るので、このコンデンサ12の容量を正確に揃えること
で各画素を構成するアクティブ素子1の導通抵抗のバラ
ツキの影響を排除できる。
By repeating this operation, the organic EL 5 emits light while the potential VC1 is higher than the gate threshold voltage Vth of the active element 10. Thereafter, when the potential VC1 decreases, the gate voltage of the active element 1 becomes the GND potential and the active element 1 is turned off, so that the organic EL 5 does not emit light. As described above, the electric charge passing through the organic EL 5 is determined by the electric charge stored in the capacitor 12 irrespective of the ON resistance between the source and the drain of the active element 1. Of the active element 1 can be eliminated.

【0098】なお、図20では時間分割階調表示手段と
して、従来例の時間分割階調表示手段電気光学素子構成
を用いているが、図25のように本発明の第1の発明で
ある時間分割階調表示手段の第1の具体的な電気光学素
子構成や、他の時間分割階調表示手段を用いてもよい。 [実施形態5]本実施形態5でも本発明の第4の発明で
あるアクティブ素子構成を用いる。以下このアクティブ
素子の導通抵抗のバラツキ対策電気光学素子の好ましい
第2の構成について説明する。即ち、図30に示すよう
に有機EL5を駆動する為のアクティブ素子1のドレイ
ン端子(またはソース端子)へ有機EL5の一方の端子
とコンデンサ12を接続し、この有機EL5の他方の端
子を対向電極である制御電極COMへ接続し、コンデン
サ12の他方の端子は有機EL駆動用電源VOLEDへ
接続する。また、アクティブ素子1のゲート端子へ別の
アクティブ素子10のドレイン端子(またはソース端
子)と抵抗11を接続し、このアクティブ素子10のソ
ース端子(またはドレイン端子)をGNDへ接続する。
このアクティブ素子10のゲート端子へは時分割階調表
示期間を制御するコンデンサ2と、このコンデンサ2の
電荷を制御する為のアクティブ素子4と6のソース端子
(またはドレイン端子)が接続されている。アクティブ
素子4のゲート端子には走査電極Gjが接続され、もう
一方のドレイン端子(またはソース端子)には信号電極
Siが接続されている。また、アクティブ素子6のもう
一方のドレイン端子(またはソース端子)には(有機E
LまたはTFTのソース・ゲート間電極もしくはドレイ
ン・ゲート間電極を短絡させて構成した)ダイオード7
とコンデンサ8が接続され、ダイオード7のもう一方の
端子、アクティブ素子6のゲート端子、抵抗11の他方
の端子は制御電極PGへ接続されいる。また、コンデン
サ8のもう一方の端子はGNDへ接続されている。
In FIG. 20, the conventional time-division gradation display means electro-optical element configuration is used as the time-division gradation display means, but as shown in FIG. A first specific electro-optical element configuration of the divided gradation display means or another time division gradation display means may be used. [Fifth Embodiment] The fifth embodiment also uses the active element configuration according to the fourth invention of the present invention. Hereinafter, a preferred second configuration of the electro-optical element for preventing the variation of the conduction resistance of the active element will be described. That is, as shown in FIG. 30, one terminal of the organic EL 5 and the capacitor 12 are connected to a drain terminal (or a source terminal) of the active element 1 for driving the organic EL 5, and the other terminal of the organic EL 5 is connected to a counter electrode. , And the other terminal of the capacitor 12 is connected to the organic EL driving power supply VOLED. Further, the drain terminal (or source terminal) of another active element 10 and the resistor 11 are connected to the gate terminal of the active element 1, and the source terminal (or drain terminal) of this active element 10 is connected to GND.
The gate terminal of the active element 10 is connected to a capacitor 2 for controlling the time-division gray scale display period, and the source terminals (or drain terminals) of the active elements 4 and 6 for controlling the charge of the capacitor 2. . The scanning electrode Gj is connected to the gate terminal of the active element 4, and the signal electrode Si is connected to the other drain terminal (or source terminal). The other drain terminal (or source terminal) of the active element 6 has (organic E)
A diode 7 in which the source-gate electrode or the drain-gate electrode of L or TFT is short-circuited)
The other terminal of the diode 7, the gate terminal of the active element 6, and the other terminal of the resistor 11 are connected to the control electrode PG. The other terminal of the capacitor 8 is connected to GND.

【0099】この画素Aijを駆動する為の電圧は図3
1のようになる。なお、アクティブ素子は全てn型TF
Tを想定している。即ち、1)が走査電極G1へ印加さ
れる電圧VG1であり、2)が走査電極G2へ印加され
る電圧VG2であり、3)が走査電極G3へ印加される
電圧VG3である。4)は信号電極S1へ印加される電
圧VS1であり、5)は信号電極S2へ印加される電圧
VS2である。また、6)は制御電極PGへ印加される
電圧VPGであり、この走査電極G1の電圧VG1と、
信号電極S1の電圧VS1と、制御電極PGの電圧VP
Gにより、図30のコンデンサ8のアクティブ素子6側
の端子電圧VP1は8)のようになり、アクティブ素子
10のゲート端子電圧VC1は7)のようになる。この
ゲート端子電圧VC1が閾値Vth以上の間はアクティ
ブ素子10が導通状態となるので、アクティブ素子1の
ゲート端子電圧VR1は9)のようになる。そこで、有
機EL5の(アクティブ素子1と接続された電極とは反
対側の)対向電極電位を10)のように振ると、アクテ
ィブ素子1の有機ELと接続されたドレイン端子(また
はソース端子)の電圧は11)のようになる。
The voltage for driving the pixel Aij is shown in FIG.
It looks like 1. The active elements are all n-type TF
T is assumed. That is, 1) is the voltage VG1 applied to the scanning electrode G1, 2) is the voltage VG2 applied to the scanning electrode G2, and 3) is the voltage VG3 applied to the scanning electrode G3. 4) is the voltage VS1 applied to the signal electrode S1, and 5) is the voltage VS2 applied to the signal electrode S2. 6) is a voltage VPG applied to the control electrode PG.
The voltage VS1 of the signal electrode S1 and the voltage VP of the control electrode PG
Due to G, the terminal voltage VP1 on the active element 6 side of the capacitor 8 in FIG. 30 becomes like 8), and the gate terminal voltage VC1 of the active element 10 becomes like 7). While the gate terminal voltage VC1 is equal to or higher than the threshold value Vth, the active element 10 is in a conductive state, so that the gate terminal voltage VR1 of the active element 1 is as shown in 9). Therefore, when the potential of the counter electrode of the organic EL 5 (on the opposite side to the electrode connected to the active element 1) is changed to 10), the drain terminal (or source terminal) of the active element 1 connected to the organic EL is turned off. The voltage is as shown in 11).

【0100】即ち、始めにアクティブ素子4のゲート電
圧VG1が電圧VONとなり、アクティブ素子4のソー
ス・ドレイン間が導通状態となり、コンデンサ2のアク
ティブ素子4のドレイン端子側の電位が信号電極S1の
電位VS11となる。次にアクティブ素子4のゲート電
圧VG1が電圧VOFFとなり、アクティブ素子4のソ
ース・ドレイン間が非導通状態となる。
That is, first, the gate voltage VG1 of the active element 4 becomes the voltage VON, the conduction between the source and the drain of the active element 4 becomes conductive, and the potential on the drain terminal side of the active element 4 of the capacitor 2 becomes the potential of the signal electrode S1. VS11. Next, the gate voltage VG1 of the active element 4 becomes the voltage VOFF, and the source-drain of the active element 4 is turned off.

【0101】このコンデンサ2へ蓄えられた電荷はアク
ティブ素子6とコンデンサ8とダイオード7により放電
されるが、この図31の7)に示すコンデンサ2の電位
VC1がアクティブ素子10のゲート閾値電圧Vthよ
り大きい間、アクティブ素子10のソース・ドレイン間
は導通状態となる。
The charge stored in the capacitor 2 is discharged by the active element 6, the capacitor 8 and the diode 7, and the potential VC1 of the capacitor 2 shown in 7) of FIG. 31 is higher than the gate threshold voltage Vth of the active element 10. While it is large, the conduction between the source and the drain of the active element 10 is conducted.

【0102】このアクティブ素子10が導通状態のと
き、アクティブ素子1のゲート端子電圧はGNDとな
り、アクティブ素子10が非導通状態のとき、アクティ
ブ素子1のゲート端子電圧は端子PGと同電位になる。
When the active element 10 is conducting, the gate terminal voltage of the active element 1 becomes GND, and when the active element 10 is non-conducting, the gate terminal voltage of the active element 1 becomes the same potential as the terminal PG.

【0103】そこで、アクティブ素子1が非導通状態の
とき有機EL5の対向電極をLOW(低電圧状態)とす
ると、有機EL5のコンデンサ12側端子には最初に有
機EL駆動用電圧VOLEDが印加される。そこで、コ
ンデンサ12より正電荷が有機EL5を通して放電され
(コンデンサ12は充電され)る。このコンデンサ12
からの放電がほぼなくなったとき、有機EL5の対向電
極COMの電位と制御端子PGの電位を反転させ、アク
ティブ素子1を導通状態とし、(有機EL5は非導通状
態とし)コンデンサ12に溜められた電荷を放電させ
る。
If the opposing electrode of the organic EL 5 is set to LOW (low voltage state) when the active element 1 is in the non-conductive state, the organic EL driving voltage VOLED is first applied to the capacitor 12 side terminal of the organic EL 5. . Then, the positive charge is discharged from the capacitor 12 through the organic EL 5 (the capacitor 12 is charged). This capacitor 12
When the discharge from the battery is almost stopped, the potential of the counter electrode COM of the organic EL 5 and the potential of the control terminal PG are inverted, the active element 1 is turned on, and the organic EL 5 is turned off (stored in the capacitor 12). Discharge the charge.

【0104】この動作を繰り返すことで、電位VC1が
アクティブ素子10のゲート閾値電圧Vthより小さい
間、有機EL5を発光させる。この有機EL5を通る電
荷はアクティブ素子1のソース・ドレイン間ON抵抗に
関係なく、コンデンサ12に蓄えられる電荷で決まるの
で、このコンデンサ12の容量を正確に揃えることで各
画素を構成するアクティブ素子1の導通抵抗のバラツキ
の影響を排除できる。
By repeating this operation, the organic EL 5 emits light while the potential VC1 is lower than the gate threshold voltage Vth of the active element 10. Since the electric charge passing through the organic EL 5 is determined by the electric charge stored in the capacitor 12 irrespective of the source-drain ON resistance of the active element 1, the capacitance of the capacitor 12 is precisely adjusted to form the active element 1 constituting each pixel. The effect of the variation of the conduction resistance can be eliminated.

【0105】そこで、実際図30のアクティブ素子構成
で、TFTの代わりにFETを使い、有機ELの代わり
にLEDを用いた場合の実験結果を示す。図30のアク
ティブ素子10のゲート端子電圧(コンデンサ2の保持
電圧)が図32の(A)であり、アクティブ素子1のゲ
ート端子電圧が図32の(B)である。また、図30の
電源VOLEDとアクティブ素子1のソース端子(また
はドレイン端子)間に抵抗を入れた場合にアクティブ素
子1のソース端子(またはドレイン端子)の電圧を図3
2の(C)に示す。図32(C)において、電圧が一瞬
3Vまで低下している期間がアクティブ素子1が導通状
態の期間であり、この期間にコンデンサ12の電荷が放
電される。また、アクティブ素子1のもう一方のドレイ
ン端子(またはソース端子)の電圧が図32の(D)で
ある。図32(D)において、アクティブ素子1が導通
状態のとき、その電位は図32(C)と等しくなり、非
導通状態のとき、その電位が低下していることが判る。
コンデンサ12のもう一方の端子の電位は電源電圧VO
LED(ここでは5V)であるから、その電位差がコン
デンサ12に溜まった電荷と比例する。
Thus, experimental results in the case of using the FET instead of the TFT and using the LED instead of the organic EL in the active element configuration of FIG. 30 are shown. The gate terminal voltage of the active element 10 (holding voltage of the capacitor 2) in FIG. 30 is shown in FIG. 32A, and the gate terminal voltage of the active element 1 is shown in FIG. Further, when a resistor is inserted between the power supply VOLED of FIG.
2 (C). In FIG. 32C, a period in which the voltage is momentarily reduced to 3 V is a period in which the active element 1 is in a conductive state, and in this period, the charge of the capacitor 12 is discharged. The voltage at the other drain terminal (or source terminal) of the active element 1 is shown in FIG. In FIG. 32D, when the active element 1 is in the conductive state, the potential is equal to that in FIG. 32C. When the active element 1 is in the non-conductive state, the potential is reduced.
The potential of the other terminal of the capacitor 12 is equal to the power supply voltage VO
Since it is an LED (here, 5 V), the potential difference is proportional to the charge stored in the capacitor 12.

【0106】このように図30の画素TFT回路構成を
用い、図31のように制御すれば、コンデンサ12へ溜
めた電荷により光学素子5を流れる電流を制御できるこ
とが判る。 〔実施形態6〕本実施形態6でも、本発明の第4の発明
であるアクティブ素子構成を用いる。以下このアクティ
ブ素子の導通抵抗のバラツキ対策電気光学素子の好まし
い第3の構成について説明する。即ち、図20の有機E
L5を制御端子NVjへ接続した素子構成の代わりに、
図22の有機EL5とアクティブ素子13を直列にアー
ス端子へ接続した素子構成である。
It is understood that the current flowing through the optical element 5 can be controlled by the electric charge stored in the capacitor 12 by using the pixel TFT circuit configuration of FIG. 30 and controlling as shown in FIG. [Embodiment 6] Also in Embodiment 6, the active element configuration according to the fourth invention of the present invention is used. Hereinafter, a preferred third configuration of the electro-optical element for preventing variation in the conduction resistance of the active element will be described. That is, the organic E of FIG.
Instead of the element configuration in which L5 is connected to the control terminal NVj,
This is an element configuration in which the organic EL 5 and the active element 13 of FIG. 22 are connected in series to a ground terminal.

【0107】この画素Aijを駆動する為の電圧は図2
3のようになる。即ち、アクティブ素子4としてn型T
FTを想定しているので、1)が走査電極G1へ印加さ
れる電圧VG1であり、2)が走査電極G2へ印加され
る電圧VG2であり、3)が走査電極G3へ印加される
電圧VG3である。4)は信号電極S1へ印加される電
圧VS1であり、5)は信号電極S2へ印加される電圧
VS2である。この走査電極G1の電圧VG1と、信号
電極S1の電圧VS1により、図22のアクティブ素子
10のゲート端子電圧VC1は6)のようになる。ま
た、アクティブ素子1、10及び13はn型TFTを想
定しているので、7)は制御電極PV1へ印加される電
圧VPV1であり、8)は制御電極VG1へ印加される
電圧VVG1である。このアクティブ素子10のゲート
端子電圧VC1と、制御電極PV1へ印加される電圧V
PV1と、制御電極VG1へ印加される電圧VVG1に
より、図22のアクティブ素子1のドレイン端子(また
はソース端子)電圧VC2は図23の9)のようにな
る。
The voltage for driving the pixel Aij is shown in FIG.
It looks like 3. That is, an n-type T
Since FT is assumed, 1) is a voltage VG1 applied to the scan electrode G1, 2) is a voltage VG2 applied to the scan electrode G2, and 3) is a voltage VG3 applied to the scan electrode G3. It is. 4) is the voltage VS1 applied to the signal electrode S1, and 5) is the voltage VS2 applied to the signal electrode S2. The voltage VG1 of the scan electrode G1 and the voltage VS1 of the signal electrode S1 make the gate terminal voltage VC1 of the active element 10 in FIG. 22 as 6). In addition, since the active elements 1, 10, and 13 are assumed to be n-type TFTs, 7) is the voltage VPV1 applied to the control electrode PV1, and 8) is the voltage VVG1 applied to the control electrode VG1. The gate terminal voltage VC1 of the active element 10 and the voltage V applied to the control electrode PV1
Due to PV1 and the voltage VVG1 applied to the control electrode VG1, the drain terminal (or source terminal) voltage VC2 of the active element 1 in FIG. 22 becomes as indicated by 9) in FIG.

【0108】即ち、実施形態1で示したように、始めに
アクティブ素子4のゲート電圧VG1が電圧VONとな
り、アクティブ素子4のソース・ドレイン間が導通状態
となり、コンデンサ2のアクティブ素子4のドレイン端
子(またはソース端子)側の電位が信号電極S1の電位
VS11となる。次にアクティブ素子4のゲート電圧V
G1が電圧VOFFとなり、アクティブ素子4のソース
・ドレイン間が非導通状態となる。
That is, as shown in the first embodiment, first, the gate voltage VG1 of the active element 4 becomes the voltage VON, the source-drain of the active element 4 becomes conductive, and the drain terminal of the active element 4 of the capacitor 2 is turned on. The potential on the (or source terminal) side becomes the potential VS11 of the signal electrode S1. Next, the gate voltage V of the active element 4
G1 becomes the voltage VOFF, and the source and drain of the active element 4 become non-conductive.

【0109】このコンデンサ2へ蓄えられた電荷は抵抗
3により放電されるが、この図23の6)に示すコンデ
ンサ2の電位VC1がアクティブ素子10のゲート閾値
電圧Vthより大きい間、アクティブ素子10のソース
・ドレイン間は導通状態となる。
The electric charge stored in the capacitor 2 is discharged by the resistor 3, and while the potential VC1 of the capacitor 2 shown in 6) of FIG. 23 is higher than the gate threshold voltage Vth of the active element 10, A conduction state is established between the source and the drain.

【0110】そこで、制御電極VG1へアクティブ素子
13のソース・ドレイン間を非導通状態とする電圧VO
FFを印加し、アクティブ素子13を非導通状態とし、
アクティブ素子10のソース・ドレイン端子を通してア
クティブ素子1のゲート端子へソース・ドレイン間が導
通状態となる電圧VONを図23の7)のPV1の電圧
としてを印加し、アクティブ素子1のソース・ドレイン
間を通った電荷をコンデンサ12に蓄える。
Therefore, the voltage VO for turning off the source and drain of the active element 13 is applied to the control electrode VG1.
FF is applied to make the active element 13 non-conductive,
A voltage VON at which a source-drain conduction state is applied to the gate terminal of the active element 1 through the source-drain terminal of the active element 10 as the voltage PV1 of 7) in FIG. The electric charge passed through is stored in the capacitor 12.

【0111】次に、アクティブ素子10のソース・ドレ
イン端子を通してアクティブ素子1のゲート端子へソー
ス・ドレイン間を非導通状態とする電圧VOFFを図2
3の7)のPV1の電圧として印加し、制御電極VG1
へアクティブ素子13のソース・ドレイン間を導通状態
とする電圧VONを印加し、アクティブ素子13を導通
状態とし、コンデンサ12へ蓄えた電荷を有機EL5を
通して放電させる。
Next, a voltage VOFF for turning off the source and the drain through the source and drain terminals of the active element 10 to the gate terminal of the active element 1 is shown in FIG.
3) 7) is applied as the voltage of PV1, and the control electrode VG1 is applied.
A voltage VON for turning on the source and drain of the active element 13 is applied to the active element 13 to turn on the active element 13 and discharge the charge stored in the capacitor 12 through the organic EL 5.

【0112】この動作を繰り返すことで、電位VC1が
アクティブ素子10のゲート閾値電圧Vthより大きい
間、有機EL5を発光させる。この有機EL5を通る電
荷はアクティブ素子1のソース・ドレイン間ON抵抗に
関係なく。コンデンサ12に蓄えられる電荷で決まるの
で、このコンデンサ12の容量を正確に揃えることで各
画素を構成するアクティブ素子1の特性バラツキの影響
を排除できる。
By repeating this operation, the organic EL 5 emits light while the potential VC1 is higher than the gate threshold voltage Vth of the active element 10. The charge passing through the organic EL 5 is independent of the source-drain ON resistance of the active element 1. Since it is determined by the electric charge stored in the capacitor 12, the influence of the characteristic variation of the active element 1 constituting each pixel can be eliminated by accurately adjusting the capacitance of the capacitor 12.

【0113】なお、図22の素子構成ではアクティブ素
子13を有機EL5とアクティブ素子1のドレイン端子
(またはソース端子)の間に入れたが、アクティブ素子
13を有機EL5とアース端子GNDの間に入れても良
い。 〔実施形態7〕本実施形態7では本発明の第5の発明で
あるアクティブ素子構成を用いる。以下このアクティブ
素子の導通抵抗のバラツキの影響を排除する為の電気光
学素子構成及びその駆動方法について説明する。
Although the active element 13 is inserted between the organic EL 5 and the drain terminal (or source terminal) of the active element 1 in the element configuration shown in FIG. 22, the active element 13 is inserted between the organic EL 5 and the ground terminal GND. May be. [Embodiment 7] In Embodiment 7, an active element configuration according to the fifth invention of the present invention is used. Hereinafter, the configuration of an electro-optical element for eliminating the influence of the variation in the conduction resistance of the active element and a driving method thereof will be described.

【0114】実施形態3においても図19に示されるア
クティブ素子1のソース・ドレイン間の飽和導通状態で
のON抵抗は、TFT製造中にマスクパターンずれ等に
よる各画素のアクティブ素子1のサイズのバラツキ等に
よりバラツくという問題を抱える。
Also in the third embodiment, the ON resistance in the saturated conduction state between the source and the drain of the active element 1 shown in FIG. 19 varies with the size of the active element 1 of each pixel due to a mask pattern shift or the like during TFT manufacturing. There is a problem of variation due to factors such as.

【0115】そこで、上記問題を解決する為、本発明の
第5の発明であるバラツキ対策電気光学素子構成を用い
る。即ち、図24に示すように有機EL5を駆動する為
のアクティブ素子1のドレイン端子(またはソース端
子)へコンデンサ14の一方の端子を接続し、このコン
デンサ14の他方の端子へ有機EL5の一方の端子を接
続する。そして、アクティブ素子1のソース端子(また
はドレイン端子)を制御電極PPjへ接続し、有機EL
5の他方の端子を制御電極NPjへ接続する。また、こ
の有機EL5と並列にこの有機EL5とは逆極性の有機
EL15もしくはTFTのソース・ゲート間を短絡させ
て作ったダイオードオート15を接続する。
Therefore, in order to solve the above-mentioned problem, the electromechanical element structure for preventing variation according to the fifth invention of the present invention is used. That is, as shown in FIG. 24, one terminal of the capacitor 14 is connected to the drain terminal (or source terminal) of the active element 1 for driving the organic EL 5, and one terminal of the organic EL 5 is connected to the other terminal of the capacitor 14. Connect the terminals. Then, the source terminal (or drain terminal) of the active element 1 is connected to the control electrode PPj, and the organic EL
5 is connected to the control electrode NPj. An organic EL 15 having a polarity opposite to that of the organic EL 5 or a diode auto 15 formed by short-circuiting between the source and gate of the TFT is connected in parallel with the organic EL 5.

【0116】またアクティブ素子1のゲート端子へ別の
アクティブ素子10のドレイン端子(またはソース端
子)を接続し、このアクティブ素子10のソース端子
(またはドレイン端子)を飽和導通電圧VONへ接続
し、ゲート端子へ時分割階調表示期間を制御するコンデ
ンサ2を接続する。
The drain terminal (or source terminal) of another active element 10 is connected to the gate terminal of the active element 1, and the source terminal (or drain terminal) of this active element 10 is connected to the saturation conduction voltage VON. The capacitor 2 for controlling the time division gray scale display period is connected to the terminal.

【0117】この画素Aijを駆動する為の電圧は図2
6のようになる。即ち、アクティブ素子4としてn型T
FTを想定しているので、1)が走査電極G1へ印加さ
れる電圧VG1であり、2)が走査電極G2へ印加され
る電圧VG2であり、3)が走査電極G3へ印加される
電圧VG3である。4)は信号電極S1へ印加される電
圧VS1であり、5)は信号電極S2へ印加される電圧
VS2である。この走査電極G1の電圧VG1と、信号
電極S1の電圧VS1により、図24のアクティブ素子
10のゲート端子電圧VC1は6)のようになる。ま
た、アクティブ素子1及び10はn型TFTを想定して
いるので、7)は制御電極PP1へ印加される電圧VP
P1であり、8)は制御電極NP1へ印加される電圧V
NP1である。このアクティブ素子10のゲート端子電
圧VC1と、制御電極PP1へ印加される電圧VPP1
と、制御電極NP1へ印加される電圧VNP1により、
図24の有機EL5の一方の端子電圧VC2は図26の
9)のようになる。
The voltage for driving the pixel Aij is shown in FIG.
It looks like 6. That is, an n-type T
Since FT is assumed, 1) is a voltage VG1 applied to the scan electrode G1, 2) is a voltage VG2 applied to the scan electrode G2, and 3) is a voltage VG3 applied to the scan electrode G3. It is. 4) is the voltage VS1 applied to the signal electrode S1, and 5) is the voltage VS2 applied to the signal electrode S2. The gate terminal voltage VC1 of the active element 10 shown in FIG. 24 becomes 6) by the voltage VG1 of the scan electrode G1 and the voltage VS1 of the signal electrode S1. Also, since the active elements 1 and 10 are assumed to be n-type TFTs, 7) is the voltage VP applied to the control electrode PP1.
P1; 8) is a voltage V applied to the control electrode NP1.
NP1. The gate terminal voltage VC1 of the active element 10 and the voltage VPP1 applied to the control electrode PP1
And the voltage VNP1 applied to the control electrode NP1,
One terminal voltage VC2 of the organic EL 5 in FIG. 24 is as shown in 9) in FIG.

【0118】即ち、実施形態1で示したように、始めに
アクティブ素子4のゲート電圧VG1が電圧VONとな
り、アクティブ素子4のソース・ドレイン間が導通状態
となり、コンデンサ2のアクティブ素子4のドレイン端
子(またはソース端子)側の電位が信号電極S1の電位
VS11となる。次にアクティブ素子4のゲート電圧V
G1が電圧VOFFとなり、アクティブ素子4のソース
・ドレイン間が非導通状態となる。
That is, as shown in the first embodiment, first, the gate voltage VG1 of the active element 4 becomes the voltage VON, the source-drain of the active element 4 becomes conductive, and the drain terminal of the active element 4 of the capacitor 2 is turned on. The potential on the (or source terminal) side becomes the potential VS11 of the signal electrode S1. Next, the gate voltage V of the active element 4
G1 becomes the voltage VOFF, and the source and drain of the active element 4 become non-conductive.

【0119】このコンデンサ2へ蓄えられた電荷は抵抗
3により放電されるが、この図26の6)に示すコンデ
ンサ2の電位VC1がアクティブ素子10のゲート閾値
電圧Vthより大きい間、アクティブ素子10のソース
・ドレイン間は導通状態となる。
The electric charge stored in the capacitor 2 is discharged by the resistor 3, and while the potential VC1 of the capacitor 2 shown in 6) of FIG. 26 is higher than the gate threshold voltage Vth of the active element 10, A conduction state is established between the source and the drain.

【0120】そこで、アクティブ素子1のゲート端子へ
はアクティブ素子1のソース・ドレイン間を飽和導通状
態となる電圧VONが印加される。このとき、アクティ
ブ素子1のソース端子(またはドレイン端子)PPjへ
正電圧、有機EL5の他方の端子NPjへ負電圧を印加
すると、アクティブ素子1のドレイン端子(またはソー
ス端子)に接続されたコンデンサ14の一方の端子へ正
電荷が溜まり、その正電荷に見合った負電荷が有機EL
5を通して放電される。この放電はコンデンサ14の一
方の端子の電位がアクティブ素子1のソース端子(また
はドレイン端子)PPjへ印加した電圧と同じになるま
で続く。
Therefore, a voltage VON is applied to the gate terminal of the active element 1 so as to establish a saturated conduction state between the source and the drain of the active element 1. At this time, when a positive voltage is applied to the source terminal (or drain terminal) PPj of the active element 1 and a negative voltage is applied to the other terminal NPj of the organic EL 5, the capacitor 14 connected to the drain terminal (or source terminal) of the active element 1 Charge accumulates in one terminal of the organic EL, and a negative charge corresponding to the positive charge is
5 is discharged. This discharge continues until the potential of one terminal of the capacitor 14 becomes the same as the voltage applied to the source terminal (or drain terminal) PPj of the active element 1.

【0121】次に、アクティブ素子1のソース端子(ま
たはドレイン端子)PPjへ負電圧、有機EL5の他方
の端子NPjへ正電圧を印加すると、アクティブ素子1
のドレイン端子に接続されたコンデンサ14の一方の端
子へ溜まっていた正電荷が放出され代わりに負電荷が溜
まり、その移動した負電荷に見合った正電荷が有機EL
15(またはダイオード15)を通して充電される。こ
の充電はコンデンサ14の一方の端子の電位がアクティ
ブ素子1のソース端子(またはドレイン端子)PPjへ
印加した電圧と同じになるまで続く。
Next, when a negative voltage is applied to the source terminal (or drain terminal) PPj of the active element 1 and a positive voltage is applied to the other terminal NPj of the organic EL 5, the active element 1
The positive charges accumulated in one terminal of the capacitor 14 connected to the drain terminal of the organic EL are discharged, and instead, the negative charges accumulate.
15 (or the diode 15). This charging continues until the potential of one terminal of the capacitor 14 becomes the same as the voltage applied to the source terminal (or drain terminal) PPj of the active element 1.

【0122】この行為を繰り返すことで、電位VC1が
アクティブ素子10のゲート閾値電圧Vthより大きい
間、有機EL5を発光させる。この有機EL5を通る電
荷はアクティブ素子1のソース・ドレイン間ON抵抗に
関係なく。コンデンサ14に蓄えられる電荷で決まるの
で、このコンデンサ14の容量を正確に揃えることで各
画素を構成するアクティブ素子1の導通抵抗のバラツキ
の影響を排除できる。
By repeating this action, the organic EL 5 emits light while the potential VC1 is higher than the gate threshold voltage Vth of the active element 10. The charge passing through the organic EL 5 is independent of the source-drain ON resistance of the active element 1. Since it is determined by the electric charge stored in the capacitor 14, it is possible to eliminate the influence of the variation in the conduction resistance of the active element 1 constituting each pixel by accurately adjusting the capacitance of the capacitor 14.

【0123】なお、図24ではアクティブ素子1と有機
EL5の間にコンデンサ14を挿入したが、アクティブ
素子1のドレイン端子(またはソース端子)へ有機EL
5を直接接続し、コンデンサ14をアクティブ素子1の
有機EL5が接続されていないソース端子(またはドレ
イン端子)へ接続しても良い。
Although the capacitor 14 is inserted between the active element 1 and the organic EL 5 in FIG. 24, the organic EL is connected to the drain terminal (or the source terminal) of the active element 1.
5 may be directly connected, and the capacitor 14 may be connected to a source terminal (or a drain terminal) of the active element 1 to which the organic EL 5 is not connected.

【0124】[0124]

【発明の効果】以上説明した様に、請求項1記載の第1
の発明により、抵抗値のバラツキによらず1フレーム期
間に1回画素を選択することで、各走査ライン当りの選
択期間を短くすることなく時間分割階調表示が行えると
う効果がある。また、各画素を構成する有機ELは必ず
画素が選択されてからコンデンサ2へ保持された電圧に
依存した期間連続的に発光するので、動画偽輪郭の発生
が少ないという効果もある。
According to the first aspect of the present invention, as described above,
According to the invention described above, by selecting a pixel once in one frame period regardless of the variation in resistance value, there is an effect that time division gray scale display can be performed without shortening the selection period for each scanning line. In addition, since the organic EL constituting each pixel emits light continuously for a period depending on the voltage held in the capacitor 2 after the pixel is always selected, there is also an effect that generation of false contours of a moving image is small.

【0125】また、請求項2記載の第2の発明によって
も、上記時分割階調表示手段と同様な効果が発揮され
る。また、請求項3記載の第3の発明により、有機EL
Tを駆動するTFTのソース・ゲート間閾値電圧のバラ
ツキ、TFTの非飽和導電状態の抵抗値のバラツキの影
響を緩和しより均一な表示を得ることができる。
Also, according to the second aspect of the present invention, the same effect as that of the time division gray scale display means can be obtained. According to the third aspect of the present invention, an organic EL device is provided.
Variations in the threshold voltage between the source and gate of the TFT driving T and variations in the resistance value of the non-saturated conductive state of the TFT can be reduced, and a more uniform display can be obtained.

【0126】また、請求項4〜8記載の第4及び第5の
発明により、各画素を構成するアクティブ素子の特性バ
ラツキの影響を排除できるので、表示むらが少なくなる
という効果がある。
Further, according to the fourth and fifth aspects of the present invention, it is possible to eliminate the influence of the variation in the characteristics of the active elements constituting each pixel, so that there is an effect that display unevenness is reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の従来例で示したアクティブ素子構成の
概念図である。
FIG. 1 is a conceptual diagram of an active element configuration shown in a conventional example of the present invention.

【図2】本発明の従来例で示した有機ELを用いた場合
の実際のデバイス構造の概念図である。
FIG. 2 is a conceptual diagram of an actual device structure when the organic EL shown in the conventional example of the present invention is used.

【図3】本発明の従来例で示した図2の線A−A’に沿
った断面図である。
FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2 shown in the conventional example of the present invention.

【図4】本発明の従来例で示した図2の線B−B’に沿
った断面図である。
FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 2 shown in the conventional example of the present invention.

【図5】本発明の従来例で示した青色発光有機ELのデ
バイス構成の概念図である。
FIG. 5 is a conceptual diagram of a device configuration of a blue light emitting organic EL shown in a conventional example of the present invention.

【図6】本発明の従来例で示した時間分割階調表示の走
査タイミングの概念図である。
FIG. 6 is a conceptual diagram of scanning timing of time division gray scale display shown in the conventional example of the present invention.

【図7】本発明の従来例で示した別のアクティブ素子構
成の概念図である。
FIG. 7 is a conceptual diagram of another active element configuration shown in the conventional example of the present invention.

【図8】本発明の従来例で示した図7のアクティブ素子
の駆動タイミングの概念図である。
FIG. 8 is a conceptual diagram of drive timing of the active element of FIG. 7 shown in the conventional example of the present invention.

【図9】本発明の従来例で示したアクティブ素子構成の
概念図である。
FIG. 9 is a conceptual diagram of an active element configuration shown in a conventional example of the present invention.

【図10】本発明の従来例で示したアクティブ素子構成
の概念図である。
FIG. 10 is a conceptual diagram of an active element configuration shown in a conventional example of the present invention.

【図11】本発明の従来例で示したアクティブ素子構成
の概念図である。
FIG. 11 is a conceptual diagram of an active element configuration shown in a conventional example of the present invention.

【図12】本発明の実施形態1で示したアクティブ素子
構成の概念図である。
FIG. 12 is a conceptual diagram of an active element configuration shown in the first embodiment of the present invention.

【図13】本発明の実施形態1で示したアクティブ素子
構成の同様な概念図である。
FIG. 13 is a similar conceptual diagram of the active element configuration shown in the first embodiment of the present invention.

【図14】本発明の実施形態1で示した図12のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 14 is a conceptual diagram of drive timing of the active element of FIG. 12 shown in the first embodiment of the present invention.

【図15】本発明の実施形態1で示した別のアクティブ
素子構成の概念図である。
FIG. 15 is a conceptual diagram of another active element configuration shown in the first embodiment of the present invention.

【図16】本発明の実施形態1で示した図15のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 16 is a conceptual diagram of the drive timing of the active element of FIG. 15 shown in the first embodiment of the present invention.

【図17】本発明の実施形態2で示したアクティブ素子
構成の概念図である。
FIG. 17 is a conceptual diagram of an active element configuration shown in Embodiment 2 of the present invention.

【図18】本発明の実施形態2で示した図17のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 18 is a conceptual diagram of the drive timing of the active element of FIG. 17 shown in the second embodiment of the present invention.

【図19】本発明の実施形態3で示したアクティブ素子
構成の概念図である。
FIG. 19 is a conceptual diagram of an active element configuration shown in Embodiment 3 of the present invention.

【図20】本発明の実施形態4で示したアクティブ素子
構成の概念図である。
FIG. 20 is a conceptual diagram of the active element configuration shown in Embodiment 4 of the present invention.

【図21】本発明の実施形態4で示した図20のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 21 is a conceptual diagram of drive timing of the active element of FIG. 20 shown in the fourth embodiment of the present invention.

【図22】本発明の実施形態6で示したアクティブ素子
構成の概念図である。
FIG. 22 is a conceptual diagram of an active element configuration shown in Embodiment 6 of the present invention.

【図23】本発明の実施形態6で示した図22のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 23 is a conceptual diagram of the drive timing of the active element of FIG. 22 shown in Embodiment 6 of the present invention.

【図24】本発明の実施形態7で示したアクティブ素子
構成の概念図である。
FIG. 24 is a conceptual diagram of the active element configuration shown in Embodiment 7 of the present invention.

【図25】本発明の実施形態4で示した別のアクティブ
素子構成の概念図である。
FIG. 25 is a conceptual diagram of another active element configuration shown in the fourth embodiment of the present invention.

【図26】本発明の実施形態7で示した図24のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 26 is a conceptual diagram of drive timing of the active element of FIG. 24 shown in the seventh embodiment of the present invention.

【図27】本発明の課題で示した有機ELのV−I特性
と、V−効率特性図の3.例である。
FIG. 27 is a diagram showing VI characteristics and V-efficiency characteristics of the organic EL shown in the subject of the present invention. It is an example.

【図28】本発明の実施形態1で示した図12のアクテ
ィブ素子構成の実際の動作測定結果である。
FIG. 28 is an actual operation measurement result of the active element configuration of FIG. 12 shown in the first embodiment of the present invention.

【図29】本発明の実施形態3で示した図19のアクテ
ィブ素子構成の実際の動作測定結果である。
FIG. 29 is an actual operation measurement result of the active element configuration of FIG. 19 shown in the third embodiment of the present invention.

【図30】本発明の実施形態5で示したアクティブ素子
構成の概念図である。
FIG. 30 is a conceptual diagram of the active element configuration shown in Embodiment 5 of the present invention.

【図31】本発明の実施形態5で示した図30のアクテ
ィブ素子の駆動タイミングの概念図である。
FIG. 31 is a conceptual diagram of the drive timing of the active element of FIG. 30 shown in the fifth embodiment of the present invention.

【図32】本発明の実施形態5で示した図30のアクテ
ィブ素子構成の実際の動作測定結果である。
FIG. 32 is an actual operation measurement result of the active element configuration of FIG. 30 shown in the fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1:アクティブ素子、2:コンデンサ、3:抵抗、4:
アクティブ素子、5:有機EL素子、6:アクティブ素
子、7:ダイオード素子、8:コンデンサ、9:アクテ
ィブ素子、10:アクティブ素子、11:抵抗、12:
コンデンサ、13:アクティブ素子、14:コンデン
サ、15:有機EL素子 101:画素、102:TFT、103:TFT、10
4:コンデンサ、105:電気光学素子、110:絶縁
基板、111:ポリシリコン層、112:絶縁ゲート材
料、113:ポリシリコン層、114:ゲートバス、1
15:絶縁層、116:接触孔及び電極材料、117:
接触孔及び電極材料、118:透明電極、119:絶縁
性パシベーション層、120:ITO側端面、121:
有機EL層、122:陰極、130:基板、131:陽
極、132:正孔入層、133:正孔輸送層、134:
発光層、135:電子輸送層、136:陰極、140:
第1のTFT、141:ゲート電極、142:ドレイン
電極、143:ソース電極、150:第2のTFT、1
51:ゲート電極、153:ドレイン電極、154:ソ
ース電極、160:保持容量、170:有機EL素子、
171:陽極、172:陰極、180:駆動電源、18
1:充電用容量、182:第3のTFT、183:ゲー
ト電極、184:ドレイン電極、185:ソース電極、
186:第4のTFT、187:ゲート電極、188:
ドレイン電極、189:ソース電極、190:表示電
極、
1: active element, 2: capacitor, 3: resistor, 4:
Active element, 5: organic EL element, 6: active element, 7: diode element, 8: capacitor, 9: active element, 10: active element, 11: resistance, 12:
Capacitor, 13: Active element, 14: Capacitor, 15: Organic EL element 101: Pixel, 102: TFT, 103: TFT, 10
4: capacitor, 105: electro-optical element, 110: insulating substrate, 111: polysilicon layer, 112: insulating gate material, 113: polysilicon layer, 114: gate bus, 1
15: insulating layer, 116: contact hole and electrode material, 117:
Contact hole and electrode material, 118: transparent electrode, 119: insulating passivation layer, 120: ITO-side end face, 121:
Organic EL layer, 122: cathode, 130: substrate, 131: anode, 132: hole ingress layer, 133: hole transport layer, 134:
Light-emitting layer, 135: electron transport layer, 136: cathode, 140:
1st TFT, 141: gate electrode, 142: drain electrode, 143: source electrode, 150: second TFT, 1
51: gate electrode, 153: drain electrode, 154: source electrode, 160: storage capacitor, 170: organic EL element,
171: anode, 172: cathode, 180: drive power supply, 18
1: charging capacity, 182: third TFT, 183: gate electrode, 184: drain electrode, 185: source electrode,
186: fourth TFT, 187: gate electrode, 188:
Drain electrode, 189: source electrode, 190: display electrode,

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 第1のアクティブ素子のゲート端子へ印
加される電圧により、第1のアクティブ素子のドレイン
端子またはソース端子へ間接または直接に接続された光
学素子を流れる電荷を制御する電気光学素子であって、 前記第1のアクティブ素子のゲート端子の電圧を制御す
る為のコンデンサと、 該コンデンサと直列もしくは並列に接続された第2のア
クティブ素子と、 を備え、 該コンデンサに前記第1のアクティブ素子のゲート端子
の電圧を制御する為の電荷を保持し、前記第2のアクテ
ィブ素子を通して該電荷を放電することにより前記第1
のアクティブ素子のゲート端子へ印加される該電圧を制
御し、前記光学素子を流れる電荷量を制御することを特
徴とする電気光学素子。
1. An electro-optical element for controlling a charge flowing through an optical element connected indirectly or directly to a drain terminal or a source terminal of the first active element by a voltage applied to a gate terminal of the first active element. And a capacitor for controlling a voltage of a gate terminal of the first active element, and a second active element connected in series or in parallel with the capacitor, wherein the first active element is provided in the capacitor. The first element holds the charge for controlling the voltage of the gate terminal of the active element and discharges the charge through the second active element.
An electro-optical element, wherein the voltage applied to the gate terminal of the active element is controlled to control the amount of charge flowing through the optical element.
【請求項2】 アクティブ素子のゲート端子へ印加され
る電圧により、第1のアクティブ素子のドレイン端子ま
たはソース端子へ間接または直接に接続された光学素子
を流れる電荷を制御する電気光学素子であって、 該アクティブ素子のゲート端子の電圧を制御する為のコ
ンデンサを備え、該コンデンサの該一方の端子へ保持す
る電荷と、該コンデンサの他方の端子へ印加する電圧に
より該アクティブ素子のゲート端子へ印加される前記電
圧を制御し、前記光学素子を流れる電荷量を制御するこ
とを特徴とする電気光学素子。
2. An electro-optical element for controlling an electric charge flowing through an optical element connected indirectly or directly to a drain terminal or a source terminal of a first active element by a voltage applied to a gate terminal of the active element. A capacitor for controlling a voltage of a gate terminal of the active element, and a charge applied to the one terminal of the capacitor and a voltage applied to the other terminal of the capacitor applied to a gate terminal of the active element. An electro-optical element, wherein the voltage is controlled to control the amount of charge flowing through the optical element.
【請求項3】 第1のアクティブ素子と、 該第1のアクティブ素子のドレイン端子またはソース端
子へ間接または直接に接続された光学素子と、 該第1のアクティブ素子のゲート端子にドレイン端子ま
たはソース端子が接続された第2のアクティブ素子と、 該第2のアクティブ素子の導通/非導通状態を制御する
制御電圧を供給するコンデンサと、 を備え、 該第2のアクティブ素子を通して該第1のアクティブ素
子の非導通状態/飽和導通状態を制御する電圧を与えて
前記光学素子を流れる電荷量を制御することを特徴とす
る電気光学素子。
3. A first active element, an optical element indirectly or directly connected to a drain terminal or a source terminal of the first active element, and a drain terminal or a source connected to a gate terminal of the first active element. A second active element having a terminal connected thereto; and a capacitor for supplying a control voltage for controlling a conductive / non-conductive state of the second active element, wherein the first active element is connected to the first active element through the second active element. An electro-optical element, wherein a voltage for controlling a non-conductive state / saturated conductive state of the element is applied to control an amount of charge flowing through the optical element.
【請求項4】 第1のアクティブ素子と、 該第1のアクティブ素子のドレイン端子またはソース端
子へ間接または直接に接続された光学素子と、 該光学素子と該第1のアクティブ素子との接続点に一方
の端子が接続された第1のコンデンサと、 該第1のアクティブ素子のゲート端子にドレイン端子ま
たはソース端子が接続された第2のアクティブ素子と、 該第2のアクティブ素子の導通/非導通状態を制御する
制御電圧を与える第2のコンデンサと、 を備え、 該第1のコンデンサに保持された電荷を該光学素子を通
して放電する電気光学素子。
4. A first active element, an optical element indirectly or directly connected to a drain terminal or a source terminal of the first active element, and a connection point between the optical element and the first active element A first capacitor having one terminal connected to the first active element, a second active element having a drain terminal or a source terminal connected to a gate terminal of the first active element, and a conductive / non-conductive state of the second active element. And a second capacitor for providing a control voltage for controlling a conduction state. An electro-optical element for discharging electric charges held in the first capacitor through the optical element.
【請求項5】 導通状態の前記第2のアクティブ素子を
通して前記第1のアクティブ素子に導通/非導通電圧を
供給し、 該第1のアクティブ素子が導通状態のときに、制御電極
を通して前記光学素子に非導通電圧を供給し、前記第1
のコンデンサに該導通電圧に基づく電荷を保持させ、 該第1のアクティブ素子が非導通状態のときに、制御電
極を通して前記光学素子に導通電圧を供給し、該第1の
コンデンサに保持された電荷を該光学素子に放電するこ
請求項4に記載の電気光学素子。
5. A conductive / non-conductive voltage is supplied to the first active element through the conductive second active element, and the optical element through a control electrode when the first active element is conductive. To supply a non-conduction voltage to the first
A charge based on the conduction voltage is held by the capacitor, and when the first active element is in a non-conductive state, a conduction voltage is supplied to the optical element through a control electrode, and the charge held by the first capacitor is 5. The electro-optical element according to claim 4, wherein is discharged to the optical element.
【請求項6】 前記第1のアクティブ素子が非導通状態
のときに、前記光学素子を通して前記第1のコンデンサ
に電荷を充電し、 前記第1のアクティブ素子が導通状態のときに、前記1
のコンデンサの電荷を放電させる請求項4に記載の電気
光学素子。
6. When the first active element is in a non-conductive state, charges the first capacitor through the optical element, and charges the first capacitor when the first active element is in a conductive state.
5. The electro-optical device according to claim 4, wherein the capacitor is discharged.
【請求項7】 第3のアクティブ素子が該第1のアクテ
ィブ素子と前記光学素子との間に接続され、前記第1の
コンデンサの前記一方の端子が該第1のアクティブ素子
と該第3のアクティブ素子の接続点に接続され、 導通状態の前記第2のアクティブ素子を通して前記第1
のアクティブ素子に導通/非導通電圧を供給し、 該第1のアクティブ素子が導通状態のときに、制御電極
を通して該第3のアクティブ素子に非導通電圧を供給
し、前記光学素子を非導通状態として前記第1のコンデ
ンサに該導通電圧に基づく電荷を保持させ、 該第1のアクティブ素子が非導通電状態のときに、制御
電極を通して前記第3のアクティブ素子に導通電圧を供
給し、前記光学素子を導通状態として該第1のコンデン
サに保持された電荷を該光学素子に放電するこ請求項4
に記載の電気光学素子。
7. A third active device is connected between the first active device and the optical device, and the one terminal of the first capacitor is connected to the first active device and the third active device. The first active element is connected to a connection point of an active element,
A conducting / non-conducting voltage is supplied to the third active element through the control electrode when the first active element is in a conducting state, and the optical element is brought into a non-conducting state. The first capacitor holds a charge based on the conduction voltage, and when the first active element is in a non-conduction state, supplies a conduction voltage to the third active element through a control electrode; 5. The element is brought into a conductive state, and the electric charge held in the first capacitor is discharged to the optical element.
3. The electro-optical element according to claim 1.
【請求項8】 光学素子と、 該光学素子に一方の端子が接続され、第1のアクティブ
素子のドレイン端子またはソース端子に他方の端子が接
続された第1のコンデンサと、 該第1のアクティブ素子のアクティブ素子の導通/非導
通状態を制御する制御電圧を与える第2のコンデンサ
と、 を備え、 該第1のコンデンサの該一方の端子に該第1のアクティ
ブ素子を介して極性反転するの該1の制御電圧を所定の
周期で与え、該第1のコンデンサの該他方の端子に該光
学素子を介して該第1の極性と逆極性の制御電圧を該周
期と同一周期で与える電気光学素子。
8. An optical element, a first capacitor having one terminal connected to the optical element, and a drain terminal or a source terminal of the first active element having the other terminal connected thereto, and the first active element. A second capacitor for providing a control voltage for controlling a conduction / non-conduction state of an active element of the element; and a polarity inversion of the one terminal of the first capacitor via the first active element. Electro-optics in which the first control voltage is applied at a predetermined cycle and a control voltage having a polarity opposite to the first polarity is applied to the other terminal of the first capacitor through the optical element at the same cycle as the cycle. element.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004280059A (en) * 2003-02-24 2004-10-07 Chi Mei Electronics Corp Display device
JP2006085141A (en) * 2004-09-15 2006-03-30 Samsung Sdi Co Ltd Pixel and light-emitting display comprising the same, and driving method thereof
JP2006119326A (en) * 2004-10-21 2006-05-11 Tohoku Pioneer Corp Driver of display panel, electronic equipment mounted with this driver and driving method of display panel
US20080088546A1 (en) * 2005-02-25 2008-04-17 Kyocera Corporation Image display device
JP2008146051A (en) * 2007-11-22 2008-06-26 Toshiba Matsushita Display Technology Co Ltd El display device
JP2009193063A (en) * 2008-01-15 2009-08-27 Semiconductor Energy Lab Co Ltd Display device and electronic appliance
EP2215621A2 (en) * 2007-11-02 2010-08-11 Global OLED Technology LLC Led display with control circuit
JP2012068662A (en) * 2011-11-04 2012-04-05 Sony Corp Display device
US8217868B2 (en) 2008-05-13 2012-07-10 Samsung Electronics Co., Ltd. Display device and method of driving the same
JP2012203064A (en) * 2011-03-24 2012-10-22 Toshiba Corp Display device
USRE44563E1 (en) 2005-10-07 2013-10-29 Sony Corporation Pixel circuit and display apparatus
WO2021075028A1 (en) * 2019-10-17 2021-04-22 シャープ株式会社 Display device

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004280059A (en) * 2003-02-24 2004-10-07 Chi Mei Electronics Corp Display device
JP2006085141A (en) * 2004-09-15 2006-03-30 Samsung Sdi Co Ltd Pixel and light-emitting display comprising the same, and driving method thereof
JP4704100B2 (en) * 2004-09-15 2011-06-15 三星モバイルディスプレイ株式會社 Pixel and light-emitting display device having the same
US8120554B2 (en) 2004-09-15 2012-02-21 Samsung Mobile Display Co., Ltd. Pixel and organic light emitting display comprising the same, and driving method thereof
JP2006119326A (en) * 2004-10-21 2006-05-11 Tohoku Pioneer Corp Driver of display panel, electronic equipment mounted with this driver and driving method of display panel
US20080088546A1 (en) * 2005-02-25 2008-04-17 Kyocera Corporation Image display device
JP4782103B2 (en) * 2005-02-25 2011-09-28 京セラ株式会社 Image display device
US9013373B2 (en) 2005-02-25 2015-04-21 Lg Display Co., Ltd. Image display device
USRE44563E1 (en) 2005-10-07 2013-10-29 Sony Corporation Pixel circuit and display apparatus
USRE45400E1 (en) 2005-10-07 2015-03-03 Sony Corporation Pixel circuit and display apparatus
EP2215621A2 (en) * 2007-11-02 2010-08-11 Global OLED Technology LLC Led display with control circuit
JP2008146051A (en) * 2007-11-22 2008-06-26 Toshiba Matsushita Display Technology Co Ltd El display device
JP2009193063A (en) * 2008-01-15 2009-08-27 Semiconductor Energy Lab Co Ltd Display device and electronic appliance
US8217868B2 (en) 2008-05-13 2012-07-10 Samsung Electronics Co., Ltd. Display device and method of driving the same
JP2012203064A (en) * 2011-03-24 2012-10-22 Toshiba Corp Display device
US8872738B2 (en) 2011-03-24 2014-10-28 Kabushiki Kaisha Toshiba Display device
JP2012068662A (en) * 2011-11-04 2012-04-05 Sony Corp Display device
WO2021075028A1 (en) * 2019-10-17 2021-04-22 シャープ株式会社 Display device
CN114651298A (en) * 2019-10-17 2022-06-21 夏普株式会社 Display device
CN114651298B (en) * 2019-10-17 2023-08-01 夏普株式会社 Display device

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