JP2002064154A5 - - Google Patents

Description

【発明の名称】半導体集積回路装置の製造方法

Claims (10)

1. （ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１の領域および第３の領域およびｐチャネル型ＭＩＳＦＥＴが形成される第２および第４の領域であって、斜めイオン注入法により前記ｎチャネル型ＭＩＳＦＥＴのポケットイオン領域を形成する際に、前記第２の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよびイオン注入角度θとのｔａｎの積である距離Ｓ１以内に形成された第１の領域と、前記第４の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓ１より離れた位置に形成された第３の領域を有する半導体基板を準備する工程と、
   （ｂ）前記第１から第４の領域上に、ゲート絶縁膜を形成する工程と、
   （ｃ）前記ゲート絶縁膜上に高融点金属膜を形成し、パターニングすることによってゲート電極を形成する工程と、
   （ｄ）前記第２および第４の領域上に膜厚Ｈのレジスト膜を形成する工程と、
   （ｅ）前記ゲート電極長さ方向の一の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第１方向および前記ゲート電極の長さ方向の他の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第２方向からｐ型の不純物を注入することにより第１のポケットイオン領域を形成する工程と、
   （ｆ）前記ゲート電極の幅方向の一の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第３方向および前記ゲート電極の幅方向の他の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第４方向からｐ型の不純物を注入することにより第２のポケットイオン領域を形成する工程と、
   （ｇ）前記ゲート電極の両側にｎ型の不純物を注入することによりソース、ドレイン領域を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
2. 第１の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよび第２の領域に形成されたｐチャネル型ＭＩＳＦＥＴは、前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴを有し、それぞれの入出力部が交差接続された前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴから成る２つのＣＭＩＳインバータを有するメモリセルを構成していることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
3. 前記第１の領域のｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域は、前記第３の領域のｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域より不純物濃度が低いことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
4. （ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１および第３の領域およびｐチャネル型ＭＩＳＦＥＴが形成される第２および第４の領域であって、斜めイオン注入法により前記ｐチャネル型ＭＩＳＦＥＴのポケットイオン領域を形成する際に、前記第１の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよびイオン注入角度θとのｔａｎの積である距離Ｓ以内に形成された第２の領域と、前記第３の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓより離れた位置に形成された第４の領域を有する半導体基板を準備する工程と、
   （ｂ）前記第１から第４の領域上に、ゲート絶縁膜を形成する工程と、
   （ｃ）前記ゲート絶縁膜上に高融点金属膜を形成し、パターニングすることによってゲート電極を形成する工程と、
   （ｄ）前記第１および第３の領域上に膜厚Ｈのレジスト膜を形成する工程と、
   （ｅ）前記ゲート電極長さ方向の一の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第１方向および前記ゲート電極の長さ方向の他の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第２方向からｎ型の不純物を注入することにより第１のポケットイオン領域を形成する工程と、
   （ｆ）前記ゲート電極の幅方向の一の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第３方向および前記ゲート電極の幅方向の他の側面に対して（９０°−θ）の角度であって、半導体基板表面に対してθの角度である第４方向からｎ型の不純物を注入することにより第２のポケットイオン領域を形成する工程と、
   （ｇ）前記ゲート電極の両側にｐ型の不純物を注入することによりソース、ドレイン領域を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
5. 第１の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよび第２の領域に形成されたｐチャネル型ＭＩＳＦＥＴは、前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴを有し、それぞれの入出力部が交差接続された前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴから成る２つのＣＭＩＳインバータを有するメモリセルを構成していることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
6. 前記第２の領域のｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域は、前記第４の領域のｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域より不純物濃度が低いことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
7. 請求項２記載の半導体集積回路装置の製造方法は、さらに、前記交差接続部間に外部容量を形成する工程であって、
   前記駆動用ｎチャネル型ＭＩＳＦＥＴのドレインおよび負荷用ｐチャネル型ＭＩＳＦＥＴのドレイン上に配線を形成する工程と、
   前記配線上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程と、
   からなる外部容量を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
8. 請求項５記載の半導体集積回路装置の製造方法は、さらに、前記交差接続部間に外部容量を形成する工程であって、
   前記駆動用ｎチャネル型ＭＩＳＦＥＴのソースおよび負荷用ｐチャネル型ＭＩＳＦＥＴのドレイン上に配線を形成する工程と、
   前記配線上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程と、
   からなる外部容量を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
9. 前記第２のポケットイオン領域を形成する工程は、前記第１の領域をレジスト膜で覆い、第１の領域に形成されるｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域を形成しないことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
10. 前記第２のポケットイオン領域を形成する工程は、前記第２の領域をレジスト膜で覆い、第２の領域に形成されるｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域を形成しないことを特徴とする請求項４記載の半導体集積回路装置の製造方法。