JP2002032057A - Light emitting device and driving method therefor - Google Patents

Light emitting device and driving method therefor

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Kazutaka Inukai
和隆 犬飼
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株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To provide an active matrix type light emitting device permitting sharp multi-gradation color display. SOLUTION: Each of the plural pixels included in a pixel part has an EL element, a switching use TFT, and an EL driving use TFT respectively, and the EL element has a pixel electrode, a counter electrodes, and an EL layer arranged between the pixel electrode and the counter electrodes, and time- division gradation display is performed by controlling a potential of the counter electrodes and that of the pixel electrode.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明はEL(エレクトロルミネッセンス)素子を基板上に作り込んで形成された電子ディスプレイに関する。 The present invention relates to relates to an electronic display formed crowded make EL (electroluminescence) element on a substrate. 特に半導体素子(半導体薄膜を用いた素子)を用いたELディスプレイに関する。 In particular to an EL display using a semiconductor element (an element using a semiconductor thin film). またELディスプレイを表示部に用いた発光装置及びその駆動方法に関する。 The invention relates to a light-emitting device and a driving method using the EL display in the display unit.

【0002】 [0002]

【従来の技術】近年、基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型の電子ディスプレイへの応用開発が進められている。 In recent years, advanced technology greatly to form a TFT on a substrate, it has been advanced development of applications to active matrix electronic displays. 特に、ポリシリコン膜を用いたTFTは、従来のアモルファスシリコン膜を用いたTFTよりも電界効果移動度(モビリティともいう)が高いので、高速動作が可能である。 In particular, a TFT using a polysilicon film, since the electric field effect mobility than a TFT using a conventional amorphous silicon film (also referred to as mobility) higher-speed operation is possible. そのため、 for that reason,
従来基板の外に設けられた駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。 The control of the pixel which has been performed by a driver circuit provided outside the conventional substrate, it is possible to perform a driver circuit formed on the same substrate as the pixel.

【0003】このようなアクティブマトリクス型の電子ディスプレイは、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、電子ディスプレイの小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。 [0003] Such an active matrix electronic display of the reduction in manufacturing cost by fabricate various circuits and elements on the same substrate, miniaturization of electronic displays, increase in yield, etc. reduce throughput, various advantages are obtained.

【0004】そしてさらに、自発光型素子としてEL素子を有したアクティブマトリクス型のELディスプレイの研究が活発化している。 [0006] Furthermore, studies of the active matrix type EL display having an EL element as a self-luminous element has been activated. ELディスプレイは有機EL EL display is an organic EL
ディスプレイ(OELD:Organic EL Display)又は有機ライトエミッティングダイオード(OLED:Organi Display (OELD: Organic EL Display) or an organic light-emitting diode (OLED: Organi
c Light Emitting Diode)とも呼ばれている。 c Light Emitting Diode) and is also called.

【0005】ELディスプレイは、液晶ディスプレイと異なり自発光型である。 [0005] EL display is a self-luminous type unlike a liquid crystal display. EL素子は一対の電極(陽極と陰極)間にEL層が挟まれた構造となっているが、EL EL element EL layer is interposed a structure between a pair of electrodes (anode and cathode) but, EL
層は通常、積層構造となっている。 Layer generally has a layered structure. 代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。 Typically, the laminated structure that was proposed by Tang et al of Eastman Kodak Company "hole transport layer / light emitting layer / electron transport layer" and the like. この構造は非常に発光効率が高く、現在、研究開発が進められているELディスプレイは殆どこの構造を採用している。 This structure has a very high luminous efficiency, current, EL display that research and development is underway is almost adopted this structure.

【0006】また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。 Further also other, on the anode of the hole injection layer / hole transport layer / light emitting layer / electron transporting layer, or a hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer it may be a structure which are stacked in this order. 発光層に対して蛍光性色素等をドーピングしても良い。 A fluorescent pigment or the like may be doped into the light emitting layer.

【0007】EL層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。 [0007] The luminescence in the EL layer, there are the light emission upon return light emission upon return from a singlet excited state to a ground state (fluorescence) from a triplet excited state to a ground state (phosphorescence), the present invention the light emitting device may be used either emission of the light-emitting described above, or may be used both light emission.

【0008】本明細書において陰極と陽極の間に設けられる全ての層を総称してEL層と呼ぶ。 [0008] In the present specification are generically all layers provided between the cathode and the anode is referred to as EL layer. よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てEL層に含まれる。 Therefore the hole injection layer, the hole transport layer, light emitting layer, electron transporting layer, an electron injection layer are all included in the EL layer.

【0009】そして、上記構造でなるEL層に一対の電極から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。 [0009] Then, applying a predetermined voltage from the pair of electrodes to the EL layer made of the above structure, thereby emitting in which recombination of a carrier occurs in the light emitting layer. なお本明細書においてEL素子が発光することを、EL素子が駆動すると呼ぶ。 Note that the EL element emits light is referred to herein as EL element is driven. また、本明細書中では、陽極、EL層及び陰極で形成される発光素子をEL素子と呼ぶ。 Further, in this specification, referred anode, a light emitting element formed by EL layer and the cathode and the EL element.

【0010】ELディスプレイの駆動方法として、アナログ方式の駆動方法(アナログ駆動)が挙げられる。 [0010] As a driving method of an EL display, and a driving method of the analog system (analog drive) can. E
Lディスプレイのアナログ駆動について、図23及び図24を用いて説明する。 The analog drive of L display will be described with reference to FIGS. 23 and 24.

【0011】図23にアナログ駆動のELディスプレイの画素部の構造を示す。 [0011] showing the structure of a pixel portion of an EL display of the analog drive in Figure 23. ゲート信号線駆動回路からのゲート信号を入力するゲート信号線(G1〜Gy)は、各画素が有するスイッチング用TFT1801のゲート電極に接続されている。 A gate signal line for inputting a gate signal from the gate signal line driver circuit (G1 to Gy) is connected to the gate electrode of the switching TFT1801 each pixel. また各画素の有するスイッチング用TFT1801のソース領域とドレイン領域は、一方がアナログのビデオ信号を入力するソース信号線(データ信号線ともいう)S1〜Sxに、もう一方が各画素が有するEL駆動用TFT1804のゲート電極及び各画素が有するコンデンサ1808にそれぞれ接続されている。 The source region and a drain region of the switching TFT1801 included in each pixel, one (also referred to as data signal lines) the source signal line for inputting the analog video signal to S1 to Sx, for EL driving other has each pixel They are respectively connected to the capacitor 1808 in the gate electrode and each pixel of the TFT1804.

【0012】各画素が有するEL駆動用TFT1804 [0012] for driving EL each pixel has TFT1804
のソース領域は電源供給線V1〜Vxに接続されており、ドレイン領域はEL素子1806に接続されている。 A source region of the is connected to a power supply line V1 to Vx, the drain region is connected to the EL element 1806. 電源供給線V1〜Vxの電位を電源電位と呼ぶ。 The potential of the power supply line V1~Vx called a power supply potential. また電源供給線V1〜Vxは、各画素が有するコンデンサ1808に接続されている。 The power supply line V1~Vx is connected to a capacitor 1808 which each pixel has.

【0013】EL素子1806は陽極と、陰極と、陽極と陰極の間に設けられたEL層とを有する。 [0013] EL element 1806 comprises an anode, a cathode, and an EL layer provided between the anode and the cathode. EL素子1 EL element 1
806の陽極がEL駆動用TFT1804のドレイン領域と接続している場合、EL素子1806の陽極が画素電極、陰極が対向電極となる。 If 806 anode is connected to the drain region of the EL driving TFT1804, an anode of the EL element 1806 is the pixel electrode, the cathode is a counter electrode. 逆にEL素子1806の陰極がEL駆動用TFT1804のドレイン領域と接続している場合、EL素子1806の陽極が対向電極、陰極が画素電極となる。 Conversely, if the cathode of the EL element 1806 is connected to the drain region of the EL driving TFT1804, an anode of the EL element 1806 is the opposite electrode and the cathode is a pixel electrode.

【0014】なお本明細書において、対向電極の電位を対向電位と呼ぶ。 [0014] In this specification, it referred to the potential of the counter electrode and the counter potential. なお対向電極に対向電位を与える電源を対向電源と呼ぶ。 Incidentally called power source for supplying a counter potential to the counter electrode and the opposing power source. 画素電極の電位と対向電極の電位の電位差がEL駆動電圧であり、このEL駆動電圧がEL Difference between the potential and the potential of the opposing electrode of the pixel electrode is an EL driver voltage, the EL driving voltage EL
層にかかる。 It applied to the layer.

【0015】図23で示したELディスプレイを、アナログ方式で駆動させた場合のタイミングチャートを図2 [0015] The EL display shown in FIG. 23, a timing chart in the case of driving by analog method 2
4に示す。 4 to show. 1つのゲート信号線が選択されてから、その次に別のゲート信号線が選択されるまでの期間を1ライン期間(L)と呼ぶ。 From one gate signal line is selected is referred to as one line period time to another gate signal line to the next is selected (L). またアナログ駆動において、1つの画像が表示されてから次の画像が表示されるまでの期間が1フレーム期間(F)に相当する。 In the analog driving, a period of from one image is displayed until the next image is displayed corresponds to one frame period (F). 図23のELディスプレイの場合、ゲート信号線はy本あるので、1フレーム期間中にy個のライン期間(L1〜Ly)が設けられている。 The EL display of FIG. 23, the gate signal line is y present, y-number of line periods (L1 to Ly) are provided in one frame period.

【0016】解像度が高くなるにつれて1フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。 [0016] The number of line periods in one frame period as the resolution becomes higher increase will have to drive the drive circuit at high frequencies.

【0017】まず電源供給線V1〜Vxは一定の電源電位に保たれている。 [0017] First, the power supply line V1~Vx is kept at a constant power supply potential. そして対向電極の電位である対向電位も一定の電位に保たれている。 The counter potential which is the potential of the opposing electrode is also held at a fixed potential. 対向電位は、EL素子が発光する程度に電源電位との間に電位差を有している。 Counter potential is, EL device has a potential difference between the power supply potential to the extent that emits light.

【0018】第1のライン期間(L1)において、ゲート信号線駆動回路からゲート信号線G1に入力されるゲート信号によって、ゲート信号線G1が選択される。 [0018] In the first line period (L1), by a gate signal inputted from the gate signal line driver circuit to the gate signal line G1, the gate signal line G1 is selected.

【0019】なお本明細書においてゲート信号線が選択されるとは、該ゲート信号線にゲート電極が接続された薄膜トランジスタが全てオンの状態になることを意味する。 [0019] The gate signal line is selected in the noted herein, means that the thin film transistor gate electrode to the gate signal line is connected all become on state.

【0020】そして、ソース信号線S1〜Sxに順にアナログのビデオ信号が入力される。 [0020] The analog video signal is sequentially inputted to the source signal lines S1 to Sx. ゲート信号線G1に接続された全てのスイッチング用TFT1801はオンの状態になっているので、ソース信号線S1〜Sxに入力されたアナログのビデオ信号は、スイッチング用TF Since all of the switching TFT1801 connected to the gate signal line G1 are turned on state, an analog video signal inputted to the source signal line S1~Sx is, TF switching
T1801を介してEL駆動用TFT1804のゲート電極に入力される。 Is input to the gate electrode of the EL driving TFT1804 through the T1801.

【0021】EL駆動用TFT1804のチャネル形成領域を流れる電流の量は、EL駆動用TFT1804のゲート電極に入力される信号の電位の高さ(電圧)によって制御される。 The amount of current flowing through the channel formation region of the EL driving TFT1804 is controlled by the height of the potential of the signal inputted to the gate electrode of the EL driving TFT1804 (voltage). よって、EL素子1806の画素電極にかかる電位は、EL駆動用TFT1804のゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。 Accordingly, the potential applied to the pixel electrode of the EL element 1806 is determined by the level of the potential of the analog video signal inputted to the gate electrode of the EL driving TFT1804. そしてEL素子1806はアナログのビデオ信号の電位に制御されて発光を行う。 The EL element 1806 emits light is controlled by the potential of the analog video signal.

【0022】上述した動作を繰り返し、ソース信号線S [0022] repeats the above operation, the source signal line S
1〜Sxへのアナログのビデオ信号の入力が終了すると、第1のライン期間(L1)が終了する。 When the input of the analog video signal to 1~Sx is completed, the first line period (L1) ends. なお、ソース信号線S1〜Sxへのアナログのビデオ信号の入力が終了するまでの期間と水平帰線期間とを合わせて1つのライン期間としても良い。 It is also a one line period by combining the period and the horizontal blanking period until the end of input of the analog video signal to the source signal lines S1 to Sx.

【0023】そして次に第2のライン期間(L2)となり、ゲート信号によってゲート信号線G2が選択される。 [0023] and then the second line period (L2), and the gate signal line G2 by the gate signal is selected. そして第1のライン期間(L1)と同様にソース信号線S1〜Sxに順にアナログのビデオ信号が入力される。 The analog video signal is sequentially inputted to the similarly source signal line S1~Sx the first line period (L1).

【0024】そして全てのゲート信号線(G1〜Gy) [0024] and all of the gate signal line (G1~Gy)
にゲート信号が入力されると、全てのライン期間(L1 When the gate signal is inputted to all the line periods (L1
〜Ly)が終了する。 ~Ly) is completed. 全てのライン期間(L1〜Ly) All of the line period (L1~Ly)
が終了すると、1フレーム期間が終了する。 But when you exit, one frame period is completed. 1フレーム期間中において全ての画素が表示を行い、1つの画像が形成される。 All pixels perform display during one frame period, one image is formed. なお全てのライン期間(L1〜Ly)と垂直帰線期間とを合わせて1フレーム期間としても良い。 Incidentally it may be one frame period to fit all the line periods and (L1 to Ly) and a vertical blanking period.

【0025】以上のように、アナログのビデオ信号によってEL素子の発光量が制御され、その発光量の制御によって階調表示がなされる。 [0025] As described above, the light emission amount of the EL element is controlled by the analog video signal, the gradation display is performed by controlling the amount of light emission. この方式はいわゆるアナログ駆動方法と呼ばれる駆動方式であり、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。 This method is a driving method so-called analog drive method, gradation display is performed by changing the potential of the analog video signal inputted to the source signal line.

【0026】 [0026]

【発明が解決しようとする課題】上述したアナログ駆動方法において、EL素子に供給される電流量がEL駆動用TFTのゲート電圧によって制御される様子を図25 [SUMMARY OF THE INVENTION In analog driving method described above, how the amount of current supplied to the EL element is controlled by the gate voltage of the EL driving TFT 25
を用いて詳しく説明する。 It will be described in detail with reference to.

【0027】図25(A)はEL駆動用TFTのトランジスタ特性を示すグラフであり、2801はI DS −V GS FIG. 25 (A) is a graph showing a transistor characteristic of the EL driving TFT, 2801 is I DS -V GS
特性(又はI DS −V GS曲線)と呼ばれている。 Is called the characteristic (or I DS -V GS curve). ここでI Here I
DSはドレイン電流であり、V GSはゲート電極とソース領域間の電圧(ゲート電圧)である。 DS is the drain current, the V GS is the gate electrode and the voltage between the source region (a gate voltage). このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。 It is possible to know the amount of current flowing to any gate voltage by this graph.

【0028】アナログ駆動方法において階調表示を行う場合、EL素子は上記I DS −V GS特性の点線2802で示した領域を用いて駆動する。 [0028] When the gradation display in the analog driving method, the EL element is driven using a region shown by a dotted line 2802 of the I DS -V GS characteristic. 2802で囲んだ領域の拡大図を図25(B)に示す。 An enlarged view of a region surrounded by 2802 shown in FIG. 25 (B).

【0029】図25(B)において、斜線で示す領域は飽和領域と呼ばれている。 [0029] In FIG. 25 (B), a region indicated by oblique lines is called a saturation region. 具体的には、しきい値電圧をV THとすると、|V GS −V TH |<|V DS |を満たすようなゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。 Specifically, when the threshold voltage V TH, | V GS -V TH | <| V DS | points to areas, such as a gate voltage as to satisfy the exponent to changes in the gate voltage in this region function to drain current changes. この領域を使ってゲート電圧による電流制御を行う。 It performs current control by the gate voltage using this region.

【0030】スイッチング用TFTがオンとなって画素内に入力されたアナログのビデオ信号はEL駆動用TF The video signal of analog switching TFT is input to the pixel becomes ON EL driving TF
Tのゲート電圧となる。 The gate voltage of T. このとき、図25(A)に示したI I this case, as shown in FIG. 25 (A) DS −V GS特性に従ってゲート電圧に対してドレイン電流が1対1で決まる。 Drain current to the gate voltage according to DS -V GS characteristic is determined by 1-to-1. 即ち、EL駆動用TFTのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位が定まり、所定のドレイン電流がEL素子に流れ、その電流量に対応した発光量で前記EL素子が発光する。 That is, in response to the voltage of the analog video signal inputted to the gate electrode of the EL driving TFT, and Sadamari the potential of the drain region, a predetermined drain current flows in the EL element, the light emitting amount corresponding to the amount of current the EL element emits light.

【0031】以上のように、ビデオ信号によってEL素子の発光量が制御され、その発光量の制御によって階調表示がなされる。 [0031] As described above, the light emission amount of the EL element is controlled by the video signal, the gradation display is performed by controlling the amount of light emission.

【0032】しかしながら、上記アナログ駆動はTFT [0032] However, the analog drive TFT
の特性のバラツキに非常に弱いという欠点がある。 There is a drawback to the variation of the characteristics of being very weak. 仮に各画素のEL駆動用TFTに等しいゲート電圧がかかったとしても、EL駆動用TFTのI DS −V GS特性にバラツキがあれば、同じドレイン電流を出力することはできない。 Even if equal gate voltages to the EL driver TFT of each pixel is applied, if there is variation in the I DS -V GS characteristic of the EL driving TFT, it is impossible to output the same drain current. さらに、図25(A)からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化する飽和領域を使っているため、I DS −V GS特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。 Furthermore, because it uses a saturation region exponentially drain current changes with respect to changes in the gate voltage as is clear from FIG. 25 (A), the if Zurere the I DS -V GS characteristic even slightly, the amount of current equal to the gate voltage is suffering be output varies such a situation may occur largely. こうなってしまうと、僅かなI DS −V GS特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまう。 If it becomes this slight I DS by variations in -V GS characteristic, the amount of light emitted from the EL element even if a signal is input with the same voltage largely differs in adjacent pixels.

【0033】このように、アナログ駆動はEL駆動用T [0033] In this way, T for analog drive EL drive
FTの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型のELディスプレイの階調表示における障害となっていた。 It is extremely sensitive to FT of characteristic variations, the point has been an obstacle in the gray scale display of conventional active matrix EL display.

【0034】本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型のELディスプレイを提供することを課題とする。 [0034] The present invention has been made in consideration of the above situation, and an object thereof is to provide a clear active matrix EL display of the possible multi-gradation color display. そして、そのようなアクティブマトリクス型EL And, such an active matrix type EL
ディスプレイを表示用ディスプレイとして具備する高性能な発光装置(電子機器)を提供することを課題とする。 And to provide a high-performance light-emitting device having a display as a display for display (electronic device).

【0035】 [0035]

【課題を解決するための手段】本発明者は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関数的に変化するためにI DS −V GS特性のばらつきの影響を受けやすい飽和領域を用いて階調表示を行っていることに起因すると考えた。 Means for Solving the Problems The present inventors have, the analog drive problems, the influence of variations in the I DS -V GS characteristic because the drain current with respect to changes in the gate voltage varies exponentially It was attributed to the fact that performing gray-scale display using a cheap saturation region.

【0036】即ち、I DS −V GS特性のばらつきがあった場合に、飽和領域はゲート電圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかってもでも異なる電流(ドレイン電流)が出力されてしまい、その結果、所望の階調が得られないという不具合が生じるのである。 [0036] That is, I DS when there is variation in -V GS characteristic, the saturation region for the drain current to the change of the gate voltage varies exponentially, but different current even when a same gate voltage (drain current) will be output, and as a result, the problem that the desired gradation can not be obtained.

【0037】そこで本発明人は、EL素子の発する光の量の制御を、飽和領域を用いた電流の制御により行うのではなく、主にEL素子が発光する時間の制御によって行うことを考えた。 [0037] The present invention has found that the control of the amount of light emitted from the EL element, is not performed by the control of current using a saturated region, mainly EL element is considered to be performed by controlling the time for emitting light . つまり本発明ではEL素子の発する光の量を時間で制御し、階調表示を行う。 That the present invention controls the amount of light emitted by the EL elements in time, so that grayscale is displayed. EL素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法(以下、デジタル駆動という)と呼ぶ。 The driving method of time division system to perform gradation display by controlling the light emission time of the EL element (hereinafter, referred to as digital driving) and called. なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。 Incidentally it referred to as time division gradation display gray scale display performed by the driving method of the time division system.

【0038】上記構成によって本発明では、EL駆動用TFTのI DS −V GS特性に多少のばらつきがあっても、 [0038] In the present invention the above configuration, even if there is some variation in the I DS -V GS characteristic of the EL driving TFT, and
同じ電圧の信号を入力したときにEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。 Emission of EL elements it is possible to avoid a situation that greatly different in adjacent pixels when inputting a signal of the same voltage.

【0039】 [0039]

【発明の実施の形態】以下に、本発明のELディスプレイの構造及びその駆動方法について説明する。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS, a description will be given of the structure and a driving method of an EL display of the present invention. ここではnビットのデジタルビデオ信号により2 n階調の表示を行う場合について説明する。 Here it will be described a case where the display of 2 n gradations by a digital video signal of n bits.

【0040】図1に本発明のELディスプレイのブロック図の一例を示す。 [0040] illustrates an example of a block diagram of an EL display of the present invention in FIG. 図1のELディスプレイは、基板上に形成されたTFTによって画素部101、画素部10 EL display of FIG. 1, the pixel portion 101 by the formed TFT on a substrate, a pixel portion 10
1の周辺に配置されたソース信号線駆動回路102、ゲート信号線駆動回路103、対向電源線駆動回路104 1 of the source signal line driver circuit 102 arranged around the gate signal line driver circuit 103, the opposing power source line driving circuit 104
を有している。 have. なお、本実施の形態において示すELディスプレイはソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路とをそれぞれ1つずつ有しているが、本発明はこれに限定されない。 Incidentally, EL display shown in this embodiment has a source signal line driver circuit, a gate signal line driver circuit, has the opposed power line drive circuit one each, the present invention is not limited thereto. ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路の数は任意に定めることができる。 A source signal line driver circuit, a gate signal line driver circuit, the number of the opposing power source line drive circuit can be arbitrarily determined.

【0041】また本発明において、ソース信号線駆動回路102、ゲート信号線駆動回路103または対向電源線駆動回路104は、画素部101が設けられている基板上に設けても良いし、ICチップ上に設けてFPCまたはTABを介して画素部101と接続されるようにしても良い。 [0041] In the present invention, the source signal line driver circuit 102, a gate signal line driver circuit 103 or the opposing power source line drive circuit 104 may be provided on a substrate on which the pixel portion 101 is provided, IC chip it may also be connected to the pixel portion 101 through an FPC or TAB provided.

【0042】画素部101の拡大図を図2に示す。 [0042] an enlarged view of the pixel portion 101 in FIG. ソース信号線S1〜Sx、電源供給線V1〜Vx、ゲート信号線G1〜Gy、対向電源線E1〜Eyが画素部101 Source signal lines S1 to Sx, power supply lines V1 to Vx, gate signal lines G1 to Gy, the opposing power source line E1~Ey pixel portion 101
に設けられている。 It is provided to.

【0043】ソース信号線S1〜Sxと、電源供給線V [0043] and the source signal line S1~Sx, power supply line V
1〜Vxと、ゲート信号線G1〜Gyと、対向電源線E And 1~Vx, the gate signal line G1 to Gy, opposing power source line E
1〜Eyとを1つづつ有する領域が画素105である。 Region with one by one and 1~Ey is a pixel 105.
画素部101にはマトリクス状に複数の画素105が配列されることになる。 So that the plurality of pixels 105 in a matrix are arranged in the pixel portion 101.

【0044】画素105の拡大図を図3に示す。 [0044] an enlarged view of the pixel 105 in FIG. 3. 107 107
はスイッチング用TFT、108はEL駆動用TFT、 Switching TFT, 108 are EL driver TFT is
110はEL素子、112はコンデンサである。 110 EL element, 112 denotes a capacitor.

【0045】スイッチング用TFT107のゲート電極は、ゲート信号線G(G1〜Gyのいずれか1つ)に接続されている。 The gate electrode of the switching TFT107 is connected to the gate signal line G (any one of G1 to Gy). スイッチング用TFT107のソース領域とドレイン領域は、一方がソース信号線S(S1〜S A source region and a drain region of the switching TFT107, one source signal line S (Sl to S
xのいずれか1つ)に接続されており、もう一方がEL Is connected to either one) of x, the other is EL
駆動用TFT108のゲート電極、各画素が有するコンデンサ112に接続されている。 The gate electrode of the driving TFT 108, is connected to the capacitor 112 in the pixel.

【0046】コンデンサ112はスイッチング用TFT The capacitor 112 is a switching TFT
107が非選択状態(オフの状態)にある時、EL駆動用TFT108のゲート電圧を保持するために設けられている。 107 when in the non-selected state (OFF state), is provided for holding a gate voltage of the EL driving TFT 108. なお本実施の形態ではコンデンサ112を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ112を設けない構成にしても良い。 Although the present embodiment shows the configuration in which the capacitor 112, the present invention is not limited to this arrangement, it may be configured without the capacitor 112.

【0047】また、EL駆動用TFT108のソース領域は電源供給線V(V1〜Vxのいずれか1つ)に接続され、ドレイン領域はEL素子110に接続される。 [0047] The source region of the EL driving TFT108 is connected to the power supply line V (any one of V1 to Vx), the drain region is connected to the EL element 110. 電源供給線Vは画素部101を有する基板の外部に設けられた電源(図示せず)に接続されており、常に一定の電源電位が与えられている。 Power supply line V is connected to a power source provided outside of the substrate having the pixel portion 101 (not shown), it is always given constant power supply potential.

【0048】現在の典型的なELディスプレイは、画素部の面積あたりの発光量が200cd/m 2の場合、画素部の面積あたりの電流が数mA/cm 2程度必要となる。 [0048] Current typical EL display, when the light emission amount per area of the pixel portion of 200 cd / m 2, the current per area of a pixel portion is required several mA / cm 2. そのため画素部のサイズが大きくなると、IC等に設けられた電源から電源供給線に与えられる電位をスイッチで制御することが難しくなる。 For that reason the size of the pixel portion is increased, it becomes difficult to control the potential applied from the power source provided to the IC or the like to the power supply line switch. 本発明においては、 In the present invention,
電源電位は常に一定に保たれており、ICに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。 The power supply potential is always kept constant, there is no need to control the level of the potential supplied from a power source provided in the IC by a switch, which is useful for more realization of a large screen size panels.

【0049】また電源供給線Vはコンデンサ112に接続されている。 [0049] The power supply line V is connected to the capacitor 112.

【0050】EL素子110は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。 [0050] EL element 110 is composed of an anode, a cathode, an EL layer provided between the anode and the cathode. 陽極がEL駆動用TFT108のドレイン領域と接続している場合、 When the anode is connected to the drain region of the EL driving TFT 108,
陽極が画素電極、陰極が対向電極となる。 Anode pixel electrode, the cathode is a counter electrode. 逆に陰極がE Conversely, the cathode E
L駆動用TFT108のドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。 If you are connected to the drain region of the L drive TFT 108, the cathode is the pixel electrode, the anode becomes the opposing electrode.

【0051】EL素子110の対向電極は、対向電源線E(E1〜Eyのいずれか1つ)に接続されている。 The counter electrode of the EL element 110 is connected to the opposing power source line E (one of E1~Ey). 本明細書において対向電源線Eの電位を対向電位と呼ぶ。 The potential of the opposing power source line E is referred to as a counter potential herein.

【0052】スイッチング用TFT107、EL駆動用TFT108は、nチャネル型TFTでもpチャネル型TFTでもどちらでも用いることができる。 [0052] switching for the TFT 107, EL driving TFT TFT108 may be used either any n-channel type TFT even p-channel type TFT. ただし、E However, E
L素子110の陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT108はpチャネル型TFTであることが好ましい。 If the cathode is the counter electrode at the anode is the pixel electrode of the L elements 110, it is preferable EL driving TFT108 is a p-channel TFT. また逆にEL素子110の陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT10 If the cathode is the pixel electrode also anode of the EL element 110 on the contrary in the opposing electrode, EL driving TFT TFT10
8はnチャネル型TFTであることが好ましい。 Is preferably 8 is an n-channel type TFT.

【0053】またスイッチング用TFT107、EL駆動用TFT108は、シングルゲート構造ではなく、ダブルゲート構造やトリプルゲート構造などのマルチゲート構造を有していても良い。 [0053] The switching TFT107, EL driving TFT108 is not a single-gate structure, may have a multi-gate structure such as a double gate structure or a triple-gate structure.

【0054】次に図1〜図3で示した本発明のELディスプレイの駆動方法について、図4を用いて説明する。 [0054] Next, a driving method of an EL display of the present invention shown in FIGS. 1 to 3 will be described with reference to FIG.

【0055】はじめに対向電極電源線駆動回路104によって、対向電源線E1に与えられている対向電位が、 [0055] by the counter electrode power supply line driving circuit 104 at the beginning, the counter potential given to the opposing power source line E1,
電源電位が画素電極に与えられたときにEL素子が発光する程度に、電源電位との間に電位差を有するような電位(オンの対向電位)に保たれる。 To the extent that the EL element emits light when the power supply potential is applied to the pixel electrode is maintained at a potential (opposing electric potential on) as having a potential difference between the power supply potential.

【0056】そして、ゲート信号線駆動回路103からゲート信号線G1に入力されるゲート信号によってゲート信号線G1が選択される。 [0056] Then, the gate signal line G1 is selected by a gate signal inputted from the gate signal line driver circuit 103 to the gate signal line G1. よってゲート信号線G1に接続されている全ての画素(1ライン目の画素)のスイッチング用TFT107がオンの状態になる。 Therefore switching TFT107 of all of the pixels connected to the gate signal line G1 (1 line of pixels) is turned on.

【0057】そして、ソース信号線駆動回路102からソース信号線S1〜Sxに入力される1ビット目のデジタルビデオ信号が、スイッチング用TFT107を介してEL駆動用TFT108のゲート電極に入力される。 [0057] Then, the digital video signal of 1 bit inputted from the source signal line driver circuit 102 to the source signal line S1~Sx is input to the gate electrode of the EL driving TFT108 through the switching the TFT 107.
なお本明細書において、デジタルビデオ信号がスイッチング用TFT107を介してEL駆動用TFT108のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。 In this specification, the digital video signal to be inputted to the gate electrode of the EL driving TFT108 through the switching the TFT 107, the digital video signal is input to the pixel.

【0058】デジタルビデオ信号は「0」または「1」 [0058] The digital video signal is "0" or "1"
の情報を有しており、「0」と「1」のデジタルビデオ信号は、一方がHi、一方がLoの電圧を有する信号である。 It has information, the digital video signal of "0" and "1", one is Hi, a signal in which one has a voltage Lo.

【0059】本実施の形態では、デジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 [0059] In this embodiment, when the digital video signal has information of "0", EL driving TFT TFT10
8はオフの状態となる。 8 is in a state of off. よってEL素子110の画素電極に電源電位が与えられない。 Thus the power source potential not given to the pixel electrode of the EL element 110. その結果、「0」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子110は発光しない。 As a result, EL elements 110 of pixels digital video signal is inputted with information of "0" has no light.

【0060】逆に、デジタルビデオ信号が「1」の情報を有していた場合、EL駆動用TFT108はオンの状態となる。 [0060] Conversely, if the digital video signal has information of "1", EL driving TFT TFT108 is turned on. よってEL素子110の画素電極に電源電位が与えられる。 Thus the power supply potential is applied to the pixel electrode of the EL element 110. その結果、「1」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子110 As a result, EL elements 110 included in the pixel of the digital video signal is inputted with information of "1"
は発光する。 It emits light.

【0061】なお本実施の形態ではデジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT1 [0061] In the present embodiment In the case where the digital video signal has information of "0", EL driving TFT TFT1
08はオフの状態となり、「1」の情報を有していた場合EL駆動用TFT108はオンの状態となるが、本発明はこの構成に限定されない。 08 is turned off, "1" when EL driving TFT108 the had information is the state of ON, the present invention is not limited to this structure. デジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 If the digital video signal has information of "0", EL driving TFT TFT10
8がオンの状態となり、「1」の情報を有していた場合EL駆動用TFT108がオフの状態となっても良い。 8 are turned on, "1" when the EL driving TFT108 the had information may be in a state of off.

【0062】このように、1ライン目の画素にデジタルビデオ信号が入力されると同時に、EL素子110が発光、または非発光を行い、1ライン目の画素は表示を行う。 [0062] Thus, at the same time when the digital video signal to the pixels on Line One are inputted, EL element 110 is emitting, or subjected to non-light emission, performs display pixels on Line One. 画素が表示を行っている期間を表示期間Trと呼ぶ。 Pixel is referred to as a display period Tr a period that is doing the display. 特に1ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をTr1と呼ぶ。 In particular 1 bit digital video signal is referred to as Tr1 the display period begins with input to the pixel. 各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing display period of each line is started each have a time difference.

【0063】次にゲート信号線G1の選択が終了すると、対向電源線E1はオンの対向電位に保たれたままで、対向電源線駆動回路104によって、対向電源線E [0063] Then the selection of the gate signal line G1 is completed, while the opposing power source line E1 was kept ON opposing electric potential, the opposing power source line drive circuit 104, opposing power source line E
2がオンの対向電位に保たれる。 2 is kept ON opposing electric potential. そしてゲート信号線G And gate signal line G
2がゲート信号によって選択されることによって、ゲート信号線G2に接続されている全ての画素のスイッチング用TFT107がオンの状態になり、2ライン目の画素にソース信号線S1〜Sxから1ビット目のデジタルビデオ信号が入力される。 By 2 is selected by the gate signal, the switching TFT107 of all of the pixels connected to the gate signal line G2 is turned on state, the first bit from the source signal line S1~Sx the second line of pixels digital video signal is inputted.

【0064】このように順に、全ての対向電源線E1〜 [0064] Thus in order, all of the opposing power line E1~
Exが対向電位に保たれる。 Ex is kept on the counter potential. そして全てのゲート信号線G1〜Gyが選択され、全ての画素に1ビット目のデジタルビデオ信号が入力される。 Then all the gate signal lines G1~Gy is selected, the digital video signal of the first bit to all the pixels is inputted. 全ての画素に1ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ta1である。 The period until the digital video signals of the first bit to all the pixels is inputted, a writing period Ta1.

【0065】一方、全ての画素に1ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta1が終了する前に、画素への1ビット目のデジタルビデオ信号の入力と並行して、対向電源線駆動回路10 [0065] On the other hand, before the digital video signal of the first bit to all the pixels is inputted, before the writing period Ta1 is ended in other words, in parallel with the input of the first bit of the digital video signal to the pixel, opposing power source line driving circuit 10
4によって対向電源線E1に与えられる対向電位が、電源電位と同じ高さの電位(オフの対向電位)に保たれる。 Counter potential applied to the opposing power source line E1 through 4 is kept at the same potential as the power supply potential (opposing electric potential off). そして、対向電源線E1に対向電極が接続されているEL素子が全て非発光の状態になる。 Then, EL element counter electrode opposing power source line E1 is connected becomes all the non-emission state. よって対向電源線E1に対向電極が接続されているEL素子を有する全ての画素(1ライン目の画素)が表示を行わなくなる。 Therefore all the pixels having EL elements a counter electrode is connected to the opposing power source line E1 (1 line of pixels) can not perform display.

【0066】画素が表示を行わない期間を非表示期間T [0066] non-display period the period during which a pixel is not displayed T
dと呼ぶ。 It is referred to as d. 1ライン目の画素において、対向電源線E1 In the pixels on Line One, the opposing power source line E1
がオフの対向電位に保たれると同時に表示期間Tr1が終了し、非表示期間Td1となる。 There is the display period Tr1 ends at the same time kept opposing electric potential off, a non-display period Td1. 表示期間と同様に、 Similar to the display period,
各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing non-display period of each line is started each have a time difference.

【0067】そして対向電源線E1がオフの対向電位に保たれたまま、次に対向電源線E2がオフの対向電位に保たれる。 [0067] The opposing power source line E1 is still maintained at the opposite potential off, then the opposing power source line E2 is kept at the opposite potential of off. よって、対向電源線E2に対向電極が接続されたEL素子を有する全ての画素(2ライン目の画素) Therefore, all pixels having EL elements on which the common electrode is connected to the opposing power source line E2 (2 pixels on Line)
が表示を行わない非表示の状態となる。 But a non-display of the state that does not perform the display.

【0068】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0068] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、1ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te1である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the first bit of the digital signal becomes invisible state is erase period Te1.

【0069】一方、全ての対向電源線E1〜Eyがオフの対向電位に保たれる前、言い換えると消去期間Te1 [0069] On the other hand, before all of the opposing power line E1~Ey is kept at opposing electric potential off, in other words the erasure period Te1
が終了する前に、画素が非表示の状態になるのと並行して、再び対向電源線E1がオンの対向電位に保たれる。 There before exiting, in parallel with the pixel is hidden state, the opposing power source line E1 is kept ON opposing electric potential again.
そしてゲート信号によるゲート信号線G1の選択が行われ、1ライン目の画素に2ビット目のデジタルビデオ信号が入力される。 The selection of the gate signal line G1 by the gate signal is performed, the digital video signals of the second bit to the pixels of the first line is inputted. その結果、1ライン目の画素は再び表示を行うので、非表示期間Td1が終了して表示期間T As a result, the first line of pixels perform display again and the display period ends and the non-display period Td1 T
r2となる。 The r2.

【0070】そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 [0070] and similarly, sequentially all opposing power source line is kept ON opposing electric potential. そして順に全てのゲート信号線が選択され、2ビット目のデジタルビデオ信号が全ての画素に入力される。 And are sequentially all of the gate signal line is selected, 2-bit digital video signal is inputted to all the pixels. 全ての画素に2ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ta2と呼ぶ。 The period until the digital video signals of the second bit to all of the pixels is finished, type, referred to as a writing period Ta2.

【0071】そして一方、全ての画素に2ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta2が終了する前に、画素への2ビット目のデジタルビデオ信号の入力と並行して、対向電源線E1がオフの対向電位に保たれる。 [0071] Then the other hand, before the digital video signal of the second bit to all the pixels is inputted, before the writing period Ta2 is ended in other words, in parallel with the input of the second bit of the digital video signal to the pixel , opposing power source line E1 is kept at opposing electric potential off. よって1ライン目の画素が有するEL素子は全て非発光の状態になり、1ライン目の画素が表示を行わなくなる。 Accordingly EL elements 1 line of pixels has become all the non-emission state, the pixels on Line One are no longer perform display. よって1ライン目の画素において表示期間Tr2は終了し、非表示期間Td2となる。 Thus the display period Tr2 in the pixels on Line One ends, a non-display period Td2.

【0072】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0072] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、2ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te2である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the second bit of the digital signal becomes invisible state is erase period Te2.

【0073】上述した動作はmビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Trと非表示期間Tdとが繰り返し出現する。 [0073] The operation described above digital video signal of m bit is repeated until the input to the pixel, the display period Tr and non-display period Td repeatedly appears. 各ラインの画素の表示期間Tr1は、書き込み期間Ta1において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられるまでの期間である。 Display period Tr1 for the pixels in each line, from the digital video signal is written to the pixels of the counter electrode given the opposing electric potential on each line of pixels in each line in the writing period Ta1, each line in the erasing period Te1 is a time to be given counter potential off to the counter electrode of the pixel. また各ラインの画素の非表示期間Td1は、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられてから、次に出現する書き込み期間(この場合書き込み期間Ta2)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 The non-display period of the pixels of each line Td1, each line from the opposing electric potential off to the counter electrode of the pixel of each line is given in the erasing period Te1, in the writing period of next occurrence (in this case the writing period Ta2) given the oN opposing electric potential to the counter electrode of the pixel is the period until the digital video signal into the pixels of each line. そして表示期間Tr2、Tr3、…、Tr(m− Then, the display period Tr2, Tr3, ..., Tr (m-
1)と非表示期間Td2、Td3、…、Td(m−1) 1) and the non-display period Td2, Td3, ..., Td (m-1)
も、表示期間Tr1と非表示期間Td1と同様に、それぞれの期間が定められる。 Also, like the display period Tr1 and the non-display period Td1, it is each period is determined.

【0074】説明を簡便にするために、図4ではm=n [0074] For convenience of explanation, in FIG. 4 m = n
−2の場合を例にとって示すが、本発明はこれに限定されないのは言うまでもない。 Shows the case -2 as an example, the present invention is of course not limited to this. 本発明においてmは、1からnまでの値を任意に選択することが可能である。 In the present invention m is possible to arbitrarily select a value from 1 to n.

【0075】次に、対向電源線E1がオンの対向電位に保たれ、m〔n−2(以下、括弧内はm=n−2の場合を示す)〕ビット目のデジタルビデオ信号が1ライン目の画素に入力される。 [0075] Next, the opposing power source line E1 is maintained ON opposing electric potential, m [n-2 (hereinafter in parentheses indicates the case of m = n-2)] bit digital video signal is one line is input to the eye of the pixel. よって1ライン目の画素は表示期間Trm〔n−2〕となり表示を行う。 Thus the first line of pixels perform display period Trm [n-2] next display.

【0076】そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 [0076] and similarly, sequentially all opposing power source line is kept ON opposing electric potential. そしてm〔n−2〕ビット目のデジタルビデオ信号が全てのラインの画素に入力され、全てのラインの画素は表示期間Trm〔n−2〕となり表示を行う。 And m [n-2] bit digital video signal is inputted to pixels of all the lines, the pixels of all the lines do display period Trm [n-2] next display.

【0077】そして次のビットのデジタルビデオ信号が入力されるまで、m〔n−2〕ビット目のデジタルビデオ信号は画素に保持される。 [0077] Then to a digital video signal of the next bit is input, m [n-2] bit digital video signal is held in the pixel.

【0078】次に全ての対向電源線がオンの対向電位に保たれたまま、(m+1)〔n−1〕ビット目のデジタルビデオ信号が1ライン目の画素に入力されると、画素に保持されていたm〔n−2〕ビット目のデジタルビデオ信号は、(m+1)〔n−1〕ビット目のデジタルビデオ信号に書き換えられる。 [0078] Then leave all opposing power source line is kept ON opposing electric potential, the (m + 1) [n-1] bit digital video signal is input to the pixel of the first line, held by the pixel once was m [n-2] bit digital video signal is rewritten (m + 1) [n-1] bit digital video signal. そして1ライン目の画素は表示期間Tr(m+1)〔n−1〕となり、表示を行う。 The first line of pixels performs the display period Tr (m + 1) [n-1], and the display.

【0079】そして同様に、順に全ての対向電源線がオンの対向電位に保たれたまま、(m+1)〔n−1〕ビット目のデジタルビデオ信号が全てのラインの画素に入力され、全てのラインの画素は表示期間Tr(m+1) [0079] and similarly, while sequentially all opposing power source line is kept ON opposing electric potential, (m + 1) [n-1] bit digital video signal is inputted to pixels of all the lines, all the the pixels of the line display period Tr (m + 1)
〔n−1〕となり表示を行う。 Performing [n-1] next display.

【0080】そして次のビットのデジタルビデオ信号が入力されるまで、(m+1)〔n−1〕ビット目のデジタルビデオ信号は画素に保持される。 [0080] Then to a digital video signal of the next bit is input, (m + 1) [n-1] bit digital video signal is held in the pixel.

【0081】上述した動作をnビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われる。 [0081] is repeated the above operation until the digital video signal of the n-th bit is input to the pixel. 各ラインの画素の表示期間Trm〔n−2〕、…、Trn The display period Trm of pixels of each line [n-2], ..., Trn
は、書き込み期間Tam〔n−2〕、…、Tanにおいて各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 Is the writing period Tam [n-2], ..., from the digital video signal is written into pixels of each line opposing electric potential on is applied to the counter electrode of the pixel of each line in Tan, appearing in the following it is a period until the digital video signal into the pixels of each line are opposing electric potential on is applied to the counter electrode of the pixel of each line in the writing period.

【0082】全ての表示期間Tr1〜Trnが終了すると、1つの画像を表示することができる。 [0082] When all the display periods Tr1~Trn ends, it is possible to display one image. 本発明において、1つの画像が表示される期間を1フレーム期間(F)と呼ぶ。 In the present invention, it referred to as a period in which one image is displayed as one frame period (F). なお本発明の駆動方法において、フレーム期間(F)は各ラインの画素ごとに異なっている。 Note in the driving method of the present invention, a frame period (F) is different for each pixel of each line. y
ライン目の画素のフレーム期間は、ほぼ書き込み期間T Frame period the pixels on Line is approximately writing period T
a1の長さ分だけ、1ライン目の画素のフレーム期間の開始より遅れて開始される。 Length fraction only of a1, is started later than the start of the frame period of the first line of pixels.

【0083】そして1フレーム期間終了後は、再び対向電源線E1〜Eyがオンの対向電位に保たれ、ゲート信号線G1がゲート信号によって選択される。 [0083] The one frame period after the end of the opposing power source line E1~Ey is kept opposing electric potential on again, the gate signal line G1 is selected by the gate signal. そして、1 And, 1
ビット目のデジタルビデオ信号が画素に入力され、1ライン目の画素が再び表示期間Tr1となる。 Digital video signal bit is input to the pixel, the pixels on Line One is the display period Tr1 once again. そして再び上述した動作を繰り返す。 And repeat the above operation again.

【0084】ELディスプレイは1秒間に60以上のフレーム期間を設けることが好ましい。 [0084] EL display, it is preferable to provide 60 or more frame periods per second. 1秒間に表示される画像の数が60より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。 If the number of images displayed in one second is less than 60, visually sometimes flicker of the image begins to stand out.

【0085】また本発明では、全ての書き込み期間の長さの和が1フレーム期間の長さよりも短いことが重要である。 [0085] In the present invention, it is the sum of the lengths of all writing periods is shorter than the length of one frame period is important. なおかつ表示期間の長さをTr1:Tr2:Tr Yet the length of the display period Tr1: Tr2: Tr
3:…:Tr(n−1):Trn=2 0 :2 1 :2 2 3: ...: Tr (n- 1): Trn = 2 0: 2 1: 2 2:
…:2 (n-2) :2 (n-1)とすることが必要である。 ...: 2 (n-2) : 2 (n-1) and it is necessary to. この表示期間の組み合わせで2 n階調のうち所望の階調表示を行うことができる。 It can perform a desired gradation display among the combinations by 2 n gradations of the display period.

【0086】1フレーム期間中にEL素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。 [0086] By obtaining the sum of the length of the display period EL element emits light in one frame period, the display gradation of the pixel in the frame period is determined. 例えば、n=8のとき、全部の表示期間で画素が発光した場合の輝度を100%とすると、Tr1とTr2において画素が発光した場合には1%の輝度が表現でき、Tr3 For example, when n = 8, the pixels in all the display periods is 100% of luminance in the case where the light emission can be represented 1% of the luminance when the pixel emits light in Tr1 and Tr2, Tr3
とTr5とTr8を選択した場合には60%の輝度が表現できる。 If when you select Tr5 and Tr8 can be expressed 60% luminance.

【0087】mビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Tamは、表示期間Trmの長さよりも短いことが肝要である。 [0087] The write period Tam to m bit digital video signal is written into the pixel, it is important that shorter than the length of the display period Trm. よってビット数mの値は、1〜nのうち、書き込み期間Tamが表示期間T Therefore the value of the number of bits m, of 1 to n, the writing period Tam is the display period T
rmの長さよりも短くなるような値であることが必要である。 It is necessary that such a value shorter than the length of rm.

【0088】また表示期間Tr1〜Trnは、どのような順序で出現させても良い。 [0088] Also, the display period Tr1~Trn may appear in any order. 例えば1フレーム期間中において、Tr1の次にTr3、Tr5、Tr2、…という順序で表示期間を出現させることも可能である。 For example, in one frame period, Tr3 to the next Tr1, Tr5, Tr2, ... may be made to appear the display period in this order. ただし、表示期間Tr1〜Trnが互いに重ならない順序の方がより好ましい。 However, the direction of the order in which the display period Tr1~Trn do not overlap each other more preferred. また消去期間Te1〜Tenも、互いに重ならない順序の方がより好ましい。 The erase period Te1~Ten also found the sequence which do not overlap each other more preferred.

【0089】本発明は上記構成によって、EL駆動用T [0089] According to the present invention the above-described structure, EL driving TFT T
FTのI DS −V GS特性に多少のばらつきがあっても、同じ電圧の信号を入力したときにEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。 Even if there is some variation in the I DS -V GS characteristic of the FT, the light emission amount of the EL element becomes possible to avoid a situation that greatly different in adjacent pixels when inputting a signal of the same voltage.

【0090】また、本発明では、表示を行わない非表示期間を設けることができる。 [0090] In the present invention, it can be provided non-display period not displayed. 従来のアナログ駆動の場合、ELディスプレイに全白の画像を表示させると、常にEL素子が発光することになり、EL層の劣化を早める原因となってしまう。 For conventional analog drive, if displaying the images of all white EL display, always the EL element emits light, becomes a cause of accelerating deterioration of the EL layer. 本発明は非表示期間を設けることができるので、EL層の劣化をある程度抑えることができる。 Since the present invention may have a non-display period, it is possible to suppress deterioration of the EL layer to some extent.

【0091】なお本発明においては、表示期間と書き込み期間とが一部重なっている。 [0091] In the present invention, the display period and the writing period are partially overlapped. 言い換えると書き込み期間においても画素を表示させることが可能である。 It is possible to display the pixels even in other words writing period. そのため、1フレーム期間における表示期間の長さの総和の割合(デューティー比)が、書き込み期間の長さによってのみ決定されない。 Therefore, the ratio of the sum of the lengths of the display periods in one frame period (duty ratio) is not determined only by the length of the writing period.

【0092】また本発明の構成では、従来と同様に各画素に設けられるトランジスタは、スイッチング用TFT [0092] In the configuration of the present invention, the transistor provided as in the conventional to each pixel, switching TFT
とEL駆動用TFTの2つで済むため、画素の開口率を低下させることがない。 And because it requires two EL driving TFT, and does not lower the aperture ratio of the pixel.

【0093】なお本実施の形態では、EL駆動用TFT [0093] In the present embodiment, EL driving TFT
のゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。 Although the have a structure in which a capacitor for holding a voltage applied to the gate electrode, it is also possible to omit the capacitor. EL駆動用TFTが、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。 EL driving TFT, if it has an LDD region provided so as to overlap the gate electrode through the gate insulating film, a parasitic capacitance generally called a gate capacitance is formed in this overlapping area. このゲート容量をEL駆動用TFTのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。 It may be used actively as a capacitor for holding a voltage applied to the gate capacitance to the gate electrode of the EL driving TFT.

【0094】このゲート容量の容量値は、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。 [0094] capacitance value of the gate capacitance, to change the area of ​​overlap the gate electrode and the LDD region, is determined by the length of the LDD region contained in the overlapping region.

【0095】なお、上述した本発明の構成はELディスプレイへの適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。 [0095] Note that the structure of the present invention described above is not limited to only the application of the EL display can also be applied to devices using other electro-optical elements. また応答時間が数10μsec程度以下の、高速応答する液晶が開発された場合には、液晶ディスプレイに適用することも可能である。 The response time following several 10 .mu.sec, when the liquid crystal at a high speed response is developed, can be applied to a liquid crystal display.

【0096】 [0096]

【実施例】以下に、本発明の実施例を説明する。 THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of the present invention.

【0097】(実施例1)本実施例では、本発明のEL [0097] (Embodiment 1) In this embodiment, EL of the present invention
ディスプレイにおいて、6ビットのデジタルビデオ信号により2 6階調の表示を行う場合について図5を用いて説明する。 In the display, it will be described with reference to FIG. 5, the case of displaying a 2 6 gray-scale by a 6-bit digital video signal. なお本実施例のELディスプレイは、図1〜 Incidentally EL display of this embodiment, FIG. 1
図3に示した構造を有する。 Having the structure shown in FIG.

【0098】はじめに対向電極電源線駆動回路104によって、対向電源線E1に与えられている対向電位が、 [0098] by the counter electrode power supply line driving circuit 104 at the beginning, the counter potential given to the opposing power source line E1,
電源電位が画素電極に与えられたときにEL素子が発光する程度に、電源電位との間に電位差を有するような電位(オンの対向電位)に保たれる。 To the extent that the EL element emits light when the power supply potential is applied to the pixel electrode is maintained at a potential (opposing electric potential on) as having a potential difference between the power supply potential.

【0099】そして、ゲート信号線駆動回路103からゲート信号線G1に入力されるゲート信号によって、ゲート信号線G1が選択される。 [0099] Then, the gate signal inputted from the gate signal line driver circuit 103 to the gate signal line G1, the gate signal line G1 is selected. そしてゲート信号線G1 The gate signal line G1
に接続されている全ての画素(1ライン目の画素)のスイッチング用TFT107がオンの状態になる。 Switching TFT107 of all of the pixels connected (first line of pixels) is turned on to.

【0100】そして、ソース信号線駆動回路102からソース信号線S1〜Sxに、1ビット目のデジタルビデオ信号が入力される。 [0100] Then, from the source signal line driver circuit 102 to the source signal lines S1 to Sx, 1 bit digital video signal is input. デジタルビデオ信号はスイッチング用TFT107を介してEL駆動用TFT108のゲート電極に入力される。 Digital video signal is inputted through the switching TFT107 the gate electrode of the EL driving TFT 108.

【0101】本実施例では、デジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 [0102] In the present embodiment, when the digital video signal has information of "0", EL driving TFT TFT10
8はオフの状態となる。 8 is in a state of off. よってEL素子110の画素電極には電源電位が与えられない。 Thus the power source potential not given to the pixel electrode of the EL element 110. その結果、「0」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子110は発光しない。 As a result, EL elements 110 of pixels digital video signal is inputted with information of "0" has no light.

【0102】逆に、デジタルビデオ信号が「1」の情報を有していた場合、EL駆動用TFT108はオンの状態となる。 [0102] Conversely, if the digital video signal has information of "1", EL driving TFT TFT108 is turned on. よってEL素子110の画素電極には電源電位が与えられる。 Thus the power source potential is applied to the pixel electrode of the EL element 110. その結果、「1」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子11 As a result, EL elements 11 included in the pixel of the digital video signal is inputted with information of "1"
0は発光する。 0 emits light.

【0103】このように1ライン目の画素は、デジタルビデオ信号が入力されると同時に、EL素子110が発光、または非発光を行い、表示期間Tr1となる。 [0103] pixels of the first line thus, at the same time digital video signals are input, EL element 110 is emitting, or subjected to non-emission, the display period Tr1. 各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing display period of each line is started each have a time difference.

【0104】次にゲート信号線G1の選択が終了すると、対向電源線E1はオンの対向電位に保たれたままで、対向電源線駆動回路104によって、対向電源線E [0104] Then the selection of the gate signal line G1 is completed, while the opposing power source line E1 was kept ON opposing electric potential, the opposing power source line drive circuit 104, opposing power source line E
2がオンの対向電位に保たれる。 2 is kept ON opposing electric potential. そしてゲート信号によってゲート信号線G2が選択されることによって、ゲート信号線G2に接続されている全ての画素のスイッチング用TFT107がオンの状態になり、2ライン目の画素にソース信号線S1〜Sxから1ビット目のデジタルビデオ信号が入力される。 And by the gate signal line G2 is selected by the gate signal, the switching TFT107 of all of the pixels connected to the gate signal line G2 is turned on state, the source signal line S1~Sx the second line of pixels 1 bit digital video signal is inputted from.

【0105】このように順に、全ての対向電源線E1〜 [0105] Thus in order, all of the opposing power line E1~
Exが対向電位に保たれる。 Ex is kept on the counter potential. そして全てのゲート信号線G1〜Gyが選択され、全ての画素に1ビット目のデジタルビデオ信号が入力される。 Then all the gate signal lines G1~Gy is selected, the digital video signal of the first bit to all the pixels is inputted. 全ての画素に1ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ta1である。 The period until the digital video signals of the first bit to all the pixels is inputted a writing period Ta1.

【0106】一方、全ての画素に1ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta1が終了する前に、画素への1ビット目のデジタルビデオ信号の入力と並行して、対向電源線駆動回路10 [0106] On the other hand, before the digital video signal of the first bit to all the pixels is inputted, before the writing period Ta1 is ended in other words, in parallel with the input of the first bit of the digital video signal to the pixel, opposing power source line driving circuit 10
4によって対向電源線E1に与えられる対向電位が、電源電位と同じ高さの電位(オフの対向電位)に保たれる。 Counter potential applied to the opposing power source line E1 through 4 is kept at the same potential as the power supply potential (opposing electric potential off). そして、対向電源線E1に対向電極が接続されているEL素子が全て非発光の状態になる。 Then, EL element counter electrode opposing power source line E1 is connected becomes all the non-emission state. よって対向電源線E1に対向電極が接続されているEL素子を有する全ての画素(1ライン目の画素)が表示を行わなくなる。 Therefore all the pixels having EL elements a counter electrode is connected to the opposing power source line E1 (1 line of pixels) can not perform display.

【0107】画素が表示を行わない期間を非表示期間T [0107] non-display period the period during which a pixel is not displayed T
dと呼ぶ。 It is referred to as d. 1ライン目の画素において、対向電源線E1 In the pixels on Line One, the opposing power source line E1
がオフの対向電位に保たれると同時に表示期間Tr1が終了し、非表示期間Td1となる。 There is the display period Tr1 ends at the same time kept opposing electric potential off, a non-display period Td1. 表示期間と同様に、 Similar to the display period,
各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing non-display period of each line is started each have a time difference.

【0108】そして対向電源線E1がオフの対向電位に保たれたまま、次に対向電源線E2がオフの対向電位に保たれる。 [0108] The opposing power source line E1 is still maintained at the opposite potential off, then the opposing power source line E2 is kept at the opposite potential of off. よって、対向電源線E2に対向電極が接続されたEL素子を有する全ての画素(2ライン目の画素) Therefore, all pixels having EL elements on which the common electrode is connected to the opposing power source line E2 (2 pixels on Line)
が表示を行わない非表示の状態となる。 But a non-display of the state that does not perform the display.

【0109】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0109] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、1ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te1である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the first bit of the digital signal becomes invisible state is erase period Te1.

【0110】一方、全ての対向電源線E1〜Eyがオフの対向電位に保たれる前、言い換えると消去期間Te1 [0110] On the other hand, before all of the opposing power line E1~Ey is kept at opposing electric potential off, in other words the erasure period Te1
が終了する前に、画素が非表示の状態になるのと並行して、再び対向電源線E1がオンの対向電位に保たれる。 There before exiting, in parallel with the pixel is hidden state, the opposing power source line E1 is kept ON opposing electric potential again.
そしてゲート信号によるゲート信号線G1の選択が行われ、1ライン目の画素に2ビット目のデジタルビデオ信号が入力される。 The selection of the gate signal line G1 by the gate signal is performed, the digital video signals of the second bit to the pixels of the first line is inputted. その結果、1ライン目の画素は再び表示を行うので、非表示期間Td1が終了して表示期間T As a result, the first line of pixels perform display again and the display period ends and the non-display period Td1 T
r2となる。 The r2.

【0111】そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 [0111] and similarly, sequentially all opposing power source line is kept ON opposing electric potential. そして順に全てのゲート信号線が選択され、2ビット目のデジタルビデオ信号が全ての画素に入力される。 And are sequentially all of the gate signal line is selected, 2-bit digital video signal is inputted to all the pixels. 全ての画素に2ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ta2と呼ぶ。 The period until the digital video signals of the second bit to all of the pixels is finished, type, referred to as a writing period Ta2.

【0112】そして一方、全ての画素に2ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta2が終了する前に、画素への2ビット目のデジタルビデオ信号の入力と並行して、対向電源線E1がオフの対向電位に保たれる。 [0112] Then the other hand, before the digital video signal of the second bit to all the pixels is inputted, before the writing period Ta2 is ended in other words, in parallel with the input of the second bit of the digital video signal to the pixel , opposing power source line E1 is kept at opposing electric potential off. よって1ライン目の画素が有するEL素子は全て非発光の状態になり、1ライン目の画素が表示を行わなくなる。 Accordingly EL elements 1 line of pixels has become all the non-emission state, the pixels on Line One are no longer perform display. よって1ライン目の画素において表示期間Tr2は終了し、非表示期間Td2となる。 Thus the display period Tr2 in the pixels on Line One ends, a non-display period Td2.

【0113】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0113] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、2ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te2である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the second bit of the digital signal becomes invisible state is erase period Te2.

【0114】上述した動作は5ビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、各ラインの画素の表示期間Tr1は、書き込み期間Ta1において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられるまでの期間である。 [0114] Operation of the above-described digital video signal of the fifth bit is repeated until the input to the pixel, the display period Tr1 for the pixels in each line, opposite the on in the writing period Ta1 to the counter electrode of the pixel of each line since the written digital video signal is supplied with the potential to the pixels of each line, a time to be given counter potential off in the erasing period Te1 to the counter electrode of the pixel of each line. また各ラインの画素の非表示期間Td1は、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられてから、次に出現する書き込み期間(この場合書き込み期間Ta2)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 The non-display period of the pixels of each line Td1, each line from the opposing electric potential off to the counter electrode of the pixel of each line is given in the erasing period Te1, in the writing period of next occurrence (in this case the writing period Ta2) given the oN opposing electric potential to the counter electrode of the pixel is the period until the digital video signal into the pixels of each line. そして表示期間Tr2、Tr3、Tr4と非表示期間Td2、Td3、Td4も、表示期間Tr1と非表示期間Td1と同様に、それぞれの期間が定められる。 The display periods Tr2, Tr3, Tr4 and the non-display period Td2, Td3, Td4, similar to the display period Tr1 and the non-display period Td1, are each period is determined.

【0115】次に、対向電源線E1がオンの対向電位に保たれ、5ビット目のデジタルビデオ信号が1ライン目の画素に入力される。 [0115] Next, the opposing power source line E1 is maintained ON opposing electric potential, 5 bit digital video signal is input to the pixel of the first line. よって1ライン目の画素は表示期間Tr5となり表示を行う。 Thus the first line of pixels perform display period Tr5 next display. そして次のビットのデジタルビデオ信号が入力されるまで、5ビット目のデジタルビデオ信号は画素に保持される。 And until the digital video signals of the next bit is input, the digital video signal of the fifth bit is held in the pixel. そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 And similarly, sequentially all opposing power source line is kept ON opposing electric potential. そして5 And 5
ビット目のデジタルビデオ信号が全てのラインの画素に入力され、全てのラインの画素は表示期間Tr5となり表示を行う。 Digital video signal bit is inputted to the pixels of all the lines, the pixels of all the lines do display period Tr5 next display.

【0116】そして次に全ての対向電源線がオンの対向電位に保たれたまま、6ビット目のデジタルビデオ信号が1ライン目の画素に入力されると、画素に保持されていた5ビット目のデジタルビデオ信号は、6ビット目のデジタルビデオ信号に書き換えられる。 [0116] Then leave then all opposing power source line is kept ON opposing electric potential, the digital video signal of the sixth bit is input to the pixels on Line One, the fifth bit held in the pixels digital video signal is rewritten in 6 bit digital video signals. そして1ライン目の画素は表示期間Tr6となり、表示を行う。 The first line of pixels is performed next display period Tr6, a display. 6ビット目のデジタルビデオ信号は、再び次のフレーム期間の1ビット目のデジタルビデオ信号が入力されるまで画素に保持される。 6 bit digital video signals are held in the pixel until the input again 1 bit digital video signal of the next frame period. そして同様に、6ビット目のデジタルビデオ信号が順に全てのラインの画素に入力され、全てのラインの画素は表示期間Tr6となり表示を行う。 And similarly, the digital video signal of the sixth bit is input to turn the pixels of all the lines, the pixels of all the lines do display period Tr6 next display.

【0117】再び次のフレーム期間の1ビット目のデジタルビデオ信号が画素に入力されると、表示期間Tr6 [0117] Again the 1 bit digital video signal of the next frame period is input to the pixel, the display period Tr6
は終了し、同時にフレーム期間が終了する。 It is terminated and the frame period ends at the same time. 全ての表示期間(Tr1〜Tr6)が終了するとフレーム期間が終了し、1つの画像を表示することができる。 Frame period when all the display periods (Tr1 to Tr6) is finished ends, it is possible to display one image. そして次のフレーム期間においても、上述した動作を繰り返す。 And even in the next frame period, the above-described operation is repeated.

【0118】各ラインの画素の表示期間Tr5は、各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間(この場合書き込み期間Ta6)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 [0118] display period Tr5 in the pixels of each line, from the digital video signal is written into pixels of each line opposing electric potential on is applied to the counter electrode of the pixel of each line, the writing period appearing in the next is a period until the digital video signal (in this case the writing period Ta6) and opposing electric potential on the opposite electrode of the pixel of each line is given in the pixel of each line is written. そして各ラインの画素の表示期間Tr6は、各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間(この場合次のフレーム期間の書き込み期間Ta1)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 The display period Tr6 of the pixels of each line, from the digital video signal is written to the counter electrode of the pixel of each line given the opposing electric potential on the pixels of each line, write period (this appearing in the next If a period until the digital video signal into the pixels of each line are opposing electric potential on is applied to the counter electrode of the pixel of each line in the writing period Ta1) of the next frame period.

【0119】表示期間Trの長さは、Tr1:Tr2: [0119] The length of the display period Tr is, Tr1: Tr2:
…:Tr5:Tr6=2 0 :2 1 :…:2 4 :2 5となるように設定する。 ...: Tr5: Tr6 = 2 0 : 2 1: ...: 2 4: 2 5 and is set to be. この表示期間の組み合わせで2 6階調のうち所望の階調表示を行うことができる。 It can perform a desired gradation display among 2 6 tone in combination of the display periods.

【0120】1フレーム期間中にEL素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。 [0120] By obtaining the sum of the length of the display period EL element emits light in one frame period, the display gradation of the pixel in the frame period is determined. 全部の表示期間で画素が発光した場合の輝度を100%とすると、Tr1とTr2において画素が発光した場合には5%の輝度が表現でき、Tr3とTr5を選択した場合には32%の輝度が表現できる。 When pixels in all the display periods is 100% of luminance when emitted, it can be expressed 5% luminance when the pixel emits light in Tr1 and Tr2, 32% of the brightness when you select the Tr3 and Tr5 There can be expressed.

【0121】本実施例において、5ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ta5 [0121] In this embodiment, the writing period digital video signal of the fifth bit is written into the pixel Ta5
は、表示期間Tr5の長さよりも短いことが肝要である。 , It is important that shorter than the length of the display period Tr5.

【0122】また表示期間(Tr1〜Tr6)は、どのような順序で出現させても良い。 [0122] Also, the display period (Tr1~Tr6) may appear in any order. 例えば1フレーム期間中において、Tr1の次にTr3、Tr5、Tr2、… For example, in one frame period, next to Tr3, Tr5, Tr2 of Tr1, ...
という順序で表示期間を出現させることも可能である。 It is also possible to reveal the display period in this order.
ただし、消去期間(Te1〜Te6)が互いに重ならない順序の方がより好ましい。 However, towards the order in which the erase period (Te1~Te6) do not overlap with each other it is more preferable. また表示期間(Tr1〜T In addition, the display period (Tr1~T
r6)も互いに重ならない順序の方がより好ましい。 r6) even it is more preferable in order that they do not overlap each other.

【0123】本発明は上記構成によって、TFTによってI DS −V GS特性に多少のばらつきがあっても、同じ電圧の信号を入力したときにEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。 [0123] According to the present invention the above-described structure, that the light emission quantity of the EL elements when even if there is some variation in I DS -V GS characteristic, inputs the signal of the same voltage by the TFT is greatly different in adjacent pixels it is possible to avoid the situation.

【0124】また、本発明では、表示を行わない非表示期間を設けることができる。 [0124] In the present invention, it can be provided non-display period not displayed. 従来のアナログ駆動の場合、ELディスプレイに全白の画像を表示させると、常にEL素子が発光することになり、EL層の劣化を早める原因となってしまう。 For conventional analog drive, if displaying the images of all white EL display, always the EL element emits light, becomes a cause of accelerating deterioration of the EL layer. 本発明は非表示期間を設けることができるので、EL層の劣化をある程度抑えることができる。 Since the present invention may have a non-display period, it is possible to suppress deterioration of the EL layer to some extent.

【0125】(実施例2)本実施例では、6ビットのデジタルビデオ信号に対応した本発明の駆動方法において、表示期間Tr1〜Tr6の出現する順序について説明する。 [0125] Example 2 In this example, in the driving method of the present invention corresponding to 6 bit digital video signals, it will be described the order of appearance of the display periods Tr1 to Tr6.

【0126】図6に本実施例の駆動方法を示すタイミングチャートを示す。 [0126] shows a timing chart showing a driving method of this embodiment in FIG. 画素の詳しい駆動の仕方については実施例1を参照すれば良いので、ここでは省略する。 Since about how detailed driving pixels may be referred to Embodiment 1 is omitted here. 本実施例の駆動方法では、1フレーム期間中で1番長い非表示期間(本実施例ではTd1)を1フレーム期間の最後に設ける。 In the driving method of this embodiment, provided 1 Banchou have non-display period in one frame period (Td1 in this embodiment) at the end of one frame period. 上記構成によって、非表示期間Td1と、 The above configuration, the non-display period Td1,
次のフレーム期間の最初の表示期間(本実施例ではTr Tr is the first display period (the embodiment of the next frame period
4)との間にフレーム期間の区切れがあるように人間の目に映る。 4) the human meets the eye so that there is a ward out of the frame period between. これによって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。 This can when performing display of intermediate tone, display unevenness had occurred by displaying period for light emission in a frame period between the adjacent adjacent to pleasure not recognized by human eyes.

【0127】なお本実施例では、6ビットのデジタルビデオ信号の場合について説明したが、本発明はこれに限定されない。 [0127] Note that in this embodiment, the description has been given of the 6-bit digital video signal, the present invention is not limited thereto. 本実施例はデジタルビデオ信号のビット数に限定されることなく実施することが可能である。 This embodiment can be practiced without limitation to the number of bits of the digital video signal.

【0128】(実施例3)本実施例では、本発明のEL [0128] (Embodiment 3) This embodiment, EL of the present invention
ディスプレイにおいて、4ビットのデジタルビデオ信号により2 4階調の表示を行う場合について図7を用いて説明する。 In the display, it will be described with reference to FIG. 7, the case of displaying the 2 4 gradations by 4 bit digital video signal. なお本実施例のELディスプレイは、図1〜 Incidentally EL display of this embodiment, FIG. 1
図3に示した構造を有する。 Having the structure shown in FIG.

【0129】はじめに対向電極電源線駆動回路104によって、対向電源線E1に与えられている対向電位が、 [0129] by the counter electrode power supply line driving circuit 104 at the beginning, the counter potential given to the opposing power source line E1,
電源電位が画素電極に与えられたときにEL素子が発光する程度に、電源電位との間に電位差を有するような電位(オンの対向電位)に保たれる。 To the extent that the EL element emits light when the power supply potential is applied to the pixel electrode is maintained at a potential (opposing electric potential on) as having a potential difference between the power supply potential.

【0130】そして、ゲート信号線駆動回路103からゲート信号線G1に入力されるゲート信号によって、ゲート信号線G1が選択される。 [0130] Then, the gate signal inputted from the gate signal line driver circuit 103 to the gate signal line G1, the gate signal line G1 is selected. よってゲート信号線G1 Thus the gate signal line G1
に接続されている全ての画素(1ライン目の画素)のスイッチング用TFT107がオンの状態になる。 Switching TFT107 of all of the pixels connected (first line of pixels) is turned on to.

【0131】そして同時に、ソース信号線駆動回路10 [0131] At the same time, the source signal line driver circuit 10
2からソース信号線S1〜Sxに、1ビット目のデジタルビデオ信号が入力される。 From second source signal line S1 to Sx, 1 bit digital video signal is input. デジタルビデオ信号はスイッチング用TFT107を介してEL駆動用TFT10 Digital video signals for EL driving through the switching the TFT 107 TFT 10
8のゲート電極に入力される。 Is input to the 8 gate electrode of.

【0132】本実施例では、デジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 [0132] In the present embodiment, when the digital video signal has information of "0", EL driving TFT TFT10
8はオフの状態となる。 8 is in a state of off. よってEL素子110の画素電極には電源電位は与えられない。 Thus the power supply potential is not given to the pixel electrode of the EL element 110. その結果、「0」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子110は発光しない。 As a result, EL elements 110 of pixels digital video signal is inputted with information of "0" has no light.

【0133】逆に、デジタルビデオ信号が「1」の情報を有していた場合、EL駆動用TFT108はオンの状態となる。 [0133] Conversely, if the digital video signal has information of "1", EL driving TFT TFT108 is turned on. よってEL素子110の画素電極に電源電位が与えられる。 Thus the power supply potential is applied to the pixel electrode of the EL element 110. その結果、「1」の情報を有するデジタルビデオ信号が入力された画素が有するEL素子110 As a result, EL elements 110 included in the pixel of the digital video signal is inputted with information of "1"
は発光する。 It emits light.

【0134】なお本実施例ではデジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 [0134] In the case where the digital video signal has information of "0" in this embodiment, EL driving TFT TFT10
8はオフの状態となり、「1」の情報を有していた場合EL駆動用TFT108はオンの状態となるが、本発明はこの構成に限定されない。 8 is turned off, EL driving TFT108 if has information of "1" is a state of ON, the present invention is not limited to this structure. デジタルビデオ信号が「0」の情報を有していた場合、EL駆動用TFT10 If the digital video signal has information of "0", EL driving TFT TFT10
8がオンの状態となり、「1」の情報を有していた場合EL駆動用TFT108がオフの状態となっても良い。 8 are turned on, "1" when the EL driving TFT108 the had information may be in a state of off.

【0135】このように1ライン目の画素は、デジタルビデオ信号が入力されると同時に、EL素子110が発光、または非発光を行い、1ライン目の画素は表示を行う。 [0135] pixels of the first line in this way, at the same time digital video signals are input, EL element 110 is emitting, or subjected to non-light emission, performs display pixels on Line One. 画素が表示を行っている期間を表示期間Trと呼ぶ。 Pixel is referred to as a display period Tr a period that is doing the display. 各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing display period of each line is started each have a time difference.

【0136】次にゲート信号線G1の選択が終了すると、対向電源線E1はオンの対向電位に保たれたままで、対向電源線駆動回路104によって、対向電源線E [0136] Then the selection of the gate signal line G1 is completed, while the opposing power source line E1 was kept ON opposing electric potential, the opposing power source line drive circuit 104, opposing power source line E
2がオンの対向電位に保たれる。 2 is kept ON opposing electric potential. そしてゲート信号によってゲート信号線G2が選択されることによって、ゲート信号線G2に接続されている全ての画素のスイッチング用TFT107がオンの状態になり、2ライン目の画素にソース信号線S1〜Sxから1ビット目のデジタルビデオ信号が入力される。 And by the gate signal line G2 is selected by the gate signal, the switching TFT107 of all of the pixels connected to the gate signal line G2 is turned on state, the source signal line S1~Sx the second line of pixels 1 bit digital video signal is inputted from.

【0137】このように順に、全ての対向電源線E1〜 [0137] Thus in order, all of the opposing power line E1~
Exが対向電位に保たれる。 Ex is kept on the counter potential. そして全てのゲート信号線G1〜Gyが選択され、全ての画素に1ビット目のデジタルビデオ信号が入力される。 Then all the gate signal lines G1~Gy is selected, the digital video signal of the first bit to all the pixels is inputted. 全ての画素に1ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ta1である。 The period until the digital video signals of the first bit to all the pixels is inputted a writing period Ta1.

【0138】一方、全ての画素に1ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta1が終了する前に、画素への1ビット目のデジタルビデオ信号の入力と並行して、対向電源線駆動回路10 [0138] On the other hand, before the digital video signal of the first bit to all the pixels is inputted, before the writing period Ta1 is ended in other words, in parallel with the input of the first bit of the digital video signal to the pixel, opposing power source line driving circuit 10
4によって対向電源線E1に与えられる対向電位が、電源電位と同じ高さの電位(オフの対向電位)に保たれる。 Counter potential applied to the opposing power source line E1 through 4 is kept at the same potential as the power supply potential (opposing electric potential off). そして、対向電源線E1に対向電極が接続されているEL素子が全て非発光の状態になる。 Then, EL element counter electrode opposing power source line E1 is connected becomes all the non-emission state. よって対向電源線E1に対向電極が接続されているEL素子を有する全ての画素(1ライン目の画素)が表示を行わなくなる。 Therefore all the pixels having EL elements a counter electrode is connected to the opposing power source line E1 (1 line of pixels) can not perform display.

【0139】画素が表示を行わない期間を非表示期間T [0139] non-display period the period during which a pixel is not displayed T
dと呼ぶ。 It is referred to as d. 1ライン目の画素において、対向電源線E1 In the pixels on Line One, the opposing power source line E1
がオフの対向電位に保たれると同時に表示期間Tr1が終了し、非表示期間Td1となる。 There is the display period Tr1 ends at the same time kept opposing electric potential off, a non-display period Td1. 表示期間と同様に、 Similar to the display period,
各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。 Timing non-display period of each line is started each have a time difference.

【0140】そして対向電源線E1がオフの対向電位に保たれたまま、次に対向電源線E2がオフの対向電位に保たれる。 [0140] The opposing power source line E1 is still maintained at the opposite potential off, then the opposing power source line E2 is kept at the opposite potential of off. よって、対向電源線E2に対向電極が接続されたEL素子を有する全ての画素(2ライン目の画素) Therefore, all pixels having EL elements on which the common electrode is connected to the opposing power source line E2 (2 pixels on Line)
が表示を行わない非表示の状態となる。 But a non-display of the state that does not perform the display.

【0141】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0141] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、1ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te1である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the first bit of the digital signal becomes invisible state is erase period Te1.

【0142】一方、全ての対向電源線E1〜Eyがオフの対向電位に保たれる前、言い換えると消去期間Te1 [0142] On the other hand, before all of the opposing power line E1~Ey is kept at opposing electric potential off, in other words the erasure period Te1
が終了する前に、画素が非表示の状態になるのと並行して、再び対向電源線E1がオンの対向電位に保たれる。 There before exiting, in parallel with the pixel is hidden state, the opposing power source line E1 is kept ON opposing electric potential again.
そしてゲート信号によるゲート信号線G1の選択が行われ、1ライン目の画素に2ビット目のデジタルビデオ信号が入力される。 The selection of the gate signal line G1 by the gate signal is performed, the digital video signals of the second bit to the pixels of the first line is inputted. その結果、1ライン目の画素は再び表示を行うので、非表示期間Td1が終了して表示期間T As a result, the first line of pixels perform display again and the display period ends and the non-display period Td1 T
r2となる。 The r2.

【0143】そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 [0143] and similarly, sequentially all opposing power source line is kept ON opposing electric potential. そして順に全てのゲート信号線が選択され、2ビット目のデジタルビデオ信号が全ての画素に入力される。 And are sequentially all of the gate signal line is selected, 2-bit digital video signal is inputted to all the pixels. 全ての画素に2ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ta2と呼ぶ。 The period until the digital video signals of the second bit to all of the pixels is finished, type, referred to as a writing period Ta2.

【0144】そして一方、全ての画素に2ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ta2が終了する前に、画素への2ビット目のデジタルビデオ信号の入力と並行して、対向電源線E1がオフの対向電位に保たれる。 [0144] Then the other hand, before the digital video signal of the second bit to all the pixels is inputted, before the writing period Ta2 is ended in other words, in parallel with the input of the second bit of the digital video signal to the pixel , opposing power source line E1 is kept at opposing electric potential off. よって1ライン目の画素が有するEL素子は全て非発光の状態になり、1ライン目の画素が表示を行わなくなる。 Accordingly EL elements 1 line of pixels has become all the non-emission state, the pixels on Line One are no longer perform display. よって1ライン目の画素において表示期間Tr2は終了し、非表示期間Td2となる。 Thus the display period Tr2 in the pixels on Line One ends, a non-display period Td2.

【0145】そして順に、全ての対向電源線がオフの対向電位に保たれる。 [0145] Then in order, all the opposing power source line is kept at the opposite potential of off. 全ての対向電源線E1〜Eyがオフの対向電位に保たれ、2ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Te2である。 All opposing power source line E1~Ey is kept opposing electric potential off period until all the pixels are labeled with the second bit of the digital signal becomes invisible state is erase period Te2.

【0146】各ラインの画素の表示期間Tr1は、書き込み期間Ta1において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられるまでの期間である。 [0146] the display period Tr1 for the pixels in each line, from the digital video signal is written to the pixels of the counter electrode given the opposing electric potential on each line of pixels in each line in the writing period Ta1, the erasure period Te1 in a period until given the opposing electric potential off to the counter electrode of the pixel of each line. また各ラインの画素の非表示期間Td1は、消去期間Te1において各ラインの画素の対向電極にオフの対向電位が与えられてから、次に出現する書き込み期間(この場合書き込み期間Ta2)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 The non-display period of the pixels of each line Td1, each line from the opposing electric potential off to the counter electrode of the pixel of each line is given in the erasing period Te1, in the writing period of next occurrence (in this case the writing period Ta2) given the oN opposing electric potential to the counter electrode of the pixel is the period until the digital video signal into the pixels of each line. そして各ラインの表示期間Tr2 Then, the display period Tr2 of each line
と非表示期間Td2も、表示期間Tr1と非表示期間T And the non-display period Td2 also, the display period Tr1 non-display period T
d1と同様に、それぞれの期間が定められる。 Similar to d1, the respective periods are determined.

【0147】次に、対向電源線E1がオンの対向電位に保たれ、3ビット目のデジタルビデオ信号が1ライン目の画素に入力されると、1ライン目の画素は表示期間T [0147] Next, the opposing power source line E1 is maintained ON opposing electric potential, the digital video signal of the third bit is input to the pixel of the first line, the first line of the pixel display period T
r3となり表示を行う。 Perform r3 next display. そして同様に、順に全ての対向電源線がオンの対向電位に保たれる。 And similarly, sequentially all opposing power source line is kept ON opposing electric potential. そして3ビット目のデジタルビデオ信号が全てのラインの画素に入力され、全てのラインの画素は表示期間Tr3となり表示を行う。 And the third bit digital video signal is inputted to pixels of all the lines, the pixels of all the lines do display period Tr3 next display. そして次のビットのデジタルビデオ信号が入力されるまで、3ビット目のデジタルビデオ信号は画素に保持される。 And until the digital video signals of the next bit is input, the digital video signal of the third bit is held in the pixel.

【0148】次に全ての対向電源線がオンの対向電位に保たれたまま、4ビット目のデジタルビデオ信号が1ライン目の画素に入力されると、画素に保持されていた3 [0148] Then leave all opposing power source line is kept ON opposing electric potential, 4 when bit digital video signal is input to the pixel of the first line, 3 held in the pixel
ビット目のデジタルビデオ信号は、4ビット目のデジタルビデオ信号に書き換えられる。 Digital video signal bit is rewritten 4 bit digital video signal. そして1ライン目の画素は表示期間Tr4となり、表示を行う。 And the first line of pixels perform next display period Tr4, a display. そして同様に、順に全ての対向電源線がオンの対向電位に保たれたまま、4ビット目のデジタルビデオ信号が全てのラインの画素に入力され、全てのラインの画素は表示期間Tr And similarly, sequentially while all opposing power source line is kept ON opposing electric potential, 4 bit digital video signal is inputted to pixels of all the lines, the pixels of all the lines is the display period Tr
4となり表示を行う。 4 carry out the next display. 4ビット目のデジタルビデオ信号は、再び次のフレーム期間の1ビット目のデジタルビデオ信号が入力されるまで画素に保持される。 4 bit digital video signal is held in the pixel until the input again 1 bit digital video signal of the next frame period.

【0149】再び次のフレーム期間の1ビット目のデジタルビデオ信号が画素に入力されると、表示期間Tr4 [0149] Again the 1 bit digital video signal of the next frame period is input to the pixel, the display period Tr4
は終了し、同時にフレーム期間が終了する。 It is terminated and the frame period ends at the same time. 全ての表示期間(Tr1〜Tr4)が終了すると、1つの画像を表示することができる。 When all the display periods (Tr1 to Tr4) is completed, it is possible to display one image. そして次のフレーム期間においても上述した動作を繰り返す。 Then repeat the operations described above also in the next frame period.

【0150】各ラインの画素の表示期間Tr3は、各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間(この場合書き込み期間Ta4)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 [0150] Display periods Tr3 of the pixels of each line, from the digital video signal is written into pixels of each line opposing electric potential on is applied to the counter electrode of the pixel of each line, the writing period appearing in the next it is a period until the digital video signal (in this case the writing period Ta4) with opposing electric potential on the opposite electrode of the pixel of each line is given in the pixel of each line is written. そして各ラインの画素の表示期間Tr4は、各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間(この場合次のフレーム期間の書き込み期間Ta1)において各ラインの画素の対向電極にオンの対向電位が与えられて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。 The display period Tr4 of the pixels of each line, from the digital video signal is written to the counter electrode of the pixel of each line given the opposing electric potential on the pixels of each line, write period (this appearing in the next If a period until the digital video signal into the pixels of each line are opposing electric potential on is applied to the counter electrode of the pixel of each line in the writing period Ta1) of the next frame period.

【0151】表示期間Trの長さは、Tr1:Tr2: [0151] The length of the display period Tr is, Tr1: Tr2:
Tr3:Tr4=2 0 :2 1 :2 2 :2 3となるように設定する。 Tr3: Tr4 = 2 0: 2 1: 2 2: 2 3 and set to be. この表示期間の組み合わせで2 4階調のうち所望の階調表示を行うことができる。 It can perform a desired gradation display among 2 4 gradations by a combination of the display periods.

【0152】1フレーム期間中にEL素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。 [0152] By obtaining the sum of the length of the display period EL element emits light in one frame period, the display gradation of the pixel in the frame period is determined. 全部の表示期間で画素が発光した場合の輝度を100%とすると、Tr1とTr2において画素が発光した場合には20%の輝度が表現でき、Tr3のみ選択した場合には27%の輝度が表現できる。 When pixels in all the display periods is 100% of luminance when emitted, it can be expressed 20% of the luminance when the light-emitting pixel in Tr1 and Tr2, 27% of the luminance representation if you choose only Tr3 it can.

【0153】本実施例において、3ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ta3 [0153] In this embodiment, the writing period digital video signal of the third bit is written into the pixel Ta3
は、表示期間Tr3の長さよりも短いことが肝要である。 , It is important that shorter than the length of the display period Tr3.

【0154】また表示期間(Tr1〜Tr4)は、どのような順序で出現させても良い。 [0154] Also, the display period (Tr1~Tr4) may appear in any order. 例えば1フレーム期間中において、Tr1の次にTr3、Tr4、Tr2という順序で表示期間を出現させることも可能である。 For example, in one frame period, it is also possible to reveal the next Tr3, Tr4, the display period in the order of Tr2 of Tr1. ただし、消去期間(Te1〜Te4)が互いに重ならない順序の方がより好ましい。 However, towards the order in which the erase period (Te1~Te4) do not overlap with each other it is more preferable. また表示期間(Tr1〜Tr In addition, the display period (Tr1~Tr
4)も互いに重ならない順序の方がより好ましい。 4) it is more preferred order do not overlap each other.

【0155】本発明は上記構成によって、TFTによってI DS −V GS特性に多少のばらつきがあっても、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。 [0155] According to the above configuration of the invention, even if there is some variation in the I DS -V GS characteristic by TFT, that the light emission quantity of the EL element even if a signal is input with the same voltage largely differs between adjacent pixels it is possible to avoid the situation.

【0156】また、本発明では、表示を行わない非表示期間を設けることができる。 [0156] In the present invention, it can be provided non-display period not displayed. 従来のアナログ駆動の場合、ELディスプレイに全白の画像を表示させると、常にEL素子が発光することになり、EL層の劣化を早める原因となってしまう。 For conventional analog drive, if displaying the images of all white EL display, always the EL element emits light, becomes a cause of accelerating deterioration of the EL layer. 本発明は非表示期間を設けることができるので、EL層の劣化をある程度抑えることができる。 Since the present invention may have a non-display period, it is possible to suppress deterioration of the EL layer to some extent.

【0157】なお本実施例は、実施例2と組み合わせて実施することが可能である。 [0157] Note that this embodiment can be implemented in combination with Example 2.

【0158】(実施例4)本実施例では、図3に示した本発明のELディスプレイの画素の上面図(図8)について説明する。 [0158] Example 4 In this example, a top view of a pixel of the EL display of the present invention shown in FIG. 3 for (FIG. 8) will be described. 図3と図8では共通の符号を用いるので互いに参照すれば良い。 Figure 3 and may be referred to each other so using the same reference numerals in FIG.

【0159】図8(A)において、画素105はスイッチング用TFT107と、EL駆動用TFT108とを有している。 [0159] In FIG. 8 (A), the pixel 105 includes a switching the TFT 107, and a EL driving TFT 108.

【0160】スイッチング用TFT107は、活性層1 [0160] switching TFT107, the active layer 1
07aと、ゲート信号線(G)の一部であるゲート電極107bとを有している。 And 07a, and a gate electrode 107b which is a part of the gate signal line (G). EL駆動用TFT108は、 EL driving TFT108 is,
活性層108aと、ゲート配線121の一部であるゲート電極108bとを有している。 And the active layer 108a, and a gate electrode 108b which is a part of the gate wiring 121.

【0161】スイッチング用TFT107の活性層10 [0161] The active layer 10 of the switching TFT107
7aが有するソース領域とドレイン領域は、いずれか一方はソース信号線(S)に、もう一方は接続配線113 Source and drain regions having 7a is on, the one source signal line (S), the other is connected to the wiring 113
を介してゲート配線121に接続されている。 It is connected to the gate wiring 121 through the. なお接続配線113はソース信号線(S)に入力される信号の電位によって、ソース配線と呼んだり、ドレイン配線と呼んだりする。 Note by the potential of the connection wiring 113 is a signal to be inputted to the source signal line (S), or call the source line, to or call the drain wiring.

【0162】EL駆動用TFT108の活性層108a [0162] The active layer 108a of the EL driving TFT108
が有するソース領域とドレイン領域は、それぞれ電源供給線(V)とドレイン配線114に接続されている。 Source and drain regions included in are respectively connected power supply line (V) and the drain wiring 114. ドレイン配線114は画素電極117に接続されている。 Drain wiring 114 is connected to the pixel electrode 117.

【0163】容量配線116は半導体膜で形成されている。 [0163] capacitor wiring 116 are formed in the semiconductor film. コンデンサ112は、電源供給線(V)と電気的に接続された容量配線116、ゲート絶縁膜と同一層の絶縁膜(図示せず)及びゲート配線121との間で形成される。 Capacitor 112, the power supply line (V) and electrically connected to the capacitor wiring 116 are formed between an insulating film (not shown) and the gate wiring 121 of the gate insulating film of the same layer. また、ゲート配線121、第1層間絶縁膜と同一の層(図示せず)及び電源供給線(V)で形成される容量もコンデンサとして用いることが可能である。 Further, the gate wiring 121, the capacitance formed in the same layer as the first interlayer insulating film (not shown) and a power supply line (V) can also be used as a capacitor.

【0164】なお画素電極117上には有機樹脂膜をエッチングすることで開口部131を設けたバンクが形成されている(図8(B))。 [0164] Note that banks on the pixel electrode 117 has an opening 131 by etching an organic resin film is formed (FIG. 8 (B)). そして図示しないが、画素電極117上にEL層と、対向電極を含む対向電源線(E)が順に積層される。 And although not shown, the EL layer on the pixel electrode 117, the opposing power source line comprising a counter electrode (E) are sequentially stacked. 画素電極105とEL層とはバンクの開口部131において接しており、EL層は対向電源線(E)と画素電極とに接して挟まれている部分のみ発光する。 The pixel electrode 105 and the EL layer is in contact with the opening 131 of the bank, the EL layer emits light only the portion sandwiched in contact opposing power source line and (E) to the pixel electrode.

【0165】ソース信号線(S)と、電源供給線(V) [0165] The source signal line and the (S), the power supply line (V)
と、ゲート信号線(G)と、対向電源線(E)とをそれぞれ1つずつ有する領域105が画素である。 When a gate signal line (G), a region 105 having opposing power source line and a (E) one each is a pixel.

【0166】なお本発明のELディスプレイの画素部の上面図は、図8に示した構成に限定されない。 [0166] Note that a top view of a pixel portion of an EL display of the present invention is not limited to the configuration shown in FIG.

【0167】本実施例は実施例1〜3と組み合わせて実施することが可能である。 [0167] This embodiment can be implemented in combination with Examples 1-3.

【0168】(実施例5)本実施例では、図1で示した本発明のELディスプレイの駆動回路の詳しい構成について、図9を用いて説明する。 [0168] Example 5 In the present embodiment, the detailed configuration of the drive circuit of an EL display of the present invention shown in FIG. 1, will be described with reference to FIG.

【0169】ソース信号線駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)(第1のラッチ) [0169] The source signal line driver circuit 102 is essentially a shift register 102a, a latch (A) (the first latch)
102b、ラッチ(B)(第2のラッチ)102cを有している。 102b, a latch (B) has a (second latch) 102c.

【0170】ソース信号線駆動回路102において、シフトレジスタ102aにクロック信号(CLK)およびスタートパルス(SP)が入力される。 [0170] In the source signal line driver circuit 102, a clock signal to the shift register 102a (CLK) and a start pulse (SP) are inputted. シフトレジスタ102aは、これらのクロック信号(CLK)およびスタートパルス(SP)に基づきタイミング信号を順に生成し、ラッチ(A)102bに入力する。 The shift register 102a generates timing signals in order based on these clock signal (CLK) and a start pulse (SP), is inputted to the latch (A) 102b.

【0171】なお図9では図示しなかったが、シフトレジスタ102aから出力されたタイミング信号をバッファ等(図示せず)によって緩衝増幅してから、後段の回路であるラッチ(A)102bに入力しても良い。 [0171] Note that although not shown in FIG. 9 receives a timing signal output from the shift register 102a after buffer amplified by a buffer or the like (not shown), the latch (A) 102b is a circuit in the subsequent stage and it may be. タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。 Wiring the timing signal is supplied has a large load capacitance (parasitic capacitance) because many circuits or elements are connected. この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。 To prevent "blunting" of rise or fall of the timing signal generated to the large load capacitance, this buffer is provided.

【0172】ラッチ(A)102bは、nビットのデジタルビデオ信号(n bit digital video signals)を処理する複数のステージのラッチを有している。 [0172] Latch (A) 102b has a latch of a plurality of stages for processing n-bit digital video signal (n bit digital video signals). ラッチ(A)102bは、タイミング信号が入力されると、ソース信号線駆動回路102の外部から入力されるnビットのデジタルビデオ信号を順次取り込み、保持する。 Latch (A) 102b is, when the timing signal is inputted, sequentially captures the digital video signal of n bits input from an external source signal line driver circuit 102, holds.

【0173】なお、ラッチ(A)102bにデジタルビデオ信号を取り込む際に、ラッチ(A)102bが有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。 [0173] Incidentally, when capturing a digital video signal to the latch (A) 102b, a latch of a plurality of stages having a latch (A) 102b, may be sequentially receives the digital video signal. しかし本発明はこの構成に限定されない。 However, the present invention is not limited to this structure. ラッチ(A)102bが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。 Divided latch of a plurality of stages having a latch (A) 102b is in several groups, and inputs a digital video signal simultaneously in parallel in each group, it may be carried out a so-called division driving. なおこのときのグループの数を分割数と呼ぶ。 It should be noted is referred to as the number of divisions the number of groups at this time. 例えば4つのステージごとにラッチをグループに分けた場合、4分割で分割駆動すると言う。 For example, when dividing the latch into groups every four stages, it referred to division driving with four divisions.

【0174】ラッチ(A)102bの全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。 [0174] The time of the latch of all stages of the latch (A) 102b to write the digital video signal is completed is called a line period. すなわち、ラッチ(A)102b中で一番左側のステージのラッチにデジタルビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。 That is, the time interval from the time when writing of digital video signal is started to latch the leftmost stage in the latch (A) 102b, to the point where write ends of the digital video signal to the latch of the rightmost stage There is a line period.
実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。 In fact, it may include a period in which a horizontal retrace period is added to the line period.

【0175】1ライン期間が終了すると、ラッチ(B) [0175] When one line period is completed, the latch (B)
102cにラッチシグナル(LatchSignal)が供給される。 Latch signal (LatchSignal) is supplied to 102c. この瞬間、ラッチ(A)102bに書き込まれ保持されているデジタルビデオ信号は、ラッチ(B)102 This moment, the digital video signals held written into the latch (A) 102b, the latch (B) 102
cに一斉に送出され、ラッチ(B)102cの全ステージのラッチに書き込まれ、保持される。 Sent simultaneously to c, is written to the latches of all the stages of the latch (B) 102c, it is maintained.

【0176】デジタルビデオ信号をラッチ(B)102 [0176] Digital video signals a latch (B) 102
cに送出し終えたラッチ(A)102bには、シフトレジスタ102aからのタイミング信号に基づき、ソース信号線駆動回路102の外部から入力されるデジタルビデオ信号の書き込みが順次行われる。 The latch (A) 102b which finished sending to c, based on the timing signal from the shift register 102a, writing of the digital video signal input from an external source signal line driver circuit 102 are sequentially performed.

【0177】この2順目の1ライン期間中には、ラッチ(B)102cに書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。 [0177] During this second round of the one line period, is written into the latch (B) 102c, digital video signals stored are inputted to the source signal line.

【0178】一方、ゲート信号線駆動回路103は、シフトレジスタ103a、バッファ103bを有している。 [0178] On the other hand, the gate signal line driver circuit 103 includes a shift register 103a, a buffer 103b. また場合によっては、シフトレジスタ103a、バッファ103bの他にレベルシフトを有していても良い。 In some cases, the shift register 103a, may have in addition to level shifting buffer 103b.

【0179】対向電源線駆動回路104は、シフトレジスタ104a、バッファ104bを有している。 [0179] facing power line driving circuit 104 includes a shift register 104a, a buffer 104b. また場合によっては、シフトレジスタ104a、バッファ10 In some cases, the shift register 104a, the buffer 10
4bの他にレベルシフトを有していても良い。 Besides it may have a level shifting 4b.

【0180】ゲート信号線駆動回路103及び対向電源線駆動回路104において、シフトレジスタ103a、 [0180] In the gate signal line driver circuit 103 and the opposing power source line drive circuit 104, a shift register 103a,
104aからのタイミング信号がバッファ(図示せず) Timing signal from 104a buffer (not shown)
に供給され、対応するゲート信号線、対向電源線にそれぞれ供給される。 Is supplied to the corresponding gate signal line, are respectively supplied to the opposing power source line.

【0181】ゲート信号線には、1ライン分の画素TF [0181] to the gate signal line, one line of pixels TF
Tのゲート電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ103bは大きな電流を流すことが可能なものが用いられる。 T has a gate electrode connected to, so must be turned ON one line all the pixel TFT at the same time, the buffer 103b which can feed a large current is used. また、対向電源線は、1ライン分の画素が有する対向電極が含まれており、1ライン分全ての対向電極に同時にオンの対向電位またはオフの対向電位を与えなくてはならないので、バッファ104bは大きな電流を流すことが可能なものが用いられる。 Further, the opposing power source line, includes a counter electrode pixels of one line have, because must give opposing electric potential at the same time on the counter potential or off all of the counter electrodes one line, the buffer 104b which can feed a large current is used.

【0182】なお本実施例は、実施例1〜4と組み合わせて実施することが可能である。 [0182] Note that this embodiment can be implemented in combination with Examples 1-4.

【0183】(実施例6)本実施例では、本発明のEL [0183] In Example 6 This example, EL of the present invention
ディスプレイの画素部とその周辺に設けられる駆動回路部(ソース信号線駆動回路、ゲート信号線駆動回路、対向電源線駆動回路)のTFTを同時に作製する方法について説明する。 Pixel portion and the driver circuit portion formed in the periphery thereof of the display (the source signal line driver circuit, a gate signal line driver circuit, the opposing power source line drive circuit) method for manufacturing the TFT of the same time will be described. 但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。 However, in order to simplify the explanation, it is assumed that illustrates a CMOS circuit which is a basic unit with respect to the drive circuit.

【0184】まず、図10(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。 [0184] First, as shown in FIG. 10 (A), oxide on a substrate 5001 made of glass such as Corning # 7059 glass and # 1737 glass like barium borosilicate glass represented or aluminoborosilicate glass, silicon film, a base film 5002 made of an insulating film such as a silicon oxide film or a silicon nitride film nitride.
例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される酸化窒化シリコン膜5002aを10〜2 For example, a plasma CVD method SiH 4, NH 3, N 2 silicon oxynitride film 5002a made from O 10 to 2
00[nm](好ましくは50〜100[nm])形成し、同様にSiH 4 、N 2 Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましくは100 00 [nm] (preferably 50 to 100 [nm]) is formed, similarly SiH 4, N 2 O hydrogenated silicon oxynitride film 5002b made from 50 to 200 [nm] (preferably 100
〜150[nm])の厚さに積層形成する。 ~150 [nm]) is laminated to a thickness of. 本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。 In the present embodiment it has been shown for the base film 5002 as a two-layer structure, or may be a single layer or by stacking two or more layers structure of the insulating film.

【0185】島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。 [0185] island-like semiconductor layers 5003-5006 form a semiconductor film having an amorphous structure with a crystalline semiconductor film manufactured using a laser crystallization method or a known thermal crystallization method.
この島状半導体層5003〜5006の厚さは25〜8 The thickness of the island-like semiconductor layers 5003-5006 is 25-8
0[nm](好ましくは30〜60[nm])の厚さで形成する。 0 [nm] (preferably 30 to 60 [nm]) is formed to a thickness of. 結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。 No limitation is put on the material of the crystalline semiconductor film, but it is preferable to form the silicon or a silicon germanium (SiGe) alloy.

【0186】レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO 4レーザーを用いる。 [0186] To prepare a crystalline semiconductor film by laser crystallization, a pulse oscillation type or an excimer laser or YAG laser of a continuous emission type, a YVO 4 laser is used.
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。 In the case of using these lasers, it is preferable to use a method of irradiating a laser beam emitted from a laser oscillator is condensed by the semiconductor film into a linear shape by an optical system. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数300[Hz]とし、レーザーエネルギー密度を100〜400[mJ/cm 2 ](代表的には200〜300[mJ/cm 2 ])とする。 The crystallization conditions are those be properly selected by an operator, the case where the excimer laser is used, the pulse oscillation frequency 300 [Hz], 100 to 400 and the laser energy density [mJ / cm 2] (typically 200 to 300 and [mJ / cm 2]). また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30〜300[kHz]とし、レーザーエネルギー密度を300〜600[mJ/cm 2 ](代表的には350〜500 Further, the case where the YAG laser is used as the pulse oscillation frequency of 30 to 300 using the second harmonic [kHz], the laser energy density 300~600 [mJ / cm 2] (typically 350 to 500
[mJ/cm 2 ])とすると良い。 [mJ / cm 2]) may to be. そして幅100〜1000[μ And width 100~1000 [μ
m]、例えば400[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を、エキシマレーザーの場合80〜98%、YAGレーザーの場合50〜90 m], for example, 400 [laser light condensed into a linear shape with a [mu] m] and irradiated to the whole surface of the substrate, the overlapping ratio of the linear laser light at this time (overlap ratio), 80 when the excimer laser 98%, in the case of a YAG laser 50 to 90
%として行う。 It carried out as a%.

【0187】次いで、島状半導体層5003〜5006 [0187] Next, the island-like semiconductor layers 5003 to 5006
を覆うゲート絶縁膜5007を形成する。 Forming a gate insulating film 5007 covering the. ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、 The gate insulating film 5007 by plasma CVD or sputtering,
厚さを40〜150[nm]としてシリコンを含む絶縁膜で形成する。 Thickness formed of an insulating film containing silicon as 40 to 150 [nm]. 本実施例では、120[nm]の厚さで酸化窒化シリコン膜で形成する。 In this embodiment, it is formed of a silicon oxynitride film with a thickness of 120 [nm]. 勿論、ゲート絶縁膜5007はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film 5007 is not limited to such a silicon oxynitride film may be used other insulating films containing silicon as a single layer or a laminate structure. 例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Ort For example, when using a silicon oxide film, a plasma CVD method TEOS (Tetraethyl Ort
hosilicate)とO hosilicate) and O 2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、高周波(13.56[M And 2 were mixed, the reaction pressure 40 [Pa], a substrate temperature of 300 to 400 [° C.], a high frequency (13.56 [M
Hz])、電力密度0.5〜0.8[W/cm 2 ]で放電させて形成することができる。 Hz]), it can be formed by discharging a power density 0.5~0.8 [W / cm 2]. このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the silicon oxide film thus manufactured, it is possible to obtain good characteristics as a gate insulating film by thermal annealing of subsequently 400 to 500 [° C.].

【0188】そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。 [0188] Then, a first conductive film 5008 for forming a gate electrode on the gate insulating film 5007 and a second conductive film 5009. 本実施例では、第1の導電膜5008をTaで50〜100[nm]の厚さに形成し、 In this embodiment, forming the first conductive film 5008 with a thickness of 50 to 100 [nm] at Ta,
第2の導電膜5009をWで100〜300[nm]の厚さに形成する。 A second conductive film 5009 is formed to a thickness of 100 to 300 [nm] in W.

【0189】Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。 [0189] In Ta film is formed by sputtering, and sputtering of a Ta target is performed by using Ar. この場合、 in this case,
Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。 The addition of an appropriate amount of Xe or Kr in Ar, can be relaxed, the internal stress of the Ta film to prevent peeling of the film. また、α In addition, α
相のTa膜の抵抗率は20[μΩcm]程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート電極とするには不向きである。 Although the resistivity of the Ta film of the phases can be used for the gate electrode is about 20 [μΩcm], the resistivity of the Ta film of β-phase is not suitable for a and the gate electrode is about 180 [.mu..OMEGA.cm] . α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。 To form a Ta film of α-phase, the Ta film of tantalum nitride having a crystal structure close to α phase Ta 10 to 50 [nm] thickness of about idea to form the base of Ta in α phase it can be easily obtained.

【0190】W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。 [0190] When forming a W film is formed by sputtering with a target W. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することもできる。 It can also be formed by thermal CVD using tungsten hexafluoride (WF 6). いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20 Any in in order to be used as the gate electrode and must reduce the resistance, the resistivity of the W film 20
[μΩcm]以下にすることが望ましい。 [.Mu..OMEGA.cm] It is desirable to below. W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。 W film can be lowered in resistivity by increasing the grain but, if during W impurity elements such as oxygen is high to a high resistance, crystallization is inhibited. このことより、スパッタ法による場合、純度99.9999[%]または純度99.99 From this fact, in sputtering, a purity of 99.9999% or 99.99
[%]のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20[μΩcm]を実現することができる。 Using W targets [%], by further forming a sufficient consideration to the W film so that there is no contamination of impurities from the gas phase at the time of film formation, is possible to achieve a resistivity of 9 to 20 [.mu..OMEGA.cm] it can.

【0191】なお、本実施例では、第1の導電膜500 [0191] In the present embodiment, the first conductive film 500
8をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu 8 Ta, and the second conductive film 5009 and is W, not particularly limited, either Ta, W, Ti, Mo, Al, Cu
から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。 Element selected from or the element may be formed of an alloy material or a compound material mainly containing. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus. 本実施例以外の他の組み合わせの一例は、第1の導電膜を窒化タンタル(T An example of another combination other than this embodiment, the first conductive film by tantalum nitride (T
aN)で形成し、第2の導電膜をWとする組み合わせ、 Formed by aN), and the second conductive film is W,
第1の導電膜を窒化タンタル(TaN)で形成し、第2 The first conductive film is formed of tantalum nitride (TaN), second
の導電膜をAlとする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形成し、第2の導電膜をCuとする組み合わせで形成することが好ましい。 The combination of the conductive film and Al, the first conductive film is formed by tantalum nitride (TaN), it is preferable that the second conductive film is formed by a combination of the Cu.

【0192】次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 [0192] Next, a resist mask 5010 is formed by, and a first etching treatment for forming electrodes and wirings. 本実施例ではICP(Inductively Couple In the present embodiment ICP (Inductively Couple
d Plasma:誘導結合型プラズマ)エッチング法を用い、 d Plasma: using inductively coupled plasma) etching method,
エッチング用ガスにCF 4とCl 2を混合し、1[Pa]の圧力でコイル型の電極に500[W]のRF(13.56[MH Mixture of CF 4 and Cl 2 as etching gas, 1 500 to a coiled electrode at a pressure of [Pa] [W] of RF (13.56 [MH
z])電力を投入してプラズマを生成して行う。 z]) and power of 150 performed to generate plasma. 基板側(試料ステージ)にも100[W]のRF(13.56[MH RF of 100 [W] to the substrate side (sample stage) (13.56 [MH
z])電力を投入し、実質的に負の自己バイアス電圧を印加する。 z]) power of 20 to apply a substantially negative self-bias voltage. CF 4とCl 2を混合した場合にはW膜及びTa When a mixture of CF 4 and Cl 2 is W film and the Ta
膜とも同程度にエッチングされる。 Both films are etched to the same extent.

【0193】上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 [0193] In the above etching conditions by be suitable the shape of the mask made of a resist, edge portions of the first conductive layer and the second conductive layer due to the effect of the bias voltage applied to the substrate side and the tapered Become. テーパー部の角度は15〜45°となる。 The angle of the tapered portions is 15 to 45 °. ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is increased by a ratio of about 10 to 20 [%]. W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。 The selectivity of a silicon oxynitride film to the W film is 2 to 4 (typically 3), the overetching treatment, surface of the silicon oxynitride film is exposed is 20 to 50 [nm] to be much etched become. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1 Thus, first by the first etching process consisting of the first conductive layer and the second conductive layer
の形状の導電層5011〜5016(第1の導電層50 Shape conductive layers 5011-5016 (the first conductive layer 50
11a〜5016aと第2の導電層5011b〜501 11a~5016a a second conductive layer 5011b~501
6b)を形成する。 6b) to form. このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成される。 In this case, the gate insulating film 5007, regions which are not covered with the conductive layers 5011-5016 of the first shape made thinner by 20 to 50 [nm] extent by etching. (図10(A)) (FIG. 10 (A))

【0194】そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。 [0194] Then, adding an impurity element which imparts n-type a first doping process. (図10(B))ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。 (FIG. 10 (B)) The method of doping may be performed by ion doping or ion implantation. イオンドープ法の条件はドーズ量を1× The condition of the ion doping method is 1 × the dose
10 13 〜5×10 14 [atoms/cm 2 ]とし、加速電圧を60 10 13 ~5 × 10 14 and [atoms / cm 2], the acceleration voltage 60
〜100[keV]として行う。 Carried out as a ~100 [keV]. n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。 Elements belonging to Group 15 as an impurity element imparting n-type, typically, phosphorus (P) or arsenic (As), but using phosphorus (P) here. この場合、導電層5011〜5015がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017〜5025が形成される。 In this case, the conductive layers 5011 to 5015 become masks to the impurity element imparting n-type, self-aligning manner a first impurity region 5017 to 5025 is formed. 第1 First
の不純物領域5017〜5025には1×10 20 〜1× 1 × 10 20 ~1 × the impurity regions 5017 to 5025
10 21 [atoms/cm 3 ]の濃度範囲でn型を付与する不純物元素を添加する。 Adding 10 21 [atoms / cm 3] impurity element imparting n-type conductivity in a concentration range of.

【0195】次に、図10(C)に示すようにレジストによるマスクを除去せずに、第2のエッチング処理を行う。 [0195] Then, without removing the mask made of a resist as shown in FIG. 10 (C), a second etching process is performed. エッチングガスにCF 4とCl 2とO 2とを用い、W Using CF 4, Cl 2 and O 2 as an etching gas, W
膜を選択的にエッチングする。 Film selectively etched. この時、第2のエッチング処理により第2の形状の導電層5026〜5031 At this time, the conductive layer of the second shape by the second etching processing 5026-5031
(第1の導電層5026a〜5031aと第2の導電層5026b〜5031b)を形成する。 Forming a (first conductive layer 5026a~5031a and the second conductive layer 5026b~5031b). このとき、ゲート絶縁膜5007においては、第2の形状の導電層50 In this case, the gate insulating film 5007, the conductive layer of the second shape 50
26〜5031で覆われない領域はさらに20〜50[n Areas not covered by the 26-5031 still 20 to 50 [n
m]程度エッチングされ薄くなった領域が形成される。 m] extent etched thinned region is formed.

【0196】W膜やTa膜のCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。 [0196] etching reaction by the mixture gas of CF 4 and Cl 2 of the W film and the Ta film can be inferred from the vapor pressure of a radical or ion species and the reaction product is produced.
WとTaのフッ化物と塩化物の蒸気圧を比較すると、W When W and a fluoride Ta comparing the vapor pressure of chlorides, W
のフッ化物であるWF 6が極端に高く、その他のWC A WF 6 is extremely high is of fluoride, other WC
5 、TaF 5 、TaCl 5は同程度である。 l 5, TaF 5, TaCl 5 are comparable. 従って、C Therefore, C
4とCl 2の混合ガスではW膜及びTa膜共にエッチングされる。 In a mixed gas of F 4 and Cl 2 are etched both the W film and the Ta film. しかし、この混合ガスに適量のO 2を添加するとCF 4とO 2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。 However, CF 4 and O 2 is added a suitable amount of O 2 in the mixed gas react with each other to form CO and F, F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, Ta is increased relatively even if F increases, the etching speed is low. また、TaはWに比較して酸化されやすいので、O 2を添加することでTaの表面が酸化される。 Further, Ta is easily oxidized as compared with W, the surface of Ta is oxidized by the addition of O 2.
Taの酸化物はフッ素や塩素と反応しないためさらにT Further T for oxides of Ta is does not react with fluorine or chlorine
a膜のエッチング速度は低下する。 The etching rate of a film is reduced. 従って、W膜とTa Therefore, W film and the Ta
膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。 The etching rate of the W film becomes possible to make a difference in etching speed between the films can be made larger than that of the Ta film.

【0197】そして、図11(A)に示すように第2のドーピング処理を行う。 [0197] Then, a second doping process is performed as shown in Figure 11 (A). この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn In this case, n as a condition of the first high acceleration voltage by reducing a dose than the doping process
型を付与する不純物元素をドーピングする。 It is doped with an impurity element imparting the mold. 例えば、加速電圧を70〜120[keV]とし、1×10 13 [atoms/cm For example, the acceleration voltage of 70~120 [keV], 1 × 10 13 [atoms / cm
2 ]のドーズ量で行い、図10(B)で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。 Performed at a dose of 2], to form a new impurity regions inside the first impurity regions formed into the island-like semiconductor layers in Fig. 10 (B). ドーピングは、第2の形状の導電層5026 Doping the conductive layer of the second shape 5026
〜5030を不純物元素に対するマスクとして用い、第1の導電層5026a〜5030aの下側の領域にも不純物元素が添加されるようにドーピングする。 Used ~5030 as masks against the impurity element, an impurity element in regions under the first conductive layer 5026a~5030a is doped to be added. こうして、第3の不純物領域5032〜5036が形成される。 Thus, third impurity regions 5032 to 5036 are formed. この第3の不純物領域5032〜5036に添加されたリン(P)の濃度は、第1の導電層5026a〜5 The third concentration of added phosphorus impurity region from 5,032 to 5036 (P) of the first conductive layer 5026a~5
030aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。 It has a gentle concentration gradient in accordance with the thickness of tapered portions of 030a. なお、第1の導電層5026a〜503 Note that the first conductive layer 5026a~503
0aのテーパー部と重なる半導体層において、第1の導電層5026a〜5030aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。 In the semiconductor layers that overlap the tapered portions of 0a, slightly inward from the end portion of the tapered portion of the first conductive layer 5026A~5030a, although the impurity concentration is low, but the concentration keeps almost the same level.

【0198】図11(B)に示すように第3のエッチング処理を行う。 [0198] The third etching process is performed as shown in FIG. 11 (B). エッチングガスにCHF 6を用い、反応性イオンエッチング法(RIE法)を用いて行う。 With CHF 6 as an etching gas is performed by using reactive ion etching (RIE). 第3 Third
のエッチング処理により、第1の導電層5026a〜5 The etching process, the first conductive layer 5026a~5
031aのテーパー部を部分的にエッチングして、第1 The tapered portion of 031a is partially etched, first
の導電層が半導体層と重なる領域が縮小される。 Conductive layer is a region that overlaps with the semiconductor layer is reduced. 第3のエッチング処理によって、第3の形状の導電層5037 By the third etching process, the conductive layer of the third shape 5037
〜5042(第1の導電層5037a〜5041aと第2の導電層5037b〜5042b)を形成する。 ~5042 (first conductive layer 5037a~5041a and the second conductive layer 5037B~5042b) formed. このとき、ゲート絶縁膜5007においては、第3の形状の導電層5037〜5042で覆われない領域はさらに2 In this case, the gate insulating film 5007, regions which are not covered with the third shape conductive layers 5037 to 5,042 more 2
0〜50[nm]程度エッチングされ薄くなった領域が形成される。 0 to 50 [nm] extent etched thinned region is formed.

【0199】第3のエッチング処理によって、第1の導電層5037a〜5041aと重なる第3の不純物領域5032a〜5036aと、第1の不純物領域と第3の不純物領域との間の第2の不純物領域5032b〜50 [0199] By the third etching process, the third impurity regions 5032a~5036a overlapping with the first conductive layer 5037A~5041a, second impurity region between the first impurity regions and the third impurity regions 5032b~50
36bとを形成する。 To form and 36b.

【0200】そして、図11(C)に示すように、pチャネル型TFTを形成する島状半導体層5004〜50 [0200] Then, as shown in FIG. 11 (C), the island-like semiconductor layer forming the p-channel type TFT 5004-50
06に第1の導電型とは逆の導電型の第4の不純物領域5052〜5074を形成する。 The first conductivity type to form the fourth impurity regions 5052 to 5074 of the opposite conductivity type to 06. 第2の導電層5038 The second conductive layer 5038
b〜5041bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。 Used b~5041b as masks against the impurity element, to form a self-aligned manner impurity regions. このとき、n In this case, n
チャネル型TFTを形成する島状半導体層5003および配線部5031はレジストマスク5200で全面を被覆しておく。 Island-like semiconductor layer 5003 and the wiring portion 5031 to form a channel type TFT is left to cover the entire surface of the resist mask 5200. 不純物領域5052〜5074にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B The impurity regions 5052 to 5074 are doped with phosphorus in different concentrations, respectively, but diborane (B
26 )を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×10 20 〜2×10 21 [a 2 H 6) is formed by ion doping using, the impurity concentration in that any region 2 × 10 20 ~2 × 10 21 [a
toms/cm 3 ]となるようにする。 toms / cm 3] to become so.

【0201】以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。 [0202] impurity regions in the respective island-like semiconductor layers in the steps up is formed. 島状半導体層と重なる第3 Third that overlaps with the island-shaped semiconductor layer
の形状の導電層5037〜5041がゲート電極として機能する。 Conductive layers 5037 to 5041 of shape functions as a gate electrode. また、5042は島状のソース信号線として機能する。 Further, 5042 function as island-like source signal line.

【0202】レジストマスク5200を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。 [0203] After removing the resist mask 5200, for the purpose of controlling the conductivity type, a step of activating the impurity elements added in the respective island-like semiconductor layer. この工程はファーネスアニール炉を用いる熱アニール法で行う。 This step is carried out by thermal annealing using an annealing furnace.
その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 In addition, it is possible to apply laser annealing or rapid thermal annealing (RTA). 熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700 Oxygen concentration in the thermal annealing method is 1 [ppm] or less, preferably 0.1 [ppm] in a nitrogen atmosphere 400-700
[℃]、代表的には500〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。 [° C.], are those typically performed at 500 to 600 [° C.], heat treatment is performed for four hours at 500 [° C.] in the present embodiment.
ただし、第3の形状の導電層5037〜5042に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。 However, in the case where a wiring material used for the third shape conductive layers 5037 to 5,042 is sensitive to heat, the activation after forming an interlayer insulating film (mainly containing silicon) in order to protect the wirings and the like it is preferable to perform.

【0203】さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。 [0203] Further, in an atmosphere containing hydrogen of 3 to 100 [%], heat treatment is performed for 1 to 12 hours at 300 to 450 [° C.], a step of hydrogenating the island-like semiconductor layer. この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).

【0204】次いで、図12(A)に示すように、第1 [0204] Then, as shown in FIG. 12 (A), first
の層間絶縁膜5075を酸化窒化シリコン膜から100 100 of the interlayer insulating film 5075 of a silicon oxide nitride film
〜200[nm]の厚さで形成する。 Formed to a thickness of ~200 [nm]. その上に有機絶縁物材料から成る第2の層間絶縁膜5076を形成した後、第1の層間絶縁膜5075、第2の層間絶縁膜5076、 After forming the second interlayer insulating film 5076 made of an organic insulating material is formed thereon, the first interlayer insulating film 5075, the second interlayer insulating film 5076,
およびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線(接続配線、信号線を含む)5077 And a contact hole is formed in the gate insulating film 5007, (including connecting wires, a signal line) the wirings 5077
〜5082、5084をパターニング形成した後、接続配線5082に接する画素電極5083をパターニング形成する。 After the patterning ~5082,5084 formed by patterning the pixel electrode 5083 in contact with the connection wiring 5082.

【0205】第2の層間絶縁膜5076としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。 [0205] As the second interlayer insulating film 5076, using a film of an organic resin as a material, as the organic resin polyimide, polyamide, it can be used acrylic, BCB (benzocyclobutene) or the like. 特に、第2の層間絶縁膜5076は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。 In particular, since the second interlayer insulating film 5076 has a strong sense of leveling, acryl is preferable which is excellent in flatness. 本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。 Forming an acrylic film with a film thickness sufficient to level a step difference formed by the TFT in the present embodiment. 好ましくは1〜5[μm](さらに好ましくは2〜4[μm])とすれば良い。 Preferably it may be a 1 to 5 [[mu] m] (more preferably 2~4 [μm]).

【0206】コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、n型の不純物領域5017、5018またはp型の不純物領域5052 [0206] The contact holes are formed, using dry etching or wet etching, n-type impurity regions 5017,5018 or p-type impurity regions 5052
〜5074に達するコンタクトホール、配線5031に達するコンタクトホール、電源供給線に達するコンタクトホール(図示せず)、およびゲート電極に達するコンタクトホール(図示せず)をそれぞれ形成する。 A contact hole reaching the ~5074, a contact hole reaching the wiring 5031, (not shown) contact holes reaching the power supply line, and (not shown) a contact hole reaching the gate electrode is formed.

【0207】また、配線(接続配線、信号線を含む)5 [0207] Further, the wiring (connection wiring includes a signal line) 5
077〜5082、5084として、Ti膜を100[n As 077~5082,5084, the Ti film 100 [n
m]、Tiを含むアルミニウム膜を300[nm]、Ti膜1 m], 300, an aluminum film containing Ti [nm], Ti film 1
50[nm]をスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。 50 [nm] to a laminate film of three-layer structure in which continuously formed by a sputtering method using those patterned into a desired shape. 勿論、 Of course,
他の導電膜を用いても良い。 It may use other conductive films.

【0208】また、本実施例では、画素電極5083としてITO膜を110[nm]の厚さに形成し、パターニングを行った。 [0208] In this embodiment, an ITO film is formed to a thickness of 110 [nm] as the pixel electrode 5083 was patterned. 画素電極5083を接続配線5082と接して重なるように配置することでコンタクトを取っている。 Taking a contact by arranging so as to overlap in contact with the pixel electrode 5083 and the connection wiring 5082. また、酸化インジウムに2〜20[%]の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。 It is also possible to use a transparent conductive film obtained by mixing zinc oxide of 2 to 20% indium oxide (ZnO). この画素電極5083がEL素子の陽極となる。 The pixel electrode 5083 becomes an anode of the EL element. (図12 (Fig. 12
(A)) (A))

【0209】次に、図12(B)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500[nm]の厚さに形成し、画素電極5083に対応する位置に開口部を形成して、バンクとして機能する第3の層間絶縁膜5085を形成する。 [0209] Next, as shown in FIG. 12 (B), an insulating film containing silicon with a (silicon oxide film in this embodiment) is formed with a thickness of 500 [nm], a position corresponding to the pixel electrode 5083 openings are formed, a third interlayer insulating film 5085 functioning as a bank. 開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。 When forming the opening, it can be a side wall of the easily tapered by using the wet etching method. 開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまう。 Degradation of the sidewall of the opening is not sufficiently gentle EL layer by a step becomes a conspicuous problem.

【0210】次に、EL層5086および陰極(MgA [0210] Next, EL layer 5086 and a cathode (MgA
g電極)5087を、真空蒸着法を用いて大気解放しないで連続形成する。 The g electrode) 5087 are continuously formed without exposure to the atmosphere using vacuum evaporation. なお、EL層5086の膜厚は80 The thickness of the EL layer 5086 is 80
〜200[nm](典型的には100〜120[nm])、陰極5087の厚さは180〜300[nm](典型的には20 ~200 [nm] (typically 100~120 [nm]), the thickness of the cathode 5087 is 180 to 300 [nm] (typically 20
0〜250[nm])とすれば良い。 0~250 [nm]) and should be.

【0211】この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、EL層および陰極を形成する。 [0211] In this step, a pixel corresponding to red, sequentially for the pixels corresponding to the pixel and blue corresponding to the green, to form the EL layer and the cathode. 但し、EL層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。 However, EL layer must be formed separately each color without using the photolithography technique for poor resistance to solution. そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層および陰極を形成するのが好ましい。 Therefore concealed except the desired pixels using a metal mask, it is preferable to selectively form the EL layer and the cathode only necessary portions.

【0212】即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層を選択的に形成する。 [0212] That is, a mask for covering all portions except for the pixel initially corresponding to the red, selectively forming the EL layer emitting red light using the mask. 次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層を選択的に形成する。 Next, a mask for covering all portions except for the pixel corresponding to green, selectively forming the EL layer of the green emission using the mask. 次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層を選択的に形成する。 Then, similarly a mask for covering all portions except for the pixel corresponding to blue, selectively forming the EL layer of blue luminescence using the mask. なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。 Although here it is described as the use of all different masks, not the same mask may also be reused.

【0213】ここではRGBに対応した3種類のEL素子を形成する方式を用いたが、白色発光のEL素子とカラーフィルタを組み合わせた方式、青色または青緑発光のEL素子と蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極)に透明電極を利用してRGBに対応したEL素子を重ねる方式などを用いても良い。 [0213] is used here a method of forming three types of EL elements corresponding to RGB, a method of combining an EL element and a color filter of the white light emission, blue or blue-green light emitting EL elements and a fluorescent substance (fluorescent the color conversion layer: CCM) method combining the may be used such as a method in overlapping EL elements corresponding to RGB by using a transparent electrode as a cathode (counter electrode).

【0214】なお、EL層5086としては公知の材料を用いることが出来る。 [0214] Incidentally, it is possible to use known materials as the EL layer 5086. 公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。 Known materials, it is preferable to use a consideration of organic material the driving voltage. 例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる4層構造をEL層とすれば良い。 For example, a hole injection layer, a hole transport layer, a four-layer structure consisting of a light-emitting layer and an electron injection layer may be used as the EL layer.

【0215】次に、同じゲート信号線にゲート電極が接続されたスイッチング用TFTを有する画素(同じラインの画素)上に、メタルマスクを用いて陰極5087を形成する。 [0215] Next, on the pixel (pixel of the same line) having a switching TFT having a gate electrode connected to the same gate signal line, forming the cathode 5087 using a metal mask. なお本実施例では陰極5087としてMgA Note MgA as the cathode 5087 in this embodiment
gを用いたが、本発明はこれに限定されない。 With g, but the present invention is not limited thereto. 陰極50 Cathode 50
87として他の公知の材料を用いても良い。 It may use other known materials as 87.

【0216】最後に、窒化珪素膜でなるパッシベーション膜5089を300[nm]の厚さに形成する。 [0216] Finally, a passivation film 5089 made of a silicon nitride film to a thickness of 300 [nm]. パッシベーション膜5089を形成しておくことで、EL層50 By forming the passivation film 5089, EL layer 50
86を水分等から保護することができ、EL素子の信頼性をさらに高めることが出来る。 86 can be protected from moisture or the like, it is possible to further enhance the reliability of the EL element.

【0217】こうして図12(B)に示すような構造のELディスプレイが完成する。 [0217] Thus an EL display having a structure as shown in FIG. 12 (B) is completed. なお、本実施例におけるELディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるTa、Wによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるAlによってゲート信号線を形成しているが、異なる材料を用いても良い。 In the EL display of the creation process in the present embodiment, the relationship between the structure and process of the circuit, Ta is a material forming the gate electrode, forming a source signal line by W, a source, a drain electrode formed by a to which the wiring material Al but forms a gate signal line, may use different materials.

【0218】ところで、本実施例のELディスプレイは、画素部だけでなく駆動回路部にも最適な構造のTF [0218] Incidentally, EL display of the present embodiment, TF optimal structures in a driving circuit unit not only the pixel portion
Tを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。 By placing the T, a very high reliability and improved operating characteristics. また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。 Also by adding a metal catalyst such as Ni in the crystallization process, it is possible to enhance the crystallinity.
それによって、ソース信号線駆動回路の駆動周波数を1 Thereby the driving frequency of the source signal line driver circuit 1
0[MHz]以上にすることが可能である。 It is possible to 0 [MHz] or more.

【0219】まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、 [0219] First, a TFT having a structure to decrease hot carrier injection so as not to drop as much as possible operating speed,
駆動回路部を形成するCMOS回路のnチャネル型TF n-channel type TF of a CMOS circuit forming the driver circuit portion
Tとして用いる。 Used as T. なお、ここでいう駆動回路としては、 Incidentally, as a driving circuit referred to here,
シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。 A shift register, a buffer, a level shifter, a latch in line sequential driving, etc. transmission gate in dot sequential driving.

【0220】本実施例の場合、nチャネル型TFTの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるLDD領域(Lov領域)、ゲート絶縁膜を間に挟んでゲート電極と重ならないLDD領域(Loff領域)およびチャネル形成領域を含む。 [0220] In this embodiment, the active layer of the n-channel type TFT is sandwiched source region, a drain region, LDD region overlapping with the gate electrode through the gate insulating film (Lov region), the gate insulating film between in including an LDD region (Loff region), and a channel forming region not overlapping the gate electrode.

【0221】また、CMOS回路のpチャネル型TFT [0221] In addition, the CMOS circuit p-channel type TFT
は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。 Since deterioration due to hot carrier injection is not much need to worry about, may not be particularly provided with an LDD region. 勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。 Of course, an LDD region similar to the n-channel type TFT, and it is also possible to take action against hot carriers.

【0222】その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。 [0222] Other, in the driver circuit, a CMOS circuit as current flows in both directions in the channel forming region, i.e., if the CMOS circuit is used as interchange roles of the source region and the drain region, n which form the CMOS circuit channel type TFT, it is preferable to form the LDD region in a manner sandwiching the channel forming region on both sides of the channel formation region. このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。 As such an example, such as a transmission gate used in the dot sequential driving can be given. また駆動回路において、オフ電流を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、Lov領域を有していることが好ましい。 Also in the driving circuit, when the CMOS circuit that must be kept off current much as possible is used, n-channel type TFT forming the CMOS circuit preferably has a Lov region. このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。 As such an example, again, such as the transmission gate used in the dot sequential driving can be given.

【0223】なお、実際には図12(B)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。 [0223] Incidentally, when actually completed up to the state of FIG. 12 (B), the in order not to be exposed to air, high air-tightness, less protective film (laminate film, ultraviolet curable resin film) degassing and magnetic it is preferable to be packaged (sealed) with a light-sealing material. その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとEL素子の信頼性が向上する。 At that time, the inside of the sealing material or an inert atmosphere, the reliability of the EL element or when you place a hygroscopic material (e.g., barium oxide) therein improved.

【0224】また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。 [0224] Further, after the airtight properties have been increased by processing such as packaging, a connector for connecting terminals led from elements or circuits formed on the substrate and external signal terminals (flexible printed circuit: FPC) the attachment so that it is completed as a product. このような出荷出来る状態にまでした状態を本明細書中ではELディスプレイという。 Such a state in which up to a ship can state herein referred to as an EL display.

【0225】また、本実施例で示す工程に従えば、EL [0225] Further, in accordance with the processes shown in this embodiment, EL
ディスプレイの作製に必要なフォトマスクの数を抑えることができる。 It is possible to suppress the number of photo masks required for manufacture of the display. その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。 As a result, to shorten the process, it can contribute to the improvement of the reduction and the yield of the manufacturing cost.

【0226】なお本実施例は、実施例1〜5と組み合わせて実施することが可能である。 [0226] Note that this embodiment can be implemented in combination with Examples 1-5.

【0227】(実施例7)本実施例では、本発明のEL [0227] In Example 7 This example, EL of the present invention
ディスプレイの断面構造の概略について、図12とは別の例を図13を用いて説明する。 Schematic cross-sectional structure of the display, will be described with reference to FIG. 13 Another example is that of FIG. 12. 図12では、スイッチング用TFT、EL駆動用TFTがトップゲート型のT In Figure 12, a switching TFT, EL driver TFT is a top gate type T
FTである例について示したが、本実施例ではTFTにボトムゲート型の薄膜トランジスタを用いた例について説明する。 It has been shown an example is FT, in the present embodiment describes an example of using a bottom-gate thin film transistor for the TFT.

【0228】図13において、811は基板、812は下地となる絶縁膜(以下、下地膜という)である。 [0228] In FIG. 13, 811 denotes a substrate, 812 is an insulating film which becomes a base (hereafter referred to as a base film). 基板811としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。 The substrate 811 can be used light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate. 但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。 However, it must be resistant to the maximum processing temperature in the manufacturing process.

【0229】また、下地膜812は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。 [0229] Further, although the base film 812 is particularly effective when using a substrate having a substrate and a conductive containing mobile ions, it may be not be provided on a quartz substrate. 下地膜812 The base film 812
としては、珪素(シリコン)を含む絶縁膜を用いれば良い。 As may be used an insulating film containing silicon. なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜(SiOxNy:x、yは任意の整数、で示される)など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。 In the present specification, the "insulating film containing silicon" refers specifically to the silicon oxide film, a silicon nitride film or a silicon oxynitride film (SiOxNy: x, y are arbitrary integers, in illustrated is) a silicon etc. It refers to an insulating film impregnated with oxygen or nitrogen at a predetermined ratio for.

【0230】8201はスイッチング用TFT、820 [0230] 8201 denotes a switching TFT, 820
2はEL駆動用TFTであり、それぞれnチャネル型T 2 is a EL driving TFT, n-channel type respectively T
FT、pチャネル型TFTで形成されている。 FT, and it is formed of a p-channel TFT. ELの発光方向が基板の下面(TFT及びEL層が設けられていない面)の場合、上記構成であることが好ましい。 When the emission direction of the EL is of the lower surface of the substrate (surface on which TFT and the EL layer is not provided), it is preferable that the above-described configuration. しかし本発明はこの構成に限定されない。 However, the present invention is not limited to this structure. スイッチング用T Switching T
FTとEL駆動用TFTは、nチャネル型TFTでもp FT and the EL driving TFT, even n-channel type TFT p
チャネル型TFTでも、どちらでも構わない。 Even channel type TFT, does not matter either.

【0231】スイッチング用TFT8201は、ソース領域813、ドレイン領域814、LDD領域815a [0231] switching TFT8201 is, the source region 813, drain region 814, LDD region 815a
〜815d、分離領域816及びチャネル形成領域81 ~815D, isolation regions 816 and a channel forming region 81
7a、817bを含む活性層と、ゲート絶縁膜818と、 7a, an active layer comprising 817b, a gate insulating film 818,
ゲート電極819a、819bと、第1層間絶縁膜820 Gate electrodes 819a, and 819b, the first interlayer insulating film 820
と、ソース信号線821と、ドレイン配線822とを有している。 When, and a source signal line 821, and a drain wiring 822. なお、ゲート絶縁膜818又は第1層間絶縁膜820は基板上の全TFTに共通であっても良いし、 Note that the gate insulating film 818 or the first interlayer insulating film 820 may be common to all TFT substrate,
回路又は素子に応じて異ならせても良い。 It may be different depending on the circuits or elements.

【0232】また、図13に示すスイッチング用TFT [0232] Further, TFT for switching illustrated in FIG. 13
8201はゲート電極817a、817bが電気的に接続されており、いわゆるダブルゲート構造となっている。 8201 gate electrodes 817a, 817b are electrically connected, a so-called double gate structure.
勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造(直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造) Of course, not only the double gate structure, a so-called multi-gate structure such as triple gate structure (structure including an active layer having two or more channel forming regions connected in series)
であっても良い。 It may be.

【0233】マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFTのオフ電流を十分に低くすれば、それだけEL駆動用TFT820 [0233] multi-gate structure is extremely effective in reducing the off current, if sufficiently low off current of the switching TFT, and it only EL driving TFT820
2のゲート電極に接続されたコンデンサが必要とする最低限の容量を抑えることができる。 A capacitor connected to the second gate electrode can be suppressed minimum capacity required. 即ち、コンデンサの面積を小さくすることができるので、マルチゲート構造とすることはEL素子の有効発光面積を広げる上でも有効である。 That is, it is possible to reduce the area of ​​the capacitor, be a multi-gate structure is also effective to widen the effective light emitting area of ​​the EL element.

【0234】さらに、スイッチング用TFT8201においては、LDD領域815a〜815dは、ゲート絶縁膜818を介してゲート電極819a、819bと重ならないように設ける。 [0234] Further, in the switching TFT TFT8201, LDD regions 815a~815d, a gate electrode 819a through the gate insulating film 818 is provided so as not to overlap with 819b. このような構造はオフ電流を低減する上で非常に効果的である。 Such structure is extremely effective in reducing the off current. また、LDD領域815a In addition, LDD region 815a
〜815dの長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。 The length of ~815D (width) 0.5~3.5Myuemu, typically may be a 2.0 to 2.5 [mu] m.

【0235】なお、チャネル形成領域とLDD領域との間にオフセット領域(チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が加えられない領域)を設けることはオフ電流を下げる上でさらに好ましい。 [0235] Incidentally, (now in the semiconductor layer having the same composition as the channel forming region, a gate voltage is not applied area) offset region between the channel formation region and the LDD region that is more preferable for reducing the off current provided . また、 Also,
二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域816 If a multi-gate structure having two or more gate electrodes, separated provided between the channel formation region region 816
(ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域)がオフ電流の低減に効果的である。 (Area same impurity element at the same concentration as the source region or the drain region is added) is effective in reducing the off current.

【0236】次に、EL駆動用TFT8202は、ソース領域826、ドレイン領域827及びチャネル形成領域829を含む活性層と、ゲート絶縁膜818と、ゲート電極830と、第1層間絶縁膜820と、ソース信号線831並びにドレイン配線832を有して形成される。 [0236] Next, EL driving TFT8202 comprises an active layer containing a source region 826, drain region 827 and a channel forming region 829, a gate insulating film 818, a gate electrode 830, a first interlayer insulating film 820, source It is formed with a signal line 831 and the drain wiring 832. 本実施例においてEL駆動用TFT8202はpチャネル型TFTである。 EL driving TFT8202 in this embodiment is a p-channel TFT.

【0237】また、スイッチング用TFT8201のドレイン領域814はEL駆動用TFT8202のゲート電極830に接続されている。 [0237] Further, the drain region 814 of the switching TFT TFT8201 is connected to the gate electrode 830 of the EL driving TFT8202. 図示してはいないが、具体的にはEL駆動用TFT8202のゲート電極830 Although not shown, the gate electrode 830 of the specifically EL driving TFT8202
はスイッチング用TFT8201のドレイン領域814 Drain region 814 of the switching for the TFT8201 is
とドレイン配線(接続配線とも言える)822を介して電気的に接続されている。 Are electrically connected (it can be said that the connection wiring) 822 through the drain wiring. また、EL駆動用TFT82 In addition, EL driving TFT82
02のソース信号線831は電源供給線(図示せず)に接続される。 The source signal line 831 of 02 is connected to a power supply line (not shown).

【0238】EL駆動用TFT8202はEL素子82 [0238] EL driving TFT8202 the EL element 82
06に供給される電流量を制御するための素子であり、 06 is an element for controlling the amount of current supplied,
比較的多くの電流が流れる。 A relatively large amount of current flows. そのため、EL駆動用TF Therefore, EL drive for TF
T8202のチャネル幅(W)は、スイッチング用TF T8202 of the channel width (W) is, TF switching
T8201のチャネル幅よりも長くなるように設計することが好ましい。 It is preferably designed to be longer than the channel width of the T8201. また、EL駆動用TFT8202に過剰な電流が流れないように、チャネル長(L)は長めに設計することが好ましい。 Moreover, so as not excessive current flows through the EL driving TFT8202, the channel length (L) is preferably designed longer. 望ましくはそれぞれ0.5〜 Preferably 0.5 to each
2μA(好ましくは1〜1.5μA)となるようにする。 2 .mu.A (preferably 1~1.5Myuei) made to be.

【0239】またさらに、EL駆動用TFT8202の活性層(特にチャネル形成領域)の膜厚を厚くする(好ましくは50〜100nm、さらに好ましくは60〜8 [0239] Furthermore, increasing the thickness of the active layer of the EL driving TFT8202 (especially the channel forming region) (preferably 50 to 100 nm, more preferably 60-8
0nm)ことによって、TFTの劣化を抑えてもよい。 0 nm) by, it may be suppressing deterioration of the TFT.
逆に、スイッチング用TFT8201の場合はオフ電流を小さくするという観点から見れば、活性層(特にチャネル形成領域)の膜厚を薄くする(好ましくは20〜5 Conversely, looking from the viewpoint of the case of switching TFT8201 to reduce the off current, reducing the thickness of the active layer (especially the channel forming region) (preferably 20 to 5
0nm、さらに好ましくは25〜40nm)ことも有効である。 0 nm, more preferably 25 to 40 nm) is also effective.

【0240】以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。 [0240] The above has been described the structure of the TFT provided in the pixel, at the same time driving circuit at this time is also formed. 図13には駆動回路を形成する基本単位となるCM Figure 13 is a basic unit for forming the driver circuit to the CM
OS回路が図示されている。 OS circuit is shown.

【0241】図13においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT82 [0241] n-channel CMOS circuit TFT having a structure in which hot carrier injection is reduced while so do not minimize drop the operation speed in FIG. 13 TFT 82
04として用いる。 Used as a 04. なお、ここでいう駆動回路としては、ソース信号線駆動回路、ゲート信号線駆動回路、対向電源線駆動回路を指す。 Note that the driver circuit referred to here indicates the source signal line driver circuit, a gate signal line driving circuit, the opposing power source line drive circuit. 勿論、他の論理回路(レベルシフタ、A/Dコンバータ、信号分割回路等)を形成することも可能である。 Of course, it is also possible to form other logic circuits (level shifter, A / D converter, signal division circuit, etc.).

【0242】CMOS回路のnチャネル型TFT820 [0242] n-channel CMOS circuit TFT820
4の活性層は、ソース領域835、ドレイン領域83 4 of the active layer includes a source region 835, drain region 83
6、LDD領域837及びチャネル形成領域838を含み、LDD領域837はゲート絶縁膜818を介してゲート電極839と重なっている。 6, includes an LDD region 837 and a channel forming region 838, LDD region 837 overlaps the gate electrode 839 through the gate insulating film 818.

【0243】ドレイン領域836側のみにLDD領域8 [0243] LDD region 8 only to the drain region 836 side
37を形成しているのは、動作速度を落とさないための配慮である。 37 of forming a is a consideration for not to drop the operation speed. また、このnチャネル型TFT8204はオフ電流をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。 In addition, the n-channel type TFT8204 does not need to worry too much about the off-state current, it is better to focus on the operating speed than that. 従って、オフセットはなくした方がよい。 Therefore, it is better to offset was not.

【0244】また、CMOS回路のpチャネル型TFT [0244] In addition, the CMOS circuit p-channel type TFT
8205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。 8205, since deterioration due to hot carrier injection is not much need to worry about, may not be particularly provided with an LDD region. 従って活性層はソース領域840、ドレイン領域841及びチャネル形成領域842を含み、その上にはゲート絶縁膜818とゲート電極843が設けられる。 Thus the active layer includes a source region 840, drain region 841 and a channel forming region 842, a gate insulating film 818 and the gate electrode 843 is provided thereon. 勿論、n Of course, n
チャネル型TFT8204と同様にLDD領域を設け、 Like the channel TFT8204 provided with an LDD region,
ホットキャリア対策を講じることも可能である。 It is also possible to take action against hot carriers.

【0245】なお861〜865はチャネル形成領域8 [0245] The 861-865 is a channel forming region 8
42、838、817a、817b、829を形成するためのマスクである。 42,838,817A, a mask for forming a 817b, 829.

【0246】また、nチャネル型TFT8204及びp [0246] In addition, n-channel type TFT8204 and p
チャネル型TFT8205はそれぞれソース領域上に第1層間絶縁膜820を間に介して、ソース信号線84 Each channel TFT8205 source region through between the first interlayer insulating film 820, the source signal line 84
4、845を有している。 It has 4,845. また、ドレイン配線846によってnチャネル型TFT8204とpチャネル型TF Further, n-channel type by the drain wiring 846 8204 and p-channel type TF
T8205のドレイン領域は互いに電気的に接続される。 Drain region of T8205 are electrically connected to each other.

【0247】次に、847は第1パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは200〜5 [0247] Then, 847 denotes a first passivation film, and the film thickness 10 nm to 1 m (preferably 200 to 5
00nm)とすれば良い。 00nm) and it should be. 材料としては、珪素を含む絶縁膜(特に窒化酸化珪素膜又は窒化珪素膜が好ましい) As the material, an insulating film containing silicon (especially a silicon nitride oxide film or a silicon nitride film is preferable)
を用いることができる。 It can be used. このパッシベーション膜847 The passivation film 847
は形成されたTFTをアルカリ金属や水分から保護する役割金属を有する。 Plays a role metal to protect the formed TFT from alkali metals and moisture. 最終的にTFT(特にEL駆動用T T for final TFT (in particular EL drive
FT)の上方に設けられるEL層851にはナトリウム等のアルカリ金属が含まれている。 The EL layer 851 provided above the FT) contains an alkali metal such as sodium. 即ち、第1パッシベーション膜847はこれらのアルカリ金属(可動イオン)をTFT側に侵入させない保護層としても働く。 In other words, the first passivation film 847 also serves these alkaline metals (mobile ions) as a protective layer that does not penetrate into the TFT side.

【0248】また、848は第2層間絶縁膜であり、T [0248] In addition, 848 is a second interlayer insulating film, T
FTによってできる段差の平坦化を行う平坦化膜としての機能を有する。 Functions as a planarization film is flattened of a step can be by FT. 第2層間絶縁膜848としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を用いると良い。 As the second interlayer insulating film 848 may organic resin film is preferable, polyimide, polyamide, acrylic and BCB (benzocyclobutene) or the like.
これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。 These organic resin film is easy to form a good flat surface, has the advantage of low dielectric constant. EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層間絶縁膜848で殆ど吸収してしまうことが望ましい。 Since the EL layer is very sensitive to irregularities, it is desirable step due to the TFT becomes almost absorbed by the second interlayer insulating film 848. また、ゲート信号線やソース信号線とEL素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。 Further, in reducing the parasitic capacitance formed between the cathode of the gate signal lines and source signal lines and the EL element, it is desirable to thicken provided a low dielectric constant material. 従って、膜厚は0. Therefore, the thickness 0.
5〜5μm(好ましくは1.5〜2.5μm)が好ましい。 5~5Myuemu (preferably 1.5 to 2.5 [mu] m) are preferred.

【0249】また、849は透明導電膜でなる画素電極(EL素子の陽極)であり、第2層間絶縁膜848及び第1パッシベーション膜847にコンタクトホール(開孔)を開けた後、形成された開孔部においてEL駆動用TFT8202のドレイン配線832に接続されるように形成される。 [0249] Further, 849 denotes a pixel electrode made of a transparent conductive film (anode of the EL element), after a contact hole (opening) in the second interlayer insulating film 848 and the first passivation film 847, formed It is formed so as to be connected to the drain wiring 832 of the EL driving TFT8202 the opening. なお、図13のように画素電極849とドレイン領域827とが直接接続されないようにしておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。 Incidentally, it is possible to prevent that the pixel electrode 849 and the drain region 827 as shown in FIG. 13 idea as not directly connected, an alkali metal of the EL layer from entering the active layer via the pixel electrode.

【0250】画素電極849の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第3層間絶縁膜85 [0250] The silicon oxide film on the pixel electrode 849, the third interlayer insulating film made of a silicon nitride oxide film or an organic resin film 85
0が0.3〜1μmの厚さに設けられる。 0 is provided to a thickness of 0.3~1Myuemu. この第3層間絶縁膜850はバンクとして機能する。 The third interlayer insulating film 850 functions as a bank. 画素電極849 Pixel electrode 849
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。 Opening is formed by etching on the edge of the opening is etched to have a tapered shape. テーパーの角度は10〜60°(好ましくは30〜50°) Angle of taper 10 to 60 ° (preferably 30 to 50 °)
とすると良い。 It may be set to be. 特に第3層間絶縁膜850を、画素電極849とEL駆動用TFT8202のドレイン配線83 Especially the third interlayer insulating film 850, drain wiring of the pixel electrode 849 and the EL driving TFT8202 83
2とが接続されている部分の上に設けることで、コンタクトホールの部分において生じる画素電極849の段差によるEL層851の発光不良を防ぐことができる。 By providing on the portion 2 and is connected, it is possible to prevent poor light emission of the EL layer 851 due to the step of the pixel electrode 849 that occurs in the portion of the contact hole.

【0251】第3層間絶縁膜850の上にはEL層85 [0251] EL layer 85 is on the third interlayer insulating film 850
1が設けられる。 1 is provided. EL層851は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。 Although EL layer 851 is used as a single layer or a multilayer structure, the luminous efficiency is better to use a laminated structure. 一般的には画素電極上に正孔注入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造でも良い。 Although typically formed in this order of the hole injection layer / hole transport layer / light emitting layer / electron transporting layer on the pixel electrode, a hole transport layer / light emitting layer / electron transporting layer, or a hole injection layer / positive structure may be such as hole transporting layer / light emitting layer / electron transport layer / electron injection layer. 本発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色素等をドーピングしても良い。 May be used any known structure in the present invention may be doped with a fluorescent pigment or the like to the EL layer.

【0252】図13の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例である。 [0252] The structure of FIG. 13 is an example of using the method of forming three types of EL elements corresponding to RGB. なお、図13には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。 Although only one pixel is not shown in FIG. 13, pixels of the same structure is red, are formed so as to correspond to each color of green or blue, thereby color display can be performed. 本発明は発光方式に関わらず実施することが可能である。 The invention can be implemented regardless of the light emitting system.

【0253】EL層851の上には対向電極としてのE [0253] E as the counter electrode on the EL layer 851
L素子の陰極852が設けられる。 Cathode 852 of the L elements are provided. 陰極852としては、仕事関数の小さいマグネシウム(Mg)、リチウム(Li)若しくはカルシウム(Ca)を含む材料を用いる。 The cathode 852, magnesium work function smaller (Mg), a material containing lithium (Li) or calcium (Ca). 好ましくはMgAg(MgとAgをMg:Ag=1 Preferably the MgAg (Mg and Ag Mg: Ag = 1
0:1で混合した材料)でなる電極を用いれば良い。 0: may be used an electrode made of 1 mixed material). 他にもMgAgAl電極、LiAl電極、また、LiFA Other MgAgAl electrode also, LiAl electrode, also, LIFA
l電極が挙げられる。 l electrodes and the like.

【0254】陰極852はEL層851を形成した後、 [0254] After the cathode 852 is the formation of the EL layer 851,
大気解放しないで連続的に形成することが望ましい。 It is desirable to continuously form not exposure to the atmosphere. 陰極852とEL層851との界面状態はEL素子の発光効率に大きく影響するからである。 Interface state between the cathode 852 and the EL layer 851 is because a large influence on the luminous efficiency of the EL element. なお、本明細書中では、画素電極(陽極)、EL層及び陰極で形成される発光素子をEL素子8206と呼ぶ。 In the present specification, the pixel electrode (anode), a light-emitting element formed in the EL layer and the cathode is called an EL element 8206.

【0255】EL層851と陰極852とでなる積層体は、各画素で個別に形成する必要があるが、EL層85 [0255] laminate consisting of the EL layer 851 and the cathode 852 must be formed separately for each pixel but, EL layer 85
1は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。 1 because very weak to moisture, it is not possible to use conventional photolithographic techniques. 従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、 Thus, using a physical mask material such as a metal mask, a vacuum deposition method, a sputtering method,
プラズマCVD法等の気相法で選択的に形成することが好ましい。 It is preferable to selectively formed by a vapor phase method such as plasma CVD method.

【0256】なお、EL層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。 [0256] As a method of selectively forming the EL layer, an ink-jet method, since it is also possible to use a screen printing method or a spin coating method or the like, they can not continuously formed in the cathode at present, the above If the method is said to be preferred.

【0257】また、854は第2パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは200〜5 [0257] Further, 854 denotes a second passivation film, the film thickness is 10 nm to 1 m (preferably 200 to 5
00nm)とすれば良い。 00nm) and it should be. 第2パッシベーション膜85 The second passivation film 85
4を設ける目的は、EL層851を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。 The purpose of providing a 4 is to protect the EL layer 851 from moisture is mainly, it is also effective to have a heat radiating effect. 但し、上述のようにEL層は熱に弱いので、なるべく低温(好ましくは室温から120℃までの温度範囲) However, since the EL layer as described above sensitive to heat, as much as possible low temperature (preferably at a temperature range up to 120 ° C. from room temperature)
で成膜するのが望ましい。 In it is desirable that the film formation. 従って、プラズマCVD法、 Thus, plasma CVD method,
スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法(スピンコーティング法)が望ましい成膜方法と言える。 Sputtering, vacuum deposition, ion plating or solution coating (spin coating method) is considered desirable film forming method.

【0258】なお、図13に図示されたTFTは全て、 [0258] Note that all the TFT illustrated in FIG. 13,
本発明で用いるポリシリコン膜を活性層として有していても良いことは言うまでもない。 It goes without saying that may have a polysilicon film as an active layer for use in the present invention.

【0259】本発明は、図13のELディスプレイの構造に限定されるものではなく、図13の構造は本発明を実施する上での好ましい形態の一つに過ぎない。 [0259] The present invention is not limited to the structure of the EL display of FIG. 13, the structure of FIG. 13 is merely one preferred form of implementing the present invention.

【0260】なお本実施例は、実施例1〜5と組み合わせて実施することが可能である。 [0260] Note that this embodiment can be implemented in combination with Examples 1-5.

【0261】(実施例8)本実施例では、EL素子が形成された基板を、EL素子が大気に触れないように封止して、本発明のELディスプレイを作製する工程について説明する。 [0261] (Embodiment 8) In this embodiment, the substrate on which the EL element is formed is sealed so that the EL element is not exposed to the atmosphere, steps of manufacturing the EL display of the present invention. なお、図14(A)は本発明のELディスプレイの上面図であり、図14(B)はその断面図である。 Incidentally, FIG. 14 (A) is a top view of the EL display of the present invention, FIG. 14 (B) is a sectional view thereof.

【0262】図14(A)、(B)において、4001 [0262] FIG. 14 (A), the in (B), 4001
は基板、4002は画素部、4003はソース信号線駆動回路、4004aはゲート信号線駆動回路、4004 The substrate, 4002 denotes a pixel portion, a source signal line driver circuit 4003, 4004a denotes a gate signal line driver circuit, 4004
bは対向電源線駆動回路であり、それぞれの駆動回路は配線4005を経てFPC(フレキシブルプリントサーキット)4006に至り、外部機器へと接続される。 b is an opposing power source line drive circuit, each of the driving circuits lead to FPC (flexible printed circuit) 4006 through wiring 4005 is connected to external equipment.

【0263】このとき、画素部4002、ソース信号線駆動回路4003、ゲート信号線駆動回路4004a及び対向電源線駆動回路4004bを囲むようにして第1 [0263] In this case, the first so as to surround a pixel portion 4002, the source signal line driver circuit 4003, a gate signal line driver circuits 4004a and the opposing power source line driver circuit 4004b
シール材4101、カバー材4102、充填材4103 Sealing material 4101, the cover material 4102, a filler 4103
及び第2シール材4104が設けられている。 And the second sealing material 4104 is provided.

【0264】図14(B)は図14(A)をA−A'で切断した断面図に相当し、基板4001の上にソース信号線駆動回路4003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示している。)4201及び画素部4002に含まれるE [0264] FIG. 14 (B) corresponds to the cut cross-sectional view in FIG. 14 (A) to A-A ', the driving TFT included in the source signal line driver circuit 4003 over the substrate 4001 (where, n is here illustrates a channel type TFT and p-channel type TFT.) 4201 and E included in the pixel portion 4002
L駆動用TFT(EL素子を流れる電流を制御するTF L driving TFT (TF for controlling a current flowing through the EL element
T)4202が形成されている。 T) 4202 is formed.

【0265】本実施例では、駆動TFT4201には公知の方法で作製されたpチャネル型TFTまたはnチャネル型TFTが用いられ、EL駆動用TFT4202には公知の方法で作製されたpチャネル型TFTが用いられる。 [0265] In this embodiment, the driving TFT 4201 p-channel type TFT or n-channel TFT manufactured by a known method is used as the, the EL driving TFT4202 p-channel TFT manufactured by a known method used. また、画素部4002にはEL駆動用TFT42 Further, for EL driving the pixel portion 4002 TFT 42
02のゲート電極に接続されたコンデンサ(図示せず) 02 a capacitor connected to the gate electrode (not shown)
が設けられる。 It is provided.

【0266】駆動TFT4201及びEL駆動用TFT [0266] driving TFT4201 and the EL driving TFT
4202の上には樹脂材料でなる層間絶縁膜(平坦化膜)4301が形成され、その上にEL駆動用TFT4 An interlayer insulating film (leveling film) 4301 made of a resin material on the 4202 is formed, for EL driving thereon TFT4
202のドレイン領域と電気的に接続する画素電極(陽極)4302が形成される。 202 a drain region electrically connected to the pixel electrode (anode) 4302 is formed. 画素電極4302としては仕事関数の大きい透明導電膜が用いられる。 A transparent conductive film having a large work function is used as the pixel electrode 4302. 透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。 As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, it can be used tin oxide or indium oxide. また、前記透明導電膜にガリウムを添加したものを用いても良い。 It may also be used as above added with gallium to the transparent conductive film.

【0267】そして、画素電極4302の上には絶縁膜4303が形成され、絶縁膜4303は画素電極430 [0267] Then, on the pixel electrode 4302 is an insulating film 4303 is formed, an insulating film 4303 pixel electrode 430
2の上に開口部が形成されている。 Opening is formed on the 2. この開口部において、画素電極4302の上にはEL層4304が形成される。 In this opening, on the pixel electrode 4302 EL layer 4304 is formed. EL層4304は公知の有機EL材料または無機EL材料を用いることができる。 EL layer 4304 may be a known organic EL material or inorganic EL material. また、有機EL材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。 It may also be used either there is a low molecular weight (monomer) material and a high molecular (polymer) material in an organic EL material.

【0268】EL層4304の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。 [0268] forming the EL layer 4304 may be a known evaporation technique or coating technique. また、EL層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。 The structure of the EL layer hole injection layer, a hole transport layer, luminescent layer, any combination of the electron transport layer or an electron injection layer may be a laminate structure or a single layer structure.

【0269】EL層4304の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4305が形成される。 [0269] cathode 4305 comprising a conductive film having a light shielding property is formed on the EL layer 4304 (typically aluminum laminated film of a conductive film or thereof with other conductive film mainly containing copper or silver) is It is formed. 陰極4305は対向電源線の一部であり、対向電源線と同時に形成される。 Cathode 4305 is part of the opposing power source line, is formed at the same time as the opposing power source line.
また、陰極4305とEL層4304の界面に存在する水分や酸素は極力排除しておくことが望ましい。 Further, it is desirable that moisture and oxygen existing in the interface between the cathode 4305 and the EL layer 4304 should be removed as much as possible. 従って、真空中で両者を連続成膜するか、EL層4304を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4305を形成するといった工夫が必要である。 Therefore, either continuously formed both in a vacuum, the EL layer 4304 is formed in a nitrogen or rare gas atmosphere, it is necessary to make such contrivance that forms the left cathode 4305 without being exposed to oxygen and moisture. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.

【0270】そして陰極4305は4306で示される領域において配線4005に電気的に接続される。 [0270] The cathode 4305 is electrically connected to the wiring 4005 in a region indicated by 4306. 配線4005は陰極4305に所定の電圧を与えるための配線であり、異方導電性フィルム4307を介してFPC Wiring 4005 is a wiring for applying a predetermined voltage to the cathode 4305, FPC via the anisotropic conductive film 4307
4006に電気的に接続される。 It is electrically connected to the 4006.

【0271】以上のようにして、画素電極(陽極)43 [0271] As described above, the pixel electrode (anode) 43
02、EL層4304及び陰極4305からなるEL素子が形成される。 02, EL elements are formed consisting of the EL layer 4304 and the cathode 4305. このEL素子は、第1シール材410 The EL element has a first sealing member 410
1及び第1シール材4101によって基板4001に貼り合わされたカバー材4102で囲まれ、充填材410 Surrounded by 1 and the cover member 4102 is bonded to the substrate 4001 by the first sealing material 4101, a filler 410
3により封入されている。 It is enclosed by three.

【0272】カバー材4102としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。 [0272] As the cover material 4102, a glass material, a metallic material (typically stainless steel), ceramic material, or a plastic material (including a plastic film). プラスチック材としては、FRP(Fi As the plastic material, FRP (Fi
berglass−Reinforced Plast berglass-Reinforced Plast
ics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。 ics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film, or an acrylic resin film. また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or Mylar films.

【0273】但し、EL素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。 [0273] However, the cover member must be transparent in the case where the radiation direction of light from the EL element is directed toward the cover material side. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。 In that case, a glass plate, a plastic plate, a transparent material such as a polyester film or an acrylic film is used.

【0274】また、充填材4103としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 [0274] Further, it is possible to use an ultraviolet curable resin or a thermosetting resin as the filler 4103, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. この充填材4103の内部に吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質を設けておくとEL素子の劣化を抑制できる。 Inside hygroscopic material of the filling material 4103 (preferably barium oxide) is possible to suppress the deterioration of the idea to provide a or a material capable of adsorbing oxygen EL element.

【0275】また、充填材4103の中にスペーサを含有させてもよい。 [0275] Alternatively, it may be contained spacer into the filler 4103. このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。 In this case, it is possible to have a hygroscopicity spacer itself by forming the spacer barium oxide. また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極4305上に樹脂膜を設けることも有効である。 Also, the case of providing the spacer, it is effective to provide a resin film over cathode 4305 as a buffer layer to relieve the pressure from the spacer.

【0276】また、配線4005は異方導電性フィルム4307を介してFPC4006に電気的に接続される。 [0276] The wiring 4005 is electrically connected to FPC4006 through anisotropic conductive film 4307. 配線4005は画素部4002、ソース信号線駆動回路4003、ゲート信号線駆動回路4004a及び対向電源線駆動回路4004bに送られる信号をFPC4 Wiring 4005 pixel portion 4002, the source signal line driver circuit 4003, the signal sent to the gate signal line driver circuits 4004a and the opposing power source line driver circuit 4004b FPC 4
006に伝え、FPC4006により外部機器と電気的に接続される。 Tell 006 is an external device electrically connected by FPC 4006.

【0277】また、本実施例では第1シール材4101 [0277] In this embodiment the first sealing material 4101
の露呈部及びFPC4006の一部を覆うように第2シール材4104を設け、EL素子を徹底的に外気から遮断する構造となっている。 The second sealing member 4104 so as to cover a portion of the exposed portion and FPC4006 provided for, have a structure to block the EL element thoroughly from the outside air. こうして図14(B)の断面構造を有するELディスプレイとなる。 Thus the EL display having the cross sectional structure of FIG. 14 (B).

【0278】なお本実施例は、実施例1〜7と組み合わせて実施することが可能である。 [0278] Note that this embodiment can be implemented in combination with Examples 1-7.

【0279】(実施例9)本実施例では、図3とは異なる構造を有する画素の回路図について、図15を用いて説明する。 [0279] (Embodiment 9) In this embodiment, a circuit diagram of a pixel having a structure different from that of FIG. 3 will be described with reference to FIG. 15. なお、本実施例において、4801はソース信号線、4802はスイッチング用TFT、4803はゲート信号線、4804はEL駆動用TFT、4805 In the present embodiment, 4801 denotes a source signal line, 4802 denotes a switching TFT, 4803 denotes a gate signal line, 4804 EL driving TFT, 4805
はコンデンサ、4806は電源供給線、4808は対向電源線、4809はEL素子である。 A capacitor, 4806 a power supply line, 4808 opposing power source line, 4809 is an EL element.

【0280】図15に示した回路図では、同じラインの隣り合う二つの画素間で、同じ電源供給線4806を有している場合の例である。 [0280] In the circuit diagram shown in FIG. 15, between two adjacent pixels of the same line, an example in which has the same power supply line 4806. 即ち、二つの画素が電源供給線4806を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the power supply line 4806. 電源供給線4806は、隣り合う2つの画素が有するEL駆動用TFT4804のソース領域にそれぞれ接続されている。 Power supply line 4806 is connected to the source region of the EL driving TFT4804 two adjacent pixels have.

【0281】この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 [0281] In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.

【0282】なお、本実施例の構成は、実施例1〜8の構成と組み合わせて実施することが可能である。 [0282] The constitution of this embodiment can be implemented in combination with any of the structures of Examples 1-8.

【0283】(実施例10)本実施例では、図9で示したソース信号線駆動回路102の詳しい構成について説明する。 [0283] (Embodiment 10) This embodiment will be described detailed structure of the source signal line driver circuit 102 shown in FIG.

【0284】シフトレジスタ801、ラッチ(A)(8 [0284] The shift register 801, the latch (A) (8
02)、ラッチ(B)(803)、が図16に示すように配置されている。 02), the latch (B) (803), but are arranged as shown in FIG. 16. なお本実施例では、1組のラッチ(A)(802)と1組のラッチ(B)(803)が、 In the present embodiment, a set of latches (A) (802) and a pair of latches (B) (803),
4本のソース信号線St〜S(t+3)に対応している。 It corresponds to four source signal lines St~S (t + 3). また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。 Although not provided a level shift for changing the amplitude of the width of the voltage signal has in this embodiment, the designer may be provided as appropriate.

【0285】クロック信号CLK、CLKの極性が反転したクロック信号CLKB、スタートパルス信号SP、 [0285] clock signal CLK, the clock signal CLKB in which the polarity of CLK is inverted, a start pulse signal SP,
駆動方向切り替え信号SL/Rはそれぞれ図に示した配線からシフトレジスタ801に入力される。 Driving direction switching signal SL / R are input from the wiring shown in FIGS shift register 801. また外部から入力されるデジタルビデオ信号VDは図に示した配線からラッチ(A)(802)に入力される。 The digital video signal VD input from the outside is input to the latch (A) (802) from the wiring shown in FIG. ラッチ信号S_LAT、S_LATの極性が反転した信号S_LA Signal latch signal S_LAT, the polarity of S_LAT is inverted S_LA
Tbはそれぞれ図に示した配線からラッチ(B)(80 Latch from Tb wiring shown in FIGS (B) (80
3)に入力される。 Is input to the 3).

【0286】ラッチ(A)(802)の詳しい構成について、ソース信号線Stに対応するラッチ(A)(80 [0286] The detailed structure of the latches (A) (802), latches corresponding to the source signal line St (A) (80
2)の一部804を例にとって説明する。 Some 804 of 2) will be described as an example. ラッチ(A) The latch (A)
(802)の一部804は2つのクロックドインバーターと2つのインバーターを有している。 Some 804 of (802) has two clocked inverters and two inverters.

【0287】ラッチ(A)(802)の一部804の上面図を図17に示す。 [0287] Some 804 top view of the latch (A) (802) shown in FIG. 17. 831a、831bはそれぞれ、 831a, 831b, respectively,
ラッチ(A)(802)の一部804が有するインバーターの1つを形成するTFTの活性層であり、836は該インバータの1つを形成するTFTの共通のゲート電極である。 An active layer of a TFT forming one inverter part 804 of the latch (A) (802) has, 836 is a common gate electrode of the TFT forming one of said inverters. また832a、832bはそれぞれ、ラッチ(A)(802)の一部804が有するもう1つのインバーターを形成するTFTの活性層であり、837a、 Further 832a, 832b, respectively, an active layer of a TFT forming another inverter part 804 of the latch (A) (802) has, 837a,
837bは活性層832a、832b上にそれぞれ設けられたゲート電極である。 837b is an active layer 832a, a gate electrode provided respectively on 832b. なおゲート電極837a、8 The gate electrode 837a, 8
37bは電気的に接続されている。 37b are electrically connected.

【0288】833a、833bはそれぞれ、ラッチ(A)(802)の一部804が有するクロックドインバーターの1つを形成するTFTの活性層である。 [0288] 833a, 833b, respectively, an active layer of a TFT forming one clocked inverter part 804 of the latch (A) (802) has. 活性層833a上にはゲート電極838a、838bが設けられており、ダブルゲート構造となっている。 Active layer 833a gate electrode on 838a, and 838b are provided, and has a double gate structure. また活性層833b上にはゲート電極838b、839が設けられており、ダブルゲート構造となっている。 Also on the active layer 833b and the gate electrode 838b, 839 are provided, it has a double gate structure.

【0289】834a、834bはそれぞれ、ラッチ(A)(802)の一部804が有するもう1つのクロックドインバーターを形成するTFTの活性層である。 [0289] 834a, 834b, respectively, an active layer of a TFT forming another clocked inverter part 804 of the latch (A) (802) has.
活性層834a上にはゲート電極839、840が設けられており、ダブルゲート構造となっている。 The on the active layer 834a and the gate electrode 839,840 is provided, becoming a double gate structure. また活性層834b上にはゲート電極840、841が設けられており、ダブルゲート構造となっている。 Also on the active layer 834b and the gate electrodes 840 and 841 are provided, has a double gate structure.

【0290】(実施例11)本発明のELディスプレイにおいて、EL素子が有するEL層に用いられる材料は、有機EL材料に限定されず、無機EL材料を用いても実施できる。 [0290] In EL display (Example 11) The present invention, materials used for the EL layer EL element has is not limited to organic EL materials, can also be implemented using an inorganic EL material. 但し、現在の無機EL材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。 However, due to the high current inorganic EL materials it is extremely driving voltage must be used a TFT having a breakdown voltage that can withstand such a driving voltage.

【0291】または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本発明に適用することは可能である。 [0291] or, if future lower inorganic EL materials driving voltage is developed, it is possible to apply the present invention.

【0292】また、本実施例の構成は、実施例1〜10 [0292] Further, the structure of this embodiment, Examples 1 to 10
と組み合わせて実施することが可能である。 It can be implemented in combination with.

【0293】(実施例12)本発明において、EL層として用いる有機物質は低分子系有機物質であってもポリマー系(高分子系)有機物質であっても良い。 [0293] (Example 12) The present invention, organic material or a low molecular organic material polymer system used as the EL layer (polymer system) may be an organic material. 低分子系有機物質はAlq 3 (トリス−8−キノリライト−アルミニウム)、TPD(トリフェニルアミン誘導体)等を中心とした材料が知られている。 Low molecular weight organic material Alq 3 (tris-8-Kinoriraito - aluminum), TPD material around the (triphenylamine derivative) are known. ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。 As polymer organic materials include π-conjugated polymer based material. 代表的には、PPV(ポリフェニレンビニレン)、PVK(ポリビニルカルバゾール)、ポリカーボネート等が挙げられる。 Typically, PPV (polyphenylene vinylene), PVK (polyvinyl carbazole), and polycarbonate.

【0294】ポリマー系(高分子系)有機物質は、スピンコーティング法(溶液塗布法ともいう)、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。 [0294] Polymer-based (polymer-based) organic material (also referred to as solution application method) spin coating method, a dipping method, a dispensing method, can be formed by a printing method or an inkjet method or the like simple thin film formation method, low molecular weight organic high heat resistance in comparison with the material.

【0295】また本発明のELディスプレイが有するE [0295] The E included in the EL display of the present invention
L素子において、そのEL素子が有するEL層が、電子輸送層と正孔輸送層とを有している場合、電子輸送層と正孔輸送層とを無機の材料、例えば非晶質のSiまたは非晶質のSi 1-xx等の非晶質半導体で構成しても良い。 In L element, EL layer that EL element has is when it has an electron-transporting layer and the hole transport layer, an electron transporting layer and the hole transport layer and an inorganic material, for example amorphous Si or it may be constituted by an amorphous semiconductor such as amorphous Si 1-x C x.

【0296】非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。 [0296] The amorphous semiconductor exists a large amount of trap levels, and the amorphous semiconductor to form a large quantity of interface levels at an interface in contact with other layers. そのため、EL素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。 Therefore, EL element can also be achieved it is possible to emit light at a low voltage, high luminance.

【0297】また有機EL層にドーパント(不純物)を添加し、有機EL層の発光の色を変化させても良い。 [0297] The addition of dopant (impurity) into the organic EL layer may be changed the color of light emission of the organic EL layer. ドーパントとして、DCM1、ナイルレッド、ルブレン、 As a dopant, DCM1, Nile red, rubrene,
クマリン6、TPB、キナクリドン等が挙げられる。 Coumarin 6, TPB, quinacridone, and the like.

【0298】なお本実施例は、実施例1〜11と組み合わせて実施することが可能である。 [0298] Note that this embodiment can be implemented in combination with Examples 1-11.

【0299】(実施例13)本実施例では、本発明のE [0299] (Embodiment 13) This embodiment, E of the present invention
Lディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域でEL駆動用TFTを駆動させるのが好ましいか、図18〜20を用いて説明する。 Case where the driving method of L display, what kind of voltage-current characteristic in a region having whether it is preferable to drive the EL driving TFT, and will be described with reference to FIG. 18 to 20.

【0300】EL素子は、印加される電圧が少しでも変化すると、それに対してEL素子を流れる電流が指数関数的に大きく変化する。 [0300] EL element, when the applied voltage is changed even slightly, the current flowing through the EL element changes exponentially large for it. 別の見方をすると、EL素子を流れる電流の大きさが変化しても、EL素子に印加される電圧値はあまり変化しない。 From another viewpoint, even after changing the magnitude of current flowing through the EL element, the voltage applied to the EL element does not change much. そして、EL素子の輝度は、EL素子に流れる電流にほぼ正比例して大きくなる。 The luminance of the EL element is increased substantially in direct proportion to the current flowing through the EL element. よって、EL素子に印加される電圧の大きさ(電圧値)を制御することによりEL素子の輝度を制御するよりも、EL素子を流れる電流の大きさ(電流量)を制御することによりEL素子の輝度を制御する方が、TFT Thus, rather than control the luminance of the EL element by controlling the magnitude of the voltage applied to the EL element (the voltage value), the EL element by controlling the magnitude of current flowing through the EL element (current amount) it is, TFT for controlling the luminance
の特性に左右されずらく、EL素子の輝度の制御が容易である。 Pleasure without being influenced by the properties, it is easy to control the luminance of the EL element.

【0301】図18を参照する。 [0301] Referring to FIG. 18. 図18(A)は、図3 FIG. 18 (A) 3
に示した本発明のELディスプレイの画素において、E In the pixel of the EL display of the present invention shown in, E
L駆動用TFT108およびEL素子110の構成部分のみを図示したものである。 L only components of the drive TFT108 and the EL element 110 is the one shown.

【0302】図18(B)には、図18(A)で示したEL駆動用TFT108およびEL素子110の電圧電流特性を示す。 [0302] in FIG. 18 (B) shows the voltage-current characteristic of the EL driving TFT108 and the EL element 110 shown in FIG. 18 (A). なお図18で示すEL駆動用TFT10 Note for EL driving shown in FIG. 18 TFT 10
8の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるV DSに対する、EL駆動用TFT1 8 the graph of voltage-current characteristics of, for V DS is a voltage between the source region and the drain region, EL driving TFT TFT1
08のドレイン領域に流れる電流の大きさを示しており、図18にはEL駆動用TFT108のソース領域とゲート電極の間の電圧であるV GSの値の異なる複数のグラフを示している。 08 shows the magnitude of the current flowing through the drain region, shows a plurality of different graphs of the values of V GS is a voltage between the source region and the gate electrode of the EL driving TFT108 in Figure 18.

【0303】図18(A)に示したように、EL素子1 [0303] As shown in FIG. 18 (A), EL element 1
10の画素電極と対向電極111の間にかかる電圧をV The voltage between the 10 pixel electrode and the counter electrode 111 V
EL 、電源供給線に接続される端子3601とEL素子1 EL, terminal 3601 and the EL element 1 is connected to the power supply line
10の対向電極111の間にかかる電圧をV Tとする。 10 voltage applied between the opposing electrodes 111 of the V T.
なおV Tは電源供給線の電位によってその値が固定される。 Note V T is the value is fixed by the potential of the power supply line. またEL駆動用TFT108のソース領域・ドレイン領域間の電圧をV DS 、EL駆動用TFT108のゲート電極に接続される配線3602とソース領域との間の電圧、つまりEL駆動用TFT108のゲート電極とソース領域の間の電圧をV GSとする。 The voltage, that is the gate electrode and the source of the EL driving TFT108 between the source region and the drain voltage between regions V DS, wiring 3602 and the source region coupled to the gate electrode of the EL driving TFT108 the EL driving TFT108 the voltage between the region and V GS.

【0304】EL駆動用TFT108はnチャネル型T [0304] EL driving TFT108 the n-channel type T
FTでもpチャネル型TFTでもどちらでも良い It may be either p-channel type TFT even FT

【0305】また、EL駆動用TFT108とEL素子110とは直列に接続されている。 [0305] In addition, it is connected in series with the EL driving TFT108 and EL element 110. よって、両素子(E Thus, both elements (E
L駆動用TFT108とEL素子110)を流れる電流量は同じである。 Amount of current flowing through L drive TFT108 and EL element 110) is the same. 従って、図18(A)に示したEL駆動用TFT108とEL素子110とは、両素子の電圧電流特性を示すグラフの交点(動作点)において駆動する。 Accordingly, the EL driving TFT108 and the EL element 110 shown in FIG. 18 (A), is driven at the intersection (operating point) of the graphs showing voltage-current characteristics of both elements. 図18(B)において、V ELは、対向電極111の電位と動作点での電位との間の電圧になる。 In FIG. 18 (B), V EL becomes the voltage between the potential at the potential and the operating point of the counter electrode 111. DSは、E V DS is, E
L駆動用TFT108の端子3601での電位と動作点での電位との間の電圧になる。 It becomes a voltage between the potential at the potential and the operating point at the terminals 3601 of the L drive TFT 108. つまり、V Tは、V ELとV DSの和に等しい。 In other words, V T is equal to the sum of V EL and V DS.

【0306】ここで、V GSを変化させた場合について考える。 [0306] Here, consider the case of changing the V GS. 図18(B)から分かるように、EL駆動用TF As can be seen from FIG. 18 (B), EL driving TFT TF
T108の|V GS −V TH |が大きくなるにつれて、言い換えると|V GS |が大きくなるにつれて、EL駆動用T As increases, in other words | | T108 of | V GS -V TH V GS | as increases, EL driving TFT T
FT108に流れる電流量が大きくなる。 The amount of current flowing through the FT108 increases. なお、V THはEL駆動用TFT108のしきい値電圧である。 Incidentally, V TH is a threshold voltage of the EL driving TFT 108. よって図18(B)から分かるように、|V GS |が大きくなると、動作点においてEL素子110を流れる電流量も当然大きくなる。 Therefore, as can be seen from FIG. 18 (B), | V GS | when increases, the amount of current flowing through the EL element 110 is also naturally increases at the operating point. EL素子110の輝度は、EL素子11 Brightness of the EL element 110, the EL element 11
0を流れる電流量に比例して高くなる。 0 increases in proportion to the amount of current flowing.

【0307】|V GS |が大きくなることによってEL素子110を流れる電流量が大きくなると、電流量に応じてV ELの値も大きくなる。 [0307] | V GS | the amount of current flowing through the EL element 110 by the increase becomes larger, the value of V EL also increases in accordance with the current amount. そしてV Tの大きさは電源供給線の電位によって定まっているので、V ELが大きくなると、その分V DSが小さくなる。 And the size of the V T is definite by the potential of the power supply line, the V EL increases, correspondingly V DS becomes smaller.

【0308】また図18(B)に示したように、EL駆動用TFTの電圧電流特性は、V GSとV DSの値によって2つの領域に分けられる。 [0308] Further, as shown in FIG. 18 (B), the voltage-current characteristic of the EL driving TFT is divided into two regions by the value of V GS and V DS. |V GS −V TH |<|V DS |である領域が飽和領域、|V GS −V TH |>|V DS |である領域が線形領域である。 | V GS -V TH | <| V DS | whose area is the saturation region, | V GS -V TH |> | V DS | whose area is linear region.

【0309】飽和領域においては以下の式1が成り立つ。 [0309] is satisfied the following expression 1 is in the saturation region. なおI DSはEL駆動用TFT108のチャネル形成領域を流れる電流量である。 Incidentally I DS is the amount of current flowing through the channel formation region of the EL driving TFT 108. またβ=μC 0 W/Lであり、μはEL駆動用TFT108の移動度、C 0は単位面積あたりのゲート容量、W/Lはチャネル形成領域のチャネル幅Wとチャネル長Lの比である。 Further a β = μC 0 W / L, μ is the mobility of the EL driving TFT 108, C 0 is the gate capacitance per unit area, W / L is the ratio of a channel width W and channel length L of the channel formation region .

【0310】 [0310]

【式1】I DS =β(V GS −V TH2 /2 [Equation 1] I DS = β (V GS -V TH) 2/2

【0311】また線形領域においては以下の式2が成り立つ。 [0311] Also holds the following formula 2 in the linear region.

【0312】 [0312]

【式2】I DS =β{(V GS −V TH )V DS −V DS 2 /2} [Formula 2] I DS = β {(V GS -V TH) V DS -V DS 2/2}

【0313】式1からわかるように、飽和領域において電流量はV DSによってほとんど変化せず、V GSのみによって電流量が定まる。 [0313] As can be seen from equation 1, the amount of current in the saturation region is hardly changed by V DS, the amount of current is determined solely by V GS.

【0314】一方、式2からわかるように、線形領域は、V DSとV GSとにより電流量が定まる。 [0314] On the other hand, as can be seen from Equation 2, the linear region, the amount of current is determined by the V DS and V GS. |V GS |を大きくしていくと、EL駆動用TFT108は線形領域で動作するようになる。 | V GS | When a is increased, EL driving TFT TFT108 is to operate in the linear region. そして、V ELも徐々に大きくなっていく。 Then, V EL also gradually increases. よって、V ELが大きくなった分だけ、V DSが小さくなっていく。 Thus, by an amount corresponding to V EL is increased, V DS becomes smaller. 線形領域では、V DSが小さくなると電流量も小さくなる。 In the linear region, the current amount becomes smaller as V DS becomes smaller. そのため、|V GS |を大きくしていっても、電流量は増加しにくくなってくる。 Therefore, | V GS | even when the began to increase, the amount of current becomes less likely to increase. |V GS |=∞ | V GS | = ∞
になった時、電流量=I MAXとなる。 When it is, the amount of current = I MAX. つまり、|V GS In other words, | V GS |
をいくら大きくしても、I MAX以上の電流は流れない。 No matter how large, I MAX or more current does not flow.
ここで、I MAXは、V EL =V Tの時に、EL素子110を流れる電流量である。 Here, I MAX, when the V EL = V T, which is the amount of current flowing through the EL element 110.

【0315】このように|V GS |の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。 [0315] Thus | V GS | by controlling the size, or the operating point to the saturation region, or can be in the linear region.

【0316】ところで、全てのEL駆動用TFTの特性は理想的には全て同じであることが望ましいが、実際には個々のEL駆動用TFTでしきい値V THと移動度μとが異なっていることが多い。 [0316] Incidentally, although the characteristics of all the EL driving TFT is desirably ideally all the same, in fact, is different from the threshold value V TH and the mobility μ of individual EL driving TFT often it is. そして個々のEL駆動用T And the individual EL driving T
FTのしきい値V THと移動度μとが互いに異なると、式1及び式2からわかるように、V GSの値が同じでもEL When the threshold V TH of the FT and the mobility μ are different from each other, as can be seen from Equation 1 and Equation 2, also the value of the V GS is the same EL
駆動用TFT108のチャネル形成領域を流れる電流量が異なってしまう。 The amount of current flowing through the channel formation region of the driving TFT108 becomes different.

【0317】図19にしきい値V THと移動度μとがずれたEL駆動用TFTの電流電圧特性を示す。 [0317] Figure 19 shows the current-voltage characteristics of the threshold V TH and the mobility μ and are displaced EL driving TFT. 実線370 The solid line 370
1が理想の電流電圧特性のグラフであり、3702、3 1 is a graph of current-voltage characteristics of an ideal, 3702,3
703がそれぞれしきい値V THと移動度μとが理想とする値と異なってしまった場合のEL駆動用TFTの電流電圧特性である。 703 is a current-voltage characteristic of the EL driving TFT in the case where the mobility μ and the threshold value V TH is had different from the value of the ideal, respectively. 電流電圧特性のグラフ3702、37 Graph of current-voltage characteristics 3702,37
03は飽和領域においては同じ電流量ΔI 1だけ、理想の特性を有する電流電圧特性のグラフ3701からずれていて、電流電圧特性のグラフ3702の動作点370 03 by the same amount of current [Delta] I 1 is in the saturation region, be offset from the graph 3701 of the current-voltage characteristic having an ideal characteristic, the operating point of the graph of the current-voltage characteristic 3702 370
5は飽和領域にあり、電流電圧特性のグラフ3703の動作点3706は線形領域にあったとする。 5 is in the saturation region, the operating point 3706 of the graph of current-voltage characteristics 3703 and was in a linear region. その場合、 In that case,
理想の特性を有する電流電圧特性のグラフ3701の動作点3704における電流量と、動作点3705及び動作点3706における電流量のずれをそれぞれΔI 2 A current amount at the operating point 3704 of the graph 3701 of the current-voltage characteristic having an ideal characteristic, each displacement amount of current at the operating point 3705 and the operating point 3706 [Delta] I 2,
ΔI 3とすると、飽和領域における動作点3705よりも線形領域における動作点3706の方が小さい。 When [Delta] it 3, towards the operating point 3706 in the linear region is smaller than the operating point 3705 in the saturation region.

【0318】よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するようにEL駆動用TFTとEL素子を駆動させることで、EL [0318] Therefore, when using the driving method of the digital system shown in the present invention, since the operating point to drive the EL driving TFT and the EL element to be in the linear region, EL
駆動用TFTの特性のずれによるEL素子の輝度むらを抑えた階調表示を行うことができる。 It is possible to perform gray-scale display with reduced luminance non-uniformity of the EL element due to the deviation of the characteristics of the driving TFT.

【0319】また従来のアナログ駆動の場合は、|V GS [0319] In the case of the conventional analog drive, | V GS
|のみによって電流量を制御することが可能な飽和領域に動作点が存在するようにEL駆動用TFTとEL素子を駆動させる方が好ましい。 | Write driving the EL driving TFT and the EL element so that there is an operating point in the saturation region which is capable of controlling the amount of current by only the preferred.

【0320】以上の動作分析のまとめとして、EL駆動用TFTのゲート電圧|V GS |に対する電流量のグラフを図20に示す。 [0320] As a summary of the above operation analysis, the gate voltage of the EL driving TFT | shown in FIG. 20 the graph of the current amount to the | V GS. |V GS |を大きくしていき、EL駆動用TFTのしきい値電圧の絶対値|V TH |よりも大きくなると、EL駆動用TFTが導通状態となり、電流が流れ始める。 | V GS | a gradually increasing, the absolute value of the threshold voltage of the EL driver TFT | V TH | becomes larger than, EL driving TFT becomes conductive, current starts to flow. 本明細書ではこの時の|V GS |を点灯開始電圧と呼ぶことにする。 In this specification when the | is referred to as a lighting starting voltage | V GS. そして、さらに|V GS |を大きくしていくと、|V GS |が|V GS −V TH |=|V DS |を満たすような値(ここでは仮にAとする)となり、飽和領域3801から線形領域3802になる。 Then, further | when the is increased, | | V GS from the meet such values (say in this case the A), and the saturation region 3801 | V GS | is | V GS -V TH | = | V DS become the linear region 3802. さらに|V GS Furthermore | V GS
|を大きくしていくと、電流量が大きくなり、遂には、 | If a is increased, the amount of current is increased, and finally,
電流量が飽和してくる。 The amount of current will come to saturation. その時|V GS |=∞となる。 At that time | V GS | = a ∞.

【0321】図20から分かる通り、|V GS |≦|V TH [0321] As can be seen from Figure 20, | V GS | ≦ | V TH
|の領域では、電流がほとんど流れない。 | In the region, almost no current flows. |V TH |≦| | V TH | ≦ |
GS |≦Aの領域は飽和領域であり、|V GS |によって電流量が変化する。 V GS | region of ≦ A is a saturated region, | V GS | amount of current is changed by. そして、A≦|V GS |の領域は線形領域であり、EL素子に流れる電流量は|V GS |及び| Then, A ≦ | V GS | region is a linear region, the amount of current flowing through the EL element is | V GS |, and |
DS |よって電流量が変化する。 V DS | Therefore, the current amount changes.

【0322】本発明のデジタル駆動では、|V GS |≦| [0322] In the digital drive of the present invention, | V GS | ≦ |
TH |の領域及びA≦|V GS |の線形領域を用いることが好ましい。 It is preferable to use the linear region of | V TH | regions and A ≦ | V GS.

【0323】なお本実施例は、実施例1〜12と組み合わせて実施することが可能である。 [0323] Note that this embodiment can be implemented in combination with Examples 1-12.

【0324】(実施例14)本発明を実施して形成されたELディスプレイは、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れ、しかも視野角が広い。 [0324] EL display formed by implementing (Example 14) The present invention is excellent in visibility in bright places than liquid crystal display device because it is a self-luminous type, moreover viewing angle is wide. 従って、様々な電子機器(発光装置)の表示部に用いることができる。 Accordingly, it can be used in display portions of various electronic devices (light-emitting device). 例えば、TV放送等を大画面で鑑賞するには対角30インチ以上(典型的には40インチ以上)のディスプレイの表示部として本発明のELディスプレイを用いるとよい。 For example, it is preferable to use an EL display of the present invention as a display portion of the display of the diagonal 30 inches or more to watch TV broadcasts and the like on a large screen (typically 40 inches or more).

【0325】なお、ELディスプレイには、パソコン用ディスプレイ、TV放送受信用ディスプレイ、広告表示用ディスプレイ等の全ての情報表示用ディスプレイが含まれる。 [0325] It is to be noted that the EL display, a personal computer for display, TV broadcast reception display, includes all of the information display for the display of such advertising display for display. また、その他にも様々な電子機器の表示部として本発明のELディスプレイを用いることができる。 Further, Besides it is possible to use the EL display of the present invention as a display portion of various electronic equipment.

【0326】その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、 [0326] As electronic devices such the present invention, a video camera, a digital camera, a goggle-type display (head mounted display), a navigation system, a sound reproduction device (such as car audio and audio components), notebook personal computers, game machine, a portable information terminal (mobile computer, mobile phone,
携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはデジタルビデオディスク(D Portable game machines, and electronic books), image reproducing device provided with a recording medium (specifically, a digital video disc (D
VD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 Reproduce a recording medium VD) such a device has a display for displaying the reproduced image), and the like. 特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ELディスプレイを用いることが望ましい。 In particular, because portable information terminals are often viewed from a diagonal direction is required to have a wide viewing angle is important, it is preferable to use an EL display. それら電子機器の具体例を図21、図22に示す。 Specific examples of those electronic devices 21, shown in FIG. 22.

【0327】図21(A)はディスプレイであり、筐体2001、支持台2002、表示部2003等を含む。 [0327] Figure 21 (A) is a display which includes a housing 2001, a support 2002, a display portion 2003 and the like.
本発明のELディスプレイは表示部2003に用いることができる。 EL display of the present invention can be used in the display portion 2003. ELディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。 EL display requires no backlight because it is of a self-emission type, it can make a thinner display unit than liquid crystal display.

【0328】図21(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部210 [0328] Figure 21 (B) shows a video camera including a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 210
6等を含む。 Including the 6, and the like. 本発明のELディスプレイは表示部210 EL display of the present invention the display unit 210
2に用いることができる。 It can be used for 2.

【0329】図21(C)は頭部取り付け型の発光装置の一部(右片側)であり、本体2201、信号ケーブル2202、頭部固定バンド2203、スクリーン部22 [0329] Figure 21 (C) is part of a head mounted type light emitting device (right side), a main body 2201, signal cables 2202, a head fixing band 2203, a screen portion 22
04、光学系2205、表示部2206等を含む。 04, including an optical system 2205, a display portion 2206, and the like. 本発明のELディスプレイは表示部2206に用いることができる。 EL display of the present invention can be used in the display portion 2206.

【0330】図21(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体230 [0330] Figure 21 (D) is an image reproducing device provided with a recording medium (specifically, a DVD reproduction apparatus), the main body 230
1、記録媒体(DVD等)2302、操作スイッチ23 1, a recording medium (DVD or the like) 2302, operation switch 23
03、表示部(a)2304、表示部(b)2305等を含む。 03, a display portion (a) 2304, a display portion (b) 2305, or the like. 表示部(a)2304は主として画像情報を表示し、表示部(b)2305は主として文字情報を表示するが、本発明のELディスプレイはこれら表示部(a)、(b)2304、2305に用いることができる。 Display unit (a) 2304 mainly displays image information, and displays mainly character information display section (b) 2305, these display EL display of the present invention (a), used in (b) 2304 and 2305 be able to. なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。 Note that the image reproducing device provided with a recording medium includes a home game machine.

【0331】図21(E)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体240 [0331] Figure 21 (E) is a goggle type display (head mounted display) which includes a main body 240
1、表示部2402、アーム部2403を含む。 1, a display portion 2402, an arm portion 2403. 本発明のELディスプレイは表示部2402に用いることができる。 EL display of the present invention can be used in the display portion 2402.

【0332】図21(F)はパーソナルコンピュータであり、本体2501、筐体2502、表示部2503、 [0332] Figure 21 (F) is a personal computer which includes a main body 2501, a housing 2502, a display portion 2503,
キーボード2504等を含む。 Including a keyboard 2504 and the like. 本発明のELディスプレイは表示部2503に用いることができる。 EL display of the present invention can be used in the display portion 2503.

【0333】なお、将来的にEL材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。 [0333] Incidentally, the higher the light emission luminance in the future EL material, it can be used for a front or rear projector light including output image information is enlarged projected by a lens or the like.

【0334】また、上記電子機器はインターネットやC [0334] In addition, the electronic device is the Internet or a C
ATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。 Would be more likely to display the information that has been distributed via electronic communication lines such as the ATV (cable TV), it has increased the opportunity to especially display the video information. EL材料の応答速度は非常に高いため、ELディスプレイは動画表示に好ましい。 The response speed of EL materials is extremely high, EL display suitable for displaying moving pictures.

【0335】また、ELディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。 [0335] Further, EL display because the portion is emitting light consumes power, it is desirable to display information in such a manner that the light emitting portion is as small as possible. 従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にELディスプレイを用いる場合には、 Accordingly, the portable information terminal, in the case of using the EL display in particular a display portion mainly for character information, such as a cellular phone or an audio reproducing device,
非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。 It is preferable that the character information non-emitting portions as background and forming the light-emitting portion.

【0336】ここで図22(A)は携帯電話であり、本体2601、音声出力部2602、音声入力部260 [0336] Here, FIG. 22 (A) is a mobile phone which includes a main body 2601, an audio output portion 2602, an audio input portion 260
3、表示部2604、操作スイッチ2605、アンテナ2606を含む。 3, the display unit 2604, operation switch 2605, an antenna 2606. 本発明のELディスプレイは表示部2 EL display of the present invention the display unit 2
604に用いることができる。 It can be used for 604. なお、表示部2604は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。 The display unit 2604 can reduce power consumption of the portable telephone by displaying white characters on a black background.

【0337】また、図22(B)は音響再生装置、具体的にはカーオーディオであり、本体2701、表示部2 [0337] Further, FIG. 22 (B) is an audio reproducing device, specifically a car audio, a main body 2701, a display unit 2
702、操作スイッチ2703、2704を含む。 702, and operation switches 2703 and 2704. 本発明のELディスプレイは表示部2702に用いることができる。 EL display of the present invention can be used in the display portion 2702. また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。 Further, in this embodiment an in-car audio, may be used for a portable or a sound reproduction device for home use. なお、表示部2702は黒色の背景に白色の文字を表示することで消費電力を抑えられる。 The display unit 2702 can suppress the power consumption by displaying white characters on a black background. これは携帯型の音響再生装置において特に有効である。 This is particularly effective in a mobile type audio reproducing device.

【0338】以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 [0338] As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields. また、本実施例は、実施例1〜13と組み合わせて実施することが可能である。 Further, this embodiment can be implemented in combination with Examples 1-13.

【0339】 [0339]

【発明の効果】本発明は上記構成によって、TFTによってI DS −V GS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。 The present invention exhibits the above configuration, even if there is some variation in the I DS -V GS characteristic by TFT, it is possible to suppress variations in the amount of current output when applied equal gate voltages. よってI DS −V GS特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。 Thus by variation of the I DS -V GS characteristic, the amount of light emitted from the EL element even if a signal is input with the same voltage it is possible to avoid a situation that greatly different in neighboring pixels.

【0340】また、本発明では、表示を行わない非表示期間を設けることができる。 [0340] In the present invention, it can be provided non-display period not displayed. 従来のアナログ駆動の場合、ELディスプレイに全白の画像を表示させると、常にEL素子が発光することになり、EL層の劣化を早める原因となってしまう。 For conventional analog drive, if displaying the images of all white EL display, always the EL element emits light, becomes a cause of accelerating deterioration of the EL layer. 本発明は非表示期間を設けることができるので、EL層の劣化をある程度抑えることができる。 Since the present invention may have a non-display period, it is possible to suppress deterioration of the EL layer to some extent.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明のELディスプレイの回路構成を示すブロック図。 Block diagram showing the circuit configuration of the EL display of the present invention; FIG.

【図2】 本発明のELディスプレイの画素部の回路図。 Figure 2 is a circuit diagram of a pixel portion of an EL display of the present invention.

【図3】 本発明のELディスプレイの画素の回路図。 Figure 3 is a circuit diagram of a pixel of an EL display of the present invention.

【図4】 本発明のELディスプレイの駆動方法を示す図。 It shows a driving method of an EL display of the present invention; FIG.

【図5】 本発明のELディスプレイの駆動方法を示す図。 5 is a diagram illustrating a driving method of an EL display of the present invention.

【図6】 本発明のELディスプレイの駆動方法を示す図。 It shows a driving method of an EL display of the present invention; FIG.

【図7】 本発明のELディスプレイの駆動方法を示す図。 7 is a diagram illustrating a driving method of an EL display of the present invention.

【図8】 本発明のELディスプレイの画素上面図。 [8] pixel top view of an EL display of the present invention.

【図9】 本発明のELディスプレイの駆動回路の構成を示すブロック図。 9 is a block diagram showing a configuration of a driving circuit of the EL display of the present invention.

【図10】 本発明のELディスプレイの作製行程を示す図。 It shows a manufacturing process of the EL display of the present invention; FIG.

【図11】 本発明のELディスプレイの作製行程を示す図。 11 is a diagram illustrating a manufacturing process of the EL display of the present invention.

【図12】 本発明のELディスプレイの作製行程を示す図。 12 is a diagram illustrating a manufacturing process of the EL display of the present invention.

【図13】 本発明のELディスプレイの断面詳細図。 FIG. 13 is a cross-sectional detail view of the EL display of the present invention.

【図14】 本発明のELディスプレイの上面図及び断面図。 Figure 14 a top view and a cross-sectional view of an EL display of the present invention.

【図15】 本発明のELディスプレイの画素回路図。 [15] The pixel circuit diagram of an EL display of the present invention.

【図16】 本発明のELディスプレイのソース信号線駆動回路の回路図。 Figure 16 is a circuit diagram of a source signal line driver circuit of an EL display of the present invention.

【図17】 本発明のELディスプレイのソース信号線駆動回路のラッチ上面図。 [17] latch top view of the source signal line driver circuit of an EL display of the present invention.

【図18】 EL素子とEL駆動用TFTの接続の構成を示す図と、EL素子とEL駆動用TFTの電圧電流特性を示す図。 FIG. 18 shows a diagram illustrating the configuration of the connection of the EL element and the EL driving TFT, and a voltage-current characteristic of the EL element and the EL driving TFT.

【図19】 EL素子とEL駆動用TFTの電圧電流特性を示す図。 FIG. 19 shows a voltage-current characteristic of the EL element and the EL driving TFT.

【図20】 EL駆動用TFTのゲート電圧とドレイン電流の関係を示す図。 FIG. 20 shows the relation between the gate voltage and the drain current of the EL driving TFT.

【図21】 本発明のELディスプレイを用いた電子機器の図。 Figure of an electronic device using an EL display in FIG. 21 the present invention.

【図22】 本発明のELディスプレイを用いた電子機器の図。 Figure of an electronic device using an EL display in FIG. 22 the present invention.

【図23】 従来のELディスプレイの画素部の回路図。 Figure 23 is a circuit diagram of a pixel portion of a conventional EL display.

【図24】 従来のELディスプレイの駆動方法を示すタイミングチャート。 Figure 24 is a timing chart showing a driving method of the conventional EL display.

【図25】 TFTのI DS −V GS特性を示す図。 FIG. 25 is a diagram showing the I DS -V GS characteristics of the TFT.

フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H05B 33/04 H05B 33/04 33/08 33/08 33/12 33/12 B 33/14 33/14 B 33/22 33/22 Z Fターム(参考) 3K007 AB02 AB04 AB11 AB18 BA06 BB01 BB04 BB05 BB07 CA01 CB01 DA01 DB03 EB00 GA02 GA04 5C080 AA06 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK43 KK47 5C094 AA07 AA08 AA21 AA31 AA53 AA55 AA56 BA03 BA12 BA27 CA19 CA24 DA09 DA13 DB01 DB04 DB10 EA04 EA05 EA10 EB02 EC03 FA01 FB01 FB12 FB14 FB15 GA10 GB10 JA01 Of the front page Continued (51) Int.Cl. 7 identification mark FI theme Court Bu (Reference) H05B 33/04 H05B 33/04 33/08 33/08 33/12 33/12 B 33/14 33/14 B 33 / 22 33/22 Z F term (reference) 3K007 AB02 AB04 AB11 AB18 BA06 BB01 BB04 BB05 BB07 CA01 CB01 DA01 DB03 EB00 GA02 GA04 5C080 AA06 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK43 KK47 5C094 AA07 AA08 AA21 AA31 aA53 AA55 AA56 BA03 BA12 BA27 CA19 CA24 DA09 DA13 DB01 DB04 DB10 EA04 EA05 EA10 EB02 EC03 FA01 FB01 FB12 FB14 FB15 GA10 GB10 JA01

Claims (25)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】EL素子を有する画素が複数設けられた発光装置であって、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記複数の画素は、前記EL素子の有する対向電極が各ライン毎に互いに接続されており、 デジタルビデオ信号によって、前記画素電極の電位が制御されていることを特徴とする発光装置。 1. A light emitting device in which pixels provided with a plurality having an EL element, said EL element includes a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode has the plurality of pixels, said being connected to each other counter electrode for each line included in the EL element, by a digital video signal, the light emitting device, wherein the potential of the pixel electrode is controlled.
  2. 【請求項2】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部とを有する発光装置であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、EL素子と、スイッチング用TFT 2. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a light-emitting device having a pixel portion, the pixel portion has a plurality of pixels, wherein the plurality of pixels, and the EL element, a switching TFT
    と、EL駆動用TFTとをそれぞれ有し、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記対向電源線駆動回路によって前記対向電極の電位が制御され、 前記ゲート信号線駆動回路によって前記スイッチング用TFTの駆動が制御され、 前記スイッチング用TFTによって前記EL駆動用TF When, and a EL driver TFT, respectively, wherein the EL element has a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode, the opposing power source line drive circuit the potential of the counter electrode is controlled, the gate signal line driver of the switching TFT by the drive circuit is controlled, TF for the EL driving by the switching TFT by
    Tの駆動が制御され、 前記EL駆動用TFTによって前記画素電極の電位が制御されることを特徴とする発光装置。 T drive is controlled for light emitting device, characterized in that the potential of the pixel electrode is controlled by the EL driver TFT.
  3. 【請求項3】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部とを有する発光装置であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、EL素子と、スイッチング用TFT 3. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a light-emitting device having a pixel portion, the pixel portion has a plurality of pixels, wherein the plurality of pixels, and the EL element, a switching TFT
    と、EL駆動用TFTとをそれぞれ有し、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記ゲート信号線駆動回路によって前記スイッチング用TFTの駆動が制御され、 前記スイッチング用TFTによって前記EL駆動用TF When, and a EL driver TFT, respectively, wherein the EL element has a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode, the gate signal line driver circuit driving of the switching TFT is controlled by the EL driver TF by the switching TFT
    Tの駆動が制御され、 前記EL駆動用TFTによって前記画素電極の電位が制御され、前記対向電源線駆動回路によって前記対向電極の電位が制御されることで、前記EL素子の発光する時間が制御され、階調表示が行われることを特徴とする発光装置。 T is driven control of the potential of the pixel electrode by EL driving TFT is controlled, the by the opposing power source line drive circuit that the potential of the counter electrode is controlled, the light emitting time-control of the EL element is, the light emitting device characterized by gradation display is performed.
  4. 【請求項4】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、 4. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a pixel portion, a plurality of source signal lines connected to said source signal line driver circuit,
    前記ゲート信号線駆動回路に接続された複数のゲート信号線と、前記対向電源線駆動回路に接続された複数の対向電源線と、複数の電源供給線とを有する発光装置であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、スイッチング用TFTと、EL駆動用TFTと、EL素子とをそれぞれ有し、 前記スイッチング用TFTが有するゲート電極は、前記複数のゲート信号線のいずれか1つと接続されており、 Wherein a plurality of gate signal lines connected to the gate signal line driver circuit, a plurality of opposing power source line connected to the opposing power source line driving circuit, a light-emitting device having a plurality of power supply lines, the pixel Department has a plurality of pixels, the plurality of pixels includes a switching TFT, an EL driving TFT, and an EL element, respectively, a gate electrode to which the switching TFT has, the plurality of gate are either connected with one of the signal lines,
    前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線のいずれか1 A source region and a drain region having said switching TFT, either one is a plurality of source signal lines 1
    つと接続され、もう一方は前記EL駆動用TFTが有するゲート電極と接続されており、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記EL駆動用TFTが有するソース領域は前記複数の電源供給線のいずれか1つに接続されており、前記EL Bract is connected, the other is connected to the gate electrodes of the said EL driving TFT, and the EL element includes a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode the a, a source region where the EL driving TFT has is connected to one of said plurality of power supply lines, the EL
    駆動用TFTが有するドレイン領域は前記画素電極に接続されており、 前記対向電極は前記複数の対向電源線のいずれか1つと接続されていることを特徴とする発光装置。 Drain region where the driving TFT has is connected to the pixel electrode, the counter electrode emission device characterized by being any one connection of the plurality of opposing power source line.
  5. 【請求項5】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、 5. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a pixel portion, a plurality of source signal lines connected to said source signal line driver circuit,
    前記ゲート信号線駆動回路に接続された複数のゲート信号線と、前記対向電源線駆動回路に接続された複数の対向電源線と、複数の電源供給線とを有する発光装置であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、スイッチング用TFTと、EL駆動用TFTと、EL素子とをそれぞれ有し、 前記スイッチング用TFTが有するゲート電極は、前記複数のゲート信号線のいずれか1つと接続されており、 Wherein a plurality of gate signal lines connected to the gate signal line driver circuit, a plurality of opposing power source line connected to the opposing power source line driving circuit, a light-emitting device having a plurality of power supply lines, the pixel Department has a plurality of pixels, the plurality of pixels includes a switching TFT, an EL driving TFT, and an EL element, respectively, a gate electrode to which the switching TFT has, the plurality of gate are either connected with one of the signal lines,
    前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線のいずれか1 A source region and a drain region having said switching TFT, either one is a plurality of source signal lines 1
    つと接続され、もう一方は前記EL駆動用TFTが有するゲート電極と接続されており、 前記EL素子は、画素電極と、一定の電位に保たれた対向電極と、前記画素電極と対向電極の間に設けられたE Bract is connected, the other is connected to the gate electrodes of the said EL driving TFT, and the EL element includes a pixel electrode, a counter electrode held at a constant potential, between the pixel electrode and the counter electrode E provided in the
    L層とを有し、 前記EL駆動用TFTが有するソース領域は前記複数の電源供給線のいずれか1つに接続されており、前記EL And an L layer, a source region where the EL driving TFT has is connected to one of said plurality of power supply lines, the EL
    駆動用TFTが有するドレイン領域は前記画素電極に接続されており、 前記対向電極は前記複数の対向電源線のいずれか1つと接続されていることを特徴とする発光装置。 Drain region where the driving TFT has is connected to the pixel electrode, the counter electrode emission device characterized by being any one connection of the plurality of opposing power source line.
  6. 【請求項6】請求項2乃至請求項5のいずれか1項において、前記画素電極が陽極である場合、前記EL駆動用TFTはpチャネル型TFTであることを特徴とする発光装置。 6. A any one of claims 2 to 5, when the pixel electrode is an anode, the light emitting device wherein the EL driver TFT is a p-channel TFT.
  7. 【請求項7】請求項2乃至請求項5のいずれか1項において、前記画素電極が陰極である場合、前記EL駆動用TFTはnチャネル型TFTであることを特徴とする発光装置。 7. A any one of claims 2 to 5, when the pixel electrode is a cathode, the light emitting device wherein the EL driving TFT is an n-channel TFT.
  8. 【請求項8】請求項2乃至請求項7のいずれか1項において、前記画素電極と、前記EL駆動用TFTが有するドレイン領域とは、直接、もしくは少なくとも1つの配線を介して接続されており、 前記画素電極が、前記EL駆動用TFTが有するドレイン領域、もしくは前記少なくとも1つの配線と接続している領域の上にバンクが形成されていることを特徴とする発光装置。 8. A any one of claims 2 to 7, said pixel electrode, wherein the drain region EL driving TFT has, is connected directly or via at least one line , light emitting device wherein the pixel electrode, characterized in that the drain region and the EL driving TFT has, or bank over the region that is connected to the at least one wiring is formed.
  9. 【請求項9】請求項8において、前記バンクは遮光性を有していることを特徴とする発光装置。 9. The method of claim 8, wherein the bank light emitting device, characterized in that has a light shielding property.
  10. 【請求項10】請求項2乃至請求項9のいずれか1項において、前記スイッチング用TFTまたは前記EL駆動用TFTがトップゲート型であることを特徴とする発光装置。 10. In any one of claims 2 to 9, the light emitting device, wherein said switching TFT or the EL driving TFT is a top gate type.
  11. 【請求項11】請求項2乃至請求項9のいずれか1項において、前記スイッチング用TFTまたは前記EL駆動用TFTがボトムゲート型であることを特徴とする発光装置。 11. The any one of claims 2 to 9, the light emitting device, wherein said switching TFT or the EL driver TFT is a bottom gate type.
  12. 【請求項12】請求項1乃至請求項11のいずれか1項において、前記EL層は低分子系有機物質またはポリマー系有機物質であることを特徴とする発光装置。 12. In any one of claims 1 to 11, light emitting device wherein the EL layer is a low molecular weight organic material or polymeric organic material.
  13. 【請求項13】請求項12において、前記低分子系有機物質は、Alq 3 (トリス−8−キノリライト−アルミニウム)またはTPD(トリフェニルアミン誘導体)からなることを特徴とする発光装置。 13. The method of claim 12, wherein the low molecular weight organic material, Alq 3 (tris-8-Kinoriraito - aluminum) or light emitting device characterized by comprising the TPD (triphenylamine derivative).
  14. 【請求項14】請求項12において、前記ポリマー系有機物質は、PPV(ポリフェニレンビニレン)、PVK 14. The method of claim 12, wherein the polymer organic material, PPV (polyphenylene vinylene), PVK
    (ポリビニルカルバゾール)またはポリカーボネートからなることを特徴とする発光装置。 Light-emitting device characterized by comprising the (polyvinyl carbazole), or polycarbonate.
  15. 【請求項15】請求項1乃至請求項14のいずれか1項において、コンピューターであることを特徴とする発光装置。 15. In any one of claims 1 to 14, the light emitting device which is a computer.
  16. 【請求項16】請求項1乃至請求項14のいずれか1項において、ビデオカメラであることを特徴とする発光装置。 16. The any one of claims 1 to 14, the light emitting device which is a video camera.
  17. 【請求項17】請求項1乃至請求項14のいずれか1項において、DVDプレーヤーであることを特徴とする発光装置。 17. any one of claims 1 to 14, the light emitting device which is a DVD player.
  18. 【請求項18】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部とを有する発光装置の駆動方法であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、EL素子と、スイッチング用TFT 18. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a driving method of a light emitting device having a pixel portion, the pixel portion has a plurality of pixels and, said plurality of pixels, and the EL element, a switching TFT
    と、EL駆動用TFTとをそれぞれ有し、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記対向電源線駆動回路によって前記対向電極の電位が制御され、 前記ゲート信号線駆動回路によって前記スイッチング用TFTの駆動が制御され、 前記スイッチング用TFTによって前記EL駆動用TF When, and a EL driver TFT, respectively, wherein the EL element has a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode, the opposing power source line drive circuit the potential of the counter electrode is controlled, the gate signal line driver of the switching TFT by the drive circuit is controlled, TF for the EL driving by the switching TFT by
    Tの駆動が制御され、 前記EL駆動用TFTによって前記画素電極の電位が制御され、 前記画素部の各ラインの画素のそれぞれにおいて、1フレーム期間中にn個の表示期間Tr1、Tr2、…及びTrnと、j個の非表示期間Td1、Td2、…及びT Driving of T is controlled, the the potential control of the EL driving TFT by the pixel electrode in each pixel of each line of the pixel section, one frame period of the n display periods Tr1 to, Tr2, ... and and Trn, j number of non-display period Td1, Td2, ... and T
    djとが出現し、 前記n個の表示期間Tr1、Tr2、…またはTrnのうち任意の表示期間Tri(i=1、…、n)は、n個の書き込み期間Ta1、Ta2、…またはTanのうち任意の書き込み期間Taiにおいてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL And dj appeared, the n display periods Tr1, Tr2, ... or any display period of Trn Tri (i = 1, ..., n) is, the n writing periods Ta1, Ta2, ... or Tan among the digital video signal in any of the write period Tai is inputted to the pixels of each line of the pixel portion, and all of the EL that pixels in each line of the pixel portion has respectively
    素子の前記対向電極にオンの対向電位が与えられてから、前記n個の書き込み期間Ta1、Ta2、…またはTanのうち前記書き込み期間Taiの次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオンの対向電位が与えられるまで、もしくはj個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tek(k=1、…、j)において前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられるまでの期間であり、 前記j個の非表示期間Td1、Td2、…またはTdj After given opposing electric potential on the opposite electrode of the device, the n writing periods Ta1, Ta2, ..., or the write period digital video signal in the next write period appearing the pixel portion of the Tai of Tan is input to the pixels of each line, and the said opposing electrodes of all the EL elements of pixels of each line of pixel portions each having up opposing electric potential on is given, or the j erasure period Te1, Te2, ... or any erase period of Tej Tek (k = 1, ..., j) to the off-opposing electric potential to the counter electrodes of all the EL elements of pixels of each line of the pixel portion in having each given is a period, the j-number of the non-display period Td1, Td2, ... or Tdj
    のうち任意の非表示期間Tdkは、前記j個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tekにおいて前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられてから、前記n個の書き込み期間Ta Any non-display period Tdk of the opposite of the j-number of erasure period Te1, Te2, ..., or all of the EL elements having pixels of each line of the pixel section, respectively, in any erase period Tek Of Tej after given counter potential off the electrodes, said n write period Ta
    1、Ta2、…またはTanのうち前記消去期間Tek 1, Ta2, ... or the erasing period Tek out of Tan
    の次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記E All of the E with the digital video signal at the next write period appearing is inputted to the pixels of each line of the pixel portion, and the pixel of each line of the pixel section, respectively
    L素子の前記対向電極にオンの対向電位が与えられるまでの期間であり、 前記n個の書き込み期間Ta1、Ta2、…またはTa A period of the counter electrode of L element to the opposite potential of the on-given, the n writing periods Ta1, Ta2, ..., or Ta
    nのいずれか1つは、前記j個の消去期間Te1、Te One of n, the j-number of erasure period Te1, Te
    2、…またはTejのいずれか1つまたは2つと一部重なっており、 前記n個の書き込み期間Ta1、Ta2、…及びTan 2, overlaps ... or any one or two and some of Tej, the n writing periods Ta1, Ta2, ... and Tan
    が全て出現した後、再び前記n個の書き込み期間Ta After but that appeared all, again the n writing period Ta
    1、Ta2、…またはTanのいずれか1つが出現し、 前記デジタルビデオ信号によって、前記n個の表示期間Tr1、Tr2、…及びTrnにおいて前記EL素子が発光するか発光しないかが選択され、 前記n個の表示期間Tr1、Tr2、…及びTrnの長さの比は、2 0 :2 1 :…、2 (n-1)で表されることを特徴とする発光装置の駆動方法。 1, Ta2, any one of ... or Tan emerged, the by digital video signal, the n display periods Tr1, Tr2, ..., and whether the EL element does not emit light or not to emit light in Trn is selected, the n display periods Tr1, Tr2, ..., and the ratio of the length Trn is 2 0: 2 1: ..., 2 a driving method of a light-emitting device characterized by being represented by (n-1).
  19. 【請求項19】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部とを有する発光装置の駆動方法であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、EL素子と、スイッチング用TFT 19. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a driving method of a light emitting device having a pixel portion, the pixel portion has a plurality of pixels and, said plurality of pixels, and the EL element, a switching TFT
    と、EL駆動用TFTとをそれぞれ有し、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記ゲート信号線駆動回路によって前記スイッチング用TFTの駆動が制御され、 前記スイッチング用TFTによって前記EL駆動用TF When, and a EL driver TFT, respectively, wherein the EL element has a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode, the gate signal line driver circuit driving of the switching TFT is controlled by the EL driver TF by the switching TFT
    Tの駆動が制御され、前記EL駆動用TFTによって前記画素電極の電位が制御され、前記対向電源線駆動回路によって前記対向電極の電位が制御されることで、前記EL素子の発光する時間が制御され、階調表示が行われ、 前記画素部の各ラインの画素のそれぞれにおいて、1フレーム期間中にn個の表示期間Tr1、Tr2、…及びTrnと、j個の非表示期間Td1、Td2、…及びT T is driven control of the potential of the pixel electrode by EL driving TFT is controlled, the by the opposing power source line drive circuit that the potential of the counter electrode is controlled, the light emitting time-control of the EL element is, gray scale display is performed in each of the lines of pixels of the pixel portion, n-number of display periods Tr1 during one frame period, Tr2, ... and Trn and, j-number of the non-display period Td1, Td2, ... and T
    djとが出現し、 前記n個の表示期間Tr1、Tr2、…またはTrnのうち任意の表示期間Tri(i=1、…、n)は、n個の書き込み期間Ta1、Ta2、…またはTanのうち任意の書き込み期間Taiにおいてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL And dj appeared, the n display periods Tr1, Tr2, ... or any display period of Trn Tri (i = 1, ..., n) is, the n writing periods Ta1, Ta2, ... or Tan among the digital video signal in any of the write period Tai is inputted to the pixels of each line of the pixel portion, and all of the EL that pixels in each line of the pixel portion has respectively
    素子の前記対向電極にオンの対向電位が与えられてから、前記n個の書き込み期間Ta1、Ta2、…またはTanのうち前記書き込み期間Taiの次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオンの対向電位が与えられるまで、もしくはj個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tek(k=1、…、j)において前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられるまでの期間であり、 前記j個の非表示期間Td1、Td2、…またはTdj After given opposing electric potential on the opposite electrode of the device, the n writing periods Ta1, Ta2, ..., or the write period digital video signal in the next write period appearing the pixel portion of the Tai of Tan is input to the pixels of each line, and the said opposing electrodes of all the EL elements of pixels of each line of pixel portions each having up opposing electric potential on is given, or the j erasure period Te1, Te2, ... or any erase period of Tej Tek (k = 1, ..., j) to the off-opposing electric potential to the counter electrodes of all the EL elements of pixels of each line of the pixel portion in having each given is a period, the j-number of the non-display period Td1, Td2, ... or Tdj
    のうち任意の非表示期間Tdkは、前記j個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tekにおいて前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられてから、前記n個の書き込み期間Ta Any non-display period Tdk of the opposite of the j-number of erasure period Te1, Te2, ..., or all of the EL elements having pixels of each line of the pixel section, respectively, in any erase period Tek Of Tej after given counter potential off the electrodes, said n write period Ta
    1、Ta2、…またはTanのうち前記消去期間Tek 1, Ta2, ... or the erasing period Tek out of Tan
    の次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記E All of the E with the digital video signal at the next write period appearing is inputted to the pixels of each line of the pixel portion, and the pixel of each line of the pixel section, respectively
    L素子の前記対向電極にオンの対向電位が与えられるまでの期間であり、 前記n個の書き込み期間Ta1、Ta2、…またはTa A period of the counter electrode of L element to the opposite potential of the on-given, the n writing periods Ta1, Ta2, ..., or Ta
    nのいずれか1つは、前記j個の消去期間Te1、Te One of n, the j-number of erasure period Te1, Te
    2、…またはTejのいずれか1つまたは2つと一部重なっており、 前記n個の書き込み期間Ta1、Ta2、…及びTan 2, overlaps ... or any one or two and some of Tej, the n writing periods Ta1, Ta2, ... and Tan
    が全て出現した後、再び前記n個の書き込み期間Ta After but that appeared all, again the n writing period Ta
    1、Ta2、…またはTanのいずれか1つが出現し、 前記デジタルビデオ信号によって、前記n個の表示期間Tr1、Tr2、…及びTrnにおいて前記EL素子が発光するか発光しないかが選択され、 前記n個の表示期間Tr1、Tr2、…及びTrnの長さの比は、2 0 :2 1 :…、2 (n-1)で表されることを特徴とする発光装置の駆動方法。 1, Ta2, any one of ... or Tan emerged, the by digital video signal, the n display periods Tr1, Tr2, ..., and whether the EL element does not emit light or not to emit light in Trn is selected, the n display periods Tr1, Tr2, ..., and the ratio of the length Trn is 2 0: 2 1: ..., 2 a driving method of a light-emitting device characterized by being represented by (n-1).
  20. 【請求項20】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記ゲート信号線駆動回路に接続された複数のゲート信号線と、前記対向電源線駆動回路に接続された複数の対向電源線と、複数の電源供給線とを有する発光装置の駆動方法であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、スイッチング用TFTと、EL駆動用TFTと、EL素子とをそれぞれ有し、 前記スイッチング用TFTが有するゲート電極は、前記複数のゲート信号線のいずれか1つと接続されており、 20. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a pixel portion, a plurality of source signal lines connected to the source signal line driver circuit, a gate signal a plurality of gate signal lines connected to the line drive circuit, a plurality of opposing power source line connected to the opposing power source line driving circuit, a driving method of a light emitting device having a plurality of power supply lines, the pixel Department has a plurality of pixels, the plurality of pixels includes a switching TFT, an EL driving TFT, and an EL element, respectively, a gate electrode to which the switching TFT has, the plurality of gate are either connected with one of the signal lines,
    前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線のいずれか1 A source region and a drain region having said switching TFT, either one is a plurality of source signal lines 1
    つと接続され、もう一方は前記EL駆動用TFTが有するゲート電極と接続されており、 前記EL素子は、画素電極と、対向電極と、前記画素電極と対向電極の間に設けられたEL層とを有し、 前記EL駆動用TFTが有するソース領域は前記複数の電源供給線のいずれか1つに接続されており、前記EL Bract is connected, the other is connected to the gate electrodes of the said EL driving TFT, and the EL element includes a pixel electrode, a counter electrode, and an EL layer provided between the pixel electrode and the counter electrode the a, a source region where the EL driving TFT has is connected to one of said plurality of power supply lines, the EL
    駆動用TFTが有するドレイン領域は前記画素電極に接続されており、 前記対向電極は前記複数の対向電源線のいずれか1つと接続され、 前記画素部の各ラインの画素のそれぞれにおいて、1フレーム期間中にn個の表示期間Tr1、Tr2、…及びTrnと、j個の非表示期間Td1、Td2、…及びT Drain region where the driving TFT has is connected to the pixel electrode, the counter electrode is any one connection of the plurality of opposing power source line, in each of the lines of pixels of the pixel portion, one frame period n display period Tr1 in, Tr2, ... and the Trn, j number of non-display period Td1, Td2, ... and T
    djとが出現し、 前記n個の表示期間Tr1、Tr2、…またはTrnのうち任意の表示期間Tri(i=1、…、n)は、n個の書き込み期間Ta1、Ta2、…またはTanのうち任意の書き込み期間Taiにおいてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL And dj appeared, the n display periods Tr1, Tr2, ... or any display period of Trn Tri (i = 1, ..., n) is, the n writing periods Ta1, Ta2, ... or Tan among the digital video signal in any of the write period Tai is inputted to the pixels of each line of the pixel portion, and all of the EL that pixels in each line of the pixel portion has respectively
    素子の前記対向電極にオンの対向電位が与えられてから、前記n個の書き込み期間Ta1、Ta2、…またはTanのうち前記書き込み期間Taiの次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオンの対向電位が与えられるまで、もしくはj個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tek(k=1、…、j)において前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられるまでの期間であり、 前記j個の非表示期間Td1、Td2、…またはTdj After given opposing electric potential on the opposite electrode of the device, the n writing periods Ta1, Ta2, ..., or the write period digital video signal in the next write period appearing the pixel portion of the Tai of Tan is input to the pixels of each line, and the said opposing electrodes of all the EL elements of pixels of each line of pixel portions each having up opposing electric potential on is given, or the j erasure period Te1, Te2, ... or any erase period of Tej Tek (k = 1, ..., j) to the off-opposing electric potential to the counter electrodes of all the EL elements of pixels of each line of the pixel portion in having each given is a period, the j-number of the non-display period Td1, Td2, ... or Tdj
    のうち任意の非表示期間Tdkは、前記j個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tekにおいて前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられてから、前記n個の書き込み期間Ta Any non-display period Tdk of the opposite of the j-number of erasure period Te1, Te2, ..., or all of the EL elements having pixels of each line of the pixel section, respectively, in any erase period Tek Of Tej after given counter potential off the electrodes, said n write period Ta
    1、Ta2、…またはTanのうち前記消去期間Tek 1, Ta2, ... or the erasing period Tek out of Tan
    の次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記E All of the E with the digital video signal at the next write period appearing is inputted to the pixels of each line of the pixel portion, and the pixel of each line of the pixel section, respectively
    L素子の前記対向電極にオンの対向電位が与えられるまでの期間であり、 前記n個の書き込み期間Ta1、Ta2、…またはTa A period of the counter electrode of L element to the opposite potential of the on-given, the n writing periods Ta1, Ta2, ..., or Ta
    nのいずれか1つは、前記j個の消去期間Te1、Te One of n, the j-number of erasure period Te1, Te
    2、…またはTejのいずれか1つまたは2つと一部重なっており、 前記n個の書き込み期間Ta1、Ta2、…及びTan 2, overlaps ... or any one or two and some of Tej, the n writing periods Ta1, Ta2, ... and Tan
    が全て出現した後、再び前記n個の書き込み期間Ta After but that appeared all, again the n writing period Ta
    1、Ta2、…またはTanのいずれか1つが出現し、 前記デジタルビデオ信号によって、前記n個の表示期間Tr1、Tr2、…及びTrnにおいて前記EL素子が発光するか発光しないかが選択され、 前記n個の表示期間Tr1、Tr2、…及びTrnの長さの比は、2 0 :2 1 :…、2 (n-1)で表されることを特徴とする発光装置の駆動方法。 1, Ta2, any one of ... or Tan emerged, the by digital video signal, the n display periods Tr1, Tr2, ..., and whether the EL element does not emit light or not to emit light in Trn is selected, the n display periods Tr1, Tr2, ..., and the ratio of the length Trn is 2 0: 2 1: ..., 2 a driving method of a light-emitting device characterized by being represented by (n-1).
  21. 【請求項21】ソース信号線駆動回路と、ゲート信号線駆動回路と、対向電源線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記ゲート信号線駆動回路に接続された複数のゲート信号線と、前記対向電源線駆動回路に接続された複数の対向電源線と、複数の電源供給線とを有する発光装置の駆動方法であって、 前記画素部は複数の画素を有しており、 前記複数の画素は、スイッチング用TFTと、EL駆動用TFTと、EL素子とをそれぞれ有し、 前記スイッチング用TFTが有するゲート電極は、前記複数のゲート信号線のいずれか1つと接続されており、 21. A source signal line driver circuit, a gate signal line driver circuit, and the opposing power source line driving circuit, a pixel portion, a plurality of source signal lines connected to the source signal line driver circuit, a gate signal a plurality of gate signal lines connected to the line drive circuit, a plurality of opposing power source line connected to the opposing power source line driving circuit, a driving method of a light emitting device having a plurality of power supply lines, the pixel Department has a plurality of pixels, the plurality of pixels includes a switching TFT, an EL driving TFT, and an EL element, respectively, a gate electrode to which the switching TFT has, the plurality of gate are either connected with one of the signal lines,
    前記スイッチング用TFTが有するソース領域とドレイン領域は、一方は前記複数のソース信号線のいずれか1 A source region and a drain region having said switching TFT, either one is a plurality of source signal lines 1
    つと接続され、もう一方は前記EL駆動用TFTが有するゲート電極と接続されており、 前記EL素子は、画素電極と、一定の電位に保たれた対向電極と、前記画素電極と対向電極の間に設けられたE Bract is connected, the other is connected to the gate electrodes of the said EL driving TFT, and the EL element includes a pixel electrode, a counter electrode held at a constant potential, between the pixel electrode and the counter electrode E provided in the
    L層とを有し、 前記EL駆動用TFTが有するソース領域は前記複数の電源供給線のいずれか1つに接続されており、前記EL And an L layer, a source region where the EL driving TFT has is connected to one of said plurality of power supply lines, the EL
    駆動用TFTが有するドレイン領域は前記画素電極に接続されており、 前記対向電極は前記複数の対向電源線のいずれか1つと接続され、 前記画素部の各ラインの画素のそれぞれにおいて、1フレーム期間中にn個の表示期間Tr1、Tr2、…及びTrnと、j個の非表示期間Td1、Td2、…及びT Drain region where the driving TFT has is connected to the pixel electrode, the counter electrode is any one connection of the plurality of opposing power source line, in each of the lines of pixels of the pixel portion, one frame period n display period Tr1 in, Tr2, ... and the Trn, j number of non-display period Td1, Td2, ... and T
    djとが出現し、 前記n個の表示期間Tr1、Tr2、…またはTrnのうち任意の表示期間Tri(i=1、…、n)は、n個の書き込み期間Ta1、Ta2、…またはTanのうち任意の書き込み期間Taiにおいてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL And dj appeared, the n display periods Tr1, Tr2, ... or any display period of Trn Tri (i = 1, ..., n) is, the n writing periods Ta1, Ta2, ... or Tan among the digital video signal in any of the write period Tai is inputted to the pixels of each line of the pixel portion, and all of the EL that pixels in each line of the pixel portion has respectively
    素子の前記対向電極にオンの対向電位が与えられてから、前記n個の書き込み期間Ta1、Ta2、…またはTanのうち前記書き込み期間Taiの次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオンの対向電位が与えられるまで、もしくはj個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tek(k=1、…、j)において前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられるまでの期間であり、 前記j個の非表示期間Td1、Td2、…またはTdj After given opposing electric potential on the opposite electrode of the device, the n writing periods Ta1, Ta2, ..., or the write period digital video signal in the next write period appearing the pixel portion of the Tai of Tan is input to the pixels of each line, and the said opposing electrodes of all the EL elements of pixels of each line of pixel portions each having up opposing electric potential on is given, or the j erasure period Te1, Te2, ... or any erase period of Tej Tek (k = 1, ..., j) to the off-opposing electric potential to the counter electrodes of all the EL elements of pixels of each line of the pixel portion in having each given is a period, the j-number of the non-display period Td1, Td2, ... or Tdj
    のうち任意の非表示期間Tdkは、前記j個の消去期間Te1、Te2、…またはTejのうち任意の消去期間Tekにおいて前記画素部の各ラインの画素がそれぞれ有する全ての前記EL素子の前記対向電極にオフの対向電位が与えられてから、前記n個の書き込み期間Ta Any non-display period Tdk of the opposite of the j-number of erasure period Te1, Te2, ..., or all of the EL elements having pixels of each line of the pixel section, respectively, in any erase period Tek Of Tej after given counter potential off the electrodes, said n write period Ta
    1、Ta2、…またはTanのうち前記消去期間Tek 1, Ta2, ... or the erasing period Tek out of Tan
    の次に出現する書き込み期間においてデジタルビデオ信号が前記画素部の各ラインの画素に入力され、かつ前記画素部の各ラインの画素がそれぞれ有する全ての前記E All of the E with the digital video signal at the next write period appearing is inputted to the pixels of each line of the pixel portion, and the pixel of each line of the pixel section, respectively
    L素子の前記対向電極にオンの対向電位が与えられるまでの期間であり、 前記n個の書き込み期間Ta1、Ta2、…またはTa A period of the counter electrode of L element to the opposite potential of the on-given, the n writing periods Ta1, Ta2, ..., or Ta
    nのいずれか1つは、前記j個の消去期間Te1、Te One of n, the j-number of erasure period Te1, Te
    2、…またはTejのいずれか1つまたは2つと一部重なっており、 前記n個の書き込み期間Ta1、Ta2、…及びTan 2, overlaps ... or any one or two and some of Tej, the n writing periods Ta1, Ta2, ... and Tan
    が全て出現した後、再び前記n個の書き込み期間Ta After but that appeared all, again the n writing period Ta
    1、Ta2、…またはTanのいずれか1つが出現し、 前記デジタルビデオ信号によって、前記n個の表示期間Tr1、Tr2、…及びTrnにおいて前記EL素子が発光するか発光しないかが選択され、 前記n個の表示期間Tr1、Tr2、…及びTrnの長さの比は、2 0 :2 1 :…、2 (n-1)で表されることを特徴とする発光装置の駆動方法。 1, Ta2, any one of ... or Tan emerged, the by digital video signal, the n display periods Tr1, Tr2, ..., and whether the EL element does not emit light or not to emit light in Trn is selected, the n display periods Tr1, Tr2, ..., and the ratio of the length Trn is 2 0: 2 1: ..., 2 a driving method of a light-emitting device characterized by being represented by (n-1).
  22. 【請求項22】請求項18乃至請求項21のいずれか1 22. any one of claims 18 to claim 21 1
    項において、 前記非表示期間Td1、Td2、…、Tdjのうち一番長い非表示期間が、フレーム期間中において一番最後に出現することを特徴とする発光装置の駆動方法。 In section the non-display period Td1, Td2, ..., the longest non-display period of Tdj is, a driving method of a light-emitting device characterized by appearing last in the frame period.
  23. 【請求項23】請求項18乃至請求項22のいずれか1 23. any one of claims 18 to claim 22 1
    項において、前記書き込み期間Ta1、Ta2、…、T In section the write period Ta1, Ta2, ..., T
    anは互いに重なっていないことを特徴とする発光装置の駆動方法。 A driving method of a light-emitting device characterized by an do not overlap each other.
  24. 【請求項24】請求項18乃至請求項23のいずれか1 24. any one of claims 18 to claim 23 1
    項において、前記消去期間Te1、Te2、…、Tej In section the erasing period Te1, Te2, ..., Tej
    は互いに重なっていないことを特徴とする発光装置の駆動方法。 A driving method of a light-emitting device characterized by do not overlap each other.
  25. 【請求項25】請求項18乃至請求項24のいずれか1 25. any one of claims 18 to claim 24 1
    項において、前記EL駆動用TFTは線形領域で駆動することを特徴とする発光装置の駆動方法 In section the EL driver TFT is a driving method of a light emitting device and drives in a linear region
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