JP2002014878A - Computer system and its maintenance method - Google Patents

Computer system and its maintenance method

Info

Publication number
JP2002014878A
JP2002014878A JP2000197802A JP2000197802A JP2002014878A JP 2002014878 A JP2002014878 A JP 2002014878A JP 2000197802 A JP2000197802 A JP 2000197802A JP 2000197802 A JP2000197802 A JP 2000197802A JP 2002014878 A JP2002014878 A JP 2002014878A
Authority
JP
Japan
Prior art keywords
bus
computer system
processor
bridge device
bus bridge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000197802A
Other languages
Japanese (ja)
Inventor
Tetsuro Ono
哲朗 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000197802A priority Critical patent/JP2002014878A/en
Publication of JP2002014878A publication Critical patent/JP2002014878A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To obtain necessary failure information even when the failure of a main processor is caused by making it possible to initialize a bus bridge device from a device other than a main processor. SOLUTION: A server control bus (SMB) 4 is arranged between an I/O processor 173 and host bridges 13 and 14, and the environment setting processing of the host bridges 13 and 14 by the I/O processor 173 is operated through a server control bus (SMB) 4. The server control bus (SMB) 4 is constituted as an exclusive serial bus to be used for the maintenance control of this computer system so as to be made independent of a host bus 1 and PCI buses 2 and 3. Therefore, the server control bus 4 is used so that the host bridges 13 and 14 can be initialized under the control of the I/O processor 173 even when the failure of the main processor 11 is generated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は計算機システムおよ
びその保守管理方法に関し、特にバスブリッジ装置を有
する計算機システムおよびその保守管理方法に関する。
The present invention relates to a computer system and its maintenance management method, and more particularly to a computer system having a bus bridge device and its maintenance management method.

【0002】[0002]

【従来の技術】従来より、計算機システムの保守管理技
術としてはサービスプロセッサ(SVP)を用いたもの
が知られている。サービスプロセッサは保守機能(障害
通知、情報取得、障害修復など)を実現するための専用
の監視装置であり、計算機システム本体とは独立した専
用ハードウェアによって実現されている。このため、計
算機システム本体の障害を外部に確実に通知することは
できるものの、その反面コストの増大を招くという問題
がある。
2. Description of the Related Art Conventionally, as a maintenance management technique for a computer system, one using a service processor (SVP) has been known. The service processor is a dedicated monitoring device for realizing a maintenance function (failure notification, information acquisition, failure repair, etc.), and is realized by dedicated hardware independent of the computer system main body. For this reason, although a failure of the computer system body can be reliably notified to the outside, there is a problem that the cost is increased.

【0003】ところで、最近の計算機システムにおいて
は、階層構造化された複数のバスが設けられているのが
通常である。これら複数のバス間はバスブリッジ装置に
よって接続されており、互いに異なるバス上に接続され
たデバイス間の通信は全てバスブリッジ装置を介して行
われる。また、バスブリッジ装置にはバスアービタなど
のバス制御に関する機能が内蔵されている場合が多く、
この場合には同一バス上のデバイス同士であってもその
間の通信には通常はバスブリッジ装置が必要とされる。
Incidentally, in recent computer systems, a plurality of buses having a hierarchical structure are usually provided. The plurality of buses are connected by a bus bridge device, and all communication between devices connected to different buses is performed via the bus bridge device. In many cases, bus bridge devices have built-in functions related to bus control such as a bus arbiter.
In this case, a bus bridge device is usually required for communication between devices on the same bus.

【0004】バスブリッジ装置の環境設定処理(初期化
処理)は主プロセッサ(CPU)によって行われる。こ
のため、もし主プロセッサの動作が停止されるような障
害が発生すると(主プロセッサ自体の障害、主プロセッ
サが接続されたホストバスの障害)、バスブリッジ装置
の動作環境を正しく設定することができなくなる。この
場合、ハードウェア的には問題の無い他の各種I/Oデ
バイスがバス上に存在する場合であっても、それらデバ
イスへのアクセスが出来なくなり、保守管理に有効な情
報を取得できなくなるという問題が生じる。
An environment setting process (initialization process) of the bus bridge device is performed by a main processor (CPU). For this reason, if a failure occurs such that the operation of the main processor is stopped (a failure of the main processor itself or a failure of the host bus to which the main processor is connected), the operating environment of the bus bridge device can be set correctly. Disappears. In this case, even if there are other various I / O devices on the bus which have no problem in terms of hardware, access to those devices becomes impossible, and information effective for maintenance management cannot be obtained. Problems arise.

【0005】[0005]

【発明が解決しようとする課題】そこで、最近では、バ
スブリッジ装置そのものの機能を用いずに、そのバスブ
リッジ装置の上位側バス/下位側バスを外部から直接ア
クセス制御するための仕組みが提案されている(特開平
11−259383号公報)。
Therefore, recently, there has been proposed a mechanism for directly controlling the external access of the upper bus / lower bus of the bus bridge device without using the function of the bus bridge device itself. (JP-A-11-259383).

【0006】この技術では、バスブリッジ装置のバス制
御機能自体は用いていないので、バスブリッジ装置自体
が正常動作せずとも必要な情報をバス上のデバイスから
取得できる。しかし、計算機システム本体とは独立した
専用ハードウェア(サービスプロセッサ)を用意し、そ
の専用ハードウェアがバスブリッジ装置に代わってバス
制御およびI/O制御を全て行うという大がかりな構成
が必要となるので、多大なコスト増を招くことになる。
In this technique, since the bus control function of the bus bridge device itself is not used, necessary information can be obtained from devices on the bus even if the bus bridge device itself does not operate normally. However, a large-scale configuration is required in which dedicated hardware (service processor) independent of the computer system main body is prepared and the dedicated hardware performs all bus control and I / O control instead of the bus bridge device. This leads to a significant increase in cost.

【0007】本発明は上述の事情に鑑みてなされたもの
であり、主プロセッサ以外のデバイスからもバスブリッ
ジ装置の初期化処理を行えるようにし、バスブリッジ装
置自体の機能を用いて各種デバイスに対するアクセスを
実現可能な計算機システムおよびその保守管理方法を提
供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and enables devices other than the main processor to perform initialization processing of a bus bridge device, and to access various devices by using functions of the bus bridge device itself. It is an object of the present invention to provide a computer system capable of realizing the above and a maintenance management method thereof.

【0008】[0008]

【課題を解決するための手段】上述の課題を解決するた
め、本発明は、主プロセッサと、各種デバイスが接続さ
れるバス間を相互接続するバスブリッジ装置とを有して
なる計算機システムにおいて、前記バスブリッジ装置に
接続され、前記複数のバスとは独立して動作可能なシス
テム管理用バスと、前記主プロセッサの動作停止を伴う
前記計算機システムの障害発生時に、バスを介した前記
各種デバイスに対するアクセスが可能になるように前記
バスブリッジ装置の動作環境設定に必要な環境設定情報
を前記システム管理用バスを介して前記バスブリッジ装
置に設定する障害監視手段を具備することを特徴とす
る。
To solve the above-mentioned problems, the present invention provides a computer system having a main processor and a bus bridge device for interconnecting buses to which various devices are connected. A system management bus connected to the bus bridge device and operable independently of the plurality of buses; and a controller for the various devices via the bus when a failure occurs in the computer system accompanied by a halt of operation of the main processor. A failure monitoring unit is provided for setting environment setting information necessary for setting an operation environment of the bus bridge device to the bus bridge device via the system management bus so that the bus bridge device can be accessed.

【0009】この計算機システムにおいては、複数のバ
スとは独立して動作可能なシステム管理用バスが設けら
れており、主プロセッサの障害発生時には、そのシステ
ム管理用バスを介してバスブリッジ装置に対する環境設
定情報の設定が行われ、これによってバスブリッジ装置
が初期化される。主プロセッサの障害によりバスブリッ
ジ装置を初期化できないような環境であっても、主プロ
セッサ以外のバス上の他のデバイスがハードウェア的に
問題がない状態であれば、それらデバイスに対するアク
セスをバスブリッジ装置自体のバス制御機能を利用して
行うことが可能となる。よって、各種デバイスから保守
管理に必要な情報を取得したり、障害発生を通信用デバ
イスを通じて外部に通知するといった保守管理動作を容
易に行うことができる。
In this computer system, a system management bus operable independently of the plurality of buses is provided. When a failure occurs in the main processor, an environment for the bus bridge device is provided via the system management bus. The setting of the setting information is performed, whereby the bus bridge device is initialized. Even in an environment where the bus bridge device cannot be initialized due to the failure of the main processor, if other devices on the bus other than the main processor have no hardware problems, access to those devices is performed by the bus bridge. This can be performed using the bus control function of the device itself. Therefore, it is possible to easily perform maintenance management operations such as acquiring information necessary for maintenance management from various devices and notifying the occurrence of a failure to the outside through the communication device.

【0010】障害発生時にバスブリッジ装置に設定する
環境設定情報は、計算機システムが正常に動作している
時に予めバスブリッジ装置から取得しておき、それを障
害発生時に利用することが好ましい。これにより、正し
い環境設定情報を容易にバスブリッジ装置に設定するこ
とが可能となる。
It is preferable that environment setting information to be set in the bus bridge device when a failure occurs is obtained in advance from the bus bridge device when the computer system is operating normally, and is used when a failure occurs. This makes it possible to easily set correct environment setting information in the bus bridge device.

【0011】また、本発明は、主プロセッサと、各種デ
バイスが接続されるバス間を相互接続するバスブリッジ
装置とを有してなる計算機システムにおいて、前記バス
ブリッジ装置に接続され、前記複数のバスとは独立して
動作可能なシステム管理用バスと、前記計算機システム
のI/Oモジュールとして機能するI/Oデバイス内に
設けられ、前記主プロセッサの動作停止を伴う前記計算
機システムの障害発生時に、前記バスブリッジ装置の動
作環境設定に必要な環境設定情報を前記システム管理用
バスを介して前記バスブリッジ装置に設定するI/Oプ
ロセッサとを具備することを特徴とする。
The present invention also provides a computer system having a main processor and a bus bridge device for interconnecting buses to which various devices are connected, wherein the plurality of buses are connected to the bus bridge device. A system management bus operable independently of the computer system, and an I / O device functioning as an I / O module of the computer system. An I / O processor for setting environment setting information necessary for setting an operation environment of the bus bridge device to the bus bridge device via the system management bus.

【0012】この計算機システムにおいては、その計算
機システム内の通常のI/Oデバイス内に設けられたI
/Oプロセッサにバスブリッジ装置に対する環境設定機
能が搭載されており、主プロセッサの動作停止を伴う障
害発生が発生すると、I/Oプロセッサ側からの制御で
バスブリッジ装置にその動作環境設定に必要な環境設定
情報が設定される。環境設定情報の設定は、上述したよ
うに、複数のバスとは独立して動作可能なシステム管理
用バスを介して行われるので、通常のバスサイクルが正
常に実行できない環境下でもバスブリッジ装置を機能回
復させることができる。よって、そのバスブリッジ装置
の機能を利用してバス上の各種デバイスをアクセスする
ことができるので、計算機本体とは独立した専用ハード
ウェアを用いることなく、計算機システムに通常設けら
れているハードウェアモジュールのみにより容易に保守
管理のための動作を実行することが可能となる。
In this computer system, an I / O device provided in a normal I / O device in the computer system
The I / O processor is provided with an environment setting function for the bus bridge device. When a failure occurs with the main processor being stopped, the I / O processor controls the bus bridge device to set its operation environment. The environment setting information is set. As described above, the setting of the environment setting information is performed through the system management bus that can operate independently of the plurality of buses. Therefore, even in an environment where a normal bus cycle cannot be executed normally, the bus bridge device can be used. Function can be restored. Therefore, various devices on the bus can be accessed using the function of the bus bridge device, so that hardware modules normally provided in the computer system are used without using dedicated hardware independent of the computer main body. Only for this, the operation for maintenance management can be easily performed.

【0013】また、前記I/Oプロセッサに、前記バス
ブリッジ装置の環境設定処理を実行した後、前記バスブ
リッジ装置を介したバスサイクルによって前記各種デバ
イスから前記計算機システムの保守に必要な障害情報を
取得する手段と、前記取得した障害情報を前記複数のバ
スのいずれかに接続された通信デバイスを経由して外部
に通知する手段とをさらに設けることにより、保守管理
に必要なほとんど全ての動作をI/Oプロセッサによっ
て実現することが可能となる。また、外部への情報通知
にはバス上に接続された通信デバイスを用いているの
で、計算機本体とは独立した保守管理専用の通信デバイ
スを用意する必要もない。
Further, after executing the environment setting processing of the bus bridge device, the I / O processor receives fault information necessary for maintenance of the computer system from the various devices by a bus cycle via the bus bridge device. By further providing means for acquiring, and means for notifying the acquired failure information to the outside via a communication device connected to any of the plurality of buses, almost all operations required for maintenance management can be performed. This can be realized by an I / O processor. Further, since the communication device connected to the bus is used for information notification to the outside, there is no need to prepare a communication device dedicated to maintenance and management independent of the computer main body.

【0014】また、割り込み信号の発行先を主プロセッ
サから前記I/Oプロセッサに切り替える機構をさらに
容易することにより、各デバイスからの割り込みをI/
Oプロセッサ側で処理することが可能となり、計算機シ
ステム内のハードウェア動作の制御を主プロセッサに代
わってI/Oデバイス側で容易に行うことが可能とな
る。
Further, by further facilitating a mechanism for switching an issue destination of an interrupt signal from the main processor to the I / O processor, an interrupt from each device can be transmitted to the I / O processor.
Processing can be performed on the O processor side, and control of hardware operation in the computer system can be easily performed on the I / O device side instead of the main processor.

【0015】[0015]

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図1には、本発明の一実施形態に係
る計算機システムの構成が示されている。この計算機シ
ステムはサーバコンピュータとして使用されるものであ
り、図示のように、主プロセッサ(CPU)11、主メ
モリ12、第1および第2のホストバスブリッジ13,
14、第1および第2のLANコントローラ15,1
6、RAIDコントローラ17、複数のHDDユニット
18、他のI/Oデバイス19、割り込み制御回路2
0、および内部監視センサ21などから構成されてい
る。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of a computer system according to an embodiment of the present invention. This computer system is used as a server computer. As shown, a main processor (CPU) 11, a main memory 12, first and second host bus bridges 13,
14, first and second LAN controllers 15, 1
6, RAID controller 17, multiple HDD units 18, other I / O devices 19, interrupt control circuit 2
0, an internal monitoring sensor 21 and the like.

【0016】主プロセッサ(CPU)11は本計算機シ
ステム全体の動作を制御するためのものであり、主メモ
リ12上にロードされるオペレーティングシステムおよ
びアプリケーションプログラム等を実行する。ホストバ
スブリッジ13,14はそれぞれ主プロセッサ(CP
U)11が接続されたホストバス1とPCIバス2,3
間を相互接続するブリッジLSIであり、ホストバスと
PCIバスと間でトランザクションを双方向で伝達する
機能およびバスアービタなどを初めとするPCIバス制
御機能を有している。PCIバス2,3は、各種I/O
デバイスを接続するためのI/Oバスとして用いられ
る。
The main processor (CPU) 11 controls the operation of the entire computer system, and executes an operating system, application programs, and the like loaded on the main memory 12. The host bus bridges 13 and 14 each have a main processor (CP
U) Host bus 1 to which 11 is connected and PCI buses 2 and 3
This is a bridge LSI for interconnecting them, and has a function of transmitting transactions bidirectionally between a host bus and a PCI bus, and a PCI bus control function such as a bus arbiter. The PCI buses 2 and 3 are various I / O
It is used as an I / O bus for connecting devices.

【0017】ホストバスブリッジ13,14の各々はP
CIデバイスであり、その動作環境設定に必要な環境設
定情報(バスアドレス、PCIバス2,3上の各I/O
デバイスに割り当てられるI/Oアドレス空間、その他
バス制御に必要な情報)は各々のホストバスブリッジ1
3,14内に設けられたコンフィグレーションレジスタ
に設定される。
Each of the host bus bridges 13 and 14 has P
A CI device, and environment setting information (a bus address, each I / O on the PCI buses 2 and 3) necessary for setting an operation environment thereof.
The I / O address space allocated to the device and other information necessary for bus control) are stored in each host bus bridge 1
These are set in the configuration registers provided in the registers 3 and 14.

【0018】ホストバスブリッジ13については、ホス
トバス1がプライマリーバスとなり、PCIバス2がセ
カンダリーバスとなる。ホストバス1上のバストランザ
クションで指定されるアドレスがPCIバス2上の各I
/Oデバイスに対応するアドレス空間に属するとき、ホ
ストバスブリッジ13は、ホストバス1上のバストラン
ザクションをPCIバス2に伝達する。逆に、PCIバ
ス2上のバストランザクションは、そのバストランザク
ションで指定されるアドレスがPCIバス2上の各I/
Oデバイスに対応するアドレス空間に属さない時に、ホ
ストバスブリッジ13によってホストバス1上に伝達さ
れる。
As for the host bus bridge 13, the host bus 1 becomes a primary bus and the PCI bus 2 becomes a secondary bus. The address specified by the bus transaction on the host bus 1 is
When belonging to the address space corresponding to the / O device, the host bus bridge 13 transmits a bus transaction on the host bus 1 to the PCI bus 2. Conversely, the bus transaction on the PCI bus 2 is performed when the address specified by the bus transaction is
When it does not belong to the address space corresponding to the O device, it is transmitted onto the host bus 1 by the host bus bridge 13.

【0019】ホストバスブリッジ14については、ホス
トバス1がプライマリーバスとなり、PCIバス3がセ
カンダリーバスとなる。ホストバス1上のバストランザ
クションで指定されるアドレスがPCIバス3の各I/
Oデバイスに対応するアドレス空間に属するとき、ホス
トバスブリッジ14は、ホストバス1上のバストランザ
クションをPCIバス3に伝達する。逆に、PCIバス
3上のバストランザクションは、そのバストランザクシ
ョンで指定されるアドレスがPCIバス3上の各I/O
デバイスに対応するアドレス空間に属さない時に、ホス
トバスブリッジ14によってホストバス1上に伝達され
る。
As for the host bus bridge 14, the host bus 1 becomes a primary bus, and the PCI bus 3 becomes a secondary bus. The address specified by the bus transaction on the host bus 1 is
When belonging to the address space corresponding to the O device, the host bus bridge 14 transmits a bus transaction on the host bus 1 to the PCI bus 3. Conversely, the bus transaction on the PCI bus 3 is such that the address specified by the bus transaction is
When it does not belong to the address space corresponding to the device, it is transmitted on the host bus 1 by the host bus bridge 14.

【0020】LANコントローラ15,16およびRA
IDコントローラ17はI/Oデバイス19と同様に本
計算機システムのI/Oモジュールとして設けられたP
CIデバイスである。第1のLANコントローラ15は
PCIバス2に接続されており、また第2のLANコン
トローラ16はPCIバス3に接続されている。これら
第1および第2のLANコントローラ15,16はLA
N接続のためのネットワークインターフェースを提供
し、管理サーバ100との通信は、その管理サーバ10
0が存在するLANに接続された第1のLANコントロ
ーラ15を介して行われる。
LAN controllers 15, 16 and RA
The ID controller 17 is, like the I / O device 19, provided with a P / P module provided as an I / O module of the computer system.
It is a CI device. The first LAN controller 15 is connected to the PCI bus 2, and the second LAN controller 16 is connected to the PCI bus 3. These first and second LAN controllers 15, 16 are LA
Network interface for N connection is provided, and communication with the management server 100 is performed by the management server 10
0 is performed via the first LAN controller 15 connected to the LAN in which 0 exists.

【0021】RAIDコントローラ17は複数のHDD
ユニット18からなるディスクアレイの制御を例えばR
AID5等の方式で実行するI/Oデバイスであり、図
示のようにPCIバス3に接続されている。このRAI
Dコントローラ17は、内部PCIバス171、PCI
/PCIブリッジ172、I/Oプロセッサ173、メ
モリ174、およびSCSIコントローラ175から構
成されている。
The RAID controller 17 includes a plurality of HDDs.
The control of the disk array composed of the units 18 is, for example, R
It is an I / O device that executes according to a method such as AID5, and is connected to the PCI bus 3 as illustrated. This RAI
The D controller 17 includes an internal PCI bus 171, a PCI
/ PCI bridge 172, I / O processor 173, memory 174, and SCSI controller 175.

【0022】PCI/PCIブリッジ172はPCIバ
ス3と内部PCIバス171とを接続するブリッジあ
る。内部PCIバス171にはI/Oプロセッサ173
およびHDD制御のためのSCSIコントローラ175
が接続されている。I/Oプロセッサ173はRAID
制御に関する処理を行うためのプロセッサであり、メモ
リ174上のファームウェアに従って動作する。本実施
形態においては、このI/Oプロセッサ173にホスト
ブリッジ13,14を初めとするI/Oバス(PCIバ
ス2,3)側に関する初期設定を行う機能、および障害
通知、障害情報取得、障害修復などの障害保守機能が搭
載されている。
The PCI / PCI bridge 172 is a bridge that connects the PCI bus 3 and the internal PCI bus 171. The internal PCI bus 171 has an I / O processor 173
Controller 175 for HDD and HDD control
Is connected. I / O processor 173 is RAID
A processor for performing processing related to control, and operates according to firmware on the memory 174. In the present embodiment, the I / O processor 173 has a function of performing initial settings relating to the I / O buses (PCI buses 2 and 3) including the host bridges 13 and 14, a failure notification, failure information acquisition, and failure information. A failure maintenance function such as restoration is installed.

【0023】I/Oプロセッサ173とホストブリッジ
13,14との間には図示のようにサーバ管理バス(S
MB)4が配設されており、I/Oプロセッサ173に
よるホストブリッジ13,14の環境設定処理(初期化
処理)はサーバ管理バス(SMB)4を介して行われ
る。サーバ管理バス(SMB)4は本計算機システムの
保守管理に使用される専用のシリアルバスであり、ホス
トバス1およびPCIバス2,3とは独立している。よ
って、このサーバ管理バス(SMB)4は、ホストブリ
ッジ13,14のバス制御機能の状態およびホストバス
1,PCIバス2,3の状態に関係なく、独立して使用
することができる。
As shown, a server management bus (S) is provided between the I / O processor 173 and the host bridges 13 and 14.
An environment setting process (initialization process) of the host bridges 13 and 14 by the I / O processor 173 is performed via the server management bus (SMB) 4. The server management bus (SMB) 4 is a dedicated serial bus used for maintenance management of the computer system, and is independent of the host bus 1 and the PCI buses 2 and 3. Therefore, the server management bus (SMB) 4 can be used independently of the states of the bus control functions of the host bridges 13 and 14 and the states of the host buses 1 and the PCI buses 2 and 3.

【0024】サーバ管理バス(SMB)4には、さらに
内部監視センサ21、割り込み制御回路20、およびR
AIDコントローラ17のPCI/PCIブリッジ17
2も接続されており、I/Oプロセッサ173は、内部
監視センサ21によって検知された本計算機システムの
電源やファン等に関する情報をサーバ管理バス(SM
B)4を介して取得したり、割り込み制御回路20およ
びPCI/PCIブリッジ172の動作をサーバ管理バ
ス(SMB)4を介して制御することもできる。
The server management bus (SMB) 4 further includes an internal monitoring sensor 21, an interrupt control circuit 20,
PCI / PCI bridge 17 of AID controller 17
2 is also connected, and the I / O processor 173 sends information on the power supply and the fan of the computer system detected by the internal monitoring sensor 21 to the server management bus (SM).
B) It is also possible to obtain the information via the server 4 or control the operations of the interrupt control circuit 20 and the PCI / PCI bridge 172 via the server management bus (SMB) 4.

【0025】割り込み制御回路20はLANコントロー
ラ15,16を初めとする各I/Oデバイスからの割り
込み要求に応じて主プロセッサ11に割り込み信号を発
行する。この割り込み制御回路20は、サーバ管理バス
(SMB)4からの所定のコマンドに応じて、割り込み
信号の発行先を主プロセッサ11からI/Oプロセッサ
173に切り換え可能に構成されている。
The interrupt control circuit 20 issues an interrupt signal to the main processor 11 in response to an interrupt request from each of the I / O devices including the LAN controllers 15 and 16. The interrupt control circuit 20 is configured to be able to switch the issue destination of the interrupt signal from the main processor 11 to the I / O processor 173 according to a predetermined command from the server management bus (SMB) 4.

【0026】なお、システム構成によっては、PCIバ
ス2,3にPCI/PCIブリッジを介して別のPCI
バスがさらに接続される場合もある。また、実際には、
ディスプレイコントローラやキーボードコントローラな
ど様々なI/OデバイスがPCIなどのI/Oバス上に
接続されることになる。
Depending on the system configuration, another PCI bus may be connected to the PCI buses 2 and 3 via a PCI / PCI bridge.
A bus may be further connected. Also, in practice,
Various I / O devices such as a display controller and a keyboard controller are connected to an I / O bus such as a PCI.

【0027】本計算機システムにおいては、正常時に
は、主プロセッサ11がホストバスブリッジ13,1
4、PCI/PCIブリッジ172、および各I/Oデ
バイスの初期設定(アドレス設定など)を行なう。ま
た、各I/Oデバイスからの割込み信号は、割込み制御
回路20経由で主プロセッサ11に伝えられ、必要なI
/O処理を行なうことになる。
In this computer system, the main processor 11 operates normally when the host bus bridge 13
4. Perform initial setting (address setting, etc.) of the PCI / PCI bridge 172 and each I / O device. Further, an interrupt signal from each I / O device is transmitted to the main processor 11 via the interrupt control circuit 20, and the necessary I / O device
/ O processing is performed.

【0028】主プロセッサ11側で障害が発生した場合
には、主プロセッサ11からI/Oプロセッサ173に
対する定期的なアクセスがなくなり、I/Oプロセッサ
173がタイムアウトを検出し、サーバ監視動作を開始
する。I/Oプロセッサ173は、先ず、サーバ管理バ
ス(SMB)4を経由して各バスブリッジ(本例では、
ホストバスブリッジ13,14、PCI/PCIブリッ
ジ173)の初期化を行う。この初期化のための設定情
報、つまり各バスブリッジのコンフィグレーションレジ
スタに設定すべきコンフィグレーション情報(環境設定
情報)は、予めシステム正常動作時にRAIDコントロ
ーラ17のメモリ174上に格納しておく。さらに、I
/Oプロセッサ173は、サーバ管理バス(SMB)4
からの制御で割り込み制御回路20の割り込み信号出力
先を切り換え、主プロセッサ11に出力していた割り込
み信号をI/Oプロセッサ173側に切り替える。この
処理により、I/Oプロセッサ173は、主プロセッサ
11に代わって各I/Oデバイスからのイベントを割り
込み信号によって受け取ることが可能となる。また、ホ
ストバスブリッジ13,14も初期化しているので、P
CIバスサイクルの実行により、PCIデバイス2,3
上の各I/Oデバイス、および主メモリ12へのアクセ
スも可能である。
When a fault occurs on the main processor 11, the main processor 11 loses regular access to the I / O processor 173, and the I / O processor 173 detects a timeout and starts a server monitoring operation. . The I / O processor 173 first communicates with each bus bridge (in this example, via the server management bus (SMB) 4).
The host bus bridges 13 and 14 and the PCI / PCI bridge 173 are initialized. The setting information for initialization, that is, the configuration information (environment setting information) to be set in the configuration register of each bus bridge is stored in the memory 174 of the RAID controller 17 in advance during normal operation of the system. Furthermore, I
The / O processor 173 is a server management bus (SMB) 4
Then, the interrupt signal output destination of the interrupt control circuit 20 is switched by the control from, and the interrupt signal output to the main processor 11 is switched to the I / O processor 173 side. With this processing, the I / O processor 173 can receive an event from each I / O device in place of the main processor 11 by an interrupt signal. Since the host bus bridges 13 and 14 have also been initialized, P
By executing the CI bus cycle, the PCI devices 2, 3
Access to each of the above I / O devices and the main memory 12 is also possible.

【0029】こうした動作状態で、I/Oプロセッサ1
73は、主メモリ12上の情報や、サーバ管理バス(S
MB)4上の内部監視センサ21による情報、さらには
各I/Oデバイスの障害情報などをPCIバスサイクル
により、あるいはサーバ管理バス(SMB)4を介して
取得し、それを障害情報としてLANコントローラ15
経由でLAN上の管理サーバ100に通知することがで
きる。
In such an operating state, the I / O processor 1
Reference numeral 73 denotes information on the main memory 12 and a server management bus (S
The information obtained by the internal monitoring sensor 21 on the MB) 4 and the failure information of each I / O device are acquired by a PCI bus cycle or via the server management bus (SMB) 4 and are obtained as failure information by the LAN controller. Fifteen
The notification can be sent to the management server 100 on the LAN via the LAN.

【0030】次に、図2を参照して、ホストバスブリッ
ジ13,14をサーバ管理バス(SMB)4側から初期
設定するために必要なホストバスブリッジ13,14の
構成について説明する。
Next, the configuration of the host bus bridges 13 and 14 necessary for initializing the host bus bridges 13 and 14 from the server management bus (SMB) 4 will be described with reference to FIG.

【0031】図2に示されているように、ホストバスブ
リッジ13,14の各々には、プライマリPCIインタ
フェイス201、コンフィグレーションレジスタ20
2、サーバ管理バスインタフェイス(SMB I/F)
203が設けられている。プライマリPCIインタフェ
イス201は、ホストバスブリッジ13,14のプライ
マリーバス側、つまりホストバス1との間のインタフェ
イス用の回路であり、コンフィグレーションレジスタ2
02に対するコンフィグレーション情報の設定は通常は
主プロセッサ11によって実行されるコンフィグレーシ
ョンサイクルによりホストバス1側から行われる。この
コンフィグレーションサイクルに応答して、必要なコン
フィグレーション情報がプライマリPCIインタフェイ
ス201を介してコンフィグレーションレジスタ202
に設定される。
As shown in FIG. 2, each of the host bus bridges 13 and 14 has a primary PCI interface 201 and a configuration register 20.
2. Server management bus interface (SMB I / F)
203 is provided. The primary PCI interface 201 is a circuit for an interface between the host bus bridges 13 and 14 on the primary bus side, that is, the host bus 1 and the configuration register 2.
The setting of the configuration information for 02 is normally performed from the host bus 1 side in a configuration cycle executed by the main processor 11. In response to this configuration cycle, the necessary configuration information is transmitted to the configuration register 202 via the primary PCI interface 201.
Is set to

【0032】本例においては、コンフィグレーションレ
ジスタ202に対するアクセスは、サーバ管理バスイン
タフェイス(SMB I/F)203の働きによりサー
バ管理バス(SMB)4側からも行うことができる。す
なわち、I/Oプロセッサ173がサーバ管理バス(S
MB)4を介して特定のコマンドをサーバ管理バスイン
タフェイス(SMB I/F)203に発行することに
より、主プロセッサ11およびホストバス1を一切使用
することなく、コンフィグレーションレジスタ202か
らの情報取得、およびコンフィグレーションレジスタ2
02への情報設定をI/Oプロセッサ173の制御によ
りサーバ管理バス(SMB)4側から行うことができ
る。
In this embodiment, access to the configuration register 202 can be performed from the server management bus (SMB) 4 by the operation of the server management bus interface (SMB I / F) 203. That is, the I / O processor 173 sends the server management bus (S
By issuing a specific command to the server management bus interface (SMB I / F) 203 via the MB) 4, information is acquired from the configuration register 202 without using the main processor 11 and the host bus 1 at all. , And configuration register 2
02 can be set from the server management bus (SMB) 4 side under the control of the I / O processor 173.

【0033】また、I/Oプロセッサ173の制御によ
り、ホストバスブリッジ13,14自体を必要に応じて
サーバ管理バス(SMB)4側からリセットする事もで
きる。
Further, under the control of the I / O processor 173, the host bus bridges 13 and 14 can be reset from the server management bus (SMB) 4 if necessary.

【0034】次に、図3を参照して、割り込み制御回路
20の構成例について説明する。
Next, a configuration example of the interrupt control circuit 20 will be described with reference to FIG.

【0035】割り込み制御回路20には、図示のよう
に、割り込み制御部211、セレクタ(SEL)21
2、およびサーバ管理バスインタフェイス(SMB I
/F)213が設けられている。割り込み制御部211
は、各I/Oデバイスからの割り込み要求信号を予め決
められた割り込み優先順位に従って処理することによっ
て一つの割り込み信号を発生する。セレクタ(SEL)
212は、割り込み制御部211からの割り込み信号の
発行先を主プロセッサ11とI/Oプロセッサ173と
の間で切り替えるためのものであり、通常は、割り込み
信号が主プロセッサ11に出力されるように構成されて
いる。サーバ管理バス(SMB)4およびサーバ管理バ
スインタフェイス(SMB I/F)213を介してI
/Oプロセッサ173からの所定のコマンドを受け取る
と、セレクタ(SEL)212によって割り込み信号の
発行先が主プロセッサ11からI/Oプロセッサ173
側に切り替えられる。
The interrupt control circuit 20 includes an interrupt control unit 211 and a selector (SEL) 21 as shown in FIG.
2, and the server management bus interface (SMB I
/ F) 213 are provided. Interrupt control unit 211
Generates one interrupt signal by processing an interrupt request signal from each I / O device in accordance with a predetermined interrupt priority. Selector (SEL)
212 is for switching the issue destination of the interrupt signal from the interrupt control unit 211 between the main processor 11 and the I / O processor 173. Normally, the interrupt signal is output to the main processor 11 so that the interrupt signal is output to the main processor 11. It is configured. I via a server management bus (SMB) 4 and a server management bus interface (SMB I / F) 213
Upon receiving a predetermined command from the I / O processor 173, the selector (SEL) 212 switches the destination of the interrupt signal from the main processor 11 to the I / O processor 173.
Can be switched to the side.

【0036】次に、図4を参照して、I/Oプロセッサ
173の機能構成について説明する。以下の機能のほと
んどはI/Oプロセッサ173によって実行されるファ
ームウェアによって提供されるものである。
Next, a functional configuration of the I / O processor 173 will be described with reference to FIG. Most of the following functions are provided by firmware executed by the I / O processor 173.

【0037】ウォッチドッグタイマ機能部311は主プ
ロセッサ11からの定期的なアクセスが正常に行われて
いるか否かを監視するためのものであり、所定期間経過
してもアクセスが行われない時にはタイムアウト(障害
発生検出)のイベントを発行する。このタイムアウトイ
ベントは制御処理切換部312に送られ、制御部313
によって行われるI/Oプロセッサ173の処理が通常
時の処理からサーバ監視処理に切り替えられる。
The watchdog timer function unit 311 is for monitoring whether the regular access from the main processor 11 is normally performed or not. (Failure detection) event is issued. This timeout event is sent to the control processing switching unit 312, and the control unit 313
The processing of the I / O processor 173 performed is switched from the normal processing to the server monitoring processing.

【0038】制御部313には、図示のように、コンフ
ィグレーション情報取得処理部314、RAID制御機
能部315、およびサーバ監視処理部316が設けられ
ている。コンフィグレーション情報取得処理部314お
よびRAID制御機能部315は通常処理時に実行され
るものであり、コンフィグレーション情報取得処理部3
14はシステム稼働中に各バスブリッジのコンフィグレ
ーション情報を取得してメモリ174に保存する処理を
実行する。サーバ監視処理部316は、障害発生時に実
行されるものであり、メモリ174上のコンフィグレー
ション情報を用いて各バスブリッジの初期化を行う初期
化処理部401、割り込み先を切り替えるための割り込
み制御回路切り替え処理部402、LANコントローラ
15経由で障害発生を管理サーバ100に通知するため
の障害通知部403、および各I/Oや主メモリ12か
ら障害情報を取得するための障害情報取得部404など
から構成されている。
As shown in the figure, the control unit 313 includes a configuration information acquisition processing unit 314, a RAID control function unit 315, and a server monitoring processing unit 316. The configuration information acquisition processing unit 314 and the RAID control function unit 315 are executed at the time of normal processing.
Reference numeral 14 executes a process of acquiring the configuration information of each bus bridge during the operation of the system and storing the configuration information in the memory 174. The server monitoring processing unit 316 is executed when a failure occurs. The server monitoring processing unit 316 initializes each bus bridge using the configuration information in the memory 174, and an interrupt control circuit for switching an interrupt destination. A switching processing unit 402, a failure notification unit 403 for notifying the management server 100 of a failure occurrence via the LAN controller 15, a failure information acquisition unit 404 for acquiring failure information from each I / O and the main memory 12, and the like. It is configured.

【0039】次に、図5および図6のフローチャートを
参照して、通常時に行われるI/Oプロセッサ173の
動作について説明する。
Next, the operation of the I / O processor 173 that is normally performed will be described with reference to the flowcharts of FIGS.

【0040】I/Oプロセッサ173は、サーバ管理バ
ス(SMB)4を介してホストブリッジ13,14を初
めとする各バスブリッジをアクセスすることにより、そ
れら各バスブリッジのコンフィグレーションレジスタに
設定されているコンフィグレーション情報を取得する
(ステップS101)。また、I/Oプロセッサ173
は、必要に応じて、LANコントローラ15,16を初
めとする各I/OデバイスをPCIバス経由でアクセス
し、それらI/Oデバイスのコンフィグレーション情報
も取得する(ステップS101)。次いで、I/Oプロ
セッサ173は、取得した各コンフィグレーション情報
をメモリ174に保存する(ステップS103)。これ
らステップS101〜S103の処理は、RAID制御
機能を行う通常処理時における任意のタイミングで行わ
れる。
The I / O processor 173 accesses each bus bridge including the host bridges 13 and 14 via the server management bus (SMB) 4 and is set in the configuration register of each bus bridge. Configuration information is acquired (step S101). Also, the I / O processor 173
Accesses the I / O devices such as the LAN controllers 15 and 16 via the PCI bus as necessary, and also acquires the configuration information of the I / O devices (step S101). Next, the I / O processor 173 stores the acquired configuration information in the memory 174 (Step S103). The processing of steps S101 to S103 is performed at an arbitrary timing during the normal processing for performing the RAID control function.

【0041】また、通常処理時においては、図6のフロ
ーチャートに示すウォッチドッグ処理がバックグラウン
ドで実行される。
In the normal processing, the watchdog processing shown in the flowchart of FIG. 6 is executed in the background.

【0042】すなわち、図6のフローチャートに示され
ているように、I/Oプロセッサ173は、主プロセッ
サ11からの定期的なアクセスの有無を監視しており、
予め決められた所定期間内に主プロセッサ11からの所
定のアクセスがあるか否かを判定する(ステップS11
1)。主プロセッサ11による定期的なアクセスは、そ
の主プロセッサ11が正常に動作していることを示すメ
ッセージをI/Oプロセッサ173宛に送信するという
ものであり、これはオペレーティングシステムの一機能
などとして実現されている。所定期間内に主プロセッサ
11からのアクセスがあると、ウォッチドッグタイマ機
能部311のタイマをクリアする処理が行われる(ステ
ップS112)。
That is, as shown in the flowchart of FIG. 6, the I / O processor 173 monitors whether there is a regular access from the main processor 11, and
It is determined whether there is a predetermined access from the main processor 11 within a predetermined period (step S11).
1). The periodic access by the main processor 11 is to transmit a message indicating that the main processor 11 is operating normally to the I / O processor 173, which is realized as one function of the operating system. Have been. If there is access from the main processor 11 within a predetermined period, a process of clearing the timer of the watchdog timer function unit 311 is performed (step S112).

【0043】定期的なアクセスが途絶えると、ウォッチ
ドックタイマ機能部311はタイムアウトとなり(ステ
ップS114のYES)、前述のサーバ監視処理機能が
起動される。なお、ウォッチドックタイマ機能部311
は、I/Oプロセッサ173できなく、RAIDコント
ローラ17内の専用のハードウェアによって実現しても
良い。
When the regular access is interrupted, the watchdog timer function unit 311 times out (YES in step S114), and the server monitoring processing function is started. Note that the watchdog timer function unit 311
May be realized by dedicated hardware in the RAID controller 17 instead of the I / O processor 173.

【0044】次に、図7のフローチャートを参照して、
サーバ監視処理動作の具体的な手順を説明する。
Next, referring to the flowchart of FIG.
A specific procedure of the server monitoring processing operation will be described.

【0045】サーバ監視処理においては、I/Oプロセ
ッサ173は、先ず、サーバ管理バス(SMB)4を通
じてホストバスブリッジ13,14にそれぞれ対応する
コンフィグレーション情報を設定して、それらホストバ
スブリッジ13,14の初期設定を行う(ステップS2
01)。次に、I/Oプロセッサ173は、サーバ管理
バス(SMB)4を通じて自PCI/PCIブリッジ1
72に対応するコンフィグレーション情報を設定して、
自PCI/PCIブリッジ172の初期設定を行う(ス
テップS202)。そして、I/Oプロセッサ173
は、サーバ管理バス(SMB)4を通じて割り込み制御
回路20を制御することにより、割り込み信号の発行先
を主プロセッサ11からI/Oプロセッサ173に切り
替える(ステップS203)。この後、I/Oプロセッ
サ173は、第1のLANコントローラ15経由で管理
サーバ100に対して障害発生を通知する(ステップS
204)。この場合、I/Oプロセッサ173から管理
サーバ100への障害発生通知は、自PCI/PCIブ
リッジ172、PCIバス3、ホストブリッジ14、ホ
ストバス1、ホストブリッジ13、PCIバス2、およ
びLANコントローラ15という経路で実行される。L
ANコントローラ15経由での障害発生通知処理に際し
ては、LANコントローラ15からの割り込み信号がI
/Oプロセッサ173側で処理されるので、I/Oプロ
セッサ173とLANコントローラ15との間の正常な
データ転送制御が可能となる。
In the server monitoring process, the I / O processor 173 first sets configuration information corresponding to each of the host bus bridges 13 and 14 through the server management bus (SMB) 4, and sets the host bus bridges 13 and 14 respectively. 14 (Step S2)
01). Next, the I / O processor 173 sends the own PCI / PCI bridge 1 through the server management bus (SMB) 4.
Set the configuration information corresponding to 72,
Initial setting of the own PCI / PCI bridge 172 is performed (step S202). Then, the I / O processor 173
Switches the issue destination of the interrupt signal from the main processor 11 to the I / O processor 173 by controlling the interrupt control circuit 20 through the server management bus (SMB) 4 (step S203). Thereafter, the I / O processor 173 notifies the management server 100 of the occurrence of the failure via the first LAN controller 15 (Step S).
204). In this case, the failure occurrence notification from the I / O processor 173 to the management server 100 is sent to the own PCI / PCI bridge 172, PCI bus 3, host bridge 14, host bus 1, host bridge 13, PCI bus 2, and LAN controller 15 It is executed by the route. L
When performing a failure notification process via the AN controller 15, an interrupt signal from the LAN controller 15
Since the processing is performed on the I / O processor 173 side, normal data transfer control between the I / O processor 173 and the LAN controller 15 can be performed.

【0046】管理サーバ100は、詳細な障害情報を取
得するために、LANコントローラ15経由で障害情報
取得要求メッセージをI/Oプロセッサ173に送出す
る。I/Oプロセッサ173は、LANコントローラ1
5から割り込み信号を受けたとき、LANコントローラ
15をアクセスすることによって管理サーバ100から
のメッセージを受信する。受信したメッセージが障害情
報取得要求メッセージであるとき(ステップS205の
YES)、I/Oプロセッサ173は、障害情報取得動
作を開始する。
The management server 100 sends a failure information acquisition request message to the I / O processor 173 via the LAN controller 15 in order to acquire detailed failure information. The I / O processor 173 is a LAN controller 1
5 receives an interrupt signal from the management server 100 by accessing the LAN controller 15. When the received message is a failure information acquisition request message (YES in step S205), the I / O processor 173 starts a failure information acquisition operation.

【0047】すなわち、I/Oプロセッサ173は、最
初に、サーバ管理バス(SMB)4経由で内部監視セン
サ21から電源やファン等の状態に関する各種センサ情
報を取得する(ステップS206)。次いで、I/Oプ
ロセッサ173は、PCIバス3およびホストバス1経
由で主メモリ12から各種ログなどのメモリ情報を取得
する(ステップS207)。この後、I/Oプロセッサ
173は、必要に応じて他の各種PCIデバイスの情報
取得を行う(ステップS208)。そして、I/Oプロ
セッサ173は、取得した情報を障害情報としてLAN
コントローラ15経由で管理サーバ100に送信する
(ステップS209)。
That is, first, the I / O processor 173 acquires various sensor information on the state of the power supply, the fan, and the like from the internal monitoring sensor 21 via the server management bus (SMB) 4 (step S206). Next, the I / O processor 173 acquires memory information such as various logs from the main memory 12 via the PCI bus 3 and the host bus 1 (Step S207). Thereafter, the I / O processor 173 acquires information of other various PCI devices as needed (step S208). Then, the I / O processor 173 uses the acquired information as LAN
The data is transmitted to the management server 100 via the controller 15 (step S209).

【0048】管理サーバ100は、障害情報を解析し、
システム回復のために更に必要な処理をI/Oプロセッ
サ173に指示する。
The management server 100 analyzes the failure information,
It instructs the I / O processor 173 to perform further processing for system recovery.

【0049】以上のように、本実施形態によれば、I/
Oプロセッサ173の制御によっての各バスブリッジを
初期設定することができるので、各バスブリッジの機能
を利用してバスサイクルを実行することが可能となり、
障害情報の取得、通知などを容易に行うことが可能とな
る。
As described above, according to the present embodiment, the I / O
Since each bus bridge can be initialized under the control of the O processor 173, it is possible to execute a bus cycle using the function of each bus bridge.
Acquisition and notification of trouble information can be easily performed.

【0050】なお、本実施形態では、PCIバス2上の
LANコントローラ15を通じて障害情報等の通知を行
ったが、PCIバス3上のLANコントローラ16を通
じて管理サーバ100への通知を行う場合であっても、
PCIバス3上のバスサイクルを正常に実行するため、
あるいは主メモリ12からのメモリ情報の取得等のため
に、ホストバスブリッジ14の初期化は重要となる。
In this embodiment, the failure information and the like are notified through the LAN controller 15 on the PCI bus 2, but the notification is sent to the management server 100 through the LAN controller 16 on the PCI bus 3. Also,
In order to execute the bus cycle on the PCI bus 3 normally,
Alternatively, initialization of the host bus bridge 14 is important for obtaining memory information from the main memory 12 and the like.

【0051】また、PCIバス2または3上に存在する
ディスプレイコントローラ経由で障害内容をディスプレ
イモニタに表示したり、あるいはモデムや他のデバイス
を通じて外部に障害内容を通知することも可能である。
さらに、障害復旧時にはLANやキーボードなどからの
指示をI/Oプロセッサ173側で処理することによ
り、最適な処理を行うことが可能となる。
Further, it is possible to display the details of the fault on a display monitor via a display controller existing on the PCI bus 2 or 3, or to notify the details of the fault to the outside through a modem or another device.
Further, at the time of recovery from a failure, the I / O processor 173 processes instructions from the LAN, the keyboard, and the like, so that optimal processing can be performed.

【0052】また、LANコントローラ15などのアク
セス先のI/Oデバイスが動作しない場合には、それら
から予め取得しておいたコンフィグレーション情報をI
/Oプロセッサ173によって該当するI/Oデバイス
に設定するようにしても良い。さらに、プロセッサを内
蔵するI/Oデバイスであれば、RAIDコントローラ
に限らず、そのI/Oデバイス内のプロセッサを前述の
I/Oプロセッサ173として利用することができる。
When the access destination I / O device such as the LAN controller 15 does not operate, the configuration information obtained in advance from the I / O device is stored in the I / O device.
The I / O device 173 may set the corresponding I / O device. Furthermore, as long as the I / O device has a built-in processor, not only the RAID controller but also a processor in the I / O device can be used as the above-described I / O processor 173.

【0053】また、本発明は、上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出され得る。例えば、実施形態に示される全構
成要件から幾つかの構成要件が削除されても、発明が解
決しようとする課題の欄で述べた課題が解決でき、発明
の効果の欄で述べられている効果が得られる場合には、
この構成要件が削除された構成が発明として抽出され得
る。
Further, the present invention is not limited to the above-described embodiment, and can be variously modified in an implementation stage without departing from the gist thereof. Further, the embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some components are deleted from all the components shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effects described in the column of the effect of the invention can be solved. If you get
A configuration from which this configuration requirement is deleted can be extracted as an invention.

【0054】[0054]

【発明の効果】以上説明したように、本発明によれば、
主プロセッサ以外のデバイスからバスブリッジ装置の初
期化処理を行うことにより、バスブリッジ装置自体の機
能を用いて各種デバイスに対するアクセスを実現可能と
なる。よって、バス制御等の機能を併せ持つ専用のハー
ドウェアを用意することなく、計算機システムの保守管
理を容易に実現することができる。
As described above, according to the present invention,
By performing initialization processing of the bus bridge device from a device other than the main processor, access to various devices can be realized using the function of the bus bridge device itself. Therefore, maintenance management of the computer system can be easily realized without preparing dedicated hardware having functions such as bus control.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態に係る計算機システムの構
成を示すブロック図。
FIG. 1 is a block diagram showing a configuration of a computer system according to an embodiment of the present invention.

【図2】同実施形態の計算機システムに設けられている
ホストバスブリッジの機能構成を示すブロック図。
FIG. 2 is an exemplary block diagram showing a functional configuration of a host bus bridge provided in the computer system of the embodiment.

【図3】同実施形態の計算機システムに設けられている
割り込み制御回路の構成を示すブロック図。
FIG. 3 is an exemplary block diagram showing a configuration of an interrupt control circuit provided in the computer system of the embodiment.

【図4】同実施形態の計算機システムに設けられている
I/Oプロセッサの機能構成を示す図。
FIG. 4 is an exemplary view showing a functional configuration of an I / O processor provided in the computer system of the embodiment.

【図5】同実施形態の計算機システムに設けられている
I/Oプロセッサによって通常処理時に行われるコンフ
ィグレーション情報取得動作の手順を説明するためのフ
ローチャート。
FIG. 5 is an exemplary flowchart for explaining a procedure of a configuration information acquisition operation performed during normal processing by an I / O processor provided in the computer system of the embodiment.

【図6】同実施形態の計算機システムに設けられている
I/Oプロセッサによって通常処理時に行われるウォッ
チドック処理動作の手順を説明するためのフローチャー
ト。
FIG. 6 is an exemplary flowchart for explaining the procedure of a watchdog processing operation performed during normal processing by an I / O processor provided in the computer system of the embodiment.

【図7】同実施形態の計算機システムに設けられている
I/Oプロセッサによって実行される障害監視処理動作
の手順をするためのフローチャート。
FIG. 7 is an exemplary flowchart for performing a procedure of a failure monitoring processing operation executed by an I / O processor provided in the computer system of the embodiment.

【符号の説明】[Explanation of symbols]

1…ホストバス 2,3…PCIバス 11…主プロセッサ 12…主メモリ 13,14…ホストバスブリッジ 15,16…LANコントローラ 17…LAIDコントローラ 21…内部監視センサ 171…内部PCIバス 172…PCI/PCIブリッジ 173…I/Oプロセッサ 175…SCSIコントローラ DESCRIPTION OF SYMBOLS 1 ... Host bus 2, 3 ... PCI bus 11 ... Main processor 12 ... Main memory 13, 14 ... Host bus bridge 15, 16 ... LAN controller 17 ... LAID controller 21 ... Internal monitoring sensor 171 ... Internal PCI bus 172 ... PCI / PCI Bridge 173: I / O processor 175: SCSI controller

フロントページの続き Fターム(参考) 5B045 BB14 BB25 BB28 BB30 BB47 FF03 HH06 JJ02 JJ08 JJ13 JJ28 JJ46 5B054 AA01 AA08 BB05 CC03 5B061 FF01 GG02 QQ06 5B083 AA08 BB01 BB03 CD07 CD10 CE01 DD10 EE02 Continued on front page F-term (reference)

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 主プロセッサと、各種デバイスが接続さ
れるバス間を相互接続するバスブリッジ装置とを有して
なる計算機システムにおいて、 前記バスブリッジ装置に接続され、前記複数のバスとは
独立して動作可能なシステム管理用バスと、 前記主プロセッサの動作停止を伴う前記計算機システム
の障害発生時に、バスを介した前記各種デバイス間の通
信が可能になるように前記バスブリッジ装置の動作環境
設定に必要な環境設定情報を前記システム管理用バスを
介して前記バスブリッジ装置に設定する障害監視手段を
具備することを特徴とする計算機システム。
1. A computer system comprising a main processor and a bus bridge device interconnecting buses to which various devices are connected, wherein the computer system is connected to the bus bridge device and is independent of the plurality of buses. Operating environment setting of the bus bridge device so as to enable communication between the various devices via the bus when a failure occurs in the computer system accompanied by an operation stop of the main processor. A failure monitoring means for setting environment setting information necessary for the system to the bus bridge device via the system management bus.
【請求項2】 前記障害監視手段は、 前記計算機システムの稼働中に前記バスブリッジ装置か
らその環境設定情報を予め取得する手段を含み、 前記障害発生時に、前記取得した環境設定情報を前記シ
ステム管理用バスを介して前記バスブリッジ装置に設定
することを特徴とする請求項1記載の計算機システム。
2. The failure monitoring means includes means for acquiring environment setting information from the bus bridge device in advance while the computer system is operating, and when the failure occurs, the acquired environment setting information is managed by the system management. 2. The computer system according to claim 1, wherein the computer system is set in the bus bridge device via a dedicated bus.
【請求項3】 主プロセッサと、各種デバイスが接続さ
れるバス間を相互接続するバスブリッジ装置とを有して
なる計算機システムにおいて、 前記バスブリッジ装置に接続され、前記複数のバスとは
独立して動作可能なシステム管理用バスと、 前記計算機システムのI/Oモジュールとして機能する
I/Oデバイス内に設けられ、前記主プロセッサの動作
停止を伴う前記計算機システムの障害発生時に、前記バ
スブリッジ装置の動作環境設定に必要な環境設定情報を
前記システム管理用バスを介して前記バスブリッジ装置
に設定するI/Oプロセッサとを具備することを特徴と
する計算機システム。
3. A computer system comprising a main processor and a bus bridge device interconnecting buses to which various devices are connected, wherein the computer system is connected to the bus bridge device and is independent of the plurality of buses. A bus for system management operable by a computer, and an I / O device functioning as an I / O module of the computer system, wherein the bus bridge device is provided when a failure of the computer system occurs due to a halt of operation of the main processor. A computer system comprising: an I / O processor that sets environment setting information required for setting the operation environment of the bus bridge device via the system management bus.
【請求項4】 前記I/プロセッサは、 前記計算機システムの稼働中に前記バスブリッジ装置か
らその環境設定情報を予め取得する手段を含み、 前記障害発生時に、前記予め取得した環境設定情報を前
記システム管理用バスを介して前記バスブリッジ装置に
設定することを特徴とする請求項3記載の計算機システ
ム。
4. The I / processor includes means for previously acquiring the environment setting information from the bus bridge device during operation of the computer system, and when the failure occurs, the I / processor transmits the environment setting information acquired in advance to the system. 4. The computer system according to claim 3, wherein the setting is made in the bus bridge device via a management bus.
【請求項5】 前記各種デバイスからの割り込み要求に
応じて前記主プロセッサに割り込み信号を発行する割り
込み制御手段をさらに具備し、 前記I/プロセッサは、前記障害発生時に前記システム
管理用バスを介して前記割り込み制御手段を制御して、
前記割り込み信号の発行先を前記主プロセッサから前記
I/Oプロセッサに切り替える手段をさらに含むことを
特徴とする請求項3記載の計算機システム。
5. The system according to claim 1, further comprising interrupt control means for issuing an interrupt signal to the main processor in response to an interrupt request from the various devices, wherein the I / processor is connected to the main processor via the system management bus when the fault occurs. Controlling the interrupt control means,
4. The computer system according to claim 3, further comprising: means for switching an issue destination of the interrupt signal from the main processor to the I / O processor.
【請求項6】 前記I/Oプロセッサは、 前記バスブリッジ装置の環境設定処理を実行した後、前
記バスブリッジ装置を介したバスサイクルによって前記
各種デバイスから前記計算機システムの保守管理に必要
な障害情報を取得する手段と、 前記取得した情報を前記複数のバスのいずれかに接続さ
れた通信デバイスを経由して外部に通知する手段とをさ
らに具備することを特徴とする請求項3記載の計算機シ
ステム。
6. The I / O processor, after executing an environment setting process of the bus bridge device, performs fault information necessary for maintenance management of the computer system from the various devices by a bus cycle via the bus bridge device. 4. The computer system according to claim 3, further comprising: means for acquiring the information; and means for notifying the acquired information to the outside via a communication device connected to one of the plurality of buses. .
【請求項7】 主プロセッサと、各種デバイスが接続さ
れるバス間を相互接続するバスブリッジ装置とを有して
なる計算機システムの保守管理方法であって、 前記主プロセッサの動作停止を伴う前記計算機システム
の障害発生を検出するステップと、 前記障害発生が検出されたとき、前記バスを介した前記
各種デバイス間の通信が可能になるように、前記バスブ
リッジ装置の動作環境設定に必要な環境設定情報を前記
複数のバスとは独立して動作可能なシステム管理用バス
を介して前記バスブリッジ装置に設定するステップとを
具備することを特徴とする保守管理方法。
7. A maintenance management method for a computer system, comprising: a main processor; and a bus bridge device for interconnecting buses to which various devices are connected, wherein the computer with an operation stop of the main processor is performed. Detecting an occurrence of a system failure; and setting an environment necessary for setting an operation environment of the bus bridge device so that communication between the various devices via the bus is enabled when the occurrence of the failure is detected. Setting information in the bus bridge device via a system management bus operable independently of the plurality of buses.
【請求項8】 前記計算機システムの稼働中に前記バス
ブリッジ装置からその環境設定情報を予め取得するステ
ップをさらに具備し、 前記障害発生の検出時には、前記取得した環境設定情報
を前記システム管理用バスを介して前記バスブリッジ装
置に設定することを特徴とする請求項7記載の保守管理
方法。
8. The system management bus according to claim 1, further comprising a step of previously acquiring the environment setting information from said bus bridge device while said computer system is operating, and detecting said acquired environment setting information when said fault occurrence is detected. The maintenance management method according to claim 7, wherein the setting is performed in the bus bridge device via a network.
JP2000197802A 2000-06-30 2000-06-30 Computer system and its maintenance method Pending JP2002014878A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000197802A JP2002014878A (en) 2000-06-30 2000-06-30 Computer system and its maintenance method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000197802A JP2002014878A (en) 2000-06-30 2000-06-30 Computer system and its maintenance method

Publications (1)

Publication Number Publication Date
JP2002014878A true JP2002014878A (en) 2002-01-18

Family

ID=18696080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000197802A Pending JP2002014878A (en) 2000-06-30 2000-06-30 Computer system and its maintenance method

Country Status (1)

Country Link
JP (1) JP2002014878A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006209304A (en) * 2005-01-26 2006-08-10 Nec Corp Bus system, bus connection device and reset method
US7185143B2 (en) 2003-01-14 2007-02-27 Hitachi, Ltd. SAN/NAS integrated storage system
US20120036304A1 (en) * 2010-08-04 2012-02-09 International Business Machines Corporation Injection of i/o messages
US8549202B2 (en) 2010-08-04 2013-10-01 International Business Machines Corporation Interrupt source controller with scalable state structures
US9336029B2 (en) 2010-08-04 2016-05-10 International Business Machines Corporation Determination via an indexed structure of one or more partitionable endpoints affected by an I/O message
US9569392B2 (en) 2010-08-04 2017-02-14 International Business Machines Corporation Determination of one or more partitionable endpoints affected by an I/O message

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7185143B2 (en) 2003-01-14 2007-02-27 Hitachi, Ltd. SAN/NAS integrated storage system
US7697312B2 (en) 2003-01-14 2010-04-13 Hitachi, Ltd. SAN/NAS integrated storage system
JP2006209304A (en) * 2005-01-26 2006-08-10 Nec Corp Bus system, bus connection device and reset method
US20120036304A1 (en) * 2010-08-04 2012-02-09 International Business Machines Corporation Injection of i/o messages
US20120203939A1 (en) * 2010-08-04 2012-08-09 International Business Machines Corporation Injection of i/o messages
US8495271B2 (en) * 2010-08-04 2013-07-23 International Business Machines Corporation Injection of I/O messages
US8521939B2 (en) * 2010-08-04 2013-08-27 International Business Machines Corporation Injection of I/O messages
US8549202B2 (en) 2010-08-04 2013-10-01 International Business Machines Corporation Interrupt source controller with scalable state structures
US9336029B2 (en) 2010-08-04 2016-05-10 International Business Machines Corporation Determination via an indexed structure of one or more partitionable endpoints affected by an I/O message
US9569392B2 (en) 2010-08-04 2017-02-14 International Business Machines Corporation Determination of one or more partitionable endpoints affected by an I/O message

Similar Documents

Publication Publication Date Title
US6070253A (en) Computer diagnostic board that provides system monitoring and permits remote terminal access
US6081865A (en) Isolation of PCI and EISA masters by masking control and interrupt lines
US6105146A (en) PCI hot spare capability for failed components
US5907689A (en) Master-target based arbitration priority
US7447934B2 (en) System and method for using hot plug configuration for PCI error recovery
US20100162043A1 (en) Method, Apparatus, and System for Restarting an Emulated Mainframe IOP
US5781434A (en) Control system for communication apparatus
JP4448878B2 (en) How to set up a disaster recovery environment
US7721155B2 (en) I2C failure detection, correction, and masking
US8176208B2 (en) Storage system and operating method of storage system
US6246666B1 (en) Method and apparatus for controlling an input/output subsystem in a failed network server
US20080126854A1 (en) Redundant service processor failover protocol
JP2008299509A (en) Virtual computer system
JP2006195821A (en) Method for controlling information processing system, information processing system, direct memory access controller, and program
US7730474B2 (en) Storage system and automatic renewal method of firmware
KR20040047209A (en) Method for automatically recovering computer system in network and recovering system for realizing the same
JP2013073289A (en) Multiplex system, data communication card, state abnormality detection method and program
JP2002259130A (en) Information processing system and is start control method
JP2011128795A (en) Information processor, and recovery method for information processor
JP4655718B2 (en) Computer system and control method thereof
US20030177224A1 (en) Clustered/fail-over remote hardware management system
JP2002014878A (en) Computer system and its maintenance method
JP6540202B2 (en) INFORMATION PROCESSING SYSTEM, CONTROL DEVICE, AND CONTROL PROGRAM
Brey et al. BladeCenter chassis management
JP4495248B2 (en) Information processing apparatus and failure processing method