JP2002007110A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な構成かつ少ない命令数により高速にビ
ット処理を実現する。 【解決手段】 それぞれビット長が異なる３種類のアド
レス領域が混在して設けられた作業用メモリ４を備え
る。３種類のアドレス領域は、固定ビット長領域４ａお
よび制限ビット長領域４ｂ，４ｃであり、それぞれ複数
のアドレス領域が属する。固定ビット長領域４ａに属す
るアドレス領域は１ワード分のビット長（ｎビット）
を、また制限ビット長領域４ｂ，４ｃに属するアドレス
領域は１ワード分よりも短くかつそれぞれ異なるビット
長（ｍ₀ビット，ｍ₁ビット）をそれぞれ有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理などに用いられる、いわゆるＤＳＰ（DigitalSignal
Processor）などと呼ばれるディジタル信号処理装置に
関する。

【０００２】

【従来の技術】ＤＳＰを用いた通信処理では、１ワード
単位のデータ以外に１ビット、４ビットなどの１ワード
よりも短いデータ（以下、制限長データと称する）を取
り扱うことがある。例えば、演算結果の正負のみに着目
する場合には、１ワード長の演算結果データのうちの最
上位の１ビットのみが以降の処理に用いられることとな
る。

【０００３】さて、通常ＤＳＰが有するメモリは、１ア
ドレスに対応する記憶領域が１ワード長に設定されてい
る。従って制限長データを１ワード幅のメモリに格納す
ると、メモリの利用効率が低下してしまう。例えば、１
ビット長の制限長データを１０００個メモリに格納する
場合、通常は１０００個の記憶領域を占有することとな
り、１ｋワード分が必要となる。すなわち、１ワードを
１６ビットとするならば、実際のデータ量の１６倍もの
容量の記憶領域を占有してしまうことになる。

【０００４】しかし、制限長データを１ワード分連結し
てからメモリに格納することとすれば、実際のデータ量
と同容量の記憶領域で全てのデータを保持することが可
能である。

【０００５】そこで従来より、このような制限長データ
の連結処理（以下、パック動作と称する）を行うことで
メモリ使用効率の向上を図ることが行われている。な
お、このパック動作を行う場合、制限長データを用いた
処理を行うために連結データから個々の制限長データを
分離する処理（以下、アンパック動作と称する）も行う
こととなる。

【０００６】さて、このようなパック動作やアンパック
動作を通常の論理演算処理により実現する場合、対象デ
ータの切出し用のマスク処理のための論理積（ＡＮ
Ｄ）、ビット位置合わせのためのシフト命令およびビッ
ト連結を行うための論理和（ＯＲ）演算を行うなどの処
理を実行することになる。このため、多数の命令を実行
しなければならず、実質的な演算速度の向上の妨げとな
ってしまう。

【０００７】なお、上述のようなパック動作やアンパッ
ク動作を実現するユニットをＤＳＰの外部に設けて、こ
のユニットを外部バスを介してアクセスすることでパッ
クされたデータをＤＳＰ内部のメモリに格納可能とする
構成も考えられるが、この場合には外部バスへのアクセ
スが必要であるために、依然として多数の命令を実行し
なければならない。

【０００８】そこで、パック動作やアンパック動作を簡
単に良く行うことを可能とするために使用可能なメモリ
アクセスモード機能を有するＤＳＰが存在する。

【０００９】ここでメモリアクセスモードとは、ワー
ド、バイト、ビット単位などでメモリをアクセスするモ
ードである。そしてこのメモリアクセスモードを利用す
れば、例えばメモリアクセスをビットモードに設定し、
１ビットデータを１ビット単位でメモリに格納したの
ち、ワードモードに切替えて読み出すとパック動作が可
能となる。また、ワードモードでデータを格納し、ビッ
トモードに切替えて読み出せば、ビットデータの切り出
し（アンパック動作）が可能となる。

【００１０】しかしながら、メモリアクセスモード機能
を実現するためには、全メモリ空間についてのアクセス
形態をモード毎で変更できるようにするためにアドレス
デコーダおよび出力データの加工などの回路が必要とな
る。そしてこの種の回路は、非常に複雑な構成となるた
めに、メモリ応答速度の低下を来たし、その結果、ＤＳ
Ｐ演算速度の向上の妨げになるなどの不具合が生じる。

【００１１】また、無線通信端末などにおいてはインタ
リーブ処理が行われることが多いが、このようなインタ
リーブ処理は１ビット毎などのような小さなデータブロ
ックの並べ替えにより実現される。

【００１２】従ってこのような処理も、多数の命令の組
み合わせによるか、あるいはメモリアクセスモード機能
を備えたＤＳＰを用いなければならず、演算速度向上の
妨げとなっていた。

【００１３】

【発明が解決しようとする課題】以上のように従来は、
ＤＳＰにてパック動作・アンパック動作やインタリーブ
処理などのような１ワード長に満たないデータを処理対
象とするいわゆるビット処理を行おうとすると、多数の
命令を使用しなければならなかったり、メモリアクセス
モード機能を備えた低速なＤＳＰを用いなければならな
いという不具合があった。

【００１４】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、簡易な構成か
つ少ない命令数により高速にビット処理を実現すること
ができるディジタル信号処理装置を提供することにあ
る。

【００１５】

【課題を解決するための手段】以上の目的を達成するた
めに第１の本発明は、作業用メモリへのデータの書き込
みおよび読み出しによるデータ操作をともなってディジ
タル信号を処理するディジタル信号処理装置において、
前記作業用メモリを、１アドレスで指定される例えば固
定ビット長領域などの記憶領域として、その容量が１ワ
ードである第１領域および容量が１／ｇワード（ｇは所
定の自然数）である例えば制限ビット長領域などの第２
領域とを設けたものとした。

【００１６】このような手段を講じたことにより、作業
用メモリの第２領域へのデータの書き込みや読み出しを
適宜行うことで、１／ｇワード分のビット列単位でのビ
ット処理を行うことが可能となる。

【００１７】また上記目的を達成するために第２の本発
明は、前記第１の発明に加えて、前記第２領域が書込み
先として指定された場合に、データバス上を伝送される
１ワードデータにおける所定ビット位置の１／ｇワード
長のビット列を作業用メモリに与える例えばデータ制御
部などの書込データ処理手段と、前記第２領域のいずれ
かの記憶領域が読出し先として指定された場合に、指定
された記憶領域に関連する所定のｇ個の記憶領域を順に
読出し先として前記作業用メモリからデータを読み出す
例えばアドレス制御部などの読出制御手段と、この読出
制御手段により読み出された１／ｇワード長のｇ個のデ
ータを所定の順序で並べて１ワード長のデータを生成し
て前記データバスへと出力する例えばデータ制御部など
の読出しデータ処理手段とを備えた。

【００１８】このような手段を講じたことにより、デー
タバス上を伝送される１ワードデータにおける所定ビッ
ト位置の１／ｇワード長のビット列が抽出されて作業用
メモリの第２領域に格納される。そしてこの第２領域に
記憶された所定のｇ個のビット列が読み出され、これら
を所定の順序で並べて１ワード長のデータが生成され
る。従って、ｇ個の１ワードデータにおける所定ビット
位置の１／ｇワード長のビット列をそれぞれ連結するパ
ック動作が行われる。

【００１９】また上記目的を達成するために第３の本発
明は、前記第１の発明に加えて、前記第２領域のいずれ
かの記憶領域が書込み先として指定された場合に、指定
された記憶領域に関連する所定のｇ個の記憶領域を順に
書込み先として順次指定する例えばアドレス制御部など
の書込み領域制御手段と、前記第２領域が書込み先とし
て指定された場合に、前記書込み領域制御手段により指
定されたｇ個の記憶領域にデータバス上を伝送される１
ワードデータにおけるそれぞれ異なる所定ビット位置の
１／ｇワード長ずつのｇ個のビット列を順に書込むべく
作業用メモリに与える例えばデータ制御部などの書込デ
ータ処理手段と、前記第２領域のいずれかの記憶領域が
読出し先として指定された場合に、その記憶領域から出
力される１／ｇワード長のデータのみを所定のビット位
置に設定してなる１ワード長のデータを生成して前記デ
ータバスへと出力する例えばデータ制御部などの読出し
データ処理手段とを備えた。

【００２０】このような手段を講じたことにより、デー
タバス上を伝送される１ワードデータにおけるそれぞれ
異なる所定ビット位置の１／ｇワード長ずつのｇ個のビ
ット列がそれぞれ抽出されて作業用メモリの第２領域に
格納される。そしてこの第２領域に記憶された１／ｇワ
ード長のデータのそれぞれの読み出し時に、その１／ｇ
ワード長のデータのみを所定のビット位置に設定してな
る１ワード長のデータが生成される。従って、１／ｇワ
ード長のビット列をｇ個連結してなるデータから１／ｇ
ワード長のビット列のそれぞれを分離するアンパック動
作が行われる。

【００２１】また上記目的を達成するために第４の本発
明は、前記第１の発明に加えて、前記第２領域が書込み
先として指定された場合に、データバス上を伝送される
１ワードデータにおける所定ビット位置の１／ｇワード
長のビット列を作業用メモリに与える例えばデータ制御
部などの書込データ処理手段と、前記第２領域のいずれ
かの記憶領域が読出し先として指定された場合に、その
記憶領域から出力される１／ｇワード長のデータのみを
所定のビット位置に設定してなる１ワード長のデータを
生成して前記データバスへと出力する例えばデータ制御
部などの読出しデータ処理手段とを備えた。

【００２２】このような手段を講じたことにより、デー
タバス上を伝送される１ワードデータにおける所定ビッ
ト位置の１／ｇワード長のビット列が抽出されて作業用
メモリの第２記憶領域に格納される。そしてこの第２記
憶領域に記憶された１／ｇワード長のビット列の読み出
し時に、その１／ｇワード長のデータのみを所定のビッ
ト位置に設定してなる１ワード長のデータが生成され
る。従って、１ワードデータにおける所定ビット位置の
１／ｇワード長のビット列の抽出が行われる。

【００２３】また上記目的を達成するために第５の本発
明は、前記第１の発明に加えて、前記第２領域のいずれ
かの記憶領域が書込み先として指定された場合に、指定
された記憶領域に関連する所定のｇ個の記憶領域を順に
書込み先として順次指定する例えばアドレス制御部など
の書込み領域制御手段と、前記第２領域が書込み先とし
て指定された場合に、前記書込み領域制御手段により指
定されたｇ個の記憶領域にデータバス上を伝送される１
ワードデータにおけるそれぞれ異なる所定ビット位置の
１／ｇワード長ずつのｇ個のビット列を順に書込むべく
作業用メモリに与える例えばデータ制御部などの書込デ
ータ処理手段と、前記第２領域のいずれかの記憶領域が
読出し先として指定された場合に、指定された記憶領域
に関連する所定のｇ個の記憶領域を順に読出し先として
前記作業用メモリからデータを例えばアドレス制御部な
どの読み出す読出制御手段と、この読出制御手段により
読み出された１／ｇワード長のｇ個のデータを所定の順
序で並べて１ワード長のデータを生成して前記データバ
スへと出力する例えばデータ制御部などの読出しデータ
処理手段とを備えた。

【００２４】このような手段を講じたことにより、デー
タバス上を伝送される１ワードデータにおけるそれぞれ
異なる所定ビット位置の１／ｇワード長ずつのｇ個のビ
ット列がそれぞれ分離されて作業用メモリの第２領域に
格納される。そしてこの第２記憶領域に記憶された１／
ｇワード長のビット列の読み出し時に、その１／ｇワー
ド長のｇ個のデータを所定の順序で並べて１ワード長の
データが生成される。従って、１ワードデータにおける
それぞれ異なる所定ビット位置の１／ｇワード長ずつの
ｇ個のビット列を一旦分離した上で、それら１／ｇワー
ド長ずつのｇ個のビット列をそれぞれ連結する再パック
動作が行われる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態につき説明する。

【００２６】図１は本実施形態のディジタル信号処理装
置を適用して構成されたＤＳＰの要部構成を示すブロッ
ク図である。

【００２７】この図に示すように本実施形態のＤＳＰ
は、プログラム制御部１、アドレス管理部２、アドレス
制御部３、作業用メモリ４、データ制御部５、モードレ
ジスタ６、アドレス管理部７、係数メモリ８、レジスタ
９，１０、積算部１１、積算出力レジスタ１２、セレク
タ１３、論理・算術演算部１４、レジスタ１５，１６お
よびＩ／Ｏ制御部１７を有している。

【００２８】そして、プログラム制御部１、アドレス管
理部２、データ制御部５、モードレジスタ６、アドレス
管理部７、係数メモリ８、レジスタ９，１０、積算出力
レジスタ１２、セレクタ１３、論理・算術演算部１４、
レジスタ１５，１６およびＩ／Ｏ制御部１７は、それぞ
れデータバスＢ１に接続されている。またアドレス管理
部２，７はアドレスバスＢ２に、Ｉ／Ｏ制御部１７は外
部バスＢ３にもそれぞれ接続されている。

【００２９】プログラム制御部１は、任意に設定される
プログラムに基づいて、そのプログラムの記述内容に応
じた任意の信号処理を実現するべく各部の動作を制御す
る。なお図示を省略しているが、このプログラム制御部
１の制御対象となる部分とプログラム制御部１との間は
制御線により接続されている。

【００３０】アドレス管理部２は、作業用メモリ４に関
するアドレス管理処理を行う。すなわちアドレス管理部
２は、アドレスバスＢ２を介して指定されるアドレスが
作業用メモリ４に対応するものであるときに、そのアド
レスに対応した作業用メモリ４の実アドレスを出力する
などの処理を行う。このアドレス管理部２が出力するア
ドレスはアドレス制御部３へと与えられる。

【００３１】アドレス制御部３は、作業用メモリ４に設
けられた多数のアドレス領域（１つのアドレスが割り付
けられた記憶領域）のそれぞれをアクセス先として指定
するセレクト信号を任意に発生して作業用メモリ４へと
与える。アドレス制御部３は、アドレス管理部２から与
えられるアドレスに基づいてセレクト信号の出力を行う
が、モードレジスタ６から与えられるモード制御信号に
より示されるモードに応じてセレクト信号の出力形態を
後述するように変化させる。

【００３２】作業用メモリ４は、半導体メモリよりな
り、多数のアドレス領域が設定されている。この多数の
アドレス領域は、固定ビット長領域４ａおよび制限ビッ
ト長領域４ｂ，４ｃのいずれかに複数ずつが属してい
る。ここで各領域は図２に示すように、固定ビット長領
域４ａに属するアドレス領域は１ワード分のビット長
（ｎビット）を、また制限ビット長領域４ｂ，４ｃに属
するアドレス領域は１ワード分よりも短くかつそれぞれ
異なるビット長（ｍ₀ビット，ｍ₁ビット）をそれぞれ有
する。すなわち作業用メモリ４は、それぞれビット長が
異なる３種類のアドレス領域が混在して設けられてい
る。

【００３３】データ制御部５は、作業用メモリ４に設け
られた多数のアドレス領域のそれぞれに対応するメモリ
データ信号線により作業用メモリ４に接続されている。
そしてデータ制御部５はデータバスＢ１から取り込んだ
データを任意のアドレス領域に与えたり、任意のアドレ
ス領域から出力されるデータをデータバスＢ１へと出力
する。データ制御部５はデータを作業用メモリ４やデー
タバスＢ１へと出力するに当り、モードレジスタ６から
与えられるモード制御信号により示されるモードに応じ
て後述するようなデータ処理を行う。

【００３４】モードレジスタ６は、ビット処理を行う場
合の処理内容に応じたモード情報が任意に登録される。
モードレジスタ６は、この登録されたモード情報に応じ
たモード制御信号を生成してアドレス制御部３およびデ
ータ制御部５へと与える。

【００３５】アドレス管理部７は、係数メモリ８に関す
るアドレス管理処理を行う。すなわちアドレス管理部７
は、アドレスバスＢ２を介して指定されるアドレスが係
数メモリ８に対応するものであるときに、そのアドレス
に対応した係数メモリ８の実アドレスを出力するなどの
処理を行う。このアドレス管理部７が出力するアドレス
は係数メモリ８へと与えられる。

【００３６】係数メモリ８は、信号処理のための係数デ
ータを格納しておくために使用される。

【００３７】レジスタ９，１０は、積算部１１の入力用
レジスタである。すなわちレジスタ９，１０は、積算部
１１で積算するべき２つのデータを一時的に保持してお
く。

【００３８】積算部１１は、レジスタ９，１０にそれぞ
れ保持された２つのデータを積算し、その結果を積算出
力レジスタ１２へと与える。

【００３９】積算出力レジスタ１２は、積算部１１の出
力用レジスタである。すなわち積算出力レジスタ１２
は、積算部１１での積算結果を一時的に保持しておく。
この積算出力レジスタ１２は、レジスタ９，１０の容
量、すなわち１ワード長の２倍のビット長を有し、これ
により演算精度を確保する。この積算出力レジスタ１２
の保持データは、データバスＢ１またはセレクタ１３へ
と必要に応じて出力される。なお、積算出力レジスタ１
２の保持データは２ワード長を持つので、データバスＢ
１にて転送する場合には上位、下位の指定が必要とな
る。

【００４０】セレクタ１３は、積算出力レジスタ１２か
ら出力されるデータと、データバスＢ１を介して到来す
るデータとのいずれか一方を選択して論理・算術演算部
１４へと与える。

【００４１】論理・算術演算部１４には、レジスタ９，
１０，１５，１６の保持データおよび積算出力レジスタ
１２の保持データの上位側のうちのいずれか２つが任意
に供給される。そして論理・算術演算部１４は、この供
給される２つのデータを対象として和算や論理和算など
の処理を行う。そして論理・算術演算部１４は、２ワー
ド長となる演算結果データの上位側をレジスタ１５へ、
また下位側をレジスタ１６へそれぞれ出力する。

【００４２】レジスタ１５，１６は、１ワード長の容量
を有し、論理・算術演算部１４から与えられる１ワード
長ずつのデータを一時的に保持しておき、データバスＢ
１へと必要に応じて出力する。

【００４３】Ｉ／Ｏ制御部１７は、データバスＢ１と外
部バスＢ３との間でのデータ交換、すなわち本ＤＳＰの
外部とのデータ入出力を行う。

【００４４】図３はプログラム制御部１の詳細な構成を
示すブロック図である。

【００４５】この図に示すようにプログラム制御部１
は、プログラムカウンタ２１、プログラムメモリ２２、
インストラクションレジスタ２３、インストラクション
デコーダ２４、割込み制御部２５、分岐制御部２６、ス
タック制御部２７およびアドレスカウントアップ２８を
有している。

【００４６】プログラムカウンタ２１は、所定のタイミ
ング毎にプログラムアドレスをカウントアップし、最新
のプログラムアドレスをプログラムメモリ２２およびス
タック制御部２７へと与える。

【００４７】プログラムメモリ２２は、実行すべき信号
処理の手順が記述されたプログラムが登録されている。
そしてプログラムメモリ２２は、プログラムカウンタ２
１から与えられるプログラムアドレスが付されたインス
トラクションコードをインストラクションレジスタ２３
に与える。

【００４８】インストラクションレジスタ２３は、プロ
グラムメモリ２２から与えられたインストラクションコ
ードを一時的に記憶しておき、インストラクションデコ
ーダ２４へと供給する。

【００４９】インストラクションデコーダ２４は、イン
ストラクションレジスタ２３に保持されたインストラク
ションコードをデコードし、そのデコード結果に基づい
て図１の各部に必要な制御信号を与える。

【００５０】割込み制御部２５は、割込みが発生した場
合にその割込みを実現するためにプログラムカウンタ２
１が発生するプログラムアドレスを変更させる。

【００５１】分岐制御部２６は、プログラムによる分岐
条件、分岐、サブルーチンの呼び出しが発生した場合に
それらの処理分岐を実現するためにプログラムカウンタ
２１が発生するプログラムアドレスを変更させる。

【００５２】スタック制御部２７は、割込みやサブルー
チンからの復帰動作のために、プログラムアドレスを必
要に応じて待避（スタック）しておき、復帰時にスタッ
クしてある値をプログラムカウンタ２１に再設定する。

【００５３】アドレスカウントアップ２８は、アドレス
のカウントアップ動作を行う。

【００５４】次に以上のように構成されたＤＳＰの動作
につき説明する。

【００５５】まず作業用メモリ４のうちの固定ビット長
領域４ａおよび制限ビット長領域４ｂ，４ｃの各アドレ
ス領域をアクセスするためのアドレスは既知であって、
ユーザはこれらの３種類のアドレス領域を適宜使用する
ことができる。

【００５６】作業用メモリ４のうちの固定ビット長領域
４ａは、従来通りの１ワード長の領域であるから、この
固定ビット長領域４ａに属するアドレス領域を用いるこ
とで、従来通りの１ワード単位でのデータ処理を行うこ
とができる。

【００５７】一方、制限ビット長領域４ｂ、４ｃは、容
量が１ワードよりも小さな制限長（ｍ₀ビット，ｍ₁ビッ
ト）に制限された領域であって、以下に説明するように
して使用することでｍ₀ビット単位やｍ₁ビット単位での
ビット処理を行うことができる。

【００５８】以下、このようなビット処理に関する動作
について詳しく説明する。

【００５９】まずビット処理を行う場合、モードレジス
タ６に第１モード〜第４モードのそれぞれを示すモード
情報のいずれかを設定しておく。

【００６０】（第１モード）このモードは、１ワード中
の所定位置のｍ₀ビット分のビット列をｎ／ｍ₀ワード
分、あるいは１ワード中の所定位置のｍ₁ビット分のビ
ット列をｎ／ｍ₁ワード分連結してｎビット長、すなわ
ち１ワード長のデータを作成するパック動作を行うモー
ドである。

【００６１】１ワード中の所定位置のｍ₀ビット分のビ
ット列をｎ／ｍ₀ワード分連結するパック動作を行う場
合には、連結すべきビット列を含むｎ／ｍ₀個がデータ
バスＢ１を伝送されるときに、制限ビット長領域４ｂに
属する連続するｎ／ｍ₀個のアドレス領域を書込み先ア
ドレスｉ，ｉ＋１…，ｉ＋ｋとして順次指定することと
する。なおここでのｋは［（ｎ／ｍ₀）−１］で求まる
値であり、ｎ＝１６、ｍ₀＝４とするならば、ｋ＝３と
なる。

【００６２】そうするとアドレス制御部３は、このｎ／
ｍ₀個の書込み先アドレスのそれぞれが示すアドレス領
域をアクセス先とするべくセレクト信号を出力する。ま
たアドレス制御部３は、アクセス先が制限ビット長領域
４ｂであることをデータ制御部５に対して通知する。

【００６３】一方、データ制御部５は、アクセス先が制
限ビット長領域４ｂであることが通知され、かつ書き込
み時であるならば、データバスＢ１を介して到来する１
ワード長のデータのうちの上位ｍ₀ビットのみを作業用
メモリ４に与える。

【００６４】かくして、図４（ａ）に示すように、アド
レスｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に、ｎ／ｍ
₀個の１ワードデータのうちの上位ｍ₀ビットずつがそれ
ぞれ書き込まれることとなる。なお、１ワードデータの
うちの上位ｍ₀ビット以外のビット列は廃棄する。

【００６５】続いて、このように作業用メモリ４に書き
込んだデータを出力する場合、連結するデータが記憶さ
れた先頭のアドレス領域のアドレスｉを指定することと
する。

【００６６】そうするとアドレス制御部３は、アドレス
ｉから連続するｎ／ｍ₀個のアドレス領域、すなわちア
ドレスｉ，ｉ＋１…，ｉ＋ｋのアドレス領域をそれぞれ
読出し先とするべくセレクト信号を順次出力する。また
アドレス制御部３は、アクセス先が制限ビット長領域４
ｂであることをデータ制御部５に対して通知する。

【００６７】これにより、作業用メモリ４からはアドレ
スｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に格納されて
いるｍ₀ビットずつのデータが順にｎ／ｍ₀個出力される
こととなる。

【００６８】そこでデータ制御部５は、このｎ／ｍ₀個
のｍ₀ビットデータを上位側から順に配置した状態で連
結することで、図４（ａ）に示すようにｎビット長、す
なわち１ワード長のデータを生成する。そして作業用メ
モリ４から出力されるデータを個々には出力することな
しに、生成した１ワード長のデータをデータバスＢ１へ
と出力する。

【００６９】１ワード中の所定位置のｍ₁ビット分のビ
ット列をｎ／ｍ₁ワード分連結するパック動作を行う場
合には、書込み先および読出し先のアドレスをｊ，ｊ＋
１…，ｊ＋ｈとして、かつ制限ビット長領域４ｃを使用
して、図４（ｂ）に示すような上記と同様な動作により
実現される。なおここでのｈは［（ｎ／ｍ₁）−１］で
求まる値であり、ｎ＝１６、ｍ₁＝１とするならば、ｈ
＝１５となる。

【００７０】以上のようにして、ユーザ側、すなわちプ
ログラム作成者側から見れば、制限ビット長領域４ｂ，
４ｃをアクセス先としてのデータの書き込みと、その書
き込んだデータの読み出しとを行うだけで、ｎ／ｍ₀個
またはｎ／ｍ₁個の１ワードデータから抽出したｍ₀ビッ
ト長ずつまたはｍ₁ビット長ずつのビット列をパックし
てなる１ワード長のデータを生成することができる。

【００７１】（第２モード）このモードは、ｍ₀ビット
長ずつのビット列をｎ／ｍ₀個パックしてなる１ワード
長のデータや、ｍ₁ビット長ずつのビット列をｎ／ｍ₁個
パックしてなる１ワード長のデータからｍ₀ビット長ず
つまたはｍ₁ビット長ずつのビット列を分離するアンパ
ック動作を行うモードである。

【００７２】ｍ₀ビット長ずつのビット列をｎ／ｍ₀個パ
ックしてなる１ワード長のデータを分離するアンパック
動作を行う場合には、まず分離すべき１ワードデータが
データバスＢ１を伝送されるときに、制限ビット長領域
４ｂに属する任意のアドレス領域のアドレスｉを書込み
先として指定することとする。

【００７３】そうするとアドレス制御部３は、アドレス
ｉから連続するｎ／ｍ₀個のアドレス領域、すなわちア
ドレスｉ，ｉ＋１…，ｉ＋ｋのアドレス領域をそれぞれ
書き込み先とするべくセレクト信号を順次出力する。ま
たアドレス制御部３は、アクセス先が制限ビット長領域
４ｂであることをデータ制御部５に対して通知する。

【００７４】一方、データ制御部５は、アクセス先が制
限ビット長領域４ｂであることが通知され、かつ書き込
み時であるならば、データバスＢ１を介して到来する１
ワード長のデータを上位からｍ₀ビット分づつ分離し
て、作業用メモリ４のアドレスｉ，ｉ＋１…，ｉ＋ｋの
アドレス領域へとそれぞれ与える。

【００７５】かくして、図５（ａ）に示すように、アド
レスｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に、１ワー
ド長のデータから分離されたｍ₀ビットずつのｎ／ｍ₀個
のデータがそれぞれ書き込まれることとなる。

【００７６】続いて、このように作業用メモリ４に書き
込んだデータを出力する場合、各データが記憶されたア
ドレス領域のアドレスｉ，ｉ＋１…，ｉ＋ｋを順次指定
することとする。

【００７７】そうするとアドレス制御部３は、このアド
レスのそれぞれに対応するアドレス領域をそれぞれアク
セス先とするべく順次セレクト信号を出力する。またア
ドレス制御部３は、アクセス先が制限ビット長領域４ｂ
であることをデータ制御部５に対して通知する。

【００７８】これにより、作業用メモリ４からはアドレ
スｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に格納されて
いるｍ₀ビットずつのデータが順にｎ／ｍ₀個出力される
こととなる。

【００７９】そこでデータ制御部５は、このｍ₀ビット
ずつのデータのそれぞれを上位側に配し、残りのビット
を全て「０」とした１ワード長のデータとして順次デー
タバスＢ１へと出力する。

【００８０】ｍ₁ビット長ずつのビット列をｎ／ｍ₁個パ
ックしてなる１ワード長のデータからｍ₁ビット長ずつ
のビット列を分離するアンパック動作を行う場合には、
書込み先および読出し先のアドレスをｊ，ｊ＋１…，ｊ
＋ｈとして、かつ制限ビット長領域４ｃを使用して、図
５（ｂ）に示すような上記と同様な動作により実現され
る。

【００８１】以上のようにして、ユーザ側、すなわちプ
ログラム作成者側から見れば、制限ビット長領域４ｂ，
４ｃをアクセス先としてのデータの書き込みと、その書
き込んだデータの読み出しとを行うだけで、ｍ₀個また
はｍ₁ビット長ずつのビット列をｎ／ｍ₀個またはｎ／ｍ
₁個パックしてなる１ワード長のデータからｍ₁ビット長
ずつのビット列を分離することができる。

【００８２】（第３モード）このモードは、１ワード中
の所定位置のｍ₀ビット分のビット列や１ワード中の所
定位置のｍ₁ビット分のビット列を抽出するモードであ
る。

【００８３】１ワード中の所定位置のｍ₀ビット分のビ
ット列を抽出する場合には、その抽出すべきビット列を
含むデータがデータバスＢ１を順次伝送されるのに合わ
せて、制限ビット長領域４ｂに属する連続するｎ／ｍ₀
個のアドレス領域を書込み先アドレスｉ，ｉ＋１…，ｉ
＋ｋとして順次指定することとする。

【００８４】そうするとアドレス制御部３は、このｎ／
ｍ₀個の書込み先アドレスのそれぞれが示すアドレス領
域をアクセス先とするべくセレクト信号を出力する。ま
たアドレス制御部３は、アクセス先が制限ビット長領域
４ｂであることをデータ制御部５に対して通知する。

【００８５】一方、データ制御部５は、アクセス先が制
限ビット長領域４ｂであることが通知され、かつ書き込
み時であるならば、データバスＢ１を介して到来する１
ワード長のデータのうちの上位ｍ₀ビットのみを作業用
メモリ４に与える。

【００８６】かくして、図６（ａ）に示すように、アド
レスｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に、データ
バスＢ１を順次伝送されるｎ／ｍ₀個の１ワードデータ
のうちの上位ｍ₀ビットずつがそれぞれ書き込まれるこ
ととなる。

【００８７】続いて、このように作業用メモリ４に書き
込んだデータを出力する場合、各データが記憶されたア
ドレス領域のアドレスｉ，ｉ＋１…，ｉ＋ｋを順次指定
することとする。

【００８８】そうするとアドレス制御部３は、このアド
レスのそれぞれに対応するアドレス領域をそれぞれアク
セス先とするべく順次セレクト信号を出力する。またア
ドレス制御部３は、アクセス先が制限ビット長領域４ｂ
であることをデータ制御部５に対して通知する。

【００８９】これにより、作業用メモリ４からはアドレ
スｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に格納されて
いるｍ₀ビットずつのデータが順にｎ／ｍ₀個出力される
こととなる。

【００９０】そこでデータ制御部５は、このｍ₀ビット
ずつのデータのそれぞれを上位側に配し、残りのビット
を全て「０」とした１ワード長のデータとして順次デー
タバスＢ１へと出力する。

【００９１】１ワード中の所定位置のｍ₁ビット分のビ
ット列を抽出する場合には、書込み先および読出し先の
アドレスをｊ，ｊ＋１…，ｊ＋ｈとして、かつ制限ビッ
ト長領域４ｃを使用して、図６（ｂ）に示すような上記
と同様な動作により実現される。

【００９２】以上のようにして、ユーザ側、すなわちプ
ログラム作成者側から見れば、制限ビット長領域４ｂ，
４ｃをアクセス先としてのデータの書き込みと、その書
き込んだデータの読み出しとを行うだけで、１ワード中
の所定位置のｍ₀ビット分のビット列や１ワード中の所
定位置のｍ₁ビット分のビット列を抽出することができ
る。

【００９３】（第４モード）このモードは、ｍ₀ビット
長ずつのビット列をｎ／ｍ₀個パックしてなる１ワード
長のデータや、ｍ₁ビット長ずつのビット列をｎ／ｍ₁個
パックしてなる１ワード長のデータからｍ₀ビット長ず
つまたはｍ₁ビット長ずつのビット列を一旦分離した上
で、再度ｍ₀ビット長ずつのビット列をｎ／ｍ₀個パック
してなる１ワード長のデータや、ｍ₁ビット長ずつのビ
ット列をｎ／ｍ₁個パックしてなる１ワード長のデータ
を作成する再パック動作を行うモードである。

【００９４】ｍ₀ビット長ずつのビット列をｎ／ｍ₀個パ
ックしてなる１ワード長のデータの再パック動作を行う
場合には、まず分離すべき１ワードデータがデータバス
Ｂ１を伝送されるときに、制限ビット長領域４ｂに属す
る任意のアドレス領域のアドレスｉを書込み先として指
定することとする。

【００９５】そうするとアドレス制御部３は、アドレス
ｉから連続するｎ／ｍ₀個のアドレス領域、すなわちア
ドレスｉ，ｉ＋１…，ｉ＋ｋのアドレス領域をそれぞれ
書き込み先とするべくセレクト信号を順次出力する。ま
たアドレス制御部３は、アクセス先が制限ビット長領域
４ｂであることをデータ制御部５に対して通知する。

【００９６】一方、データ制御部５は、アクセス先が制
限ビット長領域４ｂであることが通知され、かつ書き込
み時であるならば、データバスＢ１を介して到来する１
ワード長のデータを上位からｍ₀ビット分づつ分離し
て、作業用メモリ４のアドレスｉ，ｉ＋１…，ｉ＋ｋの
アドレス領域へとそれぞれ与える。

【００９７】かくして、図７（ａ）に示すように、アド
レスｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に、１ワー
ド長のデータから分離されたｍ₀ビットずつのｎ／ｍ₀個
のデータがそれぞれ書き込まれることとなる。

【００９８】続いて、このように作業用メモリ４に書き
込んだデータを出力する場合、連結するデータが記憶さ
れた先頭のアドレス領域のアドレスｉを指定することと
する。

【００９９】そうするとアドレス制御部３は、アドレス
ｉから連続するｎ／ｍ₀個のアドレス領域、すなわちア
ドレスｉ，ｉ＋１…，ｉ＋ｋのアドレス領域をそれぞれ
読出し先とするべくセレクト信号を順次出力する。また
アドレス制御部３は、アクセス先が制限ビット長領域４
ｂであることをデータ制御部５に対して通知する。

【０１００】これにより、作業用メモリ４からはアドレ
スｉ，ｉ＋１…，ｉ＋ｋの各アドレス領域に格納されて
いるｍ₀ビットずつのデータが順にｎ／ｍ₀個出力される
こととなる。

【０１０１】そこでデータ制御部５は、このｎ／ｍ₀個
のｍ₀ビットデータを上位側から順に配置した状態で連
結することで、図７（ａ）に示すようにｎビット長、す
なわち１ワード長のデータを生成する。そして作業用メ
モリ４から出力されるデータを個々には出力することな
しに、生成した１ワード長のデータをデータバスＢ１へ
と出力する。

【０１０２】１ワード中の所定位置のｍ₁ビット分のビ
ット列をｎ／ｍ₁ワード分連結するパック動作を行う場
合には、書込み先および読出し先のアドレスをｊ，ｊ＋
１…，ｊ＋ｈとして、かつ制限ビット長領域４ｃを使用
して、図７（ｂ）に示すような上記と同様な動作により
実現される。

【０１０３】以上のようにして、ユーザ側、すなわちプ
ログラム作成者側から見れば、制限ビット長領域４ｂ，
４ｃをアクセス先としてのデータの書き込みと、その書
き込んだデータの読み出しとを行うだけで、ｍ₀ビット
長ずつのビット列をｎ／ｍ₀個パックしてなる１ワード
長のデータや、ｍ₁ビット長ずつのビット列をｎ／ｍ₁個
パックしてなる１ワード長のデータの再パック動作を行
うことができる。

【０１０４】以上のように本実施形態によれば、ユーザ
側、すなわちプログラム作成者側から見ての制限ビット
長領域４ｂ，４ｃをアクセス先としてのデータの書き込
みと、その書き込んだデータの読み出しとにより各種の
ビット処理を行うことが可能である。従って、命令数は
データの書き込みや読み出しに関する少数で済み、短時
間に処理することが可能である。

【０１０５】しかも本実施形態では、メモリアクセスモ
ード機能を有するＤＳＰのように作業用メモリ４でのア
ドレス領域とアドレスとの対応関係を変化させる必要が
無く、一義的なアドレスにより作業用メモリ４のアクセ
ス制御を行うので、アドレス制御部３は簡易な構成によ
り実現可能であり、作業用メモリ４のアクセス速度の低
下は最小限に抑えることができる。

【０１０６】このようなことから本実施形態によれば、
高速にビット処理を行うことが可能である。

【０１０７】なお本発明は上記実施形態に限定されるも
のではない。例えば上記実施形態では、１ワード長のデ
ータからの抽出するビット列を１ワード長のデータの上
位側のビット列としているが、この抽出するビット列の
位置は任意に設定可能である。

【０１０８】また上記実施形態では、パック動作の際に
は抽出したデータをその抽出順に連結するものとしてい
るが、この連結順序は任意に設定可能である。例えばモ
ード４では、連結順序を抽出順序と異ならせるようにす
ることで、ビット単位でのデータの並べ替えが実現でき
る。

【０１０９】また上記実施形態では、制限ビット長領域
を４ｂおよび４ｃの２種類備えることとしているが、１
種類のみ設けるようにしても良いし、３種類以上設ける
ようにしても良い。

【０１１０】また上記実施形態では、４つのモードを備
えて、４種類のビット処理を選択的に実行可能としてい
るが、上記の４つのモードの全てを備える必要はない。
そして１種類のビット処理を行うように構成することも
可能であり、その場合にはモード選択のための構成を排
除できる。

【０１１１】また上記実施形態では、アドレス制御部３
およびデータ制御部５の処理を変更することで任意のビ
ット処理を行うことが可能であり、上記実施形態に挙げ
た４種類のビット処理以外のビット処理を行うようにし
ても良い。

【０１１２】また、行うビット処理によっては、アドレ
ス制御部３やデータ制御部５での処理をソフトウェア処
理により行うようにすることも可能である。

【０１１３】また上記実施形態では、本発明に係るディ
ジタル信号処理装置をＤＳＰに適用した例を示している
が、ＬＳＩ化しないで実現するなどのように他の形態で
実現することも可能である。

【０１１４】このほか、本発明の要旨を逸脱しない範囲
で種々の変形実施が可能である。

【０１１５】

【発明の効果】第１の本発明は、作業用メモリを、１ア
ドレスで指定される記憶領域として、その容量が１ワー
ドである第１領域および容量が１／ｇワード（ｇは所定
の自然数）である第２領域とを設けたものとしたので、
作業用メモリの第２領域へのデータの書き込みや読み出
しを適宜行うことで、１／ｇワード分のビット列単位で
のビット処理を行うことが可能となり、しかもアクセス
制御に関しては第１領域および第２領域のいずれも同じ
アドレス領域として扱えば良く、この結果、簡易な構成
かつ少ない命令数により高速にビット処理を実現するこ
とができるディジタル信号処理装置となる。

【０１１６】また第２の本発明は、データバス上を伝送
される１ワードデータにおける所定ビット位置の１／ｇ
ワード長のビット列を抽出して作業用メモリの第２領域
に一旦格納し、さらにこの第２領域に記憶された所定の
ｇ個のビット列を所定の順序で並べて１ワード長のデー
タを生成するようにしたので、ｇ個の１ワードデータに
おける所定ビット位置の１／ｇワード長のビット列をそ
れぞれ連結するパック動作を作業用メモリへの書き込み
および読み出し処理により行うことが可能なディジタル
信号処理装置となる。

【０１１７】また第３の本発明は、データバス上を伝送
される１ワードデータにおけるそれぞれ異なる所定ビッ
ト位置の１／ｇワード長ずつのｇ個のビット列をそれぞ
れ抽出して作業用メモリの第２領域に一旦格納し、さら
にこの第２領域に記憶された１／ｇワード長のデータを
個々に所定のビット位置に設定してなる１ワード長のデ
ータを生成するようにしたので、１／ｇワード長のビッ
ト列をｇ個連結してなるデータから１／ｇワード長のビ
ット列のそれぞれを分離するアンパック動作を作業用メ
モリへの書き込みおよび読み出し処理により行うことが
可能なディジタル信号処理装置となる。

【０１１８】また第４の本発明は、データバス上を伝送
される１ワードデータにおける所定ビット位置の１／ｇ
ワード長のビット列を抽出して作業用メモリの第２記憶
領域に一旦格納し、さらにこの第２記憶領域に記憶され
た１／ｇワード長のビット列のみを所定のビット位置に
設定してなる１ワード長のデータを生成するようにした
ので、１ワードデータにおける所定ビット位置の１／ｇ
ワード長のビット列の抽出処理を作業用メモリへの書き
込みおよび読み出し処理により行うことが可能なディジ
タル信号処理装置となる。

【０１１９】また第５の本発明は、データバス上を伝送
される１ワードデータにおけるそれぞれ異なる所定ビッ
ト位置の１／ｇワード長ずつのｇ個のビット列をそれぞ
れ分離して作業用メモリの第２領域に一旦格納し、さら
にこの第２記憶領域に記憶された１／ｇワード長のビッ
ト列を所定の順序で並べて１ワード長のデータを生成す
るようにしたので、１ワードデータにおけるそれぞれ異
なる所定ビット位置の１／ｇワード長ずつのｇ個のビッ
ト列を一旦分離した上で、それら１／ｇワード長ずつの
ｇ個のビット列をそれぞれ連結する再パック動作を作業
用メモリへの書き込みおよび読み出し処理により行うこ
とが可能なディジタル信号処理装置となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るディジタル信号処理
装置を適用して構成されたＤＳＰの要部構成を示すブロ
ック図。

【図２】図１中の作業用メモリ４の詳細構成を示すブロ
ック図。

【図３】図１中のプログラム制御部１の詳細構成を示す
ブロック図。

【図４】第１モードにおけるパック動作の様子を示す
図。

【図５】第２モードにおけるアンパック動作の様子を示
す図。

【図６】第３モードにおけるビット抽出動作の様子を示
す図。

【図７】第４モードにおける再パック動作の様子を示す
図。

【符号の説明】

１…プログラム制御部 ２…アドレス管理部 ３…アドレス制御部 ４…作業用メモリ ４ａ…固定ビット長領域 ４ｂ，４ｃ…制限ビット長領域 ５…データ制御部 ６…モードレジスタ ７…アドレス管理部 ８…係数メモリ ９，１０，１５，１６…レジスタ １１…積算部 １２…積算出力レジスタ １３…セレクタ １４…論理・算術演算部 １７…Ｉ／Ｏ制御部 Ｂ１…データバス Ｂ２…アドレスバス Ｂ３…外部バス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 作業用メモリへのデータの書き込みおよ
   び読み出しによるデータ操作をともなってディジタル信
   号を処理するディジタル信号処理装置において、 前記作業用メモリを、１アドレスで指定される記憶領域
   として、その容量が１ワードである第１領域および容量
   が１／ｇワード（ｇは所定の自然数）である第２領域と
   を設けたものとしたことを特徴とするディジタル信号処
   理装置。
2. 【請求項２】 前記第２領域が書込み先として指定され
   た場合に、データバス上を伝送される１ワードデータに
   おける所定ビット位置の１／ｇワード長のビット列を作
   業用メモリに与える書込データ処理手段と、 前記第２領域のいずれかの記憶領域が読出し先として指
   定された場合に、指定された記憶領域に関連する所定の
   ｎ個の記憶領域を順に読出し先として前記作業用メモリ
   からデータを読み出す読出制御手段と、 この読出制御手段により読み出された１／ｇワード長の
   ｇ個のデータを所定の順序で並べて１ワード長のデータ
   を生成して前記データバスへと出力する読出しデータ処
   理手段とを具備したことを特徴とする請求項１に記載の
   ディジタル信号処理装置。
3. 【請求項３】 前記第２領域のいずれかの記憶領域が書
   込み先として指定された場合に、指定された記憶領域に
   関連する所定のｇ個の記憶領域を順に書込み先として順
   次指定する書込み領域制御手段と、 前記第２領域が書込み先として指定された場合に、前記
   書込み領域制御手段により指定されたｇ個の記憶領域に
   データバス上を伝送される１ワードデータにおけるそれ
   ぞれ異なる所定ビット位置の１／ｇワード長ずつのｇ個
   のビット列を順に書込むべく作業用メモリに与える書込
   データ処理手段と、 前記第２領域のいずれかの記憶領域が読出し先として指
   定された場合に、その記憶領域から出力される１／ｇワ
   ード長のデータのみを所定のビット位置に設定してなる
   １ワード長のデータを生成して前記データバスへと出力
   する読出しデータ処理手段とを具備したことを特徴とす
   る請求項１に記載のディジタル信号処理装置。
4. 【請求項４】 前記第２領域が書込み先として指定され
   た場合に、データバス上を伝送される１ワードデータに
   おける所定ビット位置の１／ｇワード長のビット列を作
   業用メモリに与える書込データ処理手段と、 前記第２領域のいずれかの記憶領域が読出し先として指
   定された場合に、その記憶領域から出力される１／ｇワ
   ード長のデータのみを所定のビット位置に設定してなる
   １ワード長のデータを生成して前記データバスへと出力
   する読出しデータ処理手段とを具備したことを特徴とす
   る請求項１に記載のディジタル信号処理装置。
5. 【請求項５】 前記第２領域のいずれかの記憶領域が書
   込み先として指定された場合に、指定された記憶領域に
   関連する所定のｇ個の記憶領域を順に書込み先として順
   次指定する書込み領域制御手段と、 前記第２領域が書込み先として指定された場合に、前記
   書込み領域制御手段により指定されたｇ個の記憶領域に
   データバス上を伝送される１ワードデータにおけるそれ
   ぞれ異なる所定ビット位置の１／ｇワード長ずつのｇ個
   のビット列を順に書込むべく作業用メモリに与える書込
   データ処理手段と、 前記第２領域のいずれかの記憶領域が読出し先として指
   定された場合に、指定された記憶領域に関連する所定の
   ｇ個の記憶領域を順に読出し先として前記作業用メモリ
   からデータを読み出す読出制御手段と、 この読出制御手段により読み出された１／ｇワード長の
   ｇ個のデータを所定の順序で並べて１ワード長のデータ
   を生成して前記データバスへと出力する読出しデータ処
   理手段とを具備したことを特徴とする請求項１に記載の
   ディジタル信号処理装置。