JP2001358209A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2001358209A
JP2001358209A JP2000178198A JP2000178198A JP2001358209A JP 2001358209 A JP2001358209 A JP 2001358209A JP 2000178198 A JP2000178198 A JP 2000178198A JP 2000178198 A JP2000178198 A JP 2000178198A JP 2001358209 A JP2001358209 A JP 2001358209A
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Inventor
Toru Onishi
徹 大西
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Toyota Motor Corp
トヨタ自動車株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing for improving a flatness of a surface of a semiconductor substrate. SOLUTION: The method for manufacturing a semiconductor device comprises the steps of implanting an oxygen ion at a predetermined position of an embedded layer made of a polysilicon as a material in a trench by using an ion implanting method (step S16), thereafter conducting a heat treatment (step S18), and forming a stopper layer made of a silicon dioxide in the embedded layer so that its upper surface becomes the same height as an upper surface of a field oxide film at a periphery of the trench. This stopper layer performs a role of an etching stopper when etching back the unnecessary embedded layer at the upper part of the trench (step S20), and hence a step between the stopper layer and the field oxide film is reduced after the etching to improve the flatness of an element isolation region.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、詳しくは、半導体基板に設けられたトレンチに埋め込み層を形成する埋め込み層形成工程と埋め込み層の表面から所定の厚さまでの部位をエッチングして除去する除去工程とを備える半導体装置の製造方法に関する。 BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device, particularly, sites from the surface of the buried layer forming step and the buried layer forming the buried layer in the trench provided in the semiconductor substrate to a predetermined thickness the method of manufacturing a semiconductor device and a removing step of removing by etching.

【0002】 [0002]

【従来の技術】従来、この種の半導体装置の製造方法としては、トレンチ内および半導体基板表面全面に埋め込み層をある程度厚く形成した後、半導体基板全面を均一にエッチングし不要な箇所に形成した埋め込み層を除去するエッチバック法を用いたものが提案されている。 Conventionally, as a method of manufacturing this type of semiconductor device, after the buried layer to some extent thickly formed in and on a semiconductor substrate over the entire surface trenches and uniformly etching the entire surface of the semiconductor substrate buried was formed on unnecessary portions those using etch back method for removing the layer has been proposed. エッチバック法を用いる場合、半導体基板表面に形成された不要な埋め込み層を完全に除去するために、不要部分の埋め込み層の実際の厚さより多くエッチングするオーバーエッチングが行なわれる。 When using the etch-back method, in order to completely remove the unnecessary buried layer formed on the semiconductor substrate surface, over-etching for more than the actual thickness of the unnecessary portion of the buried layer etching is performed.

【0003】 [0003]

【発明が解決しようとする課題】しかしながら、オーバーエッチングは、エッチング量の制御が難しく、必要な箇所の埋め込み層も多めにエッチングしてしまうから、 [SUMMARY OF THE INVENTION However, over-etching is difficult to control the etching amount, since the buried layer of the necessary portions be result in larger amount etched,
例えばトレンチに形成される埋め込み層の高さがトレンチ周辺部の高さより低くなるなど、半導体基板表面の平坦性が損なわれる場合がある。 For example, the height of the buried layer formed in the trench is lower than the height of the trench perimeter, the flatness of the semiconductor substrate surface is degraded. この結果、半導体基板の微細加工が難しくなってしまう。 As a result, fine processing of the semiconductor substrate becomes difficult.

【0004】本発明の半導体装置の製造方法は、半導体基板表面の平坦性を高めることを目的とする。 [0004] The method of manufacturing a semiconductor device of the present invention aims to improve the planarity of the semiconductor substrate surface.

【0005】 [0005]

【課題を解決するための手段およびその作用・効果】本発明の半導体製造方法は、上述の目的を達成するために以下の手段を採った。 Semiconductor manufacturing method of the object solutions for and its actions and effects of the present invention employs the following means to achieve the objectives described above.

【0006】本発明の半導体装置の製造方法は、半導体基板に設けられたトレンチに埋め込み層を形成する埋め込み層形成工程と、該埋め込み層の表面から所定の厚さまでの部位をエッチングして除去する除去工程とを備える半導体装置の製造方法であって、前記除去工程の前に、前記埋め込み層の前記所定の厚さの部位に前記エッチングにおいて前記埋め込み層の材料よりエッチング速度が遅いストッパ層を形成するストッパ層形成工程を備えることを要旨とする。 [0006] The method of manufacturing a semiconductor device of the present invention, a buried layer forming step of forming a trench in the buried layer provided on the semiconductor substrate is removed by etching the portion from the surface of the buried layer to a predetermined thickness a method of manufacturing a semiconductor device and a removal step, formed before, the buried layer stopper layer etching rate slower than the material of the said etching in a portion of said predetermined thickness of said buried layer of said removing step and gist further comprising a stopper layer forming step for.

【0007】本発明の半導体装置の製造方法では、埋め込み層の所定の厚さの部位にエッチングにおいて埋め込み層の材料よりエッチング速度が遅いストッパ層で、エッチング量を制御することができる。 [0007] In the method of manufacturing a semiconductor device of the present invention, a predetermined thickness portion buried layer stopper layer is slower etch rate than the material of the etching of the buried layer, it is possible to control the etching amount. この結果、トレンチに形成された埋め込み層の高さをトレンチ周辺部の高さに合わせることでき、半導体基板表面の平坦性を向上させることができる。 As a result, can adjust the height of the buried layer formed in the trench to a height of the trench periphery, it is possible to improve the flatness of the semiconductor substrate surface.

【0008】この本発明の半導体装置の製造方法において、前記ストッパ層形成工程は、前記所定の厚さの部位に不純物を注入し、前記埋め込み層の材料と前記不純物との化合物からなるストッパ層を形成する工程であるものとすることもできる。 [0008] The method of manufacturing a semiconductor device of the present invention, the stopper layer forming step, impurities are implanted at the site of the predetermined thickness, the stopper layer made of a compound with the material and the impurities of the buried layer It may be assumed to be a process of forming. ストッパ層の形成位置は不純物の注入条件により容易に決めることができる。 Formation position of the stopper layer can be readily determined by the injection conditions of the impurity.

【0009】この本発明の半導体装置の製造方法において、前記埋め込み層の材料はポリシリコンであり、前記不純物は酸素であるものとすることもできる。 [0009] The method of manufacturing a semiconductor device of the present invention, the material of the buried layer is a polysilicon, the impurities may also be assumed to be oxygen. この結果、エッチングにおいて埋め込み層の材料であるポリシリコンよりエッチング速度が遅い二酸化シリコンからなるストッパ層を形成することができる。 As a result, it is possible to form the stopper layer material etching rate of polysilicon is buried layer is made of a slow silicon dioxide in the etching.

【0010】 [0010]

【発明の実施の形態】次に、本発明の実施の形態を実施例を用いて説明する。 DETAILED DESCRIPTION OF THE INVENTION will be described with reference to an embodiment example of the present invention. 図1は、本発明の一実施例である半導体装置において半導体素子間を電気的に分離する素子分離領域の形成工程を示す工程図である。 Figure 1 is a process diagram showing an electrical step of forming the isolation region which isolates the semiconductor element in the semiconductor device according to an embodiment of the present invention. まず、半導体基板10の埋め込み酸化膜12上に設けられ半導体素子が形成される活性層14の表面に半導体基板10の表面の半導体素子間を電気的に分離するフィールド酸化膜16と、半導体素子が形成される素子形成領域のフィールド酸化膜16を保護するSiN膜18とを形成する(工程S10)。 First, a field oxide film 16 for electrically isolating the semiconductor elements on the surface of the semiconductor substrate 10 on the surface of the active layer 14 on which the semiconductor element is provided on the buried oxide film 12 of the semiconductor substrate 10 is formed, a semiconductor element a field oxide film 16 of the element forming region formed to form the SiN film 18 for protecting (step S10). 工程S10の終了時における素子分離領域の断面図を図2に示す。 2 is a sectional view of the isolation region at the end of step S10.

【0011】次に、レジストを塗布しフォトリソグラフィ法を用いて素子分離領域のトレンチを形成する部位のレジストに開口部を形成する。 [0011] Next, a resist is applied using a photolithography method to form a resist opening portion for forming a trench isolation region. そして、このレジストをマスクとしてフィールド酸化膜16にドライエッチングを行ない、続いて活性層14にドライエッチングを行ないトレンチ20を形成した後、レジストを除去しトレンチ20の内壁を酸化し酸化膜22を形成する(工程S1 Then, subjected to dry etching the field oxide film 16 using the resist as a mask, followed after forming a trench 20 subjected to dry etching to the active layer 14, the resist is removed by oxidizing the inner wall of the trench 20 and oxide film 22 is formed to (step S1
2)。 2). 工程S12の終了時における素子分離領域の断面図を図3に示す。 The cross section of the isolation region at the end of second process S12 shown in FIG.

【0012】次に、トレンチ20内にポリシリコンを材料とする埋め込み層24を形成する(工程S14)。 [0012] Then, a buried layer 24 of polysilicon and the material in trench 20 (step S14). 工程S14の終了時における素子分離領域の断面図を図4 Figure sectional view of the isolation region at the end of step S14 4
に示す。 To show.

【0013】そして、埋め込み層24上からイオン注入法を用いて埋め込み層24の表面から所定の位置に酸素イオンを注入し(工程S16)、酸化雰囲気中で熱処理を行ない注入した酸素イオンと埋め込み層24の材料のポリシリコンを化合させ、図4中の注入位置Aに二酸化シリコンからなるストッパ層50を形成する(工程S1 [0013] Then, oxygen ions are implanted from the surface of the buried layer 24 by ion implantation from above the buried layer 24 in a predetermined position (step S16), and was heat-treated in an oxidizing atmosphere implanted oxygen ions and buried layer were combined polysilicon 24 of the material, forming the stopper layer 50 made of silicon dioxide in the injection position a in FIG. 4 (process S1
8)。 8). 酸素イオン注入を行なっている様子の概念図を図5に示し、工程S18の終了時における素子分離領域の断面図を図6に示す。 It shows a conceptual diagram of a state doing the oxygen ion implantation in FIG. 5 shows a cross-sectional view of the isolation region at the time of step S18 ends in FIG. このとき、埋め込み層24上面に酸化膜52が形成されている。 At this time, the buried layer oxide film 52 to 24 upper surface is formed. ストッパ層50の形成位置や厚さなどは、工程S16におけるイオン注入の条件や工程S18における熱処理条件によって調節することができる。 Such as the formation position and the thickness of the stopper layer 50 can be adjusted by thermal treatment conditions in the ion implantation conditions and steps S18 in step S16. 注入するイオンの加速エネルギーを変えることで酸素イオンの注入位置を(図4中の破線A)容易に制御することができ、ストッパ層50の上面とストッパ層50の周辺のフィールド酸化膜16の上面との段差が小さくなるような位置にストッパ層50を形成することができる。 The injection position of the oxygen ions by changing the acceleration energy of the implanted ions (broken line A in FIG. 4) can be easily controlled, the upper surface of the field oxide film 16 near the top and the stopper layer 50 of the stopper layer 50 it is possible to form the stopper layer 50 in a position such that the step is reduced with. 例えば、工程S16のイオン注入を酸素イオンの加速エネルギーを360[keV],ドーズ量を4 For example, 360 acceleration energy of ion implantation of oxygen ions steps S16 [keV], the dose of 4
×10 17 [cm -2 ]とし、工程S18の熱処理を乾燥O × 10 17 and [cm -2], dried O a heat treatment process S18
2雰囲気中温度1350℃で4時間程度熱処理とすることで、埋め込み層24の表面から600[nm]程度の位置に厚さ40[nm]程度の二酸化シリコンからなるストッパ層50を形成することができる。 With about 4 hours heat treatment at 1350 ° C. 2 atmosphere, to form a stopper layer 50 made of the buried layer 600 from the surface of 24 [nm] about the position in the thickness of 40 [nm] about silicon dioxide it can. 尚、注入したイオンと埋め込み層の材料であるポリシリコンとの化合物が後のエッチングにおいてポリシリコンとの選択比が高くなるよう、注入するイオンの核種を選択する。 Incidentally, as the selectivity of the polysilicon in the etching of the compound after the material polysilicon which is the implanted ions and the buried layer is increased, selecting a species of the injected ions. 例えば、工程S18のエッチング工程において、ポリシリコンと二酸化シリコンとのエッチング速度比は(ポリシリコン):(二酸化シリコン)=2:1程度となるので、 For example, in an etching process step S18, the etching rate ratio of polysilicon and silicon dioxide (polysilicon) :( silicon dioxide) = 2: since about 1,
選択比は2程度となるので酸素を注入イオンとすることもできる。 Selection ratio can also be oxygen implanted ions since about 2.

【0014】次に、酸化膜52を除去した後、ウェットエッチングを行ない埋め込み層24をエッチバックしS [0014] Next, after removing the oxide film 52, and etched back buried layer 24 performs wet etching S
iN層18を除去する(工程S20)。 iN layer 18 is removed (step S20). 工程S20の終了時における分離領域の断面図を図7に示す。 The cross section of the separation region at step S20 ends shown in FIG. このウェットエッチングは、ポリシリコンより二酸化シリコンのほうがエッチング速度が遅いエッチングが選択される。 The wet etching, rather than polysilicon silicon dioxide etch rate chosen is slow etching.
このようなエッチングとして、例えば、水酸化カリウムやフッ硝酸などを用いたウェット系エッチングや、CF As such etching, for example, wet type etching using potassium hydroxide and nitric-hydrofluoric acid, CF
4やO 2などを用いたCDE(Chemical Dry Etching)等のドライ系エッチングを使用することができる。 The dry type etching such as CDE (Chemical Dry Etching) using, for example, 4 or O 2 can be used. 埋め込み層24をエッチパックするとき、ストッパ層50は埋め込み層24よりエッチング速度が遅いのでエッチングストッパの役割を果たす。 When the buried layer 24 etch pack serves etching stopper the stopper layer 50 are buried layer is slower etch rate than 24. 工程S20においてストッパ層50の上面はフィールド酸化膜16の上面とほぼ同じ位置になるように形成されているので、エッチング後はフィールド酸化膜16とストッパ層50との段差はほとんど無くすことができる。 Since the upper surface of the stopper layer 50 in the step S20 is formed to be substantially the same position as the upper surface of the field oxide film 16, the step after etching the field oxide film 16 and the stopper layer 50 can be almost eliminated. この結果、半導体基板10の表面の平坦性が向上する。 As a result, the flatness of the surface of the semiconductor substrate 10 is improved.

【0015】以上説明したように、本実施例の半導体装置の素子分離領域の形成工程では、ストッパ層50の上面がフィールド酸化膜16の上面とほぼ同じ位置になるように形成されており、ストッパ層50は埋め込み層2 [0015] As described above, in the step of forming the element isolation region of a semiconductor device of this embodiment, and the upper surface of the stopper layer 50 is formed to be substantially the same position as the upper surface of the field oxide film 16, a stopper layer 50 is buried layer 2
4をエッチバックするときにエッチングストッパの役割を果たすので、半導体基板10の表面の平坦性を向上させることができる。 4 plays the role of an etching stopper when etching back the, it is possible to improve the flatness of the surface of the semiconductor substrate 10.

【0016】本実施例の半導体装置の製造方法では、素子分離領域の形成工程を例示したが、トレンチを用いた他の工程にも適用することができ、例えばトレンチゲート電極の形成工程に用いることもできる。 [0016] In the method of manufacturing a semiconductor device of this embodiment has been described by way of steps of forming the element isolation region, can also be applied to other process using a trench, for example, it is used in the process of forming the trench gate electrode It can also be. このとき、酸化膜50は除去することもできる。 At this time, the oxide film 50 may be removed.

【0017】本実施例の半導体装置の製造方法では、イオン注入法を用いてストッパ層50を形成したが、埋め込み層24内の所定の深さの部位にストッパ層50を形成できる他の方法も用いることもできる。 [0017] In the method of manufacturing a semiconductor device of this embodiment has formed the stopper layer 50 by an ion implantation method, other methods capable of forming a stopper layer 50 in the region of a predetermined depth in the buried layer 24 It can also be used.

【0018】以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。 The invention has been described by way of examples embodiments of the present invention, the present invention is not limited to such an example, without departing from the scope and spirit of the present invention, various forms in can be practiced as a matter of course.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 素子分離領域の形成工程を示す図である Is a diagram showing FIG. 1 device isolation region formation step

【図2】 工程S10の終了時における素子分離領域の断面図である。 2 is a cross-sectional view of the isolation region at the time of step S10 ends.

【図3】 工程S12の終了時における素子分離領域の断面図である。 3 is a cross-sectional view of the isolation region at the time of the second process S12 ends.

【図4】 工程S14の終了時における素子分離領域の断面図である。 It is a cross-sectional view of the isolation region at the end of Figure 4 Step S14.

【図5】 酸素イオン注入を行なっている様子の概念図である。 5 is a conceptual diagram of a state doing the oxygen ion implantation.

【図6】 工程S18の終了時における素子分離領域の断面図である。 6 is a cross-sectional view of the isolation region at the time of step S18 ends.

【図7】 工程S20の終了時における素子分離領域の断面図である。 7 is a cross-sectional view of the isolation region at the time of step S20 ends.

【符号の説明】 DESCRIPTION OF SYMBOLS

20 トレンチ、24 埋め込み層、50 ストッパ層。 20 trench 24 buried layer, 50 a stopper layer.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/76 M L ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/76 M L

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板に設けられたトレンチに埋め込み層を形成する埋め込み層形成工程と、該埋め込み層の表面から所定の厚さまでの部位をエッチングして除去する除去工程とを備える半導体装置の製造方法であって、 前記除去工程の前に、前記埋め込み層の前記所定の厚さの部位に前記エッチングにおいて前記埋め込み層の材料よりエッチング速度が遅いストッパ層を形成するストッパ層形成工程を備える半導体装置の製造方法。 1. A a buried layer forming step of forming a trench in the buried layer provided on a semiconductor substrate, a semiconductor device and a removing step of removing by etching a portion of the surface of the buried layer to a predetermined thickness a manufacturing method, prior to said removing step, the semiconductor comprising a stopper layer forming step of etching rate than the material of the buried layer to form a slow stopper layer in the etched portion of said predetermined thickness of said buried layer manufacturing method of the device.
  2. 【請求項2】 前記ストッパ層形成工程は、前記所定の厚さの部位に不純物を注入することにより形成される前記埋め込み層の材料と前記不純物との化合物からなる前記ストッパ層として形成する工程である請求項1に記載の半導体装置の製造方法。 Wherein said stopper layer forming step is a step of forming as the stopper layer made of a compound with the material and the impurities of the buried layer is formed by implanting impurities into portions of predetermined thickness the method of manufacturing a semiconductor device according to a claim 1.
  3. 【請求項3】 前記埋め込み層の材料はポリシリコンであり、前記不純物は酸素である請求項1または2に記載の半導体装置の製造方法。 Wherein the material of the buried layer is a polysilicon, the method of manufacturing a semiconductor device according to claim 1 or 2, wherein the impurity is oxygen.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192840B2 (en) 2002-10-30 2007-03-20 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method using oxygen ion implantation

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