JP2001313422A - Light-emitting element and manufacturing method for the light-emitting element - Google Patents

Light-emitting element and manufacturing method for the light-emitting element

Info

Publication number
JP2001313422A
JP2001313422A JP2000153499A JP2000153499A JP2001313422A JP 2001313422 A JP2001313422 A JP 2001313422A JP 2000153499 A JP2000153499 A JP 2000153499A JP 2000153499 A JP2000153499 A JP 2000153499A JP 2001313422 A JP2001313422 A JP 2001313422A
Authority
JP
Japan
Prior art keywords
layer
electrode
nitride semiconductor
semiconductor layer
formed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000153499A
Other languages
Japanese (ja)
Other versions
JP2001313422A5 (en
JP4501225B2 (en
Inventor
Kazuhiro Nagamine
Hirobumi Shono
Tatsunori Toyoda
博文 庄野
和浩 永峰
達憲 豊田
Original Assignee
Nichia Chem Ind Ltd
日亜化学工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000048878 priority Critical
Priority to JP2000-48878 priority
Application filed by Nichia Chem Ind Ltd, 日亜化学工業株式会社 filed Critical Nichia Chem Ind Ltd
Priority to JP2000153499A priority patent/JP4501225B2/en
Publication of JP2001313422A publication Critical patent/JP2001313422A/en
Publication of JP2001313422A5 publication Critical patent/JP2001313422A5/ja
Application granted granted Critical
Publication of JP4501225B2 publication Critical patent/JP4501225B2/en
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To provide a light-emitting element, on both faces of which electrodes are formed and which comprises a nitride semiconductor layer, and to provide a manufacturing method for the light-emitting element.
SOLUTION: In the manufacturing method, a wafer on which an n-type nitride semiconductor layer and a p-type nitride semiconductor layer are laminated on a substrate is divided into light-emitting elements. The manufacturing method contains a p-electrode forming process, where a first metal layer which comes into ohmic contact with the p-type nitride semiconductor layer is formed nearly over the whole face of the p-type nitride semiconductor layer and a warpage preventing layer, which prevents the warpage of the wafer, is formed in the upper part from the metal layer. The manufacturing method contains a substrate removal process, where after the p-electrode formation process, the substrate is removed from the face on the opposite side of a substrate face on which the nitride semiconductor layer is laminated, in such a way that at least a part of the n-type nitride semiconductor layer is exposed in the respective regions of the light-emitting elements to be divided. The manufacturing method contains an n-electrode formation process where an n-electrode is formed, so as to come into contact with at least a part of the exposed n-type nitride semiconductor layer. The manufacturing method contains a division process, where the wafer on which the p-electrode and the n-electrode are formed is divided to form the light-emitting elements.
COPYRIGHT: (C)2001,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、LED(発光ダイオード)、LD(レーザダイオード)等の発光素子に利用される電極、特に窒化物半導体層(たとえばIn x Al y BACKGROUND OF THE INVENTION The present invention, LED (light emitting diode), the electrodes utilized in the light emitting element such as LD (laser diode), in particular a nitride semiconductor layer (for example In x Al y G
1-xy N、0≦x、0≦y、x+y≦1)を有する発光素子および発光素子の製造方法に関する。 a 1-xy N, 0 ≦ x, 0 ≦ y, a method of manufacturing the light emitting device and having x + y ≦ 1).

【0002】 [0002]

【従来の技術】近年、青色LED、LD等に代表されるように窒化物半導体層を有する発光素子が注目を集めている。 In recent years, light-emitting element has attracted attention with a nitride semiconductor layer as typified by a blue LED, LD or the like. この窒化物半導体層は概略的にはp型窒化物半導体層から注入されたキャリアと、n型窒化物半導体層から注入されたキャリアとのキャリア結合により発光が行われ、これら窒化物半導体層は特にサファイア基板上に形成することによって、良好な結晶性が得られる。 The nitride semiconductor layer and the carrier is schematically injected from the p-type nitride semiconductor layer, light emitting by the carrier coupling between the carriers injected from the n-type nitride semiconductor layer is performed, these nitride semiconductor layer particularly by forming on a sapphire substrate, good crystallinity is obtained. しかしながら、サファイアは絶縁性物質であり、サファイア基板表面に電極を形成することができない。 However, sapphire is an insulating material, it is impossible to form an electrode on the surface of the sapphire substrate. このため、 For this reason,
サファイア基板等の絶縁性物質からなる基板を発光素子に用いた場合、半導体層をエッチング等によって除去して露出したコンタクト層上に電極を形成する必要があった。 When using a substrate made of an insulating material such as a sapphire substrate to a light-emitting element, there the semiconductor layer is necessary to form an electrode on the exposed contact layer is removed by etching or the like.

【0003】 [0003]

【発明が解決しようとする課題】上記のように、半導体層を除去して電極を形成する場合、ウェハーの単位面積当たりから得られる発光素子の数は少なくなり製造コストが高くなるという問題点があった。 As described above [0005], the case of forming the electrodes by removing the semiconductor layer, a problem that number is less and less manufacturing cost increases of light emitting elements obtained from the per unit area of ​​the wafer is there were. また、電極部分が接近するため、ボンディング時に高精度の位置制御を行う必要があった。 Further, since the electrode portion is approached, it is necessary to perform highly accurate position control at the time of bonding.

【0004】またこれに対し、ウェハー状のサファイア基板上に窒化物半導体層を形成した後、サファイア基板を研磨等によって除去し、半導体層を挟んで対向した位置に正負それぞれの電極を形成する技術があった。 [0004] In contrast, after forming a nitride semiconductor layer on the wafer-shaped sapphire substrate, the sapphire substrate was removed by polishing or the like, to form the positive and negative electrodes in opposed positions across the semiconductor layer technology was there. しかし、サファイア基板を研磨するに従い、窒化物半導体層とサファイアとの格子定数の不整合からウェハーに反りが生じ半導体層の割れ等が発生するため、製造歩留まりが悪くなり製造コストが高くなるという問題点があった。 However, according to polish the sapphire substrate, since the cracking of the semiconductor layer warp from lattice constant mismatch between the nitride semiconductor layer and the sapphire wafer occurs, a problem that the production yield is manufacturing cost increases poor there was a point. 特に、サファイア基板と窒化物半導体との格子定数の不整合は大きいため、窒化物半導体からなる発光素子においてはこの反りは大きな問題となる。 In particular, because the mismatch in lattice constant between the sapphire substrate and the nitride semiconductor is large, the warp becomes a serious problem in the light emitting device made of nitride semiconductor.

【0005】そこで、本発明は、良好な結晶性を得ながら、かつ発光素子の両面に電極を形成した窒化物半導体層を有する発光素子および発光素子の製造方法を製造歩留まりの低下を招くことなく低コストで提供することを目的とする。 [0005] Therefore, the present invention is, without lowering the good while obtaining crystalline, and production yield of the light emitting device and method having a nitride semiconductor layer having electrodes formed on both surfaces of the light emitting element and to provide at a low cost.

【0006】 [0006]

【課題を解決するための手段】本発明の発光素子の製造方法は、基板上に少なくともn型窒化物半導体層とおよびp型窒化物半導体層が積層されたウェハーを発光素子毎に分割する発光素子の製造方法において、前記p型窒化物半導体層のほぼ全面にp型窒化物半導体層とオーミック接触を得るための第1金属層を形成し、前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層を形成するp電極形成工程と、前記p電極形成工程後、分割すべき発光素子の各領域に前記n型窒化物半導体層の少なくとも一部が露出するように、前記窒化物半導体層が積層された基板面と反対側の面から前記基板を除去する基板除去工程と、前記露出したn型窒化物半導体層上の少なくとも一部に接するようにn電極を形成するn電極形成工程 Method of manufacturing a light-emitting element of the problem-solving means for the present invention divides the wafer at least n-type nitride semiconductor layer and the and the p-type nitride semiconductor layer is stacked on the substrate for each light emitting element emitting the method of manufacturing a device, substantially the entire surface to form a first metal layer for obtaining a p-type nitride semiconductor layer and the ohmic contact, the wafer above the said metal layer warp of the p-type nitride semiconductor layer a p-electrode forming step of forming an anti-curl layer to prevent, after the p-electrode forming step, so that at least a portion of the n-type nitride semiconductor layer in each area of ​​the light emitting element to be divided is exposed, the n the nitride semiconductor layer form a substrate removal step of removing the substrate from the surface opposite to the laminated substrate surface, an n-electrode in contact with at least a portion of the n-type nitride semiconductor layer the exposed electrode forming step 、前記p電極および前記n電極が形成されたウェハーを分割すべき領域毎に分割し発光素子とする分割工程とを含む。 , And a dividing step to the p electrode and the n electrode is divided for each region to be divided and formed wafer emitting element. これによって、良好な結晶性を得ながら、かつ発光素子の両面に電極を形成した窒化物半導体層を有する発光素子を製造歩留まりの低下を招くことなく低コストで提供することができる。 This can be provided at low cost without lowering the production yield of the light emitting device having good while obtaining crystalline, and nitride semiconductor layers having electrodes formed on both surfaces of the light emitting element.

【0007】また、本発明の発光素子の製造方法は、前記反り防止層は厚さが10μm以上の第2金属層を少なくとも含む構成とすることができる。 [0007] In the method of manufacturing the light emitting device of the invention, the anti-curl layer can thickness is at least comprises forming the second metal layer above 10 [mu] m.

【0008】また、本発明の発光素子の製造方法は、前記第2金属層は少なくともNiを含む金属から構成される。 [0008] In the method of manufacturing the light emitting device of the present invention, the second metal layer is made of a metal containing at least Ni.

【0009】また、本発明の発光素子の製造方法は、前記第2金属層は無電界めっきによって形成される。 [0009] In the method of manufacturing the light emitting device of the present invention, the second metal layer is formed by electroless plating.

【0010】また、本発明の発光素子の製造方法は、前記反り防止層は前記第1金属層上に形成された1つ以上の金属バンプと、前記金属バンプが形成された部分を除いた前記第1金属層上に形成された樹脂層から少なくとも構成されてもよい。 [0010] In the method of manufacturing the light emitting device of the present invention, wherein the anti-curl layer, except one or more metal bumps formed on the first metal layer, a portion where the metal bump is formed or it may be composed of at least a resin layer formed on the first metal layer.

【0011】また、本発明の発光素子の製造方法は、前記反り防止層よりも上にAuを少なくとも含むAu層を形成するAu層形成工程とさらに含む。 [0011] In the method of manufacturing the light emitting device of the present invention further includes a Au layer forming step of forming an Au layer containing at least an Au above the said anti-curl layer.

【0012】また、本発明の発光素子の製造方法において、前記基板はサファイアを用いる。 [0012] In the method of manufacturing the light emitting device of the present invention, the substrate used sapphire.

【0013】また、本発明の発光素子の製造方法において、前記n電極は透明電極である。 [0013] In the method of manufacturing the light emitting device of the present invention, the n-electrode are transparent electrodes.

【0014】また、本発明の発光素子は、少なくともn Further, the light-emitting device of the present invention, at least n
型窒化物半導体層およびp型窒化物半導体層が積層された半導体層が形成され、n電極およびp電極を有する発光素子において、前記n電極および前記p電極は、それぞれ前記半導体層を挟んで対向して形成され、前記p電極は、前記p型窒化物半導体層のほぼ全面にp型窒化物半導体層とオーミック接触を得るための第1金属層と、 Type nitride semiconductor layer and a p-type semiconductor layer nitride semiconductor layer are stacked is formed, opposite the light-emitting device having an n-electrode and p-electrode, the n electrode and the p electrode, respectively across the semiconductor layer It is to form the p electrode includes a first metal layer for substantially obtaining a whole surface p-type nitride semiconductor layer and the ohmic contact of the p-type nitride semiconductor layer,
前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層から少なくとも構成される。 At least composed of warp preventive layer for preventing the warp of the wafer above the said metal layer.

【0015】また、本発明の発光素子は、 少なくともn型窒化物半導体層およびp型窒化物半導体層が積層された半導体層が形成され、n電極およびp電極を有する発光素子において、前記p電極は、前記p型窒化物半導体層のほぼ全面にp型窒化物半導体層とオーミック接触を得るための第1金属層と、前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層から少なくとも構成され、前記n型窒化物半導体層は前記基板の少なくとも一部が除去されて露出しており、前記n電極は前記露出したn型窒化物半導体層上の少なくとも一部に接するように形成される構成とすることができる。 Further, the light-emitting device of the present invention is a light emitting element having at least n-type nitride semiconductor layer and a p-type semiconductor layer nitride semiconductor layer are stacked is formed, n electrode and p electrode, the p electrode , the p-type nitride semiconductor layer substantially entirely the p-type nitride semiconductor layer and the first metal for obtaining the ohmic contact layer, anti-curl to prevent warping of the wafer above the said metal layer at least consists of a layer, the n-type nitride semiconductor layer is exposed by removing at least a portion of said substrate, said n-electrode so as to contact at least a portion of the n-type nitride semiconductor layer the exposed it can be configured to be formed.

【0016】また、本発明の発光素子は、前記反り防止層は厚さが10μm以上の第2金属層を少なくとも含む構成とすることができる。 Further, the light-emitting device of the present invention, the anti-curl layer can thickness is at least comprises forming the second metal layer above 10 [mu] m.

【0017】また、本発明の発光素子は、前記第2金属層は少なくともNiを含む金属から構成される。 Further, the light-emitting device of the present invention, the second metal layer is made of a metal containing at least Ni.

【0018】また、本発明の発光素子は、前記第2金属層は無電界めっきによって形成される。 Further, the light-emitting device of the present invention, the second metal layer is formed by electroless plating.

【0019】また、本発明の発光素子は、前記反り防止層は前記第1金属層上に形成された1つ以上の金属バンプと、前記金属バンプが形成された部分を除いた前記第1金属層上に形成された樹脂層から少なくとも構成されてもよい。 Further, the light-emitting device of the present invention, the anti-curl layer is the one or more metal bumps formed on the first metal layer, said first metal except where the metal bump is formed or it may be composed of at least a resin layer formed on the layer.

【0020】また、本発明の発光素子は、前記樹脂層は膜厚が20μm以上である。 Further, the light-emitting device of the present invention, the resin layer is a film thickness of 20μm or more.

【0021】また、本発明の発光素子は、前記p電極は、前記反り防止層よりも上にAuを少なくとも含むA Further, the light-emitting device of the present invention, the p-electrode is, A containing at least Au above the said warp preventive layer
u層を有する。 Having a u layer.

【0022】また、本発明の発光素子は、前記基板はサファイアを用いる。 Further, the light-emitting device of the present invention, the substrate used sapphire.

【0023】また、本発明の発光素子は、前記n電極は透明電極である。 Further, the light-emitting device of the present invention, the n-electrode are transparent electrodes.

【0024】 [0024]

【発明の実施の形態】(実施の形態1)以下に本発明の発光素子および発光素子の電極形成方法を説明する。 DETAILED DESCRIPTION OF THE INVENTION The electrode forming method of a light emitting element and the light emitting element of the present invention will (Embodiment 1) will be described.

【0025】図1(a)に示すように、ウェハー状の基板1上に半導体層2が形成される。 As shown in FIG. 1 (a), the semiconductor layer 2 is formed on a wafer-like substrate 1. 基板1としては、たとえばサファイア、スピネル等の絶縁性基板が用いられる。 As the substrate 1, for example sapphire, the insulating substrate spinel used. 半導体層2は、窒化物半導体層によって形成され、 The semiconductor layer 2 is formed by a nitride semiconductor layer,
Si等のn型不純物をドープした窒化物半導体In x Nitride doped with n-type impurities such as Si semiconductor an In x A
y Ga 1-xy N(0≦x、0≦y、x+y≦1)からなるn型窒化物半導体層21と、Mg等のp型不純物をドープした窒化物半導体からなるp型窒化物半導体層23 l y Ga 1-xy N ( 0 ≦ x, 0 ≦ y, x + y ≦ 1) and the n-type nitride semiconductor layer 21 made of, p-type nitride semiconductor formed of a nitride semiconductor doped with p-type impurities such as Mg layer 23
とから少なくとも構成される。 At least composed of a.

【0026】そして、半導体層2を形成後、図1(b) [0026] Then, after forming the semiconductor layer 2, and FIG. 1 (b)
に示すようにp型窒化物半導体層23上にp型窒化物半導体層23とオーミック接触が得られるたとえばNi/ For example ohmic contact with the p-type nitride semiconductor layer 23 is obtained on the p-type nitride semiconductor layer 23 as shown in Ni /
Pt層上にPtを形成した第1金属層である第1p電極31、反り防止層32が順次形成される。 The 1p electrode 31 which is a first metal layer formed of Pt on the Pt layer, anti-curl layer 32 are sequentially formed. ここでは反り防止層32は厚さが10μm以上の金属層から形成される。 Here anti-curl layer 32 is thick is formed from 10μm or more metal layers. このように、ウェハーのほぼ全面に少なくとも厚さが10μm以上の第2金属層を含むp電極3が形成されることで、ウェハー全体に十分な強度で、基板1の除去のためのウェハーの支持部材を得ることができる。 In this manner, the p-electrode 3 at least thickness comprises a second metal layer above 10μm is formed over substantially the entire surface of the wafer, with sufficient strength to the entire wafer, the support wafer for removal of the substrate 1 it can be obtained member. この支持金属層32は無電界めっきによって形成されることが好ましい。 The supporting metal layer 32 is preferably formed by electroless plating. 基板1にサファイア等の絶縁性物質を用いた場合、ウェハー全体に均一に電界を印加し、均一な金属層を形成することが困難なためである。 When using an insulating material such as sapphire substrate 1, to apply a uniform electric field across the wafer, it is due to the difficulty to form a uniform metal layer. このとき、反り防止層32の厚さが不均一となると、ウェハーに歪みが生じ、半導体層2が割れやすくなる。 At this time, the thickness of the anti-curl layer 32 becomes uneven, distortion occurs in the wafer, the semiconductor layer 2 is easily cracked.

【0027】その後、図1(c)に示すように、支持台5に支持金属層32を有するp電極3が形成されたウェハーをp電極3側が支持台5に対向するように載置し、 [0027] Thereafter, as shown in FIG. 1 (c), placing a wafer p electrode 3 is formed with a supporting metal layer 32 on the support base 5 as p-electrode 3 side are opposed to the support 5,
研磨部材6を用いることによって基板1をn型窒化物半導体層21が露出するように研磨し、除去する。 The substrate 1 by using a polishing member 6 is polished as n-type nitride semiconductor layer 21 is exposed, is removed. あるいは、基板を10〜100μm残した後、エッチングまたはダイシングソーによって、基板1の少なくとも一部を除去する構成としてもよい。 Alternatively, after leaving 10~100μm the substrate, by etching or dicing saw it may be configured to remove at least a portion of the substrate 1. このようにしてn型窒化物半導体層21の少なくとも一部を露出させる。 In this manner, exposing at least a portion of the n-type nitride semiconductor layer 21. このように、p型窒化物半導体層23上に厚さが10μm以上の第2金属層を少なくとも有するp電極を形成することによって、基板1の研磨時に生じるウェハーの反りを低減でき、半導体層2の割れを防止することげできる。 Thus, by thickness on the p-type nitride semiconductor layer 23 is formed a p-electrode having at least a second metal layer above 10 [mu] m, it can be reduced warpage of wafer generated during polishing of the substrate 1, the semiconductor layer 2 cracking can up it to prevent the. また歪みを低減させ平行度を精度良く保ちながら、基板1の研磨を行うことができる。 Also while maintaining high precision parallelism to reduce distortion, it is possible to perform polishing of the substrate 1.

【0028】そして、露出したn型窒化物半導体層21 [0028] Then, the exposed n-type nitride semiconductor layer 21
にたとえばW/AlあるいはITO等からなるn電極4 n electrode 4 made of, for example W / Al or ITO, etc.
を形成する。 To form. この場合、露出したn型窒化物半導体層上の少なくとも一部に接するようにn電極を形成する構成としてもよい。 In this case, it may be configured to form an n electrode so as to be in contact with at least part of the exposed n-type nitride semiconductor layer. 特に、n電極4を透明電極として形成することによって、十分な厚みで形成され高い反射率が得られたp電極3を反射面として利用し、半導体層2において発生した光を高効率で取り出すことができる。 In particular, by forming the n-electrode 4 as a transparent electrode, a p-electrode 3 enough formed to a thickness high reflectance was obtained using as a reflective surface, to take out the light generated in the semiconductor layer 2 with high efficiency can. W/ W /
Alの場合はWを10〜30Å、Alを20〜40Å程度、ITOの場合は1000〜5000Åの厚さで形成することによって、透明電極とすることができる。 10~30Å the W in the case of Al, 20~40A about the Al, by forming a thickness of 1000~5000Å For ITO, can be transparent electrodes.

【0029】このように電極を形成したウェハーを、適当な大きさに分割し、発光素子を得ることができる。 [0029] The wafer formed in this manner electrodes, divided into appropriate size, it is possible to obtain a light-emitting element. 本発明の発光素子の電極形成方法によって、ウェハーの割れを防止できることから歩留まりが向上し、かつウェハーの単位面積当たりから得られる発光素子の数を向上させることができる。 By the electrode forming method of a light emitting device of the present invention improves the yield because it can prevent cracking of the wafer, and it is possible to improve the number of light emitting elements obtained from the per unit area of ​​the wafer. また、本発明の発光素子は、p電極3、n電極4を半導体層2を挟んで対向して形成できることから、均一な発光が得られる。 The light emitting element of the present invention, the p-electrode 3, n electrode 4 can be formed on opposite sides of the semiconductor layer 2, uniform light emission can be obtained. さらに、基板1としてサファイアを用いた場合は、結晶性のよい窒化物半導体層2が形成できることから、発光効率の高い発光が得られる。 Furthermore, in the case of using a sapphire substrate 1, since the good crystalline nitride semiconductor layer 2 can be formed, a high emission efficiency is obtained. (実施の形態2)以下に本発明の発光素子および発光素子の電極形成方法を説明する。 The electrode forming method of a light emitting element and the light emitting element of the present invention (the Embodiment 2) will be described below.

【0030】図7(a)に示すように、ウェハー状の基板1上に半導体層2が形成される。 As shown in FIG. 7 (a), the semiconductor layer 2 is formed on a wafer-like substrate 1. 基板1としては、たとえばサファイア、スピネル等の絶縁性基板が用いられる。 As the substrate 1, for example sapphire, the insulating substrate spinel used. 半導体層2は、窒化物半導体層によって形成され、 The semiconductor layer 2 is formed by a nitride semiconductor layer,
Si等のn型不純物をドープした窒化物半導体In x Nitride doped with n-type impurities such as Si semiconductor an In x A
y Ga 1-xy N(0≦x、0≦y、x+y≦1)からなるn型窒化物半導体層21と、Mg等のp型不純物をドープした窒化物半導体からなるp型窒化物半導体層23 l y Ga 1-xy N ( 0 ≦ x, 0 ≦ y, x + y ≦ 1) and the n-type nitride semiconductor layer 21 made of, p-type nitride semiconductor formed of a nitride semiconductor doped with p-type impurities such as Mg layer 23
とから少なくとも構成される。 At least composed of a.

【0031】そして、半導体層2を形成後、図7(b) [0031] Then, after forming the semiconductor layer 2, and FIG. 7 (b)
に示すようにp型窒化物半導体層23上のほぼ全面にp p on the substantially whole surface of the p-type nitride semiconductor layer 23 as shown in
型窒化物半導体層23とオーミック接触が得られる金属たとえばNi/Pt層を形成した金属層である第1p電極31が形成される。 Type nitride semiconductor layer 23 and the 1p electrode 31 is a metal layer ohmic contact to form a metal e.g. Ni / Pt layer obtained is formed. この第1p電極31はNi/Pt The first 1p electrode 31 is Ni / Pt
層上にさらにPt層を積層した構成としてもよい。 Furthermore it may be configured by laminating a Pt layer on the layer.

【0032】第1p電極形成後、図7(c)に示すように第1p電極31上に複数の金属バンプ32aが形成される。 [0032] After the 1p electrode formation, a plurality of metal bumps 32a on the first 1p electrode 31 as shown in FIG. 7 (c) is formed. 次に、図7(d)に示すように金属バンプ32a Next, a metal as shown in FIG. 7 (d) bump 32a
が形成された部分を除いて第1p電極31上に樹脂層3 Resin layer 3 on the first 1p electrode 31 except for portions but formed
2bが形成される。 2b is formed. そして、研削等によって表面を均一にするための面出し処理を行う。 Then, the surface exposure process for uniformizing the surface by grinding or the like. これら金属バンプ32 These metal bumps 32
aおよび樹脂層31bによって、基板1研磨時にウェハーの反りを防止する反り防止層32が形成される。 By a and the resin layer 31b, anti-curl layer 32 to prevent warping of the wafer when the substrate is first polishing is formed. この反り防止層32は、40〜80μm程度とすることが好ましい。 The anti-curl layer 32 is preferably about 40 to 80 [mu] m. このように、ウェハーのほぼ全面に反り防止層が形成されることで、ウェハー全体に十分な強度で、基板1の除去のためのウェハーの支持部材を得ることができる。 In this manner, by substantially the entire surface warp preventive layer of the wafer is formed, with sufficient strength to the entire wafer, it is possible to obtain a support member of the wafer for removal of the substrate 1.

【0033】その後、図7(e)に示すように、支持台5に反り防止層32を有するp電極3が形成されたウェハーをp電極3側が支持台5に対向するように載置し、 [0033] Thereafter, as shown in FIG. 7 (e), placing the wafer p electrode 3 is formed with a warp preventive layer 32 to the support 5 as p-electrode 3 side are opposed to the support 5,
研磨部材6を用いることによって基板1をn型窒化物半導体層21が露出するように研磨し、除去する。 The substrate 1 by using a polishing member 6 is polished as n-type nitride semiconductor layer 21 is exposed, is removed. あるいは、基板を10〜100μm残した後、エッチングまたはダイシングソーによって、基板1の少なくとも一部を除去する構成としてもよい。 Alternatively, after leaving 10~100μm the substrate, by etching or dicing saw it may be configured to remove at least a portion of the substrate 1. このようにしてn型窒化物半導体層21の少なくとも一部を露出させる。 In this manner, exposing at least a portion of the n-type nitride semiconductor layer 21. このように、p型窒化物半導体層23上に厚さが10μm以上の反り防止層32を少なくとも有するp電極を形成することによって、基板1の研磨時に生じるウェハーの反りを低減でき、半導体層2の割れを防止することができる。 Thus, by thickness on the p-type nitride semiconductor layer 23 is formed a p-electrode having at least a more anti-curl layer 32 10 [mu] m, it can be reduced warpage of wafer generated during polishing of the substrate 1, the semiconductor layer 2 it is possible to prevent the cracking.
また歪みを低減させ平行度を精度良く保ちながら、基板1の研磨を行うことができる。 Also while maintaining high precision parallelism to reduce distortion, it is possible to perform polishing of the substrate 1.

【0034】そして、露出したn型窒化物半導体層21 [0034] Then, the exposed n-type nitride semiconductor layer 21
にたとえばW/AlあるいはITO等からなるn電極4 n electrode 4 made of, for example W / Al or ITO, etc.
を形成する。 To form. この場合、露出したn型窒化物半導体層上の少なくとも一部に接するようにn電極を形成する構成としてもよい。 In this case, it may be configured to form an n electrode so as to be in contact with at least part of the exposed n-type nitride semiconductor layer.

【0035】このように電極を形成したウェハーを、少なくとも1つの金属バンプ32aを含む適当な大きさに分割し、発光素子を得ることができる。 [0035] The wafer formed in this manner electrodes, divided into suitable size comprising at least one metal bump 32a, it is possible to obtain a light-emitting element. 本発明の発光素子の電極形成方法によって、ウェハーの割れを防止できることから歩留まりが向上し、かつウェハーの単位面積当たりから得られる発光素子の数を向上させることができる。 By the electrode forming method of a light emitting device of the present invention improves the yield because it can prevent cracking of the wafer, and it is possible to improve the number of light emitting elements obtained from the per unit area of ​​the wafer. また、本発明の発光素子は、p電極3、n電極4 The light emitting element of the present invention, p electrode 3, n electrode 4
を半導体層2を挟んで対向して形成できることから、均一な発光が得られる。 Since the possible formation on opposite sides of the semiconductor layer 2, uniform light emission can be obtained. さらに、基板1としてサファイアを用いた場合は、結晶性のよい窒化物半導体層2が形成できることから、発光効率の高い発光が得られる。 Furthermore, in the case of using a sapphire substrate 1, since the good crystalline nitride semiconductor layer 2 can be formed, a high emission efficiency is obtained. (実施例1)本発明における発光素子の電極の形成方法をLEDに適用した場合の一例を説明する。 An example of applying the method for forming the electrode of the light-emitting element in Example 1 the present invention to an LED will be described.

【0036】たとえば、サファイアC面を基板1として用い、各層は有機金属気相成長方法(MOCVD法)により形成される。 [0036] For example, a sapphire C face as the substrate 1, each layer is formed by metal organic chemical vapor deposition method (MOCVD method). 図2(a)に示す通り、基板1上に基板1と窒化物半導体層2との格子定数の不整合を緩和させるバッファ層(図示せず)、n電極とオーミック接触を得るためのn型窒化物半導体層21であるn型コンタクト層,キャリア結合により光を発生させる活性層2 As shown in FIG. 2 (a), a buffer layer to relieve the lattice constant mismatch between the substrate 1 and the nitride semiconductor layer 2 on the substrate 1 (not shown), n-type for obtaining an n-electrode and ohmic contact n-type contact layer is a nitride semiconductor layer 21, the active layer 2 for generating light by carrier coupling
2、キャリアを活性層に閉じ込めるためのp型クラッド層およびp電極とオーミック接触を得るためのp型コンタクト層から構成されるp型窒化物半導体層23が順次形成される。 2, p-type cladding layer and the p-electrode and the p-type nitride semiconductor layer 23 composed of p-type contact layer for obtaining the ohmic contact for confining carriers in the active layer are sequentially formed.

【0037】バッファ層は低温によって結晶成長を行った膜厚10Å〜500ÅのGaNから構成される。 The buffer layer is composed of GaN 10Å~500Å film thickness was grown by a low temperature. n型コンタクト層は膜厚1〜20μm、好ましくは2〜6μ n-type contact layer has a thickness 1 to 20 [mu] m, preferably 2~6μ
mのSiドープGaNから構成される。 m consisting of Si-doped GaN of. また、n型コンタクト層上にたとえばSiがドープされたAlGaNから構成されるn型クラッド層を形成してもよい。 Further, n-type contact layer, for example Si may form a n-type cladding layer composed of doped AlGaN. 活性層22はInGaNから構成してもよいし、GaN/In The active layer 22 may be formed from InGaN, GaN / In
GaN/GaNの単一井戸層あるいは多重量子井戸層として構成してもよい。 It may be configured as a single well layer or a multi-quantum well layer of GaN / GaN. p型クラッド層は膜厚100〜5 p-type cladding layer has a thickness of 100 to 5
00ÅのMgドープAlGaNから構成される。 Consisting of Mg-doped AlGaN of 00Å. また、 Also,
このp型クラッド層も活性層へのキャリアの閉じ込めが十分であれば省略可能である。 The p-type cladding layer may confine carriers in the active layer can be omitted if sufficient. p型コンタクト層は膜厚0.001〜0.5μm、好ましくは0.05〜0.2 p-type contact layer has a thickness 0.001 to 0.5 [mu] m, preferably 0.05 to 0.2
μmのMgドープGaNから構成される。 Consisting of Mg-doped GaN of μm.

【0038】図2(b)に示す通り、上記のように形成されたウェハーのp型窒化物半導体層23上に、Niを100Åの厚さで形成し、その上にPtを500Åの厚さでスパッタリング等によって形成した後、アニ−リングを行う。 [0038] As shown in FIG. 2 (b), on the p-type nitride semiconductor layer 23 of the wafer formed as described above, the Ni was formed to a thickness of 100 Å, the thickness of 500Å the Pt thereon in after forming by sputtering or the like, annealing - performing ring. このNi/Ptの組み合わせは、Ni/A This combination of Ni / Pt is, Ni / A
u、Co/AuおよびPd/Ptとしてもp型窒化物半導体層23と良好なオーミック接触が得られる。 u, good ohmic contact with the p-type nitride semiconductor layer 23 can be obtained as a Co / Au and Pd / Pt. さらに、Ni/Pt層を形成後、Ptを5000Åの厚さで形成し、アニーリングを行い第1p電極31する。 Further, after forming a Ni / Pt layer, the Pt was formed with a thickness of 5000 Å, for the 1p electrode 31 performs annealing.

【0039】第1p電極31形成後、さらに、パラジウムPdを数Å〜1000Åの厚さでスパッタリングあるいは、あるいはエッチングによって表面を粗化し吸着させて下地層32aを形成する。 [0039] After the 1p electrode 31 formed, further, sputtering or palladium Pd with a thickness of several A~1000A, or by roughening and to adsorb the surface by etching to form the underlying layer 32a. このPdは反応触媒として作用する。 The Pd acts as a reaction catalyst. そして下地層32a上に、P−Niを10 And on the base layer 32a, the P-Ni 10
μm以上、好ましくは50〜300μmの厚さで無電界メッキによって形成し、第2金属層32bとする。 μm or more, preferably formed by electroless plating in a thickness of 50 to 300 [mu] m, and the second metal layer 32b. リン含有率は5〜10%が好ましい。 Phosphorus content is preferably 5-10%. 最期にAuを1000 1000 Au to the last moment
Åの厚さで無電界メッキまたは蒸着法によって形成する。 A thickness of Å is formed by electroless plating or vapor deposition. 窒化物半導体層2の基板1にサファイア等の絶縁体を用いた場合、ウェハー全体に均一な電界を印可することが困難であるため、無電界めっきによって十分な厚さを有する金属層を形成することが好ましい。 When using an insulating material such as sapphire substrate 1 of the nitride semiconductor layer 2, it is difficult to apply a uniform electric field across the wafer, forming a metal layer having a sufficient thickness by electroless plating it is preferable. Niの他の無電界めっきの例としてはCu、Au、Agが挙げられる。 Examples of other electroless plating of Ni is Cu, Au, Ag and the like. 特にNiは形成速度が速く、十分な厚さを得ることが容易となるためより好ましい。 Particularly Ni has a high formation rate, preferably from it becomes easy to obtain a sufficient thickness.

【0040】その後、図2(c)に示す通り、p電極3 [0040] Thereafter, as shown in FIG. 2 (c), p electrode 3
が形成されたウェハーを定盤等の支持台5に載置し、基板1面を砥石等の研磨部材6によって研磨する。 There was formed wafer is placed on the support base 5 of the platen or the like, and polish the surface of the substrate 1 by the polishing member 6 of the grinding wheel or the like. このように、第1p電極31と比較して十分な厚さを有する第2金属層32bを形成することによって基板研磨時にウェハーが歪むことを防止でき、ウェハーが割れることなく、かつ平行に基板1の研磨を行うことができる。 Thus, the compared with 1p electrode 31 can be prevented from distorted wafer during substrate polishing by forming a second metal layer 32b having a sufficient thickness, without wafer cracking, and parallel to the substrate 1 polishing can be carried out of.

【0041】この基板1の研磨は、図3(a)に示すように、n型窒化物半導体層21が露出するまで行う。 The polishing of the substrate 1, as shown in FIG. 3 (a), carried out to the n-type nitride semiconductor layer 21 is exposed. 基板1の研磨後は、n型コンタクト層21の研磨によりダメージを受けた領域をRIEにて1〜2μm程度エッチングを行う。 After polishing of the substrate 1 performs 1~2μm etched about the area damaged by the polishing of the n-type contact layer 21 at RIE. その後、露出したn型コンタクト層21にタングステンを20Åの厚さで、次にアルミニウムを3 Thereafter, a thickness of 20Å tungsten to n-type contact layer 21 exposed, then aluminum 3
0Åの厚さでスパッタリングにより形成し、アニーリングを行い、図3(b)に示すようにn電極4を形成する。 Was formed by sputtering in a thickness of 0 Å, performs annealing to form an n-electrode 4 as shown in FIG. 3 (b). また、このn電極4はITOから形成してもよい。 Further, the n-electrode 4 may be formed of ITO.
このように形成したウェハーをダイシングソーによって分割して、図3(c)に示すように発光素子とする。 Thus formed by dividing the wafer with a dicing saw, a light emitting element as shown in Figure 3 (c).

【0042】また、ここではウェハーの全面にn電極を形成する例を示したが、パターニングにより部分的にn Further, where there is shown an example of forming the n-electrode on the entire surface of the wafer, partly n by patterning
電極4を形成することによって、発光素子からの光の取り出し効率を向上することができる。 By forming the electrodes 4, it is possible to improve the light extraction efficiency from the light-emitting element. (実施例2)p電極3形成までの工程は実施例1と同様に行われる。 (Example 2) steps up p electrode 3 formed is carried out in the same manner as in Example 1. p電極形成後、発光素子を支持台5に載置して、図4(a)に示すように、基板1を10μm〜1 After the p-electrode formed, by placing the light emitting element to the support 5, as shown in FIG. 4 (a), the substrate 1 10Myuemu~1
00μm程度n型窒化物半導体層21側に残すように研磨部材6によって研磨する。 Polished by the polishing member 6 so as to leave a 00μm approximately n-type nitride semiconductor layer 21 side. この残すべき基板1の厚みは研磨の制御精度に応じて適宜設定すればよい。 The thickness of the substrate 1 to the left may be set as appropriate in accordance with the polishing of the control accuracy. その後、図4(b)に示すように、ダイシングソーによって、基板1をn型コンタクト層の0.5〜2.0μm程度の深さまで削り、溝を形成する。 Thereafter, as shown in FIG. 4 (b), a dicing saw, cutting the substrate 1 to 0.5~2.0μm about the depth of the n-type contact layer to form a groove. 溝の形成後はサファイア基板1およびn型窒化物半導体層21に対し、RI After formation of the groove with respect to the sapphire substrate 1 and the n-type nitride semiconductor layer 21, RI
Eにてn型窒化物半導体層21が1〜2μm程度削れるようエッチングを行う。 n-type nitride semiconductor layer 21 is etched so that shaved about 1~2μm at E.

【0043】そして、基板1およびn型窒化物半導体層21に対し、タングステンWを20Åの厚さで、その後アルミニウムAlを30Åの厚さでスパッタリングにより形成し、アニーリングを行い、図4(c)に示すようにn電極4を形成する。 [0043] Then, with respect to the substrate 1 and the n-type nitride semiconductor layer 21, a thickness of 20Å tungsten W, then the aluminum Al is formed by sputtering in a thickness of 30 Å, perform annealing, and FIG. 4 (c) as shown in forming the n-electrode 4. このように形成したウェハーをダイシングソーによって、図4(d)に示すように、発光素子毎に分割する。 This so-formed dicing saw the wafer, as shown in FIG. 4 (d), divided for each light emitting element.

【0044】この実施例2は、n型窒化物半導体層21 [0044] The second embodiment, n-type nitride semiconductor layer 21
への研磨によるダメージを最小限に抑えることができる。 The damage caused by polishing to can be kept to a minimum. また、研磨深さの制御ばらつきによってn型窒化物半導体層21を研磨し過ぎることが防止できる。 Further, it is possible to prevent excessively polished n-type nitride semiconductor layer 21 by the control variation in the polishing depth.

【0045】また、n電極4は必ずしもn型窒化物半導体層21の全面に形成する必要はなく、図5(a)に示した発光素子の斜視図のように、部分的にn電極4を形成してもよい。 Further, the n-electrode 4 is not necessarily formed on the entire surface of the n-type nitride semiconductor layer 21, as in the perspective view of a light emitting device shown in FIG. 5 (a), a partly n electrode 4 it may be formed. ここで図5(b)は、図5(a)に示したn電極4の例を、n電極4の真上から見た平面図である。 Here, FIG. 5 (b), examples of the n-electrode 4 shown in FIG. 5 (a), a plan view from above of the n-electrode 4. n型窒化物半導体層21に形成する溝も1つである必要はなく、複数形成してもよい。 Grooves formed on the n-type nitride semiconductor layer 21 may not necessarily be one, or may be a plurality of forms. もちろん、溝の全域にn電極4を形成する必要はなく、キャリア注入に必要な領域にのみn電極4を形成すればよい。 Of course, it is not necessary to form an n-electrode 4 on the entire area of ​​the groove may be formed an n-electrode 4 only to the space required for carrier injection.

【0046】さらに、n型窒化物半導体層21に形成する溝を、図6に示すように発光素子の中心から発光素子の各角へと形成してもよい。 [0046] Further, the grooves formed on the n-type nitride semiconductor layer 21 may be formed from the center of the light emitting element as shown in FIG. 6 to each corner of the light emitting element. ただし、図6は図5(b) However, FIG. 6 FIG. 5 (b)
と同様、n電極4を真上から見た平面図である。 Similar to a plan view seen from directly above an n-electrode 4. この例では、発光素子の中心からn型窒化物半導体層21の平面内の互いに平行でない2方向にn電極4が形成されるため、キャリアが発光素子の全面にわたって比較的均一に注入され、発光素子における発光を均一にすることができる。 In this example, the n-electrode 4 is formed in two directions not parallel to each other in the plane from the center of the n-type nitride semiconductor layer 21 of the light emitting element, the carrier is relatively uniform implantation over the entire surface of the light-emitting element, the light emitting it can be made uniform light emission in the device.

【0047】さらに、ダイシングソーを用いることによって溝を形成することが、発光素子の製造装置に新たな構成を追加する必要がないことから好ましいが、n型窒化物半導体層21を露出させる形状は溝状である必要はなく、形状に関わらずキャリア注入を行うために必要な少なくとも一部の基板を除去し、n型窒化物半導体層2 [0047] Further, by forming a groove by using a dicing saw it is, but preferably it is not necessary to add a new configuration to the light emitting device manufacturing apparatus, a shape exposing the n-type nitride semiconductor layer 21 need not be grooved, at least a portion of the substrate needed to make the carrier injection regardless of the shape is removed, n-type nitride semiconductor layer 2
1を露出させればよい。 1 it is sufficient to expose the. (実施例3)本発明における発光素子の電極の形成方法をLEDに適用した場合の一例を説明する。 An example of applying the method for forming the electrode of the light-emitting element in Example 3 the present invention to an LED will be described.

【0048】たとえば、サファイアC面を基板1として用い、各層は有機金属気相成長方法(MOCVD法)により形成される。 [0048] For example, a sapphire C face as the substrate 1, each layer is formed by metal organic chemical vapor deposition method (MOCVD method). 図8(a)に示す通り、基板1上に基板1と窒化物半導体層2との格子定数の不整合を緩和させるバッファ層(図示せず)、n電極とオーミック接触を得るためのn型窒化物半導体層21であるn型コンタクト層,キャリア結合により光を発生させる活性層2 As shown in FIG. 8 (a), a buffer layer to relieve the lattice constant mismatch between the substrate 1 and the nitride semiconductor layer 2 on the substrate 1 (not shown), n-type for obtaining an n-electrode and ohmic contact n-type contact layer is a nitride semiconductor layer 21, the active layer 2 for generating light by carrier coupling
2、キャリアを活性層に閉じ込めるためのp型クラッド層およびp電極とオーミック接触を得るためのp型コンタクト層から構成されるp型窒化物半導体層23が順次形成される。 2, p-type cladding layer and the p-electrode and the p-type nitride semiconductor layer 23 composed of p-type contact layer for obtaining the ohmic contact for confining carriers in the active layer are sequentially formed.

【0049】バッファ層は低温によって結晶成長を行った膜厚10Å〜500ÅのGaNから構成される。 The buffer layer is composed of GaN 10Å~500Å film thickness was grown by a low temperature. n型コンタクト層は膜厚1〜20μm、好ましくは2〜6μ n-type contact layer has a thickness 1 to 20 [mu] m, preferably 2~6μ
mのSiドープGaNから構成される。 m consisting of Si-doped GaN of. また、n型コンタクト層上にたとえばSiがドープされたAlGaNから構成されるn型クラッド層を形成してもよい。 Further, n-type contact layer, for example Si may form a n-type cladding layer composed of doped AlGaN. 活性層22はInGaNから構成してもよいし、GaN/In The active layer 22 may be formed from InGaN, GaN / In
GaN/GaNの単一井戸層あるいは多重量子井戸層として構成してもよい。 It may be configured as a single well layer or a multi-quantum well layer of GaN / GaN. p型クラッド層は膜厚100〜5 p-type cladding layer has a thickness of 100 to 5
00ÅのMgドープAlGaNから構成される。 Consisting of Mg-doped AlGaN of 00Å. また、 Also,
このp型クラッド層も活性層へのキャリアの閉じ込めが十分であれば省略可能である。 The p-type cladding layer may confine carriers in the active layer can be omitted if sufficient. p型コンタクト層は膜厚0.001〜0.5μm、好ましくは0.05〜0.2 p-type contact layer has a thickness 0.001 to 0.5 [mu] m, preferably 0.05 to 0.2
μmのMgドープGaNから構成される。 Consisting of Mg-doped GaN of μm.

【0050】図8(b)に示す通り、上記のように形成されたウェハーのp型窒化物半導体層23上に、Niを100Åの厚さで形成し、その上にPtを500Åの厚さでスパッタリング等によって形成した後、アニ−リングを行う。 [0050] As shown in FIG. 8 (b), on the p-type nitride semiconductor layer 23 of the wafer formed as described above, the Ni was formed to a thickness of 100 Å, the thickness of 500Å the Pt thereon in after forming by sputtering or the like, annealing - performing ring. このNi/Ptの組み合わせは、Ni/A This combination of Ni / Pt is, Ni / A
u、Co/AuおよびPd/Ptとしてもp型窒化物半導体層23と良好なオーミック接触が得られる。 u, good ohmic contact with the p-type nitride semiconductor layer 23 can be obtained as a Co / Au and Pd / Pt. さらに、Ni/Pt層を形成後、Ptを5000Åの厚さで形成し、アニーリングを行い第1p電極31とする。 Further, after forming a Ni / Pt layer, the Pt was formed with a thickness of 5000 Å, a second 1p electrode 31 performs annealing.

【0051】第1p電極31形成後、第1p電極31上に複数の金属バンプ32aが形成され、次に、金属バンプ32aが形成された部分を除いた第1p電極31上に樹脂層32bが形成される。 [0051] After the 1p electrode 31 formed, formed a plurality of metal bumps 32a on the first 1p electrode 31, then, the resin layer 32b on the first 1p electrode 31 excluding the portion where the metal bumps 32a are formed formed It is. 金属バンプ32aは、金バンプ、銅バンプ、はんだバンプ等から構成される。 Metal bumps 32a are gold bumps, copper bumps, and solder bumps. また、樹脂層32bは、エポキシ樹脂等から構成される。 Further, the resin layer 32b is composed of epoxy resin or the like.
これら金属バンプ32aおよび樹脂層31bによって、 These metal bumps 32a and the resin layer 31b,
基板1研磨時にウェハーの反りを防止する反り防止層3 Anti-curl layer 3 to prevent warping of the wafer when the substrate is first polishing
2が形成される。 2 is formed. この反り防止層32は、20μm以上とすることが好ましく、40〜80μm程度とすることがより好ましい。 The anti-curl layer 32 is preferably set to 20μm or more, and more preferably about 40 to 80 [mu] m. このように、ウェハーのほぼ全面に反り防止層が形成されることで、ウェハー全体に十分な強度で、基板1の除去のためのウェハーの支持部材を得ることができる。 In this manner, by substantially the entire surface warp preventive layer of the wafer is formed, with sufficient strength to the entire wafer, it is possible to obtain a support member of the wafer for removal of the substrate 1. また、この金属バンプ32aおよび樹脂層32bからなる反り防止層32を形成後、面出し処理を行い厚みを均一にすることによって基板研磨時のウェハーの歪みが発生することを防止することが好ましい。 Further, it is preferable to prevent after forming the anti-curl layer 32 made of the metal bumps 32a and the resin layer 32b, the distortion of the wafer during substrate polishing by a uniform thickness perform surfacing processing occurs.

【0052】また、最期にメッキまたは蒸着法によってAuを1000Åの厚さで形成し、Au層34とする。 [0052] Further, the Au was formed to a thickness of 1000Å by plating or vapor deposition in the last moment, the Au layer 34.
これによって、p電極3とリード部材あるいはワイヤ等との接着を良好にすることができる。 Thereby, it is possible to improve the adhesion between the p-electrode 3 and the lead member or wire or the like. このAu層34 The Au layer 34
は、反り防止層32とリード部材あるいはワイヤ等との接着が良好であれば省略可能である。 , The adhesion between the anti-curl layer 32 and the lead member or the wire or the like can be omitted if good.

【0053】その後、図8(c)に示す通り、p電極3 [0053] Thereafter, as shown in FIG. 8 (c), p electrode 3
が形成されたウェハーを定盤等の支持台5に載置し、基板1面を砥石等の研磨部材6によって研磨する。 There was formed wafer is placed on the support base 5 of the platen or the like, and polish the surface of the substrate 1 by the polishing member 6 of the grinding wheel or the like. このように、第1p電極31と比較して十分な厚さを有する反り防止層32を形成することによって基板研磨時にウェハーが歪むことを防止でき、ウェハーが割れることなく、かつ平行に基板1の研磨を行うことができる。 Thus, as compared with the first 1p electrode 31 can be prevented from wafer is distorted when the substrate is polished by forming the anti-curl layer 32 having a sufficient thickness, without wafer cracking, and parallel to the substrate 1 polishing can be carried out.

【0054】この基板1の研磨は、図9(a)に示すように、n型窒化物半導体層21が露出するまで行う。 [0054] Polishing of the substrate 1, as shown in FIG. 9 (a), carried out to the n-type nitride semiconductor layer 21 is exposed. 基板1の研磨後は、n型コンタクト層21の研磨によりダメージを受けた領域をRIEにて1〜2μm程度エッチングを行う。 After polishing of the substrate 1 performs 1~2μm etched about the area damaged by the polishing of the n-type contact layer 21 at RIE. その後、露出したn型コンタクト層21にタングステンを20Åの厚さで、次にアルミニウムを3 Thereafter, a thickness of 20Å tungsten to n-type contact layer 21 exposed, then aluminum 3
0Åの厚さでスパッタリングにより形成し、アニーリングを行い、図9(b)に示すようにn電極4を形成する。 Was formed by sputtering in a thickness of 0 Å, performs annealing to form an n-electrode 4 as shown in Figure 9 (b). また、このn電極4はITOから形成してもよい。 Further, the n-electrode 4 may be formed of ITO.
このように形成したウェハーをダイシングソーによって分割して、図9(c)に示すように発光素子とする。 Thus by dividing the formed wafer by the dicing saw, a light emitting element as shown in FIG. 9 (c). 図9に示した例では、各発光素子は2つの金属バンプ32 In the example shown in FIG. 9, the light-emitting elements are two metal bumps 32
aを有する構成としたが、発光素子1つ当たりの1つ金属バンプ32aとしてもよく、少なくとも1つの金属バンプ32aを有していればよい。 It is configured with a, it may be a single metal bump 32a per light emitting element one, may have at least one metal bump 32a.

【0055】また、ここではウェハーの全面にn電極を形成する例を示したが、パターニングにより部分的にn [0055] Also, here is shown an example of forming the n-electrode on the entire surface of the wafer, partly n by patterning
電極4を形成することによって、発光素子からの光の取り出し効率を向上することができる。 By forming the electrodes 4, it is possible to improve the light extraction efficiency from the light-emitting element. (実施例4)p電極3形成までの工程は実施例1と同様に行われる。 (Example 4) steps until p electrode 3 formed is carried out in the same manner as in Example 1. p電極3形成後、発光素子を支持台5に載置して、図10(a)に示すように、基板1を10μm After the p-electrode 3 formed, by placing the light emitting element to the support 5, as shown in FIG. 10 (a), 10 [mu] m substrate 1
〜100μm程度n型窒化物半導体層21側に残すように研磨部材6によって研磨する。 Polished by the polishing member 6 so as to leave the ~100μm about n-type nitride semiconductor layer 21 side. この残すべき基板1の厚みは研磨の制御精度に応じて適宜設定すればよい。 The thickness of the substrate 1 to the left may be set as appropriate in accordance with the polishing of the control accuracy. その後、図10(b)に示すように、ダイシングソーによって、基板1をn型コンタクト層の0.5〜2.0μm Thereafter, as shown in FIG. 10 (b), a dicing saw, a substrate 1 of n-type contact layer 0.5~2.0μm
程度の深さまで削り、溝を形成する。 Cutting to the extent of depth to form a trench. 溝の形成後はサファイア基板1およびn型窒化物半導体層21に対し、R After formation of the groove with respect to the sapphire substrate 1 and the n-type nitride semiconductor layer 21, R
IEにてn型窒化物半導体層21が1〜2μm程度削れるようエッチングを行う。 n-type nitride semiconductor layer 21 is etched so that shaved about 1~2μm at IE.

【0056】そして、基板1およびn型窒化物半導体層21に対し、タングステンWを20Åの厚さで、その後アルミニウムAlを30Åの厚さでスパッタリングにより形成し、アニーリングを行い、図10(c)に示すようにn電極4を形成する。 [0056] Then, with respect to the substrate 1 and the n-type nitride semiconductor layer 21, a thickness of 20Å tungsten W, then the aluminum Al is formed by sputtering in a thickness of 30 Å, perform annealing, and FIG. 10 (c) as shown in forming the n-electrode 4. このように形成したウェハーをダイシングソーによって、図10(d)に示すように、発光素子毎に分割する。 This so-formed dicing saw the wafer, as shown in FIG. 10 (d), divided for each light emitting element.

【0057】この実施例2は、n型窒化物半導体層21 [0057] The second embodiment, n-type nitride semiconductor layer 21
への研磨によるダメージを最小限に抑えることができる。 The damage caused by polishing to can be kept to a minimum. また、研磨深さの制御ばらつきによってn型窒化物半導体層21を研磨し過ぎることが防止できる。 Further, it is possible to prevent excessively polished n-type nitride semiconductor layer 21 by the control variation in the polishing depth.

【0058】また、n電極4は必ずしもn型窒化物半導体層21の全面に形成する必要はなく、実施例2と同様、図5(a)に示した発光素子の斜視図のように、部分的にn電極4を形成してもよい。 [0058] Also, n electrode 4 is not necessarily formed on the entire surface of the n-type nitride semiconductor layer 21, similarly to Example 2, as in the perspective view of a light emitting device shown in FIG. 5 (a), partial manner may be formed an n-electrode 4. ここで図5(b) Here, FIG. 5 (b)
は、図5(a)に示したn電極4の例を、n電極4の真上から見た平面図である。 Is an example of the n-electrode 4 shown in FIG. 5 (a), a plan view from above of the n-electrode 4. n型窒化物半導体層21に形成する溝も1つである必要はなく、複数形成してもよい。 Grooves formed on the n-type nitride semiconductor layer 21 may not necessarily be one, or may be a plurality of forms. もちろん、溝の全域にn電極4を形成する必要はなく、キャリア注入に必要な領域にのみn電極4を形成すればよい。 Of course, it is not necessary to form an n-electrode 4 on the entire area of ​​the groove may be formed an n-electrode 4 only to the space required for carrier injection.

【0059】さらに、n型窒化物半導体層21に形成する溝を、実施例2と同様、図6に示すように発光素子の中心から発光素子の各角へと形成してもよい。 [0059] Further, the grooves formed on the n-type nitride semiconductor layer 21, similarly to Example 2, may be formed from the center of the light emitting element as shown in FIG. 6 to each corner of the light emitting element. ただし、 However,
図6は図5(b)と同様、n電極4を真上から見た平面図である。 Figure 6 is similar to FIG. 5 (b), the a plan view of the n-electrode 4 from above. この例では、発光素子の中心からn型窒化物半導体層21の平面内の互いに平行でない2方向にn電極4が形成されるため、キャリアが発光素子の全面にわたって比較的均一に注入され、発光素子における発光を均一にすることができる。 In this example, the n-electrode 4 is formed in two directions not parallel to each other in the plane from the center of the n-type nitride semiconductor layer 21 of the light emitting element, the carrier is relatively uniform implantation over the entire surface of the light-emitting element, the light emitting it can be made uniform light emission in the device.

【0060】さらに、ダイシングソーを用いることによって溝を形成することが、発光素子の製造装置に新たな構成を追加する必要がないことから好ましいが、n型窒化物半導体層21を露出させる形状は溝状である必要はなく、形状に関わらずキャリア注入を行うために必要な少なくとも一部の基板を除去し、n型窒化物半導体層2 [0060] Further, by forming a groove by using a dicing saw it is, but preferably it is not necessary to add a new configuration to the light emitting device manufacturing apparatus, a shape exposing the n-type nitride semiconductor layer 21 need not be grooved, at least a portion of the substrate needed to make the carrier injection regardless of the shape is removed, n-type nitride semiconductor layer 2
1を露出させればよい。 1 it is sufficient to expose the.

【0061】 [0061]

【発明の効果】本発明の発光素子および発光素子の電極形成方法によって、良好な結晶性を得ながら、かつ発光素子の両面に電極を形成した窒化物半導体層を有する発光素子を提供することができる。 The electrode forming method of a light emitting element and the light emitting element of the present invention, to provide a light emitting device having good while obtaining crystalline, and nitride semiconductor layers having electrodes formed on both surfaces of the light emitting element it can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施の形態1におけるp電極の形成から基板の研磨までの工程を概略的に示す図である。 1 is a diagram step shown schematically from the formation of the p-electrode to the polishing of the substrate in the first embodiment of the present invention.

【図2】 本発明の実施例1におけるp電極の形成から基板の研磨までの工程を概略的に示す図である。 2 is a diagram step shown schematically from the formation of the p-electrode to the polishing of the substrate in the first embodiment of the present invention.

【図3】 本発明の実施例1における基板の除去からn n from the removal of the substrate in Example 1 of the present invention; FIG
電極の形成および発光素子への分割までの工程を概略的に示す図である。 The steps up to the division of the formation of the electrode and the light emitting element is a diagram schematically showing.

【図4】 本発明の実施例2における基板の除去からn n from the removal of the substrate in Example 2 of the present invention; FIG
電極の形成および発光素子への分割までの工程を概略的に示す図である。 The steps up to the division of the formation of the electrode and the light emitting element is a diagram schematically showing.

【図5】 本発明の実施例2における変形例に関する発光素子の概略図である。 5 is a schematic view of a light emitting device relating to a modification of the second embodiment of the present invention.

【図6】 本発明の実施例2における他の変形例に関する発光素子をn電極側から見た概略的な平面図である。 6 is a schematic plan view of the light emitting device related to another variation from the n-electrode side in Embodiment 2 of the present invention.

【図7】 本発明の実施の形態2におけるp電極の形成から基板の研磨までの工程を概略的に示す図である。 7 is a diagram step shown schematically from the formation of the p-electrode to the polishing of the substrate in a second embodiment of the present invention.

【図8】 本発明の実施例3におけるp電極の形成から基板の研磨までの工程を概略的に示す図である。 8 is a diagram step shown schematically from the formation of the p-electrode to the polishing of the substrate in the third embodiment of the present invention.

【図9】 本発明の実施例3における基板の除去からn n from the removal of the substrate in Example 3 of the present invention; FIG
電極の形成および発光素子への分割までの工程を概略的に示す図である。 The steps up to the division of the formation of the electrode and the light emitting element is a diagram schematically showing.

【図10】 本発明の実施例4における基板の除去からn電極の形成および発光素子への分割までの工程を概略的に示す図である。 10 is a diagram step shown schematically from removal of the substrate in Example 4 to split the formation and the light-emitting element of the n-electrode of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・サファイア基板 2・・・窒化物半導体層 21・・・n型窒化物半導体層 22・・・活性層 23・・・p型窒化物半導体層 3・・・p電極 31・・・第1金属層 32・・・反り防止層 32a・・・下地層 32b・・・第2金属層 32c・・・金属バンプ 32d・・・樹脂層 34・・・Au層 4・・・n電極 5・・・支持台 6・・・研磨部材 1 ... sapphire substrate 2 ... nitride semiconductor layer 21 ... n-type nitride semiconductor layer 22 ... active layer 23 ... p-type nitride semiconductor layer 3, ... p electrode 31 ... the first metal layer 32 ... anti-curl layer 32a ... base layer 32 b ... second metal layer 32c ... metal bumps 32d ... resin layer 34 ... Au layer 4 ... n electrode 5 ... support base 6 ... polishing member

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 AA04 AA07 AA09 BB04 BB05 BB07 BB18 BB36 CC01 DD34 DD37 DD53 DD78 EE05 EE09 EE18 FF13 GG04 HH20 5F041 CA40 CA46 CA77 CA82 CA85 CA92 CA93 CA98 CA99 5F073 CA07 CB05 CB07 CB10 CB22 EA29 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 AA04 AA07 AA09 BB04 BB05 BB07 BB18 BB36 CC01 DD34 DD37 DD53 DD78 EE05 EE09 EE18 FF13 GG04 HH20 5F041 CA40 CA46 CA77 CA82 CA85 CA92 CA93 CA98 CA99 5F073 CA07 CB05 CB07 CB10 CB22 EA29

Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】基板上に少なくともn型窒化物半導体層とおよびp型窒化物半導体層が積層されたウェハーを発光素子毎に分割する発光素子の製造方法において、 前記p型窒化物半導体層のほぼ全面にp型窒化物半導体層とオーミック接触を得るための第1金属層を形成し、 1. A method of manufacturing a light emitting device at least n-type nitride on the substrate the semiconductor layer and the and the p-type nitride semiconductor layer to divide the stacked wafers for each light emitting device, the p-type nitride semiconductor layer substantially forming a first metal layer for obtaining a p-type nitride semiconductor layer and the ohmic contact with the entire surface,
    前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層を形成するp電極形成工程と、 前記p電極形成工程後、分割すべき発光素子の各領域に前記n型窒化物半導体層の少なくとも一部が露出するように、前記窒化物半導体層が積層された基板面と反対側の面から前記基板を除去する基板除去工程と、 前記露出したn型窒化物半導体層上の少なくとも一部に接するようにn電極を形成するn電極形成工程と、 前記p電極および前記n電極が形成されたウェハーを分割すべき領域毎に分割し発光素子とする分割工程とを含むことを特徴とする発光素子の製造方法。 A p-electrode forming step of forming an anti-curl layer for preventing a warp of the wafer above the said metal layer, after the p-electrode forming step, the n-type nitride semiconductor in each area of ​​the light emitting element to be divided such that at least a portion of the layers to expose a substrate removal step of the nitride semiconductor layer to remove said substrate from the surface opposite to the laminated substrate surface, at least on the n-type nitride semiconductor layer the exposed comprising: the n-electrode forming step of forming an n-electrode in contact with the part, and a division step to the p electrode and the n electrode is divided for each region to be divided and formed wafer emitting element method of manufacturing a light-emitting element according to.
  2. 【請求項2】前記反り防止層は厚さが10μm以上の第2金属層を少なくとも含むことを特徴とする請求項1に記載の発光素子の製造方法。 2. A manufacturing method of a light emitting device according to claim 1 wherein the anti-curl layer having a thickness, characterized in that it comprises at least a second metal layer above 10 [mu] m.
  3. 【請求項3】前記第2金属層は少なくともNiを含む金属から構成されることを特徴とする請求項2に記載の発光素子の製造方法。 3. A method of manufacturing a light emitting device according to claim 2, wherein the second metal layer is composed of a metal containing at least Ni.
  4. 【請求項4】前記第2金属層は無電界めっきによって形成されることを特徴とする請求項2乃至3に記載の発光素子の製造方法。 4. A method of manufacturing a light emitting device according to claim 2 or 3, characterized in said second metal layer being formed by electroless plating.
  5. 【請求項5】前記反り防止層は前記第1金属層上に形成された1つ以上の金属バンプと、前記金属バンプが形成された部分を除いた前記第1金属層上に形成された樹脂層から少なくとも構成されることを特徴とする請求項1 5. One and more metal bumps the warp preventive layer formed on the first metal layer, formed on said metal bump excluding portion formed the first metal layer on a resin claim, characterized in that it is at least composed of a layer 1
    に記載の発光素子の製造方法。 Method of manufacturing a light emitting device according to.
  6. 【請求項6】前記反り防止層よりも上にAuを少なくとも含むAu層を形成するAu層形成工程とさらに含むことを特徴とする請求項1乃至5に記載の発光素子の製造方法。 6. A method of manufacturing a light emitting device according to claim 1 to 5, further comprising an Au layer forming step of forming at least comprises Au layer Au above the said anti-curl layer.
  7. 【請求項7】前記基板はサファイアを用いることを特徴とする請求項1乃至6に記載の発光素子の製造方法。 7. A method of manufacturing a light emitting device according to claim 1 to 6 wherein the substrate is characterized by using a sapphire.
  8. 【請求項8】前記n電極は透明電極であることを特徴とする請求項1乃至7に記載の発光素子の製造方法。 8. A method of manufacturing a light emitting device according to claim 1 to 7, wherein the n electrode are transparent electrodes.
  9. 【請求項9】少なくともn型窒化物半導体層およびp型窒化物半導体層が積層された半導体層が形成され、n電極およびp電極を有する発光素子において、 前記n電極および前記p電極は、それぞれ前記半導体層を挟んで対向して形成され、 前記p電極は、前記p型窒化物半導体層のほぼ全面にp 9. At least the n-type nitride semiconductor layer and a p-type nitride semiconductor layer on which the semiconductor layers are stacked is formed, the light emitting device having an n-electrode and p-electrode, the n electrode and the p electrode, respectively are formed on opposite sides of the semiconductor layer, the p-electrode is, p over substantially the entire surface of the p-type nitride semiconductor layer
    型窒化物半導体層とオーミック接触を得るための第1金属層と、前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層から少なくとも構成されることを特徴とする発光素子。 Emitting element, wherein the first metal layer to obtain a mold nitride semiconductor layer and the ohmic contact, it is at least composed of a warp preventive layer for preventing the warp of the wafer above the said metal layer.
  10. 【請求項10】少なくともn型窒化物半導体層およびp 10. At least the n-type nitride semiconductor layer and p
    型窒化物半導体層が積層された半導体層が形成され、n Type nitride semiconductor layer on which the semiconductor layers are stacked is formed, n
    電極およびp電極を有する発光素子において、 前記p電極は、前記p型窒化物半導体層のほぼ全面にp In the light-emitting element having electrodes and a p-electrode, the p electrode, p over substantially the entire surface of the p-type nitride semiconductor layer
    型窒化物半導体層とオーミック接触を得るための第1金属層と、前記金属層よりも上に前記ウェハーの反りを防止するための反り防止層から少なくとも構成され、 前記n型窒化物半導体層は前記基板の少なくとも一部が除去されて露出しており、 前記n電極は前記露出したn型窒化物半導体層上の少なくとも一部に接するように形成されることを特徴とする発光素子。 A first metal layer for obtaining a type nitride semiconductor layer and the ohmic contact, the metal layer is at least composed of a warp preventive layer for preventing the warp of the wafer above the, the n-type nitride semiconductor layer at least a part is exposed is removed, the n-electrode light-emitting device characterized by being formed in contact with at least a portion of the n-type nitride semiconductor layer described above exposure of the substrate.
  11. 【請求項11】前記反り防止層は厚さが10μm以上の第2金属層を少なくとも含むことを特徴とする請求項9 11. The method of claim wherein the anti-curl layer thickness, characterized in that it comprises at least a second metal layer above 10 [mu] m 9
    または10に記載の発光素子。 Or light emitting device according to 10.
  12. 【請求項12】前記第2金属層は少なくともNiを含む金属から構成されることを特徴とする請求項11に記載の発光素子。 12. A light emitting device according to claim 11, wherein the second metal layer is composed of a metal containing at least Ni.
  13. 【請求項13】前記第2金属層は無電界めっきによって形成されることを特徴とする請求項11乃至12に記載の発光素子。 13. The light emitting device according to claim 11 or 12 wherein the second metal layer is characterized by being formed by electroless plating.
  14. 【請求項14】前記反り防止層は前記第1金属層上に形成された1つ以上の金属バンプと、前記金属バンプが形成された部分を除いた前記第1金属層上に形成された樹脂層から少なくとも構成されることを特徴とする請求項9または10に記載の発光素子。 14. One and more metal bumps the warp preventive layer formed on the first metal layer, formed on said metal bump excluding portion formed the first metal layer on a resin the light emitting device according to claim 9 or 10, characterized in that it is at least composed of a layer.
  15. 【請求項15】前記樹脂層は膜厚が20μm以上であることを特徴とする請求項14に記載の発光素子。 15. The light emitting device according to claim 14, wherein the resin layer is a film thickness of 20μm or more.
  16. 【請求項16】前記p電極は、前記反り防止層よりも上にAuを少なくとも含むAu層を有することを特徴とする請求項9乃至15に記載の発光素子。 16. The p-electrode light-emitting device according to claim 9 to 15, wherein a Au layer containing at least an Au above the said anti-curl layer.
  17. 【請求項17】前記基板はサファイアを用いることを特徴とする請求項9乃至16に記載の発光素子。 17. The light emitting device according to claim 9 or 16 wherein the substrate is characterized by using a sapphire.
  18. 【請求項18】前記n電極は透明電極であることを特徴とする請求9乃至17に記載の発光素子。 18. The light emitting device according to claim 9 or 17 wherein the n electrode is characterized in that it is a transparent electrode.
JP2000153499A 2000-02-21 2000-05-24 Light emitting device and method for manufacturing light emitting device Active JP4501225B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000048878 2000-02-21
JP2000-48878 2000-02-21
JP2000153499A JP4501225B2 (en) 2000-02-21 2000-05-24 Light emitting device and method for manufacturing light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000153499A JP4501225B2 (en) 2000-02-21 2000-05-24 Light emitting device and method for manufacturing light emitting device

Publications (3)

Publication Number Publication Date
JP2001313422A true JP2001313422A (en) 2001-11-09
JP2001313422A5 JP2001313422A5 (en) 2007-07-12
JP4501225B2 JP4501225B2 (en) 2010-07-14

Family

ID=26586079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000153499A Active JP4501225B2 (en) 2000-02-21 2000-05-24 Light emitting device and method for manufacturing light emitting device

Country Status (1)

Country Link
JP (1) JP4501225B2 (en)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065464A1 (en) * 2002-01-28 2003-08-07 Nichia Corporation Nitride semiconductor device having support substrate and its manufacturing method
US7105857B2 (en) 2002-07-08 2006-09-12 Nichia Corporation Nitride semiconductor device comprising bonded substrate and fabrication method of the same
JP2007036297A (en) * 2006-11-08 2007-02-08 Sharp Corp Nitride based compound semiconductor light emitting device and manufacturing method therefor
WO2007032546A1 (en) * 2005-09-16 2007-03-22 Showa Denko K.K. Production method for nitride semiconductor light emitting device
JP2007081360A (en) * 2005-09-15 2007-03-29 Shi-Ming Chen Vertical type light emitting diode and its manufacture
KR100707955B1 (en) * 2005-02-07 2007-04-16 (주) 비앤피 사이언스 Light emitting diode and manufacturing method for the same
JP2007227980A (en) * 2007-06-08 2007-09-06 Nichia Chem Ind Ltd Nitride semiconductor light emitting element and method of manufacturing light emitting element
JP2007305999A (en) * 2006-05-10 2007-11-22 Samsung Electro Mech Co Ltd MANUFACTURING METHOD FOR VERTICAL-STRUCTURE GaN-BASED LED DEVICE
US7301175B2 (en) 2001-10-12 2007-11-27 Nichia Corporation Light emitting apparatus and method of manufacturing the same
JP2007335879A (en) * 2006-06-09 2007-12-27 Philips Lumileds Lightng Co Llc Semiconductor light-emitting device including porous layer
JP2008187204A (en) * 2008-04-25 2008-08-14 Sharp Corp Nitride based compound semiconductor light emitting element and its production method
US7511311B2 (en) 2002-08-01 2009-03-31 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US7538360B2 (en) 2002-04-17 2009-05-26 Sharp Kabushiki Kaisha Nitride-based semiconductor light-emitting device and manufacturing method thereof
JP2009302589A (en) * 2001-10-26 2009-12-24 Lg Electronics Inc Diode having vertical structure, and method of manufacturing the same
JP2010114182A (en) * 2008-11-05 2010-05-20 Konica Minolta Holdings Inc Method of manufacturing thin-film transistor, and thin-film transistor
US7763477B2 (en) 2004-03-15 2010-07-27 Tinggi Technologies Pte Limited Fabrication of semiconductor devices
JP2010529696A (en) * 2007-06-12 2010-08-26 セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド Method for forming low resistance contact
KR101024330B1 (en) * 2004-09-22 2011-03-23 크리 인코포레이티드 High efficiency group iii nitride led with lenticular surface
US7939349B2 (en) 2002-04-23 2011-05-10 Sharp Kabushiki Kaisha Nitride-based semiconductor light emitting device and manufacturing method thereof
US8004001B2 (en) 2005-09-29 2011-08-23 Tinggi Technologies Private Limited Fabrication of semiconductor devices for light emission
US8207552B2 (en) 2002-06-26 2012-06-26 Lg Electronics Inc. Thin film light emitting diode
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
JP2012243823A (en) * 2011-05-16 2012-12-10 Toshiba Corp Semiconductor light-emitting device
CN103515488A (en) * 2012-06-25 2014-01-15 杭州华普永明光电股份有限公司 Making process of LED chip and LED chip
US8999019B2 (en) 2005-10-21 2015-04-07 Taylor Biomass Energy, Llc Process and system for gasification with in-situ tar removal

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295848A (en) * 1993-04-08 1994-10-21 Mitsubishi Electric Corp Fabrication of semiconductor device
JPH098403A (en) * 1995-06-15 1997-01-10 Nichia Chem Ind Ltd Nitride semiconductor element and manufacture thereof
JPH1168157A (en) * 1997-08-19 1999-03-09 Sumitomo Electric Ind Ltd Semiconductor light-emitting element and manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295848A (en) * 1993-04-08 1994-10-21 Mitsubishi Electric Corp Fabrication of semiconductor device
JPH098403A (en) * 1995-06-15 1997-01-10 Nichia Chem Ind Ltd Nitride semiconductor element and manufacture thereof
JPH1168157A (en) * 1997-08-19 1999-03-09 Sumitomo Electric Ind Ltd Semiconductor light-emitting element and manufacture thereof

Cited By (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390684B2 (en) 2001-10-12 2008-06-24 Nichia Corporation Light emitting apparatus and method of manufacturing the same
US7301175B2 (en) 2001-10-12 2007-11-27 Nichia Corporation Light emitting apparatus and method of manufacturing the same
US9000468B2 (en) 2001-10-26 2015-04-07 Lg Innotek Co., Ltd. Diode having vertical structure
US9620677B2 (en) 2001-10-26 2017-04-11 Lg Innotek Co., Ltd. Diode having vertical structure
US10326055B2 (en) 2001-10-26 2019-06-18 Lg Innotek Co., Ltd. Diode having vertical structure
US10032959B2 (en) 2001-10-26 2018-07-24 Lg Innotek Co., Ltd. Diode having vertical structure
US8592846B2 (en) 2001-10-26 2013-11-26 Lg Electronics Inc. Diode having vertical structure and method of manufacturing the same
JP2009302589A (en) * 2001-10-26 2009-12-24 Lg Electronics Inc Diode having vertical structure, and method of manufacturing the same
US6916676B2 (en) 2002-01-28 2005-07-12 Nichia Corporation Method for producing a nitride semiconductor element
US6744071B2 (en) 2002-01-28 2004-06-01 Nichia Corporation Nitride semiconductor element with a supporting substrate
EP2105977A1 (en) * 2002-01-28 2009-09-30 Nichia Corporation Nitride semiconductor element with supporting substrate and method for producing nitride semiconductor element
US6946683B2 (en) 2002-01-28 2005-09-20 Nichia Corporation Opposed terminal structure having a nitride semiconductor element
WO2003065464A1 (en) * 2002-01-28 2003-08-07 Nichia Corporation Nitride semiconductor device having support substrate and its manufacturing method
US9209360B2 (en) 2002-04-09 2015-12-08 Lg Innotek Co., Ltd. Vertical topology light-emitting device
US9000477B2 (en) 2002-04-09 2015-04-07 Lg Innotek Co., Ltd. Vertical topology light-emitting device
US8669587B2 (en) 2002-04-09 2014-03-11 Lg Innotek Co., Ltd. Vertical topology light emitting device
US9478709B2 (en) 2002-04-09 2016-10-25 Lg Innotek Co., Ltd. Vertical topology light emitting device
US8564016B2 (en) 2002-04-09 2013-10-22 Lg Electronics Inc. Vertical topology light emitting device
US8368115B2 (en) 2002-04-09 2013-02-05 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US9847455B2 (en) 2002-04-09 2017-12-19 Lg Innotek Co., Ltd. Vertical topology light emitting device
US10147847B2 (en) 2002-04-09 2018-12-04 Lg Innotek Co., Ltd. Vertical topology light emitting device
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US10453998B2 (en) 2002-04-09 2019-10-22 Lg Innotek Co. Ltd. Vertical topology light emitting device
US20090212318A1 (en) * 2002-04-17 2009-08-27 Sharp Kabushiki Kaisha Nitride-based semiconductor light-emitting device and manufacturing method thereof
US7538360B2 (en) 2002-04-17 2009-05-26 Sharp Kabushiki Kaisha Nitride-based semiconductor light-emitting device and manufacturing method thereof
US8569776B2 (en) 2002-04-17 2013-10-29 Sharp Kabushiki Kaisha Nitride-based semiconductor light-emitting device and manufacturing method thereof
US7939349B2 (en) 2002-04-23 2011-05-10 Sharp Kabushiki Kaisha Nitride-based semiconductor light emitting device and manufacturing method thereof
US8207552B2 (en) 2002-06-26 2012-06-26 Lg Electronics Inc. Thin film light emitting diode
US7105857B2 (en) 2002-07-08 2006-09-12 Nichia Corporation Nitride semiconductor device comprising bonded substrate and fabrication method of the same
US7378334B2 (en) 2002-07-08 2008-05-27 Nichia Corporation Nitride semiconductor device comprising bonded substrate and fabrication method of the same
EP2290715A1 (en) 2002-08-01 2011-03-02 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US7511311B2 (en) 2002-08-01 2009-03-31 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US8035118B2 (en) 2002-08-01 2011-10-11 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US8742438B2 (en) 2002-08-01 2014-06-03 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US8330179B2 (en) 2002-08-01 2012-12-11 Nichia Corporation Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same
US7763477B2 (en) 2004-03-15 2010-07-27 Tinggi Technologies Pte Limited Fabrication of semiconductor devices
KR101024330B1 (en) * 2004-09-22 2011-03-23 크리 인코포레이티드 High efficiency group iii nitride led with lenticular surface
KR100707955B1 (en) * 2005-02-07 2007-04-16 (주) 비앤피 사이언스 Light emitting diode and manufacturing method for the same
JP2007081360A (en) * 2005-09-15 2007-03-29 Shi-Ming Chen Vertical type light emitting diode and its manufacture
JP4542508B2 (en) * 2005-09-15 2010-09-15 晶元光電股▲ふん▼有限公司 Vertical light emitting diode and manufacturing method thereof
US7939351B2 (en) 2005-09-16 2011-05-10 Showa Denko K.K. Production method for nitride semiconductor light emitting device
WO2007032546A1 (en) * 2005-09-16 2007-03-22 Showa Denko K.K. Production method for nitride semiconductor light emitting device
US8004001B2 (en) 2005-09-29 2011-08-23 Tinggi Technologies Private Limited Fabrication of semiconductor devices for light emission
US8999019B2 (en) 2005-10-21 2015-04-07 Taylor Biomass Energy, Llc Process and system for gasification with in-situ tar removal
JP2007305999A (en) * 2006-05-10 2007-11-22 Samsung Electro Mech Co Ltd MANUFACTURING METHOD FOR VERTICAL-STRUCTURE GaN-BASED LED DEVICE
JP2007335879A (en) * 2006-06-09 2007-12-27 Philips Lumileds Lightng Co Llc Semiconductor light-emitting device including porous layer
JP2007036297A (en) * 2006-11-08 2007-02-08 Sharp Corp Nitride based compound semiconductor light emitting device and manufacturing method therefor
JP2007227980A (en) * 2007-06-08 2007-09-06 Nichia Chem Ind Ltd Nitride semiconductor light emitting element and method of manufacturing light emitting element
JP2010529696A (en) * 2007-06-12 2010-08-26 セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド Method for forming low resistance contact
JP2008187204A (en) * 2008-04-25 2008-08-14 Sharp Corp Nitride based compound semiconductor light emitting element and its production method
JP4719244B2 (en) * 2008-04-25 2011-07-06 シャープ株式会社 Nitride-based compound semiconductor light-emitting device and method for manufacturing the same
JP2010114182A (en) * 2008-11-05 2010-05-20 Konica Minolta Holdings Inc Method of manufacturing thin-film transistor, and thin-film transistor
US8878213B2 (en) 2011-05-16 2014-11-04 Kabushiki Kaisha Toshiba Semiconductor light emitting device
JP2012243823A (en) * 2011-05-16 2012-12-10 Toshiba Corp Semiconductor light-emitting device
US8987026B2 (en) 2011-05-16 2015-03-24 Kabushiki Kaisha Toshiba Semiconductor light emitting device
CN103515488A (en) * 2012-06-25 2014-01-15 杭州华普永明光电股份有限公司 Making process of LED chip and LED chip

Also Published As

Publication number Publication date
JP4501225B2 (en) 2010-07-14

Similar Documents

Publication Publication Date Title
US7268372B2 (en) Vertical GaN light emitting diode and method for manufacturing the same
US5369289A (en) Gallium nitride-based compound semiconductor light-emitting device and method for making the same
US7566578B2 (en) GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same
US10249797B2 (en) High efficiency light emitting diode and method of fabricating the same
US7319247B2 (en) Light emitting-diode chip and a method for producing same
US7294864B2 (en) Flip chip type nitride semiconductor light-emitting diode
JP3795007B2 (en) Semiconductor light emitting device and manufacturing method thereof
JP4925726B2 (en) Manufacturing method of light emitting diode
US8008646B2 (en) Light emitting diode
CN102067343B (en) Method for producing an optoelectronic component and optoelectronic component
US6838704B2 (en) Light emitting diode and method of making the same
JP4885521B2 (en) Package integrated thin film LED
CN100536184C (en) Vertical gallium nitride-based light emitting diode and preparation method thereof
KR100576872B1 (en) Nitride semiconductor light emitting diode with esd protection capacity
EP2863444A1 (en) Method of fabricating vertical structure LEDs
US6703253B2 (en) Method for producing semiconductor light emitting device and semiconductor light emitting device produced by such method
EP2426743B1 (en) GaN compound semiconductor light emitting element and method of manufacturing the same
US20110212559A1 (en) Light-emitting diode and method for manufacturing same, integrated light-emitting diode and method for manufacturing same, method for growing a nitride-based iii-v group compound semiconductor, substrate for growing a nitride-based iii-v group compound semiconductor, light source cell unit, light-emitting diode backlight, light-emitting diode illuminating device, light-emitting diode display and electronic instrument, electronic device and method for manufacturing the same
KR100568269B1 (en) GaN LED for flip-chip bonding and manufacturing method therefor
US20060033113A1 (en) Nitride semiconductor light emitting diode and method of manufacturing the same
EP3361517A1 (en) Light emitting diode
US20070145384A1 (en) III-Nitride Light Emitting Device with Double Heterostructure Light Emitting Region
JP5343860B2 (en) Electrode for GaN-based LED element, GaN-based LED element, and production method thereof.
KR100594534B1 (en) ? group nitride based semiconductor luminescent element and light-emitting device
KR100815225B1 (en) Vertically structured light emitting diode device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070521

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100412

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250