JP2001266583A - Non-volatile semiconductor memory - Google Patents

Non-volatile semiconductor memory

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JP2001266583A
JP2001266583A JP2001029460A JP2001029460A JP2001266583A JP 2001266583 A JP2001266583 A JP 2001266583A JP 2001029460 A JP2001029460 A JP 2001029460A JP 2001029460 A JP2001029460 A JP 2001029460A JP 2001266583 A JP2001266583 A JP 2001266583A
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memory cell
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Seiichi Aritome
Masamichi Asano
Yasuo Ito
Yoshihisa Iwata
Hideo Kato
Masaki Momotomi
Hiroto Nakai
Hiroshi Nakamura
Hideko Ohira
Yutaka Okamoto
Riichiro Shirata
Tomoharu Tanaka
Yoshiyuki Tanaka
Kaoru Tokushige
井 弘 人 中
村 寛 中
藤 寧 夫 伊
藤 秀 雄 加
平 秀 子 大
本 豊 岡
田 佳 久 岩
重 芳 徳
留 誠 一 有
野 正 通 浅
中 智 晴 田
中 義 幸 田
田 理一郎 白
冨 正 樹 百
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To shorten the time required for program-verification and erase- verification and to prevent over-variation of threshold voltage even if rewrite and reerase are performed. SOLUTION: This device is provided with a memory cell array which is arranged in a matrix state and in which memory cells having electric charges accumulating layers forms a matrix, a plurality of word lines connected commonly to the memory cells forming respective rows, a plurality of bit lines connected commonly to the memory cells forming respective columns, a means for selecting a word line and applying write voltage, and a plurality of data storage circuits which store control data of a first logic level or a second logic level deciding whether write control voltage for accumulating electric charges in the electric charge accumulating layers of the memory cells connected to the selected word line is to be applied to the bit line and which is arranged in respective bit lines. The control data of the second logic level deciding that the write control voltage is not applied to the bit line is stored in a data storage circuit other than the data storage circuit in which externally inputted control data are stored.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、フラッシュEEPRO BACKGROUND OF THE INVENTION This invention is, flash EEPRO
Mを用いた不揮発性半導体記憶装置に関する。 A nonvolatile semiconductor memory device using the M.

【0002】 [0002]

【従来の技術】従来、コンピュータシステムの記憶装置として磁気ディスク装置が広く用いられてきた。 Conventionally, magnetic disk devices have been widely used as a storage device of a computer system. しかし、磁気ディスク装置には、以下のような短所、即ち、 However, the magnetic disk apparatus, the following disadvantages, namely,
高度に精密な機械的駆動機構を有するため衝撃に弱い、 Weak impact to have a highly precise mechanical drive mechanism,
重量があるため可搬性に乏しい、消費電力が大きく電池駆動が容易でない、及び高速アクセスができない等の短所があった。 Poor portability because of the weight, power consumption is not easy to increase battery powered, and there is a disadvantage such that can not be high-speed access.

【0003】このような欠点に着目して、近年、EEP [0003] In view of the above drawbacks, in recent years, EEP
ROMを用いた半導体メモリ装置の開発が進められている。 Development of a semiconductor memory device using a ROM has been developed. 半導体メモリ装置には、一般に、そのような長所、 The semiconductor memory device is generally such advantages,
即ち、機械的駆動部分を有しないため衝撃に強い、軽量のため可搬性に富む、消費電力が小さいため電池駆動が容易である、高速アクセスが可能である等の長所を有している。 In other words, a strong impact because it does not have a mechanical driving portion, rich in portability for weight, it is easy to battery drive for low power consumption, it has the advantage of equal which enables high-speed access.

【0004】EEPROMの一つとして、高集積化が可能なNANDセル型EEPROMが知られている。 As one of the EEPROM, NAND-cell type EEPROM is known that can be highly integrated. これは、次のような構造を有する。 This has the following structure. 即ち、複数のメモリセルは例えばカラム方向に並べる。 That is, a plurality of memory cells, for example arranged in the column direction. これらのセルのうちの互いに隣りあうセル同士のソースとドレインを順次直列に接続する。 The cell source and drain between the adjacent one another of these cells are sequentially connected in series. このような接続により、複数のメモリセルが直列接続された単位セル群(NADAセル)を構成する。 Such connections, a plurality of memory cells constitute a series-connected unit cell group (NADA cell). このような単位セル群を一単位としてビット線に接続する。 Such a unit cell group connected to the bit line as a unit.

【0005】メモリセルは、通常、電荷蓄積層と制御ゲートとが積層されたFETMOS構造を有する。 [0005] Memory cells typically have a FETMOS structure in which the charge storage layer and a control gate are stacked. メモリセルは、p型基板又はn型基板に形成されたp型ウエル内にアレイ状に集積形成される。 Memory cells are integrally formed in an array in the p-type substrate or n-type substrate which is formed on p-type in the well. NANDセルのドレイン側は、選択ゲートを介して、ビット線に接続される。 The drain side of the NAND cell via a selection gate is connected to the bit line.
NANDセルのソース側は、選択ゲートを介して、ソース線(基準電位配線)に接続される。 The source side of the NAND cell via a selection gate is connected to a source line (reference potential line). 各メモリセルの制御ゲートは、行方向に配設されたワード線に接続されている。 Control gates of each memory cell is connected to a word line arranged in the row direction.

【0006】このNAND型EEPROMの書込み動作は、次の通りである。 [0006] The write operation of the NAND type EEPROM is as follows. 先の消去動作によって、NAND By the previous erase operation, NAND
セル内の全てのメモリセルのしきい値が負にされている。 Threshold of all memory cells in the cell is negative. この後、データ書込みは、ビット線から最も離れた位置のメモリセルから順に行われる。 Thereafter, data writing is performed from the memory cell farthest from the bit line in order. 選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートに中間電位VM (=10V程度)を印加する。 To the control gate of the selected memory cell by applying a high voltage Vpp (= about 20V), it is applied to the control gates and select gates of the memory cells to intermediate potential VM (= about 10V) in it than the bit line side. ビット線に書込みデータに応じて0V又は中間電位を与える。 Give 0V or intermediate potential according to write data to the bit lines. ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。 When 0V is applied to the bit line, the potential is transmitted to the drain of the selected memory cell, the electron injection occurs from the drain to the floating gate. これにより、選択されたメモリセルのしきい値は正方向にシフトする。 Thus, the threshold of the selected memory cell is shifted in the positive direction.
この状態を、例えば“0”とする。 This state, for example, "0". ビット線に中間電位が与えられたときは電子注入が起こらない。 It does not occur electron injection when the intermediate potential is applied to the bit line. 従って、このときにはメモリセルのしきい値は変化しない。 Thus, the threshold voltage of the memory cell is not changed at this time. つまり、しきい値は負の値をとる。 That is, the threshold value takes a negative value. この状態を“1”とする。 This state is set to "1".

【0007】データ消去は、NANDセル内の全てメモリセルに対して同時に行われる。 [0007] Data erasure is performed simultaneously for all memory cells in the NAND cell. 即ち、全ての制御ゲート及び選択ゲートを0Vとし、ビット線及びソース線を浮遊状態とし、p型ウェル及びn型基板に高電圧20V That is, all the control gates and select gates and 0V, the bit lines and the source lines in a floating state, a high voltage of 20V to the p-type well and n-type substrate
を印加する。 It is applied to. これにより、全てのメモリセルで浮遊ゲート中の電子がp型ウェルに抜き取られ、メモリセルのしきい値は負方向にシフトとする。 Thus, the electrons in the floating gates in all the memory cells are drawn to the p-type well, the threshold voltage of the memory cell is the shift in the negative direction.

【0008】データ読出し動作は、次のようにして行われる。 [0008] Data reading operation is performed as follows. 即ち、選択されたメモリセルの制御ゲートを0V That, 0V to the control gate of the selected memory cell
とし、非選択メモリセルの制御ゲート及び選択ゲートを電源電位Vcc(=5V)とする。 And then, the control gates and selection gates of the unselected memory cell as a power source potential Vcc (= 5V). この状態で、選択メモリセルに電流が流れるか否かを検出する。 In this state, to detect whether a current flows in the selected memory cell. 流れれば“1”のデータが、流れなければ“0”のデータがそれぞれ格納されているのがわかる。 Data flows through it "1", data unless "0" flow seen that are stored.

【0009】以上の動作説明から明らかなように、NA [0009] As is apparent from the above description of the operation, NA
NDセル型EEPROMでは、書込み及び読出し動作時には、非選択メモリセルは、転送ゲートとして作用する。 The ND cell type EEPROM, when writing and reading operations, the non-selected memory cell, acts as a transfer gate. このため、書込みがなされたメモリセルのしきい値電圧には制限がある。 Therefore, the threshold voltage of the memory cell in which the write has been performed is limited. 例えば“0”書込みされたメモリセルのしきい値の好ましい範囲は、0.5〜3.5V程度でなければならない。 For example, "0" preferred range of thresholds that the written memory cell must be approximately 0.5~3.5V. データ書込み後の経時変化、メモリセルの製造パラメータのばらつき及び電源電位のばらつきを考慮すると、データ書込み後のしきい値分布は上記範囲よりも小さい範囲である必要がある。 Aging after data writing, when considering the variation of the variation and the power supply potential of the manufacturing parameters of the memory cell, the threshold distribution after the data writing is required to be smaller range than the above range.

【0010】しかしながら、従来のように、書込み電位及び書込み時間を固定し、全メモリセルについて同一条件でデータ書込みする方式では、“0”書込み後のしきい値範囲を許容範囲に収めることが難しい。 [0010] However, as in the prior art, to fix the writing potential and write time, in a manner that data is written under the same conditions for all the memory cells, it is difficult to keep the threshold range after "0" is written in the allowable range . 例えば、メモリセルには、製造プロセスのばらつきから、セルの特性にばらつきが生じる。 For example, in the memory cell, the variation in the manufacturing process, variations in the characteristics of the cell. このため、書込まれやすいメモリセルと書込まれにくいメモリセルが生じる。 For this reason, it is written easy memory cell and written difficult memory cell occurs. このような書込み特性差に着目し、各々のメモリセルのしきい値が所望の範囲に収まるような書込みが行われるようにするため、書込み時間の長さを調節し、且つベリファイを行いながら書込む、という方法も提案されている。 Focusing on such a write characteristic difference, so that the threshold value of each memory cell write to fit the desired range is performed, to adjust the length of the writing time, and while verifying write writing, there has been proposed a method called.

【0011】しかしながら、このような方法を採用した場合には、書込みが十分に行われたかを判断するためにメモリセルのデータを装置外部に出力しなければならない。 [0011] However, in the case of adopting such a method, the write must output data of the memory cell to the outside of the apparatus to determine it was sufficiently. このため全書込み時間が長くなるという難点があった。 For this reason the full writing time there has been a drawback that the longer.

【0012】消去ベリファイに関しては、特開平3−2 [0012] With respect to the erase verify, JP-A-3-2
59499に開示されているように、複数のセンスアンプの出力をANDゲートに入力してそれらの論理をとって、一括消去ベリファイ信号を生成するという技術が知られている、しかし、この回路構成は、NOR型の消去ベリファイのみにしか用いることが出来ず、書込みベリファイには適用できない。 As disclosed in 59499, the outputs of the plurality of sense amplifiers take their logic is input to the AND gate, there is known a technique of generating collective erase verify signal, however, the circuit arrangement , can not only be used only to erase verify of the NOR type, it can not be applied to the write verify. その理由は、書込みデータの値は、“1”と“0”の両方の値をとり、センスアンプ出力の論理をとることによっては一括ベリファイが行えないためである。 The reason is that the value of the write data is "1" and takes the values ​​of both "0", by taking the logic of the sense amplifier output is because not be performed batch verify. このように、書込みベリファイを一括して行うことができないため、データ書込みの際には、 Thus, since it can not be performed collectively write verify, during the data writing,
書込みとベリファイ読出しとを繰り返し行って、各メモリセルのデータをその都度1つ1つチップ外部に出力しなければならなかった。 By repeating the write and verify read, had to output the data of each memory cell on one chip external one each time. このことが、書込み動作の高速化を妨げる要因となっていた。 This has been a factor that prevents the speed of the write operation.

【0013】 [0013]

【発明が解決しようとする課題】本発明は、上記高速化達成の困難さに着目してなされたもので、その目的は、 [0008] The present invention has been made in view of the difficulty of the speed achieved, and an object,
制御回路の面積を増大させることなく、書込み動作及び書き込みベリファイ並びに消去動作及び消去ベリファイを高速化可能なEEPROM及びそれを用いたシステムを提供することにある。 Without increasing the area of ​​the control circuit is to provide a system using high-speed capable EEPROM and it write operation and the write verify and erase and erase verify.

【0014】 [0014]

【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、電荷蓄積層を有するメモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、前記ワード線を選択し書き込み電圧を印加する手段と、選択されたワード線に接続される前記メモリセルの前記電荷蓄積層に電荷蓄積を行うための書き込み制御電圧を前記ビット線に印加するか否かを決める第1の論理レベルあるいは第2の論理レベルの制御データを記憶する、それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、を具備し、外部から入力された制御データが The nonvolatile semiconductor memory device of the present invention, in order to solve the problems] includes a memory cell array having a memory cell having a charge storage layer is disposed formed in a matrix the matrix, wherein, each of which forms a respective row a plurality of word lines connected in common to the memory cells, a plurality of bit lines, each being connected in common to the memory cells forming each column, means for applying the selected programming voltage the word line , the first logic level or a second logic to decide whether to apply a write control voltage for performing a charge accumulated in the charge accumulation layer of the memory cells connected to the selected word line to the bit line storing control data level, and a plurality of data storage circuits, each provided in each bit line, comprising a control data input from the outside 憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記書き込み制御電圧を印加しないように決める前記第2の論理レベルの制御データを、内部で記憶させるものとして構成される。 In the data storage the data storage circuits other than the circuit to be 憶, configured to control data of said second logic level to decide not to apply the write control voltage to the bit lines, as to be stored internally.

【0015】 [0015]

【実施例】以下、本発明の実施例を図面を参照して説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. 図1は、本発明の第1実施例のNAND型EEP 1, NAND type EEP in the first embodiment of the present invention
ROMを示すブロック図である。 It is a block diagram showing a ROM. メモリセルアレイ1に対して、データ書込み、読出し、再書込み及びベリファイ読出しを行うために、ビット線制御回路2が設けられている。 The memory cell array 1, the data writing, reading, in order to re-write and verify read are provided bit line control circuit 2. このビット線制御回路2は、データ入出力バッファ6につながっている。 The bit line control circuit 2 is connected to the data input-output buffer 6. アドレスバッファ4からのアドレス信号は、カラムデコーダ3を介して、ビット線制御回路2に加えられる。 Address signal from the address buffer 4 through the column decoder 3 is applied to the bit line control circuit 2. メモリセルアレイ1における制御ゲート及び選択ゲートを制御するため、ロウデコーダ5が設けられている。 To control the control gate and the select gate in the memory cell array 1, a row decoder 5 are provided. メモリセルアレイ1が形成されるp型領域(p基板又はp型ウェル)の電位を制御するため、基板電位制御回路7が設けられている。 For controlling the potential of the p-type region where the memory cell array 1 is formed (p substrate or p-well), substrate potential control circuit 7 is provided.

【0016】プログラム終了検出回路8は、ビット線制御回路2にラッチされているデータを検知し、書込み終了信号を出力する。 The program end detecting circuit 8 detects the data latched in the bit line control circuit 2, and outputs a write completion signal. 書込み終了信号は、データ入出力バッファ6から外部へ出力される。 Write end signal is outputted from the data output buffer 6 to the outside.

【0017】ビット線制御回路2は、主にCMOSフリップフロップ(FF)を有する。 The bit line control circuit 2 mainly has a CMOS a flip-flop (FF). これらのFFは、書込むためのデータのラッチ、ビット線の電位を検知するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに再書込みデータのラッチを行う。 These FF is latched data for writing, sensing operation for sensing a potential of the bit line, a sense operation for verify read after programming, performing latch rewrite data more.

【0018】図2(a)、(b)は、それぞれ、メモリセルアレイの一つのNAND部分の平面図及び等価回路図である。 FIG. 2 (a), (b) are respectively a plan view and an equivalent circuit diagram of one NAND portion of the memory cell array. 図3(a)、(b)は、それぞれ、図2 Figure 3 (a), (b), respectively, FIG. 2
(a)のA−A′線断面図及びB−B′断面図である。 A line A-A 'sectional view and B-B' sectional view of (a).
素子分離酸化膜12で囲まれたp型領域11に、複数のメモリセル、つまり複数のNANDセルを有するメモリセルアレイが形成されている。 The p-type region 11 surrounded by an element isolation oxide film 12, a plurality of memory cells, i.e. memory cell array having a plurality of NAND cells is formed. 以下には一つのNAND One of the NAND is below
セルに着目して説明する。 It will be described with focus on the cell. この実施例では、8個のメモリセルM1 〜M8 が直列に接続されて一つのNANDセルを構成している。 In this embodiment, constitute eight memory cells M1 ~M8 are connected in series one NAND cell. 各メモリセルは基板11の上方に、 Each memory cell is above the substrate 11,
ゲート絶縁膜13を介して浮遊ゲート14(14 1 ,1 The floating gate 14 through the gate insulating film 13 (14 1, 1
2 ,…,14 8 )が形成されている。 4 2, ..., 14 8) are formed. これらの浮遊ゲート14の上方に、層間絶縁膜15を介して、制御ゲート16(16 Above these floating gates 14, via the interlayer insulating film 15, control gate 16 (16 1 ,16 2 ,…,16 8 )が形成されている。 1, 16 2, ..., 16 8) are formed. 各n型拡散層19は、隣接する2つのメモリセルの一方においては、ソースとして、他方においてはドレインとして共用される。 Each n-type diffusion layer 19, in one of two adjacent memory cells as the source, on the other hand are shared as a drain. これにより、各メモリセルは、直列に接続されることになる。 Thus, each memory cell would be connected in series.

【0019】NADAセルのドレイン側とソース側には、それぞれ、メモリセルの浮遊ゲート及び制御ゲートと同じプロセスによって形成された選択ゲート14 9 [0019] The drain and source sides of NADA cells, respectively, selected formed by the same process as the floating gate and the control gate of the memory cell gate 14 9,
19 9及び14 10 ,16 10が設けられている。 19 9 and 14 10, 16 10 are provided. このように素子形成された基板の上方は、CVD酸化膜17により覆われている。 Above the substrate which is element formed as are covered by the CVD oxide film 17. この酸化膜17の上にビット線18が配設されている。 Bit line 18 is disposed on the oxide film 17. ビット線18は、NANDセルの一端のドレイン側拡散層19にコンタクトさせられている。 Bit line 18 is allowed to contact with the drain-side diffusion layer 19 at one end of the NAND cell.
行方向に並ぶ複数のNANDセルの同一行の制御ゲート14は、共通に接続され、行方向に走る制御ゲート線C The control gate 14 of the same row of NAND cells arranged in the row direction are connected to a common control gate line C running in the row direction
G1 ,CD2 ,…,CG8 として配設されている。 G1, CD2, ..., are arranged as CG8. これら制御ゲート線はいわゆるワード線となっている。 These control gate lines are so-called word lines. 選択ゲート14 9 ,16 9及び14 10 ,16 10も、それぞれ、行方向に走る選択ゲート線SG1 ,SG2 として配設されている。 Select gate 14 9, 16 9 and 14 10, 16 10 also, each of which is arranged as a selection gate line SG1, SG2 running in the row direction. 選択ゲート14 10 ,16 10と基板11との間のゲート絶縁膜13をメモリセルのゲート絶縁膜より厚くすることもできる。 The gate insulating film 13 between the select gates 14 10, 16 10 and the substrate 11 may be thicker than the gate insulating film of the memory cell. このように厚くすれば、信頼性を高めることができる。 Thus thick, it is possible to improve the reliability.

【0020】図4は、上記複数のNANDセルをマトリックス配列したメモリセルアレイの等価回路を示している。 [0020] Figure 4 shows an equivalent circuit of a memory cell array matrix arrangement of the plurality of NAND cells.

【0021】図5は、図1中のビット線制御回路2の具体的な構成例を示す。 FIG. 5 shows a specific configuration example of the bit line control circuit 2 in FIG. データラッチ兼センスアップとしてのCMOSフリップフロップFFは、第1、第2の2 CMOS flip-flop FF as a data latch and sense-up, first, second 2
つの信号同期式CMOSインバータIV1 ,IV2 を有する。 One of a signal synchronous CMOS inverters IV1, IV2. 第1の信号同期式CMOSインバータIV1 は、 First signal synchronous CMOS inverter IV1 is
Eタイプ、pチャンネルMOSトランジスタQp1,Qp2 E-type, p-channel MOS transistor Qp1, Qp2
と、Eタイプ、nチャンネルMOSトランジスタQn3, And, E-type, n-channel MOS transistor Qn3,
Qn4とを有する。 And a Qn4. 第2の同期式CMOSインバータIV Second synchronous CMOS inverter IV
2 は、Eタイプ、pチャンネルMOSトランジスタQp 2, E-type, p-channel MOS transistor Qp
3,Qp4と、Eタイプ、nチャンネルMOSトランジスタQn5,Qn6とを有する。 3, has a Qp4, E type, the n-channel MOS transistors Qn5, Qn6.

【0022】このCMOSフリップフロップFFの出力ノードと、ビット線BLi とは、信号φF により制御されるEタイプ、nチャンネルMOSトランジスタQn7を介して、接続されている。 The output node of the CMOS flip-flop FF, the bit line BLi, E type controlled by signals .phi.F, through the n-channel MOS transistors Qn7, is connected.

【0023】ビット線BLi とVccの間には、フリップフロップFFの出力ノードにより制御されるEタイプ、 [0023] between the bit lines BLi and Vcc is, E type, which is controlled by the output node of the flip-flop FF,
nチャンネルMOSトランジスタQn8と、信号φV により制御されるEタイプ、nチャンネルMOSトランジスタQn9とが、直列に接続されている。 And n-channel MOS transistors Qn8, E type that is controlled by a signal .phi.V, and an n-channel MOS transistor Qn9, are connected in series. これらのトランジスタにより、ベリファイ読出し時に、CMOSフリップフロップFFのデータに応じて、ビット線BLi が(V These transistors, when the verify read, in accordance with the data of the CMOS flip-flop FF, the bit line BLi (V
cc−Vth)に充電される。 cc-Vth) is charged to.

【0024】Eタイプ、pチャンネルMOSトランジスタQp5とDタイプ、nチャンネルMOSトランジスタQ [0024] E-type, p-channel MOS transistor Qp5 and D-type, n-channel MOS transistor Q
D1の直列回路は、ビット線BLi をVccにプリチャージする回路である。 A series circuit of D1 is a circuit for precharging the bit line BLi to Vcc. トランジスタQD1は、消去時や書込み時にトランジスタQp5に高電圧が印加されるのを防止するために設けられている。 Transistor QD1 is provided in order to prevent the high voltage is applied to the transistor Qp5 during erasing or writing. Eタイプ、nチャンネルMO E-type, n-channel MO
SトランジスタQn10 は、ビット線BLi を0Vにリセットするためのリセットトランジスタである。 S transistor Qn10 is a reset transistor for resetting the bit lines BLi to 0V.

【0025】CMOSフリップフロップFFの二つのノードN11,N12は、カラム選択信号CSLi により共に制御される2つのトランスファゲート(Eタイプ、nチャンネルMOSトランジスタQn1とQn2)を介して入出力線/IO,IOにそれぞれ接続されている。 The CMOS flip-flop two nodes N11 of FF, N12, the column selection signals two transfer gates together controlled by CSLi (E type, n-channel MOS transistors Qn1 and Qn2) output line / IO through, It is connected to the IO.

【0026】また、CMOSフリップフロップFFのノードN11は、Eタイプ、nチャンネルMOSトランジスタQn11 のゲートに接続されている。 Further, the node N11 of the CMOS flip-flop FF is connected E-type, the gate of the n-channel MOS transistor Qn11. このトランジスタQn11 の出力は、書込み終了検出信号VDTC として用いられる。 The output of the transistor Qn11 is used as a write completion detection signal VDTC.

【0027】図6に、ビット線制御回路2と、メモリセルアレイ1及びプログラム終了検出回路8との、接続関係を示す。 [0027] FIG. 6, a bit line control circuit 2, showing the memory cell array 1 and the program end detection circuit 8, the connection relationship.

【0028】プログラム終了検出回路8におけるEタイプ、pチャンネルMOSトランジスタQp6は、書込み終了検出信号VDTC を出力する。 The E-type in the program end detection circuit 8, p-channel MOS transistor Qp6 outputs a write end detection signal VDTC. 図6中に破線で囲って汎例として示すように、FFは便宜上記号化してある。 As shown as Hiroshirei surrounded by broken lines in FIG. 6, FF is are for convenience symbolized.

【0029】この実施例の書込み時及び確認時の回路動作を次に説明する。 [0029] and then explain the write operation and verify the time of the circuit operation of this embodiment. なお、以下の説明では、上述のように、1つのNANDセルは8個のメモリセルの直列回路で構成したものとする。 In the following description, as described above, one NAND cell is assumed constituted by a series circuit of the eight memory cells.

【0030】書込みに先立って、メモリセル中のデータは、p型領域(p基板又はpウェル)に約20V(Vp [0030] Prior to writing, the data in the memory cell is about 20V to p-type region (p substrate or p-well) (Vp
p)を印加し、制御ゲートCG1 〜CG8 を0Vとして、消去される。 p) applied to the control gate CG1 ~CG8 as 0V, it is erased. この消去により、メモリセルのしきい値は0V以下となる。 The erasure, the threshold voltage of the memory cell is less than 0V.

【0031】図7は、書込み時/書込み確認時の動作を示している。 [0031] FIG. 7 shows a write time / write confirmation at the time of the operation. 図5において、書込みデータは、出力線I 5, write data output line I
O. O. /IOから、CMOSフリップフロップFFにラッチされる。 / From IO, it is latched in the CMOS flip-flop FF. この後、プリチャージ信号φP が“H”、/ Thereafter, the precharge signal φP is "H", /
φP が“L”となって、ビット線BLi がVccにプリチャージされる。 φP becomes an "L", the bit line BLi is precharged to Vcc. また、電圧VMBとφF は、Vccから中間電位VM (〜10V)となる。 The voltage VMB and φF becomes an intermediate potential VM (to 10V) from Vcc. ラッチしたデータによって、ビット線BLi は、“0”書込みの場合は0Vとなり、“1”書込みの場合はVM となる。 The latched data, the bit line BLi, the case of "0" is written becomes VM For 0V and "1" is written. このとき、図4 In this case, as shown in FIG. 4
において、選択ゲートSG1 はVM 、SG2 は0Vであり、制御ゲートとしてはCG2 が選択されている場合、 In the case the select gate SG1 is VM, SG2 is 0V, that CG2 is selected as a control gate,
CG1 がVM ,CG2 が高電圧Vpp(〜20V)で、C CG1 is VM, CG2 is at a high voltage Vpp (~20V), C
G3 〜CG8 はVM である。 G3 ~CG8 is a VM.

【0032】選択ゲートSG1 ,SG2 、制御ゲートC [0032] Select gate SG1, SG2, control gate C
G1 〜CG8 が0Vにリセットされた時、信号φF が“L”、リセット信号φR が“H”となって、ビット線BLiは0Vにリセットされる。 When G1 ~CG8 is reset to 0V, and signal φF is "L", the reset signal φR becomes an "H", the bit line BLi is reset at 0V. 続いて書込み確認動作となる。 Then the writing confirmation operation.

【0033】書込み確認動作は、まずプリチャージ信号φp が“H”、/φp が“L”となって、ビット線BL [0033] writing confirmation operation, first precharge signal φp is "H", / φp becomes the "L", the bit line BL
i がVccにプリチャージされる。 i is precharged to Vcc. この後、ロウデコーダ5により選択ゲート、制御ゲートが駆動される。 Thereafter, selected by the row decoder 5 gates, the control gate is driven. メモリセルのデータがビット線に読み出された後、選択ゲートSG1 ,SG2 、制御ゲートCG1 〜CG8 がリセットされる。 After the data of the memory cell is read to the bit lines, the select gate SG1, SG2, the control gate CG1 ~CG8 is reset. この後、ベリファイ信号φV が“H”となり、 After this, verify signal φV becomes "H",
“1”書込みをしたビット線BLi にのみ(Vcc−Vt "1" write the bit line BLi only (Vcc-Vt
h)が出力される。 h) is output.

【0034】この後、φSP,φRPが“H”となり、φS [0034] After this, φSP, φRP becomes "H", φS
N,φRNが“L”となり、φF が“H”となる。 N, φRN becomes "L", .phi.F becomes "H". 信号φS Signal φS
Pが“L”となり、φSNが“H”となってビット線電位がセンスされる。 P becomes "L", .phi.SN is "H" bit line potential becomes is sensed. この後、信号φRPが“L”となり、φ After this, it signals φRP becomes "L", φ
RNが“H”となって、再書込みデータがラッチされる。 RN becomes the "H", rewriting data is latched.
このとき、書込みデータ、メモリセルのデータ、再書込みデータの関係は、下記の表1に示される。 At this time, the write data, the memory cell data, the relationship between the rewrite data are shown in Table 1 below.

【0035】 表 1書込みデータ 0 0 1 1 メモリセルのデータ 0 1 0 1 再書込みデータ 1 0 1 1この後、書込み終了検知信号/φDVが“L”となる。 [0035] Table 1 Write Data 0 0 1 1 after data 0 1 0 1 rewrite data 1 0 1 1 The memory cell, the write completion detection signal / FaiDV becomes "L". もし全ての再書込みデータが“1”であれば、書込み終了検出信号VDTC が“H”となる。 If If all of the re-write data is "1", the write end detection signal VDTC becomes "H". 1つでも、“0”があれば、VDTC は“L”である。 Even one, if there is a "0", VDTC is "L". 書込み・書込み確認動作は、VDTC が“H”となるまで繰り返される。 Write and write verify operation, VDTC is repeated until the "H". そして、 And,
検出結果は、データ入出力ピン或いはREADY/BU The detection result, data input and output pin or READY / BU
SYピンから外部に出力される。 Output from the SY pin to the outside.

【0036】この実施例では、消去、書込み、読出し、 [0036] In this embodiment, erase, write, read,
書込み確認時におけるビット線BLi 、選択ゲートSG The bit line BLi at the time of writing confirmation, select gate SG
1 ,SG2 、制御ゲートCG1 〜CG8 の電位は表2に示される。 1, SG2, the potential of the control gate CG1 ~CG8 are shown in Table 2. ここでは、CG2 が選択された場合を示している。 Here it is shown a case where CG2 is selected.

【0037】 表 2消 去 書込み 読出し 書込み“0” “1” 確認ビット線BLi フローティング 0V 10V 5V 5V 選択ゲートSG1 0V 10V 10V 5V 5V 制御ゲートCG1 0V 10V 10V 5V 5V 〃 CG2 0V 20V 20V 0V 0.5V 〃 CG3 0V 10V 10V 5V 5V 〃 CG4 0V 10V 10V 5V 5V 〃 CG5 0V 10V 10V 5V 5V 〃 CG6 0V 10V 10V 5V 5V 〃 CG7 0V 10V 10V 5V 5V 〃 CG8 0V 10V 10V 5V 5V 選択ゲートSG2 0V 0V 0V 5V 5V ソース線 フローティング 0V 0V 0V 0V 基 板 20V 0V 0V 0V 0V図8は、本発明の第2の実施例のNAND型EEPRO The 0V 10V 10V Table 2 Erasing Write Read Write "0" "1" check bit line BLi floating 0V 10V 5V 5V select gate SG1 5V 5V control gate CG1 0V 10V 10V 5V 5V 〃 CG2 0V 20V 20V 0V 0.5V 〃 CG3 0V 10V 10V 5V 5V 〃 CG4 0V 10V 10V 5V 5V 〃 CG5 0V 10V 10V 5V 5V 〃 CG6 0V 10V 10V 5V 5V 〃 CG7 0V 10V 10V 5V 5V 〃 CG8 0V 10V 10V 5V 5V selection gate SG2 0V 0V 0V 5V 5V the source line floating 0V 0V 0V 0V board 20V 0V 0V 0V 0V Figure 8, NAND type EEPRO the second embodiment of the present invention
Mを示すブロック図である。 It is a block diagram showing a M. 基本的な構成は図1と同様である。 The basic configuration is the same as that of FIG. 第2実施例が第1と異なる点は、セルアレイ1 The second embodiment is first differs from the cell array 1
を二つのブロック1A,1Bに分け、これらのセルブロック1A,1Bに共通にビット線制御回路2を設けた点にある。 The two blocks 1A, divided into 1B, these cells blocks 1A, lies in providing the bit line control circuit 2 to the common 1B.

【0038】図9及び図10は、ビット線制御回路2及びプログラム終了検知回路8を示す。 [0038] FIGS. 9 and 10 show the bit line control circuit 2 and the program end detection circuit 8. 図9において、E In Figure 9, E
タイプ、nチャンネルMOSトランジスタQn16 ,Qn1 Type, n-channel MOS transistor Qn16, Qn1
7 とEタイプ、pチャンネルMOSトランジスタQp7, 7 and the E-type, p-channel MOS transistor Qp7,
Qp9とによってFFを構成している。 Constitute the FF by the Qp9. Eタイプ、nチャンネルMOSトランジスタQn14 ,Qn15 は、FFのイコライズ用トランジスタである。 E-type, n-channel MOS transistor Qn14, Qn15 are equalizing transistors of FF. Eタイプ、nチャンネルMOSトランジスタQn27 ,Qn28 は、データ検出用トランジスタである。 E type, n-channel MOS transistors Qn27, Qn28 is data detecting transistor.

【0039】Eタイプ、nチャンネルMOSトランジスタQn18 とEタイプ、pチャンネルMOSトランジスタQp8は、FF活性化用トランジスタである。 [0039] E-type, n-channel MOS transistor Qn18 and E type, p-channel MOS transistor Qp8 is a FF activating transistor. Eタイプ、 E type,
nチャンネルMOSトランジスタQn19 とQn20 は、F n-channel MOS transistor Qn19 and Qn20 is, F
Fの2つのノードN1 ,N2とセルアレイブロック1 Two nodes F N1, N2 and the cell array blocks 1
A,1B内のビット線BLai(i=0,1,…)、BL A, the bit line BLai in 1B (i = 0,1, ...), BL
bi(i=0,1,…)との接続用トランジスタである。 bi (i = 0,1, ...) is a connection for the transistor with.
Eタイプ、nチャンネルMOSトランジスタQn21 〜Q E-type, n-channel MOS transistor Qn21 ~Q
n24 は、データに応じてビット線をVcc−VTHに充電するためのトランジスタである。 n24 is a transistor for charging the bit lines to Vcc-VTH in accordance with the data. Qn25 ,Qn26 は、ビット線プリチャージ兼リセット用トランジスタである。 Qn25, Qn26 are bit line precharge and reset transistor. 図10において、Eタイプ、pチャンネルMOSトランジスタQp10 ,Qp11 は、プログラム終了検知用トランジスタである。 In FIG. 10, E-type, p-channel MOS transistors Qp10, Qp11 is a program termination detecting transistor. /φDVA ,/φDVB はプログラム終了検知信号であり、φVEA ,φVEB はプログラム終了検出信号である。 / ΦDVA, / φDVB is a program end detection signal, φVEA, φVEB is a program end detection signal.

【0040】次に、このように構成されたEEPROM [0040] Next, the configuration has been EEPROM in this way
への書込みの確認動作を図11に従って説明する。 Writing confirmation operation to be described with reference to FIG. 11. ここでは、メモリセルアレイ1Aのビット線BLaiが選択されているものとする。 Here, it is assumed that the bit line BLai of the memory cell array 1A is selected.

【0041】先の実施例と同様に選択された制御ゲートに、0Vに代えて例えば0.5Vを印加し、ベリファイ信号φAVが出力される。 [0041] previous embodiment as well as selected control gate, applying, for example, 0.5V instead to 0V, and verify signal φAV is output. まず、ビット線BLaiが3Vにプリチャージされ、BLbiが2Vにプリチャージされる。 First, the bit line BLai is precharged to 3V, BLbi are precharged to 2V. その後プリチャージ信号φPAとφPBが“L”レベルになって、ビット線BLai,BLbiはフローティングとなる。 Then precharge signal φPA and φPB is at the "L" level, the bit line BLai, BLbi becomes floating. 制御ゲートと選択ゲートはロウデコーダ5に選択されて、SG1 ,CG1,CG3 〜CG8 はVcc、CG2 Control gate and the select gate is selected in the row decoder 5, SG1, CG1, CG3 ~CG8 is Vcc, CG2
は例えば0.5Vとされる。 It is set to 0.5V, for example. 通常の読出しでは、メモリセルのしきい値が0V以上であれば“0”として読出されるが、ベリファイ読出しでは0.5V以上でないと“0”と読めないことになる。 In normal read, that the threshold voltage of the memory cell is read as "0" equal to or more than 0V, will not read the the the verify read not more than 0.5V "0".

【0042】この後、ビット線BLaiは、もし“1”書込みをした後であれば、ベリファイ信号φAVにより(V [0042] Thereafter, the bit line BLai is long after the if "1" is written, the verify signal φAV (V
cc−Vth)に充電される。 cc-Vth) is charged to. ここで、ベリファイ信号によって行われるプリチャージの電圧レベルは、選択ビット線のプリチャージ電圧以上であればよい。 Here, the voltage level of the precharge performed by verify signal may be any pre-charge voltage or the selected bit line. イコライズ信号φE が出力されてCMOSフリップフロップがリセットされる。 Equalize signal φE is output CMOS flip-flop is reset. この後、φA ,φB が“H”となって、ノードN1 ,N2 がそれぞれビット線BLai,BLbiと接続される。 Thereafter, .phi.A, [phi] B becomes the "H", the nodes N1, N2 are connected to the bit line BLai, and BLbi. φP が“L”レベル、φN が“H”レベルとなって、ビット線BLaiのデータが読出される。 φP is at "L" level, .phi.N changes to "H" level, the data of the bit line BLai is read. 読出されたデータはラッチされ、次の再書込みのデータとなる。 Read data is latched, the next rewriting of data.
このとき再書込みデータは、前回の書込みデータによって、ベリファイ読出し時のメモリセルのデータから変換される。 At this time rewriting data, the previous write data is converted from the data of the memory cell during the verify reading. このデータ変換は、先の実施例の表1と同じである。 This data conversion is the same as in Table 1 of the previous embodiment.

【0043】この後、/φDVA が“L”となり、先の実施例と同様に、書込み終了であれば、VDTCAが“H”となり、プログラム終了検出信号φVEA が“L”となり、 [0043] After this, / FaiDVA becomes "L", as in the previous embodiment, if the write completion, VDTCA becomes "H", the program end detection signal FaiVEA to "L",
書込み動作は終了する。 The write operation is terminated. このとき、検出結果は、データ入出力ピン或いはREADY/BUSYピンから、外部へ出力される。 In this case, the detection result from the data input and output pins or READY / BUSY pin is output to the outside.

【0044】この実施例のベリファイ読出し/再書込みによっても、先の実施例と同様に、“0”書込みされるメモリセルの不必要なしきい値の上昇は抑えられる。 [0044] Also by verify read / rewrite this embodiment, as in the previous embodiment, "0" increase in unnecessary threshold writing the memory cells can be suppressed.

【0045】この実施例では消去、書込み、ベリファイ読出し、読出し時の制御ゲートCG1 〜CG8 及び選択ゲートSG1 ,SG2 の電位は、表3に示される通りである。 [0045] Clear In this example, write, verify read, the potential of the control gates CG1 ~CG8 and select gates SG1, SG2 during reading, it is as shown in Table 3. 表3では、制御ゲートCG2 が選択され、ビット線BLaiが選択された場合の電位関係を示している。 In Table 3, the control gate CG2 is selected, it shows the potential relation if the bit line BLai is selected.

【0046】 表 3消 去 書込み 読出し 書込み“0” “1” 確認ビット線BLai フローティング 0V 10V 3V 3V ビット線BLbi 〃 0V 0V 2V 2V 選択ゲートSG1 0V 10V 10V 5V 5V 制御ゲートCG1 0V 10V 10V 5V 5V 〃 CG2 0V 20V 20V 5V 0.5V 〃 CG3 0V 10V 10V 5V 5V 〃 CG4 0V 10V 10V 5V 5V 〃 CG5 0V 10V 10V 5V 5V 〃 CG6 0V 10V 10V 5V 5V 〃 CG7 0V 10V 10V 5V 5V 〃 CG8 0V 10V 10V 5V 5V 選択ゲートSG2 0V 0V 0V 5V 5V ソース線 フローティング 0V 0V 0V 0V 基 板 20V 0V 0V 0V 0V図12は、本発明におけるビット線制御回路2内のデータラッチ部と、プログラム終 [0046] Table 3 erase writing reading writing "0" to "1" confirmation bit line BLai floating 0V 10V 3V 3V bit line BLbi 〃 0V 0V 2V 2V selection gate SG1 0V 10V 10V 5V 5V control gate CG1 0V 10V 10V 5V 5V 〃 CG2 0V 20V 20V 5V 0.5V 〃 CG3 0V 10V 10V 5V 5V 〃 CG4 0V 10V 10V 5V 5V 〃 CG5 0V 10V 10V 5V 5V 〃 CG6 0V 10V 10V 5V 5V 〃 CG7 0V 10V 10V 5V 5V 〃 CG8 0V 10V 10V 5V 5V select gate SG2 0V 0V 0V 5V 5V source line floating 0V 0V 0V 0V board 20V 0V 0V 0V 0V Figure 12 includes a data latch portion of the bit line control circuit 2 of the present invention, the program end 検知回路8とを、選択ビット線との関係で模式的に示したものである。 And a detection circuit 8, in which schematically shows the relationship between the selected bit line. 同図(a)は、先の第1の実施例で示したものである。 FIG (a) is a diagram showing the first embodiment of the first. Eタイプ、nチャンネルMOSトランジスタQnD0 〜QnDm E-type, n-channel MOS transistor QnD0 ~QnDm
は図5のトランジスタQn11 に相当する。 Corresponds to the transistor Qn11 of FIG. Eタイプ、p E-type, p
チャンネルMOSトランジスタQp12 は図6のプログラム終了検知回路8のトランジスタQp6に相当している。 Channel MOS transistor Qp12 is equivalent to the transistor Qp6 program end detection circuit 8 in FIG.

【0047】同図(b)は、データ検出用Eタイプ、n [0047] FIG. (B), the data detection type E, n
チャンネルMOSトランジスタを直列にしたものである。 It is obtained by the channel MOS transistor in series. データ検出用トランジスタQnD0 〜QnDm のゲートが全て“H”ならばプログラムは終了で、Vx は“L” Data detection transistor QnD0 gate of ~QnDm are all "H" if the program is at the end, Vx is "L"
となる。 To become.

【0048】また、同図(c),(d)では、データ検出用トランジスタとしてEタイプ、pチャンネルMOS [0048] Further, FIG. (C), in (d), E type as the data detecting transistor, p-channel MOS
トランジスタQpD0 〜QpDm を用い、プログラム終了検知回路8にEタイプ、nチャンネルMOSトランジスタQn29 を用いている。 A transistor QpD0 ~QpDm, E type program completion detection circuit 8, and an n-channel MOS transistor Qn29. このような構成においても、 In such a configuration,
(a)と同様に、書込みを終了するか否かを検出することができる。 (A) and likewise, it is possible to detect whether or not to end the writing.

【0049】上記した図12(a)のように、検出用トランジスタQn DO〜Qn Dmを並列に接続した場合には、ビット線の数1000ビットになっても、適正な検出が可能である。 [0049] As in FIG. 12 described above (a), when connecting the detecting transistor Qn DO~Qn Dm in parallel, even if the number 1000-bit bit lines, it is possible to properly detect. 同図(b)のように、それらのトランジスタを直列に接続した場合には、隣接するトランジスタのソースとドレインを共通化できることから、パターン面積を小さなものとすることができる。 As shown in FIG. (B), when connecting the those transistors in series, since it can be shared with the source and drain of adjacent transistors can be small ones pattern area.

【0050】図13は、図12の回路を、1トランジスタ型(NOR型)のフラッシュEEPROMに適用した場合を示す実施例である。 [0050] Figure 13 is an example showing a case where the circuit of FIG. 12, and applied to a flash EEPROM of one-transistor (NOR type). NOR型のフラッシュEEP NOR-type flash EEP
ROMでは、書込み終了時にデータが反転する。 In ROM, data at the time of writing the end is reversed. このため、図13に示すように、FFにおける図12とは逆の端子をデータ検出用のトランジスタに接続すればよい。 Therefore, as shown in FIG. 13, it may be connected to opposite terminals and 12 in the FF transistor for data detection.

【0051】次に、NOR型のフラッシュEEPROM Next, NOR-type flash EEPROM
についての実施例について説明する。 It explained examples for. 特開平3−250 JP-A-3-250
495号公報の第6図に、NOR型のメモリセル構造を採用しつつ、NAND型のものと同程度の高集積度を達成したメモリが記載されている。 In FIG. 6 of 495 JP, while adopting a memory cell structure of the NOR type, memory has been described which achieves high integration degree comparable to that of the NAND type. このメモリにおいては、書き込み、消去動作をともにF‐Nトンネル電流で行うことができる。 In this memory, it is possible to perform writing in both F-N tunnel current erase operation. このメモリに、前述のような、本発明の実施例における一括ベリファイ回路を適用することにより、書き込みベリファイ時間を大幅に短縮可能である。 This memory, as described above, by applying the batch verify circuit in the embodiment of the present invention, it is greatly possible shorten the write-verify time.

【0052】このようにした実施例を、図14、15を参照して説明する。 [0052] The embodiment in this manner, will be described with reference to FIGS. 14 and 15. この実施例の回路構成は、図14に示される。 The circuit configuration of this embodiment is shown in FIG. 14. この装置が、NAND型E 2 PROMと異なる点は、以下の点にある。 This device, different from the NAND E 2 PROM are in the following points. 即ち、メモリセルブロックM In other words, the memory cell block M
CB中のメモリセルMCに書き込むデータはデータラッチDRにラッチされる。 Data to be written into the memory cells MC in the CB is latched in the data latch DR. このデータラッチDRの反対側のノードから、検出トランジスタへ信号を出力するようにしている。 From the opposite side of the node of the data latch DR, and to output a signal to the detection transistor.

【0053】図15に、データを書き込み済のセルと消去済のセルのしきい値V thの分布を示す。 [0053] Figure 15 shows the completion of the cell write data distribution of the threshold V th of cells erased.

【0054】消去(イレーズ)、書き込み(ライト)及び読み出し(リード)の多動作における、各部位への印加電圧は表4に示される。 [0054] in the multi-operation of the erasure (erase), write (write) and read (read), the voltage applied to each portion are shown in Table 4.

【0055】 表 4 [0055] Table 4 BSL BL WL V SS BSL BL WL V SS イレーズ 0v フローティング 20v 0v Erase 0v floating 20v 0v ライト “0”ライト(V th >5) 22v 0v 0v フローティング “1”ライト(V th <5) 22v 20v 0v フローティング 非選択セル 22v 0v/20v 10v フローティング Write "0" write (V th> 5) 22v 0v 0v floating "1" write (V th <5) 22v 20v 0v floating non-selected cells 22v 0v / 20v 10v Floating リード 5v 0v/5v 5v 0v次に、消去動作について説明する。 Then lead 5v 0v / 5v 5v 0v, erasing operation will be described. データ書き換え対象としてのブロックを、そのブロックのローデコーダによって選択する。 A block of a data rewritten is selected by the row decoder of that block. 且つ、選択メモリセルに対応するビット線をフローティング状態とし、ワード線を20vとする。 And, the floating state of the bit line corresponding to the selected memory cell, the word line and 20v. これにより、選択メモリセルのフローティングゲートへ電子を注入する。 Thereby injecting electrons into the floating gate of the selected memory cell. この注入は、F‐N電流により行われる。 This implantation is carried out by F-N current. このため、電流量は極めて少ない。 Therefore, the current amount is very small. よって、数1000ビット分のメモリセルに対して同時にイレーズすることができる。 Therefore, it is possible to erase simultaneously to several 1000-bit memory cell.

【0056】イレーズ後のベリファイ動作は、一括ベリファイ動作により行われる。 [0056] verify operation after the erase operation, carried out by the collective verify operation. 即ち、ワードラインに例えば5vを加える。 That is added to the word lines such as 5 v. このとき、イレーズ対象としたメモリセルは、イレーズ動作によって、そのしきい値が十分に正方向へシフトしているか否かによって、オフ/オンする。 In this case, the memory cell was erased object, the erase operation, depending on whether the threshold is shifted sufficiently in the positive direction, off / on. つまり、オフであれば、イレーズOKであることがわかる。 In other words, if it is off, it can be seen that the erase OK.

【0057】より詳しくは、ベリファイ動作は次のようにして行われる。 [0057] More specifically, verify operation is carried out in the following manner. 信号PREが“L”レベルとなり、トランジスタT PREがオンする。 Signal PRE becomes "L" level, the transistor T PRE is turned on. これにより、このトランジスタT PREを介して、プリチャージ線PRECLはV Thus, through the transistor T PRE, the precharge line PRECL is V
ccによってプリチャージされる。 It is pre-charged by cc. このとき、セレクト線BSLを5vとして、セレクトゲートSGをオンする。 In this case, the select line BSL as 5v, to turn on the select gate SG.
これにより、ビット線BLもプリチャージされる。 Accordingly, the bit line BL is also precharged. ワードラインWLのうちの選択対象とするものを5vとする。 What you selection of the word line WL and 5v. このとき、メモリセルのうち十分にイレーズがなされた/なされないメモリセルはオフ/オンする。 In this case, the memory cell sufficiently erased is not a / made made of the memory cells are turned off / on. メモリセルがオフ/オンすれば、ビット線BL即ちプリチャージ線PRECLのプリチャージ電位は保持/放電される。 If the memory cell is turned off / on, the precharge potential of the bit line BL i.e. precharge line PRECL is held / discharge. このときのプリチャージ線PRECLの電位をセンスアンプで検知し、データラッチDRにラッチしておく。 The potential of the precharge line PRECL at this time is detected by the sense amplifier, previously latched in the data latch DR. この後、信号ERVを“H”として、データラッチDRの内容をノードNAに読み出す。 Thereafter, the signal ERV as "H", reads the contents of the data latch DR to the node NA. ノードNAの電位は、そのノードNAに対応するカラムにおける複数のメモリセルの全てがイレーズOKの場合には“L”となり、メモリセルの1つにでもイレーズNGがあれば“H”となる。 The potential of the node NA, all of the plurality of memory cells in the column corresponding to the node NA becomes to "L", if there is an erase NG even in one of the memory cell "H" in the case of erase OK. ノードNAの電位はベリファイトランジスタT VEのゲートに加えられる。 The potential of the node NA is applied to the gate of the verify transistors T VE. このトランジスタT VE The transistor T VE
はノードNAの“L/H”によってオフ/オンする。 Off / turned on by "L / H" of the node NA. オフ/オンによって、一括ベリファイセンス線L VEの電位はV SSレベルにならない/なる。 By off / on, the potential of the collective verify sense line L VE is not a V SS level / made. 以上の動作は、各カラム毎に行われる。 The above operation is performed for each column. 従って、一括ベリファイセンス線L VE Therefore, collective verify sense line L VE
のレベルは、全カラムの全セルについてベリファイOK Is of level, verify OK for all the cells of the whole column
の場合には“H”となり、どこかのカラムのどこかのセルが1つでもベリファイNGの場合には“L”となる。 In the case of "H", and the anywhere if somewhere cell columns of even one verification NG becomes "L".

【0058】次に、書き込み動作(プログラム動作)について説明する。 Next, a description will be given of a write operation (program operation). プログラム対象としてのブロックのワード線を0vとする。 The word lines of a block of a program subject to 0 v. その他のブロックのワード線は1 The word lines of the other block 1
0vとし、各メモリセルにおけるドレイン‐ゲート間の電界ストレスを緩和しておく。 And 0 v, the drain of each memory cell - keep reducing the electric field stress between the gates. プログラム対象ブロックにおいて、フローティングゲートから電子を引き抜きたいメモリセルにつながるビット線を選択的に20vとし、プログラムする。 In the program target block, the bit line connected from the floating gate in the memory cell to extract electrons selectively and 20v, programmed.

【0059】プログラムベリファイは、ベリファイ読み出し時におけるプリチャージ線PRECLの電位の“H [0059] program verify, the potential of the pre-charge line PRECL at the time of verify read "H
/L”レベルと、プログラムデータの“0/1”とによって判断される。ただし、一括ベリファイは、信号PR / L "and level, program data" is determined by the 0/1 ". However, batch verify the signal PR
Vを“H”とすることにより行う。 Carried out by making the V "H". そして、プログラムNGの場合には再書き込みを行う。 Then, the re-writing in the case of a program NG. この再書き込みにおいて、“0”ライトOKのセルにつながるプリチャージ線PRECLは、“L”レベルに放電される。 In this rewriting, the pre-charge line PRECL lead to "0" write OK cell is discharged to "L" level. そのため、再書き込み時に、ビット線が“L”レベルにあることから、フローティングゲートからの電子の放出は起らない。 Therefore, when rewriting, the bit lines from that in the "L" level, does not occur in the emission of electrons from the floating gate. これに対し、“1”ライトOKのセルにおいては、しきい値が十分に下っている。 In contrast, in the cells of "1" write OK, threshold values ​​are down sufficiently. このため、再プログラム時、プリチャージ電位は、“1”ライトOKのセルを介して放電され、“L”レベルになる。 Therefore, during reprogramming, the precharge potential, "1" is discharged via the write OK cells, becomes "L" level. よって、再プログラムしても、“1”ライトOKのセルのしきい値は変化しない。 Thus, even if the re-program, "1" write OK cell threshold does not change. これに対し、プログラムNGつまり“1” On the other hand, the program NG or "1"
ライトNGの場合は、プリチャージ電位の放電による低下はない。 For write NG, not decrease due to discharge of the pre-charge potential. このため、“H”レベルが再びラッチされ、 Therefore, "H" level is latched again,
再びプログラムされることになる。 It will be programmed again.

【0060】以上説明したような実施例には、次のような効果が得られる。 [0060] The embodiment as described above, the following effects can be obtained. セル構造がNAND型セルと同一であるため、微細化可能であり、チップを小形化できる。 Since the cell structure is the same as the NAND type cell, is capable miniaturized, it can be miniaturized chip.
さらに、セル自体はNOR型であるため、動作電流I Furthermore, since the cell itself is NOR type, the operating current I
cellが大きく、高速でのランダムアクセスが可能である。 cell is large, it is possible to random access at a high speed. さらに、ページライト/ページリードが可能である。 In addition, it is possible to page write / page lead.

【0061】図12(b),(c)の実施例においては、データ検出用トランジスタのゲートを直接ビット線BLiに接続しても同様な作用が実現できる。 [0061] FIG. 12 (b), the in the embodiment of (c), the same effect is also directly connected to the bit line BLi to the gate of the data detecting transistor can be realized. このような例を、図16(a),(b)にそれぞれ示す。 Such an example, FIG. 16 (a), the respectively shown in (b). 同様に、図13(a),(d)の実施例においては、データ検出用トランジスタのゲートを直接ビット線BLiに接続しても同様な作用が実現できる。 Similarly, FIG. 13 (a), the in the embodiment of (d), the same effect is also directly connected to the bit line BLi to the gate of the data detecting transistor can be realized. これを、図17 This, as shown in FIG. 17
(a),(b)にそれぞれ示す。 (A), respectively in (b).

【0062】また、図12,13,16,17では、シングルビットライン方式を採用しているが、オープン或いはフォールデッドビットライン方式とすることもできる。 [0062] In FIG. 12, 13, 16, 17, adopts a single bit line system can also be an open or folded bit line system. データ検出用トランジスタと、COMSフリップフロップFFと、選択ビット線の構成を、本実施例と同様とすればよい。 A data detecting transistor, a COMS flip-flop FF, the configuration of the selected bit line may be similar to the present embodiment.

【0063】図12,13,16,17は、データ検出用トランジスタとCMOSフリップフロップFFと選択ビット線の構成を模式的に示すものであり、種々のビットライン方式においても同様に実施することができる。 [0063] Figure 12, 13, 16, 17 is in the configuration of the data detection transistor and a CMOS flip-flop FF and the selected bit line illustrates schematically, also be carried out in the same manner in a variety of bit line system it can.

【0064】続いて、本発明のさらに別の実施例について説明する。 [0064] The following describes still another embodiment of the present invention. 以上に説明した各実施例では、ビット線の一端に設けられたCMOSフリップ・フロップ(データラッチ兼センスアンプ回路)の一端を検知用トランジスタのゲート電極に接続している。 In each embodiment described above, it connects the one end of the CMOS flip-flop provided at one end of the bit line (data latch and sense amplifier circuit) to the gate electrode of the detection transistor. そしてアドレス信号によらず、全てのデータラッチ内の内容が“1”書込みデータであるか否かを検知して、書込み状態が十分であるか否かを検知している。 And regardless of the address signal, by detecting whether or not all the contents of "1" write data in the data latch, write state is detected whether or not sufficient.

【0065】このため、不良カラム番地や救済用に設けられた未使用冗長カラム番地のデータラッチ回路のデータも検知してしまう。 [0065] Therefore, data of the data latch circuit the unused redundancy column address which is provided for the defective column address and remedy also results in detection. 本来なら書込み状態は十分であるのに、不十分であるが如くに検知してしまい、書込みが終了しないという問題が生じる原因となる。 To the original if the write state is sufficient, but there is insufficient will be detected as, cause the problem that the writing is not completed occurs. つまり、データ書込み後の書込み状態確認動作が、不良カラム番地或いは未使用カラム番地の影響で、誤動作してしまう虞れがある。 That is, the write state confirmation operation after the data writing, the influence of the defective column address or unused column address, there is a possibility that malfunctions.

【0066】そこで本実施例では、再書込みデータを検知する検知回路の誤動作を救済する手段を設けている。 [0066] Therefore, in this embodiment, it is provided with a means for repairing a malfunction detecting circuit for detecting a re-write data.
これによって、不良カラム番地或いは未使用カラム番地の書込み状態の影響を受けることなく、本来使用しているカラム番地についてのみの書込み状態の検知を可能にしている。 Thus, without being affected by the writing status of the defective column address or unused column address, allowing the detection of the written state of only the column address which are originally used.

【0067】基本的な構成は図1〜図7に示す第1実施例と同様である。 [0067] The basic structure is the same as the first embodiment shown in FIGS. 1-7. 第1実施例に加えて、本実施例では、 In addition to the first embodiment, in this embodiment,
書込み終了検知回路の誤動作の救済のために、後述するように、書込み終了検知用MOSトランジスタにヒューズ及び不揮発性メモリを接続している。 For relief malfunction of write completion detection circuit, as will be described later, it is connected a fuse and a non-volatile memory in the MOS transistor for write completion detection.

【0068】図18(a)は、書込み/書込み確認時のアルゴリズムを示している。 [0068] FIG. 18 (a), shows an algorithm at the time of writing / writing confirmation. プログラム・コマンドが入力されると、冗長カラムを含む全てのカラム番地のデータラッチ回路に“1”プログラム・データが自動的にラッチされる。 When a program command is input, all the "1" in the data latch circuit of the column address program data including redundant column is automatically latched. ここで、全てのカラム番地とは、セルアレイが分割され且つデータラッチ回路も分割されている場合には、選択された分割部分の全てのカラム番地を指す。 Here, the all column addresses, if the cell array is also divided is divided and the data latch circuit refers to all column addresses of the selected divided portions.

【0069】書込み動作は第1実施例と全く同様であり、書込み確認動作についても第1実施例と略同様である。 [0069] The write operation is completely identical to the first embodiment is substantially the same as in the first embodiment the write verify operation. 但し、前掲の表1において、不良カラム番地及び未使用カラム番地のメモリセルは、データ入力前に“1” However, in Table 1 above, the memory cell of the defective column address and unused column address before data input "1"
にリセットされている。 It has been reset to. このため、書込みデータやメモリセルのデータに拘らず、再書き込みデータは常に“1”となる。 Therefore, regardless of the data of the write data and a memory cell, rewriting data is always "1".

【0070】図18(a)に示されるアルゴリズムに従って書込み/書込み確認動作を行えば、例えば不良カラム番地に“0”が書込めないメモリセルがあっても、このメモリセルに影響されて書込み終了検知動作が誤動作することはない。 [0070] By performing the write / write verify operation according to the algorithm shown in FIG. 18 (a), for example, be "0" in the defective column address is a memory cell that does not put written, are affected by this memory cell write end there is no possibility that detection operation to malfunction. より具体的にいえば、書込み状態は十分であるにも拘らず、不良カラム番地や未使用カラム番地のメモリセルの影響を受けて、書き込み不十分であると誤って検知して書込みが終了しない、という問題を未然に防止することができる。 More specifically, although the write state is sufficient, under the influence of the memory cell of the defective column address and unused column address, writing is not completed is detected erroneously as an insufficient write , it is possible to prevent the problem.

【0071】図18(b)は別のアルゴリズムを示す。 [0071] FIG. 18 (b) shows another algorithm.
例えば、ある不良カラム番地のビット線が接地電位とショートしているとする。 For example, the bit line of the defective column address which has been short-circuited with the ground potential. この場合、図18(a)のように、“1”プログラム・データをセットすると、中間電位VMがこのビット線に印加されることになる。 In this case, as shown in FIG. 18 (a), "1" by setting the program data, so that the intermediate potential VM is applied to the bit line. これにより、中間電位VMが接地電位とショートする。 As a result, the intermediate potential VM is short and the ground potential. これにより、昇圧回路で発生されるVMが所定の電圧まで昇圧されない場合がある。 Thus, there is a case where VM generated by the booster circuit is not boosted to a predetermined voltage.

【0072】このため、図18(b)に示されるアルゴリズムでは、外部からのデータ入力後、未使用カラム番地(含む不良番地)にのみ“0”プログラム・データを自動的にセットする。 [0072] Therefore, in the algorithm shown in FIG. 18 (b), to automatically set after data input, only the unused column address (defective address including) "0" program data from outside. また、ベリファイ読出し後に未使用カラム番地に“1”プログラム・データを自動的にセットする。 Also, automatically sets "1" program data to an unused column address after the verify read. このようにすれば、ビット線のリークという不良にも影響されず、信頼性の高いNANDセル型EE Thus, without being influenced bad that leakage of the bit lines, high NAND cell reliability EE
PROMが実現される。 PROM is realized. なお図18(a),(b)のいずれにおいても、破線内の部分は自動的にEEPROM Note FIG. 18 (a), the In any of (b), the portion in broken lines automatically EEPROM
内部で行われることを示している。 Shows that take place internally.

【0073】図19(a)に、図6に示されるCMOS [0073] FIG. 19 (a), CMOS shown in FIG. 6
フリップ・フロップのデータラッチ兼センスアンプと書込み終了検知用トランジスタを模式的に示す。 The data latch and sense amplifier and write completion detecting transistor of the flip-flop shown schematically. また、図17(b),(c)に、書込み終了検知回路の誤動作救済のために、書込み終了検知用MOSトランジスタにヒューズFu1,Fu2を接続した例を示す。 Further, FIG. 17 (b), the (c), the for malfunction remedy write completion detection circuit, showing an example of connecting the fuse Fu1, Fu2 the MOS transistor for write completion detection. 図17 Figure 17
(b)は書込み終了検知用MOSトランジスタのソースと接地線の間に、ポリSi線やAl線からなるヒューズFu1を設けている。 (B) between the source and the ground line of the MOS transistor for write completion detection is provided a fuse Fu1 comprising poly Si line or Al lines. EEPROMテスト後にこれらのヒューズFu1のうち、不良カラム番地や未使用カラム番地におけるヒューズFu1はレーザ光などで切断される。 After EEPROM test of these fuses Fu1, the fuse Fu1 in the defective column address and unused column address is cut by laser beam or the like. これによってヒューズFu1が切断されたカラム番地に関しては、書込み終了検知動作は行われなくなる。 This respect is the column address fuse Fu1 is disconnected, the write completion detecting operation is not performed.

【0074】図19(c)は、ヒューズFu2として、 [0074] FIG. 19 (c) as a fuse Fu2,
不揮発性メモリセルを用いたものである。 Those using a nonvolatile memory cell. この不揮発性メモリセルをヒューズとして用いるために、まず紫外線を当て、ヒューズデータを消去(初期化)する。 To use this nonvolatile memory cell as a fuse, first against ultraviolet rays to erase the fuse data (initialization). つまり、例えば、メモリセルFu2のV thを負とし、又は0 That is, for example, the V th of the memory cell Fu2 negative, or 0
<V th <V ccとする。 <And V th <V cc. ヒューズデータをプログラムするために、VF1を例えばV cc以上のVM程度に印加し、 To program the fuse data, it is applied to the VM approximately above example V cc the VF1,
VF2を0vにし、さらにVDTCをV ccとする。 The VF2 to 0v, further to the V cc VDTC. 書込み終了検知用MOSトランジスタのソースと接地電位との間を切断しようとするカラム番地につながるラッチに“0”プログラム・データをラッチさせる。 Source and latching the "0" program data latch connected to the column address to be cut between the ground potential of the write completion detection MOS transistor. 切断しようとしないカラム番地につながるラッチには“1”プログラム・データをラッチさせる。 A latch connected to the column address that does not attempt to cut "1" to latch the program data. “0”データをラッチしているカラム番地におけるメモリセル(ヒューズFu "0" memory cell in the column address that latches the data (fuse Fu
2)には電流が流れ、ホットエレクトロン注入によってそのV thが上昇していく。 Current flows through the 2), the V th by hot electron injection rises. “1”データをラッチしているカラム番地におけるセル(ヒューズFu2)には電流が流れないのでそのV thは上昇しない。 "1" the V th because data no current flows through the cell in a column address that latches (fuse Fu2) does not increase. この場合、VF In this case, VF
2をV ccとし、VDTCを0vとしてもよい。 2 and V cc, may be 0v the VDTC.

【0075】通常動作時には、各部の電位を次のようにする。 [0075] During normal operation, the components of the potential to be as follows. 即ち、ヒューズデータの消去時のメモリセルのV In other words, V of the memory cell at the time of erasing the fuse data
thが負となった場合には、メモリセルのV thを正とし、 If the th has become negative, the V th of the memory cell is positive,
VF1を接地電位として、メモリセル(ヒューズFu As a ground potential VF1, the memory cell (fuse Fu
2)を切断状態とする。 2) to the disconnected state. メモリセルのV thが、データ消去時に、0<V th <V ccの範囲にある場合には、そのメモリセルのV thをV th >V ccとし、VF1=V ccとし、 V th of the memory cell is the data erase in the case where the range of 0 <V th <V cc is the V th of the memory cell and V th> V cc, and VF1 = V cc,
VF2を接地して、メモリセルの切断状態を得る。 VF2 grounded to obtain a cut state of the memory cell.

【0076】ヒューズ用メモリFu2のデータ消去に当り、VF1を接地電位とし、VF2をV cc以上のVM程度とし、トンネル電流によって、ヒューズのV thを、V [0076] hit the data erasure of the fuse memory Fu2, the ground potential VF1, the VF2 and VM of about more than V cc, the tunneling current, the V th of the fuse, V
th <0v或いは0v<V th <V ccとしてもよい。 th <may be 0v or 0v <V th <V cc.

【0077】図20(a)は、図19(c)に示される回路中のある1つのカラムに着目したものである。 [0077] FIG. 20 (a) is obtained by focusing on a certain one column in the circuit shown in FIG. 19 (c). 図2 Figure 2
0(b)は、図20(a)の書込み終了検知用MOSトランジスタとヒューズ用不揮発性メモリの平面図である。 0 (b) is a plan view of a MOS transistor and a nonvolatile memory for fuse write completion detection in FIG 20 (a). 図20(c)は、同図(b)のX−X′断面図である。 FIG. 20 (c) are X-X 'sectional view of FIG. (B). 書込み終了検知用MOSトランジスタとヒューズ用不揮発性メモリは、NAND型メモリセルの形成時にそれらと同時に形成される。 MOS transistor and a nonvolatile memory for fuse write completion detection is that they to be formed simultaneously during the formation of the NAND type memory cell. 書込み終了検知用MOSトランジスタのゲート電極は、NANDセルの選択ゲートと同様に、2層の構造を有し、素子分離用絶縁膜12上で、これらの2層のゲートは互いに接続される。 The gate electrode of the write completion detecting MOS transistor, as well as the selection gate of a NAND cell has the structure of two layers, on the element isolation insulating film 12, the gate of these two layers are connected to each other.

【0078】書込み終了検知用MOSトランジスタ及びヒューズ用不揮発性メモリセル等の第1の素子は、NA [0078] The first element, such as a write completion detecting MOS transistor and fuse non-volatile memory cells, NA
NDセルにおける選択トランジスタ及びメモリセル等の第2の素子と同様に形成される。 It is formed similarly to the second element, such as a selection transistor and the memory cell in ND cell. 例えば、第1の素子のn型拡散層の濃度は、ホットエレクトロンの注入により、プログラムしやすいように多少濃くしてもよい。 For example, the concentration of n-type diffusion layer of the first element, by hot electron injection, may be slightly darker for easy program. 例えば、第1の素子のn型拡散層の濃度を、第2の素子より濃いn型拡散層を持つ周辺トランジスタのn型拡散層の濃度とする。 For example, the concentration of n-type diffusion layer of the first element, the concentration of n-type diffusion layer of the peripheral transistor with a thick n-type diffusion layer from the second element. そして、第2の素子を、周辺トランジスタのn型拡散層と同時に形成してもよい。 Then, the second element may be formed simultaneously with the n-type diffusion layer of the peripheral transistor.

【0079】図21は、書込み終了検知用MOSトランジスタとヒューズ用不揮発性メモリセルの他の例を示している。 [0079] Figure 21 shows another example of the write completion detection MOS transistor and fuse non-volatile memory cell. 同図(a)は素子構造断面図、(b),(c) FIG (a) the element structure sectional view, (b), (c)
は(a)の等価回路図である。 Is an equivalent circuit diagram of (a). ヒューズ用不揮発性メモリセルへのプログラムは、図20のものと同様にして行われる。 Program to fuse the non-volatile memory cell is performed in a manner similar to that of Figure 20. VF2を接地してプログラムする場合は、図2 If you want to program by grounding the VF2, as shown in FIG. 2
1(b)に示すようになる。 As shown in 1 (b). VDTCを接地してプログラムする場合は、図21(c)のようになる。 If programmed by grounding the VDTC is as shown in FIG. 21 (c). また、この構造は、図20に示されるトランジスタと同様にして形成される。 Also, this structure is formed in the same manner as the transistor shown in Figure 20.

【0080】また、図20、図21に示される不揮発性メモリセルにプログラムする場合には、電源電位V ccを通常動作時よりも高くして行うと効率が良い。 [0080] Further, FIG. 20, when the program in the nonvolatile memory cell shown in FIG. 21, efficient if performed supply potential V cc higher than in normal operation. また、さらに、CMOSフリップ・フロップの電源VMBを、例えば、V cc以上のVMにしてプログラムすると効率が良い。 Moreover, further power VMB of the CMOS flip-flop, for example, efficient when the program in the above VM V cc.

【0081】図22は、図19(b),(c)に示されるヒューズを有する回路において、NANDセル型EE [0081] Figure 22 is FIG. 19 (b), the in circuit with a fuse as shown in (c), NAND-cell type EE
PROMに対するプログラムアルゴリズムを示している。 It shows a program algorithm for PROM.

【0082】プログラム・コマンド投入(S1)後、自動的に未使用カラム(不良カラムを含むものとする)番地を含む全カラム番地に“0”プログラムデータがセットされる(S2)。 [0082] After the program command is turned (S1), are automatically unused columns (assumed to include a defective column) "0" program data is set in all the columns addresses containing address (S2). その後、ページモードでプログラムデータが入力され(S3)、自動的に書込み/書込み確認/書込み終了検出が行われる(S4〜S7)。 Then, the program data in the page mode is entered (S3), is automatically write / write verify / write completion detection is performed (S4 to S7). 未使用カラムに“0”プログラムデータをセットするのは、プログラム時に未使用ビット線に中間電位VMが印加されないようにするためである。 "0" to set the program data in unused columns, in order that the intermediate potential VM is not applied to the unused bit line during the program. 且つ、VMが昇圧回路の出力であり、未使用ビット線が例えば接地電位とショートしているとすると、VMが所定の電位に昇圧されないからである。 And, VM is the output of the booster circuit, when an unused bit lines are short-circuited with the ground potential, for example, because VM is not boosted to a predetermined potential.

【0083】図23は図19(b)の他の例を示している。 [0083] Figure 23 shows another example of FIG. 19 (b). 同じカラムアドレス選択信号CSLiを共有するビット線に書込み終了検知用MOSトランジスタが接続されている。 Write completion detecting MOS transistor is connected to the bit line share the same column address selection signal CSLi. これらのトランジスタに対するヒューズは共有してもよい。 Fuse may be shared for these transistors. この方がレイアウト面積が小さくなる。 This it is the layout area becomes smaller.
当然このヒューズは不揮発性メモリで代用してもよい。 Of course this fuse may be replaced by a non-volatile memory.

【0084】次に、上述した救済手段を図8〜11に示される第2実施例に適用した実施例について説明する。 Next, a description will be given of an embodiment which is applied to the second embodiment shown relief means described above in FIG. 8-11.
基本的な動作は第2実施例と同様である。 The basic operation is the same as the second embodiment. この実施例でも、図18に示すアルゴリズムでプログラムすれば、未使用カラム番地の影響による書込み終了検知回路の誤動作を可及的に少なくすることができる。 In this example, if programmed with the algorithm shown in FIG. 18, it is possible to reduce the malfunction of the write completion detection circuit due unused column address as much as possible.

【0085】また、図24に示すように、ヒューズを用いて図22のアルゴリズムに従ってプログラムしてもよい。 [0085] Further, as shown in FIG. 24 may be programmed according to the algorithm of FIG. 22 with a fuse. 図24(a)の場合、1つのデータラッチ兼センスアンプには、2つの書込み検知用MOSトランジスタが接続されている。 If in FIG. 24 (a), the single data latches and sense amplifiers, two write detecting MOS transistor are connected. これらの2つのトランジスタには、それぞれ、1つずつヒューズが接続されている。 These two transistors are respectively one each fuse connecting. プログラム時のヒューズ切断は、2つのヒューズについて同時に行われる。 Fuse cutting at the time of program, carried out simultaneously for the two fuses. よって、図24(b)のように、1つのヒューズを用いるようにしてもよい。 Therefore, as shown in FIG. 24 (b), the may be used one fuse. また、図24(a), In addition, FIG. 24 (a), the
(b)において、ヒューズとして不揮発性メモリを用いることもできる。 (B), the can also be used non-volatile memory as a fuse.

【0086】図19(b),(c)の回路を、図25 [0086] FIG. 19 (b), the circuitry (c), FIG. 25
(a),(b)のようにそれぞれ変更しても、同様の機能を持たせることができる。 (A), it is modified, respectively, as the (b), it is possible to provide the same function. また、図26(a), Further, FIG. 26 (a), the
(b)のように、検知用MOSトランジスタとして、p As in (b), as the detection MOS transistor, p
チャネルEタイプMOSトランジスタを用いてもよい。 Channel E-type MOS transistor may be used.
図27は、ビット線に直接検知用MOSトランジスタを接続した場合の例を示す。 Figure 27 shows an example of a case of connecting directly detecting MOS transistor to the bit line. この例においてもヒューズに不揮発性メモリを用いることができる。 It can be used a non-volatile memory to the fuse in this example.

【0087】図28は第3実施例を説明するためのタイムチャートである。 [0087] Figure 28 is a time chart for explaining the third embodiment. 全カラム番地におけるデータラッチ兼センスアンプ回路に、それぞれ“0”,“1”プログラムデータを一括してラッチさせる動作を説明するためのものである。 The data latch and sense amplifier circuit in all columns addresses, respectively "0", "1" program data collectively a is for explaining an operation of the latch.

【0088】図6(a)において、φFは“L”を維持し、I/Oが“H”となり、/I/Oが“L”となり、 [0088] In FIG. 6 (a), .phi.F maintains "L", I / O becomes "H", / I / O becomes "L",
φSP=“L”,φSN=“H”となる。 φSP = "L", the φSN = "H". 続いて、φR Then, φR
P=“L”,φRN=“H”となって“1”ラッチが終了する。 P = "L", φRN = become the "H" "1" latch is finished.

【0089】“0”ラッチの場合は、同図(b)のように、I/O=“L”,/I/O=“H”となる。 [0089] "0" when the latch is, as shown in FIG. (B), I / O = "L", / I / O = to "H". FFが非活性となった後、先ずφRP=“L”,φRN= After the FF has become non-active, first φRP = "L", φRN =
“H”となる。 To "H". 続いて、φSP=“L”,φSN= Then, φSP = "L", φSN =
“H”となる。 To "H".

【0090】図29は第4実施例を説明するためのタイムチャートである。 [0090] Figure 29 is a time chart for explaining the fourth embodiment. このチャートは、全カラム番地におけるデータラッチ兼センスアンプに、“0”又は“1” This chart, the data latch and sense amplifiers in all columns addresses, "0" or "1"
プログラムデータをラッチさせるときの動作を示している。 It shows an operation when latching the program data. φA,φBは“L”のまま、I/O,/I/Oはデータ“0”又は“1”に合わせて電位が決まる。 .phi.A, [phi] B is "L" remains, I / O, / I / O potential is determined in accordance with the data "0" or "1". φP= φP =
“H”,φN=“L”となってFFが非活性化される。 "H", FF becomes .phi.N = "L" is deactivated.
この後、φEが“H”となって、イコライズされる。 After this, it becomes a φE is "H", are equalized. イコライズ終了後、全カラム選択信号CSLが“H”となり、φP=“L”,φN=“H”となり、ラッチされる。 After equalization termination, all the column selection signal CSL becomes "H", φP = "L", φN = "H", and the latched.

【0091】なお、図28及び図29でいうところの全カラムとは、例えばセルアレイが分割されており、それに応じてデータラッチ兼センスアンプも分割されている場合には、選択された部分についての全カラムをいう。 [0091] Note that the entire column as referred in FIGS. 28 and 29, for example, the cell array is divided, even if the divided data latch and sense amplifier in response thereto, for selected portions It refers to all columns.
また、図8では、オープンビットライン方式をとっているが、フォールデッドビットライン方式についても同様に適用できる。 Further, in FIG. 8, although taking open bit line system can also be applied to a folded bit line system.

【0092】図30は、第3実施例の変形例であり、1 [0092] Figure 30 is a modification of the third embodiment, 1
つのCMOSフリップ・フロップFFを隣り合う2本のビット線で共有する場合を示している。 One of the shows the case shared by two bit lines adjacent the CMOS flip-flop FF. ビット線BLのうちの、フリップ・フロップFFと反対側端にpチャネルEタイプの書込み検知用MOSトランジスタT1,T Of the bit line BL, and the flip-flop FF and p-channel E-type writing detection MOS transistor T1 on the opposite end, T
2のゲートを接続している。 Connecting the second gate. 同じカラム選択信号CSL The same column selection signal CSL
iで選択されるビット線にゲートが接続される書込み検知用トランジスタT1,T1;T2,T2のヒューズF Writing detecting transistor T1 whose gate is connected to the bit lines selected by the i, T1; T2, T2 of the fuse F
1,F2は図30に示すように共有できる。 1, F2 can be shared as shown in Figure 30. また、ヒューズF1,F2を電源電位V ccと書込み検知用トランジスタT1,T2のソースとの間に入れることもできる(図31(a))。 Further, the fuse F1, F2 may be the placing between the source of the power supply potential V cc and the writing detecting transistor T1, T2 (FIGS. 31 (a)). この場合には、2つのヒューズを1 In this case, 1 the two fuses
つのヒューズFで共有化することができる(図31 It can be shared by the One fuse F (FIG. 31
(b))。 (B)).

【0093】このように第3及び第4実施例によれば、 [0093] According to the third and fourth embodiments,
先に説明した第1及び第2実施例と同様の効果のほか、 In addition to the same effect as the first and second embodiment described above,
次のような効果も得られる。 The following effects can be obtained. すなわち、書込みベリファイ読出しの結果を検知する際に、未使用カラム番地或いは不良カラム番地の影響を受けることなく、書込み状態確認を行うことができる。 That is, when detecting a write verify read result, without being affected by the unused columns address or defective column address, it is possible to confirm the write state. これにより誤動作の極めて少ない書込み終了検知回路を備えたEEPROMを得ることができる。 This provides the EEPROM having a very small write completion detection circuit malfunction.

【0094】次に、本発明の第5実施例について説明する。 [0094] Next explained is the fifth embodiment of the present invention. 図32は、第5実施例のNANDセル型EEPRO Figure 32 is, NAND-cell type of the fifth embodiment EEPRO
Mのブロック図である。 It is a block diagram of a M. メモリセルアレイ1に対して、 The memory cell array 1,
データ書込み、読出し、再書込み及びベリファイ読出しを行うためのビット線制御回路2が設けられている。 Data writing, reading, the bit line control circuit 2 for performing rewriting and verify read are provided. このビット線制御回路2は、データ入出力バッファ6につながっている。 The bit line control circuit 2 is connected to the data input-output buffer 6. カラムデコーダ3の出力は、ビット線制御回路2を介して、メモリセルアレイ1に加えられる。 The output of the column decoder 3 via the bit line control circuit 2 is applied to the memory cell array 1.
カラムデコーダ3は、アドレスバッファ4からのアドレス信号と、カラム・リダンダンシー回路10の出力である冗長アドレス信号とを受ける。 Column decoder 3 receives the address signal from the address buffer 4, a redundant address signal which is the output of the column redundancy circuit 10. アドレスバッファ4からのアドレス信号は、カラムリダンダンシー回路10に加えられる。 Address signal from address buffer 4 is added to the column redundancy circuit 10. また、メモリセルアレイ1における制御ゲート及び選択ゲートを制御するために、ロウ・デコーダ5が設けられている。 Further, in order to control the control gate and the select gate in the memory cell array 1, a row decoder 5 are provided. メモリセルアレイ1が形成されるp基板又はn基板の電位を制御するため、基板電位制御回路7が設けられている。 For controlling the potential of the p-type substrate or n-type substrate the memory cell array 1 is formed, the substrate potential control circuit 7 is provided.

【0095】プログラム終了検出回路8は、ビット線制御回路2にラッチされているデータを検知し、書込み終了信号を出力する。 [0095] Program end detecting circuit 8 detects the data latched in the bit line control circuit 2, and outputs a write completion signal. 書込み終了信号は、データ入出力バッファ6を介して外部へ出力される。 The write end signal is output via the data input-output buffer 6 to the outside. また、アドレス信号とは無関係にビット線を所定の電圧に充電するため、 Moreover, for charging the bit line regardless of the address signal to a predetermined voltage,
ビット線充電回路9が設けられている。 Bit line charge circuit 9 is provided. メモリセルアレイ2の等価回路は図2に示される。 Equivalent circuit of the memory cell array 2 is shown in FIG.

【0096】図33は、メモリセルアレイ1と、ビット線制御回路2と、ビット線充電回路9の具体的な構成を示す。 [0096] Figure 33 shows a memory cell array 1, a bit line control circuit 2, a specific configuration of the bit line charge circuit 9. 図2に示すNANDセルNCがマトリックス状に配置されている。 NAND cell NC are arranged in a matrix shown in FIG. NCijr(i=0〜k,j=0〜 NCijr (i = 0~k, j = 0~
n)は冗長部である。 n) is redundant part. データラッチ兼センスアンプR/ Data latch and sense amplifier R /
W0〜R/Wm,R/W0r〜R/Wkrは、それぞれnチャネル、EタイプMOSトランジスタのデータ転送用トランジスタQFn0〜QFnm,QFn0r〜QF W0~R / Wm, R / W0r~R / Wkr is, n-channel, respectively, E-type MOS transistor of the data transfer transistors QFn0~QFnm, QFn0r~QF
nkrを介して、ビット線BL0〜BLm,BL0r〜 Through the NKR, bit line BL0~BLm, BL0r~
BLkrに接続されている。 It is connected to the BLkr. データラッチ兼センスアンプR/Wの入力であるカラム選択信号CSL0〜CSL An input data latch and sense amplifier R / W column selection signal CSL0~CSL
m,CSL0r〜CSLkrは、カラム・デコーダ4の出力CSL0〜CSLmとリダンダンシー回路10の出力(CSL0r〜CSLkr)である。 m, CSL0r~CSLkr is the output of the output CSL0~CSLm and redundancy circuit 10 of the column decoder 4 (CSL0r~CSLkr). ビット線BL0 The bit line BL0
〜BLmのうち、(k+1)本までは冗長部のビット線BL0r〜BLkrで置き換えることができる。 Of ~BLm, it can be replaced (k + 1) to present a bit line BL0r~BLkr redundant portion.

【0097】nチャネルEタイプMOSトランジスタQ [0097] n-channel E-type MOS transistor Q
Rn0〜QRnm,QRn0r〜QRnkrはリセット用トランジスタであり、ビット線を接地電位にリセットするためのものである。 Rn0~QRnm, QRn0r~QRnkr is a reset transistor, is used to reset the bit line to the ground potential. nチャネルEタイプMOSトランジスタQPn0〜QPnm,QPn0r〜QPnkr n-channel E-type MOS transistor QPn0~QPnm, QPn0r~QPnkr
は充電用トランジスタで、必要に応じてビット線充電電圧VBLをビット線に転送する。 In charging transistor, and transfers the bit line charge voltage VBL to the bit line if necessary.

【0098】ヒューズF0〜Fm,F0r〜Fkrは、 [0098] fuse F0~Fm, F0r~Fkr is,
充電用トランジスタとVBLとの間を切断するためのもので、不良ビット線を含む未使用ビット線に接続されているものは全て切断される。 Intended for cutting between the charging transistor and VBL, which is connected to the unused bit line including a defective bit line are all cut. 例えば、ビット線BL2を冗長ビット線BL0rに置き換えた場合には、ヒューズF2を切断する。 For example, when replacing the bit line BL2 to the redundant bit lines BL0r is the fuse F2. 残りの冗長ビット線BL1r〜BLk The rest of the redundant bit lines BL1r~BLk
rを使わない時には、ヒューズF1r〜Fkrは全て切断される。 By the time you do not use the r, are all fuse F1r~Fkr cutting.

【0099】図34は書込み時の動作を示す。 [0099] FIG. 34 illustrates the operation at the time of writing. 書込み動作に先立って、全てのデータラッチ兼センスアンプR/ Prior to a write operation, all the data latches and sense amplifiers R /
Wは、“0”プログラムデータにリセットされる。 W is reset to "0" program data. その後、データ線I/O,/I/OからプログラムデータがR/Wに転送され、ラッチされる。 Thereafter, the data lines I / O, / I / O from the program data is transferred to the R / W, is latched. 全R/Wにデータがラッチされる間、ビット線と制御ゲートと選択ゲートのブリチャージが行われる。 While the data is latched in the entire R / W, yellowtail charge of the selection gate and the bit line and the control gate is carried out. ビット線リセット信号φRが“L”となった後、ビット線プリチャージ信号φPと充電電圧VBLとが電源電圧V ccとなる。 After the bit line reset signal φR becomes "L", and the charging voltage VBL to the bit line precharge signal φP becomes the power supply voltage V cc. 使っていないビット線以外のビット線、つまり使用されるビット線はV Using non bit line other than the bit line, i.e. the bit lines used in V
ccに充電される。 It is charged to the cc. NANDセルの制御ゲートCG1〜C Control of the NAND cell gate CG1~C
G8と選択ゲートSG1とがV ccに充電される。 G8 and the selection gate SG1 is charged to V cc. 選択ゲートSG2は書込み動作中、接地電位とされる。 Select gate SG2 during the write operation, is a ground potential. この後、ビット線プリチャージ信号φPと充電電圧VBLとが中間電位VM(10v程度)に昇圧され、ビット線B Thereafter, the charging voltage VBL to the bit line precharge signal φP is boosted to the intermediate potential VM (about 10v), the bit line B
Lと制御ゲートCG1〜CG8と選択ゲートSG1もV Select L and the control gate CG1~CG8 gate SG1 also V
Mに昇圧される。 It is boosted to M.

【0100】データラッチが終了した後、プリチャージ信号φPは“L”となり、データ転送信号φFがV ccとなりその後VMまで昇圧される。 [0100] After the data latch is completed, the precharge signal φP becomes "L", the data transfer signal φF is boosted thereafter until VM becomes V cc. ラッチされたプログラムデータによって、“0”データがラッチされているビット線のみが接地電位にされる。 The latched program data, "0" data is only the bit lines being latched is the ground potential. また、選択された制御ゲート(ここではCG2)が高電圧V pp (20v程度) Also, the selected control gate (here CG2) is a high voltage V pp (about 20v)
まで昇圧される。 Until the step-up. 不良ビット線を含む使用していないビット線は、データラッチ動作前に、対応するR/Wが“0”プログラムデータにリセットされていることから、接地電位のままである。 Bit line which is not used including a defective bit line, before the data latch operation, since it has been reset to the corresponding R / W is "0" program data remains at ground potential. R/Wに“0”プログラムデータがラッチされているビット線に接続されるメモリセルでは、しきい値が上がる。 The memory cells R / W "0" program data is connected to the bit lines are latched, the threshold is increased. R/Wに“1”がラッチされているビット線に接続されるメモリセルでは、しきい値は変化せず、消去時のしきい値を保持する。 In the memory cell in R / W "1" is connected to the bit lines being latched, the threshold is not changed, it holds the threshold at the time of erasing.

【0101】制御ゲートCG1〜CG8と、選択ゲートSG1が接地電位にリセットされた後、データ転送信号φFが接地され、リセット信号φRが“H”となってビット線は接地電位にリセットされる。 [0102] and the control gate CG1 to CG8, after the select gate SG1 is reset to the ground potential, the data transfer signal φF is grounded, the bit line becomes the reset signal φR to "H" is reset to the ground potential.

【0102】この書込み動作中、データロードに先立って行われる、全R/Wを“0”プログラムデータにリセットする動作と、ビット線充電回路のヒューズ切断動作とによって、使用していないビット線に中間電位VMが印加されることはない。 [0102] During the write operation, performed prior to data load, the operation of resetting the entire R / W "0" program data, by the fuse cutting operation of the bit line charge circuit, the bit line which is not used never intermediate potential VM is applied.

【0103】図35は読出し動作を示している。 [0103] Figure 35 shows a read operation. リセット信号φRが“L”となってプリチャージ信号φPが“H”となる。 Reset signal φR becomes the "L" is the precharge signal φP to "H". これによって、使用していないビット線以外の全ビット線はVBL(典型的にはV cc )に充電される。 Thus, all the bit lines other than the bit line which is not used is charged to VBL (typically V cc). 選択された制御ゲート(ここではCG2)を接地し、残りの制御ゲートCG1,CG3〜CG8を“H” Selected control gates grounded (CG2 here), the remaining control gate CG1, the CG3~CG8 "H"
(典型的にはV cc )とする。 (Typically V cc) and. “0”データが書込まれたメモリセルのしきい値が高いため(V th >0v)、ビット線電位は“H”のままである。 "0" for the threshold value of the memory cell is higher where data is written (V th> 0v), the bit line potential remains at "H". “1”データが書込まれたメモリセルのしきい値が低い(V th <0v)ことから、ビット線電位は“L”となる。 "1" from the data that is low threshold of the memory cells written (V th <0v), the bit line potential becomes "L". メモリセルのデータが、ビット線電圧として、ビット線に出力された後、データ転送信号φFが“H”となって、データラッチ兼センスアンプR/Wでビット線電圧はセンスされる。 Data of the memory cell, as the bit line voltage, after being outputted to the bit line, the data transfer signal φF becomes an "H", the bit line voltage in the data latch and sense amplifier R / W is sensed. なお、メモリセルの各部の電位は表2と同様になる。 Incidentally, each part of the potential of the memory cell is in the same manner as in Table 2.

【0104】このように本実施例によれば、ビット線充電回路のヒューズ切断によって、不良ビットを救済することができ、先に説明した第3及び第4の実施例と同様の効果が得られる。 [0104] According to this embodiment, the fuse cutting bit line charge circuit, the defective bit can be repaired, the same effect as the third and fourth embodiment described above is obtained .

【0105】図36は第6の実施例を示す図で、図33 [0105] Figure 36 is a diagram showing a sixth embodiment, FIG. 33
と同様、メモリセルアレイ1とビット線制御回路2とビット線充電回路9の具体的な構成を示している。 Similarly, it shows a specific configuration of the memory cell array 1 and bit line control circuit 2 and the bit line charge circuit 9.

【0106】隣り合う2本のビット線BLaiとBLb [0106] Two bit lines BLai adjacent and BLb
i,BLajrとBLbjr(i=0…m,j=0… i, BLajr and BLbjr (i = 0 ... m, j = 0 ...
k)に対してそれぞれデータラッチ兼センスアンプR/ Each data latch and against k) sense amplifier R /
Wi,R/Wjr(i=0…m,j=0…k)が1つずつ配置される。 Wi, R / Wjr (i = 0 ... m, j = 0 ... k) are arranged one by one. ビット線BLaiに対してデータ転送信号φFa、リセット信号φRa、プリチャージ信号φP Data transfer signal φFa to the bit line BLai, reset signal FaiRa, the precharge signal φP
aが用意される。 a is prepared. ビット線BLbiに対してφFb,φ With respect to the bit line BLbi φFb, φ
Rb,φPbが用意される。 Rb, φPb is prepared. また、ビット線充電電圧電源VBLはBLai,BLbiに対して共通に用意される。 The bit line charge voltage source VBL is BLai, are prepared in common for BLbi.

【0107】図37、図38はそれぞれ書込み、読出し動作を示している。 [0107] Figure 37, Figure 38 is respectively shown writing and reading operations. BLaiが選択された場合、BLa If the BLai is selected, BLa
iに関しては図33の実施例と同様に動作する。 Regarding i operates similarly to the embodiment of FIG. 33. 非選択ビット線BLbiは、書込み動作中、中間電位VMに充電されたままでBLbiに接続されるメモリセルへの誤書込みを防止する。 Unselected bit line BLbi during a write operation, to prevent erroneous writing into the memory cells connected to the BLbi remain charged to the intermediate potential VM. また、BLbiは読出し動作中は接地された状態を保ち、ビット線間のカップリングノイズを抑制する働きをする。 Further, BLbi during a read operation keeps the state of being grounded, it serves to inhibit coupling noise between the bit lines. メモリセルの各部の電位を表5 Table each part of the potential of the memory cell 5
に示す。 To show.

【0108】 表 5 [0108] Table 5 消 去 書 込 み 読出し “0” “1” Erase writing seen reading "0" and "1" ビット線BLai フローティング 0v 10v 5v ビット線BLbi 10v 10v 0v 選択ゲートSG1 0v 10v 10v 5v 制御ゲートCG1 0v 10v 10v 5v 制御ゲートCG2 0v 20v 20v 0v 制御ゲートCG3 0v 10v 10v 5v 制御ゲートCG4 0v 10v 10v 5v 制御ゲートCG5 0v 10v 10v 5v 制御ゲートCG6 0v 10v 10v 5v 制御ゲートCG7 0v 10v 10v 5v 制御ゲートCG8 0v 10v 10v 5v 選択ゲートSG2 0v 0v 0v 5 ソース線 フローティング 0v 0v 0 基 板 20v 0v 0v 0図39は、図33の実施例の変形例である。 Bit line BLai floating 0 v 10v 5 v bit line BLbi 10v 10v 0 v select gate SG1 0v 10v 10v 5v control gate CG1 0v 10v 10v 5v control gate CG2 0v 20v 20v 0v control gate CG3 0v 10v 10v 5v control gate CG4 0v 10v 10v 5v control gate CG5 0v 10v 10v 5v control gate CG6 0v 10v 10v 5v control gate CG7 0v 10v 10v 5v control gate CG8 0v 10v 10v 5v select gate SG2 0v 0v 0v 5 source line floating 0 v 0 v 0 groups plate 20v 0 v 0 v 0 FIG. 39, FIG. 33 is a modification of the embodiment. ここでは、 here,
4種類のデータI/O線I/O0〜I/O3を用いており、且つ4つのデータラッチ兼センスアンプR/Wに共通のカラム選択信号CSLiが入力される。 And using four types of data I / O lines I / O0~I / O3, common column select signal CSLi is input to and four data latch and sense amplifier R / W. CSLiが共有に入力される4つのビット線のうちの1本にでもリーク不良があると、4本まとめて救済しなければならない。 When CSLi is even leak failure to one of the four bit lines to be input to the shared must rescue four together. このため、この実施例ではヒューズは4本分を1本にまとめてある。 Therefore, in this embodiment fuse summarizes the 4 duty to one. 図36に示される実施例でもこれと同様に、図40に示すようにCSLiを共有に入力する複数本のビット線のヒューズを1本にまとめることができる。 Similarly in the embodiment shown in FIG. 36 can be summarized into one fuse of a plurality of bit lines for inputting the share CSLi as illustrated in FIG. 40.

【0109】図41は図36に示される実施例の変形例である。 [0109] Figure 41 is a modification of the embodiment shown in Figure 36. 図41の例が図40に示される実施例と違う点は、ヒューズをBLai用のヒューズFaとBLbi用のヒューズFbに別けた点にある。 Example of FIG. 41 is an embodiment with different points indicated in Figure 40 lies in that divided the fuses in the fuse Fb of fuse Fa and BLbi for BLai. この場合、2つのヒューズFa,Fbを設けることから回路面積が大きくなるのが避けられない。 In this case, two fuses Fa, is inevitably the circuit area increases from the provision of Fb. しかし、BLaiとBLbiに関して別々に救済できることから、救済効率は高くなる。 However, because it can remedy separately for BLai and BLbi, repair efficiency is higher.
この救済方法について図42、図43を参照して詳しく説明する。 This remedy 42 will be described in detail with reference to FIG. 43.

【0110】図42は図36の実施例を模式的に示すものである。 [0110] Figure 42 illustrates an embodiment of FIG. 36 schematically. カラム選択信号CSLiのみで救済を行うと、図42(a)に示すように、BLaiとBLbiとを同時に置き換えることになる。 With providing relief only column selection signal CSLi, as shown in FIG. 42 (a), it will be replaced BLai and the BLbi simultaneously. 図40の場合も同様に、BLai0〜BLai3とBLbi0〜BLbi3 Also in the case of FIG. 40, BLai0~BLai3 and BLbi0~BLbi3
とを同時に置き換えることになる。 It will be replaced door at the same time. これに対し、図36 On the other hand, as shown in FIG. 36
の実施例では、図42(b)に示すように、BLaiのみ或いはBLbiのみを、冗長部BLajr又はBLb In the embodiment, as shown in FIG. 42 (b), BLai only or BLbi only, redundant portions BLajr or BLb
jrに動作上問題なく置き換えることができる。 It can be replaced without any action on the issue in jr. このためには、カラム選択信号CSLiとデータ転送信号φF To do this, the column select signal CSLi and the data transfer signal φF
a(又はφFb)との論理積で救済を行うことになる。 It will perform repair a logical product of a (or .phi.FB).

【0111】図43は図41を模式的に示すもので、図42(b)と同様、BLai0〜BLai3のみをBL [0111] Figure 43 is shows Figure 41 schematically, similar to FIG. 42 (b), the only BLai0~BLai3 BL
ajr0〜BLajr3に、又はBLbi0〜BLbi To ajr0~BLajr3, or BLbi0~BLbi
3のみをBLbjr0〜BLbjr3に置き換えることができる。 3 only can be replaced with BLbjr0~BLbjr3. この場合、ヒューズは図41のように接続しておけばよい。 In this case, the fuse may if connected as shown in Figure 41. 図42、図43から明らかなように、B Figure 42, as is clear from FIG. 43, B
LaとBLbの配置関係さえ守って救済すればよい。 Can be remedied even defended the arrangement relationship of La and BLb.

【0112】図44は、1つのデータラッチ兼センスアンプR/Wを、4本のビット線で共有している実施例を示す。 [0112] Figure 44, one data latch and sense amplifier R / W, showing an embodiment that is shared by four bit lines. BLa1iとBLbliは隣合う関係にある。 BLa1i and BLbli is in the adjacent relationship. R
/Wを挟んで対称に、BLa2iとBLb2iとが配置される。 / W in sandwiched therebetween symmetrically, are arranged and BLa2i and BLb2i. このような場合にあっても、BLaとBLbの配置関係を守って、CSLiとφFa1,φFa2,φ Even in this case, to protect the arrangement of BLa and BLb, CSLi and φFa1, φFa2, φ
Fb1,φFb2との論理をとって、図45、図46のように様々な救済方法が実施できる。 Fb1, taking the logic of the FaiFb2, Figure 45, can be implemented a variety of remedies as shown in Figure 46.

【0113】具体的には、図45(a)では、同一のR [0113] Specifically, in FIG. 45 (a), the same R
/Wに接続された4本のビット線BLa1i,BLa2 / W to the connected four bit lines BLa1i, BLa2
i,BLb1i,BLb2iを同時に置き換える。 Replace i, BLb1i, the BLb2i at the same time. 図4 Figure 4
5(b)では、2本のビット線BLa1i,BLa2i In 5 (b), 2 bit lines BLa1i, BLa2i
又はBLb1i,BLb2iを単位として置き換える。 Or replace BLb1i, the BLb2i units.
図46(a)では、2本のビット線BLa1i,BLb 46 In (a), 2 bit lines BLa1i, BLb
1i又はBLa2i,BLb2iを単位として置き換える。 1i or BLa2i, replace BLb2i units. また、図46(b)では、1本のビット線毎に冗長部のビット線と置き換えることになる。 Further, in FIG. 46 (b), it will be replaced with the bit line of the redundant portion in each of the bit lines.

【0114】図39、図40及び図41の実施例において、それぞれ図47、図48、図49のように、プリチャージ用MOSトランジスタやリセット用のMOSトランジスタを、カラム選択信号CSLiを強要するビット線について共用化させてもよい。 [0114] Figure 39, in the embodiment of FIGS. 40 and 41, respectively Figure 47, Figure 48, as shown in FIG. 49, the MOS transistor of the MOS transistor and the reset precharge bit to force the column selection signal CSLi it may be shared for the line. ビット線をプリチャージ又はリセットするとき、つまりφR又はφPが“H” When precharge or reset the bit lines, i.e. φR or φP is at "H"
となるとき、φPRを“H”とする。 When you become, the "H" the φPR. この例では信号φ Signal in this example φ
PRが別に必要となるが、リセット用又はプリチャージ用のMOSトランジスタの数を減少させることができる。 PR is separately required, thereby reducing the number of MOS transistors for resetting or pre-charging.

【0115】また、第5の実施例以降ではビット線充電回路と終電電圧電源線との間に不良ビット救済のためのヒューズを設けたが、これらの実施例と第3、第5の実施例とを併用して用いることも可能である。 [0115] Further, although in the fifth embodiment and later provided a fuse for fault repair between the bit line charge circuit and the last train voltage power supply line, these examples and the third, fifth embodiment it is also possible to use in combination and.

【0116】以上、第1〜第6の実施例を用いて、書き込みベリファイの時間を短縮するための種々の回路構成を説明してきた。 [0116] above, using the example of the first to sixth, have been described various circuit configurations for reducing the write verify time. 続いて、消去ベリファイに本発明を用いた実施例を説明する。 Next, a description will be given of an embodiment in which the present invention is applied to the erase verify.

【0117】図50は本発明の第7実施例に係るNAN [0117] Figure 50 is according to the seventh embodiment of the present invention NAN
D型EEPROMを用いた不揮発性半導体メモリ装置を示すブロック図である。 It is a block diagram showing a nonvolatile semiconductor memory device using a D-type EEPROM. メモリセルアレイ1に、データ書き込み、読み出し、書き込み及び消去ベリファイを行うためのセンスアンプ兼ラッチ回路2が接続されている。 The memory cell array 1, the data writing, reading, the sense amplifier and latch circuit 2 for writing and erase verify are connected. メモリセルアレイ1は、複数個のページからなるブロックに分割されている。 Memory cell array 1 is divided into blocks comprising a plurality of pages. このブロックが最小消去単位となるものである。 The block is made of the minimum unit of erase. センスアンプ兼ラッチ回路2は、データ入出力バッファ6につながっている。 Sense amplifier and latch circuit 2 is connected to the data input-output buffer 6. アドレスバッファ4からのアドレス信号がカラムデコーダ3に入力される。 Address signal from the address buffer 4 is input to the column decoder 3. カラムデコーダ3からの出力がセンスアンプ兼ラッチ回路2に入力される。 The output from the column decoder 3 is inputted to the sense amplifier and latch circuit 2. メモリセルアレイ1に、制御ゲート及び選択ゲートを制御するためにロウデコーダ5 The memory cell array 1, a row decoder 5 for controlling the control gates and select gates
が接続されている。 There has been connected. メモリセルアレイ1が形成されるp p of the memory cell array 1 is formed
型領域(p型基板またはp型ウェル)の電位を制御するための基板電位制御回路7が、メモリセルアレイ1に接続されている。 Substrate potential control circuit 7 for controlling the potential of the type region (p-type substrate or p-well) is connected to the memory cell array 1.

【0118】ベリファイ終了検知回路8は、センスアンプ兼ラッチ回路2にラッチされているデータを検知し、 [0118] verify completion detecting circuit 8 detects the data latched in the sense amplifier and latch circuit 2,
ベリファイ終了信号を出力する。 And it outputs the verification end signal. ベリファイ終了信号は、データ入出力バッファ6を通じて、外部に出力される。 Verification end signal through the data output buffer 6 is output to the outside.

【0119】図51にセンスアンプ兼ラッチ回路2と、 [0119] The sense amplifier and latch circuit 2 in FIG. 51,
メモリセルアレイ1及びベリファイ終了検出回路8との、接続関係を示す。 The memory cell array 1 and the verification end detection circuit 8, showing the connection relationship. 図51の回路では、センスアンプ兼ラッチ回路FFの第1の出力により制御される検知手段(検知用トランジスタQn12)が設けられている。 In the circuit of Figure 51, the detection means controlled by a first output of the sense amplifier and latch circuit FF (detecting transistor Qn12) are provided.
検知用トランジスタQn12としてはEタイプnチャネルMOSトランジスタが用いられている。 As detecting transistor Qn12 are used is E type n-channel MOS transistor. このトランジスタQn12は、各ビット線BLiに接続された各センスアンプ兼ラッチ回路FFにそれぞれ設けられている。 The transistor Qn12 are respectively provided to each sense amplifier and latch circuit FF which is connected to the bit line BLi.
各検知用トランジスタQn12は、図51に示すように、そのドレインをセンスラインVDTCEに共通に接続することにより、並列に設けられる。 Each detecting transistor Qn12, as shown in FIG. 51, by connecting in common the drains to the sense line VDTCE, are provided in parallel.

【0120】次に、図52のフローチャートを用いて先ず消去動作を説明する。 [0120] Next, the first erase operation with reference to the flowchart of FIG. 52. 消去のコマンドが入力されると、消去ベリファイサイクルにはいる。 When the erase command is input, it enters the erase verify cycle. もし消去状態にあることが検出されると、その時点で消去終了となる(ステップ101のYES)。 If it is detected that in the erased state, the erase end at that time (YES in step 101). ステップ101でメモリセルが消去されていないことが検知されると、消去動作にはいり(ステップ102)、その後ベリファイ動作を行う(ステップ103)。 When the memory cell is sensed that they are not erased in step 101, it enters the erase operation (step 102), then performs a verify operation (step 103). ベリファイNGであれば、所定の回数消去及びベリファイを繰り返す(ステップ10 If verification NG, repeated a predetermined number of times the erase and verify (step 10
4)。 4).

【0121】次に、消去の確認動作について説明する。 [0121] Next, a description will be given confirmation erase operations. 消去動作では、メモリセルが形成されるp型領域(p型基板又はpウェル)に高電圧(例えば20v)を与え、制御ゲートにVSSを与える。 In the erase operation, a high voltage is applied (e.g. 20v) to the p-type region in which a memory cell is formed (p-type substrate or p-well), gives the VSS to the control gate. これによって、メモリセルのしきい値は負の方向にシフトする。 Thus, the threshold voltage of the memory cell is shifted in the negative direction. 次にメモリセルのデータを読み出す。 Then read out the data of the memory cell. ΦFの“H” ΦF of "H"
の状態で、まずΦspを“H”、Φsnを“L”、Φr In the state, the first Φsp "H", the Φsn "L", Φr
pを“H”、Φrnを“L”として、C 2 MOSインバータを非活性とする。 p a "H", as "L" to Fairn, and the C 2 MOS inverter deactivated. この後、/ΦPを“L”としてビット線をVCCにプリチャージする。 Thereafter, / .PHI.P bit lines precharged to VCC as "L" a. 次に、選択された制御ゲートをVSSに、非選択の制御ゲートをVCC Next, a control gate that is selected to VSS, the control gates of the unselected VCC
に、選択された選択ゲートをVCCに、一定時間保持する。 To, the selected selection gate to VCC, to hold a certain time. このとき、選択されたメモリセルが消去されて負のしきい値を持っていれば、セル電流が流れ、ビット線はVSSになるまで放電される。 At this time, if you have a negative threshold memory cell selected is erased, cell current flows, the bit line is discharged to VSS. 次に、Φspを“L”、Φsnを“H”とし、ビット線電位を検知する。 Next, the .phi.SP "L", and "H" to .phi.Sn, detecting the bit line potential. そして、Φrpを“L”、Φrn Then, the Φrp "L", Φrn
を“H”とすることによってデータをラッチする。 Latching the data by a "H" to. その後検知用トランジスタを用いて、ベリファイが完了したか確認する。 Then by using a sensing transistor, to see if the verification has been completed. センスラインVDTCEは、前述のように、複数個のセンスアンプ兼ラッチ回路の検知用トランジスタのドレインに、共通に接続されている。 Sense lines VDTCE, as described above, the drain of the detecting transistor of the sense amplifier and latch circuit are connected in common. もし全てのメモリセルが負のしきい値を持つならば、センスラインVDTCEは“H”になる。 If all of the memory cell has a negative threshold, the sense line VDTCE becomes "H". この場合は次のページの確認をする。 In this case, the confirmation of the next page. 1つでも正のしきい値のセルが残っていれば、VDTCEは“L”状態になる。 If there remains a positive threshold of the cell even one 1, VDTCE becomes "L" state. その場合は、VDTCEが“H”であると検出されるまで、消去を繰り返し行う。 In that case, until it is detected that VDTCE is "H", repeating the erase. 検出結果は、データ入出力ピンまたはREADY/BUSYピンから、外部に出力される。 The detection result from the data input-output pin or READY / BUSY pin is output to the outside.

【0122】本実施例では、データは1ページずつ確認された。 [0122] In this embodiment, the data has been confirmed, one page at a time. しかしながら、1NANDブロック内の全ページに対して、1度に確認動作を行ってもよい。 However, with respect to all pages of 1NAND block may be tested and approved at a time. この場合には、選択されたブロック内の全制御ゲートにVSSを与え、この状態で読み出し動作を行う。 In this case, given the VSS to all the control gates in a selected block, the read operation in this state. このとき1つのメモリセルでも正のしきい値のものが残っていれば、そのビット線は放電されないことから、上記実施例と同じ方法で、検知可能である。 Long as remaining ones of the positive threshold in this case one memory cell, since the bit line is not discharged in the same manner as in Example, it can be detected.

【0123】また、制御ゲートに与える電圧は、必ずしも、VSSレベルである必要はない。 [0123] The voltage applied to the control gate is not necessarily required to be VSS level. マージンを含める意味で、負の電圧を与えてもよい。 In the sense to include the margin, it may be given a negative voltage. また、制御ゲートにはVSSを与えて、ソースまたはソースとp型基板またはpウェルとに正の電圧を印加して、疑似的に、制御ゲートに負の電圧が印加された状態を作り出してもよい。 Further, to the control gate giving VSS, by applying a positive voltage to the source or the source and the p-type substrate or p-well, artificially, it can produce a state in which a negative voltage is applied to the control gate good.
また、検知用トランジスタのソースとVSSとの間にヒューズを設けても良い。 Further, the fuse may be provided between the source and VSS of the sense transistor. 不良ビット線に対応する、あるいはリダンダンシー用ビット線のうちの使用されないものに対応する、センスアンプ兼ラッチ回路のヒューズを切断しておけば、動作上問題ない。 Corresponding to the defective bit line, or correspond to those which are not used among the redundancy bit lines, if the fuse of the sense amplifier and latch circuit, no operational problems. 以上のようにして、 As described above,
消去の状態を検知することができる。 It is possible to detect the state of erasing.

【0124】また、これらの動作をシステム的に制御することもできる。 [0124] It is also possible to control these operations systematically. この場合システムは、NAND型EE In this case, the system is, NAND type EE
PROMのブロックごとに、そのブロックが消去状態にあるか否かを記憶した管理テーブルを有する。 For each block of the PROM, with a management table in which the block is stored whether the erased state. ホストシステム、又は、不揮発性半導体メモリ装置の制御を行うコントローラは、消去を行う際、NAND型EEPRO Host system, or the controller for controlling the nonvolatile semiconductor memory device, when erasing, NAND type EEPRO
Mの消去対象のブロックが、消去状態にあるかどうかを検知するため、まず管理テーブルを参照する。 Erased blocks of M is, for detecting whether the erased state, first refers to the management table. 参照結果が、未消去であれば消去を行う。 See results, erased if it is not erased. 消去済を示す場合にはさらなる消去動作を行わないようにしてもよい。 May not be performed further erase operation to indicate erased.

【0125】また、消去の確認は書き込み動作前にも有効である。 [0125] In addition, confirmation of erasing is also effective before the write operation. 書き込み動作の前に、これから書き込もうとする領域が消去されているかどうか確認してもよい。 Before the write operation, it may be confirmed whether it is erased area to be written from now on. この場合には、ブロック単位に行ってもよいし、ページ単位で行ってもよい。 In this case, may be performed in block units, it may be performed on a page-by-page basis.

【0126】図51において、書き込みベリファイ動作は、従来のものとほぼ同様であるので、詳しい説明は省略する。 [0126] In FIG. 51, the write verify operation is substantially the same as the conventional, a detailed description thereof will be omitted.

【0127】図53に、本発明の第8実施例を示す。 [0127] Figure 53 shows an eighth embodiment of the present invention. 基本構成は図50と同じである。 The basic structure is the same as FIG. 50. この第8実施例では、セルアレイが2個のブロック1A,1Bに分けられ、これらのセルアレイブロック1A,1Bに共通のセンスアンプ兼ラッチ回路2が設けられている。 In the eighth embodiment, the cell array is two blocks 1A, is divided into 1B, these cell array blocks 1A, a common sense amplifier and latch circuit 2 to 1B are provided. 図54はそのセンスアンプ兼ラッチ回路の構成を示している。 Figure 54 shows a configuration of the sense amplifier and latch circuit. Eタイプn E type n
チャネルMOSトランジスタQn16,Qn17と、E Channel MOS transistor Qn16, and Qn17, E
タイプpチャネルMOSトランジスタQp7,Qp9とで、フリップフロップFFを構成している。 In the type p-channel MOS transistor Qp7, Qp9, constitute a flip-flop FF. Eタイプn E type n
チャネルMOSトランジスタQn14,Qn15は、F Channel MOS transistor Qn14, Qn15 is, F
Fのイコライズ用トランジスタである。 It is an equalizing transistor of F. Qn27,Qn Qn27, Qn
28は検知用トランジスタである。 28 is a detection for a transistor.

【0128】EタイプnチャネルMOSトランジスタQ [0128] E-type n-channel MOS transistor Q
n18と、EタイプpチャネルMOSトランジスタQp And n18, E type p-channel MOS transistor Qp
8とは、FF活性化用トランジスタである。 8 and is a FF activating transistors. Eタイプn E type n
チャネルMOSトランジスタQn19とQn20は、F Channel MOS transistor Qn19 and Qn20 is, F
Fの2個のノードN1,N2とセルアレイブロック1 Two nodes of F N1, N2 and the cell array blocks 1
A,1B内のビット線との接続用トランジスタである。 A, a connection transistors between the bit lines in 1B.
Qn25,Qn26はビット線のプリチャージ、リセット用のトランジスタである。 Qn25, Qn26 the precharging of the bit lines, a transistor for resetting. Qn21〜Qn24はビット線とVCC配線との接続用トランジスタである。 Qn21~Qn24 is connected transistors between the bit line and the VCC line.

【0129】このような構成の消去後のベリファイ動作について説明する。 [0129] will be described verify operation after the erasing of such a configuration. ここでは、メモリセルアレイ1Aのビット線BLaiが選択されている場合について説明する。 Here, a case will be described where the bit line BLai of the memory cell array 1A is selected.

【0130】まず、ビット線BLaiが3vに、BLb [0130] First, the bit line BLai is to 3v, BLb
iが2v(リファレンス電位)にプリチャージされる。 i is precharged to 2v (reference potential).
その後、プリチャージ信号ΦPAとΦPBとが“L”となって、ビット線BLaiとBLbiがフローティング状態になる。 Thereafter, a precharge signal ΦPA and ΦPB becomes an "L", the bit line BLai and BLbi is in a floating state. 次に、選択された制御ゲートをVSSに、 Then, the selected control gate to VSS,
非選択の制御ゲートをVCCに、選択された選択ゲートをVCCにして、一定時間保持する。 The control gates of the unselected VCC, and the selected selection gate VCC, to hold a certain time. イコライズ信号によってCMOSフリップフロップがリセットされた後、 After CMOS flip-flop is reset by the equalization signal,
ΦA,ΦBが“H”となって、ノードN1,N2がそれぞれビット線BLai,BLbiに接続される。 .PHI.A, .PHI.B becomes an "H", the nodes N1, N2 are connected to the bit lines BLai, the BLbi. ΦPが“L”、ΦNが“H”となってビット線BLaiが読み出される。 ΦP is "L", .PHI.N becomes an "H" bit line BLai is read. 読みだしたデータはラッチされる。 Data read is latched. その後、 after that,
検知用トランジスタQn27によって、一括検知される。 By sensing transistor Qn27, it is simultaneously detected.

【0131】次に、メモリセルアレイ1Bのビット線B [0131] Next, the bit lines of the memory cell array 1B B
Lbiが選択されているとする。 Lbi and has been selected. まず、ビット線BLb First, bit line BLb
iが3vに、BLaiが2v(リファレンス電位)にプリチャージされる。 i is 3 v, BLai is precharged to 2v (reference potential). その後、プリチャージ信号ΦPAとΦPBが“L”となって、ビット線BLaiとBLbi Thereafter, a precharge signal ΦPA and ΦPB is "L", the bit line BLai and BLbi
はフローティング状態になる。 It becomes a floating state. 次に、選択された制御ゲートをVSSに、非選択の制御ゲートをVCCに、選択された選択ゲートをVCCにして、一定時間保持する。 Next, a control gate that is selected to VSS, the control gates of unselected VCC, and the selected selection gate VCC, to hold a certain time.
イコライズ信号によってCMOSフリップフロップがリセットされる。 CMOS flip-flop is reset by the equalizing signal. この後、ΦA,ΦBが“H”となって、 After this, ΦA, ΦB becomes the "H",
ノードN1,N2がそれぞれビット線BLai,BLb Nodes N1, N2 is the bit lines BLai respectively, BLb
iが接続される。 i is connected. ΦPが“L”、ΦNが“H”となって、ビット線BLbiが読み出される。 ΦP is "L", .PHI.N becomes an "H", the bit line BLbi is read. 読み出したデータはラッチされる。 Read data is latched. その後、検知トランジスタQn28 Then, the detection transistor Qn28
によって一括検知される。 It is simultaneously detected by.

【0132】メモリセルアレイ1Aの書き込みベリファイ時には、Qn28を、検知トランジスタとして用いる。 [0132] during write verify of the memory cell array 1A is a Qn28, used as a detection transistor. メモリセルアレイ1Bの書き込みベリファイ時には、Qn27を検知トランジスタとして用いる。 During write verification of a memory cell array 1B, used as a detection transistor Qn27. この様に、メモリアドレスと消去・書き込みのモードに応じて、そのベリファイ動作時に、いずれの検知トランジスタを用いるかを制御する。 Thus, according to the mode of erasing and writing the memory address, at the time of its verification operation and controlling either the detection transistor. これによって、ベリファイ動作を、1個の検知トランジスタによって、行うことができる。 Thus, the verify operation, by one of the detection transistor, can be performed.

【0133】図55は、本発明の第9実施例を示す。 [0133] Figure 55 shows a ninth embodiment of the present invention. 図51の第7実施例では、センスアンプ兼ラッチ回路の両方のノードに、各々検知用トランジスタを接続していた。 In the seventh embodiment of FIG. 51, on both nodes of the sense amplifier and latch circuit, were respectively connected to sensing transistor. これに対し、第9実施例では、その回路の片方のノードにp型検知用トランジスタとn型検知用トランジスタを接続している。 In contrast, in the ninth embodiment, it is connected to p-type detection transistor and the n-type detecting transistor on one node of the circuit. 書き込みベリファイ時には、従来どうり、n型検知用トランジスタを用いる。 During write verification, the conventional sense, an n-type detection transistor is used. 消去ベリファイ時には、p型検知用トランジスタを用いる。 At the time of erase verify, using a p-type detection transistor. 消去後、 After erasing,
読みだし動作を行う。 Performing a read operation. もし消去不十分のメモリセルがあれば、センスアンプ兼ラッチ回路のビット線側ノードに“H”がラッチされ、ビット線と反対側のノードには“L”がラッチされる。 If there is a insufficiently erased memory cells, "H" on the bit line node of a sense amplifier and latch circuit is latched on the opposite side of the node and the bit line is "L" is latched. これにより、p型検知用トランジスタはON状態になり、VDTCEは“H”レベルとなる。 Thus, p-type detection transistor is turned ON state, VDTCE becomes "H" level. この電位を検知し、再び消去動作を行う。 Detects this potential, the erase operation is performed again.

【0134】図56には、本発明の第10実施例を示す。 [0134] Figure 56 shows a tenth embodiment of the present invention. 図54の第8実施例では、センスアンプ兼ラッチ回路の両方のノードに各々検知用トランジスタを接続していた。 In the eighth embodiment of FIG. 54, it has been connected to each detecting transistor on both nodes of the sense amplifier and latch circuit. これに対し、実施例では、その回路の片方のノードにp型検知用トランジスタとn型検知用トランジスタを接続している。 In contrast, in the embodiment, connecting the p-type detecting transistor and the n-type detecting transistor on one node of the circuit. メモリセルアレイ1Aの書き込みベリファイには、Qn28のn型検知用トランジスタを用いる。 The write verify of the memory cell array 1A, an n-type detection transistor Qn28. メモリセルアレイ1Aの消去ベリファイには、Qp The erase verify of the memory cell array 1A, Qp
29のp型検知用トランジスタを使用する。 Using the 29 p-type detection transistor. メモリセルアレイ2Aの書き込みベリファイには、Qp29のp型検知用トランジスタを用いる。 The write verification of a memory cell array 2A, a p-type detection transistor QP29. メモリセルアレイ2Aの消去ベリファイには、Qn28のn型検知用トランジスタを用いる。 The erase verify of the memory cell array 2A, an n-type detection transistor Qn28.

【0135】以上、消去ベリファイに本発明を用いた実施例を説明した。 [0135] The foregoing has described an embodiment in which the present invention is applied to the erase verify. この構成も上述の書き込みベリファイと同様に、NOR型のセルに対しても適用可能であることは言うまでもない。 As with this construction also the above write verify, also can of course be applied to NOR type cell.

【0136】このように、本発明を消去ベリファイに用いることにより、以下のような効果が得られる。 [0136] Thus, by using the erase verify of the present invention, the following effects can be obtained. すなわち、消去ベリファイ動作を、データを外部に読み出すことなく高速に行うことが出来る。 In other words, the erase verify operation, the data can be performed at a high speed without reading to the outside. さらに、セルアレイが2個のブロックからなる場合には、一つの検知手段を、 Furthermore, when the cell array is composed of two blocks, one of the sensing means,
一方のメモリセルアレイブロックの消去ベリファイと、 And erase verify of one memory cell array blocks,
他方のメモリセルアレイブロックの書き込みベリファイとに用いることが出来る。 It can be used in the write verification of the other memory cell array blocks. これにより、一括ベリファイ回路の面積を縮小化することができる。 Thus, it is possible to reduce the area of ​​the batch verify circuit. さらに、消去動作に先立ち、選択されたブロックが消去状態にあるか否かを検出する手段を設けた。 Furthermore, prior to the erase operation, the selected block is provided with means for detecting whether or not the erased state. このため、書き換え処理等の際に不要な消去動作を行わなくても済む。 Therefore, it is not necessary to perform unnecessary erase operation during the rewriting process, and the like. これにより、高速化とともに信頼性を高めることができる。 Thus, it is possible to improve the reliability with high speed.

【0137】続いて、一つの一括ベリファイ手段で、消去ベリファイと書き込みベリファイとを兼用される第1 [0137] Then, in one batch verify means, first are combined and the erase verify and write verify 1
1実施例を説明する。 1 embodiment will be described.

【0138】この実施例の特徴は、以下の点にある。 [0138] The feature of this embodiment lies in the following points. 即ち、プログラムベリファイ及びイレーズベリファイを、 In other words, the program verify and erase verify,
256バイト分について同時に一括でリードして、OK At the same time in the lead at once about 256 bytes, OK
かNGかを判定するために、一括ベリファイ制御回路B Or NG or to determine, collective verify control circuit B
BCを設けた。 Provided BC. さらに、データレジスタ回路DRを、一括ベリファイを可能なものに構成すると共に、プログラムベリファイ後にプログラムベリファイNGとなって再プログラムを行うとき、プログラム完了ビットには再び書き込まないような構成とした。 Further, the data register circuit DR, as well as configuration capable of batch verify, when performing re-program a program verification NG after program verification, the program completed the bit has a structure that does not written again. さらに、データレジスタ回路DRを上記の如くに制御するための再プログラム制御回路RPCを設けている。 Further, there is provided a re-program control circuit RPC for controlling the data register circuit DR to as described above.

【0139】以下に、図57のEEPROMについて全般的に説明する。 [0139] The following generally described EEPROM of Figure 57. 図57のEEPROMは、8ビット分の出力を有するバイト構成かつ1ページ256バイトの構成のものを示している。 EEPROM of FIG. 57 shows one byte arrangement and one page of 256 bytes of configuration has an output 8 bits. メモリセルは、メモリセルアレイMCAの中にm行×256バイトのマトリクス状に配置されている。 The memory cells are arranged in m rows × 256 bytes of matrix in the memory cell array MCA. つまり、ローデコーダRDからはm本のワードラインがでている。 That is, out of m of word lines from the row decoder RD. さらに、各バイトにおいては、8行のメモリセルを縦につないだ8NANDセルB Further, in each byte, 8NAND cell B by connecting the eight rows of memory cells in a vertical
Cの8個を行方向に並べて1つのNANDセル行ユニットRUを構成し、この行ユニットRUの(m/8)個をカラム方向に並べている。 Side by side 8 C in the row direction constitute one NAND cell row unit RU, and side by side (m / 8) pieces of the row unit RU in the column direction. 各ユニットRUにおいて、各8NANDセルBCのドレインは対応するビット線BL In each unit RU, the drain of each 8NAND cells BC corresponding bit line BL
に接続され、ソースは全て共通にV SSに接続されている。 It is connected to, and the source is connected to V SS in common all.

【0140】また、各ユニットにおいて、縦に並ぶ8個のメモリセルの制御ゲート及び2つのセレクトゲートは、8本のワードラインWL及びSGD,SGSを介してローデコーダRDに接続される。 [0140] In each unit, the control gate and the two select gate of eight memory cells arranged vertically, the eight word lines WL and SGD, is connected via the SGS to the row decoder RD.

【0141】各ビットラインBL′OOはリード時及び書き込み時にデータをラッチするためのデータレジスタ回路DRへ接続されている。 [0141] Each bit line BL'OO is connected to the data register circuit DR for latching data in read time and write. このデータレジスタ回路D The data register circuit D
Rからは、ビット線BL′OOの電位が高いか低いかに対応して増幅した出力IOとその反転信号NIOの2種類の信号が出力される。 From R, 2 kinds of signals output IO and its inverted signal NIO amplified in response to whether a high or low potential of the bit line BL'OO is output. このIO,NIOの信号は、カラムデコーダCDI,CDIIの出力信号によってオン、オフさせられるカラムゲートトランジスタCGTを介して、共通IOバスラインI/OBUSへ入力される。 The IO, signal NIO is on-column decoder CDI, by the output signal of the Cd II, via the column gate transistor CGT being turned off is input to the common IO bus lines I / OBUS. また、各共通IOバスラインI/OBUSから、信号IO,NIOはセンスアンプ回路S/Aへ入力されている。 Further, from the common IO bus lines I / OBUS, signal IO, NIO is inputted to the sense amplifier circuit S / A. センスアンプ回路の出力信号d *は、出力バッファ回路I/OBUFへ入力される。 The output signal of the sense amplifier circuit d * is input to the output buffer circuit I / OBUF.

【0142】また、各ビット線BLには、書き込みの時にビット線BLを高電位にするための書き込みプリチャージ回路WPC、リード時にビット線BLをプリチャージするためのリードプリチャージ回路RPCが接続されている。 [0142] Further, each bit line BL, the bit line write precharge circuit for the BL to the high potential WPC, the read precharge circuit RPC for precharging the bit line BL when the read is connected at the time of writing ing. 書き込みプリチャージ回路WPCは、ドレインに信号BLCRLが、ゲートに信号BLCDが、他の一端(ソース)にビットラインが接続された、nチャネルタイプのトランジスタTW 1で構成されている。 The write pre-charge circuit WPC, the drain and the signal BLCRL is, the signal BLCD to the gate is configured to the other end (source) bit lines are connected, a transistor TW 1 of the n-channel type. また、 Also,
リードプリチャージ回路RPCは、一端に電源V DDが、 Read precharge circuit RPC is, the power supply V DD to one end,
ゲートに信号PREが他端にビットラインが接続されたトランジスタTR 1と、一端にビット線が、ゲートに信号RSTが、他端にV SSが接続されトランジスタTR 2 A transistor TR 1 which gate signal PRE bit line is connected to the other end, the bit line to one end, gate signal RST, V SS is connected to the other end transistor TR 2
で構成されている。 In is configured.

【0143】データレジスタ回路DRは、2つのインバータIV1,IV2で構成されるラッチ回路と、信号B [0143] Data register circuit DR includes a latch circuit composed of two inverters IV1, IV2, signal B
LCDがゲートに入力されると共にメモリセルのビット線に接続されているトランジスタTTとを有する。 LCD has a transistor TT connected to the bit line of the memory cell is input to the gate. さらに、2つのインバータIV1,IV2の各々の出力端子に接続される2つのトランジスタT PV ,T EVを有する。 Furthermore, having two transistors T PV, T EV connected to respective output terminals of the two inverters IV1, IV2.
トランジスタT PVの一端には信号IOが加えられ、ゲートには信号PROVERIが入力されている。 One end of the transistor T PV is the signal IO is applied, the signal PROVERI is input to the gate. トランジスタT EVの一端はNIOに接続され、ゲートには信号E One end of the transistor T EV is connected to NIO, the gate signal E
RAVERIが入力されている。 RAVERI has been entered. これらのトランジスタT PV ,T EVの各他端は互いに共通にトランジスタT 14のゲートに接続されている。 These transistors T PV, the other ends of the T EV are commonly connected to the gate of the transistor T 14 to each other. このトランジスタT 14の一端はV SSに接続され、他端は一括ベリファイ制御回路BB One end of the transistor T 14 is connected to V SS, the other end collective verify control circuit BB
Cへ入力されている。 It is input to the C. また、トランジスタT 11 ,T 12を有する。 Further, a transistor T 11, T 12. トランジスタT 11はnタイプで、その一端は電源BLCRLに接続され、ゲートには信号NIOが入力され、他端はトランジスタT 12の一端に接続されている。 Transistor T 11 is n-type, one end of which is connected to the power supply BLCRL, signal NIO is input to the gate, the other end is connected to one end of the transistor T 12. トランジスタT 12のゲートには、再プログラム制御回路RPCCの出力信号PVが入力される。 The gate of the transistor T 12, the output signal PV of reprogramming control circuit RPCC is input. トランジスタT 12他端はビットラインBL′00に接続される。 Transistor T 12 and the other end is connected to the bit line BL'00.

【0144】一括ベリファイ制御回路BBCは、信号P [0144] batch verify control circuit BBC, the signal P
ROVERI及び信号ERAVERIが入力される2入力NOR回路NOR1を有する。 ROVERI and signal ERAVERI having 2-input NOR circuit NOR1 that is input. そのNOR回路NOR The NOR circuit NOR
1の出力信号はトランジスタTP 1 ,TN 1のそれぞれのゲートに入力される。 1 of the output signal is input to the gates of the transistors TP 1, TN 1. トランジスタTP 1の一端は電源V CCへ、他端はトランジスタTN 1の一端へ接続される。 One end of the transistor TP 1 is to supply V CC, the other end is connected to one terminal of the transistor TN 1. トランジスタTN 1の他端はV SSに接続されている。 The other end of the transistor TN 1 is connected to V SS. トランジスタTP 1 ,TN 1の中点は、各データレジスタ回路DR内のトランジスタT 14にそれぞれ接続され且つインバータIV3の入力側に接続されている。 Midpoint of the transistors TP 1, TN 1 is connected to the input side of and respectively connected to the transistor T 14 of the data register circuit DR inverter IV3. このインバータIV3の出力信号PEOKは、ベリファイ時にOKか否かの判定信号として、IOバッファ回路(図示せず)を介して外部へ出力される。 The output signal PEOK of the inverter IV3 is as OK is determined whether or not the signal during the verify, are output to the outside via the IO buffer circuit (not shown).

【0145】再プログラム制御回路RPCCは、インバータIV RPとフリップフロップ回路FF RPとを有する。 [0145] reprogramming control circuit RPCC includes an inverter IV RP and the flip-flop circuit FF RP.
インバータIV RPには信号PROVERIが入力される。 The signal PROVERI is input to the inverter IV RP. インバータIV RPの出力信号と反転信号がフリップフロップ回路FF RP内の2つのNOR回路のそれぞれに入力される。 Output signal and the inverted signal of the inverter IV RP is input to each of the two NOR circuits in the flip-flop circuit FF RP. フリップフロップ回路FF RPの出力信号P The output signal P of the flip-flop circuit FF RP
Vは、データレジスタ回路DR内のnチャネルトランジスタT 12のゲートに制御信号として入力される。 V is input to the gate of n-channel transistor T 12 of the data register circuit DR as the control signal.

【0146】次に、このように構成されるEEPROM [0146] Next, EEPROM is constituted in this way
の動作を説明する。 To explain the operation. 消去時には、イレーズ用の昇圧回路SU6により昇圧した高電圧(20V程度)をメモリセルが形成されている基板(p−well)へ印加する。 During erase, applying a high voltage boosted by the booster circuit SU6 for erase (about 20V) to the substrate in which memory cells are formed (p-well).
これと共に、ローデコーダRDにより制御してワードラインWL1〜WLm及びセレクトゲートSGD,SGS Simultaneously, low controlled by a decoder RD and a word line WL1~WLm and select gate SGD, SGS
を“0”Vにして、浮遊ゲートから基板へ電子を抜くことにより消去する。 The in the "0" V, erased by removing the electrons from the floating gate to the substrate.

【0147】次に、リード動作について説明する。 [0147] Next, a description will be given of the read operation. ローデコーダRDにより、選択対象のセルを有する行ユニットRUのセレクトゲートSGD,SGSを“H”レベルにして選択する。 The row decoder RD, a select gate SGD row unit RU having a cell to be selected, is selected on the "H" level to SGS. さらに、対象とするセルを、そのワードラインWLを“0”Vにすることにより、選択する。 Furthermore, the cells of interest, by its word line WL "0" V, is selected.
この状態とした後、信号PREとして所定のパルス信号を加え、トランジスタTR 1をオンして、ビット線BL After this state, applying a predetermined pulse signal as a signal PRE, by turning the transistor TR 1, the bit line BL
を“H”レベルにプリチャージする。 The precharged to "H" level. この時、読み出すべきメモリセルに“0”データが書かれているときには、そのメモリセルはオフして電流を流さない。 At this time, when the memory cell data "0" is written to be read, the memory cell will not conduct current and off. このため、ビット線BLのレベルは“H”レベルを維持し、そのレベルHはデータレジスタ回路DRにラッチされる。 Therefore, the level of the bit line BL maintains the "H" level, that level H is latched by the data register circuit DR.
一方、選択セルに“1”データが書かれているときには、メモリセルはオンする。 On the other hand, when the "1" data in the selected cell is written, the memory cell is turned on. このために、ビット線BL For this purpose, the bit line BL
のレベルは“1”レベルになり、そのレベルがデータレジスタ回路DRにラッチされる。 The level "1" level, that level is latched in the data register circuit DR. このとき、選択された(Lレベルとされた)ワードラインに接続される256 In this case, the connection is selected (L level and have been) word lines 256
バイト分のすべてのデータが、各々のビットラインに接続されたデータレジスタ回路DRによりラッチされる。 All data bytes are latched by being connected to each bit line data register circuit DR.
そして、カラムアドレスバッファCABへ加えるカラムアドレスA cを“00”から“FF”までシリアルに変化させることにより、バイト1〜256中のカラムゲートトランジスタCGTが順次にオンして、共通バスラインIOバスを介してデータが順次リードされる。 Then, by changing the serial column address A c added to the column address buffer CAB from "00" to "FF", the column gate transistors CGT in bytes 1 to 256 are sequentially turned on, the common bus line IO bus data is sequentially read through.

【0148】この時、NANDセルの構造上、メモリセルのオン電流は数μA程度と非常に少なく、その充放電には数μsec 程度の時間がかかる。 [0148] In this case, the structure of the NAND cell, on current of the memory cell is very small as several .mu.A, it takes time of about several μsec to its charging and discharging. しかしながら、一旦データを読み出し、データレジスタ回路DRに取り込んでしまえば、共通バス線I/OBUSを介してデータを出力するだけであるので、百nsec程度の高速アクセスが可能となる。 However, once the data is read once incorporated into the data register circuit DR, since only outputs the data through the common bus line I / OBUS, thereby enabling high-speed access of about one hundred nsec.

【0149】次に書き込み動作を説明する。 [0149] will now be described write operation. 書き込み動作を説明するためのタイミングチャートを図58に示した。 The timing chart for explaining the write operation shown in FIG. 58.

【0150】プログラムコマンドPCが入力されるとプログラムモードになる。 [0150] When a program command PC is input made to the program mode. このとき、データレジスタ回路DRのトランスミッショントランジスタTTを制御する信号BLCDが“L”レベルとなり、トランジスタTT At this time, the signal BLCD to control the transmission transistor TT of the data register circuit DR becomes "L" level, the transistor TT
がオフする。 There is off. また、これとともに、昇圧回路SUが動作し初め、次第に書き込みプリチャージ回路WPCに入力される信号BLCRL,BLCUが昇圧していき、10 Further, the same time, beginning to operate the booster circuit SU is, the signal BLCRL inputted gradually write precharge circuit WPC, BLCU is gradually boosted, 10
V程度まで上昇する。 It rises to about V. このとき、メモリセルアレイ群の中のビット線BL′OOも、BLCRLの上昇とともに、電位上昇する。 At this time, the bit line BL'OO in memory cell array groups also, with increasing BLCRL, increased potential. このとき、選択されたWLは20V At this time, the WL selected 20V
程度の高電位に、NANDセル群のソース側のセレクトゲートトランジスタのゲートは0Vに、他のゲートは1 A high potential degree, the gate of the source side select gate transistor of the NAND cell group to 0V, and the other gate 1
0V程度の中間レベルにそれぞれ設定される。 To an intermediate level of about 0V it is set.

【0151】この状態で、カラムアドレスA cを順次変化させ、書き込みデータをデータレジスタ回路DRへ入力していく。 [0151] In this state, sequentially changing the column address A c, will enter the write data to the data register circuit DR. このとき、データレジスタ回路DRへ入力された書き込みデータはそこにラッチされる。 At this time, the write data input to the data register circuit DR is latched therein. 256バイト分の書き込みデータがそれぞれデータレジスタ回路DRへラッチされると、信号BLCUが“L”レベルとなって書き込みプリチャージ回路WPCはオフする。 When 256 bytes of write data are latched into the data register circuit DR, the write precharge circuit WPC signal BLCU changes to "L" level is turned off. これとともに、信号BLCDが10V程度に迄上昇してトランジスタTTがオンし、ビットラインBL′OOとデータレジスタ回路DRが接続される。 Along with this, the signal BLCD rises up to about 10V transistor TT is turned on, the bit line BL'OO and the data register circuit DR is connected. このとき、データレジスタ回路DRに供給される電源VBITも10V程度に迄上昇する。 At this time, the power VBIT supplied to the data register circuit DR also increased up to about 10V. この回路DRに“1”レベルがラッチされていれば、ビット線BLの高レベルがそのまま維持される。 Long as the "1" level in this circuit DR is latched, the high level of the bit line BL is maintained. また、この回路DRに“0”レベルがラッチされていれば、プリチャージしたビット線BLのレベルは放電されて“L”レベルになり、浮遊ゲートへの電子の注入が起る。 Further, "0" level if it is latched in the circuit DR, becomes "L" level level is discharged bit line BL precharged occurs injection of electrons into the floating gate. このようにして、256バイト分の書き込みが同時に行われる。 In this way, 256 bytes of writing is performed at the same time.

【0152】以下に、プログラム→プログラムベリファイ→再プログラムの各動作を、図59に示すタイミングチャートを参照しながら説明する。 [0152] In the following, each operation of the program → program verify → re-program, it will be described with reference to the timing chart shown in Figure 59.

【0153】第1回目のプログラム動作は、図58と同様である。 [0153] The first round of program operation is the same as that shown in FIG. 58. 即ち、プログラムコマンドPCが入力されてプログラムモードになると、制御信号BLCDが“L” That is, when a program command PC is entered into the program mode, the control signal BLCD is "L"
レベルとなり、データレジスタ回路DR中のトランスミッショントランジスタTTがオフして、データレジスタ回路DRがビット線と切り離される。 Level, and transmission transistor TT in the data register circuit DR is turned off, the data register circuit DR is disconnected from the bit line. また、これとともに、昇圧回路SU1〜SU6が動作し始め、書き込みプリチャージ回路WPCに入力される信号BLCRL,B Further, the same time, the booster circuit SU1~SU6 begins to operate, the signal BLCRL inputted to the write pre-charge circuit WPC, B
LCUが次第に昇圧して10V程度に達する。 LCU step-up to reach about 10V gradually. このとき、メモリセルアレイMCA中のビット線の電位も信号BLCRLの上昇とともに高電位まで上昇する。 In this case, it rises to a high potential with increasing even signal BLCRL potential of the bit line in the memory cell array MCA. このとき、選択されたWLは20V程度の高電位に、NAND At this time, the high potential of WL selected about 20V, NAND
セル群内のソース側のセレクトゲートトランジスタT 2 Select the source side of the cell group gate transistor T 2
のゲート(セレクトラインSL2)は“0”Vに、他のトランジスタT 1のゲート(セレクトラインSL1)は10V程度の中間レベルに設定される。 Gate (select line SL2) is the "0" V, the other transistor T 1 of the gate (select line SL1) is set to an intermediate level of about 10V.

【0154】この状態においてカラムアドレスA cを順次変化させ、あるバイトnについて8ビットの書き込みデータを8つのデータレジスタ回路DRへ入力し、ラッチする。 [0154] sequentially changing the column address A c in this state, the 8-bit write data input to the eight data register circuits DR for a byte n, latches. これを256回繰り返して、256バイト分の書き込みデータを全てのレジスタ回路DRにラッチする。 This was repeated 256 times, latches 256 bytes of write data to all the register circuits DR. この後、信号BLCUが“L”レベルとなり、書き込みプリチャージ回路WPCがオフする。 Thereafter, signal BLCU becomes "L" level, the write precharge circuit WPC is turned off. これとともに、信号BLCDが10V程度にまで上昇することによりトランジスタTTがオンしてビットラインとデータレジスタ回路DRが接続される。 Along with this, the signal BLCD bit line transistor TT is turned on and the data register circuit DR is connected by raised to about 10V. このとき、データレジスタ回路DRに供給される電源VBITも10V程度にまで上昇する。 At this time, the power VBIT supplied to the data register circuit DR also rises to about 10V. データレジスタ回路DRに“1”レベルのデータがラッチされていれば、ビット線のレベルは高レベルのままに維持される。 In the data register circuit DR "1" level of the data has been latched, the level of the bit line is maintained to a high level. また、データレジスタ回路D The data register circuit D
Rに“0”レベルがラッチされていれば、プリチャージ済のビット線の高レベルは放電により低下して“L”レベルになり、選択したメモリセルにおいて浮遊ゲートへ電子の注入、つまり“0”データの書き込みが起る。 If the R "0" level if latched, high levels of pre-charge already on the bit line becomes reduced to "L" level by the discharge, electrons are injected into the floating gate in the selected memory cell, that is, "0 "writing of data occurs. このような書き込みは、256バイト分について同時に行われる。 Such writing is performed at the same time about 256 bytes. ここまでの書き込み動作は図58の場合と同じである。 Write operation up to this point is the same as the case of FIG. 58.

【0155】次に、上記の書き込みが終了すると、ベリファイコマンドVCが入力されて、プログラムモードが解除される。 [0155] Then, when the writing is completed, the verify command VC is input, the program mode is canceled. 信号BLCDは“0”Vとなり、BLCR Signal BLCD is "0" V next, BLCR
Lは“5”Vに、信号VBITは5Vになるとともに、 L is the "5" V, along with the signal VBIT becomes 5V,
リセット信号RSTによりビット線が放電される。 Bit line is discharged by a reset signal RST. このとき、本実施例ではデータレジスタ回路DR内のラッチデータはリセットしないようにしている。 At this time, data latched in the data register circuit DR in this embodiment is not to reset. 即ち、書き込みデータはデータレジスタ回路DR内にラッチされたままの状態となる。 That is, the write data is the state of being latched by the data register circuit DR. この状態で、リードプリチャージ回路RPCにHレベルの制御信号PREが加えられ、ビット線がプリチャージされる。 In this state, the read precharge circuit RPC control signal PRE of H level is applied to the bit lines are precharged. 今、“0”データをライトした場合を考える。 Now, "0" consider the case where data is written to. データレジスタ回路DR内のラッチ回路により、信号IOは“1”レベルとなり、その反転信号NIOは“0”レベルとなっている。 The latch circuit of the data register circuit DR, the signal IO becomes "1" level, which is its inverted signal NIO is "0" level. このとき、プログラムベリファイモードになると、データレジスタ回路DR内のトランジスタT 12はオン状態となるが、トランジスタT 11は、それのゲート信号のレベルが“0”レベルのためオフしており、このパスからのビット線への充電は行われない。 In this case, at a program verify mode, the transistor T 12 of the data register circuit DR is turned on, the transistor T 11 is the level of that of the gate signal is turned off for "0" level, this path charging of the bit line from is not carried out.

【0156】このような“0”ライト動作後に、書き込みNGとなった場合と、OKとなった場合の2通りが存在する。 [0156] After such a "0" write operation, and when it becomes a write NG, there are two types of case became OK. 即ち、OKとなった場合は、メモリセルのしきい値電圧は正方向へシフトしており、このためプリチャージされた電位はそのまま保持される。 That is, if it becomes OK, the threshold voltage of the memory cell is shifted in the positive direction, the order was pre-charge potential is maintained. そして、トランスミッショントランジスタTTを制御する信号BLCD Then, the signal BLCD for controlling the transmission transistor TT
が“1”レベルとなることによりデータレジスタ回路D Data register circuit D by but becomes "1" level
Rとビット線が接続され、今迄“0”レベルであったN R and the bit lines are connected, so far "0" was at a level N
IOの電位が、高電位に充電されたビット線により、 IO potential is, the bit line is charged to a high potential,
“1”レベルに充電される。 "1" is charged to level. 従って、信号PROVER Thus, the signal PROVER
Iが入力されるトランスミッショントランジスタTTを介して“0”レベルがトランジスタT 14のゲートに入力され、トランジスタT 14はオフ状態となる。 I is via the transmission transistor TT inputted "0" level is input to the gate of the transistor T 14, the transistor T 14 is turned off.

【0157】これに対して、書き込みNGとなった場合を考える。 [0157] On the other hand, consider the case where a write NG. 即ち、“0”ライトしたにもかかわらず、メモリセルのしきい値電圧は負方向に存在し、このためプリチャージされつつ、電位は“0”レベルへ放電されてしまう。 That is, "0" write and despite the threshold voltage of the memory cell is present in the negative direction, this order being precharged, the potential would be discharged to the "0" level. そして、トランスミッショントランジスタTT Then, the transmission transistor TT
を制御する信号BLCDが“1”レベルとなることによりトランジスタTTがオンして、データレジスタ回路D Transistor TT is turned on by a control signal BLCD is "1" level, the data register circuit D
Rとビット線とが接続される。 R and the bit lines are connected. しかしながらこのときは、NIOの電位は“0”レベルのままとなり、トランジスタ 14のゲートには“1”レベルの信号が入力され、トランジスタT However this time, the potential of NIO remains "0" level, the gate of the transistor T 14 is "1" level signal is input, the transistor T 14はオン状態となる。 14 is in the ON state.

【0158】次に“1”データをライトした場合を考える。 [0158] Next, "1", consider the case where data is written to. “1”ライト時は、データレジスタ回路DR内のラッチ回路により、信号IOは“0”レベル、信号NIO "1" During a write, the latch circuit of the data register circuit DR, the signal IO is "0" level, the signal NIO
は“1”レベルとなっている。 It has become a "1" level.

【0159】この状態でベリファイ動作を行うと、データレジスタ回路DR内のトランジスタT 11はオン状態となる。 [0159] When performing the verify operation in this state, transistor T 11 of the data register circuit DR is turned on. このため、トランジスタT 11 ,T 12を介してビット線はベリファイ動作中充電され続ける。 Therefore, the transistors T 11, via the T 12 bit line continues to be charged during the verify operation. リードプリチャージ用のトランジスタTR Transistor TR for the read precharge 2は、リード時にメモリセルがオンした時のオン電流により“0”レベルに放電されるように小さいコンダクタンスgmに設定される。 2 is set as small conductance gm is discharged to "0" level by the on current when the memory cell is turned on in the read. しかし、トランジスタT However, the transistor T 11 ,T 12のコンダクタンスgm 11, the conductance of T 12 gm
は、“1”ライト後のベリファイ動作によって、常にビット線を“1”レベルに充電するように、大きな値に設定されている。 Is "1" by the verify operation after the write, so as to always charge the "1" level bit line is set to a large value. 即ち、トランジスタT 14のゲートには“0”レベルの信号が入力されることになる。 That is, the gate is "0" level signal of the transistor T 14 is inputted.

【0160】また、“1”ライトしているにもかかわらず、メモリセルのしきい値が誤書き込みにより高くなってしまうというケースも考えられる。 [0160] In addition, "1" in spite of the light, the case is also conceivable that becomes higher by writing the threshold voltage of the memory cell is erroneous. このような場合には、ベリファイ動作を行っても、やはりトランジスタT In such a case, even if the verification operation, also transistor T
14のゲートには“0”レベルの信号が入力される。 The gate of the 14 "0" level signal is input. このため、上記の場合と区別がつかないという問題がある。 For this reason, there is a problem that distinguish it from the above case does not stick.
しかしながら、このような誤書き込みの有無は、製品出荷時のテストにより選別される。 However, the presence of such erroneous writing is screened by testing the time of product shipment. このため、このような誤書き込みについては、実使用上は、ほとんど考えなくていいことになる。 For this reason, for writing such erroneous, actual use it will be good with almost no thought.

【0161】このようにして、各ビット線ごとに接続されるデータレジスタ回路DR内のトランジスタT 14のゲートには、ベリファイ動作を行って読み出したデータに対応して“0”レベルもしくは“1”レベルが入力される。 [0161] In this manner, the gate of the transistor T 14 of the data register circuit DR connected to each bit line, in response to the read data by performing a verify operation "0" level or "1" level is input. 即ち、プログラムNGのビットが1つでも存在すると、トランジスタT 14のゲートへの入力信号は“1”レベルとなる。 That is, when the bits of the program NG exists even one, the input signal to the gate of the transistor T 14 is "1" level. このため、トランジスタT 14はオン状態となり、信号PEOKは“1”レベルとなり、ベリファイNGを示す。 Thus, transistor T 14 is turned on, the signal PEOK becomes "1" level, indicating a verify NG.

【0162】この時には新たにプログラムコマンドPC [0162] new program command PC is at this time
IIを入力して、再プログラムを行う。 Enter the II, to re-program. この再プログラムの時は、第1回目のプログラム時と異なり、データレジスタ回路DR内のラッチデータのうち、プログラムO At this time of reprogramming, unlike the time of the first program, among the data latched in the data register circuit DR, the program O
Kのビットのデータは“1”ライトデータに変わっている。 Data bits of K is changed to "1", the write data. 従って、NGのビットについてのみ、“0”ライトが行われる。 Accordingly, the bit of NG only, "0" write is performed. 即ち、プログラムを行った結果プログラムOKとなったビットに対しては、それ以上の追加書き込みは行わず、よってそれ以上のしきい値電圧の上昇も起らないことになる。 That is, for the bits was a result the program OK for performing a program, more additional write is not performed, thus would not occur even increase the higher threshold voltage. このようにして、再プログラムを何回か行い、すべてのビットがプログラムOKとなると、 In this way, the re-program carried out several times, and all of the bit is the program OK,
トランジスタのゲート信号はすべて“0”レベルとなる。 All gate signal of the transistor is "0" level. このとき初めて信号PEOKは“0”レベルとなり、プログラムは終了する。 At this time, the first time signal PEOK becomes a "0" level, the program is terminated.

【0163】上記の本発明の方法を用いると、ベリファイ時に、カラムアドレスを順次変化させることなしに、 [0163] Using the method of the present invention, at the time of verification, without sequentially changing the column address,
一括してベリファイ動作を行える。 Collectively perform the verification operation. このため、ベリファイ時間を短くでき、ひいては、プログラム時間の短縮につながる。 Therefore, it can be shortened verify time, thus leading to shortening of the program time. また、ベリファイNGのとき再プログラムを行うに当り、プログラム完了ビットに対しては再びプログラムしないようにしている。 Further, it hits the perform reprogramming when verification NG, so that no program again for the program completion bit. このため、しきい値電圧の分布を小さくでき、リードマージンの向上が図れる。 Therefore, it is possible to reduce the distribution of the threshold voltage, thereby improving the read margin.
図60は本発明を用いた時の書き込み動作時のV th分布を示したものである。 Figure 60 shows the V th distribution during write operation when using the present invention. 消去した状態から書き込みを行うに当り、書き込みの速いメモリセルFMCはベリファイOKとなっても、遅いセルSMCはNGとなる。 Per from the erased state to do the writing, even fast memory cell FMC of writing a verify OK, slow cell SMC will be NG. この状態で再プログラムを行うとき、ベリファイOKのメモリセルにはそれ以上追加書き込みは行わない。 When performing reprogrammed in this state, add more to verify OK memory cell write is not performed. このため、 For this reason,
しきい値の上昇は起らない。 Rise in the threshold does not occur. 即ち、書き込みの遅いセルSMCがベリファイOKとなった時点でのしきい値電圧の分布幅はV th DBせまくできる。 That is, the distribution width of the threshold voltage at the time of slow cell SMC of writing becomes verification OK is V th DB can be narrower. これにより、リードマージンRMも充分に確保できることになる。 As a result, the lead margin RM can be sufficiently secured.

【0164】上記説明は、プログラム動作をベースに説明したが、消去動作のときも、消去OKか否かの読み出し動作も、プログラムベリファイの時と同じように、一括で行うことができる。 [0164] The above description has been given of the program operation to the base, even when the erase operation, also read operations whether deleted OK, as if the program verify can be conducted in bulk. 即ち、消去ベリファイ時は、信号NIOをトランジスタT 14に入力するようにしている。 That is, erase verify is to be input a signal NIO to the transistor T 14. このため、消去OKのときに信号PEOKが“0” For this reason, the signal PEOK at the time of the erase OK "0"
レベルとなり、一括ベリファイが可能となる。 Level. As a result, it is possible to batch verify.

【0165】図61にイレーズモードでのフローチャートを示す。 [0165] illustrates a flow chart in Irezumodo Figure 61. この図61からわかるように、イレーズモードにおいて、イレーズ動作自身は従来と同一であるが、 As can be seen from FIG. 61, in Irezumodo, but erase operation itself is the same as conventional,
ベリファイ動作が一括でできる。 Verify operation can be at once. このため、ベリファイ時間の短縮が可能となる。 For this reason, it is possible to shorten the verification time.

【0166】なお、図57中、I/O BUFは出力回路であり、その詳細は、例えば、図62に示される。 [0166] In FIG. 57, I / O BUF is an output circuit, the details of, for example, shown in Figure 62.

【0167】従来例を示す図63は、複数のメモリセルが、メモリセルアレイとして、m行×256バイトのマトリクス状に配置されているアレイの一部を示している。 [0167] Figure 63 illustrates a conventional example, a plurality of memory cells, a memory cell array, shows a part of the array are arranged in a matrix of m rows × 256 bytes.

【0168】ビット線は、通常、数1000オングストロームの厚さのAl膜で形成され、そのピッチは数μm [0168] Bit lines are typically formed by Al film in a thickness of several thousands angstroms, the pitch number μm
ピッチで配列される。 They are arranged at a pitch. このため、隣接するビット線とビット線との間にも層間容量が存在する。 Therefore, the interlayer capacitance between adjacent bit lines and the bit lines are present. 同図に、ビット線BL1とビット線BL2の層間容量をC 12 、ビット線BL2とビット線BL3の層間容量をC 23として示す。 In the figure shows the inter-layer capacitance of the bit lines BL1 and BL2 C 12, an interlayer capacitance of the bit line BL2 and bit line BL3 as C 23.
また、ビット線はメモリセル上に配線されるため、対基板容量も、存在することになる。 The bit line is to be the wiring on the memory cell, capacitance relative to the substrate, will also present. これをC 1 ,C 2 ,C This C 1, C 2, C
3として表わしている。 It is represented as 3. また、メモリセルは、選択トランジスタを介して、ビット線に接続されている。 Further, the memory cell via the selective transistor is connected to the bit line. そのため、選択トランジスタのジャンクション部分にも容量が存在する。 Therefore, capacitance exists in the junction portion of the selection transistor. これをC 1j ,C 2j ,C 3jとして表わす。 This represents a C 1j, C 2j, as C 3j.

【0169】例えば、8192×256バイトのメモリセルで構成される、16M NAND E 2 PROMを例にとると、 ビット線と基板との間の容量C 1 =C 2 =C 3 =0.3 [0169] for example, a 8192 × 256 bytes of memory cells, taking 16M NAND E 2 PROM example, capacitance between the bit line and the substrate C 1 = C 2 = C 3 = 0.3
9pF、 ビット線とビット線との間の層間容量C 12 =C 23 =0. 9 pF, interlayer capacitance between the bit line and the bit line C 12 = C 23 = 0.
14pF、 ジャンクション部の容量C 1j =C 2j =C 3j =0.11p 14 pF, the capacitance of the junction portion C 1j = C 2j = C 3j = 0.11p
F となる。 The F.

【0170】メモリセルのデータを読み出す時は、ビット線を電源電圧Vccレベル迄プリチャージを行ない、プリチャージした電位が放電するか否かでなされることを前に説明した。 [0170] When reading the data of the memory cell performs a precharge until the power supply voltage Vcc level bit line has been described before that the potential precharging is performed in whether the discharge. 即ち、“1”セルの場合、メモリセルがオンしてプリチャージした電位の放電を行なう。 That is, "1" if the cell to discharge the potential of the memory cell is precharged are turned on. また、 Also,
“0”セルの場合は、メモリセルはオフしたままのため、プリチャージした電位はそのまま保持される。 If "0" cell, the memory cell for the remains off, the potential precharged is held as it is. 今、 now,
隣接する3本のビット線を考える。 Consider three adjacent bit lines. ビット線BL1とB The bit line BL1 and B
L3は“1”セル、ビット線BL2のみ“0”セルに接続されているとする。 L3 is to be connected "1" cell, the bit line BL2 only "0" cell. 読み出す時は、ビット線BL2の放電はなされず、ビット線BL1とBL3が放電されることになる。 When reading, the discharge of the bit line BL2 is not performed, so that the bit lines BL1 and BL3 are discharged. この時、前記したような容量が存在するため、ビット線BL2は電位変動の影響を受ける。 At this time, since the capacity as described above is present, the bit line BL2 is influenced by potential fluctuation. 即ち、 In other words,
その影響により変位する電圧をΔVとすると、 When the voltage to be displaced by the influence and ΔV, となる。 To become.

【0171】このように、約1.8Vの電位ドロップをおこすことになる。 [0171] In this way, so that the cause of the potential drop of about 1.8V. このことは、読み出し動作に限らず、プログラム時のベリファイ動作時でも同じことがあてはまる。 This is not limited to a read operation, even the same thing applies verify operation at the time of the program. プログラムベリファイ時の方が充分に書き込みがなされていないメモリセルが存在し得るため、動作マージンはさらに厳しくなる。 Since the memory cell towards the program verify is not made sufficiently writing may exist, the operation margin becomes more severe.

【0172】以下に、その説明を行なう。 [0172] In the following, the description thereof. 図64にプログラムベリファイ時のタイミングチャートを示す。 It shows a timing chart at the time of program verification in FIG. 64.

【0173】プログラムコマンドPC(図示せず)が入力されるとプログラムモードになる。 [0173] When a program command PC (not shown) is input made to the program mode. このとき、データレジスタ回路DRのトランスミッショントランジスタT In this case, transmission transistor T of the data register circuit DR
Tを制御する信号BLCDが“L”となり、トランジスタTTがオフする。 Signal BLCD to control T becomes "L", the transistor TT is turned off. また、これと共に、昇圧回路SUが動作し始め、次第に書込みプリチャージ回路WPC(図55参照)に入力される信号BLCRL、BLCUが昇圧してゆき、10V程度まで上昇する。 Also, this time, step-up circuit SU starts to operate, the signal is input gradually to the write pre-charge circuit WPC (see FIG. 55) BLCRL, Yuki and boosting BLCU, rises to about 10V. このとき、メモリセルアレイ群の中のビット線BLも、BLCRLの上昇と共に、電位が上昇する。 At this time, the bit line BL in the memory cell array groups also, with increasing BLCRL, potential rises. このとき、選択されたWL WL at this time, which has been selected
は20V程度の高電位に、NANDセル群のソース側のセレクトゲートトランジスタのゲートは0Vに、他のゲートは10V程度の中間レベルにそれぞれ設定される。 The high potential of about 20V, the gate of the source side select gate transistor of the NAND cell group to 0V, and the other gate is set to an intermediate level of about 10V.

【0174】この状態で、カラムアドレスACを順次変化させ、書込みデータをデータレジスタ回路DRへ入力していく。 [0174] In this state, sequentially changing the column address AC, will enter the write data to the data register circuit DR. このとき、データレジスタ回路DRへ入力された書込みデータはそこにラッチされる。 At this time, the write data input to the data register circuit DR is latched therein. 256バイト分の書込みデータがそれぞれデータレジスタ回路DRにラッチされると、信号BLCUが“L”となって書込みプリチャージ回路WPCはオフする。 256 If bytes of write data is latched in the data register circuit DR, respectively, the write precharge circuit WPC signal BLCU changes to "L" is turned off. これと共に、信号BLCDが10V程度にまで上昇してトランジスタTT At the same time, the transistor TT signal BLCD rises to about 10V
がオンし、ビットラインBLとデータレジスタ回路DR There was on, the bit line BL and the data register circuit DR
が接続される。 There is connected. このとき、データレジスタ回路DRに供給される電源VBITも10V程度にまで上昇する。 At this time, the power VBIT supplied to the data register circuit DR also rises to about 10V. この回路DRに“1”がラッチされていれば、ビット線B Long as "1" in the circuit DR is latched, the bit line B
Lの“H”がそのまま維持される。 "H" of L is maintained as it is. また、このデータレジスタ回路DRに“0”がラッチされていれば、プリチャージされたビット線のレベルは“L”になり、浮遊ゲートへの電子の注入が起る。 Further, if it "0" to the data register circuit DR is latched, the level of the precharged bit line goes to "L", the occurs electrons are injected into the floating gate. このようにして、256バイト分の書込みが同時に行われる。 In this way, 256 bytes of writing is performed at the same time.

【0175】書込みが終了すると、ベリファイコマンドVC(図示せず)が入力されて、プログラムモードが解除される。 [0175] When the writing is completed, the verify command VC (not shown) is input, the program mode is canceled. 信号BLCDは5Vになり、BLCRLは0 Signal BLCD becomes 5V, BLCRL 0
Vになり、信号VBITが5Vになり、これとともに、 Becomes V, signal VBIT becomes 5V, with this,
リセット信号RSTによりビット線BLが放電される。 Bit line BL is discharged by the reset signal RST.
このとき、同時にデータレジスタDR内で書込みデータもリセットされる。 At this time, the write data is also reset at the same time in the data register DR.

【0176】この状態で、リードプリチャージ回路RP [0176] In this state, read precharge circuit RP
C内のトランジスタTR1が制御信号PREによりオンして、ビット線がプリチャージされる。 Transistors TR1 in C is turned ON by the control signal PRE, the bit lines are precharged. そしてメモリセルのデータを前記したように読み出し、書込みデータのベリファイを行う。 And it reads the data of the memory cell as described above, performs the verification of write data.

【0177】即ち、ビット線の放電が十分になされた時期を見計らって、信号Pv ,BLCDを“H”レベルにすることにより、ビット線の“L”及び“H”レベルをデータラッチ回路DRへ転送し、再プログラムデータをラッチしなおす。 [0177] That is, sure to allow time to discharge the bit line is made sufficiently signals Pv, by the "H" level BLCD, bit line "L" and "H" level to the data latch circuit DR transferred, re-latch the re-program data. もし、ベリファイNGのとき、すなわち“0”書き込んだにも拘らず“1”が読み出されたときは、ビット線は“L”レベルになっている。 If, when the verification NG, i.e. "0" written in spite "1" when is read, the bit line is at the "L" level. このため、そのまま“L”レベルがラッチされることになる。 Therefore, so that it is "L" level is latched.
再書き込みの時は、再び“0”ライトする。 When re-writing, "0" again to light. これに対して、ベリファイOKのときは、ビット線は“H”レベルになっている。 In contrast, when the verification OK, the bit line is in the "H" level. このとき、信号Pv ,BLCDが“H” At this time, the signal Pv, is BLCD "H"
レベルとなると、ビット線の“H”レベルがデータラッチ回路DRへ転送され、ラッチデータを“0”データから“1”データへ反転させる。 When the level, "H" level of the bit line is transferred to the data latch circuit DR, the latch data "0" is inverted from the data "1" to the data. 即ち、再プログラムする時は、“1”ライトするためしきい値電圧の上昇はおこらない。 That is, when re-program "1" increase in threshold voltage does not occur for light. また、“1”ライトしているビット線は、ベリファイ時“L”レベルへ放電される。 Further, "1" write to that bit line is discharged to a verify at "L" level. 信号Pv が“H” Signal Pv is "H"
レベルになった時、トランジスタT 11はデータレジスタDRの中に“1”がラッチされているためそのゲートが“H”レベルとなる。 When it is level, the gate for "1" in the transistor T 11 is the data register DR is latched to the "H" level. これにより、トランジスタT 11 As a result, the transistor T 11,
12を介してビット線が再び“H”レベルとなる。 Bit line via a T 12 becomes "H" again level. そして、信号BLCDが“H”となると、ビット線の“H” When the signal BLCD is "H", the bit line "H"
レベルが再びデータラッチ回路DRにラッチされる。 Level is latched again the data latch circuit DR. このようにして、“0”ライトしているビット線のうちN Thus, "0" of the bit line write to have N
Gのビットについてのみ再プログラムを行なう。 Performed only reprogram the bits of G.

【0178】しかしながら、このようなプログラムベリファイ動作を行うとき、以下のような問題点がある。 [0178] However, when performing such a program verify operation, there is a problem such as the following. 次にその問題点について説明する。 Next, a description will be given of the problems.

【0179】図65は、隣接する3本のビット線に対する書き込みデータWDとベリファイデータVDの組み合わせを示した図である。 [0179] Figure 65 is a diagram showing the combination of write data WD and verify data VD for three bit lines adjacent.

【0180】は、ビットラインBL1,BL3に“1”ライト、ビットラインBL2に“0”ライトを行ない、“0”ライトしたビットが、ベリファイNGの場合を示している。 [0180] is, "1" written to the bit line BL1, BL3, the bit line BL2 "0" carried out the light, "0" write the bit, it shows a case of verify NG. 即ち、ベリファイ動作において、プリチャージした電位は、3本のビット線とも“L”レベルに放電される。 That is, in the verify operation, potential precharged is discharged to three bit lines for both the "L" level. 十分にビット線が放電されたころに、信号Pv が“H”レベルとなり、再プログラムデータの設定を行なう。 By the time sufficient bit line is discharged, the signal Pv becomes "H" level, sets the reprogramming data. 即ち、ビット線BL1とBL3は“1”ライトしているため、前記説明の様に、トランジスタT 11 ,T 12からの充電により“H”レベルとなる。 That is, since the bit lines BL1 BL3 are "1" write, as the description, the charge from the transistor T 11, T 12 becomes "H" level. このとき、トランジスタT 11 ,T 12から、メモリセルを介して、電源VccからVssへ向う電流の直流パスが存在する。 At this time, the transistors T 11, T 12, through the memory cell, the DC current paths exist toward the power supply Vcc to the Vss. 従って、メモリセルのgmに対して、トランジスタT 11 ,T 12のgmを充分に大きく設定し、その“H”レベルが充分に保証されるよう設定している。 Thus, for gm of the memory cell, is set sufficiently large gm of the transistors T 11, T 12, it is set to the "H" level is sufficiently assured.

【0181】また、ビット線BL2は“0”ライトNG [0181] In addition, the bit line BL2 is "0" write NG
のため、やはり“L”レベルに放電され、信号CONが“H”レベルとなっても、ビット線BL2は“L”レベルのままである。 For, is discharged to still "L" level, even if the signal CON is "H" level, the bit line BL2 remains at "L" level. この時に、問題となるのは、“1”ライトしているビット線において、再プログラムデータ設定時、ビット線の電位を“L”レベルから“H”レベルへ再充電するところにある。 At this time, what becomes a problem, "1" in the bit line write to that, during reprogramming data set, there is to recharge the electric potential of the bit line from the "L" level to the "H" level. 即ち、前述の説明のように、やはり、隣接ビット線間のカップリングの影響により、ビット線BL2のレベルも持ち上がることになる(Tup)。 That is, as in the above description, again, due to the influence of the coupling between adjacent bit lines, it becomes possible to lift the level of the bit line BL2 (Tup). 例えば、トランジスタT 11によるしきい値のドロップを考慮すると、電源電圧Vccが5Vのとき、 For example, considering the drop of the threshold due to the transistor T 11, when the power supply voltage Vcc is 5V,
0Vから4V迄、持ち上がる。 From 0V up to 4V, it pops up. このとき、ビット線BL At this time, the bit line BL
2のレベルは、 ΔV=0.358×4=1.4V だけ変化することになる。 Second level will change by ΔV = 0.358 × 4 = 1.4V.

【0182】また、“0”ライトしているメモリセルのしきい値分布のばらつきに起因して、所定のベリファイ後の電位レベルの分布もばらつくことになる。 [0182] Further, "0" due to the variations in the threshold distribution of light to which the memory cell, so that also varies the distribution of potential levels after predetermined verify. この様子を図66に示す。 This is shown in Figure 66. ベリファイ後のレベルは、“0”V迄完全に放電される場合と、1V程度迄しか放電されない場合がある。 Level after verification, "0" and if V until fully discharged, there is a case where only up to about 1V not discharged. このとき、前述のカップリングの影響を受けると、2.4V迄電位が変動し、センスレベルをこえることになる。 At this time, under the influence of the coupling described above, 2.4V until the potential varies, thus exceeding the sense level. 即ち、“0”ライトNGとなるべきメモリセルが、“0”ライトOKと誤って検知されることになり、メモリセルの動作マージンを減らすことになる。 That is, "0" memory cell to a write NG is, "0" write OK and incorrectly would be detected, thereby reducing the operating margin of the memory cell.
図65に示す〜の組み合わせの例は、カップリングにより誤動作する様な組み合わせはない。 Examples of a combination of - shown in FIG. 65 is not combined, such as malfunction due to the coupling.

【0183】上記問題点を解決するための方法を以下に説明する。 [0183] will be described below a method for solving the above problems. プログラムコマンドが入力された後に、メモリセルにデータが書き込まれる動作は、図64で説明した動作と同一のため説明を省略する。 After the program command is entered, the operation data is written to the memory cell, the description thereof is omitted for the same operations as described in FIG. 64. 異なるのは、プログラムベリファイ時の動作である。 The difference is, is the operation of the program verify. プログラムベリファイモードとなると、信号PREによってビット線がプリチャージされる。 If the program verify mode, the bit line by a signal PRE is precharged. ビット線のプリチャージが終了すると、ベリファイリード動作を行なう。 When the precharge of the bit lines is completed, the verify read operation. このとき、同時に信号Pv も“H”レベルとする。 At the same time the signal Pv is also the "H" level. これにより、“1”ライトしているビット線については、トランジスタT 11 Thus, "1" for the bit line write to that, the transistors T 11,
12がオンするため、充電されることになる。 Since T 12 is turned on, it will be charged. 従って、 Therefore,
“L”レベルに放電されることなく、“H”レベルを保持することになる。 "L" without being discharged to the level, will retain the "H" level. そして、所定の時間の後、信号BL Then, after a predetermined time, the signal BL
CDを“H”レベルとすることにより、ビット線の電位レベルをデータラッチ回路DRへ転送し、検知、ラッチする。 With CD the "H" level, and transfers the potential level of the bit line to the data latch circuit DR, detection latches. 即ち、“1”ライトしているビット線は常に“H”レベルであり、“0”ライトしてベリファイOK That is, "1" write to that bit line is always "H" level, "0" write to verify OK
のビット線も“H”レベルとなる。 The bit line also becomes "H" level. また、ベリファイN Also, verify N
Gのビット線は放電されることとなる。 Bit line G becomes to be discharged. このようにすると、前述のように、“1”ライトのビット線が放電されることがない。 In this way, as described above, "1" write bit line is prevented from being discharged. このため、再書き込みデータを設定するときに、“L”レベルから“H”レベルという、前述のような電位変化はおこらないことになる。 Therefore, when setting the rewriting data, it referred to "L" level to "H" level, will not occur and the potential changes as described above.

【0184】従って、カップリングの影響を受けることなくデータを検知できる。 [0184] Accordingly, it is possible to detect the data without being affected by the coupling. このため、データの検知を誤ることもなくなる。 Therefore, also eliminates the erroneous detection of data. このことは図68に示されている。 This is illustrated in Figure 68.
図68のの組み合わせにおいて、図65で説明したの場合と比較して、改善されていることが分かる。 In combination the of FIG. 68, as compared with the case of described in FIG. 65, it is seen that improved. このことを、図69に、図66と対比させて図示する。 This, in FIG. 69, is shown in comparison with Figure 66. 前述のように、再書き込み設定時に、ビット線のカップリングの影響による持ち上がりがなくなるため、正しくデータを読み出すことができる。 As described above, rewriting when setting, since there is no raised by the influence of coupling of the bit line, correct data can be read out.

【0185】図70は、再書き込み設定トランジスタT [0185] FIG. 70 is re-writing setting transistor T
11 ,T 12の他の例を示す。 11 shows another example of the T 12. (a)は前述迄の説明に用いた例で、(b)は他の例である。 (A) in the example used in the description up to above, (b) is another example. トランジスタT 11として、0V付近にしきい値電圧を持つトランジスタを用いることにより、ベリファイ時のビット線の“H”レベルを、Vccに近く設定できる。 As the transistor T 11, by using a transistor having a threshold voltage near 0V, the "H" level of the bit line at the time of verification can be set close to Vcc. また、トランジスタT 12のゲートに、昇圧した電位を入力することにより、さらに効果は上がる。 The gate of the transistor T 12, by inputting the boosted potential, further effect increases. 即ち、電源電圧Vccに対し、電位ドロップ(しきい値ドロップ)する分が少なくなり、これにより読み出し動作により大きなマージンがでる。 That is, for the power supply voltage Vcc, min is reduced to the potential drop (threshold drop), thereby a large margin out by the read operation.

【0186】図71〜図77は、上記方法の実施に使用される一般的な回路図であるため説明は省略する。 [0186] Figure 71 to Figure 77, description is a general circuit diagram used in the practice of the method will be omitted.

【0187】このような方法で、ベリファイ動作を行なうことにより、ビット線のカップリングの影響を無視できる。 [0187] In this way, by performing a verify operation, negligible influence of the coupling of the bit line.

【0188】上記説明では特に触れなかったが、プログラムベリファイ時には、“0”セルに対してマージンを得るために、0.5V程度メモリセルのゲートを持ち上げている。 [0188] Although not specifically mentioned in the above description, at the time of program verify, in order to obtain a margin for the "0" cell and lift the gate of about 0.5V memory cell.

【0189】前述のように、“1”ライトしているセルに対しては、ベリファイ動作のとき、常にトランジスタT 11 ,T 12がオンして、電流を、メモリセルを介して、 [0189] As described above, with respect to the "1" write to that cell, when the verify operation, always transistors T 11, T 12 is turned on, the current through the memory cell,
流していることになる。 So that is flowing.

【0190】メモリセルのソースは、メモリセルアレイの外で共通に接続され、消去時には20V程度の高電圧が印加され、プログラム時、リード時には、GNDレベルに設定するためのVwell回路に接続される。 [0190] The source of the memory cells are connected to a common outside the memory cell array, at the time of erasing is applied a high voltage of about 20V, when the program, when the lead is connected to Vwell circuit for setting the GND level. 即ち、ソースラインの配線抵抗が存在することになる。 That is, the wiring resistance of the source line is present. ベリファイ時、1セル当たり、10μA程度の電流を流したとする。 The verify, per cell, and shed 10μA current of about. 約1ページについて“1”ライトしている時は、2 When "1" has been light for about one page, 2
56バイト分のメモリセルについて電流が常時流れることになる。 Current will flow continuously for 56 bytes of memory cells. 即ち、256×8×10μ=20mAとなる。 That is, the 256 × 8 × 10μ = 20mA.

【0191】今、ソースラインに20Ω程度の抵抗が存在したとすると、ソースラインの電圧は、0.4V浮くことになる。 [0191] Now, if the resistance of about 20Ω to the source line is present, the voltage of the source line, so that the float 0.4V. これに対して、1ページのほとんどについて“0”ライトしている時は、常時流れる電流はほとんど存在しない。 On the other hand, when you are almost about "0" write of one page, the current flowing through all the time there is little. 従って、ソースの電位はほとんど上昇せず、GNDレベルとなる。 Therefore, the potential of the source is hardly raised, the GND level. 即ち、書き込みパターンに起因して、プログラムベリファイ時のソースの電位が変わるという問題がある。 In other words, due to the write pattern, there is a problem in that the potential of the source of the program verify changes.

【0192】また、リード時は、常時流れる電流の経路は存在しないため、ソースのレベルはほとんどGNDレベルとなる。 [0192] Further, during reading, since there is the path of the current flowing constantly, the level of the source is almost GND level. 従って、書き込みパターンによりメモリセルの分布が異なり、メモリセルの動作マージンが異なることになる。 Therefore, the distribution of the memory cell depends on the write pattern, the operation margin of the memory cell will be different. また、1ページ分のセルのほとんどについて“1”パターンを書く場合、プログラムベリファイ時とリード時のソースの電位が異なるため、ベリファイはOKとなっても、実際にリードするとNGということになる。 Also, if you write a little about the "1" pattern of one page of the cell, the potential of the source of the time and at the time of reading program verify is different, verify also become OK, it comes to and actually lead NG.

【0193】図78にチップの構成を示す。 [0193] Figure 78 shows the configuration of a chip. プログラムベリファイ時、メモリセルのゲートを0.5V程度浮かす回路のグランドは、周辺回路のVssラインに接続されている。 Program verify, the approximately 0.5V float circuit gate of the memory cell ground is connected to the Vss line for the peripheral circuit. また、メモリセルのソースラインは、Vwell回路へ接続される。 The source lines of the memory cell is connected to Vwell circuit. 従って、書き込みパターンによりメモリセルのソースラインが浮いたとしても、ベリファイレベル設定回路のソースは浮かないために、ソースラインの電位に差がでることになる。 Therefore, even if the source line of the memory cell is floated by the write pattern, in order to verify level source setting circuit brooding, thereby leaving a difference in potential of the source line. このため、ベリファイレベルの設定を、ソースの浮きを見込み、1.0Vに設定したとする。 For this reason, the setting of the verify level, expected the float of the source, and was set to 1.0V. 書き込んだメモリセルのしきい値分布を2.5Vとすると、1ページのほとんどのセルについて“0”ライトしている場合、書き込んだメモリセルの上限は(1V+2.5V=)3.5Vとなる。 When 2.5V threshold distributions of the memory cells written, if you are most "0" write for cells of one page, the upper limit of the memory cells written becomes (1V + 2.5V =) 3.5V . これに対して、ほとんど“1”ライトしている場合は、ソースの電位も0.5V程度持ち上がるため、メモリセルのゲートは0.5Vと等価になり、0.5V+2.5Vで、上限のしきい値は3.0Vとなる。 In contrast, if you are almost "1" write, the potential of the source also raised about 0.5V, the gate of the memory cell becomes 0.5V equivalent, at 0.5V + 2.5V, the upper limit teeth threshold will be 3.0V. この違いは、AC特性の違い、信頼性の違いとなる。 This difference, the difference of AC characteristics and differences of reliability.

【0194】この点を解決するため図79に示すように、ベリファイレベル設定回路のソースを、トランジスタT Aを介して、メモリセルのソースと共通に接続する。 [0194] As shown in FIG. 79 to solve this problem, the source of the verify level setting circuit via a transistor T A, is commonly connected to the source of the memory cell. トランジスタT Aのゲートには、プログラムベリファイ時“H”レベルとなる信号“PROVERI”が加えられる。 The gate of the transistor T A is the signal "PROVERI" is added to the program verify time "H" level. このようにすると、プログラムベリファイ時に、ベリファイレベル設定回路のソースはメモリセルのソースと共通になり、そのため、メモリセルのソース電位の変化をそのまま反映することができる。 In this way, at the time of program verify, the source of the verify level setting circuit is in common with the source of the memory cell, therefore, can be directly reflect changes in the source potential of the memory cell.

【0195】従って、ソースが0.5V浮けば、出力電位も設定値に対して0.5V高くなり、このため常にメモリセルのソースとゲート間には、一定の電圧が印加されることになる。 [0195] Therefore, if the source is 0.5V received, the output potential is also 0.5V higher than the set value, the order is always between the memory cell source and the gate, so that a constant voltage is applied . 即ち、いかなるパターンを書いても、 In other words, even if it is set to any pattern,
同一の分布を得られることになり、より高い信頼性を得ることができる。 Will be obtained the same distribution, it is possible to obtain a higher reliability.

【0196】図80はベリファイレベル設定回路を示し、図81はVwell回路を示す。 [0196] Figure 80 shows a verify level setting circuit, FIG. 81 shows a Vwell circuit. 次に、別の回路構成で第11の実施例(図55)と同様の効果を得られる、第11の実施例の変形例を説明する。 Then, it is possible to obtain the same effect as the eleventh embodiment in a different circuit configuration (FIG. 55), a modification of the eleventh embodiment will be described. この変形例を示す図82においては、第11実施例(図55)と同等の回路には同一の符号を付している。 In Figure 82 showing the modified example, the circuit equivalent with the eleventh embodiment (FIG. 55) are denoted by the same reference numerals. 図82には、1列分のメモリセルアレイとそれに対する周辺回路を示している。 Figure 82 shows a peripheral circuit therefor and the memory cell array for one column.

【0197】この変形例においては、第11実施例と異なり、データラッチ回路DRを2つのデータラッチ回路DR1,DR2を有するものとしている。 [0197] In this modification, unlike the eleventh embodiment, it has a data latch circuit DR as having two data latch circuits DR1, DR2. 第1のデータラッチ回路DR1は、IOとNIOとの間に直接逆並列に接続された2つのインバータを有する。 The first data latch circuit DR1 includes two inverters connected in antiparallel directly between the IO and NIO. 第2のデータラッチ回路DR2は、トランジスタT 31 ,T 32を介して、IOとNIOとの間に接続された2つのインバータを有する。 Second data latch circuit DR2, via a transistor T 31, T 32, with two inverters connected between the IO and NIO. トランジスタT 31 ,T 32は信号SDICによって制御される。 Transistors T 31, T 32 is controlled by a signal SDIC. さらに、第1、第2のデータラッチ回路DR1,DR2の出力信号がイクスクルーシブノア回路XNORに加えられている。 Further, first, the output signal of the second data latch circuit DR1, DR2 is applied to the exclusive NOR circuit XNOR. すなわち、2つの入力信号の論理レベルが一致している場合のみ“H”レベルとなる。 That is, a case only the "H" level to the logic level of the two input signals are coincident. このイクスクルーシブノア回路XNORの出力は、信号VREADによって制御されるトランジスタT The output of the exclusive NOR circuit XNOR is transistor T which is controlled by a signal VREAD
21を介してIOに加えられる。 It applied to the IO through 21. この回路XNORの出力の反転信号は、信号VREADによって制御されるトランジスタT 22を介して、NIOに加えられる。 Inverted signal of the output of this circuit XNOR through the transistor T 22 which is controlled by a signal VREAD, applied to NIO. 図82では、図55におけるトランジスタT 11 、トランジスタT In Figure 82, the transistor T 11 in FIG. 55, the transistor T
12は必要ないので除去している。 12 has been removed because it is not necessary.

【0198】図82の装置の読み出し動作及び消去動作は、第11実施例と同様なので、説明を省略する。 [0198] read and erase operations of the apparatus of FIG. 82 is the same as the eleventh embodiment, the description thereof is omitted.

【0199】以下、書込み動作を説明する。 [0199] The following describes the write operation. プログラム動作は、前述したものと同様である。 Program operation is similar to that described above. プログラムコマンドPCが入力されてプログラムモードになる。 Program command PC, which are input to the program mode. 外部からは、コラムアドレスとページを示すページアドレスが入力される。 From the outside, the page address indicating the column address and the page is input. このとき、信号BLCDが“L”となり、トランジスタTTがオフする。 At this time, the signal BLCD becomes "L", the transistor TT is turned off. また、これと共に、昇圧回路SUが動作し始め、次第に書込みプリチャージ回路W Also, this time, step-up circuit SU starts to operate, gradually write precharge circuit W
PCに入力される信号BLCRL、BLCUが昇圧してゆき、10V程度まで上昇する。 Signal BLCRL input on your PC, Yuki and boosting BLCU, rises to about 10V. このとき、メモリセルアレイ群の中のビット線BLの電位も、BLCRLの上昇と共に上昇する。 At this time, the potential of the bit line BL in the memory cell array groups also increases with increasing BLCRL. このとき、選択されたWLは20V At this time, the WL selected 20V
程度の高電位に、NANDセル群のソース側のセレクトゲートトランジスタのゲートは0Vに、他のゲートは1 A high potential degree, the gate of the source side select gate transistor of the NAND cell group to 0V, and the other gate 1
0V程度の中間レベルにそれぞれ設定される。 To an intermediate level of about 0V it is set.

【0200】この状態で、カラムアドレスACを順次変化させ、書込みデータをデータレジスタ回路DRへ入力していく。 [0200] In this state, sequentially changing the column address AC, will enter the write data to the data register circuit DR. このとき、データレジスタ回路DRへ入力された書込みデータは第1のデータラッチ回路DR1にラッチされる。 At this time, the write data input to the data register circuit DR is latched by the first data latch circuit DR1. 256バイト分の書込みデータがそれぞれ第1データ回路DR1にラッチされた後、信号BLCU 256 After the bytes of the write data is latched in the first data circuit DR1, respectively, signals BLCU
が“L”となって、書込みプリチャージ回路WPCはオフする。 There becomes "L", the write precharge circuit WPC is turned off. さらに、信号SDICが“H”になるとトランジスタT 31 、T 32がオンし、第2のデータラッチ回路D Further, the signal SDIC changes to "H" transistors T 31, T 32 are turned on, the second data latch circuit D
R2に書込みデータがラッチされる。 R2 write data is latched in. 続いて、信号SD Then, the signal SD
ICが“L”になりトランジスタT 31 、T 32がオフになる。 Transistor T 31, T 32 IC becomes "L" is turned off. 信号SDICを書き込みデータ入力と同時に“H” Writing a signal SDIC data input at the same time as "H"
レベルとして、第1、第2のデータラッチ回路に同時にラッチ動作をおこなってもよい。 As a level, a first, may perform latching operation simultaneously in the second data latch circuit. このとき、VREAD In this case, VREAD
は“L”であるためトランジスタT 21 、T 22はオフしている。 Transistors T 21, T 22 because is "L" is OFF. これと共に、信号BLCDが10V程度まで上昇してトランジスタTTがオンし、ビットラインBLとデータレジスタ回路DRが接続される。 Simultaneously, the transistor TT signal BLCD rises to about 10V is turned on, the bit line BL and the data register circuit DR is connected.

【0201】このとき、データレジスタ回路DRに供給される電源VBITも10V程度にまで上昇する。 [0201] At this time, the power VBIT supplied to the data register circuit DR also rises to about 10V. 第1 First
のデータラッチ回路DR1に“1”がラッチされていれば、ビット線BLの“H”がそのまま維持される。 If it is a data latch circuit DR1 to "1" is latched, the "H" of the bit line BL is maintained. また、この第1のデータラッチ回路DR1に“0”がラッチされていれば、プリチャージされたビット線のレベルは“L”になり、浮遊ゲートへ電子の注入が起る。 Further, if the first data latch circuit DR1 "0" is latched, becomes level "L" of the precharged bit line, electron injection occurs into the floating gate. このようにして、256バイト分の書込みが同時に行われる。 In this way, 256 bytes of writing is performed at the same time.

【0202】続いて、前述のように、プログラム動作が終了した後ベリファイコマンドCFが入力される。 [0202] Then, as described above, verify command CF after the program operation has been finished is inputted. これにより、信号BLCDは0Vとなり、BLCRLは5V Thus, the signal BLCD becomes 0V, BLCRL is 5V
に、信号VBITは5Vとなるとともに、リセット信号RSTによりビット線が放電される。 To, with the signal VBIT becomes 5V, the bit line is discharged by a reset signal RST. このとき、書込みデータはデータレジスタ回路DR内の第2のラッチ回路DR2にラッチされたままの状態となる。 At this time, the write data is the state of being latched to the second latch circuit DR2 of the data register circuit DR. この状態で、 In this state,
リードプリチャージ回路RPCに“H”の制御信号RP Control signal RP of "H" to read precharge circuit RPC
Cが加えられ、ビット線がプリチャージされる。 C is added, the bit lines are precharged.

【0203】続いて、信号BLCDが5Vになり、これにともない、リードデータが第1のラッチ回路にラッチされる。 [0203] Subsequently, the signal BLCD becomes 5V, With this, the read data is latched in the first latch circuit. この時、第2のラッチ回路DR2にラッチされたデータとコンパレートを行う。 This time, the latched data and the comparator in the second latch circuit DR2. 続いて、信号BLCD Then, signal BLCD
は0Vとなり、データラッチ回路がメモリセルと切離される。 Becomes 0V, the data latch circuit is disconnected from the memory cell. 続いて、信号VREADが5Vとなり、トランジスタT 21 、T 22がオンし、第1のラッチ回路DR1にコンパレート結果がラッチされる。 Then, next signal VREAD is 5V, the transistors T 21, T 22 is turned on, comparator result is latched by the first latch circuit DR1. このレベルは、図83 This level, as shown in FIG. 83
に破線で囲んだ、書込みデータが“1”、ベリファイデータが“0”という条件でもエラー判定がされる。 Surrounded by a broken line, the write data is "1", the verify data is error determined even on the condition that "0". つまり、書込みデータが“1”、ベリファイデータが“0” In other words, the write data is "1", verify data is "0"
という、第11の実施例では無視していた条件でも、ベリファイNG信号が出力される。 That, even under the conditions that were ignored in the eleventh embodiment, the verify NG signal is output.

【0204】ベリファイリード動作は、第11実施例と同様である。 [0204] verify read operation is the same as the 11th embodiment. すなわち、プログラム動作から所定時間経過後、ベリファイリードコマンドCFを入力すると、ベリファイ出力モードに入る。 That is, after a predetermined time from the program operation, by entering the verify read command CF, enters the verify output mode. すると、/REを“H”→ Then, "H" the / RE →
“L”→“H”→“L”と順次に変化させることによって、カラムアドレスACが次々にインクリメントし、順次にラッチデータの内容を256バイト分(256回) "L" → "H" → by "L" and to successively change, incremented one after another column address AC, 256 bytes sequentially the contents of the latch data (256)
出力する。 Output. 図82の回路構成では、図83において説明した、コンパレートした結果が出力される。 In the circuit configuration of FIG. 82, described in FIG. 83, comparator result is output. すなわち、 That is,
ベリファイNGのビットに対しては“1”データが、それ以外のビットに対しては“0”データがパラレルに出力される。 Verifying NG against the bit data "1", for the other bits "0" data is output in parallel.

【0205】以上には、コマンド入力により、プログラム、ベリファイ、再プログラムを行う方式で説明したが、プログラムコマンドを入力することにより、内部オート動作によりベリファイ動作、再プログラム動作を行い、PASS、FAIL判定を行うようにすることもでき、このようにすれば、さらに使いやすくなる。 [0205] above is by the command input, program, verify, has been described in a manner of performing re-program, by entering a program command, performs a verify operation, reprogramming operation by the internal automatic operation, PASS, FAIL determination can also be performed to, in this manner, it becomes easier to use.

【0206】図84、図85の基本概念ブロック図を示す。 [0206] FIG. 84 shows a basic conceptual block diagram of FIG. 85. プログラムオートコマンドはコマンドレジスタ回路CRにより解読される。 Program auto command is decoded by the command register circuit CR. この回路CRの出力に基づいて、論理回路LOG1がパルス信号AUTOpules Based on the output of the circuit CR, the logic circuit LOG1 pulse signal AUTOpules
を出力する。 To output. 信号AUTOpulesは、フリップフロップFF1に入力され、プログラムモード信号PROが“H”レベルの状態でラッチされる。 Signal AUTOpules is input to the flip-flop FF1, the program mode signal PRO is latched in a state of "H" level.

【0207】次にPROの信号が“H”レベルになることによりプログラムが開始される。 [0207] Then the signal of the PRO program is started by the "H" level. 所定のプログラム時間後、論理回路2からのプログラム終了信号PROEにより、フリップフロップFF1及びコマンドレジスタ回路CRをリセットする。 After a predetermined program time, the program end signal PROE from the logic circuit 2, to reset the flip-flop FF1 and command register circuit CR. プログラム終了信号PROE Program completion signal PROE
は、フリップフロップFF1に入力するとともにフリップフロップFF11にも入力され、ベリファイモードとなる。 Is also input to the flip-flop FF11 receives an input to the flip-flop FF1, the verify mode. 所定のベリファイ時間は、バイナリカウンターB Predetermined verify time, the binary counter B
C11によりカウントされる。 It is counted by the C11.

【0208】このとき、前記説明のようなベリファイ動作を行い、ベリファイOKか否かを判定する。 [0208] At this time, performs verification as the description determines whether the verification OK or not. もし、N If, N
Gの場合は、プログラム回数をカウントするカウンタP For G, the counter P for counting the number of times of programming
NCのカウント値を1つ進めるとともに再プログラムを行う。 The count value of the NC performs reprogramming with advanced by one. OKの場合はpassとする。 In the case of OK to pass.

【0209】このようにすることにより、オートプログラムコマンドを入力するだけでPASS、FAILの判定が可能となり、使いやすくなる。 [0209] By doing so, PASS only need to enter the auto-program command, it is possible to determine FAIL, easier to use.

【0210】上記説明はプログラム動作をベースに説明したが、消去動作についてもまったく同様に考えることが可能である。 [0210] it has been described based on the above description the program operation, but it is possible to think in exactly the same is true for the erase operation.

【0211】次に、ベリファイリードとオートプログラムの組み合わせについて説明する。 [0211] Next, a description will be given of a combination of the verification lead and the auto program. 再プログラムを所定の回数行っても、ベリファイがNGのままであると、そのページ(256バイト)はエラーとして扱われる。 Even when the re-program carried out a predetermined number of times, and verify the remains of NG, the page (256 bytes) is treated as an error. ここで、何ビットのセルがベリファイNGとなっているかを外部から識別することができる。 Here, what the bit cell can be identified from the outside whether the a verification NG. ここではこれをベリファイリードモードと呼ぶことにする。 Here, it is to be referred to as verify read mode. 以下、プログラム→ベリファイリードの動作を図86のタイムチャートを用いて説明する。 It will be described below with reference to the time chart of FIG. 86 the operation of the program → verify read.

【0212】プログラム動作は、前述したものと同様である。 [0212] The program operation is the same as those described above. プログラムコマンドPCが入力されるとプログラムモードになる。 When a program command PC is input made to the program mode. 外部からは、カラムアドレスとページを示すページアドレスが入力される。 Externally, the page address indicating the column address and the page are inputted. このとき、データレジスタ回路DRのトランスミッショントランジスタT In this case, transmission transistor T of the data register circuit DR
Tを制御する信号BLCDが“L”となり、トランジスタTTがオフする(図55参照)。 Signal BLCD to control T becomes "L", the transistor TT is turned off (see FIG. 55). また、これと共に、 Also, along with this,
昇圧回路SUが動作し始め、次第に書込みプリチャージ回路WPCに入力される信号BLCRL、BLCUが昇圧してゆき、10V程度まで上昇する。 Booster circuit SU starts to operate, the signal is input gradually to the write pre-charge circuit WPC BLCRL, BLCU is Yuki boosts, rises to about 10V. このとき、メモリセルアレイ群の中のビット線BLの電位も、BLCR At this time, the potential of the bit line BL in the memory cell array groups, blcr
Lの電位上昇と共に上昇する。 L increases with increasing potential of. このとき、選択されたW In this case, the selected W
Lは20V程度の高電位に、NANDセル群のソース側のセレクトゲートトランジスタのゲートは0Vに、他のゲートは10V程度の中間レベルにそれぞれ設定される。 L is the high potential of about 20V, the gate of the source side select gate transistor of the NAND cell group to 0V, and the other gate is set to an intermediate level of about 10V.

【0213】この状態で、カラムアドレスACを順次変化させ、書込みデータをデータレジスタ回路DRへ入力していく。 [0213] In this state, sequentially changing the column address AC, will enter the write data to the data register circuit DR. 図では/WEが入力データのラッチ信号として働いている。 In the figure works as a latch signal of the input data / WE. このとき、データレジスタ回路DRへ入力された書込みデータはそこにラッチされる。 At this time, the write data input to the data register circuit DR is latched therein. 256バイト分の書込みデータがそれぞれデータレジスタ回路D 256 bytes of write data respectively the data register circuit D
Rにラッチされると、信号BLCUが“L”となって書込みプリチャージ回路WPCはオフする。 When latched in the R, the write precharge circuit WPC signal BLCU changes to "L" is turned off. これと共に、 At the same time,
信号BLCDが10V程度にまで上昇してトランジスタTTがオンし、ビットラインBLとデータレジスタ回路DRが接続される。 Transistor TT is turned on the signal BLCD rises to about 10V, the bit line BL and the data register circuit DR is connected. このとき、データレジスタ回路DR At this time, the data register circuit DR
に供給される電源VBITも10V程度にまで上昇する。 Power VBIT supplied also rises to about 10V. この回路DRに“1”がラッチされていれば、ビット線BLの“H”がそのまま維持される。 Long as is "1" in this circuit DR is latched, the "H" of the bit line BL is maintained. また、このデータレジスタ回路DRに“0”がラッチされていれば、 Further, "0" to the data register circuit DR is if it is latched,
プリチャージされたビット線のレベルは“L”になり、 Level of the precharged bit line goes to "L", the
浮遊ゲートへの電子の注入が起る。 Electron injection into the floating gate occurs. このようにして、2 In this way, 2
56バイト分の書込みが同時に行われる。 56 bytes of the writing is performed at the same time.

【0214】続いて、所定時間経過後、一括ベリファイコマンドVCではなく、ベリファイリードコマンドCF [0214] Then, after a predetermined time has elapsed, rather than the collective verify command VC, verify read command CF
を入力するとベリファイ出力モードに入る。 If you enter into the verify output mode. カラムアドレスACを次々にインクリメントさせ、順次ラッチデータの内容を256バイト分(256回)出力する。 Is incremented column address AC successively, 256 bytes the contents of the sequential latch data (256) output. ベリファイNGのビットに対しては“1”が、それ以外のビットに対しては“0”がパラレルに出力される。 For bit verification NG is "1", with respect to the other bits "0" is output in parallel.

【0215】このように、一括ベリファイ回路を用いた構成で、ベリファイNGかどうかをチップ外部に出力することができる。 [0215] Thus, in a configuration using a batch verify circuit can output whether the verification NG outside the chip. ここで、出力データは従来のような実際にセルに書込まれたデータではなくて、再書込みをすべきかどうかを示すベリファイNG信号である。 Here, the output data is not the actual data written into the cell, such as a conventional and verifying NG signal indicating whether to re-write. 従って、外部にコンパレート回路などを持つ必要なしに、書込みエラーのおきたセル数をカウントすることができる。 Therefore, it is possible without the need with such comparator circuit external to count the number of cells came up for a write error. ベリファイリードで“0”が出力されたセルの合計が“1”ページ分でのベリファイNGの合計である。 The sum of the cell that has been output "0" in the verify read is the sum of the verification NG at "1" page. また、当然ではあるが、どこの番地でベリファイNGがあったかを特定することができる。 In addition, although of course there is a, it is possible to identify whether there is a verify NG anywhere in the address.

【0216】次に、ベリファイNGのカウントとECC [0216] Next, the verify NG count and ECC
(エラーコレクト回路)と組合わせた実施例を説明する。 A description will be given of an embodiment in combination with (Error Correct circuit). 一般に、記憶データの信頼性を高めるため冗長セルを付加してエラーセルを補償する手法が使われている。 In general, techniques for compensating for the error cell by adding redundant cells to enhance the reliability of the stored data is used.
例えば、256バイト(2Kビット)のページに対して64ビットの冗長ビットを設ける。 For example, providing a redundant bit 64 bit for a page of 256 bytes (2K bits). これに冗長ビットのデータとしてハミングの距離を用いたハミング符号化を行うと、6ビットまでのデータ誤りを修正することができる。 Doing Hamming coding using Hamming distance as this redundant bit data, it is possible to correct the data error of up to 6 bits. さらに一般的に、Mビットのデータ列に対してN More generally, N for the data string of M bits
ビットの冗長ビットを追加すると、 When you add a redundant bit of the bit, を満たすTビットの誤りを修正できる。 It can correct errors of T bits satisfying.

【0217】ECC回路を有する実施例のフローチャートを図87に示す。 [0217] illustrates a flow chart of an embodiment having an ECC circuit in Figure 87. 書込み動作に入り、プログラムを開始すると、1ページ(256バイト)分のデータが書込まれる。 It enters the write operation, when you start the program, one page (256 bytes) of data is written. さらに、エラーコレクト回路の64ビットの冗長セルに冗長データが書込まれる。 Further, redundant data is written to the 64-bit redundant cell error collect circuit. 続いて、ベリファイ動作に入り、ベリファイOKならば書込みが異常なく終了したことになり、書込み動作が終了する。 Then, enter the verification operation, verify OK if writing will be has been completed without any abnormality, the write operation is completed. ベリファイがNGであれば、次に、再プログラムが何回目かを示すカウンターと比較して、これが3回目以下であれば再プログラムを行う。 If verification is a NG, then, as compared to counter the re-program it indicates how many times, this is to re-program equal to or less than the third time. 再プログラムの設定回数(この場合3 Set number of times of re-program (in this case 3
回)を越えた場合、ベリファイリードを行う。 If you exceed the times), carry out the verification reading. ここで、 here,
前述したように、1ページ分のNGビットの個数をカウントする。 As described above, counts the NG number of bits of one page. 続いて、このカウント結果が所定の冗長ビット数(この場合64ビット)で修正することができるかを比較し、これが出来れば、書込みOKとなり、書込み動作が終了する。 Subsequently, the count result is compared whether it is possible to correct a predetermined number of redundant bits (in this case 64 bit), if this is possible, write OK, and the write operation is terminated. また、NGビット数が冗長ビットでさえも救えないほど大きければ書込みエラーとなる。 In addition, the write error is larger as the NG the number of bits is not able to save even a redundant bit.

【0218】このようにすると、書込みNGビットが生じたとしてもECCで救済できる範囲内であれば書込みエラーとならない。 [0218] Thus, not a write error as long as it is within the range that can be relieved by the ECC as write NG bits occurs. 従って、このように記憶装置を構成した場合、外部からみた書込みエラー数が従来と比較して大幅に低下する。 Therefore, when configured in this way the storage device, the number of write errors that viewed from the outside is greatly reduced as compared with the conventional. とくに、経時劣化のあるEEPRO In particular, EEPRO with deterioration with time
Mでは効果が顕著である。 In M effect is remarkable.

【0219】また、上記のような構成でECC回路を付加した場合、NGビットがあるにも拘わらず書込みエラーとならないことがある。 [0219] Also, when adding an ECC circuit in the above configuration, there may not a write error Despite NG bits. しかし、NGビットがECC However, NG bit ECC
で救済出来る範囲であるかを判定しながら、ECCの救済限界にどれほど近づいているかを知ることができる。 In while determining whether the range that can be relief, it is possible to know by how much closer to the relief limit of ECC.
例として、ECCの救済限界の8割がNGビットとなったとき、警告を発するようにすれば良い。 As an example, when 80% of the repair limit of ECC becomes NG bits may be to alert. とくに、経時劣化のあるEEPROMではチップの寿命を判定する手段となる。 In particular, the means for determining the lifetime of the chip in the EEPROM of deterioration with time.

【0220】さらに図55、図6に示した実施例に説明したようにベリファイ動作は一括で行える。 [0220] Further, FIG. 55, the verify operation as described in the embodiment shown in FIG. 6 is performed in bulk. 従って、ベリファイ、を含めた書込み時間はそれほど長くならない。 Therefore, verify, the writing time including is not so long.

【0221】以上、ECCを付加した実施例を説明したが、これは、ワンチップで構成しても良いし、複数のE [0221] Having described the embodiments added with ECC, which may be constituted with one chip, a plurality of E
EPROMチップからなる記憶システムとして構成しても良い。 It may be configured as a storage system composed of EPROM chip. 効果はまったく変らない。 Effect does not change at all. また、冗長コードの生成法としてハミング方式を用いたが、これに限る必要はなく、リードソロモン式符号化法、HV符号化法、ファイアー符号化法、サイクリック符号化法等、種々の符号化法を用いても良い。 Although using Hamming method as method of generating redundant code is not necessarily limited thereto, the Reed-Solomon type coding method, HV coding method, Fire coding method, cyclic coding method, various coding the law may also be used.

【0222】以上、アドレス制御を外部入力で行う方法で説明をおこなってきたが、以下にアドレスピンとデータ入力ピンを共通にした例を説明する。 [0222] Having thus performed described method of performing address control external input, an example in which the common address pins and data input pin below.

【0223】図88にその一例を示す。 [0223] an example of which is shown in FIG. 88. ここで、AL Here, AL
E,NWP,CE,NWE,REは外部制御信号である。 E, NWP, CE, NWE, RE is an external control signal. これらの信号はそれぞれ対応する入力ピンから入力され、チップの動作モードが決定される。 These signals are input from the corresponding input pins, chip operation mode is determined. また、制御回路からは、チップがアクセス可能か、不可能かを示す信号が、Ready /Busyピンを介して、外部に出力される。 Also, from the control circuit, a signal indicating whether the tip is accessible either impossible, via the Ready / Busy pin is output to the outside.
外部信号CLEはコマンド入力モードを決定する。 External signal CLE determines the command input mode. 外部制御信号ALEはアドレス入力モードを決定する。 External control signal ALE determines an address input mode. 外部制御信号CEはチップセレクト信号である。 External control signal CE is a chip select signal. 外部制御信号NWEは、コマンド入力モード、アドレス入力モード及びデータ入力で、それぞれの入力データを取り込むクロック信号の働きをする。 External control signal NWE is, a command input mode, the address input mode and data input to the function of the clock signal to capture the respective input data. 外部制御信号REは、データ読み出し時に入力されたアドレスから連続したアドレスを読みだす際の、アドレスインクリメントと、出力バッファのイネーブル機能を持つクロック信号である。 External control signal RE is at the time of reading the consecutive addresses from the address inputted when reading data, a clock signal having an address increment, the enable function of the output buffer.

【0224】図88は書き込みを行う場合の外部制御モードを示すタイミングチャートである。 [0224] Figure 88 is a timing chart showing the external control mode when writing. ここで、まず、 Here, first of all,
コマンド入力モードで、シリアルデータ入力コマンド8 At the command input mode, serial data input command 8
0Hが入力される。 0H is input. これにより、チップは、プログラム開始番地を入力するため、アドレス入力モードとなる。 Thus, the chip is for inputting a program start address, the address input mode.
アドレス入力モードでは、外部制御信号NWEの3ステップのクロックで、カラムアドレス及びページアドレスを、アドレスバッファに取り込み、各内部アドレス信号を入力アドレスデータに対応した所定の論理レベルに決定する。 The address input mode, the clock of the 3 steps of the external control signal NWE, the column address and page address, capture the address buffer to determine a predetermined logic level corresponding to the input address data to the internal address signal. このときReady /Busy出力端子にReady 信号が保持されるように構成されている。 Ready signal is configured to be retained at this time Ready / Busy output terminal. アドレス入力動作が終了すると、信号SDICが“L”→“H”レベルに変化する。 When the address input operation is completed, the signal SDIC changes to "L" → "H" level. このため、共通バスラインIOi/IOiB For this reason, the common bus line IOi / IOiB
に、書き込みデータ及びその反転データが、I/O入力端子より、転送される。 The write data and the inverted data, from I / O input terminal is transferred. 次に、外部制御信号NWEが“L”レベルとなっている間、入力されたカラムアドレスに対応するカラムデコーダ出力信号CSLnが“H” Then, while the external control signal NWE is in the "L" level, the column decoder output signal CSLn corresponding to the input column address "H"
レベルとなる。 The level. このようにしてデータレジスタ内にデータが転送される。 Such data is transferred to the data register to.

【0225】その結果、0番地からN−1番地までのデータレジスタの内容は、イニシャライズされた時のデータ“1”となっている。 [0225] As a result, the contents of the data register from the address 0 to N-1 address has a data "1" when it is initialized. N番地からN+j番地までのデータレジスタには、I/O入出力端子から入力された、 The data registers from address N to N + j address, is input from the I / O input and output terminals,
データがラッチされている。 Data is latched.

【0226】このデータ入力モード後、コマンド入力モードで、オートプログラムコマンド10Hを入力すると、チップはメモリセルへの書き込みを行う。 [0226] After the data input mode, the command input mode, entering the auto-programming command 10H, the chip performs the writing to the memory cell.

【0227】この後は、前記説明の動作(プログラム→ [0227] After this, the description of the operation (program →
ベリファイ→再プログラム)が自動的に行われる。 Verify → re-program) is automatically performed.

【0228】上記書き込み動作中は、Ready /Busy出力端子よりBusy信号が出力される。 [0228] In the above write operation, Busy signal from the Ready / Busy output terminal is output. 所定の書き込み時間が経過すると、自動的にREADY信号が出力されるように設定されている。 When a predetermined write time has elapsed, it is automatically set to READY signal is outputted. この書き込みモードが正常に終了したかの検知は、コマンド入力モードで70Hのフラグリードコマンドを入力して、ベリファイの結果(信号PE The detection or the writing mode is successful, enter the flag read command 70H in the command input mode, the verify results (signal PE
OK)をI/O入出力端子より読み出すことにより可能である。 OK) to be by reading from I / O input and output terminals.

【0229】図89は、前述した半導体メモリに、オートコマンドを用いずに書き込みを行う場合における外部制御信号の入力波形と、データ入力タイミングを示す。 [0229] Figure 89 is a semiconductor memory described above, shows an input waveform of an external control signal in the case of writing without using the auto command, a data input timing.
コマンド入力モードで、シリアルデータ入力コマンド8 At the command input mode, serial data input command 8
0Hが入力される。 0H is input. これにより、チップはプログラム開始番地を入力するため、アドレス入力モードとなる。 Thus, the chip is for inputting a program start address, the address input mode. アドレス入力モードでは、前述の読みだしモードと同様に、外部制御信号WEが“L”レベルとなっている間に入力された、カラムアドレスに対応するカラムデータ出力信号が“H”レベルとなる。 The address input mode, similarly to the read mode described above, is input between the external control signal WE is "L" level, the column data output signal corresponding to the column address becomes "H" level. これにより、データレジスタのラッチ内容は、共通バスライン上の書き込みデータラッチに書き込まれる。 Thus, the latch content of the data register is written to the write data latch on the common bus line. このようにして順次、書き込みデータがラッチされる。 Thus sequentially, the write data is latched. ラッチが終わると、プログラムコマンド“40H”が入力され、プログラムモードへ移行する。 When the latch is completed, the program command "40H" is input, the process proceeds to the program mode.

【0230】次に、ベリファイコマンドを入力すると、 [0230] Then, when you enter the verify command,
ロウアドレスに応じたアドレスバッファ回路内の内部アドレス信号に対応したワード線が選択される。 Word line corresponding to the internal address signal in the address buffer circuit according to the row address is selected. 更に、所定のディレイ時間の後、選択されたワード線にコントロールゲートが接続された1ページ分のメモリセルデータが、ビット線を介して読み出され、データレジスタにラッチされる。 Further, after a predetermined delay time, the memory cell data of one page whose control gates are connected to the selected word line is read out via the bit line is latched in the data register. 次に、このデータレジスタの内容PEを、 Next, the contents PE of the data register,
“H”→“L”→“H”と変化させ、カラムアドレスをインクリメントさせ、順次、データをチップ外部に呼び出す。 "H" → "L" → "H" and changing, by incrementing the column address sequentially calls the data outside the chip. 読みだしたデータを、チップで、外部記憶書き込みデータとコンパレートする。 The data read in the chip, to external storage write data and comparator. これにより、どの番地で、何ビットがエラーとなったかを判定することができる。 Thus, at any address, how many bits it is possible to determine whether an error.

【0231】図90にその書き込み、ベリファイ動作を行う場合の、外部制御信号の入力波形とデータ入力タイミングを示す。 [0231] The write in Figure 90, in the case of performing the verify operation, shows the input waveform and a data input timing of the external control signal. まず、コマンド入力モードで、シリアルデータ入力コマンド80Hが入力される。 First, a command input mode, the serial data input command 80H is inputted. これにより、 As a result,
チップはプログラム開始番地を入力するため、アドレス入力モードとなる。 Chip in order to enter the program start address, the address input mode. アドレス入力モードでは、前述の読みだしモードと同様に、外部制御信号WEの3ステップのクロックで、カラムアドレス及びページアドレスを、 The address input mode, similarly to the read mode described above, the clock of the 3 steps of the external control signal WE, the column address and page address,
各々のアドレスバッファ回路に取り込み、各内部アドレス信号を入力アドレスデータに対応した所定の論理レベルに設定する。 Incorporation in each of the address buffer circuit, set to a predetermined logic level corresponding to the input address data to the internal address signal. その後、外部制御信号WEが“L”レベルとなっている間に入力された、カラムアドレスに対応するカラムデータ出力データが“H”レベルとなる。 Thereafter, it inputted while the external control signal WE is "L" level, the column data output data corresponding to the column address becomes "H" level. これにより、データレジスタのラッチ内容は、共通バスライン上の書き込みデータに書き込まれる。 Thus, the latch content of the data register is written to the write data on the common bus line. このようにして、順次、書き込みデータをラッチする。 In this manner, sequentially latches the write data. このラッチが終わると、プログラムコマンド“40H”が入力され、 When the latch is completed, the program command "40H" is input,
プログラムモードへ移行する。 To shift to the program mode. このデータ書き込み時は、次のベリファイリードコマンドが入力されるまでの間、書き込みを行う。 The time of data writing, until the next verification reading command is input, performs the write.

【0232】次に、ベリファイコマンド(一括ベリファイ)を入力すると、前述の説明のように、一括ベリファイが行われる。 [0232] Next, when entering the verify command (batch verify), as in the previous description, the batch verify is performed. 次に、この状態で先述と同じように、R Then, in the same way as described above in this state, R
Eを“H”→“L”→“H”と変化させ、カラムアドレスをインクリメントさせ、順次、データをチップ外部に読み出す。 E the "H" → "L" → "H" and changing, by incrementing the column address sequentially reads out data to the outside of the chip.

【0233】このようにすると、書き込みNGとなったビットからは、“0”データが、OKとなったビットからは“1”データが出力される。 [0233] In this way, from the bits became the writing NG, "0" data, from the bits is OK "1" data is output. このため、疑似的ではあるが、不良ビット数を判定することができる。 Therefore, there is a pseudo but it is possible to determine the number of defective bits. 図91 Figure 91
は図90に示したシステムの他の例である。 Is another example of the system shown in FIG. 90. ここでは、 here,
ベリファイリードコマンドの入力後に、REを動かし、 After the input of the verify read command, move the RE,
カラムアドレスをインクリメントすることなく、フラグリードコマンド“70H”を入力し、プログラムOKか否かを出力する例を示した。 Without incrementing the column address, type a flag read command "70H", an example of outputting or program OK or not. このようにシステムを構成しても、Fail/Passの判定は可能である。 Be configured system this way, it is possible determine Fail / Pass.

【0234】周知のようにNOR型のメモリセルへのデータの書き込みは、フローティングゲートへのホットエレクトロンの注入によりなされる。 [0234] Writing of data into well-known as NOR-type memory cell is made by injection of hot electrons into the floating gate. 故に、書き込み時、 Therefore, at the time of writing,
1つのメモリセル当たり1〜2mA程度の書き込み電流を消費する。 Consuming write current of about one per memory cell 1~2MA. このため、NAND E 2型では可能であるが、NOR型では256バイト等のページ書き込みが行なえない。 Therefore, although it is possible in NAND E 2 type, can not be performed is the page write such 256 bytes in NOR type. しかしながら、NOR型は、読み出しスピードが速い等のメリットを有することから利用されている。 However, NOR type is available from the read speed is an advantage of the fast, and the like.

【0235】NOR型は、E 2故に、オンボード上でのデータの書き換えが可能である。 [0235] NOR type, thus E 2, it is possible to rewrite the data on the on-board. まず、アドレス指定を行ない、書き込みデータを入力し、メモリセルへ書き込みを行ない、次に書き込んだアドレスのデータを読みだし、データの比較を行ない、書き込みがなされたか否かを判定する。 First, performs addressing, enter the write data, determines performs writing into the memory cell, then written read the data of the address, it performs comparison of the data, whether the writing has been performed.

【0236】ボード上でこのような動作を行わせる場合には、CPUが、データの書き込み、ベリファイ動作に必要な信号を作ることになる。 [0236] In the case of performing such work on board, CPU is writing data in the creation of a signal necessary for the verify operation. このため、この間、CP For this reason, during this period, CP
Uが専有されてしまうという問題がある。 U there is a problem that is proprietary.

【0237】従って、書き込み、ベリファイ動作を、チップ内部でオート化をすることにより、CPUを開放する方法が一般的となっている。 [0237] Therefore, write and verify operation, by the automatic reduction in the chip, a method of opening the CPU has become common.

【0238】この時、書き込みデータをラッチする回路と、読み出したデータをラッチする回路と、このデータを比較する回路とを設けた例もある(特願平3−125 [0238] At this time, there are a circuit for latching write data, and a circuit for latching the read data, even example in which a circuit for comparing the data (Japanese Patent Application No. 3-125
399)。 399). この例ではパターンエリアが比較的大きくなり、チップサイズが大きくなるという問題がある。 In this example a relatively large pattern area, there is a problem that the chip size increases.

【0239】以下に説明する実施例は、比較的小さなパターンエリアで、書き込みだけでなく、消去時にも使えるようにしたものである。 [0239] The embodiment described below, a relatively small pattern area, as well as writing, in which to be able to use even at the time of erasing.

【0240】即ち、これまでに述べた実施例は、NAN [0240] In other words, the embodiment described so far, NAN
D構造のメモリセルを例にしたものであるが、以下には、2層構造のNOR型のセルを用いた場合の一括ベリファイ方式について述べる。 Although the memory cell of the D structure is obtained by the Examples, the following describes the batch verify method when using a NOR type cell having a two-layer structure. 即ち、図92〜図94に2 In other words, 2 is shown in FIG. 92 to FIG. 94
層構造のメモリセル(EEPROM)の一例を示す。 It shows an example of a memory cell of the layer structure (EEPROM).

【0241】図92はパターン平面図、図93は図92 [0241] Figure 92 is a pattern plan view, Fig. 93 Fig. 92
のB−B′線断面図、図94は図92のC−C′線断面図である。 Line B-B 'sectional view, FIG. 94 C-C of Figure 92' of a cross-sectional view taken along line. これらの図において、211は第1層目の多結晶シリコンからなる浮游ゲート(FG)である。 In these figures, 211 is a floating gate (FG) made of polycrystalline silicon of the first layer. 21 21
2は第2層目の多結晶シリコンからなる制御ゲート(C The second control gate made of polycrystalline silicon of the second layer (C
G)である。 It is a G). この制御ゲート212はメモリセルのワード線として使用される。 The control gate 212 is used as a word line of the memory cell.

【0242】また、213は、P型の基板である。 [0242] In addition, 213 is a P-type substrate of. 21 21
4および215は、この基板214上に形成されたN + 4 and 215, formed on the substrate 214 N +
型拡散層からなるソース(S)及びドレイン(D)である。 A source consisting -type diffusion layer (S) and drain (D). 216は、コンタクトホールである。 216 is a contact hole. 217は、このコンタクトホール217を介して、上記ドレイン21 217 through the contact hole 217, the drain 21
6と接続されるアルミニウム層(ビット線BL)である。 An aluminum layer connected to the 6 (bit line BL). さらに、218は浮游ゲートトランジスタ分のゲート絶縁膜であり、厚さは100オングストロームである。 Further, 218 denotes a gate insulating film of the floating gate transistor fraction and a thickness of 100 angstroms. 219は、浮游ゲート211と制御ゲート12との間に設けられた絶縁膜であり、例えばO−N−O構造(Oxide-Nitride-Oxide )の3層構造膜で構成されており、厚さは酸化膜換算で約200オングストロームである。 219 is an insulating film provided between the floating gate 211 and the control gate 12, for example, O-N-O is composed of three-layer structure film structure (Oxide-Nitride-Oxide), the thickness about 200 angstroms in terms of oxide film. 220はフィールド絶縁膜であり、221は層間絶縁膜である。 220 denotes a field insulating film, 221 denotes an interlayer insulating film.

【0243】次に、動作原理を説明する。 [0243] Next, the operation principle. 消去時には、 At the time of erasing,
ソース214に消去電圧12Vを印加し、ドレイン21 The erasing voltage is applied to 12V to the source 214, drain 21
5をフローティング状態とし、制御ゲート213を0V 5 in a floating state, the control gate 213 0V
とする。 To. これにより、薄いゲート絶縁膜18を介して、 Thus, through a thin gate insulating film 18,
浮游ゲート211とソース214との間に、高電圧が印加される。 Between the floating gate 211 and source 214, a high voltage is applied. これによりファウラー・ノルトハイムのトンネル効果により、浮游ゲート211中の電子が、ソース214に放出され、消去が行われる。 Thus the tunneling Fowler-Nordheim, electrons in the floating gates 211, are discharged to the source 214, the erase is performed.

【0244】書き込み時には、ドレイン215に約6V [0244] At the time of writing, about to drain 215 6V
を、ソース214に0Vを、制御ゲート213に12V And the 0V to the source 214, the control gate 213 12V
をそれぞれ印加する。 And applies each. これにより、ドレイン近傍で、インパクト・アイオナイゼーションが起こり、電子が浮游ゲート11に注入され、書き込みが行なわれる。 Thus, in the vicinity of the drain, occurs impact Iona homogenization, electrons are injected into floating gate 11, the writing is performed.

【0245】読み出し時には、ドレイン215に1V [0245] At the time of reading, 1V to the drain 215
を、ソース214に0Vを、制御ゲート213に5Vを加える。 And the 0V to source 214, adding 5V to the control gate 213. このとき、浮游ゲート211中に電子が有るか否かによりオフ/オンし、それぞれ、データ“0”又は“1”を示すことになる。 In this case, the off / turned on by whether electrons exist in the floating gate 211, respectively, will exhibit data "0" or "1".

【0246】このようなメモリセルを用いた半導体集積回路、例えば4ビット構成でのフラッシュ型EEPRO [0246] The semiconductor integrated circuit using such a memory cell, for example a flash type in the 4-bit configuration EEPRO
Mは、図95に示すように構成される。 M is configured as shown in FIG. 95.

【0247】図95において、A 0 〜A iはローアドレス入力信号であり、ローアドレス・バッファ回路1により増幅・整形されたのち、ローデコーダ回路2に入力する。 [0247] In FIG. 95, A 0 to A i is a row address input signal, after being amplified and shaped by a row address buffer circuit 1 is input to the row decoder circuit 2. i+1 〜B jはカラムアドレス入力信号であり、カラムアドレス・バッファ回路3により増幅・整形されたのち、カラムデコーダ回路4に入力する。 The B i + 1 ~B j is a column address input signal, after being amplified and shaped by a column address buffer circuit 3 are input to the column decoder circuit 4. ローデコーダ回路2は、複数のワード線WLのうちの1本だけを選択する。 Row decoder circuit 2 selects only one of the plurality of word lines WL. カラムデコーダ回路4は、各カラム選択ゲート回路6中の1本のゲート6Aを選択的にオンして、ビット線BLを各I/O毎に1本、都合4本だけ選択する。 Column decoder circuit 4, a single gate 6A of each column selection gate circuit in 6 selectively turned on, one bit line BL for each I / O, to select four convenience only. これによって、メモリセルアレイ5の中から、各I/O毎に1個、都合4個のメモリセルMCが選択される。 Thus, from the memory cell array 5, one for each I / O, conveniently four memory cells MC is selected. 選択された各メモリセルMCの情報が、それぞれセンスアンプ回路7で検知・増幅される。 Information of each memory cell MC selected is sensed and amplified by the sense amplifier circuit 7, respectively. 各センスアンプ回路7の出力が、各出力バッファ回路8を経て、チップ外部へ読出される。 The output of each sense amplifier circuit 7, via the output buffer circuit 8 is read to outside the chip. つまり、4つの情報が同時に外部に出力される。 That is, four pieces of information are output to the outside at the same time.

【0248】図95においては、メモリセルアレイ5は4つのメモリセルアレイユニット(MCAU)5Aから構成される。 [0248] In FIG. 95, the memory cell array 5 is composed of four memory cell array units (MCAU) 5A. 各ユニット5Aは、説明を簡単にするため、4本のワード線WLと、4本のビット線BLと、1 Each unit 5A, in order to simplify the explanation, four word lines WL of the four bit lines BL, 1
6個のメモリセルMCと、4つのリファレンスメモリセルRMCとを有するものとしている。 And six memory cell MC, and assumed to have a four reference memory cell RMC. 4本のビット線B Four bit lines B
Lに対応させて、カラム選択ゲート回路6中のゲート6 In correspondence L, and the gate of the column selection gate circuit 6 6
Aも、4つとしている。 A also has four and. これらのゲート6Aのうちの1 Of these gate 6A 1
つが、カラムデコーダ回路4によって、オンさせられる。 One, but by the column decoder circuit 4, it is caused to turn on. リファレンスメモリセルRMCは、途中にリファレンスゲートRBTを有するリファレンスビット線RBL Reference memory cell RMC is reference bit line RBL having a reference gate RBT in the middle
によって、センスアンプ回路(SA)7に接続されている。 By, and is connected to a sense amplifier circuit (SA) 7.

【0249】このような構成のEEPROMに対する4 [0249] 4 with respect to the EEPROM of such a configuration
ビットデータの書き込みは次のようにして行われる。 Bit data writing is performed as follows. 即ち、4つの入出力兼用パッド(図示せず)から、4つのデータを、各I/O毎に、読み込む。 That is, four input-output pad (not shown), the four data, for each I / O, read. 読み込んだデータに応じて、書き込み回路10が、ビット線BLの電位を設定する。 Depending on the read data, write circuit 10 sets the potential of the bit line BL. つまり、書き込み回路10は、書き込みデータが“0”のときは高電位を、“1”のときには低電位を、入力アドレス信号により選択されるビット線BLにそれぞれ供給する。 That is, the write circuit 10, a high potential when the write data is "0", the low potential when the "1", and supplies to bit line BL selected by the input address signal. このとき、入力アドレス信号により選択されるワード線WLにも高電位が出力される。 At this time, a high potential is output to the word line WL selected by the input address signal.

【0250】即ち、“0”データ書き込みのときは、選択されたワード線WLと、データを書き込むべきビット線BLとが高電位となる。 [0250] That is, the "0" when the data write, the word line WL selected, the bit line BL to which data is to be written has a higher potential. これにより、メモリセルMC As a result, the memory cell MC
のドレインD近傍で発生したホットエレクトロンが、メモリセルMCの浮游ゲートFGに注入される。 Hot electrons generated in the drain D neighborhood is injected into the floating gates FG of the memory cell MC. これにより、メモリセルMCのしきい値電圧が正方向へシフトされ、“0”データがメモリされる。 Thus, the threshold voltage of the memory cell MC is shifted to a positive direction, "0" data is memory.

【0251】一方、“1”データを書き込む時は、ビット線BLは低電位となる。 [0251] On the other hand, "1" when data is written, the bit line BL becomes low potential. これにより、浮游ゲートFG As a result, the floating gate FG
へ電子が注入されることはなく、メモリセルMCのしきい値電圧もシフトしない。 To no electrons are injected, the threshold voltage of the memory cell MC is also not shifted. これにより、“1”データが記憶される。 Thus, "1" data is stored.

【0252】一方、データを消去する時は、メモリセルのソースを高電圧にする。 [0252] On the other hand, when the data is erased, the source of the memory cell to a high voltage. これにより、浮游ゲートFG As a result, the floating gate FG
に注入されている電子が、F−N(ファウラーノルドハイム)のトンネル効果により、放出させられる。 Electrons injected into the, by the tunnel effect of F-N (Fowler-Nordheim), is caused to release.

【0253】図96は、図95の一部を具体的に表わしたものであり、これらの図において同一の符号は同一の回路を示している。 [0253] Figure 96 is one specifically showing a part of FIG. 95, the same reference numerals in these figures indicate the same circuit. 図96は、特にセンスアンプ回路(SA)7及びコンパレート回路9を具体的に示している。 Figure 96 is particularly specifically shows a sense amplifier circuit (SA) 7, and comparator circuit 9. さらに、コンパレート回路9に比較対象としての一方の信号を入力する回路INCIRと、コンパレート回路9の出力を受ける一括ベリファイ回路VECIRを示している。 Also shows a circuit INCIR for inputting one of the signal as compared to the comparator circuit 9, a batch verify circuit VECIR receiving an output of comparator circuit 9.

【0254】前にも述べたように、MCは浮游ゲート型MOSトランジスタからなるメモリセル、RMCは浮游ゲート型MOSトランジスタからなるリファレンスメモリセル(ダミーセル)、BLはビット線、RBLはリファレンスビット線、RBTはカラム選択ゲート用トランジスタ6Aの1個と等価なダミービット線選択用トランジスタである。 [0254] As mentioned previously, the memory cell MC is composed of floating gate type MOS transistor, RMC is the reference memory cell comprising floating gate MOS transistor (dummy cell), BL is the bit line, RBL is reference bit line, RBT is one equivalent dummy bit line select transistors of the column selection gate transistor 6A. このトランジスタRBTは、そのゲートにV CC電位が与えられ、リファレンスビット線RBLに挿入されている。 The transistor RBT is, V CC potential is supplied to a gate, which is inserted into the reference bit line RBL. BASは複数のカラム選択ゲート用トランジスタ6A,6A,…が並列に接続されているバス線、LD1はこのバス線BASに接続されている第1の負荷回路(バイアス回路)、LD2はこのリファレンスビット線RBLに接続されている第2の負荷回路(バイアス回路)である。 BAS multiple column select gate transistors 6A, 6A, bus lines ... are connected in parallel, the first load circuit (bias circuit) LD1 connected to the bus line BAS, the LD2 this reference bit a second load circuit connected to line RBL (bias circuit). 第1の負荷回路LD1の出力側のビット線BL′の電位Vinと、第2の負荷回路LD2の出力側のリファレンスビット線RBL′の電位(基準電位)Vref とは、データ検知回路28(例えばCMOS 'The potential Vin of the output side of the second reference bit line RBL of the load circuit LD2' first output of the bit line BL of the load circuit LD1 and the potential (reference potential) Vref of the data detection circuit 28 (e.g. CMOS
カレントミラーによって構成される)に加えられる。 It applied to the formed) by a current mirror.

【0255】上記センスアンプ回路(SA)7において、V CC電源とデータ検知回路部28との間には、活性化制御用のPチャネルトランジスタP4が接続されている。 [0255] In the sense amplifier circuit (SA) 7, is provided between the V CC power and data detection circuit section 28, P-channel transistor P4 for activation control is connected. このトランジスタP4のゲートには反転信号/CE Inverted signal / CE to the gate of the transistor P4
*1が与えられる。 * 1 is given. このトランジスタP4がオフの時には、データ検知回路部28が非動作状態となって、電流消費が低減される。 The transistor P4 is at off, the data detection circuit section 28 is in the non-operating state, the current consumption is reduced. また、データ検知回路部28の出力端DSOと接地端との間には、ゲートに反転信号/CE Furthermore, between the output terminal DSO and the ground terminal of the data detection circuit section 28, the inverted signal / CE to the gate
*1が与えられるNチャネルトランジスタN7が接続されている。 * N-channel transistors N7 to 1 is given is connected.

【0256】センスアンプ回路7において、リファレンスメモリセルRMCのデータに基づいて生成されるリファレンスビット線RBLの基準電位Vref と、選択されたメモリセルから読出されたデータに基づいて生成されるビット線BLの電位Vinとが、比較される。 [0256] In the sense amplifier circuit 7, the bit line BL that is generated based on the reference potential Vref of the reference bit line RBL generated based on the data of the reference memory cell RMC, to read from the selected memory cell data the potential Vin of the are compared. この比較結果に基づいて、メモリセル中の記憶データを検知し、 Based on the comparison result, it detects the data stored in the memory cell,
3つのインバータを介して出力バッファ回路8へ出力する。 Via three inverters to output to the output buffer circuit 8.

【0257】センスアンプ回路7の出力は、コンパレート回路9の一方の入力端へも入力される。 [0257] The output of the sense amplifier circuit 7 is also input to one input terminal of comparator circuit 9. コンパレート回路9の他方の入力端へは、I/O pad へ加えられた信号(書き込みデータ)が加えられる。 To the other input terminal of comparator circuit 9, the signal applied to the I / O pad (write data) is added. コンパレート回路9においては、これらの2つの入力信号を比較して、 In comparator circuit 9 compares these two input signals,
その結果(VR0)を一括ベリファイ回路VECIRに加える。 As a result the (VR0) added to the batch verify circuit VECIR. 一括ベリファイ回路VECIRには、これ以外の3ビットにおけるコンパレート回路9,からの出力V The batch verify circuit VECIR, the output V from the comparator circuit 9, in which the other 3 bits
R1,VR2,VR3も加えられる。 R1, VR2, VR3 is also added. 一括ベリファイ回路VECIRは、これらの出力VR0,VR1,VR Batch verify circuit VECIR, these output VR0, VR1, VR
2,VR3の全てが書き込みOKを示すときにのみ出力回路Dout からの出力を許容する。 2, all VR3 permits the output from only the output circuit Dout when indicating the write OK. これ以外の場合、つまり、出力VR0〜VR3のうちの1つでも、書き込みNGを示す場合には、出力回路Dout からの出力を阻止する。 Otherwise, that is, even one of the outputs VR0 to VR3, to indicate write NG prevents the output from the output circuit Dout.

【0258】図97及び図98は、それぞれ、プログラムベリファイ時及びイレーズベリファイ時におけるコンパレート回路9からの出力VR0を示す。 [0258] FIG. 97 and FIG. 98 show respectively the output VR0 from comparator circuit 9 at the time and erase verify program verify. 図97(a) Figure 97 (a)
は、“1”ライトの場合を示している。 Shows the case of "1" light. プログラムOK Program OK
の場合は、センスアンプ出力DS0が“1”となる。 In the case of the sense amplifier output DS0 is set to "1". これにより、コンパレート出力VR0も“1”、即ち、プログラムOKを示す。 Thus, comparator output VR0 also "1", that is, the program OK. 図97(b)は、“0”ライトの場合を示す。 Figure 97 (b) shows a case of "0" write. “0”ライトNGの場合にはセンスアンプ出力DS0が“1”を示す。 In the case of "0" write NG indicates the sense amplifier output DS0 is "1". このため、コンパレート回路出力VR0は“0”、即ち、プログラムNGを示す。 Thus, comparator circuit output VR0 is "0", that is, the program NG.
図97(c)は、“0”ライトの場合を示す。 Figure 97 (c) shows a case of "0" write. “0”ライトOKの場合には、センスアンプ出力DS0が“0” "0" in the case of a write OK, the sense amplifier output DS0 is "0"
を示す。 It is shown. このため、コンパレート回路出力VR0は“H”、即ち、プログラムOKを示す。 Thus, comparator circuit output VR0 is "H", that is, the program OK. なお、コンパレート回路出力VR0〜VR3の全てが“H(プログラムOK)”を示すときには、一括ベリファイ回路出力PV It should be noted that, when all of the comparator circuit output VR0~VR3 indicates the "H (program OK)", the batch verify circuit output PV
FYは“H”を示す。 FY indicates the "H". 図98からわかるように、イレーズOK/NGの場合は、センスアンプ出力DS0は“1 As can be seen from Figure 98, in the case of erase OK / NG, the sense amplifier output DS0 is "1
/O”を示す。これに応じて、コンパレータ回路出力V / O indicates ". In response, the comparator circuit output V
R0は、“1/O”を示す。 R0 represents a "1 / O". コンパレート回路出力VR Comparator circuit output VR
0〜VR3の全てがイレーズOKを示すときには、一括ベリファイ回路出力EVFYは“1”となる。 When all 0~VR3 indicates erase OK is batch verify circuit output EVFY is "1". コンパレート回路出力VR0〜VR3の1つでもイレーズNGを示すときには、前記出力EVFYは“0”となる。 When indicating the erase NG also one of the comparator circuit output VR0~VR3, the output EVFY becomes "0".

【0259】次に、図99にさらに異なる実施例を示す。 [0259] Next, a further different embodiment in FIG 99. この実施例は、特開平3−250495号公報の図6に示されるメモリセルに一括ベリファイ回路を組み込んだものである。 This embodiment is one that incorporates a batch verify circuit in the memory cell shown in FIG. 6 of JP-A-3-250495 JP. この図99において、図96と同様の回路にはそれと同一の符号を付している。 In this FIG. 99 are denoted by the same reference numerals and it is the same circuit as FIG. 96.

【0260】この図99の装置における、イレーズ、ライト、及びリード時における各部位への印加電圧は、表6に示される。 [0260] applied voltage in the apparatus of FIG. 99, erase, to each part at the time of writing, and the lead are shown in Table 6.

【0261】 表 6 [0261] Table 6 I/Oパッド BSL BL WL Vssイレーズ − 0 V フロー 20 V 0 V (電子注入) ティング ライト "0"ライト(電子抜かず) 0 V 22 V 0 V 0 V フローティング "1"ライト(電子抜き) 5 V 22 V 20 V 0 V フローティング非選択セル − 22 V 0V/20V 10 V フローティングリード − 5 V 1 V 5 V 0 V I / O pads BSL BL WL Vss erase - 0 V Flow 20 V 0 V (electron injection) computing write "0" write (without pulling electrons) 0 V 22 V 0 V 0 V floating "1" write (electronic vent) 5 V 22 V 20 V 0 V floating unselected cells - 22 V 0V / 20V 10 V floating Reed - 5 V 1 V 5 V 0 V この図99における装置におけるプログラムベリファイ及びイレーズベリファイの動作は、前述の図90における動作と同様であるため、説明を省略する。 Operation program verify and erase verify in the apparatus in FIG. 99 is the same as the operation in FIG. 90 described above, the description thereof is omitted.

【0262】次に、上述したような一括ベリファイ機能を有する不揮発性半導体記憶装置を用いた記憶システムの例を説明する。 [0262] Next, an example of a storage system including a nonvolatile semiconductor memory device having a batch verify functions as described above.

【0263】通常、記憶システムは、最小限のコストで最大限の能力を引き出すために、階層的に構成されている。 [0263] Normally, the storage system to its full potential with minimum cost and are organized hierarchically. それらの1つとしてのキャッシュシステムは、メモリアクセスの局所性を利用したものである。 Cache system as one of them is obtained by utilizing the locality of memory accesses. 通常のキャッシュシステムを用いた計算機は、CPUに加え、高速で小容量のSRAMと低速で大容量のDRAMとを具備している。 Computer using conventional cache system, in addition to the CPU, which comprises a DRAM of large capacity SRAM and slow small capacity at high speed. このようなキャッシュシステムでは、アクセス時間の長いDRAM等で構成された主記憶の一部を、 In such a cache system, a part of the configured main memory long DRAM or the like of the access time,
アクセス時間の短いSRAM等で置き換え、これにより実効的なアクセス時間を短縮している。 Replaced by a short SRAM or the like of the access time, thereby to shorten the effective access time. つまり、CPU In other words, CPU
などからアクセスする際に、SRAM内にデータがあれば(すなわちキャッシュがヒットしたときは)高速動作可能なSRAMからデータを読み出し、ヒットしない場合(ミスヒットの場合)はDRAM等の主記憶からデータを読み出す。 When accessing the like, if there is data in the SRAM (i.e., when the cache is hit) reads data from the high-speed operable SRAM, if not hit (for mishit) data from the main memory such as a DRAM a read. キャッシュ容量及び置き換え方式が適当であれば、ヒット率が95%を越え、平均的なアクセスは非常に高速化される。 If the appropriate cache capacity and replacement scheme, the hit rate exceeds 95%, the average access is very faster.

【0264】上述したようなNAND型EEPROM等では、書き込み及び消去をページ単位(たとえば2Kビット)で行うことが可能である。 [0264] In the NAND type EEPROM, as described above, it is possible to perform writing and erasing in units of pages (e.g. 2K bits). ページ単位での処理により、書き込み及び消去が非常に高速になる。 By treatment with a page unit, write and erase very fast. しかしながら、このような装置では、ランダムアクセスを犠牲にしているため、SRAMやDRAM等のRAMから構成されるキャッシュメモリが必須である。 However, in such apparatus, since the random access at the expense, the cache memory consists of RAM of SRAM or DRAM or the like is essential. NAND型EE NAND type EE
PROM等の不揮発性記憶装置にキャッシュシステムを適用すると、書き込み回数が減り、その結果としてチップの寿命が延びる。 Applying cache system in the non-volatile memory device such as a PROM, fewer write count, the life of the chip extends as a result.

【0265】不揮発性半導体記憶装置を用いたメモリシステムの第1の実施例を説明する。 [0265] illustrating a first embodiment of a memory system including a nonvolatile semiconductor memory device. 図100はその回路構成を示している。 Figure 100 shows the circuit configuration thereof. このシステムは、ROM121と制御回路122を有する。 This system has a ROM121 and control circuit 122. ROM121は、一括ベリファイ機能を有する。 ROM121 has a collective verify function. 制御回路122は、ROM121の書き込みを制御するもので、少なくとも内部に書き込みデータレジスタを有する。 The control circuit 122 controls the writing of ROM 121, at least internally in the write data register. この書き込み制御回路122 The write control circuit 122
は、ROM121が出力する一括ベリファイ信号に応答して、次に書き込むべきページデータを出力する。 In response to batch verify signal ROM121 is outputted, and outputs the page data to be written next. この制御回路は、CPUを用いて構成しても良いし、ゲートアレーやSRAMを含む複数チップで構成しても良い。 The control circuit may be configured using a CPU, it may be constituted by a plurality of chips including a gate array and SRAM.

【0266】上述したようなNAND型EEPROMでは、一括消去ブロックは通常数ページにわたる。 [0266] In the NAND type EEPROM as described above, collective erase block is over the normal number of pages. 従って、キャッシュメモリなどのシステムを構成したときには、一括消去ブロック毎に書き込みを行う。 Therefore, when configuring the system, such as cache memory, it writes to each batch erase blocks. 例えば、上述の8NAND型のメモリセルを有するNAND型EE For example, NAND type EE having 8NAND type memory cell of the above
PROMでは、2Kビット(1ページ)×8=16Kビット(8ページ)で1つの一括消去ブロックを構成しており、書き込みもこのブロック単位で行う。 In PROM, constitute a single batch erase blocks 2K bit (1 page) × 8 = 16K bits (8 pages), the writing is also performed in units of blocks. 従って、書き込み動作には常に8ページの書き込みが伴う。 Therefore, always accompanied by the writing of page 8 in the write operation.

【0267】図100に示した回路では、ROM121 [0267] In the circuit shown in FIG. 100, ROM121
が出力する一括ベリファイ信号VFYを用いて次のページの書き込み動作を行う。 But the write operation of the next page by using the collective verify signal VFY to be output. すなわち、1ページ目のデータをラッチした後はROM内部で書き込み及びベリファイが繰り返えされる。 That is, after latching the first page of data is Kaee repeated write and verify internal ROM. 1ページ分のすべてのデータの書き込みが完了すると、1ページ目についての一括ベリファイ信号VFYが出力される。 When the writing of all the data of one page is completed, the collective verify signal VFY for the first page is output. この一括ベリファイ信号VFYを制御回路122が検知し、2ページ目のデータをROM121にラッチする。 The collective verify signal VFY control circuit 122 detects, latches the second page of data to ROM 121. 続いて、ROM内部で2 Then, ROM inside 2
ページ目についての書き込み及びベリファイが繰り返され、1ページ分のすべてのデータの書き込みが完了すると、2ページ目についての一括ベリファイ信号VFYが出力される。 Write and verify for page is repeated, the writing of all the data of one page is completed, batch verify signal VFY for the second page is outputted. 3ページ目以降についても上記と同様にして書き込まれる。 Also it is written in the same manner as described above for the third page later.

【0268】例えば、上述のような8NAND型のメモリセルを有するNAND型EEPROMでは、一回の書き込み動作において、制御回路122は8ページ分のデータ転送を行い、2ページ目以降は前ページにおける一括ベリファイ信号を検知した後ページデータの転送を行う。 [0268] For example, in the NAND type EEPROM having a 8NAND type memory cell as described above, in a single write operation, the control circuit 122 transfers data eight pages, collectively the second and subsequent pages in the previous page the transfer of page data after detecting the verification signal.

【0269】以上に説明したように、本実施例によると、制御回路122からROM121への書き込みページデータの転送を、一括ベリファイ信号に基づいて行うことができる。 [0269] As described above, according to this embodiment, the transfer of the write page data from the control circuit 122 to ROM 121, can be based on batch verify signal. 従来は、外部に比較回路やベリファイ読み出し用の大容量のレジスタを設けていたが、本実施例ではそのようにする必要がない。 Conventionally, it has been provided to register a large space for the comparison circuit and the verify read to the outside, there is no need to do so in the present embodiment. これにより、制御回路122の構成は非常に簡単になる。 Thus, the configuration of the control circuit 122 becomes very easy.

【0270】上述の実施例は、制御回路122に対してROM121が一つである構成を示す。 [0270] embodiments described above, it shows the configuration ROM121 is one to the control circuit 122. これに対し、一括ベリファイ信号を出力するROMを複数個有するメモリシステムを構成することもできる。 In contrast, it is also possible to configure a memory system having a plurality of ROM for outputting a batch verify signal. 図101は、この一例を示す。 Figure 101 shows an example of this. このシステムは、上述したような一括ベリファイ機能を有する。 The system comprises a batch verify functions as described above. このシステムは、ROM101〜 This system, ROM101~
103とRAM104と制御回路105とを有する。 Having 103 RAM104 and the control circuit 105. R
OM101〜103は、書き込みが終了すると一括ベリファイ信号を出力する。 OM101~103 is, write to output a batch verify signal to end. RAM104は、図示しないC RAM104 is not shown C
PUからのアクセスに対してキャッシュメモリとして用いられる。 Used as a cache memory for access from PU. 制御回路105は、RAM104とROM1 Control circuit 105, RAM104 and ROM1
01〜103との間のデータ転送の制御を行う。 It controls data transfer between 01-103. RAM RAM
104とROM101〜103との間におけるデータ転送は、データバス106を介して行われる。 Data transfer between the 104 and ROM101~103 is performed via the data bus 106. ROM10 ROM10
1〜103が主記憶を構成し、キャッシュメモリとして用いられるRAM104よりははるかに大容量である。 1-103 constitute the main memory is much larger capacity than the RAM104 used as a cache memory.
マッピング方法は、一般的な4ウェイが望ましいが、ダイレクトマッピングやフルアソシェイティブ等、既存の種々の態様のマッピングが可能である。 Mapping method is common 4-way is desired, direct mapping or full Aso Shea revertive like, it is possible to map an existing various aspects. キャッシュメモリにおけるブロックは、一括消去ブロックと同じ容量とする。 Block in the cache memory, the same capacity as the collective erase block.

【0271】次に、一括消去ブロックが16Kで、マッピング方法が4ウェイの時を説明する。 [0271] Next, the batch erase block in the 16K, mapping method will be described when the 4-way. この時、SRA At this time, SRA
Mは64Kビットであり、4個の16Kのブロックを有する。 M is a 64K-bit, with a block of four 16K. これらのブロックは、ROM内の一括消去ブロックのコピーデータを一時的に保持している。 These blocks are temporarily held copies data block erase block in the ROM. 例えば、R For example, R
OM内の2、3、4、5番目の一括消去ブロック中のデータについてアクセスが行われているとする。 The access is being performed for the data in the 2, 3, 4, 5 th batch erase blocks in OM. このときには、これらのデータのコピーデータが、SRAM内の4個のブロックに、一時的に、保持されている。 In this case, copy data of these data, the four blocks in SRAM, temporarily held.

【0272】図示しないCPUから、例えば3番目の一括消去ブロックに対して書き込み及び消去動作が行われるとする。 [0272] from an unshown CPU, and the writing and erasing operations are performed for example for the third batch erase block. この際には、すでにそのデータのコピーがS At this time, already a copy of the data is S
RAM内に存在する(ヒットする)ため、ROMに対して直接アクセスすることはなく、高速なSRAMのみを介してデータのやりとりが行われる。 Present in the RAM (hits) therefore not able to directly access ROM, data exchange is carried out only through the high-speed SRAM.

【0273】図示しないCPUから、例えば6番目の一括消去ブロックに対して読み出しが行われるとする。 [0273] from an unshown CPU, and a read operation is performed, for example with respect to the sixth batch erase block. この際には、当該一括消去ブロックのデータのコピーは、 At this time, a copy of the data in the batch erase blocks,
SRAMには存在しない(ミスヒットする)ため、RO Because it does not exist in the SRAM (miss hit), RO
Mから読み出したデータをSRAMに転送する必要がある。 It is necessary to transfer the data read from the M to the SRAM. しかし、これに先立って、SRAM内のブロックの一つをROMに書き戻しておく必要がある。 However, prior to this, it is necessary to write back the one block in the SRAM in the ROM. 例えば、2 For example, 2
番目の一括消去ブロックのデータをSRAMからROM ROM data of th collective erase block from SRAM
に書き戻す際には、ROMの当該一括消去ブロックの全データを消去し、引き続いてSRAMのブロックデータを順次転送して書き込みを行う。 To when the write back is to erase all data in the batch erase blocks of ROM, writing is performed by sequentially transferring the block data of the SRAM subsequently. この書き戻し動作において、消去ベリフィイ信号を用いることができる。 In this write-back operation, it is possible to use an erase Berifii signal. この消去ベリファイ信号(消去動作が完了したことを示す) The erase verify signal (indicating that the erase operation has been completed)
に応答して、SRAMから、1ページ目のデータが転送される。 In response to, the SRAM, 1 page of data is transferred. 続いて、2ページ目以降のデータの転送は、上述したように、前ページの一括ベリファイ信号を検知することにより行うことができる。 Subsequently, in the second and subsequent pages data transfer, as described above, it can be performed by detecting a batch verify signal on the previous page. 上述した8NAND型EEPROMでは、8ページ分のデータ転送が必要である。 In 8NAND type EEPROM described above, it is necessary to transfer data eight pages. 続いて、6番目の一括消去ブロックの全データを、 Then, all the data of the sixth collective erase block,
SRAMの空いたブロックにコピーし、当該アドレスにおけるデータをSRAMがCPUに出力する。 Copy the empty blocks of SRAM, the data at the address SRAM outputs to the CPU.

【0274】図示しないCPUから、例えば7番目の一括消去ブロックに対して書き込みが行われるとする。 [0274] and from a not-shown CPU, is written to example 7 th batch erase block is performed. この際には、当該一括消去ブロックのデータのコピーは、 At this time, a copy of the data in the batch erase blocks,
SRAMには存在しない(ミスヒットする)。 It does not exist in the SRAM (miss hit). 従って、 Therefore,
上述の書き戻し動作と読み出し動作を、SRAMへの書き込み動作に先立って、行う必要がある。 The above-described write-back operation and the read operation, prior to the write operation to the SRAM, it is necessary to perform. 例えば、3番目の一括消去ブロックのデータを、SRAMからROM For example, the data of the third batch erase block, ROM from SRAM
に書き戻す際には、ROMの当該一括消去ブロックの全データを消去し、引き続いてSRAMのブロックデータを順次転送して書き込みを行う。 To when the write back is to erase all data in the batch erase blocks of ROM, writing is performed by sequentially transferring the block data of the SRAM subsequently. この書き戻し動作において、消去ベリファイ信号を用いることができる。 In this write-back operation, it is possible to use the erase verify signal. この消去ベリファイ信号(消去動作が完了したことを示す) The erase verify signal (indicating that the erase operation has been completed)
に応答して、SRAMから、1ページ目のデータが転送される。 In response to, the SRAM, 1 page of data is transferred. 続いて、2ページ目以降のデータの転送は、上述したように、前ページの一括ベリファイ信号を検知することにより行うことができる。 Subsequently, in the second and subsequent pages data transfer, as described above, it can be performed by detecting a batch verify signal on the previous page. 上述した8NAND型EEPROMでは、8ページ分のデータ転送が必要である。 In 8NAND type EEPROM described above, it is necessary to transfer data eight pages. 続いて、7番目の一括消去ブロックの全データをS Then, all the data of the seventh collective erase block S
RAMの空いたブロックにコピーし、さらに、CPUから書き込みの要求があったデータをSRAM中の対応する領域に書き込む。 Copy empty blocks in the RAM, further writes the data there is a request of writing from the CPU to the corresponding region in the SRAM.

【0275】このように、一括ベリファイ信号を出力するROMは、SRAM等と組み合わせて容易にキャッシュシステムを構成することができる。 [0275] Thus, ROM for outputting a batch verify signal can be configured easily cache system in combination with a SRAM or the like. ミスヒット時のデータ書き戻しに一括ベリファイ信号を用いるためである。 In data write-back of a miss hit it is because of using the collective verify signal.

【0276】続いて、一括ベリファイ機能を有するメモリシステムの第3の実施例を説明する。 [0276] Next, a description will be given of a third embodiment of a memory system having a batch verify function. 図102はその回路例を示している。 Figure 102 shows the circuit example. すなわち、一括ベリファイ機能を有するROM111、112と、書き込みを制御し少なくとも内部に書き込みデータレジスタを有する制御回路113とを有する。 That has a ROM111,112 with batch verify function, and a control circuit 113 having at least internal write data register controls the writing. この制御回路113は、CPUを用いて構成しても良いし、ゲートアレーやSRAMを含む複数チップで構成しても良い。 The control circuit 113 may be configured using a CPU, it may be constituted by a plurality of chips including a gate array and SRAM. また、ROM111及びROM112は1チップ上に混載しても良いし、複数チップで構成しても良い。 Further, the ROM111 and ROM112 may be mixed on one chip, it may be constituted by a plurality of chips.

【0277】連続したページデータはROM111とR [0277] page data consecutive is ROM111 and R
OM112とに交互に格納される。 They are stored alternately and OM112. 例えば1、3、5、 For example, 1, 3, 5,
…、(2N−1)ページ目は、ROM111に、2、 ..., (2N-1) th page is, in ROM111, 2,
4、6、…、(2N)ページ目はROM112に格納される。 4,6, ..., (2N) th page is stored in the ROM112. 上述したように、書き込みモードにおける動作は、チップ内部の書き込みデータラッチにページデータを転送する動作と、これに続く書き込み及びベリファイ動作とからなる。 As described above, operation in the write mode, the operation of transferring the page data to the chip internal write data latch consists continues write and verify operations thereto. このシステムでは、書き込みデータをROM111に転送している間に、ROM112の書き込み及びベリファイを行う。 In this system, while transferring the write data to the ROM 111, performs write and verify the ROM 112. さらに、複数のページにわたるデータを書き込む際は、ROM111とROM11 Further, when writing data across multiple pages, ROM 111 and ROM11
2とに、交互にデータ転送を行う。 2 and performs data transfer alternately.

【0278】図101に示した回路構成においても、書き込みデータ転送の制御はROMが出力する一括ベリファイ信号を用いる。 [0278] Also in the circuit structure shown in FIG. 101, the control of the write data transfer using a batch verify signal output from the ROM. はじめに、1ページ目のデータがR First, the first page of data is R
OM111に転送され、続いてROM111について書き込み及びベリファイ動作が行われる。 OM111 is transferred, followed by the ROM111 write and verify operations are performed. ROM111に書き込み及びベリファイ動作が行われている間に、制御回路113は、ROM112に2ページ目のデータを転送し引き続いて書き込み及びベリファイ動作を行う。 While ROM111 to write and verify operation is being performed, the control circuit 113 performs write and verify operation is subsequently transfers the data of the second page in the ROM 112. R
OM111について1ページ目の書き込みが終了すると一括ベリファイ信号が出力される。 The collective verify signal the first page of the writing is completed is output for the OM111. これに応じて、制御回路113は、3ページ目のデータをROM111に転送し引き続いて書き込み及びベリファイ動作を行う。 In response, the control circuit 113 performs write and verify operation subsequent to transfer third page of data ROM 111. 4
ページ目以降のページ書き込みについても、上記と同様である。 For even page writing of subsequent pages, it is the same as the above.

【0279】以上説明したように、第3の実施例によると、制御回路113からROM111、112への書き込みページデータの転送を、一括ベリファイ信号をもとに行うことができる。 [0279] As described above, according to the third embodiment, the transfer of the write page data from the control circuit 113 to ROM111,112, can be performed based on the batch verify signal. 本実施例は、従来と異なり、外部に比較回路やベリファイ読み出し用の大容量のレジスタを設ける必要がなく、制御回路112の構成は非常に簡単になる。 This embodiment is different from the conventional, it is not necessary to provide a large capacity register for the comparison circuit and the verify read to the outside, the configuration of the control circuit 112 becomes very easy. また、書き込みを交互に行うため、書き込み時間が高速になる。 Further, for writing alternately writing time becomes faster. ただし、一括消去ブロックの大きさは2倍になる。 However, the size of the collective erase block is doubled.

【0280】 [0280]

【発明の効果】本発明によれば、複数のメモリセルのそれぞれに関しての書き込み、消去が適正に行われたか否かを迅速に検知して、対象とする全てのメモリセルに関しての書き込み、消去を迅速に行うことができ、しかも書き込み、消去を繰り返してもメモリセルにおけるしきい値の変動しすぎを防止することができる。 According to the present invention, writing for each of the plurality of memory cells, to quickly detect whether the erase has been performed properly, writing with respect to all the memory cells of interest, the erasure can be done quickly, yet it is possible to prevent the write, the variation was too much threshold value in the memory cell even after repeated erase.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施例に係わるNANDセル型EEPR [1] NAND cell type according to the first embodiment EEPR
OMの構成を示すブロック図。 Block diagram showing the configuration of OM.

【図2】第1の実施例におけるNANDセル構成を示す平面図と等価回路図。 FIG. 2 is a plan view and an equivalent circuit diagram showing a NAND cell structure of the first embodiment.

【図3】図2(a)のA−A′及びB−B′断面図。 [3] A-A 'and B-B' sectional view of FIG. 2 (a).

【図4】第1の実施例におけるメモリセルアレイの等価回路図。 Figure 4 is an equivalent circuit diagram of a memory cell array in the first embodiment.

【図5】第1の実施例におけるビット線制御回路部の構成を示す図。 5 is a diagram showing the configuration of a bit line control circuit unit in the first embodiment.

【図6】第1の実施例におけるビット線制御回路部と他の回路との接続関係を示す図。 6 shows a connection relationship between the bit line control circuit and the other circuit in the first embodiment.

【図7】第1の実施例におけるデータ書込み/書込み確認動作を示すタイミング図。 Figure 7 is a timing diagram illustrating a data write / write verify operation in the first embodiment.

【図8】第2の実施例に係わるNANDセル型EEPR [8] NAND cell type according to the second embodiment EEPR
OMの構成を示すブロック図。 Block diagram showing the configuration of OM.

【図9】第2の実施例におけるビット線制御回路の構成を示す図。 9 is a diagram showing a structure of a bit line control circuit in the second embodiment.

【図10】第2の実施例におけるプログラム終了検知回路の構成を示す図。 FIG. 10 is a view showing a structure of a program completion detection circuit in the second embodiment.

【図11】第2の実施例における書込み確認動作を示すタイミング図。 Figure 11 is a timing diagram illustrating a program verify operation in the second embodiment.

【図12】データラッチ部とプログラム終了検知回路の別の実施例を示す図。 12 is a diagram showing another embodiment of a data latch unit and program completion detection circuit.

【図13】データラッチ部とプログラム終了検知回路の別の実施例を示す図。 13 is a diagram showing another embodiment of a data latch unit and program completion detection circuit.

【図14】NOR型フラッシュEEPROMについての実施例の回路図。 [14] circuit diagram of an embodiment of a NOR flash EEPROM.

【図15】しきい値分布図。 FIG. 15 is a threshold distribution diagram.

【図16】データラッチ部とプログラム終了検知回路の別の実施例を示す図。 Figure 16 illustrates another embodiment of a data latch unit and program completion detection circuit.

【図17】データラッチ部とプログラム終了検知回路の別の実施例を示す図。 17 illustrates another embodiment of a data latch unit and program completion detection circuit.

【図18】第3の実施例における書込み/書込み確認時のアルゴリズムを示す図。 FIG. 18 shows an algorithm of a write / write verify time according to the third embodiment.

【図19】データラッチ兼センスアンプと書込み終了検知用トランジスタを模式的に示す図。 Figure 19 is a diagram schematically illustrating a data latch and sense amplifier and write completion detecting transistor.

【図20】図19の書込み終了検知用トランジスタとヒューズ用不揮発性メモリの構成を示す図。 FIG. 20 shows a write completion detecting transistor and the non-volatile memory fuse arrangement of FIG. 19.

【図21】図20の構成とは別の構成例を示す図。 Figure 21 is a diagram showing another configuration example from the configuration of FIG. 20.

【図22】図19の回路を用いた場合のプログラムアルゴリズムを示す図。 FIG. 22 shows a program algorithm in the case of using the circuit of Figure 19.

【図23】図19とは別の回路構成を示す図。 FIG. 23 is a diagram showing another circuit configuration as Figure 19.

【図24】第4の実施例におけるビット線制御回路の構成を示す図。 FIG. 24 shows the configuration of the bit line control circuit in the fourth embodiment.

【図25】第3,4の実施例におけるビット線制御回路の他の構成例を示す図。 Figure 25 is a view showing another configuration example of the third and the fourth bit line control circuit in the embodiment of.

【図26】3,4の実施例におけるビット線制御回路の他の構成例を示す図。 Diagram illustrating another configuration example of the bit line control circuit in the embodiment of FIG. 26 3,4.

【図27】3,4の実施例におけるビット線制御回路の他の構成例を示す図。 Diagram illustrating another configuration example of the bit line control circuit in the embodiment of FIG. 27 3,4.

【図28】第3の実施例におけるビット線制御回路のデータラッチ部に一括して同一のデータをラッチさせる動作のタイミングを示す図。 Figure 28 illustrates the timing of the operation to latch the same data at once to the data latch section of the bit line control circuit in the third embodiment.

【図29】第4の実施例におけるビット線制御回路のデータラッチ部に一括して同一のデータをラッチさせる動作のタイミングを示す図。 Figure 29 illustrates the timing of the operation to latch the same data at once to the data latch section of the bit line control circuit in the fourth embodiment.

【図30】第3の実施例の変形例で、1つのCMOSF [Figure 30] In modification of the third embodiment, one CMOSF
Fを隣り合う2本のビット線で共有した回路構成を示す図。 Diagram illustrating a circuit configuration that is shared by two bit lines adjacent to F.

【図31】図30の構成の他の例を示す図。 FIG. 31 shows another example of the configuration of FIG. 30.

【図32】第5の実施例に係わるNANDセル型EEP [Figure 32] NAND cell type EEP according to a fifth embodiment
ROMの構成を示す図。 Diagram showing a configuration of a ROM.

【図33】メモリセルアイレイ及びその周辺回路の具体的な構成を示す図。 Figure 33 is a diagram showing a specific configuration of the memory cell eye ray and its peripheral circuits.

【図34】第5の実施例における書込み時の動作を示すタイミング図。 Figure 34 is a timing diagram illustrating the operation at the time of writing in the fifth embodiment.

【図35】第5の実施例における読出し動作を示すタイミング図。 Figure 35 is a timing diagram showing a read operation in the fifth embodiment.

【図36】第6の実施例でのメモリセルアレイ及びその周辺回路の具体的構成を示す図。 Figure 36 is a diagram showing a specific configuration of the memory cell array and its peripheral circuits in the sixth embodiment.

【図37】第6の実施例のおける書込み動作を示すタイミング図。 Figure 37 is a timing diagram illustrating the write operation of definitive sixth embodiment.

【図38】第6の実施例における読出し動作を示すタイミング図。 Figure 38 is a timing diagram showing a read operation in the sixth embodiment.

【図39】第33に示される実施例の変形例を示す図。 Figure 39 illustrates a modification of the embodiment shown in 33.

【図40】図36に示される実施例の変形例を示す図。 It shows a modification of the embodiment shown in Figure 40 Figure 36.

【図41】図36に示される実施例の変形例を示す図。 It shows a modification of the embodiment shown in FIG. 41 FIG. 36.

【図42】図36に示される実施例におけるビット線の置き換えを模式的に示す図。 Figure 42 is a view schematically showing the replacement of the bit lines in the embodiment shown in Figure 36.

【図43】図36に示される実施例におけるビット線の置き換えを模式的に示す図。 Figure 43 is a view schematically showing the replacement of the bit lines in the embodiment shown in Figure 36.

【図44】データラッチ兼センスアンプを4本のビット線で共有した実施例を示す図。 Figure 44 illustrates an embodiment in which the shared data latch and sense amplifier in four bit lines.

【図45】図44の実施例におけるビット線の置き換えを模式的に示す図。 Figure 45 is a view schematically showing the replacement of the bit lines in the embodiment of FIG. 44.

【図46】図44の実施例におけるビット線の置き換えを模式的に示す図。 Figure 46 is a view schematically showing the replacement of the bit lines in the embodiment of FIG. 44.

【図47】図39に示される実施例の変形例を示す図。 It shows a modification of the embodiment shown in FIG. 47 FIG. 39.

【図48】図40に示される実施例の変形例を示す図。 Figure 48 illustrates a modification of the embodiment shown in Figure 40.

【図49】図41に示される実施例の変形例を示す図。 It shows a modification of the embodiment shown in FIG. 49 FIG. 41.

【図50】本発明に係る不揮発性半導体メモリ装置の第7実施例を示すブロック図である。 It is a block diagram showing a seventh embodiment of the nonvolatile semiconductor memory device according to Figure 50 the present invention.

【図51】第7実施例におけるセンスアンプ兼ランチ回路の回路図である。 51 is a circuit diagram of a sense amplifier and lunch circuit in the seventh embodiment.

【図52】第7実施例における消去動作を説明するためのフローチャートである。 52 is a flow chart for explaining an erase operation in the seventh embodiment.

【図53】本発明の第8実施例を示すブロック図である。 FIG. 53 is a block diagram showing an eighth embodiment of the present invention.

【図54】第8実施例におけるセンスアンプ兼ラッチ回路の回路図である。 FIG. 54 is a circuit diagram of a sense amplifier and latch circuit in the eighth embodiment.

【図55】本発明の第9実施例におけるセンスアンプ兼ラッチ回路の回路図である。 It is a circuit diagram of a sense amplifier and latch circuit in the ninth embodiment of FIG. 55 the present invention.

【図56】本発明の第10実施例におけるセンスアンプ兼ラッチ回路の回路図である。 FIG. 56 is a circuit diagram of a sense amplifier and latch circuit in the tenth embodiment of the present invention.

【図57】本発明の第11実施例の全体構成図。 [Figure 57] overall configuration diagram of an eleventh embodiment of the present invention.

【図58】図57のタイミングチャート。 The timing chart of FIG. 58] FIG. 57.

【図59】図57のリードマージンの説明図。 FIG. 59 is an explanatory diagram of a lead margin of FIG. 57.

【図60】図57の消去(イレーズ)フローチャート。 [Figure 60] Clear in FIG. 57 (erase) flowchart.

【図61】イレーズフローチャート。 FIG. 61 Erase flowchart.

【図62】図57の出力回路の詳細例。 A detailed example of the output circuit of FIG. 62 FIG. 57.

【図63】従来のメモリの部分図。 FIG. 63 is a partial view of a conventional memory.

【図64】プログラムベリファイ時のタイミングチャート。 [Figure 64] program timing chart at the time of verification.

【図65】書き込みデータWDとベリファイデータVD [Figure 65] write data WD and verify data VD
の組み合わせを示す図。 It shows a combination of.

【図66】ベリファイ後の電位レベルの分布及びビットラインのしきい値依存性を示す図。 FIG. 66 shows a threshold dependence of the potential level of the distribution and the bit lines after the verification.

【図67】プログラムベリファイのタイミングチャート。 [Figure 67] program verify timing chart of.

【図68】書き込みデータWDとベリファイデータVD [Figure 68] write data WD and verify data VD
の組み合わせを示す図。 It shows a combination of.

【図69】ベリファイ後の電位レベルの分布及びビットラインのしきい値依存性を示す図。 FIG. 69 shows a threshold dependence of the potential level of the distribution and the bit lines after the verification.

【図70】再書き込みトランジスタの他の例。 [Figure 70] Another example of re-writing transistor.

【図71】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 71 the present invention.

【図72】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 72 the present invention.

【図73】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 73 the present invention.

【図74】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 74 the present invention.

【図75】本発明の実施に使用される一般的回路図。 [Figure 75] Generally circuit diagram used in the practice of the present invention.

【図76】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 76 the present invention.

【図77】本発明の実施に使用される一般的回路図。 Generally circuit diagram used in the practice of Figure 77 the present invention.

【図78】実施例としてのチップ回路図及びしきい値分布図。 [Figure 78] chip circuit diagram and a threshold distribution diagram as an embodiment.

【図79】実施例としてのチップの他の回路図。 [Figure 79] Another circuit diagram of the chip as an example.

【図80】ベリファイレベル設回路。 [Figure 80] verify level 設回 path.

【図81】Vwell回路の詳細例。 [Figure 81] Vwell circuit details examples.

【図82】第11実施例(図55)の変形例。 [Figure 82] modification of the eleventh embodiment (FIG. 55).

【図83】図82の動作説明のための図表。 Chart for explaining the operation of FIG. 83] FIG. 82.

【図84】オートプログラムの概念図。 FIG. 84 is a conceptual diagram of the auto program.

【図85】図84のフローチャート。 Flowchart of FIG. 85] FIG. 84.

【図86】プログラム動作後のベリファイ動作のタイミングチャート。 FIG. 86 is a timing chart of verify operation after the program operation.

【図87】ECC回路を有する実施例のフローチャート。 Figure 87 is a flowchart of an embodiment with ECC circuitry.

【図88】外部制御モードのタイミングチャート1。 FIG. 88 is a timing chart of the external control mode.

【図89】外部制御モードのタイミングチャート2。 FIG. 89 is a timing chart of the external control mode 2.

【図90】外部制御モードのタイミングチャート3。 FIG. 90 is a timing chart of the external control mode 3.

【図91】外部制御モードのタイミングチャート4。 FIG. 91 is a timing chart of the external control mode 4.

【図92】EEFROMの平面パターン図。 Figure 92 is a plan pattern view of EEFROM.

【図93】図92のB−B線断面図。 [Figure 93] sectional view taken along line B-B in FIG. 92.

【図94】図92のC−C線断面図。 [Figure 94] sectional view taken along line C-C in FIG. 92.

【図95】4ビットフラッシュEEPROMのブロック図。 Figure 95 is a block diagram of a 4-bit flash EEPROM.

【図96】図95の一部詳細図。 [Figure 96] some detail of FIG. 95.

【図97】プログラムベリファイ時のタイミングチャート。 [Figure 97] program timing chart at the time of verification.

【図98】イレーズベリファイ時のタイミングチャート。 [Figure 98] erase timing chart at the time of verification.

【図99】さらに異なる実施例の回路図。 [Figure 99] further circuit diagram of a different embodiment.

【図100】実施例としての記憶システム。 [Figure 100] storage system as an embodiment.

【図101】異なる実施例としての記憶システム。 [Figure 101] storage system as different embodiments.

【図102】さらに異なる実施例としての記憶システム。 [Figure 102] further storage system as different embodiments.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/8247 G11C 17/00 622E 27/115 H01L 27/10 434 29/788 29/78 371 29/792 (31)優先権主張番号 特願平4−77946 (32)優先日 平成4年3月31日(1992.3.31) (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平4−105831 (32)優先日 平成4年3月31日(1992.3.31) (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平4−175693 (32)優先日 平成4年7月2日(1992.7.2) (33)優先権主張国 日本(JP) (72)発明者 加 藤 秀 雄 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内 (72)発明者 中 井 弘 人 神奈川県川崎市幸区堀 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/8247 G11C 17/00 622E 27/115 H01L 27/10 434 29/788 29/78 371 29/792 (31) priority claim number Japanese Patent Application No. 4-77946 (32) priority date 1992 March 31, 2008 (1992.3.31) (33) priority Country Japan (JP) (31) priority claim number Japanese Patent Application No. 4-105831 (32) priority date 1992 March 31, 2008 (1992.3.31) (33) priority Country Japan (JP) (31) priority claim number Japanese Patent Application No. 4-175693 ( 32) priority date 1992 July 2 (1992.7.2) (33) priority Country Japan (JP) (72) inventor Xiu Kato male Kawasaki City, Kanagawa Prefecture, Saiwai-ku Horikawa-cho, 580 No. 1 No. Co., Ltd., Toshiba semiconductor system Engineering in the Center (72) inventor in well Hiroshi people, Kawasaki-shi, Kanagawa-ku, seafood moat 町580番1号 株 式会社東芝半導体システム技術センター内 (72)発明者 田 中 義 幸 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 白 田 理一郎 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 有 留 誠 一 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 伊 藤 寧 夫 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 岩 田 佳 久 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 中 村 寛 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 大 平 秀 子 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 岡 本 豊 神奈川県川崎市幸区小向東 Town 580 number No. 1 Co., Ltd., Toshiba Semiconductor System Engineering in the Center (72) inventor Tanaka righteousness seafood, Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba Research and Development in the Center (72) inventor white field Riichiro Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba research and development in the Center (72) inventor Yes distillate Seiichi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba research and development in the Center (72) inventor Yasushi Ito husband, Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba research and development in the Center (72) inventor Iwata Kei Hisashi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba research in the development Center (72) invention Nakamura Hiroshi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba the town's 1 stock company Toshiba research and development in the Center (72) inventor large Xiu Taira child, Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock Company Toshiba research and development in the Center (72) inventor Oka Yutaka Moto, Kawasaki-shi, Kanagawa-ku, Saiwai Komukai east 芝町1 株式会 社東芝研究開発センター内 (72)発明者 浅 野 正 通 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 (72)発明者 徳 重 芳 神奈川県川崎市幸区小向東芝町1 株式会 社東芝研究開発センター内 Shibamachi 1 stock company Toshiba Research and Development in the Center (72) inventor Asano positive communication, Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho 1 stock company Toshiba Research and Development in the Center (72) inventor virtue heavy Kaoru Kanagawa Prefecture Kawasaki city ​​Kou District Komukaitoshiba-cho 1 stock company Toshiba research and development Center in

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】電荷蓄積層を有するメモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、 それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、 それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、 前記ワード線を選択し書き込み電圧を印加する手段と、 選択されたワード線に接続される前記メモリセルの前記電荷蓄積層に電荷蓄積を行うための書き込み制御電圧を前記ビット線に印加するか否かを決める第1の論理レベルあるいは第2の論理レベルの制御データを記憶する、 1. A memory cell array in which memory cells are arranged in the formed matrix a matrix having a charge storage layer, and a plurality of word lines connected in common to the memory cells, each of which forms a respective row, a plurality of bit lines each of which is connected in common to the memory cells forming each column, means for applying the selected programming voltage the word lines, the memory cells connected to the selected word line storing control data of the first logic level or a second logic level to decide whether to apply a write control voltage for performing charge storage in said charge storage layer on said bit line,
    それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、 を具備し、 外部から入力された制御データが記憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記書き込み制御電圧を印加しないように決める前記第2の論理レベルの制御データを、内部で記憶させる、 ことを特徴とする不揮発性半導体記憶システム。 Each comprising a plurality of data memory circuits provided in the respective bit lines, and the data storage circuit other than the data storage circuit control data inputted from the outside are stored, the write to the bit line the control data of said second logic level to decide not to apply a control voltage, is stored within the nonvolatile semiconductor memory system characterized by.
  2. 【請求項2】前記メモリセルアレイは欠陥メモリセルを救済するための冗長メモリセルを備え、選択されたワード線に接続されるメモリセルのうち前記欠陥メモリセルに対応する前記データ記憶回路には前記第2の論理レベルの制御データを、内部で記憶させる、 ことを特徴とする請求項1記載の不揮発性半導体記憶システム。 Wherein said memory cell array with redundant memory cells for repairing a defective memory cell, said in the data storage circuit corresponding to the defective memory cell among the memory cells connected to the selected word line the nonvolatile semiconductor memory system according to claim 1, wherein the control data of the second logic level, and stores internally, characterized in that.
  3. 【請求項3】不揮発性メモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、 それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、 それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、 前記ワード線を選択し書き込み電圧を印加する手段と、 内部昇圧された書き込み制御電圧を前記ビット線に印加するか否かを決める第1の論理レベルあるいは第2の論理レベルの制御データを記憶する、それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、 を具備し、 外部から入力された制御データが記憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記内部昇圧された書き込み制御電圧を印加しないように決 3. A non-volatile memory cells form a matrix array of memory cells arranged in a matrix, a plurality of word lines each are connected in common to the memory cells forming each row, respectively, each wherein a plurality of bit lines connected in common to the memory cell, and means for applying the selected programming voltage the word line, whether applying a write control voltage is internally boosted to the bit lines forming the columns or for storing control data of the first logic level or a second logic level deciding, a plurality of data memory circuits, each provided in each bit line, comprising a control data input from the outside in the data storage circuit other than the data storage circuit is stored, so as not to apply the internal boosted write control voltage to the bit line determined る前記第2の論理レベルの制御データを、内部で記憶させる、 ことを特徴とする不揮発性半導体記憶システム。 Wherein the control data of the second logic level, and stores within the nonvolatile semiconductor memory system characterized by that.
  4. 【請求項4】前記メモリセルアレイは欠陥メモリセルを救済するための冗長メモリセルを備え、選択されたワード線に接続されるメモリセルのうち前記欠陥メモリセルに対応する前記データ記憶回路には前記第2の論理レベルの制御データを、内部で記憶させる、 ことを特徴とする請求項3記載の不揮発性半導体記憶システム。 Wherein said memory cell array with redundant memory cells for repairing a defective memory cell, said in the data storage circuit corresponding to the defective memory cell among the memory cells connected to the selected word line the nonvolatile semiconductor memory system according to claim 3, wherein the control data of the second logic level, and stores internally, characterized in that.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6990019B2 (en) * 2001-12-27 2006-01-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
JP2006185533A (en) * 2004-12-28 2006-07-13 Toshiba Corp Semiconductor storage device

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8605511B2 (en) 2001-01-27 2013-12-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US6990019B2 (en) * 2001-12-27 2006-01-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US7088616B2 (en) 2001-12-27 2006-08-08 Sandisk Corporation Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US7286404B2 (en) 2001-12-27 2007-10-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US7405970B2 (en) 2001-12-27 2008-07-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US7672168B2 (en) 2001-12-27 2010-03-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US7864591B2 (en) 2001-12-27 2011-01-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US9734899B2 (en) 2001-12-27 2017-08-15 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US8208311B2 (en) 2001-12-27 2012-06-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US9990987B2 (en) 2001-12-27 2018-06-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US8929135B2 (en) 2001-12-27 2015-01-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US9257189B2 (en) 2001-12-27 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US9508422B2 (en) 2001-12-27 2016-11-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US10236058B2 (en) 2001-12-27 2019-03-19 Toshiba Memory Corporation Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
JP4612413B2 (en) * 2004-12-28 2011-01-12 株式会社東芝 Semiconductor memory device
JP2006185533A (en) * 2004-12-28 2006-07-13 Toshiba Corp Semiconductor storage device

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