JP2001244923A - Clock generating circuit - Google Patents

Clock generating circuit

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JP2001244923A
JP2001244923A JP2000054943A JP2000054943A JP2001244923A JP 2001244923 A JP2001244923 A JP 2001244923A JP 2000054943 A JP2000054943 A JP 2000054943A JP 2000054943 A JP2000054943 A JP 2000054943A JP 2001244923 A JP2001244923 A JP 2001244923A
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clock
frequency
package
circuit
wire ring
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JP2000054943A
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Makoto Arai
Kazuyoshi Ueda
和良 上田
誠 新井
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Toyo Commun Equip Co Ltd
東洋通信機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a clock generating circuit wherein the number of wiring on a back wiring board is reduced and the number of a frequency synchronism oscillator circuits is reduced as well. SOLUTION: Concerning the clock generating circuit for supplying a synchronizing clock signal through the back wiring board to plural packages accommodated on the back wiring board, this circuit is provided with at least one frequency synchronism oscillator circuit to become the common multiple of even multiples of various frequencies required for the package of the clock supply destination and a clock frequency over the back wiring board is equal to or lower than 10 MHz. Thus, concerning this clock generating circuit, the number of wiring assigned onto the back wiring board can be reduced and the number of frequency synchronism oscillator circuits in the clock generating package can be reduced.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、クロック生成回路に関し、特に、発振源となる周波数発振器の数量を抑えつつ、多様なクロック周波数を得る技術に関する。 BACKGROUND OF THE INVENTION The present invention relates to a clock generating circuit, in particular, while suppressing the number of frequency oscillator comprising an oscillation source, a technique to obtain a variety of clock frequency.

【0002】 [0002]

【従来の技術】近年、ディジタル通信装置によるデータ伝送技術が主流となり、複数の低速度データを時分割にまとめて高速度データにして伝送する多重変換、また、 In recent years, data transmission technology using digital communication device becomes the mainstream, multiplex conversion and transmits the high speeds data summarized in time division a plurality of low-speed data, and
それとは逆に、高速度データから低速度データを分離する分離変換といった機能を備えるディジタル多重化装置が不可欠な存在となっている。 On the contrary, a digital multiplexer having a function such separation conversion to separate low-speed data from high speed data has become indispensable. このディジタル多重化装置にあっては、通信のユーザに提供する様々なデータサービス速度に合わせた多様な同期クロックが必要である。 In the the digital multiplexer is required diverse synchronization clock for different data service rate to be provided to the user of the communication. また、一般的なディジタル通信システムは、局間において周波数同期を、局内において位相同期を図るようディジタル同期網が構成されている。 Moreover, typical digital communication system, a frequency synchronization in inter-office, digital synchronous network is configured to achieve a phase synchronization in station. これにより、ディジタル多重化装置は、局内統一位相の8kHzに同期した装置内クロックを生成している。 Thus, the digital multiplex apparatus generates a device clock that is synchronized with an 8kHz station unified phase. 例えば、図5は、D For example, FIG. 5, D
CS(Digital Clock Supply)等の網同期から分配される信号に基いてクロックを生成する例を示したブロック図であり、ディジタル多重化装置内のクロック生成パッケージ2は、バイポーラ/ユニポーラ変換部3(B/ CS (Digital Clock Supply) is a block diagram showing an example of generating a clock based on the signals distributed from the network synchronization such as clock generation package 2 in a digital multiplex system, the bipolar / unipolar converter 3 ( B /
U)と、3つの周波数同期発振器回路4(以下、PL And U), 3 one frequency locked oscillator circuit 4 (hereinafter, PL
O:Phase Locked-LoopOscillatorと記す)を備えている。 O: is equipped with a Phase Locked-LoopOscillator referred to). この図は、DCS1からの64k+8k複合バイポーラ信号をバイポーラ/ユニポーラ変換部3にてユニポーラ化して8kHzのクロックを取出し、この8kHz This figure, retrieves the clock from 8kHz to unipolar the 64k + 8k composite bipolar signal from DCS1 in bipolar / unipolar converter 3, the 8kHz
クロックを前記3つのPLOに供給している。 The clock is supplied to the three PLO. そして、 And,
夫々のPLOから8kHzに同期した周波数を出力する。 And outputs a frequency synchronized each from the PLO to 8kHz. ここでは、PLO1が周波数f1、PLO2が周波数f2、PLO3が周波数f3を生成する。 Here, PL0 frequency f1, PLO2 frequency f2, PLO3 generates a frequency f3.

【0003】このように網同期の図られた装置内クロックを生成するわけであるが、近年のデジタル通信システムには、更に多くの周波数サービス速度が用いられている。 [0003] Although not produce such a device clock that achieved the network synchronization, the recent digital communication systems, it has been used more frequency service rate. 例えば、専用回線サービスを提供する高速ディジタル伝送システムのユーザ・網インタフェースは、Yインタフェース(64、192、384、768、153 For example, a user-network interface for high-speed digital transmission system that provides leased line services, Y interface (64,192,384,768,153
6、3072、6144kb/sの7品目)、或いは、Iインタフェース(64、128、192、256、38 7 items 6,3072,6144kb / s), or, I interface (64,128,192,256,38
4、512、768、1024、1152、1536、 4,512,768,1024,1152,1536,
3072、4608、6144kb/sの13品目)のように多様なサービス速度があり、これらサービス速度に応じたクロックの種類が必要となるのである。 There are a variety of service rate as 13 items) of 3072,4608,6144kb / s, is the types of clocks corresponding to these service rate required.

【0004】図6は、従来のクロック生成回路の構成例を示す図である。 [0004] Figure 6 is a diagram illustrating a configuration example of a conventional clock generating circuit. なお、ここでは、クロック生成回路を内蔵するディジタル多重化装置が、物理的に機能別ユニット分割して構成されているものとし、前記クロック生成回路をクロック生成パッケージとして説明する。 Here, a digital multiplexer having a built-in clock generation circuit, assumed to be configured physically Functional unit division, explaining the clock generation circuit as a clock generation package. また、前記機能別ユニット分割された各種パッケージは、 Also, the function-specific units divided various packages,
棚状の箱型筐体に収められ、これらパッケージ間および外部との接続は、バックワイヤーリングボード(BW Housed in a shelf-like box-shaped casing, connections between these packages and externally back wire ring board (BW
B)を介して行われることを想定する。 Assumed to be performed via the B).

【0005】この例に示すクロック生成パッケージ2 [0005] The clock generation package 2 shown in this example
は、源発信が2.048MHzのPLO1と、源発信が1.536MHzのPLO2と、源発信が1.024M It is, and PLO1 source submission is 2.048MHz, the source outgoing and PLO2 of the 1.536MHz, the source originating 1.024M
HzのPLO3と、源発信が4.608MHzのPLO And Hz of PLO3, the source transmission is 4.608MHz PLO
4と、源発信が6.144MHzのPLO5といった、 4, source outgoing such as PLO5 of 6.144MHz,
5つの周波数同期発振器回路4を有している。 Five has a frequency-locked oscillator circuit 4.

【0006】そして、図示を省略したDCS1から分配される信号に基く8kHzクロックを前記PLO1〜5 [0006] Then, said 8kHz clock based on signals distributed from DCS1, not shown PLO1~5
の夫々に対して供給し、各PLOは供給された8kHz 8kHz of supply against each, each PLO is supplied
クロックに同期した源発振周波数を発生する。 To generate a synchronized with the source oscillation frequency of the clock. また、各PLOの内部には分周器が内蔵されており、これにより源発振周波数から「1/N」に分周した所望の周波数クロックが出力されるようになっている。 Further, in the interior of the PLO has a built-in frequency divider, a desired frequency clock Thereby obtained by dividing the source oscillation frequency "1 / N" is to be outputted. 例えば、前記PL For example, the PL
O1においては、源発振周波数2.048MHzから「1/32」に分周した64kHzと、「1/256」に分周した8kHzが出力される。 In O1, a 64kHz obtained by dividing the "1/32" from the source oscillation frequency 2.048 MHz, 8 kHz obtained by dividing the "1/256" is output.

【0007】このようにして、クロック生成パッケージ2からは、上述したIインタフェースに対応する13種類の周波数クロックと、装置内基準フレームに対応する8kHz周波数クロックと、装置内制御系に用いる2. [0007] Thus, from the clock generation package 2, and 13 different frequency clock corresponding to the I interface described above, the 8kHz frequency clock corresponding to the device reference frame is used for the intra-device control system 2.
048MHz周波数クロックとが生成される。 And 048MHz frequency clock is generated.

【0008】こうして生成された各周波数クロック信号は、図示を省略したバックワイヤーリングボードを介して、各種パッケージに供給され、供給した先のパッケージにおいて所定の機能動作を行なうためのクロックとして用いられるのである。 [0008] Each frequency clock signal thus generated, through the back wire ring board which is not shown, is supplied to the various packages, since used as a clock for performing a predetermined functional operation in the previous package supplied is there.

【0009】 [0009]

【発明が解決しようとする課題】しかしながら、上述した従来のクロック生成回路においては、以下に示すような問題点があった。 [0007] However, in the conventional clock generation circuit described above has problems as shown below. つまり、クロック生成パッケージにて最終的に使用される種々の周波数を生成し、クロックを必要とするパッケージの夫々に供給していたので、バックワイヤーリングボード上に割り当てる配線数が多数必要であった。 In other words, to generate a variety of frequencies that will ultimately be used in the clock generator package and has been supplied to each of packages that require a clock, the number of wires to be allocated on the back wire ring board was required number . また、クロック生成パッケージ内の周波数同期発振器回路を複数用いていたため回路規模が大きかった。 Further, the circuit scale is large because it was by using a plurality of frequency locked oscillator circuit of the clock generator in the package.

【0010】これらのことを鑑みれば、生成すべき複数の周波数について、最小公倍数を求め、求めた最小公倍数の周波数を源発振とする周波数同期発振器回路をクロック生成パッケージに一つ設けて、この最小公倍数の周波数のままバックワイヤーリングボードを介して夫々のパッケージに供給し、供給先のパッケージ内において、 [0010] In view of these things, for a plurality of frequencies to be generated to obtain the least common multiple, by providing one frequency locked oscillator circuit according to the source oscillation frequency of the least common multiple calculated in clock generation package, the minimum supplied to each of the package through the left back wire ring board of the frequency of a common multiple in the supply destination of the package,
必要な分周をすれば解決できそうなことまでは、比較的容易に想到するであろう。 Until it that could be solved by the division required, it will relatively readily occur. ところが、単にこれを行なおうとすると、更に以下に示す問題点が生じる。 However, simply when wishing to make a this, further the following problems arise. 即ち、上述の従来例に用いた周波数にて説明すれば、最小公倍数は18.432MHzであり、バックワイヤーリングボード上にこの周波数クロック信号を送出することになる。 That is, if explained in the frequency used in the conventional example described above, the least common multiple is 18.432 MHz, so that sends the frequency clock signal on the back wire ring board. 一般的に、10MHzを越える周波数の信号の配線(プリントパターン等)設計するにあたっては、高周波対策を考慮する必要が生じてくる。 Generally, in designing the wiring of the frequency of the signal exceeding a (print pattern or the like) is 10 MHz, need arises to consider a high-frequency countermeasures. ここでいう高周波対策とは、例えば、インピーダンス整合を取る、配線パターンを太くする、パターン間隔を広く取る、引き回しの距離を最短とする、更には、シールド構造の配線パターンとする等の伝送路設計手法を指す。 Here, the high frequency measures referred, for example, impedance matching, thickening the wiring pattern, a wider pattern spacing, the distance routing the shortest, furthermore, the transmission line design, such as a wiring pattern of the shielding structure It refers to the technique. このため、バックワイヤーリングボードの設計・製造コストが割高になってしまう。 For this reason, the design and manufacturing costs of the back-wire ring board becomes more expensive. また、例えば、上述の18.432MHzから6.144MHzを得る場合には「1/3」に分周することになるが、18.432MHzが6.144MH Further, for example, but will divide into "1/3" in the case of obtaining a 6.144MHz from the above 18.432 MHz, 18.432 MHz is 6.144MH
zの奇数倍であるため、単に分周しただけでは、6.1 Since z is an odd multiple of, simply only by dividing, 6.1
44MHzクロック信号における状態値比(デューティ比)が同等にならず、これを補正するためにデューティ比補正回路の追加が必要となってしまう。 44MHz state value ratio in the clock signal (duty ratio) is not equal, becomes necessary additional duty correction circuit for correcting this.

【0011】本発明はこのような問題点を解決するためになされたものであり、バックワイヤーリングボード上の配線数を低減し、且つ、周波数同期発振器回路数も少なくて済むクロック生成回路を提供することを目的とする。 [0011] The present invention has been made to solve the above problem, reduces the number of wires on the back wire ring board, and, provide a clock generation circuit which requires only a synchronous oscillator circuit number be less frequency an object of the present invention is to.

【0012】 [0012]

【課題を解決するための手段】上記課題を解決するために本発明に係わるクロック生成回路請求項1の発明は、 Means for Solving the Problems The invention of the clock generating circuit according to claim 1 according to the present invention in order to solve the above problems,
バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路であって、前記クロック生成回路は、前記クロック供給先パッケージにて必要となる種々の周波数の公倍数となる周波数同期発振器回路を、少なくとも一つ備えてなり、且つ、前記周波数同期発振器回路からの出力周波数が10 A plurality of packages contained on the back wire ring board, a clock generating circuit for supplying a synchronizing clock signal through the back wire ring board, the clock generation circuit is required in the clock supply destination package various frequency-locked oscillator circuit as a common multiple of the frequencies of, be provided with at least one, and, the output frequency from the frequency-locked oscillator circuit 10
MHz以下であることを特徴とする。 Wherein the MHz or less. また、本発明に係わるクロック生成回路請求項2の発明は、バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路であって、前記クロック生成回路は、前記クロック供給先パッケージにて必要となる種々の周波数の公倍数となる一つの周波数同期発振器回路と、10MHz以下の周波数を出力するための分周器とを備えることを特徴とする。 The invention of the clock generating circuit according to claim 2 according to the present invention, the plurality of packages contained on the back wire ring board, a clock generation circuit for supplying a synchronizing clock signal through the back wire ring board Te, wherein the clock generation circuit, and one of the frequency-locked oscillator circuit as a common multiple of the various frequencies required in the clock supply destination package, further comprising a frequency divider for outputting a frequency below 10MHz and features.

【0013】 [0013]

【発明の実施の形態】以下、図示した実施の形態例に基づいて本発明を詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to an exemplary embodiment illustrated. 図1は本発明に係わるクロック生成回路の第1の実施の形態例を示す機能ブロック図である。 Figure 1 is a functional block diagram illustrating an embodiment of a first embodiment of the clock generating circuit according to the present invention. なお、ここでは上述したIインタフェースの13種類の周波数を得ることを例にして説明する。 Here, it is described as an example to obtain 13 kinds of frequencies of the I interface described above.

【0014】この例に示すクロック生成回路は、クロック生成パッケージ2と、クロック供給先パッケージ5とが、図示を省略したバックワイヤーリングボードを介して接続されている。 [0014] The clock generation circuit illustrated in this example, the clock generating package 2, and the clock supply destination package 5 are connected via the back wire ring board which is not shown. 前記クロック生成パッケージ2は、 The clock generation package 2,
源発振が2.048MHzで2.048MHz及び8k Source 2.048MHz and 8k oscillation at 2.048MHz
Hzの周波数クロックを出力するPLO1と、源発振が4.608MHzで4.608MHzの周波数クロックを出力するPLO2と、源発振が6.144MHzで6.144MHzの周波数クロックを出力するPLO3 And PLO1 for outputting Hz frequency clock source oscillation and PLO2 for outputting a frequency clock of 4.608MHz at 4.608MHz, the source oscillation output frequency clock 6.144 MHz at 6.144 MHz PLO3
とを備えている。 It is equipped with a door. つまり、3つの周波数同期発振器回路4を持つ。 That is, with three frequency-locked oscillator circuit 4.

【0015】また、前記クロック供給先パッケージ5 [0015] In addition, the clock supply destination package 5
は、複数の分周器6を備えている。 Includes a plurality of frequency divider 6. なお、これらの分周器6は、具体的にはカウンタ回路にて構成され、バックワイヤーリングボードを介して供給される前記PLO1 Incidentally, the these dividers 6 is specifically configured by the counter circuit, it is supplied via a back wire ring board PLO1
からの8kHzクロックをロード入力することにより、 By loading enter the 8kHz clock from,
全ての分周器6の同期が図られている。 The synchronization of all of the frequency divider 6 is achieved.

【0016】この図に示すクロック生成回路は以下のように機能する。 The clock generation circuit shown in this figure functions as follows. 即ち、図示を省略したDCSから分配される信号に基いた8kHzクロックが、前記クロック生成パッケージ2のPLO1〜3の夫々に供給され、各P That, 8 kHz clock based on the signals distributed from the DCS which is not shown is supplied to each of PLO1~3 of the clock generation package 2, the P
LO1〜3は、この8kHzクロックに同期した夫々の周波数を出力する。 LO1~3 outputs the frequency of each of which is synchronized with the 8kHz clock. なお、前記PLO1は、分周器を内蔵しており、この分周器にて源発振周波数2.048M Incidentally, the PLO1 has an internal divider, the source oscillation frequency 2.048M at this frequency divider
Hzを「1/256」した8kHzクロックも出力する。 8kHz clock "1/256" the Hz also outputs.

【0017】つまり、クロック生成パッケージ2から図示を省略したバックワイヤーリングボードには、2.0 [0017] That is, the back wire ring board which is not shown from the clock generating package 2, 2.0
48MHz、4.608MHz、6.144MHz、及び8kHzの4種類の周波数クロックが出力され、バックワイヤーリングボードを介してクロック供給先パッケージ5に供給される。 48MHz, 4.608MHz, 6.144MHz, and 8 kHz 4 kinds of frequency clock is output, it is supplied to the clock supply destination package 5 via a back wire ring board. そして、クロック供給先パッケージ5において、前記2.048MHz、4.608MH Then, in the clock supply destination package 5, the 2.048 MHz, 4.608MH
z、及び6.144MHzの周波数クロックを分周することによりIインタフェースの13種類の周波数を得るのである。 z, and it is to obtain the 13 different frequencies I interface by dividing the frequency clock of 6.144 MHz.

【0018】例えば、2.048MHzを「1/2」に分周して1.024MHzを、1.024MHzを「1 [0018] For example, the 1.024MHz by dividing the "1/2" the 2.048MHz, the 1.024MHz "1
/2」に分周して512kHzを、更に、512kHz / 2 "by dividing the 512kHz, further, 512kHz
を「1/2」に分周して256kHzをという具合にして各種サービス速度周波数を導くのである。 And so on the 256kHz by dividing the "1/2" and is in guiding the various service speed frequency. なお、ここで注目すべきは、前記2.048MHz、4.608M In addition, it should be noted here, the 2.048MHz, 4.608M
Hz、及び6.144MHzの周波数は、Iインタフェースの各種サービス速度周波数の偶数倍となる公倍数であり、このことから、クロック供給先パッケージ5に設ける分周器は、分母を偶数とする分周器にて単に分周さえすれば、デューティ比が同等(50対50)のクロックが得られるのである。 Hz, and the frequency of 6.144MHz is a common multiple of an even multiple of the various service rate frequency of the I interface, frequency divider for this reason, the frequency divider providing the clock supply destination package 5, an even denominator if only simply divides at is the duty ratio can be obtained clock equivalent (50 vs. 50).

【0019】このようにして、13種類のIインタフェースサービス速度(64、128、192、256、3 [0019] In this way, the 13 types of I interface service rate (64,128,192,256,3
84、512、768、1024、1152、153 84,512,768,1024,1152,153
6、3072、4608、6144kb/s)の周波数クロックと、装置内基準フレームに対応する8kHz周波数クロックと、装置内制御系に用いる2.048MHz周波数クロックとを生成すれば、バックワイヤーリングボード上に割り当てる配線の種類は、2.048MHz、 Frequency clock 6,3072,4608,6144kb / s), and 8kHz frequency clock corresponding to the device reference frame, be generated and 2.048MHz frequency clock used in the apparatus control system, on the back wire ring board assigning the type of wiring, 2.048 MHz,
4.608MHz、6.144MHz、及び8kHzの4種類で済み、且つ、クロック生成パッケージ2内の周波数同期発振器回路4は、PLO1〜3の3つで済むので回路規模の縮小を図ることができる。 4.608MHz, 6.144 MHz, and requires only four kinds of 8 kHz, and the frequency-locked oscillator circuit 4 in a clock generation package 2, thus reducing the circuit scale so requires only three PLO1~3.

【0020】そればかりでなく、バックワイヤーリングボード上の周波数が、何れも10MHz以下であることから、バックワイヤーリングボードに高周波対策を必要とせず、バックワイヤーリングボードの設計・製造コストの上昇を伴うことも無い。 [0020] Not only that, the frequency of on the back wire ring board, from both is 10MHz or less, without the need for a high-frequency measures to back the wire ring board, the rise of the design and manufacturing costs of the back-wire ring board it is also not associated with.

【0021】次に、図2は本発明に係わるクロック生成回路の第2の実施の形態例を示す機能ブロック図であり、クロック生成パッケージ2に設ける周波数同期発振器回路4の数を更に低減するものである。 Next, FIG. 2 is a functional block diagram showing a second embodiment of a clock generating circuit according to the present invention, further those of reducing the number of frequency locked oscillator circuit 4 provided in the clock generation package 2 it is. なお、上述した図1と同様の機能ブロックについては、同じ符号を付してその説明を省略する。 Incidentally, the same functional blocks as in FIG. 1 described above, description thereof is omitted denoted by the same reference numerals.

【0022】この図に示すクロック生成回路は、クロック生成パッケージ2とクロック供給先パッケージ5とが図示を省略したバックワイヤーリングボードを介して接続されており、前記バックワイヤーリングボード上には、上述した図1と同様に2.048MHz、4.60 The clock generation circuit shown in this figure, a clock generation package 2 and the clock supply destination package 5 is connected via the back wire ring board, not shown, on the back wire ring board, above similar to FIG. 1 which is 2.048 MHz, 4.60
8MHz、6.144MHz、及び8kHzの周波数クロックが渡されている。 8MHz, 6.144MHz, and the frequency clock of 8kHz has been passed.

【0023】そして、前記クロック生成パッケージ2には、単一の周波数同期発振器回路4が設けられており、 [0023] Then, the clock generation package 2 has a single frequency locked oscillator circuit 4 is provided,
この周波数同期発振器回路4には、図示を省略したDC The frequency-locked oscillator circuit 4, not shown DC
Sから分配される信号に基く8kHzクロックが供給され、周波数同期発振器回路4は、この8kHzクロックに同期した前記4種類の周波数を出力している。 8kHz clock based on signals distributed from S is supplied, the frequency locked oscillator circuit 4, and outputs the four kinds of frequency synchronized to the 8kHz clock.

【0024】ここで、前記周波数同期発振器回路4の構成例を図3に示して説明する。 [0024] Here, description will be given of the configuration example of the frequency-locked oscillator circuit 4 in FIG. 3. この図3に示す周波数同期発振器回路4(PLOモジュール)は、外部から供給される基準周波数8kHzと、内部にて発生した周波数を分周した8kHzとを入力とし、この二つの周波数の位相を比較して位相差情報を出力する位相比較器7と、 The Figure 3 shows the frequency locked oscillator circuit 4 (PLO module), compares the reference frequency 8kHz supplied, as input and 8kHz which the frequency generated by dividing by the internal, the phase of the two frequencies from the outside a phase comparator 7 which outputs the phase difference information and,
前記位相比較器7の出力に基いて発振周波数を制御可能な周波数可変発振器(VCXO:Voltage Controlled X Controllable variable frequency oscillator the oscillation frequency based on an output of the phase comparator 7 (VCXO: Voltage Controlled X
-tal Oscillator)8と、2.048MHz、4.60 And -tal Oscillator) 8, 2.048MHz, 4.60
8MHz、6.144MHzの周波数クロックを得るための複数の分周器9と、前記2.048MHz周波数クロックを「1/256」に分周し、位相比較器7に8k 8 MHz, and a plurality of divider 9 for obtaining the frequency clock of 6.144 MHz, the 2.048MHz frequency clock by dividing the "1/256", 8k to the phase comparator 7
Hzを帰還するための分周器10とを備えている。 And a frequency divider 10 for feedback of Hz.

【0025】前記周波数可変発振器8の源発振周波数は、36.864MHzであり、この周波数は、2.0 The source oscillation frequency of said variable frequency oscillator 8 is 36.864 MHz, this frequency is 2.0
48MHz、4.608MHz、及び6.144MHz 48MHz, 4.608MHz, and 6.144MHz
の最小公倍数である18.432MHzを更に2倍したものである。 Of a least common multiple 18.432MHz is a further 2 times. これは、前記2.048MHz、4.60 This is the 2.048MHz, 4.60
8MHz、及び6.144MHzの偶数倍となる公倍数にすることにより、分周器9により分周して得られる各周波数クロックのデューティ比を同等(50対50)にするためである。 8 MHz, and by an even multiple become common multiple of 6.144 MHz, the duty ratio of each frequency clock obtained by dividing by the frequency divider 9 is for the equivalent (50 vs. 50). 即ち、36.864MHzを分周器9 In other words, the 36.864MHz frequency divider 9
にて「1/8」に分周し4.608MHzを、また、3 By dividing the "1/8" in the 4.608MHz, also, 3
6.864MHzを分周器9にて「1/6」に分周し6.144MHzを、また、36.864MHzを分周器9にて「1/18」に分周し2.048MHzを取出している。 The dividing 6.144MHz to "1/6" and at the frequency divider 9 6.864MHz, also taken out by dividing the "1/18" and 36.864MHz at divider 9 2.048 MHz ing. なお、このとき各分周器9は、前記分周器1 Each divider 9 this time, the frequency divider 1
0から出力される8kHzに同期するよう構成されている。 It is configured to synchronize to 8kHz output from 0.

【0026】このように周波数同期発振器回路4を構成すれば、クロック生成パッケージ2には単一の周波数同期発振器回路4を設けるだけで、13種類のIインタフェースサービス速度の周波数クロックと、装置内基準フレームに用いる8kHz周波数クロックと、装置内制御系に用いる2.048MHz周波数クロックを生成することができる。 [0026] By configuring in this way the frequency-locked oscillator circuit 4, the clock generating package 2 only by providing a single frequency-locked oscillator circuit 4, 13 kinds of the frequency clock of the I interface service rate, device reference and 8kHz frequency clock used to frame, it is possible to generate a 2.048MHz frequency clock used in the apparatus control system. なお、この例では36.864MHzという高周波信号を扱うことになるが、この高周波信号はPLOモジュール内の限られた区間を伝送するのみであり、多くの信号線を有するバックワイヤーリングボードに比べて設計の自由度が高く、さほどコスト高とはならない。 It is also conceivable to handle high-frequency signals that 36.864MHz in this example, the high-frequency signal is only transmitted a section with limited within PLO module, compared to the back wire ring board having a number of signal lines high degree of freedom in design, not a less costly.

【0027】以上説明した本発明の実施の形態例においては、バックワイヤーリングボードを介して供給されるクロック生成パッケージ2からの比較的高い周波数クロックを、クロック供給先パッケージ5にて分周することにより所望の周波数クロックを得るという例を示したが、具体的には、図4(a)或いは(b)に示すように構成すれば良い。 [0027] In the embodiment of the present invention described above, the relatively high frequency clock from the clock generation package 2 to be supplied via the back wire ring board, dividing by the clock supply destination package 5 the although an example of obtaining a desired frequency clock, specifically, may be configured as shown in FIGS. 4 (a) or (b). 図4(a)、(b)は、共に本発明に係わるクロック生成回路のクロック供給先パッケージの構成例を示す機能ブロック図であり、斜視図風に現わしたものである。 Figure 4 (a), (b) are both a functional block diagram showing a configuration example of the clock supply destination packages clock generation circuit according to the present invention is obtained by Genwa in a perspective view style.

【0028】まず、図4(a)に示すクロック供給先パッケージ5は、バックワイヤーリングボード(BWB) Firstly, the clock supply destination package 5 shown in FIG. 4 (a), the back wire ring board (BWB)
11に収容される1.5Mインタフェースパッケージ5 1.5M interface package 5 to be accommodated in the 11
aと、6Mインタフェースパッケージ5bからなっている。 And a, is made from 6M interface package 5b. 即ち、Iインタフェースの夫々のサービス速度に対応する専用の複数のインタフェースパッケージである場合を示す。 That is, the case where the plurality of interface package only corresponding to the service speed of each of the I interface. この場合にあっては、例えば、前記1.5M In the this case, for example, the 1.5M
インタフェースパッケージ5aは、「1/4」分周器6 Interface package 5a is, "1/4" frequency divider 6
を備え、バックワイヤリングボード11から6.144 The equipped, from the back wiring board 11 6.144
MHzと、8kHzの周波数クロックを取り込み、8k And MHz, the frequency clock of 8kHz incorporation, 8k
Hzに同期しつつ前記6.144MHzを「1/4」に分周し、1.536MHzを生成している。 While synchronization with Hz dividing the 6.144MHz to "1/4", and generates a 1.536 MHz. そして、生成した1.536MHzの周波数クロックを用いて所定のインタフェース機能動作を行なうことにより、1.5 By performing a predetermined interface function operation using the frequency clock of the generated 1.536 MHz, 1.5
36MHzのIインタフェースサービスを提供するのである。 It is to provide the I interface service of 36MHz. なお、前記6Mインタフェースパッケージ5bの場合には、分周器6は不要となり、バックワイヤリングボード11から6.144MHzの周波数クロックを取り込んで、そのまま用いれば良い。 In the case of the 6M interface package 5b is the divider 6 becomes unnecessary, takes in the frequency clock of 6.144MHz from the back wiring board 11, it may be used as it is.

【0029】一方、図4(b)に示すクロック供給先パッケージ5は、バックワイヤーリングボード(BWB) On the other hand, the clock supply destination package 5 shown in FIG. 4 (b), the back wire ring board (BWB)
11に収容される複数のマルチインタフェースパッケージ5c、5dからなっている。 A plurality of multi-interface package 5c housed in 11, consists 5d. 前記マルチインタフェースパッケージとは、何れのIインタフェースサービス速度にも対応可能なインタフェースパッケージであり、1 Wherein the multi-interface package, are compatible interface package to any I interface service rate, 1
3種類全てのサービス速度を得るための分周器(DI Divider for obtaining all three service rate (DI
V)6と、前記分周器6からの出力のうち何れかを選択する選択部(SEL)12と、前記選択部12に選択すべき周波数クロックを指定する制御部(CONT)13 And V) 6, the frequency divider selector for selecting one of the output from the 6 and (SEL) 12, a control unit for designating a frequency clock to be selected in the selection section 12 (CONT) 13
とを備えている。 It is equipped with a door. 例えば、前記マルチインタフェースパッケージ5cにおいて、制御部13が1.536MHz For example, in the multi-interface package 5c, the control unit 13 is 1.536MHz
を設定しているとすれば、制御部13から選択部12に1.536MHzを選択するよう制御信号が出力され、 If that set the control signal to select 1.536MHz to the selection unit 12 from the control unit 13 is output,
これにより選択部12は、分周器6からの多様な周波数クロックのうち1.536MHzを選択して出力する。 Thus selection unit 12 selects and outputs the 1.536MHz among various frequency clock from the frequency divider 6.
したがって、この場合、マルチインタフェースパッケージ5cの所望の周波数fdは1.536MHzということになり、1.5Mインタフェースパッケージとして機能するのである。 Therefore, in this case, the desired frequency fd of the multi-interface package 5c becomes that 1.536 MHz, it is to function as a 1.5M Interface Package.

【0030】以上のように、本発明に係わるクロック生成回路は、バックワイヤーリングボード11を介して、 [0030] As described above, the clock generation circuit according to the present invention, through the back wire ring board 11,
クロック生成パッケージ2からクロック供給先パッケージ5に供給する周波数クロックを、最終的に用いる多様な周波数クロックの公倍数で、且つ、10MHz以下とすることで、バックワイヤーリングボード11に高周波対策を不要としつつ配線数の低減を図ると共に、クロック生成パッケージ2に設ける周波数同期発振器回路4の数が極めて少なくて済むクロック生成回路を実現することができる。 Frequency clock supplied from the clock generation package 2 to the clock supply destination package 5, with a common multiple of the various frequency clock eventually used, and, by a 10MHz or less, while eliminating the need for a high-frequency protective back wire ring board 11 with reduced number of wires can be the number of frequency locked oscillator circuit 4 provided in the clock generation package 2 to realize a clock generation circuit which requires a very small. また、このクロック生成回路は、逓倍器やデューティ比補正回路等を用いずに分周器の組み合わせにて所望の周波数クロックを求めているため、簡単な回路構成とすることができる。 Further, the clock generating circuit, since seeking desired frequency clock by a combination of the frequency divider without using a multiplier and a duty ratio correction circuit or the like, can be a simple circuit configuration.

【0031】 [0031]

【発明の効果】以上のように本発明に係わるクロック生成回路は、バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路において、クロック供給先パッケージにて必要となる種々の周波数の偶数倍の公倍数となる周波数同期発振器回路を少なくとも一つ備えてなり、且つ、前記バックワイヤーリングボード上を渡すクロック周波数は10M The clock generation circuit according to the present invention as described above, according to the present invention is a plurality of packages contained on the back wire ring board, a clock generation circuit for supplying a synchronizing clock signal through the back wire ring board in at least one provided it with a frequency-locked oscillator circuit that the various even multiple of a common multiple of the frequency necessary in the clock supply destination package, and the clock frequency to pass over the back wire ring board 10M
Hz以下として構成したので、バックワイヤーリングボードのコスト上昇、並びに、最終的に用いられるクロック信号のデューティ比補正回路を伴わずに、バックワイヤーリングボード上に割り当てる配線数の低減と、クロック生成パッケージ内の周波数同期発振器回路数の低減とが図られたクロック生成回路が実現できる。 Since it is configured as a Hz or less, the cost increase of the back wire ring board as well, without the duty ratio correction circuit of the final clock signal used, the reduction in the number of wires to be allocated on the back wire ring board, a clock generating package clock generation circuit and the reduction of the frequency-locked oscillator circuit number is achieved in the inner it can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るクロック生成回路の第1の実施の形態例を示す機能ブロック図である。 1 is a functional block diagram illustrating an embodiment of a first embodiment of a clock generator according to the present invention.

【図2】本発明に係るクロック生成回路の第2の実施の形態例を示す機能ブロック図である。 2 is a functional block diagram illustrating an embodiment of a second embodiment of a clock generator according to the present invention.

【図3】本発明に係るクロック生成回路の周波数同期発振器回路の構成例を示す機能ブロック図である。 3 is a functional block diagram showing a configuration example of a frequency-locked oscillator circuit of the clock generation circuit according to the present invention.

【図4】(a)本発明に係るクロック生成回路のクロック供給先パッケージの構成例を示す図である。 4 (a) is a diagram showing a configuration example of the clock supply destination packages of a clock generator according to the present invention. (b)本発明に係るクロック生成回路のクロック供給先パッケージの他の構成例を示す図である。 (B) is a diagram illustrating another configuration example of the clock supply destination packages of a clock generator according to the present invention.

【図5】従来技術におけるクロック生成回路の構成例を示す図である。 5 is a diagram showing an example of a configuration of a clock generation circuit in the prior art.

【図6】同期クロック生成に係る一般的な構成例を示す図である。 6 is a diagram showing a general configuration example of the synchronization clock generation.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・DCS(Digital Clock Supply) 2・・・クロック生成パッケージ 3・・・B/U(バイポーラ/ユニポーラ変換部) 4・・・周波数同期発振器回路(PLO:Phase Locked 1 ··· DCS (Digital Clock Supply) 2 ··· clock generation package 3 ... B / U (bipolar / unipolar converter unit) 4 ... frequency synchronization oscillator circuit (PLO: Phase Locked
-Loop Oscillator) 5・・・クロック供給先パッケージ 6・・・分周器 7・・・位相比較器 8・・・周波数可変発振器(VCXO:Voltage Contro -Loop Oscillator) 5 ... clock supply destination package 6 ... frequency divider 7 ... phase comparator 8 ... variable frequency oscillator (VCXO: Voltage Contro
lled X-tal Oscillator) 9・・・分周器 10・・・分周器 11・・・BWB(バック・ワイヤーリング・ボード) 12・・・選択部(Selector) 13・・・制御部(Controller) lled X-tal Oscillator) 9 ··· divider 10 ... divider 11 ... BWB (back wire ring board) 12 ... selector (Selector) 13 ... control unit (Controller )

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路であって、 前記クロック生成回路は、前記クロック供給先パッケージにて必要となる種々の周波数の公倍数となる周波数同期発振器回路を、少なくとも一つ備えてなり、且つ、前記周波数同期発振器回路からの出力周波数が10MHz To 1. A plurality of packages contained on the back wire ring board, a clock generating circuit for supplying a synchronizing clock signal through the back wire ring board, the clock generation circuit, the clock supply a frequency-locked oscillator circuit as a common multiple of the various frequencies required in the previous package, it comprises at least one, and the output frequency from the frequency-locked oscillator circuit 10MHz
    以下であることを特徴とするクロック生成回路。 The clock generation circuit, wherein the or less.
  2. 【請求項2】バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路であって、 前記クロック生成回路は、前記クロック供給先パッケージにて必要となる種々の周波数の公倍数となる一つの周波数同期発振器回路と、10MHz以下の周波数を出力するための分周器とを備えることを特徴とするクロック生成回路。 To 2. A plurality of packages contained on the back wire ring board, a clock generating circuit for supplying a synchronizing clock signal through the back wire ring board, the clock generation circuit, the clock supply and one of the frequency-locked oscillator circuit as a common multiple of the various frequencies required in the previous package, a clock generation circuit, characterized in that it comprises a frequency divider for outputting a frequency below 10 MHz.
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