JP2001237250A - Semiconductor device - Google Patents

Semiconductor device

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JP2001237250A
JP2001237250A JP2000044039A JP2000044039A JP2001237250A JP 2001237250 A JP2001237250 A JP 2001237250A JP 2000044039 A JP2000044039 A JP 2000044039A JP 2000044039 A JP2000044039 A JP 2000044039A JP 2001237250 A JP2001237250 A JP 2001237250A
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JP
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contact layer
field plate
drain contact
gate electrode
drain
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Application number
JP2000044039A
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Japanese (ja)
Inventor
Koji Ishikura
Mikio Kanamori
幸治 石倉
幹夫 金森
Original Assignee
Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To solve the problem that, in a FET having a structure which had a field plate together with the gate electrode with an insulation film formed on a working layer to relax the electric field between the gate and drain by a drain voltage, the electric field at the field plate ends was high over several hundreds kV/cm, thus insulation film caused a decomposition reaction to increase the gate current within a short time when a high temperature energized circuit test was conducted with the drain voltage set to e.g. 20 V. SOLUTION: Thin regions 13 of an oxide film serving as a base layer of a gate electrode 5 and a field plate 6 are formed near a side face of the filed plate 6 at the drain side, thereby relaxing an electric field applied between the field plate 6 end and the drain in a high temperature long time energizing time. Thus, it is possible to improve the reliability enough for the semiconductor device.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置、特に、ヘテロ接合型の電界効果トランジスタの高温長時間通電時における信頼性の向上に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, particularly, it relates to improved reliability at high temperature for a long time energization of the field effect transistor of the heterojunction type.

【0002】 [0002]

【従来の技術】電界効果トランジスタ(FET)において、年々高出力化の要望が高まっているが、FETのゲート幅を大きくして出力を増やすと、FETのインピーダンスが低下するため整合回路の損失が増加し、良好な出力特性を得ることが困難となる。 BACKGROUND OF THE INVENTION field effect transistor (FET), although there is an increasing demand for yearly high output, increasing the output by increasing the gate width of the FET, the loss of the matching circuit for impedance FET is reduced increased, it becomes difficult to obtain a good output characteristic.

【0003】したがって、ゲート幅を増やさずに出力を増やす方法として、動作時のドレイン電圧を高くする試みがなされている。 [0003] Therefore, as a method of increasing the output without increasing the gate width, it attempts to increase the drain voltage during operation have been made. その試みの一つとして、ゲート・ドレイン間にフィールドプレートを設けるフィールドプレート−FETも有望な構造となっている(特開昭63ー87773号公報)。 One of the attempts, the field plate -FET providing a field plate between the gate and drain is also a promising structure (JP 63 over 87773 JP). この構造の断面図を図3(a)に示す。 The cross-sectional view of the structure shown in FIG. 3 (a).

【0004】FETは、GaAs基板101、GaAs [0004] FET is, GaAs substrate 101, GaAs
動作層102、n +型GaAs層103、SiO 2膜10 Operation layer 102, n + -type GaAs layer 103, SiO 2 film 10
4、ゲート電極105、フィールドプレート106、n 4, the gate electrode 105, the field plate 106, n
+型ソースコンタクト層110、n +型ドレインコンタクト層111、ゲート電極開口部112(ソース電極及びドレイン電極は、n +型ソースコンタクト層110及びn +型ドレインコンタクト層111の上のSiO 2膜10 + -type source contact layer 110, n + -type drain contact layer 111, SiO 2 film 10 on the gate electrode opening 112 (the source electrode and the drain electrode, n + -type source contact layer 110 and the n + -type drain contact layer 111
4に開口したそれぞれソースコンタクト及びドレインコンタクトに設けられて、n +型ソースコンタクト層11 4, respectively an opening provided in the source and drain contacts to, n + -type source contact layer 11
0及びn +型ドレインコンタクト層111を外部と接続するが、本発明とは関係のない部分であるので、図示及び説明は省略している)。 0 and n + -type drain contact layer 111 is connected to the external, since the present invention is a portion having no relationship is shown and described is omitted).

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、フィールドプレート−FETにおいて例えばドレイン電圧を2 However [0005] In the field plate -FET example the drain voltage 2
0Vにし、高温通電試験を行うとゲート電流が短期間のうちに増加してしまうという問題があった。 And to 0V, and the gate current when performing burn-test there is a problem that increases in a short period of time.

【0006】この原因は、フィールドプレート106端での電界118が、数100kV/cm以上と高く、これによって絶縁膜が分解反応を起こし、破壊に至るものと考えられる。 [0006] This causes the electric field 118 in the field plate 106 ends, as high as several 100 kV / cm or more, whereby an insulating film undergoes a decomposition reaction is considered to lead to destruction.

【0007】本発明の目的は、フィールドプレートを用いた電界効果トランジスタにおいて、トランジスタの通電時にフィールドプレートとドレイン間に掛かる電界を緩和する構造を提供することにある。 An object of the present invention is a field effect transistor using the field plate is to provide a structure for alleviating an electric field applied between the field plate and the drain when energized transistor.

【0008】 [0008]

【課題を解決するための手段】本発明の半導体装置は、 The semiconductor device of the present invention According to an aspect of the
動作層と、前記動作層と同じ導電型の不純物を高濃度に含み、前記動作層の両側に位置するソースコンタクト層及びドレインコンタクト層と、前記ソースコンタクト層と前記ドレインコンタクト層との間に開口部を有し、かつ、少なくとも前記ソースコンタクト層と前記ドレインコンタクト層との間に挟まれた前記動作層の表面を覆う絶縁膜と、少なくとも前記開口部を覆うゲート電極とを備える半導体装置であって、前記ソースコンタクト層と前記ドレインコンタクト層との間の前記絶縁膜上にあって、前記ゲート電極と前記ドレインコンタクト層との間に前記ゲート電極と連結するフィールドプレートを有し、かつ、前記フィールドプレートの下方から前記ドレインコンタクト層に到る領域において前記絶縁膜が少なくとも絶縁膜厚の薄 And operation layer comprises the same conductivity type impurities with said operating layer in a high concentration, and the source contact layer and a drain contact layer located on both sides of the active layer, the opening between the source contact layer and the drain contact layer has a section, and a semiconductor device comprising an insulating film covering the surface of at least said operating layer sandwiched between said source contact layer and the drain contact layer, and a gate electrode covering at least said opening Te, wherein be on the insulating film between the source contact layer and the drain contact layer, having a field plate connected to the gate electrode between the drain contact layer and the gate electrode, and the wherein the insulating film is at least the insulating film thickness of the thin in a region from below the field plate leading to the drain contact layer 部分を有することを特徴とし、前記絶縁膜の薄い部分が、前記フィールドプレートの前記ドレインコンタクト層側の側面直下から前記フィールドプレートと前記ドレインコンタクト層との間の位置に渡って設けられる、或いは、前記絶縁膜の薄い部分が、少なくとも前記フィールドプレートの前記ドレインコンタクト層側の側面直下から前記ドレインコンタクト層の前記フィールドプレート側端部に渡って設けられる、或いは、前記絶縁膜の薄い部分が、前記フィールドプレートの中央部下から前記フィールドプレートと前記ドレインコンタクト層との間の位置に渡って設けられる、というもので、前記ソースコンタクト層と前記ドレインコンタクト層との間で、前記ゲート電極及び前記フィールドプレートをチャネル長方向に切断したと Characterized by having a portion, said insulating thin portion of the film is provided across from the drain contact layer side surface immediately below the field plate in a position between said field plate and the drain contact layer, or, the insulating thin portion of the film is provided over at least from said drain contact layer side surface immediately below the field plate to said field plate side end portion of the drain contact layer, or the insulating thin portion of film, the provided from under the center of the field plate over the position between said field plate and the drain contact layer, but that, between said drain contact layer and the source contact layer, said gate electrode and said field plate and it was cut in the channel length direction 、前記ゲート電極と前記フィールドプレートとは互いに離間しているか、又は、前記ゲート電極と前記フィールドプレートとは連結している、というものである。 Or wherein said gate electrode and field plate are separated from each other, or the said gate electrode and the field plate is that, are connected.

【0009】最後に、上記の半導体装置の形態の一つとして、前記絶縁膜がシリコン酸化膜である、というものである。 [0009] Finally, as one form of the semiconductor device, the insulating film is a silicon oxide film, is that.

【0010】 [0010]

【発明の実施の形態】本発明の実施形態について説明する前に、まず、本発明の特徴を簡単に記しておく。 Before describing embodiments of the embodiment of the present invention, first, previously briefly noted features of the present invention. 電界効果ドランジスタにおいてゲート・ドレイン(G−D) The gate and drain in the field effect Doranjisuta (G-D)
間の絶縁膜上に設けられたフィールドプレート(フィールドプレート)のドレイン側の絶縁膜に凹部を設けることにより、フィールドプレート電極端での電界集中を緩和させ、動作中での絶縁膜破壊を防止することを特徴とする。 By providing the recess on the drain side of the insulating film of the insulating film field plate provided on (field plate) between, to relax the electric field concentration at the field plate electrode edge, to prevent the dielectric breakdown in operating it is characterized in.

【0011】次に、本発明の第1の実施形態について、 [0011] Next, a first embodiment of the present invention,
FETの断面図を示した図1を用いて説明する。 It will be described with reference to FIG. 1 showing a cross-sectional view of the FET.

【0012】まず、GaAs基板1上に、例えばMBE [0012] First of all, on the GaAs substrate 1, for example, MBE
法でGaAs動作層2を形成し、続いて高濃度の不純物を含むn +型GaAs層3を成長させて、GaAsウェーハを用意する。 The GaAs operation layer 2 was formed by law, followed by growing an n + -type GaAs layer 3 containing a high concentration of impurity, is prepared GaAs wafer.

【0013】次に、例えば硫酸と過酸化水素を混合した溶液で選択的にn +型GaAs層3をエッチング除去してn +型ソースコンタクト層10及びn +型ドレインコンタクト層11を形成し、続いて、例えばプラズマCVD [0013] Then, for example, to form a selectively n + -type GaAs layer 3 is removed by etching the n + -type source contact layer 10 and n + -type drain contact layer 11 in a mixed solution of sulfuric acid and hydrogen peroxide, then, for example, a plasma CVD
法でSiO 2膜4を0.4μmの厚さに成長する(図1 The SiO 2 film 4 is grown to a thickness of 0.4μm by law (Fig. 1
(a))。 (A)).

【0014】次に、ゲートとなる領域のSiO 2膜4 [0014] Next, area SiO 2 film 4 of the gate
を、例えばCF 4をベースとするドライエッチング法で除去してゲート電極開口部12を形成した後、ゲート電極開口部12を含むSiO 2膜4表面にWSi、続いて金をスパッタ法で連続成長する。 , For example after formation of the gate electrode opening 12 of CF 4 is removed by dry etching based, WSi the SiO 2 film 4 surface including the gate electrode openings 12, followed by successively growing by sputtering gold to.

【0015】続いて、レジスト(図示せず)をマスクとしてゲート領域部及びゲート・ドレイン間の領域にWS [0015] Subsequently, the resist WS (not shown) in the region between the gate region portions and the gate and drain as a mask
i及び金が残るように、例えばミリング法で不要部分を除去する。 i and as gold remains, for example, to remove an unnecessary portion in milling. これによりゲート電極5及びフィールドプレート6が形成される(図1(b))。 Thus the gate electrode 5 and the field plate 6 is formed (Figure 1 (b)).

【0016】次に、フィールドプレート6のドレイン方向の側面に接して幅が、例えば0.2μmの隙間のみが開口されたレジスト7を形成した後、例えばCF 4ガスをベースとするドライエッチング法でSiO 2膜4を表面から0.2μmエッチングし、SiO 2膜凹部13を形成する。 Next, the width in contact with the drain direction of the side surface of the field plate 6, for example, after only a gap of 0.2μm was formed a resist 7 having an opening, for example, a CF 4 gas by a dry etching method based the SiO 2 film 4 was 0.2μm etching from the surface to form a SiO 2 film recess 13. ドライエッチングは異方性があり、SiO 2 Dry etching has anisotropy, SiO 2
膜4をほぼ垂直に開口することができる(図1 It can be substantially perpendicular to the opening of the film 4 (Fig. 1
(c))。 (C)).

【0017】最後に、レジスト7を除去した後、新たに別のレジストをマスクとして(図示せず)n +型ソースコンタクト層10及びn +型ドレインコンタクト層11 [0017] Finally, after removing the resist 7, (not shown) newly another resist as a mask n + -type source contact layer 10 and n + -type drain contact layer 11
の上のSiO 2膜4を、例えばHF系の溶液で選択的に除去してソースコンタクト及びドレインコンタクト(共に図示省略)を形成し、さらに、ソースコンタクト及びドレインコンタクトにより露出した、それぞれn +型ソースコンタクト層10及びn +型ドレインコンタクト層11の表面にAuGeNiからなるオーミック電極材を蒸着し、そしてアロイすることによりソース電極及びドレイン電極(共に図示省略)を形成するとFETの製造は完成する(図2(a))。 The SiO 2 film 4 on the form the source and drain contacts (both not shown) is selectively removed in a solution of example HF system was further exposed by the source and drain contacts, respectively n + -type depositing an ohmic electrode material made of AuGeNi on the surface of the source contact layer 10 and n + -type drain contact layer 11, and to form a source electrode and a drain electrode (both not shown) producing the FET is completed by alloying ( Figure 2 (a)).

【0018】以上のように形成した電界効果トランジスタの平面図は、図2(b)の如くなっており、図2 The plan view of a field effect transistor formed as described above is adapted as Figure 2 (b), FIG. 2
(a)は図2(b)の切断線A−A'に沿った断面図である。 (A) is a sectional view taken along 'section line A-A of FIG. 2 (b).

【0019】又、このようにして得られた電界効果トランジスタは、フィールドプレートの横のSiO 2膜4にSiO 2膜凹部13を有し、平面的には、SiO 2膜4にSiO 2膜4の厚さを薄くしたストライプ状の溝を有することを特徴としている。 [0019] Also, the electric field effect transistor obtained in has an SiO 2 film recess 13 next to the SiO 2 film 4 of the field plate, the planar, SiO 2 film 4 to the SiO 2 film 4 It is characterized by having a thickness of thinned stripe groove.

【0020】SiO 2膜に凹部がない場合は、図3 [0020] If there is no recess in the SiO 2 film, 3
(a)に示すようにフィールドプレートの角の電界11 Field field plate corner as shown in (a) 11
8は高くなり、凹部があると図3(b)の電界18で示すような電気力線になり、電界が緩和される。 8 becomes high, so that the electrical lines of force as indicated by field 18 of when there is a recess FIG. 3 (b), the electric field is relaxed.

【0021】図4に、従来例の凹型がないフィールドプレート−FETと本発明のフィールドプレート−FET [0021] FIG. 4, the field plate -FET concave no field plate -FET and the invention of the prior art
の長期高温通電試験を示す。 It shows the long-term high-temperature current test. 長期高温通電試験の条件はドレイン電圧Vds=20V、チャネル温度Tch=2 Conditions prolonged high temperature energizing test the drain voltage Vds = 20V, the channel temperature Tch = 2
80℃で行った。 It was carried out at 80 ℃. FETのゲート電流(Ig)は、従来例の構造、本発明の構造ともに、初期Igは数nAであったのが、従来例の構造では高温通電試験開始後20時間経過した時点で20uAに増加する劣化が見られた。 FET of the gate current (Ig), the structure of the conventional example, the structure both of the present invention, an initial increase Ig has had a few nA, to 20uA Upon expiration of 20 hours after the start of the burn test in the structure of the conventional example degradation was observed.
一方、本発明構造では200時間経過した時点でもIg On the other hand, even after the lapse of 200 hours in the present invention structure Ig
の増加は見られなかった。 The increase in was observed. 従来構造におけるIgの増加はドレイン側のフィールドプレート端での高電界によりフィールドプレート下のSiO 2膜が破壊したためであり、電界が緩和された本構造では破壊が抑制されている。 The increase in Ig in the conventional structure is because the by high electric field at the field plate edge on the drain side SiO 2 film under the field plate was broken, destroyed in this structure an electric field is relaxed is suppressed.

【0022】次に、本発明の第2の実施形態を図5 Next, a second embodiment of the present invention FIG. 5
(a)を参照して説明する。 It will be described with reference to (a). 本実施形態では、ゲートとフィールドプレートが一体となった構造となっていて、 In the present embodiment, the gate and the field plate have a structure that integrates,
それ以外は、第1の実施形態と同じであるので詳細な説明は省略する。 Otherwise is the same as the first embodiment and a detailed description thereof will be omitted.

【0023】即ち、FETは、GaAs基板21、Ga [0023] In other words, FET is, GaAs substrate 21, Ga
As動作層22、n +型GaAs層23、SiO 2膜2 As active layer 22, n + -type GaAs layer 23, SiO 2 film 2
4、ゲート電極25、n +型ソースコンタクト層30、 4, the gate electrode 25, n + -type source contact layer 30,
+型ドレインコンタクト層31、ゲート電極開口部3 n + -type drain contact layer 31, the gate electrode opening 3
2、SiO 2膜凹部33から構成され、ゲート電極25 2, is composed of a SiO 2 film recess 33, the gate electrode 25
がフィールドプレートを兼ねる構造となっている。 There has been a structure which also serves as a field plate. ゲート電極とフィールドプレートとが一体となった構造においても、凹型の溝を形成することにより電界集中が緩和される。 Even in the structure where the gate electrode and the field plate are integrated, electric field concentration is relaxed by forming a concave groove.

【0024】次に、本発明の第3の実施形態を図5 Next, a third embodiment of the present invention FIG. 5
(b)を参照して説明する。 It will be described with reference to (b). 第1の実施形態においては、SiO 2膜の薄い部分が、フィールドプレートのドレイン側の側面から一定の領域に限定されたが、本実施形態では、SiO 2膜の薄い部分が、少なくともフィールドプレートとn +型ドレインコンタクト層との間の領域に形成される構造となっていて、それ以外は、第1の実施形態と同じであるので詳細な説明は省略する。 In the first embodiment, a thin portion of the SiO 2 film has been limited from the drain side of the side surface of the field plate in a certain region, in the present embodiment, the thin portion of SiO 2 film, and at least the field plate n + -type drain have a structure formed in a region between the contact layer, but otherwise is the same as the first embodiment and a detailed description thereof will be omitted.

【0025】即ち、FETは、GaAs基板41、Ga [0025] In other words, FET is, GaAs substrate 41, Ga
As動作層42、n +型GaAs層43、SiO 2膜4 As active layer 42, n + -type GaAs layer 43, SiO 2 film 4
4、ゲート電極45、フィールドプレート46、n +型ソースコンタクト層50、n +型ドレインコンタクト層51、ゲート電極開口部52、SiO 2膜薄膜部53から構成され、SiO 2膜薄膜部53がドレイン電極(図示せず)端部まで続く構造となっている。 4, the gate electrode 45 is composed of a field plate 46, n + -type source contact layer 50, n + -type drain contact layer 51, the gate electrode opening 52, SiO 2 film thin portion 53, SiO 2 film thin portion 53 is the drain electrodes (not shown) which is to continue to the end structure. この構造においても、ドレインに電圧が印加されたとき、SiO 2膜薄膜部の存在によりフィールドプレートのドレイン側端部での電界集中を緩和することができる。 In this structure, when a voltage is applied to the drain, it is possible to reduce electric field concentration at the drain side end portion of the field plate in the presence of the SiO 2 film thin portion.

【0026】次に、本発明の第4の実施形態を図5 Next, a fourth embodiment of the present invention FIG. 5
(c)を参照して説明する。 It will be described with reference to (c). 本実施形態では、フィールドプレートの下にSiO 2膜の凹部の一部が入り込み、 In the present embodiment, a portion of the recess of the SiO 2 film enters under the field plate,
フィールドプレートがSiO 2膜の凹部の庇となっていて、それ以外は、第1の実施形態と同じであるので詳細な説明は省略する。 Field plate have a canopy of the recess of the SiO 2 film, but otherwise is the same as the first embodiment and a detailed description thereof will be omitted.

【0027】即ち、FETは、GaAs基板61、Ga [0027] In other words, FET is, GaAs substrate 61, Ga
As動作層62、n +型GaAs層63、SiO 2膜6 As active layer 62, n + -type GaAs layer 63, SiO 2 film 6
4、ゲート電極65、フィールドプレート66、n +型ソースコンタクト層70、n +型ドレインコンタクト層71、ゲート電極開口部72、SiO 2膜凹部73から構成され、フィールドプレート66がSiO 2膜64上にはみ出し、SiO 2膜凹部73に対して庇となっている。 4, the gate electrode 65 is composed of a field plate 66, n + -type source contact layer 70, n + -type drain contact layer 71, the gate electrode opening 72, the SiO 2 film recess 73, the field plate 66 is on the SiO 2 film 64 the protrusion, has a visor with respect to the SiO 2 film recess 73.

【0028】この構造では、特に、後にFET上のSi [0028] In this structure, in particular, Si on the FET after
2膜64の上全面に第2の絶縁膜を形成しても、フィールドプレート66がSiO 2膜凹部73に対して庇となっているため、庇下に隙間が形成され、フィールドプレート下にSiO 2膜の薄い領域を確保できるというメリットがあり、第2の絶縁膜を堆積しても、SiO 2膜薄膜部の存在によりフィールドプレートのドレイン側端部での電界集中を緩和することができるという効果を保持できる。 O 2 is also on the entire surface of the film 64 to form a second insulating film, since the field plate 66 is in the eaves with respect to the SiO 2 film recess 73, a gap is formed under the eaves, under the field plate It has the advantage of ensuring the thin region SiO 2 film can be deposited a second insulating film, to reduce the electric field concentration at the drain side end portion of the field plate in the presence of the SiO 2 film thin section It can hold an effect that.

【0029】 [0029]

【発明の効果】上述のように、本発明の半導体装置を用いれば、ゲート電極の近傍にフィールドプレートを設けてドレインの耐圧を上げる構造において、フィールドプレートのドレイン側側面近傍に、ゲート電極及びフィールドプレートの下敷きとなる酸化膜の薄い領域を形成しておくことにより、高温長時間通電時にフィールドプレート端部とドレイン間に印加される電界を緩和でき、半導体装置としての信頼性を向上させることが可能となる。 According to the present invention as described above, by using the semiconductor device of the present invention, in the structure to increase the breakdown voltage of the drain by providing a field plate in the vicinity of the gate electrode, in the vicinity of the drain side surface of the field plate, gate electrode and the field by forming a thin region of oxide film to be a underlay plate, it can reduce the electric field applied between the field plate edge and the drain at high temperature for a long time energization is possible to improve the reliability of the semiconductor device It can become.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態の半導体装置の製造方法を工程順に示す断面図である。 1 is a cross-sectional view sequentially showing the steps of producing the semiconductor device of the first embodiment of the present invention.

【図2】(a)は、図1に続く製造工程を示す断面図であり、(b)は(a)の平面図である。 2 (a) is a sectional view showing a manufacturing step following FIG. 1 is a plan view of (b) is (a).

【図3】本発明の第1の実施形態の半導体装置と従来の半導体装置のフィールドプレートに掛かる電界の違いを示す断面模式図である。 3 is a schematic sectional view of the field differences in applied to the field plate of the first semiconductor device and a conventional semiconductor device of an embodiment of the present invention.

【図4】本発明の半導体装置及び従来の半導体装置を長時間通電したときのゲートリーク電流の変化の様子を示すグラフである。 Is a graph showing changes of gate leakage current in FIG. 4 when the semiconductor device and the conventional semiconductor device of the present invention has been energized for a long time.

【図5】本発明の第2、3、4の実施形態の半導体装置を示す断面図である。 5 is a sectional view showing a semiconductor device of the second, third, and fourth embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、21、41、61、101 GaAs基板 2、22、42、62、102 GaAs動作層 4、24,44、64、104 SiO 2膜 5、25、45、65、105 ゲート電極 6、26、46、66、106 フィールドプレート 7 レジスト 10、30、50、70、110 n +型ソースコンタクト層 11、31、51、71、111 n +型ドレインコンタクト層 12、32、52、72、112 ゲート電極開口部 13、33、73 SiO 2膜凹部 18、118 電界 53 SiO 2膜薄膜部 1,21,41,61,101 GaAs substrate 2,22,42,62,102 GaAs operation layer 4,24,44,64,104 SiO 2 film 5,25,45,65,105 gate electrode 6 and 26, 46,66,106 field plate 7 resist 10,30,50,70,110 n + -type source contact layer 11,31,51,71,111 n + -type drain contact layer 12,32,52,72,112 gate electrode opening 13,33,73 SiO 2 film recess 18, 118 field 53 SiO 2 film thin section

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Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 動作層と、前記動作層と同じ導電型の不純物を高濃度に含み、前記動作層の両側に位置するソースコンタクト層及びドレインコンタクト層と、前記ソースコンタクト層と前記ドレインコンタクト層との間に開口部を有し、かつ、少なくとも前記ソースコンタクト層と前記ドレインコンタクト層との間に挟まれた前記動作層の表面を覆う絶縁膜と、少なくとも前記開口部を覆うゲート電極とを備える半導体装置であって、前記ソースコンタクト層と前記ドレインコンタクト層との間の前記絶縁膜上にあって、前記ゲート電極と前記ドレインコンタクト層との間に前記ゲート電極と連結するフィールドプレートを有し、かつ、前記フィールドプレートの下方から前記ドレインコンタクト層に到る領域において前記絶縁膜が少なくとも And 1. A work layer comprises a same conductivity type impurity as said operating layer in a high concentration, and the source contact layer and a drain contact layer located on both sides of the active layer, the drain contact layer and the source contact layer an opening between, and an insulating film covering the surface of at least said operating layer sandwiched between said source contact layer and the drain contact layer, and a gate electrode covering at least said opening a semiconductor device comprising, be on the insulating film between the source contact layer and the drain contact layer, have a field plate connected to the gate electrode between the drain contact layer and the gate electrode and, and said insulating film in a region extending from the lower side of the field plate on the drain contact layer of at least 絶縁膜厚の薄い部分を有することを特徴とする半導体装置。 Wherein a has a thin portion of the insulating film thickness.
  2. 【請求項2】 前記絶縁膜の薄い部分が、前記フィールドプレートの前記ドレインコンタクト層側の側面直下から前記フィールドプレートと前記ドレインコンタクト層との間の位置に渡って設けられる請求項1記載の半導体装置。 2. A thin portion of the insulating film, semiconductor over the position of claim 1, wherein provided between said field plate and the drain contact layer right under side of the drain contact layer side of the field plate apparatus.
  3. 【請求項3】 前記絶縁膜の薄い部分が、少なくとも前記フィールドプレートの前記ドレインコンタクト層側の側面直下から前記ドレインコンタクト層の前記フィールドプレート側端部に渡って設けられる請求項1記載の半導体装置。 Wherein the thin portion of the insulating film, at least the field plate of the drain contact layer of the semiconductor device of the right under side drain contact layer said field plate side end portion according to claim 1, wherein provided over the .
  4. 【請求項4】 前記絶縁膜の薄い部分が、前記フィールドプレートの中央部下から前記フィールドプレートと前記ドレインコンタクト層との間の位置に渡って設けられる請求項1記載の半導体装置。 Wherein said thin portion of the insulating film, the semiconductor device according to claim 1, wherein provided over the position between said field plate and the drain contact layer from under the center of the field plate.
  5. 【請求項5】 前記ソースコンタクト層と前記ドレインコンタクト層との間で、前記ゲート電極及び前記フィールドプレートをチャネル長方向に切断したとき、前記ゲート電極と前記フィールドプレートとは互いに離間している請求項1、2、3又は4記載の半導体装置。 5. A between said drain contact layer and the source contact layer, when cutting the gate electrode and the field plate in the channel length direction, wherein the said gate electrode and said field plate are separated from each other claim 1, 2, 3 or 4 semiconductor device according.
  6. 【請求項6】 前記ソースコンタクト層と前記ドレインコンタクト層との間で、前記ゲート電極及び前記フィールドプレートをチャネル長方向に切断したとき、前記ゲート電極と前記フィールドプレートとは連結している請求項1、2、3又は4記載の半導体装置。 6. In between the drain contact layer and the source contact layer, wherein when the gate electrode and the field plate is cut in the channel length direction, the claims are connected to the said gate electrode and said field plate 1, 2, 3 or 4 semiconductor device according.
  7. 【請求項7】 前記絶縁膜は、シリコン酸化膜である請求項1、2、3、4、5又は6記載の半導体装置。 Wherein said insulating film is a semiconductor device according to claim 2, 3, 4, 5 or 6, wherein a silicon oxide film.
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