JP2001168195A - Multilayered wiring semiconductor integrated circuit - Google Patents

Multilayered wiring semiconductor integrated circuit

Info

Publication number
JP2001168195A
JP2001168195A JP34571599A JP34571599A JP2001168195A JP 2001168195 A JP2001168195 A JP 2001168195A JP 34571599 A JP34571599 A JP 34571599A JP 34571599 A JP34571599 A JP 34571599A JP 2001168195 A JP2001168195 A JP 2001168195A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
wiring
layer
na
inclined
mb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34571599A
Other languages
Japanese (ja)
Inventor
Masahiko Toyonaga
Takuya Yasui
卓也 安井
昌彦 豊永
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To reduce crosstalk between different layer wiring and improve wiring efficiency.
SOLUTION: First and second layer wiring are formed on orthogonal grids 11, 12. When θ=arctan(na/mb) is established using first and second layer wiring pitches (a, b) and even number n, m exceeding 2, third and fourth layer wiring are formed on inclined grids 13, 14, so that they can incline in the positive and negative θ direction against the first layer wiring, respectively. Third and fourth layer wiring pitches (c, d) are C=d=na×mb/{(na)2+(mb)2}1/2. All the intersections of the third and fourth wiring are located at the position where they overlap with the intersections of the orthogonal grids 11, 12. Fifth and sixth layer wiring are formed on coarse orthogonal grids 15, 16 that form a subset of the orthogonal grids 11, 12. Fifth and sixth layer wiring pitches (e, f) are e=na and f=mb, and all the intersections of the fifth and sixth wiring are located at the position where they overlap with the intersections of the inclined girds 13, 14.
COPYRIGHT: (C)2001,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体集積回路における多層配線構造に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a multilayer wiring structure in a semiconductor integrated circuit.

【0002】 [0002]

【従来の技術】半導体集積回路の飛躍的な高集積化を可能にした要因として、計算機を利用した自動設計技術の進歩と、多層配線プロセス技術の進歩があげられる。 Factors that enabled dramatic high integration of semiconductor integrated circuits, and the advancement of automatic design technology using computer advances multilayer wiring process technology and the like. 近年のプロセス技術では銅配線をはじめとした低抵抗素材が用いられ、配線膜厚が薄くなる傾向があるため、異層配線間の静電容量に起因したクロストークが問題になっている。 In recent process technology low resistance material is used that including a copper wiring, since the wiring layer thickness tends to be thinner, the crosstalk caused by the capacitance between different layers lines is a problem.

【0003】特開平2−262354号、特開平9−1 [0003] JP-A-2-262354, JP-A-9-1
48444号、特開平9−162279号の各公報には、従来の4層配線構造が開示されている。 No. 48,444, each publication of JP-A-9-162279, a conventional four-layer wiring structure is disclosed. これによれば、第1、第2層目の配線は互いに直交するように直交グリッド上に形成され、第3層目の配線は第1又は第2 According to this, first, second wiring layer is formed on the orthogonal grid so as to be perpendicular to each other, the third layer of wiring the first or second
層目の配線に対して+45度に傾斜し、かつ第4層目の配線は第1又は第2層目の配線に対して−45度に傾斜するように傾斜グリッド上に形成される。 Inclined +45 degrees relative to the layer of wiring, and a fourth layer wiring is formed on the inclined grid so as to be inclined -45 degrees relative to the first or second layer wiring. しかも、配線が重なる部分と重ならない部分との段差を小さくするために、第3、第4層目の配線の交差点は、第1、第2層目の配線の直交グリッドの交点からずれた位置にあることとされていた。 Moreover, in order to reduce the level difference between the portion which does not overlap with the portion where the wiring overlap, third, intersection of the fourth-layer wiring is shifted from the first intersection of the orthogonal grid of the second layer wiring position It has been considered that there is in.

【0004】 [0004]

【発明が解決しようとする課題】しかし、微細プロセスでは一般に平坦化技術(CMP技術)により異層間スルーホール(コンタクト)位置の重なりを許すスタックヴィアが使用可能となっているため、上記のような配線構造をとる必要がない。 [SUMMARY OF THE INVENTION] However, since the stack vias allow general overlapping of different layers through holes (contact) position by planarization technique (CMP technology) is a fine process is made available, as described above there is no need to take the wiring structure. また、上記のような配線構造では、隣接ホールが互いに他のホールの使用を妨げることとなる結果、配線効率が低下する。 Further, in the wiring structure as described above, and thus prevent the use of adjacent holes to each other other holes result, wiring efficiency is reduced.

【0005】本発明の目的は、微細化に伴う異層配線間のクロストークを低減し、かつ配線効率を向上させる配線構造をもつ半導体集積回路を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit having a wiring structure to reduce crosstalk between different layers wirings due to miniaturization and improve the wiring efficiency.

【0006】 [0006]

【課題を解決するための手段】上記目的を達成するため、本発明では、直交グリッドと傾斜グリッドとを交互に採用した多層配線構造を採用し、かつ上層配線の全ての交差点は下層配線グリッドの交点と重なる位置にあることとした。 To achieve the above object, according to an aspect of, the present invention employs a multilayer wiring structure which employs the orthogonal grid and inclined grid alternately, and all intersections of the upper layer wiring of the lower layer wiring grid it was decided at the position that overlaps the intersection.

【0007】具体的に説明すると、請求項1の発明は、 [0007] Specifically, a first aspect of the invention,
少なくとも6層の配線構造を有する多層配線半導体集積回路において、第1、第2層目の配線は互いに直交するように直交グリッド上に形成され、第1、第2層目の単位配線ピッチをそれぞれa及びbとし、n,mをそれぞれ2以上の偶数とし、かつarctan(na/mb) In the multilayer wiring semiconductor integrated circuit having a wiring structure of at least six layers, the first, second wiring layer is formed on the orthogonal grid so as to be perpendicular to each other, first, a unit wiring pitch of the second layer, respectively and a and b, and n, respectively 2 or more even number m, and arctan (na / mb)
に等しい角度をθとしたとき、第3層目の配線は第1又は第2層目の配線に対して+θ方向に傾斜し、かつ第4 When the angle is equal to the a theta, third-layer wiring inclined + theta direction with respect to the first or second layer wiring, and fourth
層目の配線は第1又は第2層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/{(na) 2 +(mb) 2 Layer of wiring is formed on the inclined grid so as to be inclined -θ direction with respect to the first or second layer wiring, a third, and the unit wiring pitch of the fourth layer is c and d, respectively when, c = d = na × mb / {(na) 2 + (mb) 2}
1/2であり、第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッドの交点と重なる位置にあり、第5、第6層目の配線は第1、第2層目の配線の直交グリッドの部分集合をなす粗い直交グリッド上に形成され、第5、第6層目の単位配線ピッチをそれぞれe及びfとしたとき、e=naかつf=mbであり、かつ、第5、第6層目の配線の全ての交差点は第3、第4 1/2, third, all intersections of the fourth-layer wiring is in a position overlapping the first, the intersection of the orthogonal grid of the second layer wiring, fifth, sixth layer wiring first, it is formed on the rough orthogonal grid forming a subset of the orthogonal grid of the second layer wiring, fifth, when the unit wiring pitch of the sixth layer is e and f, respectively, e = na and f = a mb, and fifth, all intersections of the sixth layer wiring and the third, fourth
層目の配線の傾斜グリッドの交点と重なる位置にあることとしたものである。 It is obtained by the fact that in the position overlapping with the intersection of the inclined grid layers of wiring.

【0008】請求項2の発明は、少なくとも4層の配線構造を有する多層配線半導体集積回路において、第1、 [0008] According to a second aspect of the invention, in the multilayer wiring semiconductor integrated circuit having a wiring structure of at least four layers, the first,
第2層目の配線は互いに直交するように直交グリッド上に形成され、第1、第2層目の単位配線ピッチをそれぞれa及びbとし、n,mをそれぞれ2以上の偶数(ただし、n,mのうちどちらかは4以上の偶数)とし、かつarctan(na/mb)に等しい角度をθとしたとき、第3層目の配線は第1又は第2層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は第1又は第2 Second wiring layer is formed on the orthogonal grid so as to be perpendicular to each other, first, a unit wiring pitch of the second layer and a and b, respectively, n, m each 2 or more even (where, n either is an even number of 4 or more) and of m, and when the angle equal to arctan (na / mb) was theta, third-layer wiring + theta with respect to the first or second layer wirings inclined in a direction, and a fourth layer of wiring the first or second
層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/ Formed on the inclined grid so as to be inclined -θ direction with respect to the layers of wiring, the third, when the c and d the unit wiring pitch of the fourth layer, respectively, c = d = na × mb /
{(na) 2 +(mb) 21/2であり、かつ、第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッドの交点と重なる位置にあることとしたものである。 {(Na) 2 + (mb ) 2} 1/2, and, third, all intersections fourth layer wiring position overlapping with the first, the intersection of the orthogonal grid of the second layer wiring in which it was decided in the.

【0009】請求項3の発明は、少なくとも4層の配線構造を有する多層配線半導体集積回路において、互いに隣接する第1、第2領域のいずれでも第1、第2層目の配線は互いに直交するように共通の直交グリッド上に形成され、第1、第2層目の単位配線ピッチをそれぞれa [0009] A third aspect of the present invention, in the multilayer wiring semiconductor integrated circuit having a wiring structure of at least four layers, a first adjacent to each other, either the first second region, the second layer interconnection are orthogonal to each other formed on a common orthogonal grid as, first, a unit wiring pitch of the second layer, respectively a
及びbとし、n,mをそれぞれ2以上の偶数とし、かつarctan(na/mb)に等しい角度をθとしたとき、第1領域では第3層目の配線は第1又は第2層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は第1又は第2層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、第1領域における第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/{(na) 2 +(m And a b, n, and each 2 or more even number m, and arctan when the equal angles (na / mb) θ, in the first region third-layer wiring of the first or second layer inclined + theta direction with respect to the wiring, and a fourth layer of wiring is formed on the inclined grid so as to be inclined -θ direction with respect to the first or second layer wiring, first in the first region 3, when the unit wiring pitch of the fourth layer is c and d, respectively, c = d = na × mb / {(na) 2 + (m
b) 21/2であり、第2領域では第3、第4層目の配線は第1、第2層目の配線の直交グリッドの部分集合をなす粗い直交グリッド上に形成され、かつ、第1、第2領域における第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッドの交点と重なる位置にあることとしたものである。 b) 2} 1/2, in the second region third, fourth layer wiring is formed on a rough orthogonal grid forming a subset of the first, orthogonal grid of the second layer wiring, and , first, third in the second region, all the intersection of the fourth layer of the wiring is obtained by the fact that in the position overlapping with the intersection of the first, orthogonal grid of the second layer wiring.

【0010】請求項4の発明は、請求項3の発明に係る多層配線半導体集積回路において、第2領域における第3、第4層目の単位配線ピッチをそれぞれna及びmb [0010] The invention according to claim 4, in the multilayer wiring semiconductor integrated circuit according to the invention of claim 3, the 3, na a unit wiring pitch of the fourth layer, respectively, and mb in the second region
としたものである。 It is obtained by the.

【0011】 [0011]

【発明の実施の形態】以下、図面を参照しながら、本発明の実施形態に係る多層配線半導体集積回路について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, with reference to the accompanying drawings, will be described multilayer interconnection semiconductor integrated circuit according to an embodiment of the present invention.

【0012】(第1の実施形態)図1(a)は本発明の第1の実施形態に係る6層配線半導体集積回路の第1層目から第4層目までの配線構造を、図1(b)は同半導体集積回路の第3層目から第6層目までの配線構造をそれぞれ模式的に示したものである。 [0012] (First Embodiment) FIG. 1 (a) wiring structure from the first layer 6 layer wiring semiconductor integrated circuit according to the first embodiment of the present invention to the fourth layer, FIG. 1 (b) shows the interconnect structure from the third layer of the semiconductor integrated circuit to the sixth layer in each schematically. 図中の10はレイアウト領域を、11〜16は第1層配線から第6層配線までのグリッドライン(優先配線方向)をそれぞれ表している。 10 in the figure the layout area, 11 to 16 denote grid lines from the first layer wiring to sixth layer wiring (priority wiring direction), respectively.

【0013】本実施形態では、第1、第2層目の配線は互いに直交するように直交グリッド11,12の上に形成され、第1、第2層目の単位配線ピッチをそれぞれa [0013] In this embodiment, first, second wiring layer is formed on the orthogonal grid 11 so as to be perpendicular to each other, first, a unit wiring pitch of the second layer, respectively a
及びb(ただし、a=b)とし、n,mをそれぞれ2以上の偶数とし、かつarctan(na/mb)に等しい角度をθとしたとき、第3層目の配線は第1層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は第1層目の配線に対して−θ方向に傾斜するように傾斜グリッド13,14の上に形成され、第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d= And b (provided that, a = b) and then, n, and each 2 or more even number m, and arctan when the angle equal to (na / mb) was theta, third-layer wiring of the first layer inclined + theta direction with respect to the wiring, and a fourth layer of wiring is formed on the inclined grid 13 so as to be inclined -θ direction with respect to the first layer wiring, third, the unit wiring pitch of the fourth layer when the c and d, respectively, c = d =
na×mb/{(na) 2 +(mb) 21/2であり、第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッド11,12の交点と重なる位置にあり、第5、第6層目の配線は第1、第2層目の配線の直交グリッド11,12の部分集合をなす粗い直交グリッド15,16の上に形成され、第5、第6層目の単位配線ピッチをそれぞれe及びfとしたとき、e=naかつf=mbであり、かつ、第5、第6層目の配線の全ての交差点は第3、第4層目の配線の傾斜グリッド13,1 na × mb / {(na) 2 + (mb) 2} 1/2, third, all intersections fourth layer wiring first, orthogonal grid 11, 12 of the second wiring layer in a position overlapping with the intersection point, the fifth, sixth layer wiring is formed on the first, rough orthogonal grid 15 which forms a subset of the orthogonal grid 11, 12 of the second wiring layer, fifth, when the unit wiring pitch of the sixth layer is e and f, respectively, a e = na and f = mb, and fifth, all intersections of the sixth layer wiring is third, 4 inclined grid layer wiring 13, 1
4の交点と重なる位置にあることとした。 It was decided at the intersection and overlap the position of the 4. 図示の具体例ではa=bかつn=m=2であるので、θは45度であり、c=d=2 1/2 ×a=1.41×a、e=f=2a Since the embodiment shown is a = b and n = m = 2, θ is 45 °, c = d = 2 1/2 × a = 1.41 × a, e = f = 2a
である。 It is.

【0014】本実施形態によれば、隣接配線層どおしで並走する長距離配線がないので、微細化に伴う異層配線間のクロストークを低減できる。 According to the present embodiment, since there is no long-distance wires running parallel with the adjacent wiring layers throat press, it can reduce crosstalk between different layers wirings due to miniaturization. また、各配線の交差点でスタックヴィアを利用することにより異層間スルーホールを無駄なく形成でき、配線効率が向上する。 Also, the different layers through hole can be formed without waste by utilizing stack via at the intersection of each wiring, wiring efficiency is improved. また、 Also,
上位の配線層ほど広ピッチ化、逆に下位の配線層ほど狭ピッチ化されているので、製造プロセスの条件に適合するだけでなく、上位配線層における同層配線間のクロストーク低減にも有利である。 Wiring layer as the wider pitch of the upper, so conversely being narrower pitch as the wiring layer of the lower not only comply with the conditions of the manufacturing process, advantageously in the cross-talk reduction between the same layer wirings in the upper wiring layer it is. 更に、第3層配線のグリッドライン13と第4層配線のグリッドライン14とが互いに直交するので、第1〜第2層目及び第5〜第6層目だけでなく、第3〜第4層目でも従来の迷路配線法に基づく「グリッド」上での経路探索法で自動配線を実施することができる。 Furthermore, since the grid lines 13 in the third layer wiring and the grid lines 14 in the fourth layer wiring are perpendicular to each other, not only the first to the second layer and the fifth to sixth layer, third to fourth it is a layer eyes can implement automatic wiring route search method on "grid" based on the conventional labyrinth wiring method. 第3、第4層における斜め配線の採用により、配線長を低減できる効果もある。 Third, the adoption of the oblique lines in the fourth layer, there is also the effect of reducing the wiring length.

【0015】なお、本実施形態における第5、第6層配線のグリッドライン15,16をそれぞれ第1、第2層配線のグリッドラインとみなして上記と同様の関係を有する上位配線層を更に積み重ねることで、第1層単位配線ピッチaの2 1/2倍、2倍、2×2 1/2倍、4倍といった小刻みな配線ピッチで任意数の多層配線を実現することも可能である。 [0015] Incidentally, the fifth in the present embodiment, further stacking upper wiring layer having a sixth layer first, respectively the grid lines 15, 16 of the wiring, the same relationship as the regarded as the grid lines of the second layer wiring it is, 2 1/2 times the first-layer unit wiring pitch a, 2-fold, 2 × 2 1/2 times, it is possible to implement any number of multilayer wiring wiggle wiring pitch such four times.

【0016】(第2の実施形態)図2(a)は本発明の第2の実施形態に係る6層配線半導体集積回路の第1層目から第4層目までの配線構造を、図2(b)は同半導体集積回路の第3層目から第6層目までの配線構造をそれぞれ模式的に示したものである。 [0016] The wiring structure of the Second Embodiment FIG. 2 (a) from the first layer 6 layer wiring semiconductor integrated circuit according to a second embodiment of the present invention to the fourth layer, FIG. 2 (b) shows the interconnect structure from the third layer of the semiconductor integrated circuit to the sixth layer in each schematically. 図中の10はレイアウト領域を、11〜16は第1層配線から第6層配線までのグリッドライン(優先配線方向)をそれぞれ表している。 10 in the figure the layout area, 11 to 16 denote grid lines from the first layer wiring to sixth layer wiring (priority wiring direction), respectively.

【0017】本実施形態では、第1、第2層目の配線は互いに直交するように直交グリッド11,12の上に形成され、第1、第2層目の単位配線ピッチをそれぞれa [0017] In this embodiment, first, second wiring layer is formed on the orthogonal grid 11 so as to be perpendicular to each other, first, a unit wiring pitch of the second layer, respectively a
及びb(ただし、a<b)とし、n,mをそれぞれ2以上の偶数とし、かつarctan(na/mb)に等しい角度をθとしたとき、第3層目の配線は第1層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は第1層目の配線に対して−θ方向に傾斜するように傾斜グリッド13,14の上に形成され、第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d= And b (however, a <b) and, n, and each 2 or more even number m, and arctan when the angle equal to (na / mb) was theta, third-layer wiring of the first layer inclined + theta direction with respect to the wiring, and a fourth layer of wiring is formed on the inclined grid 13 so as to be inclined -θ direction with respect to the first layer wiring, third, the unit wiring pitch of the fourth layer when the c and d, respectively, c = d =
na×mb/{(na) 2 +(mb) 21/2であり、第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッド11,12の交点と重なる位置にあり、第5、第6層目の配線は第1、第2層目の配線の直交グリッド11,12の部分集合をなす粗い直交グリッド15,16の上に形成され、第5、第6層目の単位配線ピッチをそれぞれe及びfとしたとき、e=naかつf=mbであり、かつ、第5、第6層目の配線の全ての交差点は第3、第4層目の配線の傾斜グリッド13,1 na × mb / {(na) 2 + (mb) 2} 1/2, third, all intersections fourth layer wiring first, orthogonal grid 11, 12 of the second wiring layer in a position overlapping with the intersection point, the fifth, sixth layer wiring is formed on the first, rough orthogonal grid 15 which forms a subset of the orthogonal grid 11, 12 of the second wiring layer, fifth, when the unit wiring pitch of the sixth layer is e and f, respectively, a e = na and f = mb, and fifth, all intersections of the sixth layer wiring is third, 4 inclined grid layer wiring 13, 1
4の交点と重なる位置にあることとした。 It was decided at the intersection and overlap the position of the 4. 図示の具体例ではa<bかつn=m=2であるので、θは45度より小さい正の角度であり、e=2a、f=2bである。 Since the embodiment shown is a <b and n = m = 2, θ is 45 degrees less than a positive angle, e = 2a, it is f = 2b.

【0018】本実施形態によれば、隣接配線層どおしで並走する長距離配線がないので、微細化に伴う異層配線間のクロストークを低減できる。 According to the present embodiment, since there is no long-distance wires running parallel with the adjacent wiring layers throat press, it can reduce crosstalk between different layers wirings due to miniaturization. また、各配線の交差点でスタックヴィアを利用することにより異層間スルーホールを無駄なく形成でき、配線効率が向上する。 Also, the different layers through hole can be formed without waste by utilizing stack via at the intersection of each wiring, wiring efficiency is improved. また、 Also,
上位の配線層ほど広ピッチ化、逆に下位の配線層ほど狭ピッチ化されているので、製造プロセスの条件に適合するだけでなく、上位配線層における同層配線間のクロストーク低減にも有利である。 Wiring layer as the wider pitch of the upper, so conversely being narrower pitch as the wiring layer of the lower not only comply with the conditions of the manufacturing process, advantageously in the cross-talk reduction between the same layer wirings in the upper wiring layer it is.

【0019】なお、本実施形態における第5、第6層配線のグリッドライン15,16をそれぞれ第1、第2層配線のグリッドラインとみなして上記と同様の関係を有する上位配線層を更に積み重ねることで、任意数の多層配線を実現することも可能である。 [0019] Incidentally, the fifth in the present embodiment, further stacking upper wiring layer having a sixth layer first, respectively the grid lines 15, 16 of the wiring, the same relationship as the regarded as the grid lines of the second layer wiring it is, it is possible to implement any number of multi-layer wiring.

【0020】(第3の実施形態)図3は、本発明の第3 [0020] FIG. 3 (Third Embodiment) A third invention
の実施形態に係る4層配線半導体集積回路の配線構造を模式的に示したものである。 A wiring structure of a 4-layer wiring semiconductor integrated circuit according to the embodiment illustrates schematically. 図中の10はレイアウト領域を、11〜14は第1層配線から第4層配線までのグリッドライン(優先配線方向)をそれぞれ表している。 10 in the figure the layout area, 11 to 14 denote grid lines from the first layer wiring to the fourth layer wiring (priority wiring direction), respectively.

【0021】本実施形態では、第1、第2層目の配線は互いに直交するように直交グリッド11,12の上に形成され、第1、第2層目の単位配線ピッチをそれぞれa [0021] In this embodiment, first, second wiring layer is formed on the orthogonal grid 11 so as to be perpendicular to each other, first, a unit wiring pitch of the second layer, respectively a
及びbとし、n,mをそれぞれ2以上の偶数(ただし、 And a b, n, m each 2 or more even (although,
n,mのうちどちらかは4以上の偶数)とし、かつar n, either is an even number of 4 or more) and of m, and ar
ctan(na/mb)に等しい角度をθとしたとき、 ctan when the angle equal to (na / mb) was set to θ,
第3層目の配線は第1層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は第1層目の配線に対して− Third interconnection layer is inclined in the + theta direction with respect to the first layer wiring, and the fourth layer of the wiring for the first wiring layer -
θ方向に傾斜するように傾斜グリッド13,14の上に形成され、第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/{(na) Is formed on the inclined grid 13 so as to be inclined θ direction, third, when the c and d the unit wiring pitch of the fourth layer, respectively, c = d = na × mb / {(na)
2 +(mb) 21/2であり、かつ、第3、第4層目の配線の全ての交差点は第1、第2層目の配線の直交グリッド11,12の交点と重なる位置にあることとした。 2 + (mb) 2} 1/2, and, third, all intersections fourth layer wiring so as to overlap with the first, the intersection of the orthogonal grid 11, 12 of the second wiring layer It was that there. 図示の具体例ではa=b、n=2かつm=4であるので、 Since the embodiment shown is a = b, n = 2 and m = 4,
θは45度より小さい正の角度であり、c=d=4×5 θ is 45 degrees less than a positive angle, c = d = 4 × 5
1/ 2 ×a=1.78×aである。 Is 1/2 × a = 1.78 × a.

【0022】本実施形態によれば、隣接配線層どおしで並走する長距離配線がないので、微細化に伴う異層配線間のクロストークを低減できる。 According to the present embodiment, since there is no long-distance wires running parallel with the adjacent wiring layers throat press, it can reduce crosstalk between different layers wirings due to miniaturization. また、各配線の交差点でスタックヴィアを利用することにより異層間スルーホールを無駄なく形成でき、配線効率が向上する。 Also, the different layers through hole can be formed without waste by utilizing stack via at the intersection of each wiring, wiring efficiency is improved.

【0023】なお、a=bのもとでは、例えば、n=2 [0023] It should be noted that, under a = b, for example, n = 2
かつm=2(図1(a)参照)ならばc=d=2 1/2 × And m = 2 (see FIG. 1 (a)) If c = d = 2 1/2 ×
a=1.41×aであり、n=2かつm=4(図3参照)ならばc=d=4×5 1/2 ×a=1.78×aであり、n=2かつm=6ならばc=d=6×10 1/2 ×a a = 1.41 a × a, a n = 2 and m = 4 (see FIG. 3), then c = d = 4 × 5 1/2 × a = 1.78 × a, n = 2 and m = 6 If c = d = 6 × 10 1/2 × a
=1.89×aである。 = Is 1.89 × a. つまり、第3、第4層の単位配線ピッチc,dを、第1層単位配線ピッチaの1.41 In other words, the third, unit wiring pitch c of the fourth layer, the d, 1.41 in the first layer unit wiring pitch a
倍から2倍まで小刻みに設定することができる。 From double to 2 times can be set in small increments. したがって、同層配線間のクロストークをも小刻みに制御・抑制できる。 Therefore, it wiggle controlled or suppressed even cross talk between the layers lines.

【0024】(第4の実施形態)図4(a)は本発明の第4の実施形態に係る4層配線半導体集積回路の全体構成を示すブロック図であり、図4(b)は同半導体集積回路中の一部の配線構造を拡大して示した模式図である。 [0024] (Fourth Embodiment) FIG. 4 (a) is a block diagram showing the overall structure of a four-layer wiring semiconductor integrated circuit according to a fourth embodiment of the present invention, FIG. 4 (b) the semiconductor is a schematic view showing an enlarged portion of a wiring structure in an integrated circuit. 図中の20は当該4層配線半導体集積回路を、21 20 the four-layer wiring semiconductor integrated circuit of FIG, 21
は基本論理セルからなる機能ブロック(第1領域)を、 Functional blocks consisting of basic logic cell (first region),
22はROM/RAMなどのハードブロックを、23はIOセルを、24はブロック間の配線領域(第2領域) 22 hard blocks, such as ROM / RAM, a is IO cells 23, 24 between the block wiring region (second region)
を、10は互いに隣接する第1、第2領域21,24にまたがるレイアウト領域を、11〜14は第1層配線から第4層配線までのグリッドライン(優先配線方向)をそれぞれ表している。 The first 10 adjacent to each other, the layout area spanning the second region 21 and 24, 11 to 14 denote grid lines from the first layer wiring to the fourth layer wiring (priority wiring direction), respectively.

【0025】本実施形態では、第1、第2領域21,2 [0025] In this embodiment, first, second region 21,2
4のいずれでも、第1、第2層目の配線は互いに直交するように共通の直交グリッド11,12の上に形成される。 Either 4, is formed on the first, common orthogonal grid 11 such that the second layer wiring are orthogonal to each other. 第1領域21における本実施形態の第3、第4層目の配線は、図1(a)に示された第3、第4層目の配線と同じく、傾斜グリッド13,14の上に形成される。 Third embodiment in the first region 21, a fourth layer of wiring third illustrated in FIG. 1 (a), similarly to the fourth-layer wiring formed on the inclined grid 13 It is.
一方、第2領域24における本実施形態の第3、第4層目の配線は、図1(b)に示された第5、第6層目の配線と同じく、粗い直交グリッド13,14の上に形成される。 On the other hand, the third embodiment in the second region 24, the fourth layer wiring, fifth shown in FIG. 1 (b), as in the sixth layer wiring, the coarse orthogonal grid 13 It is formed on the top.

【0026】本実施形態によれば、傾斜グリッドを選択的に採用することで、領域ごとの機能・特性に見合った多層配線構造を実現できる。 In accordance with the present embodiment, by adopting the inclined grid selectively can be realized a multi-layer wiring structure commensurate with the functions and characteristics of each region.

【0027】 [0027]

【発明の効果】以上説明してきたとおり、本発明によれば、直交グリッドと傾斜グリッドとを交互に採用した多層配線構造を採用し、かつ上層配線の全ての交差点は下層配線グリッドの交点と重なる位置にあることとしたので、微細化に伴う異層配線間のクロストークを低減できるだけでなく、スタックヴィアの使用により配線効率を向上させることができる。 As has been described in the foregoing, according to the present invention employs a multilayer wiring structure which employs the orthogonal grid and inclined grid alternately, and all intersections of the upper layer wiring overlaps with the intersection of the lower wiring grid since it was decided in the position, not only can reduce cross-talk between different layers wirings due to miniaturization, it is possible to improve the wiring efficiency through the use of the stack vias.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a)は本発明の第1の実施形態に係る6層配線半導体集積回路の第1層目から第4層目までの配線構造を、(b)は同半導体集積回路の第3層目から第6層目までの配線構造をそれぞれ示す模式図である。 [1] (a) shows the wiring structure from the first layer 6 layer wiring semiconductor integrated circuit according to the first embodiment of the present invention to the fourth layer, (b) the first of the semiconductor integrated circuit a wiring structure from the third layer to the sixth layer is a schematic diagram illustrating, respectively.

【図2】(a)は本発明の第2の実施形態に係る6層配線半導体集積回路の第1層目から第4層目までの配線構造を、(b)は同半導体集積回路の第3層目から第6層目までの配線構造をそれぞれ示す模式図である。 Figure 2 (a) shows the wiring structure from the first layer 6 layer wiring semiconductor integrated circuit according to a second embodiment of the present invention to the fourth layer, (b) the first of the semiconductor integrated circuit a wiring structure from the third layer to the sixth layer is a schematic diagram illustrating, respectively.

【図3】本発明の第3の実施形態に係る4層配線半導体集積回路の配線構造を示す模式図である。 3 is a schematic diagram showing a wiring structure of a 4-layer wiring semiconductor integrated circuit according to a third embodiment of the present invention.

【図4】(a)は本発明の第4の実施形態に係る4層配線半導体集積回路の全体構成を示すブロック図であり、 4 (a) is a block diagram showing the overall structure of a four-layer wiring semiconductor integrated circuit according to a fourth embodiment of the present invention,
(b)は同半導体集積回路中の一部の配線構造を拡大して示した模式図である。 (B) is a schematic view showing an enlarged portion of a wiring structure in the semiconductor integrated circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 レイアウト領域 11 第1層配線のグリッドライン 12 第2層配線のグリッドライン 13 第3層配線のグリッドライン 14 第4層配線のグリッドライン 15 第5層配線のグリッドライン 16 第6層配線のグリッドライン 20 半導体集積回路 21 機能ブロック(第1領域) 22 ハードブロック 23 IOセル 24 配線領域(第2領域) a 第1層目の単位配線ピッチ b 第2層目の単位配線ピッチ c 第3層目の単位配線ピッチ d 第4層目の単位配線ピッチ e 第5層目の単位配線ピッチ f 第6層目の単位配線ピッチ 10 layout area 11 first layer wiring grid line 12 the second layer wiring grid lines 13 third layer wiring grid line 14 fourth layer wiring grid line 15 grid lines 16 of the fifth layer interconnect sixth layer wiring grid line 20 semiconductor integrated circuit 21 function blocks (first region) 22 hard block 23 IO cells 24 interconnect region (second region) a first layer unit wiring pitch b third layer unit wiring pitch c of the second layer unit wiring pitch d fourth layer unit wiring pitch e fifth layer of unit wiring pitch f sixth layer of unit wiring pitch

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 少なくとも6層の配線構造を有する多層配線半導体集積回路であって、 第1、第2層目の配線は、互いに直交するように直交グリッド上に形成され、 前記第1、第2層目の単位配線ピッチをそれぞれa及びbとし、n,mをそれぞれ2以上の偶数とし、かつar 1. A multi-layer wiring semiconductor integrated circuit having a wiring structure of at least six layers, the first, second wiring layer is formed on the orthogonal grid so as to be perpendicular to each other, the first, second the unit wiring pitch in the second layer and a and b, respectively, and n, respectively 2 or more even number m, and ar
    ctan(na/mb)に等しい角度をθとしたとき、 ctan when the angle equal to (na / mb) was set to θ,
    第3層目の配線は前記第1又は第2層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は前記第1又は第2層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、 前記第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/{(na) 2 Third interconnection layer is inclined in the + theta direction with respect to the first or second layer wiring, and the fourth layer wiring -θ direction with respect to the first or second layer wirings It formed on the inclined grid so as to be inclined, the third, when the c and d the unit wiring pitch of the fourth layer, respectively, c = d = na × mb / {(na) 2 +
    (mb) 21/2であり、 前記第3、第4層目の配線の全ての交差点は、前記第1、第2層目の配線の直交グリッドの交点と重なる位置にあり、 第5、第6層目の配線は、前記第1、第2層目の配線の直交グリッドの部分集合をなす粗い直交グリッド上に形成され、 前記第5、第6層目の単位配線ピッチをそれぞれe及びfとしたとき、e=naかつf=mbであり、かつ、 前記第5、第6層目の配線の全ての交差点は、前記第3、第4層目の配線の傾斜グリッドの交点と重なる位置にあることを特徴とする多層配線半導体集積回路。 (Mb) 2} 1/2, the third, all intersections of the fourth-layer wiring, the first at a position overlapping with the intersection of the orthogonal grid of the second layer wiring, fifth sixth layer wiring, the first, is formed on a rough orthogonal grid forming a subset of the orthogonal grid of the second layer wiring, the fifth, the unit wiring pitch of the sixth layer, respectively e and when is f, a e = na and f = mb, and the fifth, all intersections sixth layer of wiring, said third intersection point of the inclined grid in the fourth layer wirings multi-layer wiring semiconductor integrated circuit, characterized in that in the overlapping position.
  2. 【請求項2】 少なくとも4層の配線構造を有する多層配線半導体集積回路であって、 第1、第2層目の配線は、互いに直交するように直交グリッド上に形成され、 前記第1、第2層目の単位配線ピッチをそれぞれa及びbとし、n,mをそれぞれ2以上の偶数(ただし、n, 2. A multi-layer wiring semiconductor integrated circuit having a wiring structure of at least four layers, the first, second wiring layer is formed on the orthogonal grid so as to be perpendicular to each other, the first, second the unit wiring pitch in the second layer and a and b, respectively, n, m each 2 or more even (although, n,
    mのうちどちらかは4以上の偶数)とし、かつarct Either is an even number of 4 or more) and of m, and arct
    an(na/mb)に等しい角度をθとしたとき、第3 an when the angle equal to (na / mb) was theta, third
    層目の配線は前記第1又は第2層目の配線に対して+θ Layer wiring lines for the first or second layer of wiring + theta
    方向に傾斜し、かつ第4層目の配線は前記第1又は第2 Inclined in a direction, and a fourth layer of wiring the first or second
    層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、 前記第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×mb/{(na) 2 Formed on the inclined grid so as to be inclined -θ direction with respect to the layers of wiring, the third, when the c and d the unit wiring pitch of the fourth layer, respectively, c = d = na × mb / {(na) 2 +
    (mb) 21/2であり、かつ、 前記第3、第4層目の配線の全ての交差点は、前記第1、第2層目の配線の直交グリッドの交点と重なる位置にあることを特徴とする多層配線半導体集積回路。 (Mb) 2} 1/2, and the third, all intersections of the fourth-layer wiring, the first, that is in the position overlapping with the intersection point of the orthogonal grid of the second layer wiring multi-layer wiring semiconductor integrated circuit according to claim.
  3. 【請求項3】 少なくとも4層の配線構造を有する多層配線半導体集積回路であって、 互いに隣接する第1、第2領域のいずれでも、第1、第2層目の配線は、互いに直交するように共通の直交グリッド上に形成され、 前記第1、第2層目の単位配線ピッチをそれぞれa及びbとし、n,mをそれぞれ2以上の偶数とし、かつar 3. A multi-layer wiring semiconductor integrated circuit having a wiring structure of at least four layers, a first adjacent to each other, either of the second region, the first, the second layer wiring, so that mutually orthogonal formed on a common orthogonal grid, the first, the unit wiring pitch of the second layer and a and b, respectively, and n, respectively 2 or more even number m, and ar
    ctan(na/mb)に等しい角度をθとしたとき、 ctan when the angle equal to (na / mb) was set to θ,
    前記第1領域では、第3層目の配線は前記第1又は第2 In the first region, the third layer of wiring the first or second
    層目の配線に対して+θ方向に傾斜し、かつ第4層目の配線は前記第1又は第2層目の配線に対して−θ方向に傾斜するように傾斜グリッド上に形成され、 前記第1領域における前記第3、第4層目の単位配線ピッチをそれぞれc及びdとしたとき、c=d=na×m The layer of wiring + theta inclined in a direction, and a fourth layer of wiring is formed on the inclined grid so as to be inclined -θ direction with respect to the first or second wiring layer, the wherein in the first region third, when the unit wiring pitch of the fourth layer was c and d, respectively, c = d = na × m
    b/{(na) 2 +(mb) 21/2であり、 前記第2領域では、第3、第4層目の配線は、前記第1、第2層目の配線の直交グリッドの部分集合をなす粗い直交グリッド上に形成され、かつ、 前記第1、第2領域における前記第3、第4層目の配線の全ての交差点は、前記第1、第2層目の配線の直交グリッドの交点と重なる位置にあることを特徴とする多層配線半導体集積回路。 b / {(na) 2 + (mb) 2} 1/2, wherein in the second region, third, fourth layer wiring of the first, orthogonal grid of the second layer wiring is formed on a rough orthogonal grid constituting a subset, and wherein the first, the in the second region third, all intersections fourth layer wiring orthogonal of the first, second wiring layer multi-layer wiring semiconductor integrated circuit, characterized in that in a position overlapping with the intersection point of the grid.
  4. 【請求項4】 請求項3記載の多層配線半導体集積回路において、 前記第2領域における前記第3、第4層目の単位配線ピッチはそれぞれna及びmbであることを特徴とする多層配線半導体集積回路。 In the multilayer wiring semiconductor integrated circuit of claim 3, wherein the second said in the region third, multilayer wiring semiconductor integrated, wherein the unit wiring pitch of the fourth layer are respectively na and mb circuit.
JP34571599A 1999-12-06 1999-12-06 Multilayered wiring semiconductor integrated circuit Pending JP2001168195A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34571599A JP2001168195A (en) 1999-12-06 1999-12-06 Multilayered wiring semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34571599A JP2001168195A (en) 1999-12-06 1999-12-06 Multilayered wiring semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JP2001168195A true true JP2001168195A (en) 2001-06-22

Family

ID=18378480

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34571599A Pending JP2001168195A (en) 1999-12-06 1999-12-06 Multilayered wiring semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP2001168195A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683490B2 (en) 2005-12-21 2010-03-23 Elpida Memory, Inc. Semiconductor integrated circuit and semiconductor device having multilayer interconnection
JP2013077844A (en) * 2004-06-04 2013-04-25 Cadence Design Systems Inc Local preferred direction architecture, tools and apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013077844A (en) * 2004-06-04 2013-04-25 Cadence Design Systems Inc Local preferred direction architecture, tools and apparatus
US7683490B2 (en) 2005-12-21 2010-03-23 Elpida Memory, Inc. Semiconductor integrated circuit and semiconductor device having multilayer interconnection

Similar Documents

Publication Publication Date Title
US4197555A (en) Semiconductor device
US6194668B1 (en) Multi-layer circuit board
US20040262640A1 (en) Semiconductor integrated circuit device having diagonal direction wiring and layout method therefor
US20020047218A1 (en) Bond pad of semiconductor device and method of fabricating the same
US5672894A (en) Semiconductor device
US5990502A (en) High density gate array cell architecture with metallization routing tracks having a variable pitch
KR20030022006A (en) Method for designing wiring connecting section and semiconductor device
JPH06291250A (en) Semiconductor integrated circuit and forming method thereof
JPH06302964A (en) Circuit board for high-speed signal transmission
US7134111B2 (en) Layout method and apparatus for arrangement of a via offset from a center axis of a conductor and semiconductor device thereof
JPH11186320A (en) Semiconductor element with multilayered pad, and manufacture thereof
JP2006186104A (en) Semiconductor device and its manufacturing method
US20100237508A1 (en) Power-supply wiring structure for multilayer wiring and method of manufacturing multilayer wiring
JPH07272932A (en) Printed inductor
JP2004241762A (en) Semiconductor device
US20100327459A1 (en) Semiconductor device having plurality of wiring layers and designing method thereof
JPH0786407A (en) Multilayered wiring method of integrated circuit
JPH1098014A (en) Energy-releasing crack stopper and its manufacture
JPH1041637A (en) High-density multilayer wiring board
JPH08264712A (en) Semiconductor device
JPH1041409A (en) Semiconductor device
JPH05267460A (en) Method of generating flattened pattern to wiring layer
US5955788A (en) Semiconductor device having multilevel wiring with improved planarity
JPH05291744A (en) Manufacture of multilayer interconnection board and insulating board with multilayer metal layer
JPH06275794A (en) Semiconductor storage device and its manufacture