JP2001154218A - Display device and its manufacturing method - Google Patents

Display device and its manufacturing method

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JP2001154218A
JP2001154218A JP2000260422A JP2000260422A JP2001154218A JP 2001154218 A JP2001154218 A JP 2001154218A JP 2000260422 A JP2000260422 A JP 2000260422A JP 2000260422 A JP2000260422 A JP 2000260422A JP 2001154218 A JP2001154218 A JP 2001154218A
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substrate
formed
wiring
active matrix
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Application number
JP2000260422A
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Japanese (ja)
Inventor
Keizaburo Kuramasu
Yutaka Minamino
敬三郎 倉増
裕 南野
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an active matrix substrate integrated with driving circuits which suppresses a voltage drop of a power source lower and can surely make the driving circuits operate, by reducing resistance of a bus wiring part represented by power supply lines to the driving circuits or data wiring without increasing a peripheral part in area. SOLUTION: The active matrix substrate 212 is a substrate integrated with a driving circuit, on which a liquid crystal display part 221 provided with a matrix array constituted of thin film transistors on a glass substrate 210, and driving circuit 224-226 for driving the liquid crystal display part are formed. The substrate is structured so that recessed grooves 260-263 are formed in the peripheral part of a glass substrate 210, and the power supply lines 251-254 for supplying electric power to the driving circuits 225-226 are buried in these recessed grooves 260-263.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、表示装置及びその製造方法に関わり、特にアレイ基板に形成された内蔵駆動回路部への電源を供給する電源ラインやデ−タを供給するデ−タライン等のバス配線と、前記駆動回路部との接続構造に関するものである。 The present invention relates to the involvement on the display device and a manufacturing method thereof, in particular the power supply line and de supplies power to the internal driving circuit portion formed on the array substrate - de supplies data - Tarain etc. and bus lines, to a connection structure between the driving circuit portion.

【0002】 [0002]

【従来の技術】(第1の従来技術)従来、アモルファスシリコントランジスタ(以下a−Siと記す)で形成されているアクティブマトリクス型の液晶表示装置は、画素の駆動としての性能はa−Siで十分に満たされているが、同一の基板上に同じプロセスで信号線の駆動回路を構成することは性能上困難であり、単結晶Siによって形成された外付けの駆動回路(ドライバー)を用いてパネルを駆動している。 BACKGROUND OF THE INVENTION (first prior art) prior, active matrix liquid crystal display device is formed of amorphous silicon transistors (hereinafter referred to as a-Si), the performance as the driving of the pixels in the a-Si have been fully charged, to constitute a driving circuit of the signal line in the same process on the same substrate is performance difficult, using the external driver circuits formed by using a single-crystal Si (driver) It is driving the panel.

【0003】従って、ドライバーはICチップをアレイ基板に接続しなければならない。 [0003] Therefore, the driver must connect an IC chip to the array substrate. この接続方法としては図31に示すようにテープキャリヤフィルム301上にドライバー302を実装し、これを液晶パネルのアレイ基板303に接続する方法(テープキャリヤパッケージ:TCP)がある。 As a connection method implements driver 302 on the tape carrier film 301 as shown in FIG. 31, a method of connecting it to the array substrate 303 of the liquid crystal panel (tape carrier package: TCP) is.

【0004】これに対して薄型、軽量を目的として上記ドライバーを液晶パネルに直接実装する(チップオンガラス:COG)方法が提案されている。 [0004] In contrast thin, the driver is directly mounted on a liquid crystal panel for the purpose of light weight (Chip On Glass: COG) method is proposed. この方法では前述のテープキャリヤが不要となりコスト低減が図れると共にドライバーの接続を含んだ液晶パネルトータルの接続点数が1/3〜1/5に減るため、接続不良に対する信頼性が向上する。 Since the number of connections between a liquid crystal panel total including the connection of the driver with the aforementioned tape carrier can be reduced to reduce the cost becomes unnecessary in this way is reduced to 1 / 3-1 / 5, reliability is improved with respect to connection failure. この方式を図32に示す。 It shows this method in Figure 32.

【0005】しかしながら、COGにおいても、ドライバICチップの接続点数がTCPより少ないものの、やはり多くの端子を接続するための高精度な実装工程を必要とし、大幅な信頼性の向上や製造コストの低減を図ることは困難である。 However, even in the COG, although the connection points of the driver IC chip is less than TCP, also many require a precision mounting process for connecting the terminals, reducing significant reliability improvement and production costs be achieved is difficult.

【0006】一方、アモルファスシリコンTFTに対してポリシリコンTFT(以下p−Si−TFTと記す) On the other hand, (hereinafter referred to as p-Si-TFT) polysilicon TFT against amorphous silicon TFT
をアクティブマトリックスのスイッチング素子として用いた液晶表示装置の場合は、半導体層の移動度がa−S In the case of a liquid crystal display device used as a switching element of an active matrix, the mobility of the semiconductor layer is a-S
iの移動度に対して1ケタ〜2ケタ以上高いため(SI i for higher 1 digit to 2 digits or more with respect to the mobility of (SI
D'97 p171)、画面内のアクティブマトリックス素子と信号駆動回路の一部あるいは全部をガラス基板上に同時に形成、内蔵することができる。 D'97 P171), a part or all of the active matrix element and a signal driving circuit of the screen can be simultaneously formed, is built on a glass substrate.

【0007】上記ドライバ回路は、具体的には例えば図33に示すようにpチャンネルTFT304とnチャンネルTFT305とからなる多数のCMOS(Comp [0007] The driver circuit includes a plurality of CMOS (Comp comprising a p-channel TFT304 and n-channel TFT305 Metropolitan Specifically, as shown in FIG. 33 for example
limentary Metal Oxside Se limentary Metal Oxside Se
miconductor)インバータ306などによってシフトレジスタやラッチ等が形成されて構成されている。 Miconductor) shift register and a latch or the like is formed is formed by an inverter 306. またpチャンネルTFT304…を接続する配線や、電源配線、画像信号線等は、ガラス基板に形成された例えば膜厚が7000Å程度のアルミニウム薄膜などにより構成されている。 The wiring and connecting the p-channel TFT 304 ... and power lines, image signal lines or the like, for example, the film thickness was formed on the glass substrate is constituted by aluminum thin film of about 7000 Å.

【0008】しかしながら、上記従来の液晶表示装置は、p−Si−TFTの特性、および電源配線の配線抵抗に起因して、各シフトレジスタ等に供給される電源電圧の電圧降下が生じるため、電源配線の配線幅をかなり広くしたり、電源電圧をかなり高く設定したりしなければ、ドライバ回路を適正に動作させることができないという問題点を有していた。 However, the conventional liquid crystal display device, the characteristics of the p-Si-TFT, and due to the wiring resistance of the power supply wiring, the voltage drop of the power supply voltage supplied to the shift register or the like occurs, the power supply rather broadly or the wiring width of the wiring, unless or set fairly high supply voltage, has a problem that can not be operated properly the driver circuit.

【0009】すなわち、上記p−Si−TFTは、上記のようにa−Si−TFTよりも高速な動作速度が得られるものの、例えば Displays Volume 14 Number 2 199 [0009] That is, the p-Si-TFT, although faster operating speed than the a-Si-TFT as described above is obtained, for example Displays Volume 14 Number 2 199
3 pp.104-114 "Integrated driver circuits for activ 3 pp.104-114 "Integrated driver circuits for activ
e matrix liquid crystal displays" (図34)に示されるように、ICチップなどを構成する単結晶シリコンを用いたトランジスタに比較して、OFF時電流、およびサブスレッショルド領域で流れる電流が大きい。これは、ポリシリコン中でのグレインバウンダリ準位を介したキャリアのホッピング(Memorandum No.UCB/ERL M93/ e matrix liquid crystal displays ", as shown in (FIG. 34), as compared to a transistor using a single crystal silicon constituting an IC chip, a large current flowing during the current, and in the sub-threshold region OFF. This , hopping carriers over the grain boundary level of polysilicon in (Memorandum No.UCB / ERL M93 /
82)、またはゲート絶縁層中に存在するイオンによる固定電荷の影響(同)によるものと推測されている。 82), or influence of the fixed charges by ions present in the gate insulating layer (which is presumed to be due to the same). このため、CMOSインバータのスイッチングの際に、サブスレッショルド領域におけるドレイン電流の増加に伴って、大きな貫通電流が流れる。 Therefore, when the switching of the CMOS inverter, with an increase of the drain current in the subthreshold region, a large through current flows.

【0010】より詳しくは、図35、および以下に示すような動作によって貫通電流が流れる。 [0010] More particularly, FIG. 35 through current flows by the operation as shown in, and described below.

【0011】(1)入力電圧(ゲート電圧)Vinが0V [0011] (1) input voltage (gate voltage) Vin is 0V
の場合には、pチャネルTFT304は導通状態、nチャネルTFT305は非導通状態になり、出力電圧Vou In the case of, p-channel TFT304 is conductive, n channel TFT305 becomes non-conductive, the output voltage Vou
t はハイレベル(5V=Vdd)になる。 t goes to the high level (5V = Vdd). この状態では、pチャネルTFT304のソースからnチャネルT In this state, n-channel from the source of the p-channel TFT 304 T
FT305のドレインにかけての貫通電流(直流パス電流)はほとんど流れない。 Through current (DC path current) over the drain of FT305 hardly flows.

【0012】(2)入力電圧Vinが上昇して、nチャネルTFT305の閾値電圧Vth(n)(電圧A)を越え、 [0012] (2) the input voltage Vin rises, exceeding the threshold voltage Vth of the n-channel TFT 305 (n) (voltage A),
電圧Bになるまでは、pチャネルTFT304は飽和動作領域でほぼ導通状態が維持されるとともに、nチャネルTFT305は非飽和動作領域で、入力電圧Vinに応じたドレイン電流が流れ始めるため、貫通電流が徐々に増大するとともに、出力電圧Vout が徐々に低下する。 Until the voltage B, together with the p-channel TFT304 is maintained substantially conductive state in the saturation operating region, n-channel TFT305 is in the non-saturated operating region, since the drain current starts to flow in accordance with the input voltage Vin, through current gradually with increases, the output voltage Vout is gradually reduced.

【0013】(3)入力電圧Vinがさらに上昇して、電圧Bから電圧Dになるまでの間は、p,nチャネルTF [0013] (3) the input voltage Vin further rises, the period from the voltage B to a voltage D, p, n-channel TF
T304,305が共に非飽和動作領域で入力電圧Vin T304,305 are both in the non-saturated operating region input voltage Vin
に応じたドレイン電流が流れるため、電圧Cのときに貫通電流が最大になるとともに、出力電圧Vout が急激に低下する。 Since the drain current corresponding to, a through current when the voltage C becomes a maximum, the output voltage Vout rapidly decreases.

【0014】(4)入力電圧Vinが電圧Dを越えると、 [0014] (4) When the input voltage Vin exceeds the voltage D,
pチャネルTFT304は、やはり非飽和動作領域で、 p-channel TFT304 is also in the non-saturated operating region,
入力電圧Vinに応じたドレイン電流が流れるとともに、 Drain current with flow corresponding to the input voltage Vin,
nチャネルTFT5は飽和動作領域になってほぼ導通状態になり、貫通電流が減少するとともに、出力電圧Vou n-channel TFT5 becomes substantially conductive state becomes saturated operating region, a through current decreases, the output voltage Vou
t が漸近的にローレベル(0V)に近づく。 t approaches asymptotically to a low level (0V).

【0015】(5)入力電圧VinがpチャネルTFT3 [0015] (5) input voltage Vin is a p-channel TFT3
04の閾値電圧Vth(p) (電圧E)を越えると、pチャネルTFT304は非導通状態、nチャネルTFT30 Above the 04 threshold voltage Vth (p) (voltage E), p-channel TFT304 is non-conducting state, n-channel TFT30
5は導通状態になり、出力電圧Vout はローレベル(0 5 is conductive, the output voltage Vout is low (0
V)になるとともに、貫通電流はほとんど流れなくなる。 Together becomes V), through current hardly flows.

【0016】上記のような貫通電流が流れることによって、例えば電源配線の配線抵抗によって生じる電圧降下量が1.5V以上になると、シフトレジスタやラッチの駆動電圧のマージンが小さくなり、ドライバ回路を適正に動作させることが困難になる。 [0016] By the through current described above flows, for example, the amount of voltage drop caused by the wiring resistance of the power supply lines is equal to or higher than 1.5V, the driving voltage of the shift register and latch margin is reduced, the driver circuit proper it becomes difficult to operate in. 具体的には、例えば対角寸法が20cmの液晶表示装置を構成するとすると、 Specifically, for example, when the diagonal dimension and a liquid crystal display device of 20 cm,
電源配線には、160mA程度の電流が流れるため、電圧降下量を1.5V以下に抑えるためには、電源配線の配線抵抗を9Ω程度以下にする必要があり、電源配線のシート抵抗が0.1Ωであれば、配線幅を1本あたり3.4mm以上にしなければ、ドライバ回路を適正に動作させることができない。 The power wiring, since the current flows of approximately 160 mA, in order to suppress the voltage drop below 1.5V, it is necessary to the wiring resistance of the power supply wiring to more than about 9Omu, the sheet resistance of the power supply wiring 0. if 1 [Omega, can not be made unless proper operation of the driver circuit to the wiring width or more per one 3.4 mm.

【0017】このような問題点は、表示画素数が多い液晶表示装置や、カラー画像を表示する液晶表示装置の場合には、設けられるシフトレジスタ等の段数が多く、電源電圧の低下量が大きくなるために、一層顕著なものとなる。 [0017] Such problems, a liquid crystal display device or a large number of display pixels, in the case of the liquid crystal display device for displaying color images, many stages such as are provided shift register, the amount of decrease in power supply voltage is large to be, it becomes more prominent. また、画面サイズが大きいほど、電源配線が長くなるために、やはり、電源電圧の低下量が大きくなる。 Also, the larger screen size, to power supply wiring is long, again, the amount of decrease in power supply voltage increases.
さらに、上記のような問題点は、アナログ画像信号が入力される液晶表示装置でも、ディジタル画像信号が入力される液晶表示装置でも生じるが、特に後者の場合には、シフトレジスタに加えて、ディジタル画像信号のビット数に応じたラッチ回路やD/Aコンバータを備えているために貫通電流が大きくなり、さらに顕著なものとなる。 Furthermore, problems such as described above, even in the liquid crystal display device an analog image signal is inputted, but also occurs in the liquid crystal display device in which color image data signal is input, especially in the latter case, in addition to the shift register, a digital through current is increased because of a latch circuit and a D / a converter according to the number of bits of the image signal, it becomes more pronounced.

【0018】また、例えば特公平4−3552に示されるような、画像信号電圧を順次各画素電極に印加するいわゆる点順次駆動の液晶表示装置や、SID 96 DIGEST p Further, for example, as shown in KOKOKU 4-3552, successively, a liquid crystal display device of the so-called dot sequential driving is applied to each pixel electrode an image signal voltage, SID 96 DIGEST p
p.21-24に示されるような、1水平期間分の画像信号を一旦保持した後、水平ラインの各画素電極に同時に画像信号電圧を印加する、いわゆる線順次駆動の液晶表示装置においても、上記問題点は同様である。 As shown in P.21-24, after temporarily holding the image signal for one horizontal period, it applies the image signal voltage simultaneously to each pixel electrode of the horizontal line, even in the liquid crystal display device of the so-called line sequential driving, the above problems are the same.

【0019】(第2の従来技術)現在、液晶表示装置はノートパソコンやカーナビゲーションなどに用いられ、 [0019] (second prior art) Currently, a liquid crystal display device is used, such as in notebook computers and car navigation,
今後更に小型、軽量化が望まれている。 Further size, weight are demanded in the future. これを実現するために、駆動回路を内蔵化できる多結晶シリコン薄膜トランジスタを用いて外部回路との接続方式をより簡略化することで、薄型、小型化を実現することが期待されている。 To achieve this, by further simplified connection method with the external circuit by using the polycrystalline silicon thin film transistor which can be built the driving circuit, it is expected to realize a thin and compact.

【0020】そこで以下では、従来のアモルファスシリコン薄膜トランジスタと、それを駆動するための駆動用ICとをフリップチップ方式で接続する場合、および従来の多結晶シリコン薄膜トランジスタを用いた場合の外部回路との接続のための取出し方式を図面を参照しながら説明する。 [0020] Therefore the following, a conventional amorphous silicon thin film transistor, when connecting a flip chip method and a driving IC for driving it, and connected to an external circuit when the conventional polycrystalline silicon thin film transistor the extraction method will be described with reference to the drawings for.

【0021】図36及び図37は、5型ワイドで約40 [0021] FIGS. 36 and 37 is a 5-inch wide about 40
万画素の液晶表示装置の概略形状を示すものである。 Ten thousand schematically shows the shape of the pixel liquid crystal display device. 図36は、従来のアモルファスシリコン薄膜トランジスタを用い、駆動用ICを用いてフリップチップ方式で接続した液晶表示装置の平面構成と、そのA−A"断面を示す図である。また、図37は、駆動回路を多結晶シリコン薄膜で作成した場合の平面構成と、そのB−B"断面を示す図である。 Figure 36 uses a conventional amorphous silicon thin film transistor, a planar configuration of a liquid crystal display apparatus connected by the flip chip method using a driving IC, a diagram showing the A-A "cross-section. Also, FIG. 37, a planar configuration when creating a driver circuit with polycrystalline silicon thin film is a diagram showing the B-B "section.

【0022】図36および図37において、同一名称については同一番号を付与している。 [0022] In FIGS. 36 and 37, are assigned the same numbers for the same name. 401はアレイ基板、402は対向基板、403はフレキシブル配線板、 401 array substrate, the opposite substrate 402, 403 is a flexible wiring board,
411は駆動用ICである。 411 is a driving IC.

【0023】図36に示すように、ICをフリップチップ接続する方式では接続ピッチが現在の技術をこえる微細ピッチとなるため信号側回路部は上下に分割して両側から取出す構成となり、フレキシブル配線板を両側に設けてこれらをプリント基板(図示せず)に接続して回路を構成していた。 As shown in FIG. 36, the signal-side circuit section for the fine pitch connection pitch exceeds the current technology becomes configured to retrieve from both sides divided up and down in flip-chip connection to scheme IC, flexible printed circuit board the provided on both sides made up the circuit by connecting them to a printed circuit board (not shown).

【0024】さらに、図37は駆動回路部を多結晶シリコン薄膜で形成したものである。 Furthermore, FIG. 37 is obtained by forming the driver circuit portion in the polycrystalline silicon thin film. 従来のアモルファスシリコン薄膜トランジスタの場合とは異なり、片側ですべての信号側回路部を形成できるためフレキシブル配線板も一枚で良く、これをプリント基板と接続して回路を構成していた。 Unlike the conventional amorphous silicon thin film transistors, one in well with single be flexible wiring board because it can form all of the signal-side circuit portion, it constituted the circuit by connecting it to the printed board.

【0025】上記したように、アモルファスシリコン薄膜トランジスタと駆動用ICをフリップチップ接続する従来の方式では、高価なフレキシブル配線板が2枚も必要であり、かつ両側のフレキシブル配線板をバックライト側に配置したプリント基板で接続する構成となるため液晶装置として厚くなるという課題も生じる。 [0025] As described above, the drive IC and the amorphous silicon thin film transistors in a conventional manner of flip-chip connections, also requires two expensive flexible circuit board, and arranged on both sides of the flexible wiring board on the backlight side also caused a problem that the thicker the liquid crystal device for the configuration of connecting the printed board and.

【0026】また、ポリシリコン薄膜トランジスタで駆動回路を形成する場合には接続ピッチの制約がないためフレキシブル配線板は片側のみで良く、その分低コストになるがフレキシブル配線板は比較的形状の大きなプリント基板と接続する必要があるため、アモルファスシリコン薄膜トランジスタの場合と同様にバックライト側に配置する構成となり、液晶装置として厚くなるという課題は同様である。 Further, the flexible wiring board because there is no restriction of the connection pitch in the case of forming a driving circuit of a polysilicon thin film transistor well only one side, correspondingly to a low-cost but flexible wiring board is relatively shape large print it is necessary to connect the substrate becomes a structure in which disposed as in the case the backlight side of the amorphous silicon thin film transistor, a problem that becomes thicker as the liquid crystal device is the same.

【0027】 [0027]

【発明が解決しようとする課題】上記従来技術の課題を要約すれば、駆動回路の適正な動作を確保するため、電源供給用のバス配線及びその他の信号供給用のバス配線を低抵抗で形成することが所望されていた。 In summary the problems of the prior art [SUMMARY invented], to ensure proper operation of the drive circuit, form a bus line and other bus lines for supplying signals for power supply at low resistance it has been desired to. また、外部回路との接続のためのフレキシブル配線基板を小型・薄型化し、表示装置全体の小型・薄型化が所望されていた。 In addition, compact and thin flexible wiring board for connection to an external circuit, smaller and thinner entire display device has been desired.

【0028】本発明の目的は、低抵抗のバス配線を形成することができるとともに、外部回路との接続のためのフレキシブル基板の小型化等により装置の薄型・小型化を実現するようにした表示装置及びその製造方法を提供することである。 The object of the present invention, display it is possible to form a bus line of low resistance and so as to reduce the thickness and size of the apparatus by downsizing of the flexible substrate or the like for connection to the external circuitry it is to provide an apparatus and a manufacturing method thereof.

【0029】 [0029]

【課題を解決するための手段】上記の目的を達成するため、第1の発明群は、アクティブマトリックス基板上にバス配線を有する樹脂基板を実装することを特徴とするものである。 To achieve the above object, according to an aspect of the first invention group is characterized in that to implement a resin substrate having a bus line in the active matrix substrate. また、第2の発明群は、アクティブマトリックス基板上に印刷方式でバス配線を形成することを特徴とするものである。 The second invention group is characterized in that to form the bus lines in the printing method an active matrix substrate. また、第3の発明群は、アクティブマトリックス基板内にバス配線を埋め込むことを特徴とするものである。 The third invention group is characterized in that embedding the bus lines in the active matrix substrate.

【0030】(1)第1の発明群の具体的な構成は、以下の通りである。 [0030] (1) a specific configuration of the first invention group is as follows.

【0031】第1の発明群は、多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置において、前記アクティブマトリックス基板の周縁部には、ビアホ−ルが形成された絶縁体と、この絶縁体表面に形成されるバス配線とを有する多層バス配線形成部が設けられ、前記バス配線は前記ビアホ−ルを介して前記個別配線網と接続しており、このバス配線に備えられた外部接続端子により、外部回路と接続可能に構成されていることを特徴とする。 The plurality first inventive group, which constitutes the active matrix substrate driving circuit portion is formed composed of polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, the driving circuit unit in the display device of the individual wiring network is extended to the peripheral portion of the active matrix substrate structure for supplying the circuit elements of the signal and power source such as a clock and data, the periphery of the active matrix substrate, the via hole - le and is formed insulator, the multilayer bus line forming section is provided with a bus wiring to be formed on the insulator surface, the bus line is the via hole - connected to the individual wiring network via a Le and it has, by an external connection terminal provided in the bus line, characterized in that it is configured to be connected to an external circuit.

【0032】上記構成により、アクティブマトリックス基板の周縁部に低抵抗のバス配線を形成することが可能となる。 [0032] With this configuration, it is possible to form a bus line of low resistance on the periphery of the active matrix substrate. また、バス配線の一部に外部接続端子を設けることにより、フレキシブル配線基板の小型薄型化を実現することが可能となる。 Further, by providing the external connection terminal part of the bus lines, it is possible to realize a smaller and thinner the flexible wiring board.

【0033】多層バス配線形成部としては、予め成形された樹脂基板を用いてもよい。 Examples of the multi-layer bus line forming portion may be a resin substrate which has been preformed. 勿論、この樹脂基板は、 Of course, this resin substrate,
表面にバス配線が形成され、且つ内部にビアホ−ルが形成されている。 Bus lines on the surface are formed, inside the via hole and - le are formed. この樹脂基板の材料としては、アラミド−エポキシ樹脂を用いるのが好ましい。 As a material of the resin substrate, aramid - preferable to use an epoxy resin. また、ビアホ− In addition, the via hole -
ル内の導電部材としては、導電ペ−ストが用いられる。 The conductive member in the Le, Shirubedenpe - strike is used.

【0034】また、樹脂基板は、多層構造を有し、最上層表面にバス配線が形成されるとともに、内層表面にもバス配線が形成され、各層に形成されるビアホ−ルを介して上下のバス配線が選択的に接続されて立体配線構造となっている多層基板の場合もある。 Further, the resin substrate has a multilayer structure, with bus lines on the top layer is formed on the surface, are bus lines to the inner surface is formed and the via hole is formed in each layer - the upper and lower through Le bus lines are selectively connected in some cases the multilayer substrate has a three-dimensional wiring structure. このような多層基板であれば、設計の自由度が大きくなり、複数のバス配線を容易に配置することが可能となる。 With such a multilayer substrate, the greater the degree of freedom in design, it is possible to easily position the plurality of bus lines.

【0035】また、導電ペ−ストをビアホ−ルの下部開口から部分的に突出させ、この突出部によりアクティブマトリックス基板と樹脂基板とを接着するようにしてもよい。 Further, Shirubedenpe - strike the via hole - partially projecting from the lower opening Le, it may be bonded to the active matrix substrate and the resin substrate by the protrusion. これにより、バンプ端子や導電性接着剤が不要となる。 Thus, bump terminals and the conductive adhesive is not required.

【0036】また、樹脂基板とアクティブマトリックス基板とを接着する接着剤は、熱可塑性を有する材料で構成されている場合もある。 Further, the adhesive for bonding the resin substrate and the active matrix substrate may also have been made of a material having a thermoplastic. このような構成であれば、樹脂基板をアクティブマトリックス基板に固定する際に、 With such a configuration, when fixing the resin substrate to the active matrix substrate,
何度でも接着・剥離が可能となり、そのため樹脂基板とアクティブマトリックス基板との位置合わせを正確に行うことが可能となる。 It enables many times adhesion and peeling, therefore it is possible to align the resin substrate and the active matrix substrate accurately.

【0037】また、接着剤はとしては、異方性導電樹脂又は銀ペ−ストを用いてもよい。 Further, as the adhesive, an anisotropic conductive resin or Ginpe - may be used strike.

【0038】また、樹脂基板がフィルム状基板であり、 Further, the resin substrate is a film-shaped substrate,
前記アクティブマトリックス基板に剥離可能に接着するように構成してもよい。 It may be configured to adhere releasably to the active matrix substrate. フィルム状基板であれば、可撓性を有するため接着作業が容易であり、そのため、樹脂基板とアクティブマトリックス基板との位置合わせが更に正確となる。 If film-shaped substrate, the bonding operation for having flexibility is easy, therefore, the alignment between the resin substrate and the active matrix substrate becomes more accurate. なお、フィルム状基板はポリイミド又はエポキシを主成分とする樹脂から成るのが好ましい。 Incidentally, the film-shaped substrate is preferably made of a resin mainly composed of polyimide or epoxy.

【0039】また、外部回路を構成する半導体チップが樹脂基板上に実装され、バス配線と接続されている場合もある。 Further, the semiconductor chip constituting the external circuit is mounted on a resin substrate, it may have been connected to the bus line. これにより、フレキシブル配線基板や外部回路が実装されたプリント基板が不要となる。 Thus, the printed circuit board to which the flexible wiring board and an external circuit are mounted becomes unnecessary. なお、半導体チップはビアホ−ル内に埋め込むようにしてもよい。 The semiconductor chip via hole - may be embedded in the Le. これにより、樹脂基板の表面が平坦化される。 Thus, the surface of the resin substrate is planarized.

【0040】(2)第2の発明群の具体的な構成は、以下の通りである。 [0040] (2) Specific structure of the second invention group is as follows.

【0041】多層バス配線形成部は、樹脂基板に代えて、印刷により形成されたバス配線を用いられている。 The multilayer bus line forming section, instead of the resin substrate, it has been used a bus wiring formed by printing.
多層バス配線形成部の絶縁体も、同様に印刷により形成されている。 Insulator of the multilayer bus line forming section is also formed by printing as well. このような印刷方式による多層バス配線形成部であっても、樹脂基板を用いる場合と同様にフレキシブル配線板の低コスト化が実現でき、かつ薄型化を達成できる。 Be a multilayer bus line forming section according to this printing method, it can be similarly realized cost reduction of the flexible wiring board and the case of using the resin substrate, and can be reduced in thickness. しかも、印刷による場合は、必要領域のみに低抵抗の導電材料を簡単に作成することができるというメリットもある。 Moreover, in the case of printing, there is a merit that it is possible to create necessary area only a low resistance conductive material briefly.

【0042】また、第2の発明群に係る液晶表示装置の具体的な製造方法は、以下の通りである。 Further, specific manufacturing method of the liquid crystal display device according to a second invention group is as follows.

【0043】即ち、第2の発明群に係る液晶表示装置の製造方法は、駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程と、前記駆動回路部を含む薄膜配線領域上に絶縁膜を形成する工程と、前記絶縁膜の所定部分をフォトリソによりエッチングして前記駆動回路部の配線電極の所定部分を露出するようにビアホールを形成する工程と、前記絶縁膜上に導電性インクを用いて所定形状に印刷し、ビアホールを通して前記駆動回路部の配線電極と電気的接続を行う工程とを含むことを特徴とする。 [0043] That is, a method of manufacturing a liquid crystal display device according to the second inventive group, to form a step of forming a driving circuit unit using a polycrystalline silicon thin film transistor, the insulating film in the thin film wiring on a region including the driving circuit section step and a predetermined shape using a step of forming a via hole so that a predetermined portion is etched by photolithography to expose predetermined portions of the wiring electrodes of the driving circuit portion, a conductive ink on the insulating film of the insulating film printed on, characterized in that it comprises a step of performing the driving circuit portion of the wiring electrode electrically connected through the via hole.

【0044】この方法によれば、絶縁膜は画素部や駆動回路部を保護するために設ける窒化シリコンや酸化ケイ素薄膜を用いたもので、特別に絶縁膜を形成する必要がなく、かつ耐熱性の良い絶縁膜を用いることで印刷形成する材料の硬化温度を高く設定でき、より低抵抗化を図ることができる。 According to this method, the insulating film in which a silicon oxide or silicon nitride thin film provided for protecting the pixel portion and the driver circuit portion, there is no need to form a special insulating film, and heat resistance curing temperature of the material to be printed formed by using a good insulating film can set high, it is possible to lower the resistance.

【0045】また、第2の発明群に係る液晶表示装置の製造方法は、駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程、前記駆動回路部を含む薄膜配線領域の所定部分に前記薄膜配線電極の一部が露出するようにビアホールを形成するための絶縁膜を印刷形成する工程と、前記絶縁膜上に導電性インクを用いて所定形状に印刷し、ビアホールを通して前記駆動回路部の配線電極と電気的接続を行う工程と、を有することを特徴とする。 [0045] The manufacturing method of a liquid crystal display device according to a second invention group, the step of forming a driving circuit unit using a polycrystalline silicon thin film transistor, the thin film wiring electrode on a predetermined portion of the thin film wiring region including the driving circuit section a step of partially formed by printing insulating film for forming the via hole so as to expose the, printed in a predetermined shape using a conductive ink on the insulating film, and the wiring electrode of the drive circuit section through the via hole characterized in that it and a step of performing electrical connection.

【0046】この方法によれば、画素部や駆動回路部のトランジスタを保護する絶縁膜だけでなく、さらに低誘電率の絶縁膜を設けることで大電流が流れることによる電磁界的な影響を防ぐことができ、液晶表示装置の高性能化を達成できる。 [0046] According to this method, not only the insulating film for protecting the transistors of the pixel portion and the driver circuit portions to prevent electromagnetic effects due to the large current flows by further providing an insulating film having a low dielectric constant it can, can achieve the performance of the liquid crystal display device.

【0047】また、第2の発明群に係る液晶表示装置の製造方法は、駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程と、前記駆動回路部を含む薄膜配線領域と画素部分上に透明絶縁膜を塗布形成して平坦化膜を形成する工程と、前記平坦化膜をフォトリソとエッチングプロセスにより前記駆動回路部を含む薄膜配線領域と前記画素部分の所定個所にビアホールを設ける工程と、前記平坦化膜上に透明導電膜を所定個所にパターン形成する工程と、前記駆動回路部への給電のための配線を透明導電膜を含む前記平坦化膜上に印刷形成する工程と、を有することを特徴とする。 [0047] The manufacturing method of a liquid crystal display device according to the second inventive group, the transparent insulating a drive circuit section and forming a polycrystalline silicon thin film transistors, on the thin film wiring region and a pixel portion including the driving circuit section forming a planarization film layer was formed by coating, a step of forming a via hole in a predetermined location of said thin film wiring region including the driving circuit section by a photolithography and etching process planarization layer of the pixel portion, the flat a step of patterning the transparent conductive film in a predetermined location on the monolayer, that and a step of printing formed on the planarization film including a transparent conductive film wiring for power supply to the drive circuit unit and features.

【0048】この方法によれば、液晶表示装置の高開口率化のために作成する平坦化膜を駆動回路部上にも形成して絶縁膜として用いると同時に、駆動回路部の配線電極とは透明導電膜で電気的接続されるようにしておくことで、微細なビアホールでも十分な導通が得られるようにし、より小型化を達成できる。 [0048] According to this method, at the same time used as the insulating film is also formed on the planarizing film driving circuit unit on to create for a high aperture ratio of the liquid crystal display device, the wiring electrode of the driver circuit portion by keeping so as to be electrically connected with the transparent conductive film, so adequate conduction can be obtained even with a fine via holes, can achieve more compact.

【0049】(3)第3の発明群の具体的な構成は、以下の通りである。 [0049] (3) a specific configuration of the third invention group is as follows.

【0050】即ち、本発明は、多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置において、前記アクティブマトリックス基板の周縁部に凹溝が形成され、この凹溝に、前記個別配線網に接続されるバス配線が埋め込まれた構成となっていることを特徴とする。 [0050] Namely, the present invention includes an active matrix substrate which a driver circuit portion is formed composed of polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, a plurality of constituting the driver circuit portion in the display device of the individual wiring network is extended to the peripheral portion of the active matrix substrate structure for supplying signals and power, such as a clock and data circuit element, grooves are formed on the periphery of the active matrix substrate It is, in this groove, characterized in that the bus line connected to the individual wiring network has become embedded configuration.

【0051】このような構成によれば、凹溝の深さを大きくしてバス配線の厚みを大きくすることにより、配線抵抗を小さくして電源電圧の電圧降下を小さく抑えることができ、この結果、駆動回路を確実に動作させることが可能となる。 [0051] According to such a configuration, by increasing the thickness of the bus lines by increasing the depth of the groove, it is possible to reduce the voltage drop of the power supply voltage to reduce the wiring resistance, as a result , it is possible to reliably operate the drive circuit.

【0052】また、アクティブマトリックス基板の周辺部分の面積を増加させることなく配線抵抗を下げることができるので、狭額縁化の液晶表示装置を実現することが可能となる。 [0052] Further, it is possible to reduce the wiring resistance without increasing the area of ​​the peripheral portion of the active matrix substrate, it is possible to realize a liquid crystal display device of the narrow frame.

【0053】更に、バス配線がアクティブマトリックス基板に埋め込まれた構造であるので、バス配線と駆動回路を接続する接続配線や、これらを被覆して形成される絶縁層に、段差が生じることがなく、平坦化が達成されている。 [0053] Furthermore, since the bus lines is embedded structure in the active matrix substrate, the connection wiring and for connecting the drive circuit and the bus lines, the insulating layer formed by coating them, without step is formed , and planarization are achieved. よって、セルギャップが均一に保持された液晶表示パネルを構成することが可能となる。 Therefore, it is possible to configure the liquid crystal display panel which has a cell gap is kept uniform.

【0054】アクティブマトリックス基板にバス配線を埋め込む方法として、アクティブマトリックス基板にレジストを塗布し、サンドブラスト法によりアクティブマトリックス基板の物理的エッチングを行うことで窪みを設け、次に金属配線を形成した後レジストを剥離することによって形成するか、あるいはエッチング液を用いて化学的にガラスを腐食して窪みをもうける方法などを選択することが可能である。 [0054] As a method for embedding a bus line to an active matrix substrate, a resist is applied to the active matrix substrate is provided with a recess by performing physical etching of the active matrix substrate by sandblasting, then after forming the metal wiring resist how or formed by peeling the or by using an etchant earn a recess corroded chemically glass it is possible to select the like. サンドブラスト法などの物理的エッチングは、装置が簡略であり、その工程にかかるコストも少ないが、配線幅の微細化の点においては、次に述べるエッチング液による方法に対して劣る。 Physical etching such as sandblasting, the apparatus is simplified, but less cost of the process, in terms of miniaturization of the wiring width is inferior with respect to the method according to the etching solution described below. これに対してエッチング液を用いた化学的エッチングは、装置などの工程にかかるコストは大きいが、エッチング精度という点においてはサンドブラスト法に対して優れている。 Chemical etching using an etchant against which is cost of the process, such apparatus is large, it is superior to sandblasting in terms of etching accuracy.

【0055】また 本発明は、アクティブマトリックス基板の周縁部に有機樹脂層が形成されており、この有機樹脂層内に、バス配線が埋め込まれた構成となっていることを特徴とする。 [0055] The present invention is an organic resin layer is formed on the periphery of the active matrix substrate, the organic resin layer, characterized in that it is configured that the bus wiring is embedded.

【0056】このような構成によれば、埋め込み配線構造により、上記発明と同様にアクティブマトリックス基板の周辺部分の面積を増加させることなく配線抵抗を下げることができるので、狭額縁化の液晶表示装置を実現することが可能となる。 [0056] According to this structure, buried by a wiring structure, the invention and it is possible to reduce the wiring resistance without increasing the area of ​​the peripheral portion of the active matrix substrate similarly, the liquid crystal display device of the narrow frame it is possible to achieve.

【0057】また、樹脂層が平坦化層の役割を果たすため、上記発明と同様にセルギャップが均一に保持された液晶表示パネルを構成することが可能となる。 [0057] Moreover, to serve the resin layer planarizing layer, it is possible to configure the liquid crystal display panel where the cell gap as above invention is uniformly maintained.

【0058】また、樹脂材料として感光性のある材料を使えば、レジストをコーティングする必要が無くなり、 [0058] Also, use of materials with a photosensitive resin material, it is not necessary to coat the resist,
その加工性もガラス基板に比較して容易である。 Its processability is easy compared to the glass substrate. さらにこの有機樹脂をスクリーン版を用いて周辺部など必要な部分のみコーティングする事も可能である。 Furthermore it is also possible to coat only the parts such as the peripheral portion by using a screen plate organic resin. あるいはこの樹脂に埋め込むべき金属配線として熱硬化型の導電性樹脂を用い、スクリーン版を用いて配線を印刷することも可能である。 Or a thermosetting conductive resin is used as the metal wiring to be embedded in the resin, it is also possible to print the wiring by using a screen plate.

【0059】上記2つの構成に加えて、埋め込む配線を薄膜あるいは厚膜にかえて金属細線を用いることも可能である。 [0059] In addition to the above two configurations, it is also possible to use a metal thin wire by changing the wire embedded in the thin film or thick film.

【0060】さらにバス配線部分の抵抗を下げるために、その膜厚を厚くする手段としてメッキ工法を用いてもよい。 [0060] In order to further reduce the resistance of the bus line portions may be used a plating method as a means to increase the thickness thereof. メッキの材料としては低抵抗化に有効な銅メッキ、ニッケルメッキ、クロムメッキ及びアルミニウムメッキを採用することが可能である。 The plating material can be employed effectively copper plated low resistance, nickel plating, chromium plating and aluminum plating. またこれらの合金メッキを用いることも可能である。 Further it is also possible to use these alloy plating. さらにメッキの手段として銅箔、銅メッキ層、金ニッケルメッキ層の層構造を採用することで安定した配線を形成することが可能となる。 Further copper foil as a means of plating, copper plating layer, it is possible to form a stable interconnection by adopting the layer structure of the gold nickel plating layer.

【0061】ここで、 埋め込み配線構造とすることにより、バス配線の抵抗値を大幅に低減することができる理由を、具体的に説明する。 [0061] Here, by a buried wiring structure, the reason why it is possible to greatly reduce the resistance of the bus lines will be specifically described. 例えば、対角20cmの液晶パネルにおいて、ポリシリコンを用いた駆動回路のシフトレジスタの電源ラインに瞬時的に流れる電流値を測定すると800mA程度流れる。 For example, pairs in corners 20cm liquid crystal panel, flows approximately 800mA when measuring the current flowing momentarily in the power source line of the shift register of the driving circuit using a polysilicon. 従って、電源ラインを一般的に液晶パネルの作成プロセスにおける低抵抗配線材料として用いられるAlとした場合、電源ラインの電圧降下を1.5V以内に押さえるには、配線抵抗を1.8Ω以下に押さえることが必要となり、Alのシート抵抗を0.1Ω/□とするとこの配線幅をプラス側とマイナス側トータルで13mm程度の配線幅が必要となる。 Therefore, when the Al used as a low-resistance wiring material in general creating a liquid crystal panel process the power line, the hold the voltage drop of the power supply line within 1.5V, the press the wiring resistance below 1.8Ω it is necessary, when the sheet resistance of Al and 0.1 [Omega / □ wiring width of about 13mm and the wiring width at a positive and negative total is required. これに対し、例えばメッキ工法を用いれば、配線の膜厚を1μm〜10μmとすることは容易であり、例えばAlの膜厚を4μmとすることでシート抵抗を0.0 In contrast, for example, by using the plating method, it is easy to make the film thickness of the wiring and 1 m to 10 m, for example, the sheet resistance by the film thickness of Al and 4 [mu] m 0.0
1Ω/□とすることができる。 It can be set to 1Ω / □. メッキによる配線幅が4 Wiring width by plating 4
〜5mm程度あればこれにより配線抵抗は0.1Ω程度でありこれによる電圧降下は問題とならない。 Thus wire resistance if the order ~5mm the voltage drop due to this was about 0.1Ω is not a problem. ここでは、埋め込み配線がメッキ工法で形成されたものについて説明したけれども、金属細線やその他の本発明に従う構成のものについても同様に当てはまる。 Here, the embedded Though wiring is described that is formed by the plating method, also similarly applies to those of the configuration according to the thin metal wires and other present invention. 例えば、金属細線の場合であれば、上記例に適用しようとすれば、直径を1μm〜10μmとすれば、配線抵抗は0.1Ω程度となり、上記メッキ工法と同様の効果を得ることができる。 For example, in the case of thin metal wire, if an attempt is made to apply to the above example, if the diameter and 1 m to 10 m, the wiring resistance becomes approximately 0.1 [Omega, it is possible to obtain the same effect as the plating method.

【0062】勿論、電源ライン以外の他の共通配線、例えばデータ線、シフトレジスタのクロック線等の配線抵抗による信号の遅延が課題となるような部分にも、埋め込み配線構造とすることにより、電源ラインと同様な作用効果を奏することになる。 [0062] Of course, other common wiring other than the power line, for example data lines, in some parts, such as signal delay due to the wiring resistance of the clock line or the like of the shift register becomes an issue, by the buried wiring structure, power supply thereby achieving the same effect as the line.

【0063】なお、上記第1〜第2の発明群の表示装置は、液晶表示装置に限らず、PDP(Plasma Discharge [0063] The display device of the first to the second inventive group is not limited to a liquid crystal display device, PDP (Plasma Discharge
Panel)やEL(Electro Luminescent)等の発光型マトリクスパネルを備えた表示装置にも適用することができる。 It can also be applied to a display device in which a light-emitting type matrix panel such as a Panel) or EL (Electro Luminescent).

【0064】 [0064]

【発明の実施の形態】[第1の発明群]第1の発明群は、アクティブマトリックス基板(以下の説明ではアレイ基板と称する場合もある)の周縁部にバス配線を有する樹脂基板を実装して、樹脂基板に形成されたビアホ− DETAILED DESCRIPTION OF THE INVENTION [first invention group] The first inventive group, the resin substrate mounted with a bus line to the peripheral portion of the (also sometimes referred to as an array substrate in the following description) active matrix substrate Te, formed in the resin substrate via hole -
ルを介してバス配線と駆動回路部とを電気的に接続するようにしたことを特徴とする。 Via Le characterized in that so as to electrically connect the bus lines and the driving circuit portion. このような構成により、 With such a configuration,
アレイ基板の周縁部に低抵抗のバス配線を形成することが可能となる。 It is possible to form a bus line of low resistance on the periphery of the array substrate. また、バス配線の一部に外部接続端子を設けることにより、フレキシブル配線基板の小型薄型化を実現することができる。 Further, by providing the external connection terminal part of the bus lines, it is possible to realize a smaller and thinner the flexible wiring board. 以下に、第1の発明群の具体的な構成を実施の形態1−1〜実施の形態1−5を例示して説明する。 Will be described below with a specific configuration of the first invention group illustrate embodiments 1-5 in the form 1-1 embodiment of the present invention.

【0065】(実施の形態1−1)図1は実施の形態1 [0065] (Embodiment 1-1) FIG. 1 embodiment 1
−1に係る表示パネルの平面図であり、図2は表示パネルの周辺部付近での配線状態を示す模式図であり、図3 Is a plan view of a display panel according to -1, 2 is a schematic view showing a wiring state of the around the periphery of the display panel, Figure 3
は表示パネルの周辺部付近の断面図である。 Is a cross-sectional view of the vicinity of the periphery of the display panel. この表示パネル1は、アクティブマトリックス型液晶表示パネルであり、アレイ基板2と対向基板3とを有する。 The display panel 1 is an active matrix type liquid crystal display panel having the array substrate 2 and the opposing substrate 3. アレイ基板2と対向基板3との間には、液晶が充填されている。 Between the array substrate 2 and the opposing substrate 3, the liquid crystal is filled.
このアレイ基板2は、液晶表示部を駆動する駆動回路部(走査側駆動回路及び信号線側駆動回路)4(図2参照)が多結晶シリコンで構成された駆動回路一体型のアクティブマトリックス基板である。 The array substrate 2, a driving circuit unit for driving the liquid crystal display unit (scanning driver circuit and the signal line driver circuit) 4 (see FIG. 2) is an active matrix substrate of the drive circuit-integrated constituted by polycrystalline silicon is there. 即ち、当該駆動回路部4は、液晶表示部の製造プロセス時に同時に造り込まれた内蔵駆動回路である。 That is, the drive circuit unit 4 is a built-in drive circuit incorporated built simultaneously with the manufacturing process of the liquid crystal display unit.

【0066】なお、液晶表示部は、マトリクス状に配置された複数の走査線と複数の信号線と、各走査線と各信号線の交差位置に配置された画素疎スイッチ素子としての薄膜トランジスタ(FTF:Thin-Film-Transister) [0066] The liquid crystal display unit includes a plurality of scan lines arranged in a matrix and a plurality of signal lines, the thin film transistor as a pixel sparse switching elements disposed at the intersections of the respective scanning lines and the signal lines (FTF : Thin-Film-Transister)
とから構成されている。 It is composed of a. また、前記駆動回路部4は液晶表示部の周辺部に形成されている。 The driving circuit portion 4 is formed at the periphery of the liquid crystal display unit.

【0067】駆動回路部4はインバータ、ラッチ等の複数の回路素子20から構成されており、各回路素子20 [0067] The drive circuit section 4 inverter is composed of a plurality of circuit elements 20 such as a latch, the circuit elements 20
は電源ライン7から成る個別配線網21を介して個別的に電源が供給されるように構成されている。 It is configured to supply individually is supplied through a separate wiring network 21 consisting of the power source line 7. この個別配線網21の各電極パッド22は、アレイ基板2の周縁部に引き出されている。 Each of the electrode pads 22 of the separate wiring network 21 is led out to the periphery of the array substrate 2. なお、個別配線網21は、電源ライン7に限らず、デ−タ線やクロック信号線、あるいはその他の制御信号線等についても個別配線網21が形成されており、以下に述べるように電源ライン7と同様にバス配線12により共通化され、外部接続端子13を介して外部回路と接続された構成となっている。 Incidentally, the individual wiring network 21 is not limited to the power supply line 7, de - data lines and a clock signal line, or are separate wiring network 21 formed for the other control signal lines and the like, the power supply line as described below 7 and is common to the bus line 12 similarly has a configuration that is connected to an external circuit through the external connection terminal 13. 但し、説明の便宜のため電源ライン7を例として以下に詳細に説明することにする。 However, to be described in detail below as an example the power line 7 for convenience of explanation.

【0068】ここで、注目すべきは、アレイ基板2の周縁部に、個別配線網21に共通に接続されるバス配線1 [0068] Here, it should be noted, on the periphery of the array substrate 2, bus lines are connected in common to the individual wiring network 21 1
2を備えたバス多層配線形成部5が形成されていることである。 Bus multilayer wiring forming portion 5 having two is that is formed. このバス多層配線形成部5により、個別配線網21の各電極パッド22がバス配線12に接続され、バス配線12の外部接続端子13を介してフレキシブル配線基板6と接続されていることである。 The bus multilayer wiring formation portion 5 is that the electrode pads 22 of the individual wiring network 21 is connected to the bus line 12 is connected to the flexible wiring board 6 through the external connection terminals 13 of the bus line 12. これにより、低抵抗のバス配線12を形成することができ、かつ、フレキシブル配線基板6の小型薄型化を実現できる。 Thus, it is possible to form the bus line 12 of low resistance, and a small size can be realized thinner flexible wiring board 6.

【0069】バス配線形成部5の具体的な構成は図2及び図3に示されている。 [0069] Specific configuration of the bus wiring-forming unit 5 is shown in FIGS. バス多層配線形成性部5は、アレイ基板2の周縁部に実装された長手状(図1の横方向に延びた形状)の樹脂基板10から構成されている。 Bus multilayer wiring forming unit 5 is composed of a resin substrate 10 of the elongated mounted on the periphery of the array substrate 2 (shape extending in the lateral direction in FIG. 1). 樹脂基板10は、例えばアラミド−エポキシ系樹脂から成る絶縁層11を有し、絶縁層11の上面にバス配線12 Resin substrate 10, for example aramid - an insulating layer 11 made of epoxy resin, bus lines on the upper surface of the insulating layer 11 12
が形成されている。 There has been formed. このバス配線12は、絶縁層11の上面に形成された銅箔が所定のパターニングされて得られたものである。 The bus line 12 is a copper foil formed on the upper surface of the insulating layer 11 is obtained by a predetermined patterning. なお、バス配線12は保護層18により保護されている。 The bus line 12 is protected by a protective layer 18.

【0070】また、絶縁層11にはビアホ−ル17が形成されており、このビアホ−ル17内には導電ペ−ストを主成分とする導電部材14が充填されている。 [0070] Further, the insulating layer 11 via holes - and Le 17 is formed, the via hole - in the Le 17 Shirubedenpe - conductive member 14 composed mainly of strike is filled. 導電部材14の下端部にはバンプ電極15が形成されており、 The lower end portion of the conductive member 14 and the bump electrodes 15 are formed,
このバンプ電極15は導電性接着剤16により各電極パッド22と接着されている。 The bump electrode 15 is bonded to the respective electrode pads 22 by a conductive adhesive 16. これにより、樹脂基板10 Thus, the resin substrate 10
がアレイ基板2と固定されるとともに、接続個別配線網21がバス配線12と電気的に接続されることになる。 There is fixed with the array substrate 2, connecting individual wiring network 21 is to be electrically connected to the bus line 12.
なお、保護層18内にも、ビアホ−ル17が形成されており、このビアホ−ル17には導電ペ−ストが充填されて導電ペ−ストから成る外部接続端子13を構成している。 Incidentally, also in the protective layer 18, the via hole - and Le 17 is formed, the via hole - the Le 17 Shirubedenpe - constitute external connection terminals 13 consisting of strike - strike is filled conductive Bae. この外部接続端子13はフレキシブル配線基板6の配線19に導電性接着剤25を介して接続され、フレキシブル配線基板6はアレイ基板の裏面側に折り曲げられて、外部回路が形成されたプリント基板に接続されている。 The external connection terminal 13 is connected via a conductive adhesive 25 to the wiring 19 of the flexible printed circuit board 6, the flexible printed circuit board 6 is bent on the back side of the array substrate, connected to the printed circuit board external circuit is formed It is.

【0071】上記構成によれば、樹脂基板10上にバス配線12を形成するため、十分な配線幅及び配線の厚み(膜厚み)が得られる。 [0071] According to the above arrangement, in order to form the bus line 12 on the resin substrate 10, sufficient wiring width and wiring thickness (membrane thickness) is obtained. 従って、低抵抗のバス配線12 Therefore, the low-resistance bus line 12
を構成することが可能となる。 It is possible to configure.

【0072】またバス配線12は外部接続端子13を介して一点からアレイ基板2の外部に取出されるため、外部接続端子13に接続されるフレキシブル配線基板6は従来例に比べて小型・薄型のものを使用することが可能となり、表示装置の小型・薄型化を実現できる。 [0072] The bus line 12 is because it is taken from a point via the external connection terminal 13 to the outside of the array substrate 2, external connection flexible wiring board 6 which is connected to the terminal 13 of the small and thin in comparison with the prior art it is possible to use a thing, it is possible to realize a smaller and thinner display device.

【0073】なお、保護層18は本発明において必須の要素ではなく、保護層18を省略するように構成してもよい。 [0073] The protective layer 18 is not an essential element in the present invention, it may be configured to omit the protective layer 18.

【0074】(実施の形態1−2)図4は実施の形態1 [0074] (Embodiment 1-2) FIG. 4 of the first embodiment
−2に係る表示パネルの断面図である。 It is a cross-sectional view of a display panel according to -2. 本実施の形態1 Embodiment 1
−2は、上記実施の形態1−1に類似し対応する部分には同一の参照符号を付す。 -2, the similar parts corresponding to Embodiment 1-1 of the above embodiment are denoted by the same reference numerals. 本実施の形態1−2では、フレキシブル配線基板6や外部回路が実装されているプリント基板に代えて、樹脂基板上に直接に外部回路を実装したことを特徴とするものである。 In Embodiment 1-2, in place of the printed circuit board to which the flexible wiring board 6 and the external circuit are mounted, is characterized in directly by mounting the external circuit on a resin substrate. 即ち、コントローラ等の半導体チップ30を樹脂基板10上に実装し、半導体チップ30を外部接続端子13と電気的に接続するように構成したものである。 That, in which the semiconductor chip 30 such as a controller mounted on the resin substrate 10, and configured to connect the semiconductor chip 30 to the external connection terminal 13 electrically. このような構成により、フレキシブル配線基板6や外部回路が実装されているプリント基板を省略することができるため、製造コストの大幅な低減を図ることができる。 With such a configuration, it is possible to omit the printed circuit board to which the flexible wiring board 6 and the external circuit are mounted, it is possible to achieve a significant reduction in manufacturing cost.

【0075】(実施の形態1−3)半導体チップ30 [0075] (Embodiment 1-3) semiconductor chip 30
は、図5に示すようにビアホ−ル17内に埋め込むように構成してもよい。 It is the via hole as shown in FIG. 5 - may be constructed so as to be embedded in the Le 17. このような構成であれば、実施の形態1−2に比べて樹脂基板10の表面を平坦化することが可能となる。 With such a configuration, it is possible to flatten the surface of the resin substrate 10 as compared to the embodiment 1-2 of the embodiment.

【0076】(実施の形態1−4)図6は実施の形態1 [0076] (Embodiment 1-4) FIG. 6 embodiment 1
−4に係る表示パネルの断面図である。 It is a cross-sectional view of a display panel according to -4. 本実施の形態1 Embodiment 1
−4は、上記実施の形態1−1に類似し対応する部分には同一の参照符号を付す。 -4, the similar parts corresponding to Embodiment 1-1 of the above embodiment are denoted by the same reference numerals. 本実施の形態1−4は、樹脂基板10に代えて、可撓性を有するフィルム状基板40 Embodiment 1-4 of the present embodiment, in place of the resin substrate 10, the film-shaped substrate 40 having flexibility
が用いられる。 It is used. フィルム状基板40は、例えばポリイミド又はエポキシを主成分とする樹脂から成る。 The film-shaped substrate 40 is made of, for example, polyimide or epoxy resin as a main component. これにより、フィルム状樹脂基板40をアレイ基板2に貼り合わせる際に、フィルム状樹脂基板40の一端部から徐々に貼り合わせていけばよいため、電極パッド22とバンプ電極15との位置合わせが容易となる。 Thus, when bonding the film-like resin substrate 40 on the array substrate 2, since it should be bonded gradually from one end of the film-like resin substrate 40, easy alignment of the electrode pads 22 and the bump electrodes 15 to become.

【0077】また、フィルム状基板40を熱可塑性を有する材料から構成してもよく、このような場合はフィルム状基板40自体が半接着性を有することになるため、 [0077] Further, since may be formed a film-like substrate 40 of a material having a thermoplastic, which this case is a film-like substrate 40 itself will have a semi-adhesive,
バンプ電極15や導電性接着剤16を省略して、フィルム状基板40を直接アレイ基板2に接着することが可能となる。 By omitting the bump electrode 15 and conductive adhesive 16, it becomes possible to bond the film-shaped substrate 40 directly to the array substrate 2. そして、フィルム状基板40が半接着性を有する場合は、何度も接着・剥離が可能となるため、電極パッド22とビアホ−ル17内の導電部材14との位置合わせ作業が容易で、しかも位置合わせの精度を高くすることが可能となる。 Then, when the film-like substrate 40 having a semi-adhesive, for many times becomes possible adhesion and peeling, the electrode pads 22 and the via hole - is easy positioning operation between the conductive member 14 in the Le 17, moreover it is possible to increase the accuracy of the alignment.

【0078】(実施の形態1−5)図7は実施の形態1 [0078] (Embodiment 1-5) FIG. 7 embodiment 1
−5に係る表示パネルの断面図である。 It is a cross-sectional view of a display panel according to -5. 本実施の形態1 Embodiment 1
−5は、一層の樹脂基板10に代えて多層基板50を用いたことを特徴とするものである。 -5 is characterized in that using a multilayer substrate 50 in place of the layer of the resin substrate 10. 具体的には、図7に示すように、多層基板50は、最上層表面にバス配線1 Specifically, as shown in FIG. 7, the multilayer substrate 50, bus lines on the top layer surface 1
2が形成されるとともに、内層表面にもバス配線12が形成され、各層に形成されるビアホ−ル17を介して上下のバス配線12が選択的に接続されて立体配線構造となっている。 With 2 are formed, it is formed bus lines 12 to the inner layer surface, the via hole is formed in each layer - the bus lines of the upper and lower through the Le 17 12 is selectively connected to and has a three-dimensional wiring structure. これにより、バス配線12の設計自由度が大きくなり、信号線の種類に応じた複数のバス配線12 Thus, the degree of freedom in designing the bus line 12 is increased, a plurality of bus lines in accordance with the type of the signal line 12
を容易に配置することが可能となる。 It is possible to easily arranged. 特に、複数種類の個別配線網21とこれに対応するバス配線12とを接続する場合に、他のバス配線12と交差する場合が生じるが、かかる場合のバス配線12の形成が容易となる。 In particular, when connecting the bus lines 12 corresponding to the plurality of types of individual wiring network 21, but when intersecting the other bus lines 12 occurs, the formation of the bus line 12 in such a case is facilitated.

【0079】(実施の形態1−1〜実施の形態1−5の補足説明) 上記実施の形態における導電性接着剤16は、異方性導電フィルム(Anisotropic conductive film)であってもよく、また、銀ペ−ストであってもよい。 [0079] conductive adhesive 16 in the embodiment (Supplementary explanation of the embodiment 1-1 Embodiment 1-5) may be an anisotropic conductive film (Anisotropic Conductive film), also , Ginpe - may be a strike.

【0080】また、導電性接着剤16は熱可塑性を有する材料であってもよく、この場合は樹脂基板とアレイ基板とは何度も接着・剥離が可能となり、樹脂基板とアレイ基板との位置合わせが容易となる。 [0080] The conductive adhesive 16 may be a material having a thermoplastic, this case also enables adhesion and peeling many times the resin substrate and the array substrate are located between the resin substrate and the array substrate together it becomes easy. なぜなら、接着剤を半硬化状態とした後、再度樹脂基板とアレイ基板との位置合わせの補正を行い、その後に接着剤を例えば12 This is because, after the adhesive semi-cured state, aligns the correction again the resin substrate and the array substrate, an adhesive for example, then 12
0℃〜150℃の範囲に設定して本硬化を行い、樹脂基板とアレイ基板とを接着固定することが可能となるからである。 Set in a range of 0 ° C. to 150 DEG ° C. make this curing, because the resin substrate and the array substrate can be bonded.

【0081】また、上記実施の形態ではバンプ電極1 [0081] The bump electrodes 1 in the above embodiment
5が用いられたけれども、バンプ電極15に代えて、導電部材14の下端部をビアホ−ルから突出させ、この突出部を電極パッド22に直接接続するように構成してもよい。 Although 5 was used, instead of the bump electrode 15, the lower end portion of the conductive member 14 via hole - to protrude from Le, may be configured to connect directly to the protrusion electrode pads 22.

【0082】上記の例では液晶表示装置について説明したけれども、本発明は、PDP(Plasma Discharge P [0082] Although in the above example has been described a liquid crystal display device, the present invention is, PDP (Plasma Discharge P
anel)やEL(Electro Luminescent)等の発光型マトリクスパネルを備えた表示装置にも適用することができる。 To a display device in which a light-emitting type matrix panel such anel) or EL (Electro Luminescent) can be applied.

【0083】[第2の発明群]第1の発明群ではアレイ基板の周縁部にバス配線を有する樹脂基板を実装したけれども、第2の発明群では、印刷よりバス配線を形成するようにしたことを特徴とするものである。 [0083] Although the [second invention group] first invention group implements a resin substrate having a bus line to the periphery of the array substrate, in the second invention group, and to form the bus line from the print it is characterized in. なお、第2 It should be noted that the second
の発明群の液晶表示装置では、上記の第1の発明群と同様に駆動回路が多結晶シリコン半導体層で構成された内蔵駆動回路一体型の液晶表示装置である。 In the inventive group liquid crystal display device is a liquid crystal display device of the internal driving circuit integral first invention group as well as the drive circuit described above is constituted by the polycrystalline silicon semiconductor layer.

【0084】先ず、図8及び図9を参照して、第2の発明群の原理を説明した後、種々の実施の形態について詳細に説明する。 [0084] First, with reference to FIGS. 8 and 9, after explaining the principle of the second invention group will be described in detail various embodiments.

【0085】図8(A)は第2の発明群に係る液晶表示装置の平面図であり、図8(B)は第2の発明群に係る液晶表示装置の断面図であり、図9は図8(B)の拡大断面図である。 [0085] FIG. 8 (A) is a plan view of a liquid crystal display device according to a second invention group, and FIG. 8 (B) is a sectional view of a liquid crystal display device according to a second invention group, 9 it is an enlarged sectional view of FIG. 8 (B).

【0086】図8及び図9において、101は薄膜トランジスタを形成しているアレイ基板、102は対向基板、103は外部回路との接続のためのフレキシブル配線板、104はバス配線のための多層配線形成部、10 [0086] In FIGS. 8 and 9, 101 array substrate forming a thin film transistor, 102 is the opposing substrate, 103 is a flexible wiring board for connection to an external circuit, 104 is a multilayer wiring formation for bus lines part, 10
5はフレキシブル配線板とバス配線との接続のために使用する異方導電樹脂、106は層間絶縁膜、107はアレイ基板と対向基板間をシールするためのシール材、1 5 anisotropic conductive resin used for the connection between the flexible wiring board and the bus lines, the interlayer insulating film 106, 107 sealant for sealing between the array substrate and the counter substrate, 1
08はバス配線、109はビアホール、110はアレイ基板上に設けた薄膜トランジスタを含む薄膜配線領域、 08 bus lines, 109 via holes, 110 thin film wiring region including a thin film transistor provided on the array substrate,
である。 It is.

【0087】本発明のポイントは、図9に示したようにアレイ基板上に形成した薄膜トランジスタを含む薄膜配線領域上に層間絶縁膜を形成した後、印刷方式で必要な個所のみに導電性ペーストを用いてバス配線を印刷することでアレイ基板上にて多層配線接続を実現し、フレキシブル配線板とプリント基板の大幅な小型化を達成し、 [0087] point of the present invention, after forming an interlayer insulating film on the thin film wiring region including a thin film transistor formed on the array substrate as shown in FIG. 9, the conductive paste only in a location required by the printing system used to realize a multilayer wiring connection, to achieve a large reduction in the size of the flexible wiring board and the printed circuit board at the array substrate by printing the bus wiring,
液晶装置の薄型化を実現したものである。 It is obtained by realizing a reduction in thickness of the liquid crystal device.

【0088】以下、具体的な構成及び製造方法を実施の形態に則して説明する。 [0088] Hereinafter, will be described with reference to specific configurations and manufacturing method embodiments.

【0089】(実施の形態2−1)図10は、実施の形態2−1における液晶表示装置の製造方法の主要な作成工程を示す製造工程断面図である。 [0089] (Embodiment 2-1) FIG. 10 is a production step sectional view showing the main creation step of the manufacturing method of the liquid crystal display device in embodiment 2-1.

【0090】図10において、121は透明絶縁性基板で、本形態ではコーニング社のガラス基板を用いた。 [0090] In FIG. 10, 121 a transparent insulating substrate, in the present embodiment using the Corning glass substrate. 1
22は下地膜で、本形態ではプラズマCVDによりSi 22 is a base film, Si by plasma CVD in this embodiment
O2膜を約400nm形成した。 The O2 film was about 400nm formation. 123はポリシリコン膜であり、本形態ではアモルファスシリコン膜を形成後エキシマレーザにより溶融させてポリシリコン膜を作成した。 123 is a polysilicon film to prepare a poly-silicon film is melted by an excimer laser after forming the amorphous silicon film in this embodiment.
124はゲート絶縁膜で、本発明の実施の形態ではプラズマCVDによりSiO2膜を約90nm形成した。 124 is a gate insulating film, an SiO2 film was about 90nm formed by plasma CVD in the embodiment of the present invention. 125はゲート電極で、本形態ではMo-W合金膜をスパッタリングにより形成した。 125 is a gate electrode, in the present embodiment was formed by sputtering Mo-W alloy film. 126はポリシリコン膜123、ゲート絶縁膜124、及びゲート電極125を含めて構成した画素トランジスタである。 126 polysilicon film 123, a pixel transistor configured to include a gate insulating film 124 and the gate electrode 125,. なお、図10中には駆動回路を構成するp型トランジスタ、n型トランジスタが同様な構成で形成されている。 Incidentally, p-type transistors constituting the drive circuit, the n-type transistor are formed in a similar configuration in FIG.

【0091】127は層間絶縁膜で、本形態ではプラズマCVDによりSiO2膜を約400nm形成した。 [0091] 127 in the interlayer insulating film, an SiO2 film was about 400nm formed by plasma CVD in this embodiment. 128は保護膜で、本発明の実施の形態ではプラズマCVDによりS 128 is a protective film, S by plasma CVD in the embodiment of the present invention
iNx膜を約500nm形成した。 iNx film was about 500nm formation. 129は平坦化膜で、本発明の実施の形態では感光性のアクリル系材料を塗布方式により約3μm形成した。 129 is a planarizing film, in the embodiment of the present invention has a photosensitive acrylic material approximately 3μm is formed by coating method. 130は透明導電膜であり、本形態ではインジウムとスズの合金膜を約75nm形成した。 130 is a transparent conductive film, an alloy film of indium and tin was approximately 75nm formed in this embodiment. 1
08はバス配線であり、本発明の実施の形態では京都エレックス(株)製の銀ペースト(DD-1662B-69)を用いて、 08 is a bus line, in the embodiment of the present invention using the Kyoto Elex Co. silver paste (DD-1662B-69),
スクリーン印刷で形成した。 It was formed by screen printing. 132はバス配線108を保護するための印刷保護膜で、同様にアクリル系樹脂を用いてスクリーン印刷により形成した。 132 denotes a print protective layer for protecting the bus line 108 were formed by screen printing using an acrylic resin as well. 133はソース・ドレイン電極で、本形態ではTi/Al二層構成膜をスパッタリングにより作製した。 133 in the source and drain electrodes, in this embodiment was fabricated by sputtering Ti / Al bilayer structure film.

【0092】以下、本発明の製造方法を示す実施形態について説明する。 [0092] Hereinafter, an embodiment will be described illustrating a manufacturing method of the present invention.

【0093】図10(A)に示すように、画素部を含むアレイ基板を従来構成と同様にして作製するが、保護膜のパターン形成時に駆動回路部を含む薄膜配線領域で外部回路と接続する配線電極部分(電極パッドに相当する)も同時にエッチングしてビアホール109を形成しておく。 [0093] As shown in FIG. 10 (A), but prepared in the same manner as the conventional configuration the array substrate including a pixel portion, is connected to an external circuit by thin film wiring region including a driving circuit unit at the time of the pattern formation of the protective film wiring electrode portion (corresponding to the electrode pads) is also previously formed via holes 109 are etched simultaneously.

【0094】この後、図10(B)に示すようにバス配線108をスクリーン印刷し、180℃、30分の硬化により形成する。 [0094] After this, the bus line 108 as shown in FIG. 10 (B) is screen printed, 180 ° C., formed by curing of 30 minutes. さらにその後、図10(C)に示すようにバス配線108の保護のために、スクリーン印刷で印刷保護膜132を形成する。 Thereafter, in order to protect the bus line 108 as shown in FIG. 10 (C), to form a printed protective film 132 by screen printing.

【0095】以上の製造方法によりアレイ基板上にバス配線のための多層配線形成部104が形成される。 [0095] The above manufacturing method of forming multilayered wirings 104 for the bus line on the array substrate by is formed.

【0096】本形態で作成したバス配線はシート抵抗が約0.02mΩ/□で、印刷幅としては100μmとしたため、信号及び電源配線としては十分低い抵抗が実現できた。 [0096] bus lines produced in this embodiment the sheet resistance of about 0.02mΩ / □ a, since the printing width is 100 [mu] m, is sufficiently low resistance as a signal and power can be realized. 本形態では、従来アレイ基板で使用されていた保護膜128をそのまま多層配線形成部104の層間絶縁膜として用いたため、新たに層間絶縁膜を形成する必要がなく、製造方法としては非常に簡単なことが特徴である。 In this embodiment, since a protective film 128 which has been used in conventional array substrate as an interlayer insulating film of a multilayer wiring forming unit 104 as it is, there is no need to form the interlayer insulating film, very simple production method is it is a feature.

【0097】(実施の形態2−2)図11は、実施の形態2−2の製造方法について説明するための製造工程の要部断面図である。 [0097] (Embodiment 2-2) FIG. 11 is a fragmentary cross-sectional view of a manufacturing process for explaining the manufacturing method of the embodiment 2-2. 本形態でも、コーニング社のガラス基板121を用いて、下地膜としてプラズマCVDによりS Also in this embodiment, by using a glass substrate 121 of Corning, S by plasma CVD as a base film
iO2膜を約400nm形成した。 The iO2 film was about 400nm formation. 123はポリシリコン膜、124はゲート絶縁膜、125はゲート電極膜で、 123 polysilicon film, 124 denotes a gate insulating film, 125 a gate electrode film,
これらを含めて画素トランジスタ126が構成されている。 Pixel transistor 126 including these is constructed. 駆動回路部にはp型、n型のトランジスタと各種配線による薄膜配線領域が設けられている。 p-type in the driver circuit portion, the thin film wiring region by n-type transistor and various wires are provided. 127は層間絶縁膜、128は保護膜、130は透明導電膜、108 127 denotes an interlayer insulating film, 128 a protective film, 130 is a transparent conductive film, 108
はバス配線、133はソース・ドレイン電極である。 The bus line, 133 is a source-drain electrode. これらは、実施の形態2−1と同様なプロセス、膜厚で作製したので、詳細は省略する。 These are the same processes as the embodiment 2-1, since manufactured in thickness, the details are omitted. 34は印刷層間絶縁膜で、本形態ではポリイミド系樹脂をスクリーン印刷して300℃、20分の硬化により形成した。 34 is a printed interlayer insulating film, in this embodiment 300 ° C. The polyimide resin by screen printing, was formed by curing of 20 minutes.

【0098】以下、各要部断面図を用いて製造方法について説明する。 [0098] Hereinafter, a manufacturing method will be described with reference to the cross sectional view.

【0099】図11(A)に示すように、保護膜128をパターン形成する時に駆動回路部の所定部分も同時にエッチング加工してビアホール109を形成し、その後保護膜128の画素部上に透明導電膜30を成膜するとともに所定形状にパターン加工する。 [0099] As shown in FIG. 11 (A), a predetermined portion of the drive circuit portion when the protective film 128 patterned also to form a via hole 109 is etched at the same time, the transparent conductive on the pixel portion of the subsequent protective film 128 It is patterned into a predetermined shape with forming a film 30.

【0100】次に図11(B)に示すように、駆動回路部を含む薄膜配線領域上に印刷により印刷層間絶縁膜13 [0100] Next, as shown in FIG. 11 (B), the print interlayer insulating film by printing thin film wiring on a region including a driving circuit portion 13
4を形成した。 4 was formed. このとき、印刷層間絶縁膜134の膜厚は約15μmとした。 At this time, the thickness of the printed interlayer insulating film 134 was about 15 [mu] m. この時の印刷時には、保護膜12 At the time of printing at this time, the protective film 12
8であけたビアホール部と印刷形成するビアホール部が概略一致するようにパターン合せが要求される。 Via hole part formed by printing a via hole portion opened in 8 patterns together is required to match schematically. その後図11(C)に示すように、バス配線をスクリーン印刷で印刷してプロセスが完了する。 Then as shown in Figure 11 (C), the process is completed by printing a bus wiring by screen printing.

【0101】このようにして作製した液晶表示装置は、 [0101] The liquid crystal display device manufactured in this way,
大電流が流れるバス配線と薄膜トランジスタがある駆動回路部とは低誘電率のポリイミドを15μmと厚く形成して分離したので、電磁界的な影響を防止でき高速の駆動においても十分対応できるものが実現できた。 Since the driver circuit portion has bus lines and thin film transistors through which a high current flows separated to form thick as 15μm polyimide of low dielectric constant, realized that it is also sufficiently cope in driving fast it prevents electromagnetic effects did it.

【0102】(実施の形態2−3)図12は、実施の形態2−3の製造方法について説明するための製造工程の要部断面図である。 [0102] (Embodiment 2-3) FIG. 12 is a fragmentary cross-sectional view of a manufacturing process for explaining the manufacturing method of the embodiment 2-3. 本形態でも薄膜トランジスタを含む工程は実施の形態2−1と同様にして作製した。 Process including a thin film transistor in this embodiment was manufactured in the same manner as the embodiment 2-1. 121はコーニング社のガラス基板、122は下地膜、123はポリシリコン膜、124はゲート絶縁膜、125はゲート電極で、ポリシリコン膜123、ゲート絶縁膜124 121 Corning glass substrate, 122 underlying layer, 123 is a polysilicon film, 124 denotes a gate insulating film, 125 a gate electrode, the polysilicon film 123, the gate insulating film 124
及びゲート電極125から画素トランジスタ126が構成されている。 And the pixel transistor 126 and a gate electrode 125. 127は層間絶縁膜、128は保護膜、 127 denotes an interlayer insulating film, 128 is a protective film,
129は平坦化膜、130は透明導電膜、108はバス配線、132は印刷保護膜、133はソース・ドレイン電極である。 129 planarization layer, 130 a transparent conductive film, 108 a bus line, the printed protective layer 132, 133 is a source-drain electrode.

【0103】以下、要部断面図を基に製造プロセスを説明する。 [0103] Hereinafter, a manufacturing process based on fragmentary cross-sectional view. 図12(A)に示すように、保護膜128について、駆動回路部のバス配線108と接続する個所を含めて画素領域をフォトリソとエッチングプロセスによりビアホール109を形成する。 Figure 12 (A), the the protective film 128, the pixel region including the point to be connected to the bus line 108 in the driver circuit portion photolithography and etching process to form a via hole 109. その後、アクリル系の感光性樹脂を塗布して平坦化膜129を約5μmの厚さに作成し、フォトリソとエッチングにより同様にビアホール109を形成する。 Then create a thickness of about 5μm the planarization layer 129 by coating the acrylic photosensitive resin, as well as to form the via hole 109 by photolithography and etching. この時、駆動回路部のバス配線10 At this time, the bus line drive circuit 10
8との接続部が開口するようにパターン形成することは当然である。 It should be understood that connection of the 8 is patterned to open. さらにその後、透明導電膜130としてI Thereafter, I as a transparent conductive film 130
TO(インジウムスズ酸化物)をスパッタリングにより形成し、画素部及び駆動回路部の接続電極部とのコンタクトを作成する。 TO (indium tin oxide) was formed by sputtering, to create a contact between the connection electrode portions of the pixel portion and the driver circuit portion.

【0104】次に、図12(B)に示すようにバス配線をスクリーン印刷で印刷形成する。 Next, the bus line as shown in FIG. 12 (B) is printed on by screen printing. その後図12(C)に示すように、バス配線108を保護するためにアクリル系樹脂をスクリーン印刷して印刷保護膜132を形成して液晶表示装置が完成する。 Thereafter, as shown in Figure 12 (C), the liquid crystal display device is completed by forming a printed protective film 132 by screen printing an acrylic resin in order to protect the bus line 108.

【0105】本形態ではバス配線108の層間絶縁膜として高開口率化のために作成する平坦化膜を用い、かつ駆動回路部の接続電極とのコンタクトを透明導電膜で行っているため、バス配線では駆動回路部の接続電極と直接コンタクトさせる必要がなく、ビアホールはフォトリソで加工して十分小さくでき、より小型化と接続電極部との信頼性の高いコンタクトを得られることが特徴である。 [0105] In the present embodiment has performed high created for aperture ratio using a planarizing film, and the contact between the connection electrode of the drive circuit section of a transparent conductive film as an interlayer insulating film of the bus line 108, bus need not be direct contact with the connection electrode of the driving circuit portion in the wiring, a via hole is processed by photolithography sufficiently small, it is characterized to obtain high contact reliability of a more compact and the connection electrode section.

【0106】なお、本形態ではトップゲート型構造の液晶表示装置を例にして説明したが、本発明の実施形態はトップゲート型構造に限定されるものではなく、ボトムゲート構造でも同様に実現されることは説明するまでもない。 [0106] Note that in the present embodiment has been described as an example of the liquid crystal display device of a top gate type structure, an embodiment of the present invention is not limited to the top gate structure, it is realized similarly in a bottom gate structure Rukoto is not even be described.

【0107】また、バス配線として銀ペーストを用いたが、約400℃以下で硬化可能な材料でシート抵抗が約0.05mΩ/□程度以下であれば、銅、金、あるいはこれらの合金等色々な導電材料が使用可能である。 [0107] Furthermore, although using a silver paste, if the sheet resistance is about 0.05mΩ / □ or less extent with a hardenable material at about 400 ° C. or less, copper, gold or an alloy, such as various as bus lines a conductive material can be used.

【0108】また、さらにスクリーン印刷を例に説明したが、印刷手法としてスクリーン印刷に限定されるものでなく、描画方式、凹版印刷方式やインクジェット印刷方式等も使用可能である。 [0108] Although further describe screen printing as an example, not limited to the screen printing as a printing technique, drawing method, intaglio printing method or an inkjet printing method or the like can be used.

【0109】また更に、印刷層間絶縁膜としてもポリイミド系材料だけでなく、上記実施形態でも説明したようにアクリル系感光性樹脂等400℃以下の温度で硬化でき、かつ印刷あるいは塗布形成できる材料であれば特に制約はない。 [0109] Furthermore, not only the polyimide-based material as printing an interlayer insulating film, can be cured at a temperature below acrylic photosensitive resin 400 ° C. As described in the above embodiment, and a material that can be printed or applied form there is no particular restriction, if any.

【0110】本発明の実施の形態では、バス配線の保護のために印刷保護膜を形成してより信頼性の高い液晶装置を作成する方式について説明したが、これは本発明の特許としての必須要件ではないことを付け加えておく。 [0110] In the embodiment of the present invention has been described manner to create a high liquid crystal device more reliable to form the print protective layer in order to protect the bus line, which is essential as a patent of invention keep added that it is not a requirement.

【0111】また、上記の例では液晶表示装置について説明したけれども、本発明は、PDP(Plasma Dischar [0111] Further, although in the above example has been described a liquid crystal display device, the present invention is, PDP (Plasma Dischar
ge Panel)やEL(Electro Luminescent)等の発光型マトリクスパネルを備えた表示装置にも適用することができる。 To a display device having a ge Panel) or EL (Electro Luminescent) emitting matrix panel such as it can be applied.

【0112】[第3の発明群]第3の発明群は、アクティブマトリックス基板内にバス配線を埋め込むことを特徴とするものである。 [0112] Third invention group A third invention group is characterized in that embedding the bus lines in the active matrix substrate. 以下に、第3の発明群の具体的な構成を実施の形態3−1〜実施の形態3−6を例示して説明する。 Will be described below with a specific configuration of the third invention group illustrate embodiments 3-6 in the form 3-1 embodiment of the present invention.

【0113】(実施の形態3−1)図13は実施の形態3−1に係る液晶表示装置の構成を示す平面図であり、 [0113] (Embodiment 3-1) FIG. 13 is a plan view showing a configuration of a liquid crystal display device according to embodiment 3-1,
図14は液晶表示装置の回路図である。 Figure 14 is a circuit diagram of a liquid crystal display device. 実施の形態3− Embodiment 3
1として、表示画素数が1024×768(いわゆるX As 1, the number of display pixels is 1024 × 768 (the so-called X
GAモード)、画素サイズが57μm角で、赤、緑、および黄のアナログ画像信号が入力されてカラー画像を表示する12.1インチ型の液晶表示装置について説明する。 GA mode), the pixel size is 57μm square, is described red, green, and analog image signals of yellow is input 12.1-inch for displaying a color image on a liquid crystal display device. なお、本実施の形態3−1の液晶表示装置では、上記の第1の発明群及び第2の発明群と同様に駆動回路が多結晶シリコン半導体層で構成された内蔵駆動回路一体型の液晶表示装置である。 In the liquid crystal display device according to 3-1 of the present embodiment, the above-described first invention group and the second invention group as well as the drive circuit is a polysilicon semiconductor layer configured internal drive circuit-integrated liquid crystal a display device.

【0114】この液晶表示装置は、図13に示すように、アクティブマトリックス基板212と、対向基板2 [0114] The liquid crystal display device, as shown in FIG. 13, the active matrix substrate 212, a counter substrate 2
13と、基板212,213間に配置された液晶層21 13, the liquid crystal layer 21 disposed between the substrates 212 and 213
1と、基板212,213の両側に配置された偏光板2 1 and a polarizing plate 2 arranged on both sides of the substrate 212, 213
14,215と、偏光板214の外方側に配置されたバックライト216とを有する。 And 14,215, and a backlight 216 disposed on the outward side of the polarizing plate 214. 上記対向基板213はガラス基板である。 The counter substrate 213 is a glass substrate. この対向基板213の内側面には、マイクロカラーフィルタ217、および対向電極218が形成されている。 The inner surface of the counter substrate 213, the micro-color filters 217 and the opposing electrode 218, are formed. 一方、アクティブマトリックス基板2 On the other hand, the active matrix substrate 2
12は、ガラス基板210上に、薄膜トランジスタで構成されるマトリックスアレイを備えた液晶表示部221 12, on a glass substrate 210, a liquid crystal display unit having a matrix array including the thin film transistors 221
と、液晶表示部221を駆動する駆動回路224〜22 When the drive circuit for driving the liquid crystal display unit 221 224-22
6とが形成されて構成されている。 It is composed 6 and is formed. 具体的説明すれば、 If the specific description,
アクティブマトリックス基板212の液晶表示部221 The liquid crystal display unit 221 of the active matrix substrate 212
には、各画素に対応して、画素スイッチングTFT(薄膜トランジスタ)222、および画素電極223が形成されている。 The, corresponding to each pixel, the pixel switching TFT (thin film transistor) 222 and a pixel electrode 223, are formed. また、アクティブマトリックス基板212 Further, the active matrix substrate 212
における液晶表示部221の周辺部には、駆動回路22 The peripheral portion of the liquid crystal display unit 221 in the drive circuit 22
4〜226が設けられている。 4-226 is provided.

【0115】上記駆動回路224は、図14に示すように、シフトレジスタ231、およびバッファ232を備え、走査信号線(ゲートライン)233を介して画素スイッチングTFT222のゲート電極に接続され、クロック信号CLx、反転クロック信号CLx*、およびスタートパルス(垂直同期信号)STvに応じて、各走査信号線33に順次走査信号パルスを出力するようになっている。 [0115] The drive circuit 224, as shown in FIG. 14, shift register 231, and a buffer 232 is connected to the gate electrode of the pixel switching TFT222 via the scanning signal line (gate line) 233, a clock signal CLx inverted clock signal CLx *, and a start pulse in response to the (vertical synchronizing signal) STv, and outputs a progressive scanning signal pulses to the scanning signal lines 33.

【0116】一方、駆動回路25は、4組のシフトレジスタ234〜237、バッファ238、およびアナログスイッチ(トランスファゲート)239を備え、画像信号線(ソースライン)240、および画素スイッチングTFT222を介して、表示画面左右方向の奇数番目の画素電極223に画像信号電圧を印加するようになっている。 [0116] On the other hand, the drive circuit 25, four sets of shift registers 234-237, a buffer 238, and an analog switch (transfer gate) 239, through the image signal lines (source lines) 240 and a pixel switching TFT 222,, It is adapted to apply a picture signal voltage to the odd-numbered pixel electrodes 223 of the display screen horizontal direction. また、駆動回路226は、駆動回路225と同様の構成を有し、画像信号線241を介して、偶数番目の画素電極223に画像信号電圧を印加するようになっている。 The drive circuit 226 has the same configuration as the drive circuit 225, via the image signal line 241 is adapted to apply an image signal voltage to the even-numbered pixel electrode 223. なお、駆動回路226の構成および動作は、駆動回路225と同様であるため、以下、主として駆動回路225についてのみ説明し、駆動回路226についての詳細な説明は省略する。 Note that the configuration and operation of the driving circuit 226 are the same as the drive circuit 225, hereinafter, mainly only describes driving circuit 225, details the driving circuit 226 of the description is omitted.

【0117】駆動回路225のシフトレジスタ234〜 [0117] The shift register 234~ of the drive circuit 225
237は、それぞれ、図15に示すように複数のパスゲート(3ステートバッファ)242、およびインバータ243から構成され、図16に示すように、クロック信号CL1〜CL4、反転クロック信号CL1*〜CL4 237, respectively, a plurality of pass gates (3-state buffer) as shown in FIG. 15 242, and an inverter 243, as shown in FIG. 16, the clock signal CL1 - CL4, the inverted clock signal CL1 * ~CL4
*、およびスタートパルス(水平同期信号)SThに応じて、パルス幅が200nsで50nsずつ位相のずれた(150nsずつオーバラップした)パルス信号を順次シフトして出力するようになっている。 *, And the start pulse in accordance with (a horizontal synchronizing signal) STh, pulse width and outputs sequentially shifts a phase-shifted (and overlap by 150ns) pulse signal every 50ns at 200 ns.

【0118】また、駆動回路225のアナログスイッチ239は、シフトレジスタ234〜237から出力されるパルス信号に応じて、アナログ画像信号線D0〜D2 [0118] The analog switch 239 of the driver circuit 225, in response to the pulse signal output from the shift register 234-237, an analog image signal lines D0~D2
から入力される画像信号電圧を画像信号線240に出力するようになっている。 And it outputs an image signal voltage to the image signal line 240 that is input from. ここで、シフトレジスタ234 Here, the shift register 234
…からは、前述のように150nsずつオーバラップしたパルス信号が出力され、アナログスイッチ239からは、上記オーバラップ期間に4本ずつの画像信号線24 ... From the output pulse signal overlap each 150ns As described above, the analog switch 239, the image signal lines of four on the overlap period 24
0に同一の画像信号が出力されることにより、各画素電極223と対向電極218との間には、各パルス信号の最初の150nsの期間にプリチャージが行われた後、 By the same image signal is outputted to zero, between each pixel electrode 223 and the counter electrode 218, after the precharge is performed in the first period of 150ns for each pulse signal,
最後の50nsの期間に出力される画像信号に応じた電荷が蓄積される。 Charge corresponding to the image signal output during the last 50ns is accumulated. すなわち、シフトレジスタ234〜2 In other words, the shift register 234-2
37が4組に分割されることにより、ドットクロックが50nsの場合と同等の速度(一定のフレーム周期) By 37 is divided into four sets, the speed equivalent to the dot clock is 50 ns (constant frame period)
で、図17に示すように、実質的に200nsの書き込み時間が得られ、画素数が多くても確実に画像信号の書き込みが行われるようになっている。 In, as shown in FIG. 17, substantially obtained 200ns writing time, so that the writing of reliable image signal is performed even if there are many pixels.

【0119】また、上記駆動回路225に電源電圧を供給するバス配線としての+V電源ライン251及び−V [0119] Further, as a bus line for supplying a power supply voltage to the drive circuit 225 + V power supply line 251 and -V
電源ライン252は、ガラス基板210に埋め込まれた構造となっている。 Power line 252 has a buried structure to the glass substrate 210. なお、駆動回路226に関するバス配線としての+V電源ライン253及び−V電源ライン254も、電源ライン251,ライン252と同様にガラス基板210に埋め込まれた構造となっている。 Incidentally, + V power supply line 253 and -V supply line 254 as bus lines to a drive circuit 226, the power supply line 251, and has a buried structure to the glass substrate 210 in the same manner as line 252. 以下の説明においては、「電源ライン」とは、駆動回路部に含まれる各回路素子に電源をそれぞれ供給する個別配線網ではなく、個別配線網に共通に接続されるバス配線を意味する用語として用いる。 In the following description, the term "power line", rather than the individual wiring network that supplied power to each circuit element included in the driver circuit portion, a term for a bus line connected in common to the individual wiring network used.

【0120】なお、駆動回路224に関する電源ラインについては、電圧低下が駆動回路225,226程問題とならないため、本実施の形態では埋め込み配線構造としていないが、勿論、駆動回路224に関する電源ラインについても埋め込み配線構造とするのが望ましい。 [0120] Incidentally, the power supply line to a driving circuit 224, the voltage drop not a problem as the driving circuit 225 and 226, although not a buried interconnect structure in this embodiment, of course, for the power supply line to a driving circuit 224 desirable that the buried wiring structure.

【0121】このように電源ラインを埋め込み配線構造とすることが、本発明の主たる特徴である。 [0121] as the wiring structure buried in this way the power line is the main feature of the present invention. 以下、図1 Below, as shown in FIG. 1
8〜図21を参照して、この埋め込み配線構造について説明する。 Referring to the 8 to 21, it will be described the buried wiring structure.

【0122】なお、図18はアクティブマトリックス基板212の簡略化した平面図であり、図19は図18のX1−X1矢視断面図であり、図20は図18のX2− [0122] Note that FIG. 18 is a simplified plan view of an active matrix substrate 212, FIG. 19 is a X1-X1 arrow sectional view of FIG. 18, FIG. 20 of FIG. 18 X2-
X2矢視断面図であり、図21は図18のX3−X3矢視断面図である。 X2 is an arrow cross-sectional view and FIG. 21 is a X3-X3 cross-sectional view taken along Figure 18.

【0123】ガラス基板210の両側周辺部には、凹溝260,261;262,263が形成されている。 [0123] each side periphery of the glass substrate 210, grooves 260, 261; 262, 263 are formed. この凹溝260,261は駆動回路225に近接して一直線状に延びており、凹溝262,263は駆動回路22 The groove 260, 261 extends linearly in proximity to the drive circuit 225, grooves 262 and 263 driving circuits 22
6に近接して一直線状に延びている。 And it extends linearly in proximity to 6. そして、凹溝26 Then, the recessed groove 26
0には+V電源ライン251として機能する金属配線が埋め込まれ、凹溝261には−V電源ライン252として機能する金属配線が埋め込まれ、凹溝262には+V 0 functional metal interconnection as the + V power supply line 251 is embedded in the metal wirings serving as -V power supply line 252 is buried in the groove 261, the groove 262 + V
電源ライン253として機能する金属配線が埋め込まれ、凹溝263には−V電源ライン254として機能する金属配線が埋め込まれている。 Metal wirings serving as a power supply line 253 is embedded, the metal wires are embedded, which serves as -V power supply line 254 into the groove 263. そして、+V電源ライン251は接続電極266…を介して駆動回路225 Then, + V power supply line 251 is the drive circuit 225 via the connection electrode 266 ...
(正確には駆動回路225の電源供給用電極パッド)と接続されており、−V電源ライン252は接続電極26 And (precisely the power supply electrode pads of the driver circuit 225) is connected to, -V power supply line 252 is connected to electrode 26
5…を介して駆動回路225(正確には駆動回路225 5 ... through the driving circuit 225 (more precisely, the drive circuit 225
の電源供給用電極パッド)と接続されており、これにより駆動回路225に電源が供給されるように構成されている。 Of which is connected to the power supply electrode pads), the power supply to the drive circuit 225 which is configured to be supplied. また、同様に、+V電源ライン253は接続電極267…を介して駆動回路226(正確には駆動回路2 Similarly, + V power supply line 253 to the drive circuit 226 via the connection electrode 267 ... (accurate driving circuit 2
25の電源供給用電極パッド)と接続されており、−V It is connected to the power supply electrode pads) of 25, -V
電源ライン254は接続電極268…を介して駆動回路226(正確には駆動回路225の電源供給用電極パッド)と接続されており、これにより駆動回路226に電源が供給されるように構成されている。 Power line 254 is connected to the drive circuit 226 via the connection electrode 268 ... (power supply electrode pads of precisely driving circuit 225), thereby being configured to supply to the drive circuit 226 is supplied there. なお、金属配線の表面には絶縁層277(図20及び図21参照)が形成されており、これにより接続電極266が電源ライン252と接触することが防止されている。 On the surface of the metal wiring is prevented insulating layer 277 (see FIGS. 20 and 21) are formed, thereby connecting the electrode 266 is in contact with the power supply line 252. このような絶縁層277は、図示しないが、電源ライン253,25 The insulating layer 277 is not shown, the power supply line 253,25
4に関しても設けられており、接続電極67が電源ライン254と接触することが防止されている。 Provided with regard 4, is prevented from connection electrode 67 is in contact with the power supply line 254.

【0124】なお、図22に示すように電源ライン25 [0124] The power supply line 25 as shown in FIG. 22
1,252の同一位置から接続電極266,265を介して、電源ライン251,252を電源供給用電極パッド225a,225bと接続するように構成してもよい。 Via the connection electrode 266,265 from the same position of 1,252, a power supply line 251 and 252 the power supply electrode pads 225a, it may be configured so as to be connected to the 225b.

【0125】このように電源ラインを埋め込み配線構造とすることにより、以下の効果を奏する。 [0125] With the wiring structure buried in this way the power line, the following effects.

【0126】凹溝の深さを大きくして金属配線層の膜厚を大きくすることにより、電源ラインの配線抵抗を0.1オーム程度にすることが容易にできるので、シフトレジスタ234…等に160mA程度の貫通電流が流れても、電源電圧の電圧降下を小さく抑え、駆動回路2 [0126] By and large the depth of the groove increases the thickness of the metal wiring layer, since the wiring resistance of the power supply line can be easily set to about 0.1 ohms, the shift register 234 ... etc. even through current flows of about 160 mA, suppressed the voltage drop of the power supply voltage, the drive circuit 2
25を確実に動作させることができる。 It can be operated reliably 25. なお、参考までに述べると、例えば基板表面に薄膜状の電源ラインを形成して抵抗値を小さくする場合には、基板周辺部の面積を大きくする必要があり、そのため、狭額縁化の液晶表示パネルを得ることができない。 Incidentally, the described reference, for example in the case of reducing the resistance by forming a thin-film supply line on the substrate surface, it is necessary to increase the area of ​​the substrate peripheral portion, therefore, the liquid crystal display of the narrow frame panel can not be obtained. この点に関して、本実施の形態では、周辺部分の面積を増加させることなく電源ラインの抵抗値を下げることができるので、狭額縁化の液晶表示パネルを実現することが可能となる。 In this regard, in the present embodiment, it is possible to lower the resistance value of the power supply lines without increasing the area of ​​the peripheral portion, it is possible to realize a liquid crystal display panel of the narrow frame.

【0127】また、金属配線層の膜厚を大きくしても、金属配線層が基板内に埋め込まれた構造であるため、電源ラインが基板表面から突出していない。 [0127] Also, increasing the thickness of the metal wiring layer, since the metal wiring layer has a structure that is embedded in the substrate, the power supply line does not protrude from the substrate surface. 従って、金属配線層と駆動回路を接続する接続配線や、これらを被覆して形成される絶縁層に、段差が生じることがなく、アクティブマトリックス基板表面の平坦化がなされている。 Therefore, the connection wiring and for connecting the drive circuit and the metal wiring layer, an insulating layer formed by coating them, without step is generated, and flattening of the active matrix substrate surface is made. 従って、セルギャップの均一性が維持され、 Therefore, the uniformity of the cell gap is maintained,
表示特性の劣化を招くこともない。 Never deteriorating the display characteristic. なお、参考までに述べると、単に電源ラインの抵抗値を下げるためであれば、基板上で膜厚の大きい金属配線層を形成すればよい。 Incidentally, the described reference, just as long to reduce the resistance value of the power supply line may be formed larger metal wiring layer having a thickness on the substrate. しかし、このような場合には、電源ラインを構成する金属配線層が基板表面から大きく突出した形状となるため、金属配線層と駆動回路を接続する接続配線や、これらを被覆して形成される絶縁層に、段差が生じる。 However, in such a case, since the metal wiring layer constituting a power supply line is a shape that protrudes significantly from the surface of the substrate, and connection wirings connecting the driving circuit and the metal wiring layer is formed by coating these the insulating layer, a step is formed. そして、このことに起因して、基板と基板を貼り合わせてセルギャップを一定値にすべく基板両側から押圧する際に、基板に撓みが生じてセルギャップが基板面内で均一に維持されなくなる。 Then, due to this fact, when pressed from the substrate on both sides so as to the cell gap by bonding the substrate and the substrate at a constant value, the deflection to the substrate cell gap occurs can no longer be maintained uniform in the substrate surface . この点に関して、本実施の形態では、上記したように金属配線層が埋め込み構造となっているため、基板表面の平坦化が達成され、セルギャップの均一性が維持されることになる。 In this regard, in the present embodiment, since the metal wiring layer and has a buried structure as described above, planarization of the substrate surface is achieved, so that the uniformity of the cell gap is maintained.

【0128】なお、金属配線層の膜厚は、電源電圧や液晶表示パネルの大きさを考慮して設定すればよい。 [0128] The thickness of the metal wiring layer may be set in consideration of the magnitude of the power supply voltage or a liquid crystal display panel.

【0129】次いで、上記埋め込み電極構造の製造方法について説明する。 [0129] Next, a method for manufacturing the embedded electrode structure.

【0130】(1)先ず、図23(1)に示すように、 [0130] (1) First, as shown in FIG. 23 (1),
駆動回路224〜226や液晶表示部221が形成されたガラス基板210上に全面を覆ってレジスト270を塗布する。 A drive circuit 224 to 226 and the liquid crystal display unit 221 resist 270 covers the entire surface on the glass substrate 210 formed are applied.

【0131】(2)次いで、図23(2)に示すように、ガラス基板210上の窪みを作成する部分のレジスト270を除去する。 [0131] (2) Next, as shown in FIG. 23 (2), to remove the resist 270 portion to create a depression on the glass substrate 210.

【0132】(3)次いで、図23(3)に示すように、弗酸2%、グリセリン8%を含む水溶液を用いて約2分間エッチングを行い、深さ約1500nmの窪みを作る。 [0132] (3) Next, as shown in FIG. 23 (3), carried out for approximately 2 minutes etch with an aqueous solution containing hydrofluoric acid 2% to 8% glycerin, making a recess of a depth of about 1500 nm. 続いてスパッタによりAlからなる金属膜75を1500nmの厚さで形成する。 The metal film 75 made of Al by sputtering followed formed to a thickness of 1500 nm.

【0133】(4)次いで、図23(4)に示すように、レジスト270を剥離する。 [0133] (4) Next, as shown in FIG. 23 (4), peeling off the resist 270. これにより、電源ライン251〜254に相当する金属配線276が、凹溝2 Thus, the metal wiring 276 corresponding to the power supply line 251 to 254, groove 2
60〜263に埋め込まれた状態が得られる。 60-263 is the state that embedded in the resulting.

【0134】(5)次いで、フォトリソグラフィー法により、図20及び図21に示すように絶縁膜277及びコンタクトホール278を形成し、埋め込まれた金属配線と駆動回路とを接続する接続電極265〜268を形成する。 [0134] (5) Next, by photolithography, the connection electrode and the insulating film 277 and the contact hole 278 as shown in FIGS. 20 and 21, to connect the buried metal wiring and a drive circuit 265 to 268 to form. これにより、図23(5)に示すように、電源ライン251〜254が埋め込まれたアクティブマトリックス基板212が作製される。 Thus, as shown in FIG. 23 (5), the active matrix substrate 212 of the power supply lines 251 to 254 is embedded it is manufactured.

【0135】また、埋め込まれる金属材料は、AlのほかにNi、Cr、Mo、Taなどを使用するようにしてもよい。 [0135] The metal material to be embedded, Ni in addition to Al, Cr, Mo, may be used and Ta.

【0136】(実施の形態3−2)実施の形態3−2による製造プロセスを示す。 [0136] A manufacturing process according to Embodiment 3-2 (embodiment 3-2). 基本的な回路構成及びTFT The basic circuit configuration and TFT
をガラス基板上に作成するプロセスは実施形態3−1と同一である。 The process of creating on the glass substrate are the same as embodiment 3-1. 但し、実施の形態3−1では、エッチング液を用いた化学的エッチング法により凹溝を形成するようにしたけれども、本実施の形態3−2ではサンドブラスト法により凹溝を形成するようにした点が相違する。 However, in the embodiment 3-1, but were so as to form a groove by chemical etching using an etchant, it points so as to form a groove by sandblasting Embodiment 3-2 of the present embodiment There are different.
以下、図24を参照して、具体的に説明する。 Referring to FIG. 24 will be specifically described.

【0137】(1)先ず、図24(1)に示すように、 [0137] (1) First, as shown in FIG. 24 (1),
駆動回路224〜226や液晶表示部21が形成されたガラス基板210上に全面を覆ってレジスト270を塗布する。 Covering the entire surface on the drive circuits 224 to 226 and a glass substrate 210 in which the liquid crystal display unit 21 is formed is coated with a resist 270.

【0138】(2)次いで、図24(2)に示すように、ガラス基板210上の窪みを作成する部分のレジスト270を除去する。 [0138] (2) Next, as shown in FIG. 24 (2), to remove the resist 270 portion to create a depression on the glass substrate 210.

【0139】(3)次いで、図24(3)に示すように、レジスト270をマスクとして硬質粒子を斜め方向から吹きつけるサンドブラスト法を用いて約2分間エッチングを行う。 [0139] (3) Next, as shown in FIG. 24 (3), for about 2 minutes etching using sandblasting blowing hard particles from an oblique direction using the resist 270 as a mask. これにより、ガラス基板210においてレジストパターンのレジスト部分に覆われていない部分は、吹き付けられた細かい硬質粒子で埋削され、深さ約1500nmの窪み(凹溝260〜263に相当する) Thus, a resist portion uncovered portion of the resist pattern in the glass substrate 210 is cut filled with fine hard particles blown, (corresponding to grooves 260 to 263) of a depth of about 1500nm recess
が形成される。 There is formed.

【0140】(4)次いで、図24(4)に示すように、スパッタ法により、Alからなる金属層275を1 [0140] (4) Next, as shown in FIG. 24 (4), by sputtering, a metal layer 275 made of Al 1
500nmの厚さで形成する。 It is formed to a thickness of 500nm.

【0141】(5)次いで、図24(5)に示すように、レジスト270を剥離する。 [0141] (5) Next, as shown in FIG. 24 (5), the resist is removed 270. これにより、電源ライン251〜254に相当する金属配線276が、凹溝2 Thus, the metal wiring 276 corresponding to the power supply line 251 to 254, groove 2
60〜263に埋め込まれた状態が得られる。 60-263 is the state that embedded in the resulting.

【0142】(6)次いで、フォトリソグラフィー法により、図20及び図21に示すように絶縁膜277及びコンタクトホール278を形成し、埋め込まれた金属配線と駆動回路とを接続する接続電極265〜268を形成する。 [0142] (6) Next, by photolithography, the connection electrode and the insulating film 277 and the contact hole 278 as shown in FIGS. 20 and 21, to connect the buried metal wiring and a drive circuit 265 to 268 to form. これにより、図24(6)に示すように、電源ライン251〜254が埋め込まれたアクティブマトリックス基板212が作製される。 Thus, as shown in FIG. 24 (6), the active matrix substrate 212 of the power supply lines 251 to 254 is embedded it is manufactured.

【0143】このように本実施の形態2では、凹溝をサンドブラスト法により形成するようにしたので、エッチング溶液を用いて凹溝を形成する実施の形態3−1に比べて、エッチングレートが1桁以上高く、処理速度が速いというメリットがある。 [0143] In this second way the present embodiment, since the groove was set to be formed by sandblasting, as compared with the embodiment 3-1 to form a groove by using an etching solution, the etching rate is 1 digit or more high, there is an advantage that the processing speed is fast. なお、加工精度面からは、実施の形態3−1の方が、実施の形態3−2より良好である。 Incidentally, the machining precision surface, towards the embodiment 3-1 is better than embodiment 3-2. 従って、実施の形態3−1による化学的エッチング法によれば、凹溝の深さ方向による制御性が高く、任意の深さにコントロールすることが可能となる。 Therefore, according to the chemical etching method according to the embodiment 3-1, high controllability by the depth direction of the groove, it is possible to control any depth. よって、 Thus,
製造プロセスに要する時間の短縮化を重視する場合は、 When importance is attached to shorten the time required for the manufacturing process,
実施の形態3−2のような物理的エッチング法を用い、 By physical etching methods such as embodiment 3-2,
凹溝の深さの精度を重視する場合は実施の形態3−1のように化学的エッチング法を使用すればよい。 If that emphasizes the depth accuracy of the grooves may be used to chemically etching like in Embodiment 3-1.

【0144】(実施の形態3−3)図25は実施の形態3に係るアクティブマトリックス基板の簡略化した断面図である。 [0144] (Embodiment 3-3) FIG. 25 is a simplified cross-sectional view of an active matrix substrate according to the third embodiment. 前述の実施の形態3−1及び3−2は、ガラス基板をエッチングあるいはサンドブラスト法により直接加工したものである。 Embodiment 3-1 and 3-2 embodiment described above is obtained by directly processing a glass substrate by etching or sandblasting. これに対し、本実施の形態3− In contrast, the present embodiment 3
3ではガラス基板210を加工せず、樹脂280を基板上に塗布しこの樹脂280内に金属配線276を埋め込むようにしたものである。 3 without processing the glass substrate 210, is obtained by the burying the metal wiring 276 to the resin 280 is applied to a substrate in the resin 280. なお、電源ライン252に相当する金属配線276と駆動回路225との間には、絶縁層(図25では図示していない)が設けられており、 Between the metal wire 276 and the drive circuit 225 corresponding to the power supply line 252, an insulating layer (not shown in FIG. 25) is provided,
この絶縁層に形成されているコンタクトホールを挿通する接続電極265(図25では図示していない)を介して電源ライン252と駆動回路225が接続されている。 The connection electrode 265 for inserting the contact hole formed in the insulating layer (in FIG. 25 is not shown) and the power supply line 252 via the driving circuit 225 is connected. また、電源ライン252,251に相当する金属配線276,276の表面には、絶縁層(図25では図示していない)が形成されており、この絶縁層に形成されているコンタクトホールを挿通する接続電極266(図25では図示していない)を介して電源ライン251と駆動回路225が接続されている。 The surface of the metal wiring 276,276 corresponding to the power supply line 252 and 251, an insulating layer (not shown in FIG. 25) are formed, through which the contact holes are formed in the insulating layer connection electrodes 266 (not shown in FIG. 25) the power lines 251 and the driving circuit 225 via the are connected. このような電源ライン252,251に関する構造は、電源ライン252, Structure for such power supply lines 252 and 251, the power supply line 252,
251に関しても設けられている。 It is also provided with respect to 251. 従って、接続電極2 Therefore, the connection electrode 2
66が電源ライン252に接触することはなく、また、 Never 66 comes into contact with the power line 252, also,
接続電極267が電源ライン254に接触することはない。 Never connecting electrode 267 contacts the power supply line 254.

【0145】このような構成の埋め込み配線構造であっても、実施の形態3−1及び3−2と同様に電源ライン251〜254の抵抗値を小さくすることができると共に、樹脂層280が平坦化層の役割を果たすため、セルギャップを均一に保持することが可能となる。 [0145] Even buried wiring structure having such a configuration, it is possible to reduce the resistance value of the power supply lines 251 to 254 as in Embodiment 3-1 and 3-2 embodiment, the resin layer 280 is flat to serve layer, it is possible to maintain a uniform cell gap. なお、後述する実施の形態3−4〜3−6も、基本的には本実施の形態3−3と同様に、ガラス基板上に樹脂層が形成され、この樹脂層内に電源ラインを構成する金属配線が埋め込まれた構造となっている。 Incidentally, Embodiment 3-4~3-6 embodiment to be described later, is basically similar to Embodiment 3-3 of the present embodiment, the resin layer is formed on a glass substrate, constituting a power supply line to the resin layer metal wiring has become embedded structure. 従って、後述する実施の形態3−4〜3−6においても、実施の形態3−3と同様に電源ラインの抵抗値を小さくできると共に、セルギャップを均一に保持することが可能となる。 Accordingly, even in the embodiment 3-4~3-6 described later, it is possible to reduce the resistance of likewise power line and form 3-3 embodiment, it is possible to maintain a uniform cell gap.

【0146】以下に、埋め込み配線構造の製造方法を図13を参照して具体的に説明する。 [0146] Hereinafter, the embedding method to manufacture a wiring structure will be specifically described with reference to FIG. 13.

【0147】(1)先ず、図26(1)に示すように、 [0147] (1) First, as shown in FIG. 26 (1),
ガラス基板210上に画素電極を含むアクティブマトリックスパターン(液晶表示部221に相当する)及び液晶パネルを駆動するための周辺パターン(駆動回路22 Active matrix pattern including a pixel electrode on a glass substrate 210 (corresponding to the liquid crystal display unit 221) and the peripheral pattern for driving the liquid crystal panel (drive circuit 22
4〜226)を形成した後、感光性のアクリル樹脂28 4-226) after forming, photosensitive acrylic resin 28
0を、たとえばスピン塗布法により1500nmの膜厚になるようにガラス基板210全面に塗布する。 0 is applied to the glass substrate 210 entirely so for example, a film thickness of 1500nm by a spin coating method.

【0148】(2)次いで、図26(2)に示すように、露光およびアルカリ現像を行って、駆動部分の周辺に電源部分を含めた、共通配線部分の溝を残すようにパターニングした。 [0148] (2) Next, as shown in FIG. 26 (2), is subjected to exposure and alkali development, including the power portion around the driving portion, and patterned to leave the grooves of the common wiring portion. この場合、基板を全面露光(g、h、 In this case, the entire surface of the substrate exposure (g, h,
i線光源で300mJ)を行うことにより、感光性のアクリル樹脂を脱色して透明化した。 By performing 300 mJ) with i-line light source, it made transparent by bleaching a photosensitive acrylic resin. なお、上記g、h、 It is to be noted that the g, h,
i線とは、露光用水銀灯ランプの発光輝線スペクトルで所定の波長のものをいい、効率を考慮すると、エネルギーの一番強いi線を使用するのがよい。 The i-line, refers to one of a predetermined wavelength in the emission line spectrum of the exposing mercury lamp, considering the efficiency, it is preferable to use the strongest i-line energy.

【0149】(3)次いで、図26(3)に示すように、前記樹脂280に埋め込むAlからなる金属層75 [0149] (3) Next, as shown in FIG. 26 (3), a metal layer 75 made of Al is embedded in the resin 280
をスパッタ法により1500nmの厚さで形成する。 The formed to a thickness of 1500nm by sputtering.

【0150】(4)次いで、図26(4)に示すように、蒸着した金属層275を電源を含む共通電極の配線パターン及び前記駆動回路に接続するためのパターンとして残るようにエッチングを除去する。 [0150] (4) Next, as shown in FIG. 26 (4), removing the etching so as to leave a pattern for connecting the metal layer 275 deposited on the wiring pattern and the drive circuit of the common electrode including a power supply . そして、接続電極265,266;268,267及び接続電極26 The connection electrodes 265, 266; 268,267 and the connection electrodes 26
5,266;268,267に関連した絶縁層を形成する。 5,266; 268,267 associated with an insulating layer. これにより樹脂280内に電源ライン251〜25 Power lines 251-25 to the resin 280
4が埋め込まれたアクティブマトリックス基板212が作製される。 4 is an active matrix substrate 212 embedded is manufactured.

【0151】上記製造プロセスによれば、ガラス基板2 [0151] According to the above manufacturing process, the glass substrate 2
10をエッチングする必要がないので、実施の形態3− Since 10 is not necessary to etch, Embodiment 3
1に比較して加工精度が向上すると共に、埋め込み電極として形成する金属配線の厚さの制御性が向上する。 With machining accuracy is improved as compared to 1, control of the thickness of the metal wiring formed as a buried electrode can be improved.

【0152】(実施の形態3−4)図27は実施の形態3−4に係るアクティブマトリックス基板の製造工程図である。 [0152] (Embodiment 3-4) FIG. 27 is a manufacturing process view of the active matrix substrate according to Embodiment 3-4 of the embodiment. 本実施の形態3−4では、スクリーン印刷により周辺の配線パターンを形成することを特徴とする。 Embodiment 3-4 of the present embodiment, and forming the periphery of the wiring pattern by screen printing. 具体的には、以下のようにして作製する。 Specifically, it fabricated in the following manner.

【0153】(1)先ず、図27(1)に示すように、 [0153] (1) First, as shown in FIG. 27 (1),
ガラス基板210上に画素電極を含むアクティブマトリックスパターン(液晶表示部221)及び液晶パネルを駆動するための周辺パターン(駆動回路224〜22 Active matrix pattern including a pixel electrode on a glass substrate 210 (liquid crystal display unit 221) and the peripheral pattern for driving the liquid crystal panel (drive circuit 224-22
6)を形成した後、電源を含む共通配線部として、熱硬化型の導電性樹脂を用いてスクリーン印刷を行い、電源ライン252,254及び接続電極265,268に相当する金属層276Aを形成する。 After forming the 6), as a common wiring portion including a power supply, performs screen printing using thermosetting conductive resin, to form the metal layer 276A corresponding to the power supply line 252, 254 and the connection electrodes 265,268 . 次いで、絶縁層(図示せず)を金属層276A上に形成し、次いで、電源ライン251,253及び接続電極265,268に相当する金属層276Aを形成する。 Then, an insulating layer (not shown) is formed on the metal layer 276A, and then, a metal layer 276A corresponding to the power supply line 251 and 253 and the connection electrodes 265,268. これにより、金属層2 As a result, the metal layer 2
76Aのうちの接続電極266に相当する部分が、電源ライン252に相当する部分と接触することが防止される。 A portion corresponding to the connection electrode 266 of 76A are prevented from coming into contact with the portion corresponding to the power supply line 252. また、同様に、金属層276Aのうちの接続電極2 Similarly, connection of the metal layers 276A electrodes 2
67に相当する部分が、電源ライン254に相当する部分と接触することが防止される。 A portion corresponding to 67 are prevented from contacting the portion corresponding to the power supply line 254.

【0154】(2)次いで、図27(2)に示すように、スクリーン印刷を行った後、150℃〜180℃の温度を、この導電性樹脂276Aに加えて硬化させる。 [0154] (2) Next, as shown in FIG. 27 (2), after the screen printing, the temperature of 0.99 ° C. to 180 ° C., and cured In addition to the conductive resin 276A.
樹脂を硬化させる温度は、樹脂の種類によって調節する。 Temperature for curing the resin is adjusted according to the type of the resin.

【0155】(3)次いで、図27(3)に示すように、上記配線を形成した後、絶縁性の樹脂280を同様にスクリーン印刷により配線間に埋め込み平坦化を図る。 [0155] (3) Next, as shown in FIG. 27 (3), after forming the wiring, is flattened buried between wirings similarly by screen printing an insulating resin 280.

【0156】このようにスクリーン印刷法を用いることにより、パターン形成に要する時間が短い。 [0156] By using such a screen printing method, short time required for pattern formation. また、フォトリソグラフィー法に比べて装置コストが極めて安価であり、特に大型液晶表示パネル用のアクティブマトリックス基板のように電源ラインの長い場合での処理に適している。 Further, an extremely inexpensive apparatus cost as compared with the photolithography method is particularly suitable for processing in the case long power line as an active matrix substrate for a large liquid crystal display panel. 更に、精度面においては、フォトリソグラフィー法に比べて劣るけれども、電源ラインなどの高い精度の要求のない配線パターンに対して有効である。 Further, in the precision surface, although inferior to the photolithography method, it is effective for high accuracy requirements without wiring patterns such as a power line.

【0157】なお、平坦化膜形成に際しては、スクリーン印刷法の他にスピンコート法を用いて平坦化を図ることも可能である。 [0157] Note that when the flattening film formation, it is also possible to achieve planarization by spin coating to other screen printing. 上記プロセスを採用することにより1 1 by adopting the above process
μm以上の厚みを持った導電性樹脂による配線を容易に形成できる。 The wiring by the conductive resin having a μm or more in thickness can be easily formed.

【0158】(実施の形態3−5)図15は実施の形態3−5に係るアクティブマトリックス基板の製造工程図である。 [0158] (Embodiment 3-5) FIG. 15 is a manufacturing process view of the active matrix substrate according to Embodiment 3-5 of the embodiment. 本実施の形態3−5は、金属配線材料としては金属細線281を使用し、この金属細線を埋め込むことを特徴とする。 Embodiment 3-5 of the present embodiment, as the metal wiring material using a metal thin wire 281, and wherein the embedding this metal thin wire. 本実施の形態では、金属細線281の径は50μmに設定されている。 In this embodiment, the diameter of the metal thin wire 281 is set to 50 [mu] m.

【0159】具体的には、以下のようにして作製する。 [0159] In particular, fabricated in the following manner.

【0160】(1)先ず、図28(1)に示すように、 [0160] (1) First, as shown in FIG. 28 (1),
ガラス基板210上に画素電極を含むアクティブマトリックスパターン(液晶表示部221)及び液晶パネルを駆動するための周辺パターン(駆動回路224〜22 Active matrix pattern including a pixel electrode on a glass substrate 210 (liquid crystal display unit 221) and the peripheral pattern for driving the liquid crystal panel (drive circuit 224-22
6)を形成する。 6) are formed.

【0161】(2)次いで、図28(2)に示すように、電源ラインに相当する太さ50μmの鉄線である金属細線281をガラス基板210周辺部に形成する。 [0161] (2) Next, as shown in FIG. 28 (2), a thin metal wire 281 which is iron wire thickness 50μm corresponding to the power supply line formed on the glass substrate 210 periphery.

【0162】(3)次いで、図28(3)に示すように、金属細線281と駆動回路225,226とを接続する接続電極265〜268を形成する。 [0162] (3) Next, as shown in FIG. 28 (3), to form the connection electrodes 265 to 268 for connecting the metal fine wires 281 and driving circuit 225 and 226. なお、接続電極266と電源ライン252に相当する金属細線281 The metal thin wires 281 corresponding to the connection electrode 266 and the power supply line 252
との間に、絶縁層を形成し、接続電極268と電源ライン251に相当する金属細線281との間に、絶縁層を形成しておく。 Between, to form an insulating layer, between the metal thin wires 281 corresponding to the connection electrode 268 and the power supply line 251, advance to form an insulating layer.

【0163】(4)次いで、図28(4)に示すように、絶縁性の樹脂280をスクリーン印刷により配線間に埋め込み平坦化を図る。 [0163] (4) Next, as shown in FIG. 28 (4), is flattened buried between wiring an insulating resin 280 by screen printing.

【0164】なお、平坦化膜形成に際しては、スクリーン印刷法の他にスピンコート法を用いて平坦化を図ることも可能である。 [0164] Note that when the flattening film formation, it is also possible to achieve planarization by spin coating to other screen printing.

【0165】また、図29に示すように、電源ライン2 [0165] Further, as shown in FIG. 29, the power supply line 2
51,252の同一位置から接続電極265,266を介して、電源ライン251,252を電源供給用電極パッド225a,225bと接続するように構成してもよい。 Via the connection electrode 265 and 266 from the same position of 51,252, a power line 251 power supply electrode pads 225a, it may be configured so as to be connected to the 225b.

【0166】なお、金属細線281の材料としては、T [0166] Incidentally, as the material of the metal thin wires 281, T
i、Cr、金などを用いてもよく、このような材料であればさらに抵抗値を下げることが可能となる。 i, Cr, etc. may be used gold, it is possible to lower the further resistance if such a material.

【0167】このようにして、本実施の形態3−5では、予め作製されている金属細線を使用することにより、配線パターン作製工程が不要となり、製造工程数の低減が図れる。 [0167] In this way, in the form 3-5 of the present embodiment, by using a thin metal wire which is previously prepared, the wiring pattern manufacturing process is not required, it can be reduced in the number of manufacturing steps. また、金属細線の径を変更すれば、電源ラインの抵抗値を設定できる。 Further, by changing the diameter of the fine metal wire can be set resistance value of the power supply line. 従って、予め抵抗値が設定されてい金属細線を選択すれば、希望する抵抗値が得られる。 Thus, by selecting the thin metal wires have previously resistance value is set, the resistance value desired is obtained. そのため、抵抗値の変更が容易である。 Therefore, change of the resistance value is easy. また、 Also,
製造コトスも安価である。 Production Kotosu is also inexpensive.

【0168】(実施の形態3−6)図30は実施の形態3−6に係るアクティブマトリックス基板の製造工程図である。 [0168] Figure 30 (Embodiment 3-6 Embodiment) is a manufacturing process view of the active matrix substrate according to Embodiment 3-6 of the embodiment. 実施形態3−6の特徴は、アクティブマトリックスアレイが形成されているガラス基板210周辺に、 Features of the embodiments 3-6, the peripheral glass substrate 210 active matrix array is formed,
メッキ工法にてバス配線の厚膜を形成したことを特徴とする。 Characterized in that the formation of the thick film of the bus lines by plating method. このようなメッキ工法により、低抵抗金属を含む積層配線構造を形成することができ、この結果、更に電源ラインの低抵抗化を実現することができる。 Such plating method, to form a multilayer wiring structure including a low-resistance metal can, as a result, it is possible to further achieve low resistance of the power line. なお、電源ライン252,254に相当する金属配線厚膜の最下層に位置する銅箔層290と駆動回路225,226間には、接続電極265,268に相当する部分を切欠いた絶縁層(図示せず)が介在している。 The metal wiring copper foil layer 290 positioned in the lowermost layer of the thick film between the driving circuit 225 and 226, cutaway portions corresponding to the connection electrode 265,268 insulating layer corresponding to the power supply line 252, 254 (FIG. Shimese not) is interposed. また、電源ライン251,252;253,254に相当する金属配線厚膜の最上層に位置する金ニッケルメッキ層292上には、絶縁層(図示せず)が形成されており、しかも電源ライン251,253に相当する金ニッケルメッキ層2 The power lines 251 and 252; on the gold nickel plating layer 292 located on the uppermost layer of the metal interconnection thick corresponding to 253 and 254, an insulating layer (not shown) are formed, moreover supply line 251 , gold nickel plating layer 2 corresponding to 253
92上の絶縁層にはコンタクトホールが形成され、このコンタクトホールを介して接続電極266,267が駆動回路225,226と接続している。 A contact hole is formed in the insulating layer on the 92, the connection electrodes 266, 267 are connected to the driving circuit 225 and 226 through the contact hole. 従って、接続電極266,267が電源ライン252,254に相当する金ニッケルメッキ層292と接触することが防がれている。 Accordingly, the connection electrodes 266 and 267 are in contact with the gold nickel plating layer 292 corresponding to the power supply line 252, 254 is prevented.

【0169】以下に、具体的な製造方法を説明する。 [0169] The following describes the specific production method.

【0170】(1)先ず、図30(1)に示すように、 [0170] (1) First, as shown in FIG. 30 (1),
ガラス基板210上に画素電極を含むアクティブマトリックスパターン(液晶表示部221)及び液晶パネルを駆動するための周辺パターン(駆動回路224〜22 Active matrix pattern including a pixel electrode on a glass substrate 210 (liquid crystal display unit 221) and the peripheral pattern for driving the liquid crystal panel (drive circuit 224-22
6)を形成する (2)次いで、図30(2)に示すように、電源を含む共通配線部分として銅箔層290、銅メッキ層291及び金ニッケルメッキ層292を積層して例えば1μm以上の厚さの金属配線層276を形成する。 6) to form a (2) Next, as shown in FIG. 30 (2), as a common wiring portion including a power copper foil layer 290, a copper plating layer 291 and a gold nickel plating layer 292 to e.g. 1μm or more stacked forming a metal wiring layer 276 thickness. 具体的に説明すれば、フォトリソグラフィー法により下地金属を形成する部分を除いてレジストパターンを形成し、次いで、 In detail, a resist pattern is formed except the part forming the base metal by a photolithography method, and then,
下地金属となる銅の薄膜を形成し、次いで、リフトオフにより必要部分以外の部分を剥離する。 Forming a thin film of copper as a base metal, then stripped portions other than required portions by a lift-off. 次いで、残った銅薄膜を下地膜として硫酸銅を主成分とした溶液中でメッキ浴を行い下地薄膜上に、自己整合的に銅メッキを行う。 Then, the remaining thin copper film on the underlying thin film subjected to the plating bath in a solution mainly composed of copper sulfate as a base film, a self-aligned manner copper plating. これにより、銅箔層290上に銅メッキ層291が形成される。 Thus, a copper plating layer 291 is formed on the copper foil layer 290. さらに、上記と同様なメッキ法を用いて銅メッキ層291上に金ニッケルメッキ層292を形成する。 Further, a gold nickel plating layer 292 on the copper plating layer 291 using the same plating method.

【0171】(3)次いで、接続電極266,267 [0171] (3) Then, the connection electrodes 266, 267
(図示せず)及び絶縁層(図示せず)等を形成した後、 After forming the (not shown) and an insulating layer (not shown) or the like,
図30(3)に示すように、絶縁性の樹脂280をスクリーン印刷により配線間に埋め込み平坦化を図る。 As shown in FIG. 30 (3), achieving embedding planarization insulating resin 280 between the wiring by screen printing.

【0172】なお、メッキの材料としては上記の他に、 [0172] It should be noted that, in addition to the above as the material of the plating,
ニッケルメッキ、クロムメッキ及びアルミニウムメッキを用いてもよい。 Nickel plating, may be used chrome plating and aluminum plating. またこれらの合金メッキを用いることも可能である。 Further it is also possible to use these alloy plating.

【0173】こうして本実施の形態では、メッキ工法を用いることにより、下地金属膜に対して、自己整合的に金属配線を形成することが可能となる。 [0173] Thus in this embodiment, by using a plating method, with respect to the underlying metal film, it is possible to form a self-aligned manner metal wires. また、下地金属膜上に自己整合的に形成する金属を、金あるいは銅等の低抵抗金属とすることが可能となり、適当な下地金属との選択により、低抵抗かつ高精度な金属配線を形成することが可能となる。 Also, the metal formed in a self-aligned manner on the base metal film, it is possible to make the low-resistance metal such as gold or copper, by selection of an appropriate base metal, a low-resistance and high-precision metal wiring formation it is possible to become.

【0174】(実施の形態3−1〜3−6の補足事項) 上記実施の形態3−1〜3−6では、電源ラインについて埋め込み配線構造としたけれども、本発明はこれに限定されるものではなく、埋め込む配線を電源ラインだけでなく、他のバス配線、例えばデータ線、シフトレジスタのクロック線など配線抵抗による信号の遅延が課題となるようなバス配線についても同様の工程で埋め込み配線構造とすることが可能である。 [0174] In the above embodiments 3-1 to 3-6 (Supplement Embodiment 3-1 to 3-6), but was buried interconnect structure for power lines, as the invention is not limited to this rather, not only the power line wiring to be embedded, other bus lines, for example, data lines, embedded wiring by the same steps also delays the signal by the clock lines or wiring resistance of the shift register issues become such bus wiring structure it is possible to be.

【0175】上記実施の形態3−1〜3−4において、金属配線層を形成する方法としては、予め薄膜の導電層を形成しておき、該導電層上に選択堆積方法により金属配線を形成するようにしてもよい。 [0175] In the above embodiments 3-1 to 3-4, as a method for forming a metal wiring layer is formed in advance thin conductive layer, forming a metal wiring by selective deposition method on the conductive layer it may be. このようにすれば、上記のメッキ法による場合と同様に自己整合的に金属配線を形成することができると共に、堆積すべき金属を選択することにより低抵抗の金属配線が可能となる。 Thus, it is possible to form a self-aligned manner metal wire as in the case according to the above plating method, a low resistance metal wiring is made possible by selecting the metal to be deposited.
なお、メッキ法に比べ選択堆積法の場合は、より清浄な環境下で形成されるため、金属配線層に不純物が混じり込むことがなく、金属配線の抵抗値の精度が向上するという利点がある。 In the case of selective deposition method than the plating method, because it is formed in a cleaner environment, no way to push mixed impurities in the metal wiring layer, there is an advantage of improving the accuracy of the resistance value of the metal wire .

【0176】上記の例では液晶表示装置について説明したけれども、本発明は、PDP(Plasma Discharge P [0176] Although in the above example has been described a liquid crystal display device, the present invention is, PDP (Plasma Discharge P
anel)やEL(Electro Luminescent)等の発光型マトリクスパネルを備えた表示装置にも適用することができる。 To a display device in which a light-emitting type matrix panel such anel) or EL (Electro Luminescent) can be applied.

【0177】 [0177]

【発明の効果】以上のように本発明の構成によれば、本発明の各課題を十分に達成することができる。 According to the configuration of the present invention as described above, according to the present invention, it is possible to sufficiently achieve the object of the present invention. 具体的には以下のとおりである。 Specifically as it follows.

【0178】(1)バス配線が形成された樹脂基板をアレイ基板の周縁部に設け、前記バス配線を樹脂基板のビアホ−ルを介して駆動回路に接続される個別配線網と接続することにより、低抵抗のバス配線を形成でき、しかも外部回路に接続可能な外部接続端子をバス配線の一部に設けることにより、フシキシブル基板やプリント基板の小型・薄型化が可能になる。 [0178] (1) providing a resin substrate bus line is formed on the periphery of the array substrate, wherein the bus lines of the resin substrate via hole - by connecting the individual wiring network is connected to the drive circuit via the Le may form a bus line of low resistance, moreover by providing the external connection terminal can be connected to an external circuit in a part of the bus lines, allowing smaller and thinner Fushikishiburu substrate or a printed circuit board.

【0179】(2)また、多結晶シリコン薄膜トランジスタを用いた駆動回路部を含む薄膜配線領域上にバス配線のための多層配線形成部を印刷により設けることにより、上記の効果に加えて、必要な領域について容易にバス配線を形成することが可能となる。 [0179] (2) Further, by providing the printed multilayer wiring formation portion for bus lines in the thin film wiring on a region including a driving circuit unit using a polycrystalline silicon thin film transistor, in addition to the above effects, the required it is possible to easily form the bus line for the region.

【0180】(3)駆動回路のバス配線を埋め込み配線構造としたことにより、駆動回路に電源電圧を印加する電源配線の配線抵抗を小さく設定することが容易にできるので、駆動回路を構成する半導体素子の貫通電流、及び電源配線の配線抵抗によって生じる電圧降下を小さく押さえることができ、確実に動作させることが可能となる。 [0180] (3) by which a wiring structure buried bus wiring of the drive circuit, it is possible to supply voltage easy to set small wiring resistance of the power supply lines for applying to the driving circuit, constituting the drive circuit semiconductor through current of the device, and a voltage drop can be a pressing small caused by the wiring resistance of the power supply lines, it is possible to operate reliably. それゆえ内蔵駆動回路部を大幅に小型化でき、狭額縁な駆動回路一体型液晶表示装置を実現することが可能となる。 Can be miniaturized greatly therefore built driver circuit portion, it is possible to realize a narrow frame drive circuit-integrated liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】実施の形態1−1に係る表示パネルの平面図である。 1 is a plan view of a display panel according to the embodiment 1-1.

【図2】表示パネルの周辺部付近での配線状態を示す模式図である。 2 is a schematic view showing a wiring state of the around the periphery of the display panel.

【図3】表示パネルの周辺部付近の断面図である。 3 is a cross-sectional view of the vicinity of the periphery of the display panel.

【図4】実施の形態1−2に係る表示パネルの断面図である。 4 is a cross-sectional view of a display panel according to Embodiment 1-2 of the embodiment.

【図5】実施の形態1−3に係る表示パネルの断面図である。 5 is a cross-sectional view of a display panel according to the embodiment 1-3.

【図6】実施の形態1−4に係る表示パネルの断面図である。 6 is a cross-sectional view of a display panel according to the embodiment 1-4.

【図7】実施の形態1−5に係る表示パネルの断面図である。 7 is a cross-sectional view of a display panel according to the embodiment 1-5.

【図8】第2の発明群の原理を説明するための図であり、そのうち図8(A)は第2の発明群に係る液晶表示装置の平面図であり、図8(B)は第2の発明群に係る液晶表示装置の断面図である。 8 is a diagram for explaining the principle of the second invention group, of which FIG. 8 (A) is a plan view of a liquid crystal display device according to a second invention group, FIG. 8 (B) first it is a cross-sectional view of a liquid crystal display device according to the second inventive group.

【図9】図8(B)の拡大断面図である。 9 is an enlarged sectional view of FIG. 8 (B).

【図10】実施の形態2−1における液晶表示装置の製造工程主要断面図である。 10 is a manufacturing process leading cross-sectional view of a liquid crystal display device in embodiment 2-1.

【図11】実施の形態2−2における液晶表示装置の製造工程主要断面図である。 11 is a manufacturing process leading cross-sectional view of a liquid crystal display device in embodiment 2-2.

【図12】実施の形態2−3における液晶表示装置の製造工程主要断面図である。 12 is a manufacturing process leading cross-sectional view of a liquid crystal display device in embodiment 2-3.

【図13】実施の形態3−1に係る液晶表示装置の構成を示す平面図である。 13 is a plan view showing a configuration of a liquid crystal display device according to embodiment 3-1.

【図14】実施の形態3−1に係る液晶表示装置の回路図である。 14 is a circuit diagram of a liquid crystal display device according to embodiment 3-1.

【図15】図14に示すシフトレジスタ234〜237 The shift register 234-237 as shown in Figure 15 Figure 14
の構成を示す回路図である。 It is a circuit diagram showing a configuration.

【図16】シフトレジスタ234〜237の動作を示すタイミングチャートである。 16 is a timing chart showing the operation of the shift register 234-237.

【図17】シフトレジスタの分割数と画像信号電圧の印加時間との関係を示すグラフである。 17 is a graph showing the relationship between the application time of the division number and the image signal voltage of the shift register.

【図18】アレイ基板212の簡略化した平面図である。 18 is a simplified plan view of the array substrate 212.

【図19】図18のX1−X1矢視断面図である。 19 is a X1-X1 arrow sectional view of FIG. 18.

【図20】図18のX2−X2矢視断面図である。 20 is a X2-X2 cross-sectional view taken along Figure 18.

【図21】図18のX3−X3矢視断面図である。 21 is a X3-X3 cross-sectional view taken along Figure 18.

【図22】金属配線と駆動回路部と接続構成の変形例を示す図である。 22 is a diagram showing a modified example of the connection structure between the metal wiring and the driving circuit portion.

【図23】実施の形態3−1に係るアレイ基板の製造工程図である。 FIG. 23 is a manufacturing process view of an array substrate according to the embodiment 3-1.

【図24】実施の形態3−2に係るアレイ基板の製造工程図である。 FIG. 24 is a manufacturing process view of an array substrate according to the embodiment 3-2.

【図25】実施の形態3−3に係るアレイ基板の簡略化した断面図である。 FIG. 25 is a simplified cross-sectional view of the array substrate according to the 3-3 embodiment.

【図26】実施の形態3−3に係るアレイ基板の製造工程図である。 26 is a manufacturing process view of the array substrate according to the 3-3 embodiment.

【図27】実施の形態3−4に係るアレイ基板の製造工程図である。 27 is a manufacturing process view of the array substrate according to the 3-4 embodiment.

【図28】実施の形態3−5に係るアレイ基板の製造工程図である。 28 is a manufacturing process view of the array substrate according to the 3-5 embodiment.

【図29】金属細線と駆動回路部と接続構成の変形例を示す図である。 29 is a diagram showing a modified example of the connection structure between the metal thin wires and the driver circuit portion.

【図30】実施の形態3−6に係るアレイ基板の製造工程図である。 FIG. 30 is a manufacturing process view of the array substrate according to the 3-6 embodiment.

【図31】従来のテープキャリアパッケージの液晶表示装置の構成を示す平面図である。 FIG. 31 is a plan view showing a configuration of a liquid crystal display device of the conventional tape carrier package.

【図32】図32は従来のチップオンガラスの液晶表示装置の構成を示す平面図である。 Figure 32 is a plan view showing a configuration of a liquid crystal display device of a conventional chip-on-glass.

【図33】図33はCMOSインバータの構成を示す回路図である。 Figure 33 is a circuit diagram showing the configuration of a CMOS inverter.

【図34】図34はポリシリコン薄膜トランジスタ及び単結晶シリコントランジスタの特性を示すグラフである。 Figure 34 is a graph showing the characteristics of the polysilicon thin film transistor and a single crystal silicon transistor.

【図35】図35はポリシリコン薄膜トランジスタえ用いたCMOSインバータにおける貫通電流の大きさを示すグラフである。 Figure 35 is a graph showing the size of the through current in CMOS inverter using example poly-silicon thin film transistor.

【図36】図36は従来のアモルファスシリコン薄膜と駆動用ICをフリップチップ接続して構成した液晶表示装置の平面構成図である。 FIG. 36 is a plan view of a liquid crystal display device constituting the driving IC to the conventional amorphous silicon thin film flip-chip connection.

【図37】図37は従来のポリシリコン薄膜トランジスタを用いて作成した液晶表示装置の平面構成図である。 FIG. 37 is a plan view of a liquid crystal display device prepared by using a conventional polysilicon thin film transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 :表示パネル 2 :アレイ基板 3 :対向基板 4 :駆動回路部 5 :バス多層配線形成部 6 :フレキシブル配線基板 7 :電源ライン 10 :樹脂基板 11 :絶縁層 12 :バス配線 13 :外部接続端子 14 :導電部材 15 :バンプ電極 16 :導電性接着剤 17 :ビアホ−ル 20 :回路素子 21 :個別配線網 22 :電極パッド 30 :半導体チップ 40 :フィルム状基板 50 :多層基板 101 :アレイ基板 102 :対向基板 103 :フレキシブル配線板 103a :配線電極 103b :絶縁フィルム 104 :多層配線形成部 105 :異方導電樹脂 106 :バス配線部層間絶縁膜 107 :シール材 108 :バス配線 109 :ビアホ 110 :薄膜配線 111 :駆動用IC 121 :ガラス基板 122 :下地膜 12 1: Display panel 2: array substrate 3: counter substrate 4: the drive circuit section 5: bus multilayer wiring forming unit 6: the flexible wiring board 7: Power line 10: resin substrate 11: insulating layer 12: Bus line 13: External connection terminal 14: conductive member 15: bump electrode 16: conductive adhesive 17: via hole - le 20: circuit element 21: individual wiring network 22: electrode pad 30: semiconductor chip 40: the film-shaped substrate 50: multilayer substrate 101: an array substrate 102 : counter substrate 103: the flexible wiring board 103a: wiring electrode 103b: insulating film 104: a multilayer wiring forming portion 105: anisotropic conductive resin 106: bus wiring portion interlayer insulating film 107: sealing member 108: bus line 109: via hole 110: thin film wiring 111: driving IC 121: glass substrate 122: underlayer 12 3 :ポリシリコン膜 124 :ゲート絶縁膜 125 :ゲート電極 126 :画素トランジスタ 127 :層間絶縁膜 128 :保護膜 129 :平坦化膜 130 :透明導電膜 132 :印刷保護膜 133 :ソース・ドレイン電極 134 :印刷層間絶縁膜 210 :ガラス基板 212 :アクティブマトリックス基板 221 :液晶表示部 224〜226 3: polysilicon film 124: gate insulating film 125: gate electrode 126: the pixel transistor 127: interlayer insulating film 128: protective film 129: flattening film 130: transparent conductive film 132: Printing protective film 133: source and drain electrodes 134: printing interlayer insulating film 210: glass substrate 212: an active matrix substrate 221: liquid crystal display unit 224 to 226
:駆動回路 251〜254 :電源ライン 260〜263 : The drive circuit 251 to 254: the power supply line 260 to 263
:凹溝 265〜268 :接続電極 270 :レジスト 275 :金属層 276 :金属配線 280 :感光性樹脂 281 :金属細線 290 :銅箔層 291 :銅メッキ層 292 :金ニッケルメッキ層 : Grooves 265-268: connecting electrode 270: resist 275: metal layer 276: metal wiring 280: photosensitive resin 281: thin metal wire 290: copper foil 291: copper plating layer 292: gold nickel plating layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 29/78 612C 612B ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 29/786 H01L 29/78 612C 612B

Claims (38)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置において、 前記アクティブマトリックス基板の周縁部には、ビアホ−ルが形成された絶縁体と、この絶縁体表面に形成されるバス配線とを有する多層バス配線形成部が設けられ、 1. A an active matrix substrate which a driver circuit portion is formed composed of polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, a clock to a plurality of circuit elements constituting the driving circuit portion in the display device of the individual wiring network is extended to the peripheral portion of the active matrix substrate structure for supplying signals and power and data, wherein the peripheral edge portion of the active matrix substrate, via holes - Le is formed an insulator has, the multilayer bus line forming area and a bus line formed on the insulator surface is provided,
    前記バス配線は前記ビアホ−ルを介して前記個別配線網と接続しており、このバス配線に備えられた外部接続端子により、外部回路と接続可能に構成されていることを特徴とする表示装置。 The bus line is the via hole - through Le being connected to the individual wiring network, the external connection terminals provided in the bus line, the display apparatus characterized by being configured to be connectable to an external circuit .
  2. 【請求項2】 前記絶縁体は、表面にバス配線が形成され、且つ内部にビアホ−ルが形成された成形品としての樹脂基板であり、この樹脂基板が前記アクティブマトリックス基板の周縁部に接着されて多層バス配線形成部が構成されていることを特徴とする請求項1記載の表示装置。 Wherein said insulator is a bus wiring surface is formed, and inside the via hole - a resin substrate as a molded article Le is formed, bonding the resin substrate to the peripheral portion of the active matrix substrate It has been display device according to claim 1, wherein the multi-layer bus line forming area is formed.
  3. 【請求項3】 前記樹脂基板は、アラミド−エポキシ樹脂で形成されていることを特徴とする請求項2記載の表示装置。 Wherein said resin substrate, aramid - display device according to claim 2, characterized in that it is formed by an epoxy resin.
  4. 【請求項4】 前記ビアホ−ル内には、導電ペ−ストが充填されていることを特徴とする請求項2記載の表示装置。 Wherein said via hole - Within Le, Shirubedenpe - display device according to claim 2, wherein the strike is filled.
  5. 【請求項5】 前記樹脂基板は、 多層構造を有し、最上層表面にバス配線が形成されるとともに、内層表面にもバス配線が形成され、各層に形成されるビアホ−ルを介して上下のバス配線が選択的に接続されて立体配線構造となっている多層基板であることを特徴とする請求項2記載の表示装置。 Wherein said resin substrate has a multilayer structure, with bus lines on the top layer is formed on the surface, the bus lines are formed also on the inner surface, the via hole is formed in each layer - vertically through the Le display device according to claim 2, wherein the bus wiring is a multilayer substrate is selectively connected and has a three-dimensional wiring structure.
  6. 【請求項6】 前記導電ペ−ストがビアホ−ルの下部開口から部分的に突出しており、この導電ペ−ストの突出部によりアクティブマトリックス基板と樹脂基板とが接着されていることを特徴とする請求項4記載の表示装置。 Wherein said guide Denpe - strike via hole - and characterized in that the active matrix substrate and the resin substrate by the projection of the strike are bonded - and partially protruding from the lower opening Le, the conductive Bae display device according to claim 4.
  7. 【請求項7】 前記ビアホ−ル内には導電ペ−ストが充填され、この導電ペ−ストがビアホ−ルの下部開口から部分的に突出しており、この導電ペ−ストの突出部によりアクティブマトリックス基板と樹脂基板とが接着されていることを特徴とする請求項5記載の表示装置。 Wherein said via hole - in the Le Shirubedenpe - strike is filled, the conductive Bae - strike via hole - which partially protrudes from the lower opening Le, the conductive Bae - activated by protrusions strike display device according to claim 5, wherein the matrix substrate and the resin substrate is characterized in that it is bonded.
  8. 【請求項8】 前記樹脂基板と前記アクティブマトリックス基板とを接着する接着剤は、熱可塑性を有する材料で構成されていることを特徴とする請求項2記載の表示装置。 8. The adhesive for bonding the said active matrix substrate and the resin substrate, a display device according to claim 2, characterized in that it is formed of a material having a thermoplastic.
  9. 【請求項9】 前記樹脂基板と前記アクティブマトリックス基板とを接着する接着剤は、異方性導電樹脂又は銀ペ−ストであることを特徴とする請求項2記載の表示装置。 9. The adhesive for bonding the said active matrix substrate and the resin substrate, the anisotropic conductive resin or Ginpe - display device according to claim 2, characterized in that it is a strike.
  10. 【請求項10】 前記樹脂基板がフィルム状基板であり、前記アクティブマトリックス基板に剥離可能に接着されていることを特徴とする請求項2記載の表示装置。 Wherein said resin substrate is a film-like substrate, a display device according to claim 2, characterized in that it is releasably adhered to the active matrix substrate.
  11. 【請求項11】 前記フィルム状基板がポリイミド又はエポキシを主成分とする樹脂から成ることを特徴とする請求項10記載の表示装置。 11. A display device according to claim 10 wherein said film-like substrate is characterized by comprising a resin composed mainly of polyimide or epoxy.
  12. 【請求項12】 外部回路を構成する半導体チップが前記樹脂基板上に実装され、バス配線と接続されていることを特徴とする請求項2記載の表示装置。 12. A semiconductor chip constituting the external circuit is mounted on the resin substrate, a display device according to claim 2, characterized in that it is connected to the bus line.
  13. 【請求項13】 前記半導体チップがビアホ−ル内に埋め込まれていることを特徴とする請求項12記載の表示装置。 Wherein said semiconductor chip via hole - display device according to claim 12, wherein the embedded within Le.
  14. 【請求項14】 前記多層バス配線形成部のバス配線が、印刷により形成された厚膜であることを特徴とする請求項1記載の表示装置。 14. The bus interconnect of the multilayer bus line forming section, a display device according to claim 1, characterized in that the thick film formed by printing.
  15. 【請求項15】 前記多層バス配線形成部の絶縁体が、 15. insulator of the multilayer bus line forming section,
    印刷により形成された厚膜であることを特徴とする請求項14記載の表示装置。 Display device according to claim 14, characterized in that the thick film formed by printing.
  16. 【請求項16】 多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置において、 前記アクティブマトリックス基板の周縁部に凹溝が形成され、 この凹溝に、前記個別配線網に接続されるバス配線が埋め込まれた構成となっていることを特徴とする表示装置。 An active matrix substrate which driver circuit portion is formed is formed at 16. The polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, a clock to a plurality of circuit elements constituting the driving circuit portion and a display device separate wiring network is extended to the peripheral portion of the active matrix substrate structure for supplying signals and power data, etc., grooves are formed on the periphery of the active matrix substrate, the concave the grooves, the display device characterized by bus line connected to the individual wiring network has become embedded configuration.
  17. 【請求項17】 多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置において、 前記アクティブマトリックス基板の周縁部に有機樹脂層が形成されており、この有機樹脂層内に、前記個別配線網に接続されるバス配線が埋め込まれた構成となっていることを特徴とする表示装置。 17. A active matrix substrate driving circuit portion is formed composed of polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, a clock to a plurality of circuit elements constituting the driving circuit portion in the display device of the individual wiring network is extended to the peripheral portion of the active matrix substrate structure for supplying signals and power and data, and the organic resin layer is formed on the periphery of the active matrix substrate the organic resin layer, the display is characterized in that the bus line connected to the individual wiring network has become embedded configuration device.
  18. 【請求項18】 前記有機樹脂が感光性樹脂から成り、 18. The method of claim 17, wherein the organic resin is made of a photosensitive resin,
    この有機樹脂にはフォトリソグラフィー法によりビアホ−ルが形成されており、このビアホ−ルに充填された接続電極を介して前記バス配線が前記個別配線網と電気的に接続されていることを特徴とする請求項17項記載の表示装置。 Via hole by photolithography in the organic resin - le are formed, the via hole - wherein the bus line via the filling connection electrodes are the individual wiring network electrically connected to the Le the display apparatus of claim 17 wherein wherein a.
  19. 【請求項19】 前記バス配線がスクリーン印刷により形成された熱硬化型の導電性樹脂であることを特徴とする請求項18記載の表示装置。 19. The display device according to claim 18, wherein the bus interconnect is an electrically conductive resin thermosetting type formed by screen printing.
  20. 【請求項20】 前記バス配線が予め成形された金属細線であることを特徴とする請求項16記載の表示装置。 20. A display device according to claim 16, wherein the bus lines are pre-shaped thin metal wire.
  21. 【請求項21】 前記バス配線が予め成形された金属細線であることを特徴とする請求項17記載の表示装置。 21. The display device according to claim 17, wherein the bus lines are pre-shaped thin metal wire.
  22. 【請求項22】 前記バス配線がメッキ工法にて作製されたものであることを特徴とする請求項16記載の表示装置。 22. The display device of claim 16, wherein the bus line is one that was prepared by plating method.
  23. 【請求項23】 前記バス配線がメッキ工法にて作製されたものであることを特徴とする請求項17記載の表示装置。 23. The display device of claim 17, wherein the bus line is one that was prepared by plating method.
  24. 【請求項24】 前記メッキ工法により作製されたバス配線が、銅箔層、銅メッキ層、金ニッケルメッキ層の積層構造をなしていることを特徴とする請求項22記載の表示装置。 24. The bus interconnect fabricated by the plating method is the copper foil layer, a copper plating layer, the display device according to claim 22, characterized in that it forms a laminated structure of the gold nickel plating layer.
  25. 【請求項25】 前記メッキ工法により作製されたバス配線が、銅箔層、銅メッキ層、金ニッケルメッキ層の積層構造をなしていることを特徴とする請求項23記載の表示装置。 25. The bus interconnect fabricated by plating method is, copper foil layer, a copper plating layer, the display device according to claim 23, wherein the forms a laminated structure of the gold nickel plating layer.
  26. 【請求項26】 前記バス配線が、予め薄い導電層を形成し該導電層上に異なる複数の金属層を選択的に堆積する選択堆積方法により形成された金属配線であることを特徴とする請求項16記載の表示装置。 26. The method of claim 25, wherein bus lines, characterized in that it is a selective metal wiring formed by the selective deposition method for depositing a previously thin conductive layer a plurality of metal layers different formed over the conductive layer billing display of claim 16, wherein.
  27. 【請求項27】 前記バス配線が、予め薄い導電層を形成し該導電層上に異なる複数の金属層を選択的に堆積する選択堆積方法により形成された金属配線であることを特徴とする請求項17記載の表示装置。 27. The method of claim 26, wherein bus lines, characterized in that it is a selective metal wiring formed by the selective deposition method for depositing a previously thin conductive layer a plurality of metal layers different formed over the conductive layer billing display of claim 17, wherein.
  28. 【請求項28】 前記液晶に代えて希ガスが基板間に充填されており、この希ガスをプラズマ放電させて表示を行うことを特徴とする請求項1記載の表示装置。 28. rare gas instead of the liquid crystal is filled between the substrates, the display device according to claim 1, wherein the performing display this noble gas by plasma discharge.
  29. 【請求項29】 表面にバス配線を有し、且つ内部にビアホ−ルを備えたフィルム状基板を準備し、このフィルム状基板をアクティブマトリックス基板の周縁部に接着して、バス配線をビアホ−ルを介して多結晶シリコン薄膜トランジスタで構成される駆動回路部と電気的に接続する工程を有する表示装置の製造方法において、 前記フィルム状基板と前記アクティブマトリックス基板との接着に際して、接着剤を半硬化状態とした後、再度フィルム状基板とアクティブマトリックス基板との位置合わせの補正を行い、その後に接着剤を本硬化させてフィルム状基板とアクティブマトリックス基板を固定することを特徴とする表示装置の製造方法。 29. has a bus line to the surface, and inside the via hole - preparing a film-like substrate with a Le, and bonding the film-shaped substrate on the periphery of the active matrix substrate, the via hole a bus line - the method of manufacturing a display device comprising the step of connecting the polysilicon thin film transistors electrically with configured drive circuit section in via Le, when adhesion between the active matrix substrate and the film-like substrate, a semi-cured adhesive after the state, it aligns the correction of the film-shaped substrate and the active matrix substrate again, producing the subsequent adhesive by curing the constitution to fix the film-shaped substrate and the active matrix substrate display device Method.
  30. 【請求項30】 前記本硬化のための温度が120℃から150℃の範囲であることを特徴とする請求項29記載の表示装置の製造方法。 30. A method of manufacturing a display device according to claim 29, wherein the a temperature of between 0.99 ° C. from 120 ° C. for the curing.
  31. 【請求項31】 多結晶シリコン薄膜トランジスタで構成される駆動回路部が形成されたアクティブマトリックス基板と、対向基板との間に、液晶が充填され、前記駆動回路部を構成する複数の回路素子にクロックやデータ等の信号や電源を供給するための個別配線網が前記アクティブマトリックス基板の周縁部側に引き出された構造の表示装置の製造方法において、 前記アクティブマトリックス基板の周縁部に絶縁体を形成し、次いで前記絶縁体にビアホ−ルを形成し、その後、印刷によりバス配線を形成することを特徴とする表示装置の製造方法。 And 31. The active matrix substrate driving circuit portion is formed composed of polycrystalline silicon thin film transistor, between the counter substrate, liquid crystal is filled, a clock to a plurality of circuit elements constituting the driving circuit portion the method of manufacturing a discrete wiring network display device of the peripheral edge side drawn structure of the active matrix substrate for supplying signals and power and data, an insulator is formed on the periphery of the active matrix substrate , then the via hole in the insulator - forming the Le, then, a method of manufacturing a display device characterized by forming a bus line by printing.
  32. 【請求項32】 前記ビアホ−ルは、レ−ザ−照射により形成することを特徴とする請求項31記載の表示装置の製造方法。 32. The via hole - le are - The - method of manufacturing a display device according to claim 31, wherein the forming by irradiation.
  33. 【請求項33】 駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程と、 前記駆動回路部を含む薄膜配線領域上に絶縁膜を形成する工程と、前記絶縁膜の所定部分をフォトリソによりエッチングして前記駆動回路部の配線電極の所定部分を露出するようにビアホールを形成する工程と、 前記絶縁膜上に導電性インクを用いて所定形状に印刷し、ビアホールを通して前記駆動回路部の配線電極と電気的接続を行う工程と、を含む表示装置の製造方法。 Forming a 33. The drive circuit section of a polycrystalline silicon thin film transistor, a step of forming an insulating film on the thin film wiring on a region including the driver circuit portion, are etched by photolithography a predetermined portion of the insulating film step and, using said conductive ink on an insulating film is printed in a predetermined shape, wiring electrodes electrically the driving circuit section through the via hole to form a via hole to expose a predetermined portion of the wiring electrode of the driving circuit unit method of manufacturing a display device comprising the steps of performing a connection.
  34. 【請求項34】 駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程、前記駆動回路部を含む薄膜配線領域の所定部分に前記薄膜配線電極の一部が露出するようにビアホールを形成するための絶縁膜を印刷形成する工程と、 前記絶縁膜上に導電性インクを用いて所定形状に印刷し、ビアホールを通して前記駆動回路部の配線電極と電気的接続を行う工程と、を有する表示装置の製造方法。 34. A process for forming a driver circuit portion of a polycrystalline silicon thin film transistor, an insulating for part of which forms a via hole to expose the thin film wiring electrode on a predetermined portion of the thin film wiring region including the driving circuit section a step of printing forming a film, using said conductive ink on an insulating film is printed in a predetermined shape, manufacturing method of a display device and a step for electrically connecting the wiring electrodes of the driving circuit section through the via hole .
  35. 【請求項35】 駆動回路部を多結晶シリコン薄膜トランジスタで形成する工程と、 前記駆動回路部を含む薄膜配線領域と画素部分上に透明絶縁膜を塗布形成して平坦化膜を形成する工程と、 前記平坦化膜をフォトリソとエッチングプロセスにより前記駆動回路部を含む薄膜配線領域と前記画素部分の所定個所にビアホールを設ける工程と、 前記平坦化膜上に透明導電膜を所定個所にパターン形成する工程と、 前記駆動回路部への給電のための配線を透明導電膜を含む前記平坦化膜上に印刷形成する工程と、を有する表示装置の製造方法。 And 35. A process for forming a driver circuit portion of a polycrystalline silicon thin film transistor, forming a flattening film a transparent insulating film in the thin film wiring region and a pixel on a portion including the driving circuit section is formed by coating, a step of forming a via hole in a predetermined location of said thin film wiring region including the driving circuit section by a photolithography and etching process planarization layer of the pixel portion, a step of patterning the transparent conductive film on the planarizing film on a predetermined position When manufacturing method of a display device and a step of printing formed on the planarization film including a transparent conductive film wiring for power supply to the drive circuit unit.
  36. 【請求項36】 アクティブマトリックス基板上に、薄膜トランジスタで構成されるマトリックスアレイを備えた液晶表示部と、液晶表示部を駆動する駆動回路部とを形成する工程と、 前記アクティブマトリックス基板上にレジスト層を形成するレジスト層形成工程と、 前記レジスト層への露光・現像を行って、レジスト層のうち凹溝を形成すべき部分に対応する部分のみを除去する除去工程と、 エッチング法によりアクティブマトリックス基板の前記レジスト層が除去された部分を窪ませて、凹溝を形成する凹溝形成工程と、 凹溝に金属配線を形成する金属配線形成工程と、 金属配線形成工程後に、レジスト層を絶縁基板上から剥離する剥離工程と、 を有することを特徴とする表示装置の製造方法。 To 36. The active matrix substrate, a liquid crystal display unit having a matrix array composed of a thin film transistor, a step of forming a driving circuit unit for driving the liquid crystal display unit, the resist layer on the active matrix substrate a resist layer forming step of forming, the exposure of the resist layer and developing the go, only a removal step of removing a portion corresponding to the portion to be formed groove of the resist layer, the active matrix substrate by etching the resist layer is recessed a portion removed, a groove forming step of forming a groove, and the metal wire forming step of forming a metal wire into the groove, after the metal wiring forming step, a resist layer insulating substrate method of manufacturing a display device characterized by having a peeling step of peeling from the top.
  37. 【請求項37】 前記エッチング法がエッチング液を使用する化学的エッチング法であることを特徴とする請求項36記載の表示装置の製造方法。 37. A method of manufacturing a display device according to claim 36, wherein the etching is a chemical etching method using an etchant.
  38. 【請求項38】 前記エッチング法がサンドブラスト法であることを特徴とする請求項36記載の表示装置の製造方法。 38. A method of manufacturing a display device according to claim 36, wherein the etching method is sandblasting.
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