JP2001143466A - Semiconductor memory device - Google Patents

Semiconductor memory device

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JP2001143466A
JP2001143466A JP31929599A JP31929599A JP2001143466A JP 2001143466 A JP2001143466 A JP 2001143466A JP 31929599 A JP31929599 A JP 31929599A JP 31929599 A JP31929599 A JP 31929599A JP 2001143466 A JP2001143466 A JP 2001143466A
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JP
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latched
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data
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JP31929599A
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Japanese (ja)
Inventor
Masashi Agata
Hiroyuki Sadakata
政志 縣
博之 貞方
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To perform access at high speed, without causing delay in operation caused by the read operation of the same data or precharge operation of a bit line at both a hit, when the same word line address is accessed and miss hit. SOLUTION: Concerning a DRAM in 2Tr1C configuration, an address is latched by an address latch circuit 3 in advance, a word line 9a on the side of Aport corresponding to that address is activated, and data corresponding to a sense amplifier 7a are latched. In a comparator circuit 4, a following input address is compared with the above latched address and when both the addresses are coincident, the data latched by the sense amplifier 7a are read by a column decode circuit 6a. When both the addresses do not match, on the other hand, ordinary data read operation is performed from the side of other Bport different from the Aport, where the data are latched, and on the side of the Aport, the precharge operation of the bit line is performed at the same time.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶装置、 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory device,
特に、DRAMにおいてデータ入出力の高速化を実現するものに関する。 In particular, to those which realize high-speed data input and output in the DRAM.

【0002】 [0002]

【従来の技術】従来、DRAMでは、各メモリセルを1 Conventionally, in the DRAM, each memory cell 1
個のトランジスタと1個のキャパシタとで構成すると共に、センスアンプをキャッシュとして用いて、データを高速に読み出すようにした技術がある。 Together comprise a number of transistors and the one capacitor, using a sense amplifier as a cache, there is a technique to read out data at high speed.

【0003】前記技術では、前回の読み出し時において、メモリセルからセンスアンプに読み出されたデータをリセットせず、次の読み出しが始まるまでそのまま保持する。 [0003] In the technique in the previous reading, without resetting the data read by the sense amplifier from the memory cell and holds it until the next reading is started. そして、次のデータの読み出し時において、行アドレスが一致したヒット時には、前記センスアンプからデータを直接読み出し、一方、一致しないミスヒット時には、前記センスアンプに蓄えられたデータをリセットした後、新たにワード線を立ち上げて、所望のメモリセルからセンスアンプに新たなデータを読み出す。 Then, during the next data readout, when hit row addresses match, reads the data directly from the sense amplifiers, while the mishits not match, after resetting the data stored in the sense amplifier, new launched a word line, read the new data to the sense amplifier from the desired memory cell.

【0004】このように、センスアンプをキャッシュとして利用するDRAMにおいては、ミスヒット時のデータ読み出し時間を短縮することを目的として、例えば特開平7−211062号公報では、アドレスが入力される前に各センスアンプと各メモリセルとを分離し、ビット線対をイコライズ状態にする技術を提案している。 [0004] Thus, in DRAM utilizing a sense amplifier as a cache, for the purpose of shortening the data read time of a miss hit, for example, in JP-A 7-211062, JP-before the address is input separating the respective sense amplifiers and the memory cells, it has proposed a technique for bit line pair to equalize state.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、前記公報の提案技術を用いた場合には、次の欠点がある。 [SUMMARY OF THE INVENTION However, in the case of using the proposed technique of the above publication has the following drawbacks. 即ち、センスアンプに蓄えられたデータを書き換えた後、 In other words, after rewriting the data stored in the sense amplifier,
リードミス又はライトミスによって新たなワード線を立ち上げてデータをアクセスする場合には、そのワード線の立ち上げの前に、予め、前記書き換えられたセンスアンプのデータをメモリセルに書き込む動作を行う必要がある(同公報の第10頁右下欄)。 When accessing the data launched a new word lines by a read miss or write miss, before the launch of the word line, in advance, necessary to perform the operation for writing data of the rewritten sense amplifier in the memory cell It is (page 10, right lower column of the publication). そして、その後に前記書き込み動作に使用したワード線を立ち下げ、ビット線のイコライズを行って、新たなロウアドレスのメモリセルからデータを読み出す動作が必要がある。 Thereafter the fall of the word line used for the write operation, by performing the equalization of the bit line, it is necessary to operate to read data from the memory cell of the new row address. 従って、 Therefore,
センスアンプに蓄えられたデータに対して書き換えを行った後にリードミス又はライトミスが発生した場合には、その後のデータのアクセス時間が長くなる欠点がある。 If the read miss or write miss occurs after the rewriting for data stored in the sense amplifier has the disadvantage that the access time for subsequent data becomes longer.

【0006】一方、通常のランダムアクセス時のサイクル時間を短縮するために、従来、1個のキャパシタと2 On the other hand, in order to shorten the cycle time of the normal random access, conventionally, one capacitor and two
個のトランジスタとで1つのメモリセルを構成した2T 2T, which constitute one of the memory cells in the number of transistors
r1CセルのDRAMが提案されている。 DRAM of r1C cells have been proposed. この2Tr1 This 2Tr1
CセルのDRAMでは、データの読み出し経路を2系統(2port)用意し、1個のセルキャパシタを一方のトランスファゲートを介して一方のportのビット線に接続すると共に、前記セルキャパシタを他方のトランスファゲートを介して他方のportのビット線に接続する。 In the DRAM of C cell, the data read path and two systems (2port) prepared, as well as connecting one cell capacitor to the bit line of one port through one of the transfer gates, the other of the transfer of the cell capacitor via a gate connected to the bit line of the other port. そして、この2個のトランスファゲートを交互に用いて、一方のportでのビット線のプリチャージ動作中に他方のportを用いてデータの読み出し動作を行って、見掛け上ビット線のプリチャージ時間を無くして、読み出し動作の高速化を図っている。 Then, using this two transfer gates alternately, during a precharge operation of the bit line in one port performing data read operation using the other port, a precharge time of the apparent bit line It lost and, thereby increasing the speed of the read operation. しかし、この2Tr1CセルのDRAMでは、2個のトランスファゲートを交互に用いる関係上、同一のローアドレスのデータを連続してアクセスする場合であっても、一方のpo However, in the DRAM of this 2Tr1C cell, on the relationship between the use of two transfer gates alternately, even if consecutive accesses to the same row address of the data, one po
rtを用いたデータ読み出しと他方のportを用いたデータ読み出しとが連続して行われて、異なるロウアドレスのデータをアクセスする場合と同じ時間を要する欠点がある。 And a data read operation using the data read and the other port with rt is continuously performed, there is a disadvantage that takes the same time as when accessing the data of different row addresses.

【0007】本発明の目的は、半導体記憶装置において、同一のローアドレスのデータを連続してアクセスする場合(ヒット時)には、一層高速にデータをアクセスすることができ、またミスヒット時であっても、ビット線のイコライズ等を行うことに起因する動作の遅れを生じず、高速にデータをアクセスすることができるようにすることにある。 An object of the present invention, there is provided a semiconductor memory device, the consecutive accesses to the same row address data (when hit), can access the data in the higher speed, also at the time of mishit even, without causing a delay in operation due to performing equalization, etc. of the bit lines, it is to be able to access the data at high speed.

【0008】また、本発明の他の目的は、アドレスのヒット率を向上させた高速な半導体記憶装置を提供することにある。 Another object of the present invention is to provide a high-speed semiconductor memory device having an improved hit rate of the address.

【0009】 [0009]

【課題を解決するための手段】前記目的を達成するために、本発明では、前記2Tr1Cのメモリセルを持つ構成を採用し、この構成を前提として、センスアンプをキャッシュとして利用し、同一アドレスのデータを連続してアクセスする場合には、センスアンプに蓄えられたデータを直接読み出し又は書き換えて、アクセスの高速化を図る。 To SUMMARY OF THE INVENTION To achieve the above object, the present invention employs a configuration having a memory cell of said 2Tr1C, Given this configuration, by using the sense amplifier as a cache, at the same address data continuously when accessing is directly read or rewrite the data stored in the sense amplifier, to speed up access.

【0010】また、前記他の目的を達成するために、本発明では、一方のportのセンスアンプだけでなく、 [0010] To achieve the second object, the present invention not only the sense amplifier of one of the port,
他方のportのセンスアンプにもデータをラッチしておく構成を採用する。 To adopt a configuration it should also be latched data to the sense amplifier of the other port.

【0011】即ち、請求項1に記載の発明の半導体記憶装置は、2個のトランジスタ及び1個のキャパシタで各々構成される多数のメモリセルと、1メモリセル当たり2portのセンスアンプと、アドレスをラッチするラッチ手段と、前記ラッチ手段にラッチされたアドレスを、新たに入力されたアドレスと比較し、その一致又は不一致を判定する判定手段と、前記判定手段の判定結果が「一致」のとき、前回のアクセス時にセンスアンプにラッチされたデータを読み出し又は前記ラッチされたデータを書き換え、前記判定手段の判定結果が「不一致」 [0011] That is, the semiconductor memory device of the invention described in claim 1, and two transistors and one of a number of memory cells each constituted by a capacitor, a sense amplifier 2port per memory cell, the address when a latch means for latching the latched address to said latch means, compared with the newly input address, a determination unit configured to determine the matching or mismatch, the determination result of said determining means is "match", rewriting the read or the latched data to the data latched by the sense amplifier during the previous access, the determination result of said determining means is "mismatch"
のとき、前回のアクセス時に使用したセンスアンプとは別portのセンスアンプを用いてアクセスする制御手段とを備えたことを特徴とする。 Of time, the sense amplifier used in the previous access, characterized in that a control means for accessing with a sense amplifier of another port.

【0012】請求項2記載の発明は、前記請求項1記載の半導体記憶装置において、前記各メモリセルのトランジスタを制御する2portの多数のワード線を備え、 [0012] According to a second aspect of the invention, the semiconductor memory device of claim 1, comprising a plurality of word lines of 2port controlling the transistors of each memory cell,
この2portのワード線のうち同一portに属する複数本のワード線には同一アドレスが割り付けられていて、少なくとも一方のportのセンスアンプを複数列同時に活性化して、前記複数列のセンスアンプにデータをラッチすることを特徴とする。 The plurality of word lines belonging to the same port of the word lines of the 2port have allocated the same address, the sense amplifier of at least one of the port and a plurality of columns simultaneously activated, the data in the sense amplifier of the plurality of rows and characterized in that the latch.

【0013】請求項3記載の発明は、前記請求項1記載の半導体記憶装置において、1メモリセル当たり2po [0013] According to a third aspect of the invention, the semiconductor memory device of claim 1, 2PO per memory cell
rtを持つビット線と、前記判定手段の判定結果が「不一致」のとき、データがラッチされているセンスアンプの属するportのビット線を自動的にプリチャージするリセット手段とを備えたことを特徴とする。 Wherein a bit line having a rt, the determination result of said determining means is "mismatch", further comprising a reset means for automatically precharges the bit lines of the port which belongs sense amplifier data is latched to.

【0014】請求項4記載の発明は、前記請求項1記載の半導体記憶装置において、前記ラッチ手段に所望のアドレスをセットするセット手段を有して、前記所望のアドレスに対応する所望のデータを前記センスアンプにラッチしておくことを特徴とする。 [0014] The invention of claim 4, wherein, in the semiconductor memory device of claim 1, a set means for setting a desired address in said latch means, a desired data corresponding to the desired address characterized in that to keep the latch in the sense amplifier.

【0015】請求項5記載の発明は、前記請求項1記載の半導体記憶装置において、前記各メモリセルのトランジスタを制御する2portの多数のワード線と、前記ラッチ手段にラッチされたアドレスに対応するデータがセンスアンプにラッチされている間、前記ラッチされたアドレスに対応するワード線を活性化状態に保持する保持手段とを備えたことを特徴とする。 [0015] According to a fifth aspect of the invention, the semiconductor memory device of claim 1, a number of word lines of 2port controlling the transistors of each memory cell, corresponding to the latched address to said latch means while the data is latched in the sense amplifier, characterized in that a holding means for holding a word line corresponding to the latched address to the active state.

【0016】請求項6記載の発明の半導体記憶装置は、 The semiconductor memory device of the present invention described in claim 6,
2個のトランジスタと1個のキャパシタで各々構成される多数のメモリセルを持つ複数のメモリアレイと、1メモリセル当たり2portのセンスアンプと、前記複数のメモリアレイの各々において、所定の列のメモリセルの一方のportのセンスアンプ、及び他の列のメモリセルの他方のportのセンスアンプを同時に活性化する活性化手段とを備えたことを特徴とする。 A plurality of memory array having a plurality of memory cells each composed of two transistors and one capacitor, and a sense amplifier 2port per memory cell, in each of the plurality of memory arrays, the memory of a given column characterized by comprising an activation means for simultaneously activating one port of the sense amplifier, and the other memory cell columns other sense amplifiers port of the cell.

【0017】請求項7記載の発明は、前記請求項1又は請求項6記載の半導体記憶装置において、2portのセンスアンプとデータを入出力する2portのデータ線対と、前記2portのデータ線対をインターリーブ動作させるインターリーブ手段とを備えることを特徴とする。 [0017] According to a seventh aspect, in the semiconductor memory device of claim 1 or claim 6, wherein, a data line pair 2port for inputting and outputting a sense amplifier and data 2port, the data line pair of said 2port characterized in that it comprises interleaving means for interleaving operation.

【0018】請求項8記載の発明は、前記請求項7記載の半導体記憶装置において、前記2portのセンスアンプに接続される2portのビット線対を備え、前記インターリーブ手段は、前記2portのビット線対に配置された第1の切換手段と、前記2portのビット線対と前記2portのデータ線対とを接続を切換える第2の切換手段とを備えたことを特徴とする。 [0018] The invention according to claim 8, in the semiconductor memory device of claim 7, further comprising a bit line pair of 2port connected to the sense amplifier of the 2port, said interleaving means, the bit line pairs of said 2port a first switching means disposed, characterized in that a second switching means for switching the connection between the data line pair of said bit line pairs of said 2port 2port.

【0019】以上により、請求項1記載の発明では、2 [0019] Thus, in the first aspect of the present invention, 2
Tr1c構成のメモリセルを持つ半導体記憶装置において、既にラッチされているアドレスが再入力された際には、そのアドレスに対応するデータが既にセンスアンプにラッチされていて、このセンスアンプのデータが直接読み出され又は書き換えられるので、高速なアクセスが可能である。 In the semiconductor memory device having a memory cell of Tr1c arrangement, already when the address latched is reentered, the the address in the corresponding data is not latched in the sense amplifier already data in the sense amplifier is directly because it is read or rewritten, which enables high-speed access. しかも、センスアンプのデータが書き換えられていた場合に、リードミス又はライトミスにより新たなデータにアクセスすることが必要になった際には、 Moreover, when the data of the sense amplifier has been rewritten, when the access to the new data is needed by the read miss or write miss,
前記データが書き換えられたセンスアンプのportとは別のportを用いて、新たなデータにアクセスされる。 Using another port than the port of the sense amplifier the data is rewritten, the access to the new data. 従って、リードミス又はライトミス時での新たなデータへのアクセス時間は短縮される。 Thus, the access time to the new data at the time of a read miss or write miss is shortened.

【0020】また、請求項2記載の発明では、1列のセンスアンプだけでなく、複数列のセンスアンプにデータが既にラッチされているので、データのヒット率が高くなる。 [0020] In the second aspect of the present invention, not only the sense amplifier of one column, the data in the sense amplifier of the plurality of rows have already been latched, the hit rate of the data is high.

【0021】更に、請求項3記載の発明では、アドレスのミスヒット時には、自動的に現在アクティブになっているportがリセットされるので、外部制御を簡略化することができる。 Furthermore, in the invention of claim 3, wherein, when mishit address, since port which is automatically currently active is reset, it is possible to simplify the external control.

【0022】加えて、請求項4記載の発明では、所望のアドレスをセットして、所望のデータがセンスアンプにラッチされているので、この所望データとして頻繁にアクセスするデータを用いれば、これ等データに対する高速なアクセスが可能である。 [0022] In addition, in the invention of claim 4, wherein, by setting the desired address, the desired data is latched by the sense amplifier, the use of the data to be frequently accessed as the desired data, which like which enables high-speed access to the data. アドレスが「不一致」のミスヒット時には、他方のportを用いてアクセスが行われるが、前記所望アドレスのセットはクリアされないので、所望データは常時センスアンプにラッチされている。 At the time of the miss hit of the address is "mismatch", but is accessed using the other port is done, set the desired address is because it is not clear, the desired data is latched in the always-sense amplifier. 従って、あたかもSRAMとDRAMとが混在するシステムが組まれたと同等である。 Thus, is equivalent to the system has been assembled to though SRAM and the DRAM are mixed.

【0023】また、請求項5記載の発明では、ラッチ手段にラッチされているアドレスに対応するワード線は、 [0023] In the invention of claim 5, wherein the word line corresponding to the address latched in the latch means,
データがセンスアンプにラッチされている間、活性化された状態を保持するので、メモリセルに常時リストアを行なうことが可能である。 While the data is latched in the sense amplifier, so to hold the activated state, it is possible to perform always restore the memory cells.

【0024】更に、請求項6記載の発明は、同一アレイでは、2portのセンスアンプが同時に活性化されるので、キャッシュとして利用できるデータ量を増やすことが可能である。 Furthermore, the invention of claim 6, wherein, in the same array, the sense amplifier 2port are simultaneously activated, it is possible to increase the amount of data that can be used as a cache.

【0025】加えて、請求項7及び請求項8に記載の発明では、2portのデータ線対がインターリーブ動作するので、データヒット時においても、データ線対のプリチャージを待つことなく、他方のデータ線を使ってデータの読み出しを行ないながら、同期間で一方のデータ線のプリチャージが行なわれるので、高速なデータ転送が可能である。 [0025] In addition, in the invention according to claim 7 and claim 8, since the data line pairs 2port is interleaving operation, even when the data hits, without waiting for the precharging of the data line pair, the other data while performing reading of data using a line, since the precharging of one of the data lines in the same period are performed, which enables high-speed data transfer.

【0026】 [0026]

【発明の実施の形態】以下、本発明の実施の形態について、図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings.

【0027】(第1の実施の形態)図1は本発明の第1 [0027] (First Embodiment) FIG. 1 is the first of the present invention
の実施の形態の半導体記憶装置のブロック構成を示すものである。 It shows a block configuration of the embodiment of the semiconductor memory device. 同図において、1はアドレスが入力されるアドレスバッファ、2は入力されたコマンド信号をデコードするコマンドデコーダ(制御手段、リセット手段、セット手段及び保持手段)、3は前記アドレスバッファ1 In the figure, 1 is an address buffer address is input, a command decoder for decoding the input command signal 2 (control means, resetting means, set means and holding means), 3 the address buffer 1
に入力されたアドレスをラッチするアドレスラッチ回路、4は前記アドレスバッファ1のアドレスとロウアドレスラッチ回路3にラッチされたアドレスとを比較し、 Address latch circuit for latching an inputted address, 4 compares the address latched in the address and the row address latch circuit 3 the address buffer 1,
その一致・不一致を判定する比較回路(判定手段)、C Determining comparator circuit the match-mismatch (judgment means), C
はメモリセルアレイ、5a,5bは複数のワード線9 The memory cell array, 5a, 5b is a plurality of word lines 9
a,9bのうち前記ロウアドレスラッチ回路3にラッチされたアドレスに対応する1本のワード線を選択するロウデコード回路、6a,6bは各々前記ロウアドレスラッチ回路3にラッチされたアドレスのうちコラムアドレスをデコードして対応するデータ線(図1には図示せず)を選択するコラムデコード回路である。 a, column of the one row decode circuit for selecting a word line of the row address latch circuit 3 corresponding to the latched address, 6a, address 6b are latched respectively to the row address latch circuit 3 of 9b a column decoding circuit which selects data line corresponding decodes the address (not shown in Figure 1). また、7 In addition, 7
a、7bはセンスアンプ列、8a、8bはデータ線対である。 a, 7b is a sense amplifier array, 8a, 8b is a data line pair. 尚、簡単のため、ロウデコード回路5a、コラムデコード回路6a及びセンスアンプ列7aをAport Note that for simplicity, row decode circuit 5a, a column decoding circuit 6a and a sense amplifier array 7a aPort
側、及びロウデコード回路5b、コラムデコード回路6 Side, and the row decode circuit 5b, column decoding circuit 6
b及びセンスアンプ列7bをBport側とする。 B and sense amplifier array 7b and Bport side.

【0028】前記メモリセルアレイCの内部構成を図2 FIG. 2 the internal structure of the memory cell array C
に示す。 To show. 同図は1個のメモリセルMCの基本構成のみを示す。 The figure shows only the basic configuration of one memory cell MC. 同図において、メモリセルMCは、1個のキャパシタ81と、2個のトランスファゲート82a、82b In the figure, the memory cell MC, and one capacitor 81, two transfer gates 82a, 82b
とにより構成されている。 It is constituted by the. また、9a,9bはワード線、7a、7bはセンスアンプである。 Further, 9a, 9b is a word line, 7a, 7b is a sense amplifier. 前記ワード線9 The word line 9
a、トランスファゲート82a、ビット線対22a、センスアンプ7aをAport、ワード線9b、トランスファゲート82b、ビット線対22b、センスアンプ7 a, the transfer gates 82a, the bit line pairs 22a, aPort sense amplifier 7a, the word line 9b, the transfer gate 82b, the bit line pair 22b, sense amplifier 7
bをBportとすると、Aport側とBport側を交互に動作させることにより、イコライズ・プリチャージ時間を隠すことができる。 When the b and bport, by operating alternately Aport side and bport side, it is possible to hide the equalizing precharge time. 以下に、その動作の詳細を説明する。 The following describes the details of its operation.

【0029】図3は2Tr1C構成のDRAMの基本的な動作のタイミングチャートを示す。 [0029] Figure 3 shows a timing chart of the basic operation of the DRAM of 2Tr1C configuration. 同図において、時間T1でREADコマンドが入力されてワード線9aが立ち上がり、それに伴いビット線10aにおいてデータ読み出し動作が行なわれている。 In the figure, READ command is inputted word line 9a rises at time T1, the data read operation is performed in the bit line 10a accordingly. 一方、時間T2でRE On the other hand, RE at time T2
ADコマンドが入力されてワード線9bが立ち上がり、 AD command is input rising word line 9b,
ビット線10bにおいてデータ読み出しが行われている。 Data reading is performed in the bit line 10b. この間にAport側においてはイコライズ・プリチャージが行われている。 Equalizing pre-charge is being carried out in the meantime to Aport side. 従って、次の時間T3では、 Therefore, in the next time T3,
Aport側にアクセスすることができる。 It is possible to access to Aport side. このように、コマンド入力毎にこれ等2portを交互に動作させ、一方のportがアクティブ時に、他方のport Thus, it like 2port every command input by operating alternately on one port is the active, the other port
でリセット動作を行なうことにより、ランダムアクセスタイムを高速化することができる。 In by performing a reset operation, it is possible to speed up the random access time.

【0030】前記図1及び図2に示す構成の半導体記憶装置について、以下、その動作を説明する。 The semiconductor memory device of the configuration shown in FIGS. 1 and 2, below, the operation thereof will be described.

【0031】先ず、READ動作を説明する。 [0031] First, a description will be given of the READ operation. ここでは、Aport側がアクティブ状態であり、各メモリセルアレイC毎にAport側の各センスアンプ7aには、ロウアドレスラッチ回路3にラッチされているアドレスに応じたデータが各々読み出されているものとする。 Here is the Aport side active state, each sense amplifier 7a of Aport side for each memory cell array C, a one data corresponding to the address latched in the row address latch circuit 3 is being read, respectively to.

【0032】先ず、アドレスバッファ1にアドレスA0 [0032] First of all, the address in the address buffer 1 A0
−A10が入力されると、アドレスバッファ1は、この入力アドレスの上位ビットA0−A5のローアドレスを比較回路4に送り、下位ビットA6−A10のコラムアドレスをコラムデコード回路6a、6bに送る。 When -A10 are inputted, the address buffer 1 sends the row address of the upper bits A0-A5 of the input address to the comparison circuit 4, and sends the column address of the lower bits A6-A10 column decoding circuit 6a, the 6b. 前記比較回路4は、入力されたロウアドレスA0−A5とロウアドレスラッチ回路3にラッチされているロウアドレスとを比較する。 The comparator circuit 4 compares the row address latched in the row address A0-A5 and the row address latch circuit 3 input. ここでの一致・不一致の結果はコマンドデコーダ2に送られる。 Match or mismatch result here is sent to the command decoder 2. ここで、ロウアドレスが一致した場合は、コマンドデコーダ2から、現在の状態を保持するようにAport側のロウデコード回路5aに信号が出力される。 Here, if the row addresses match, the command decoder 2, a signal is output to the row decode circuit 5a of Aport side to hold the current state. これにより、現在各メモリセルアレイC Thus, each memory cell current array C
でアクティブなワード線9aをそのまま保持しておくことができる。 In may have been keep the active word line 9a. また、各センスアンプ7aには、既にデータが読み出された状態であるので、前回と同一port In addition, each sense amplifier 7a, since already in a state in which data is read, the previous same port
であるAportのコラムデコード回路6aにより、入力コラムアドレスに応じたデータをデータ線対8aから出力する。 The column decoding circuit 6a of Aport is, outputs data corresponding to the input column address from the data line pair 8a. ここで、一致・不一致の結果に拘わらず、ロウアドレスラッチ回路3にラッチされているアドレスを入力アドレスに書き換えても動作上、問題はない。 Here, regardless of the match or mismatch result, the row address latch circuit 3 on work by rewriting the address latched in the input address, no problem.

【0033】ロウアドレスが不一致の場合は、前回と別系統のportのBport側が選択され、同時にコマンドデコーダ2が自動的にAport側のロウデコード回路5a及びコラムデコード回路6aのリセットを行う。 [0033] If the row address does not match is selected Bport side port of the previous and another system, the command decoder 2 automatically resets the Aport side of row decode circuit 5a and column decoding circuit 6a simultaneously. ロウアドレスラッチ回路3に新たにラッチされたアドレスにより、前回と別系統のBport側において、 The newly latched address to the row address latch circuit 3, the Bport side of previous and another system,
ロウデコード回路5bによるワード線9bの活性化、ビット線10bのデータの読み出し、センスアンプ7bでのデータのセンス動作という通常のデータ読み取り動作が行なわれる。 Activation of the word line 9b by row decode circuit 5b, the read data of the bit line 10b, normal data reading operation of the sense operation of data in sense amplifier 7b is performed. また、この動作と同時にAport側においてはプリチャージ動作が行なわれている。 Further, the precharge operation is performed in this operation at the same time Aport side.

【0034】図4は、本実施の形態におけるREAD動作におけるタイミングチャートである。 [0034] FIG. 4 is a timing chart in the READ operation in the present embodiment. 本実施の形態では、READコマンドの入力からデータの出力までに2 In this embodiment, 2 to the input of the READ command to the output of the data
サイクルを要し、アドレスが一致する場合には半サイクル後にコマンドが入力され、アドレスが一致しない場合には1サイクル後に次のコマンドが入力されるものとする。 Requires cycle, when the addresses match command is entered after a half cycle, when the addresses do not match shall next command after 1 cycle is input.

【0035】時間T1において、READコマンドが入力されて、Aport側のワード線9aが活性化される。 [0035] At time T1, READ command is input, aPort side of the word line 9a is activated. それに伴い、Aport側のビット線対10aに電位差が現れ、時間T2でデータの出力が行われている。 Accordingly, it appears a potential difference on the bit line pair 10a of Aport side, output of the data is performed at time T2.
また、時間T1から半クロック毎に同一アドレスでのR In addition, R in the same address every half clock from the time T1
EADコマンドが3回入力されており、時間T2、T EAD command has been entered three times, time T2, T
3、T4において各々同一portから連続してデータが出力されている。 3, data are continuously respectively from the same port at T4 is outputted. この連続データの出力の間、Apo Between the output of the continuous data, Apo
rt側のワード線9aは活性化されたままである。 Word line 9a of rt side remains activated. 時間T2において、ラッチされているアドレスとは異なるアドレスが入力されると、それまでオフ状態であったB At time T2, the different address is inputted to the address latched was turned off until then B
port側のワード線9bが立ち上がり、Bport側のビット線10b及びセンスアンプ7bによりセンス動作が行なわれる。 port side of the word line 9b rises, the sense operation is performed by the bit line 10b and the sense amplifier 7b of Bport side. この間にAport側には自動的にコマンドデコーダ2によりリセット信号が入力され、Ap Reset signal is input automatically by the command decoder 2 in Aport side during this time, Ap
ort側のワード線9aが立ち下がり、ビット線10a Falling ort side of the word line 9a, the bit line 10a
のイコライズ・プリチャージが行われる。 Equalizing pre-charge of is carried out. また、時間T In addition, time T
4において、時間T2に入力したアドレスと異なるアドレスが入力されると、Aport側のワード線9aが立ち上がり、Aport側のビット線10a及びセンスアンプ7aにより、センス動作が行なわれる。 In 4, when the address is different address entered in the time T2 is input, rise Aport side of the word line 9a, the bit line 10a and the sense amplifier 7a of Aport side, the sensing operation is performed. この間に、 During this time,
Bport側では自動的にリセット信号がコマンドデコーダ2により入力されて、Bport側のワード線9b Automatically reset signal is Bport side is input by the command decoder 2, the Bport side word line 9b
が立ち下がり、ビット線10bのプリチャージ・イコライズが行われる。 But it falls, precharge and equalize the bit line 10b is performed.

【0036】WRITE動作においても前記READ時と同様の動作であり、アドレスが一致している間は予め一方のportのセンスアンプにラッチされているデータを書き換える動作を行ない、アドレスが不一致の場合は、今までアクティブだったport側をリセットし、 [0036] The same operation as in the READ even WRITE operation, while the address match is performed an operation to rewrite the data latched in the sense amplifier in advance one port, if the address does not match , to reset the port side was active until now,
新しく入力されたアドレスに対応して別port側をアクティブすることにより、WRITE動作を行なう。 By activate another port side in response to a newly inputted address, performs a WRITE operation.

【0037】図5は、1つのメモリセルアレイCの内部構成を示す。 [0037] Figure 5 shows an internal configuration of one memory cell array C. 同図を用いて本実施の形態の半導体記憶装置の動作を説明すると、次の通りである。 When the operation of the semiconductor memory device of the present embodiment will be described with reference to the figure, it is as follows.

【0038】既に例えばロウアドレス0が選択されて、 [0038] already, for example, the row address 0 is selected,
ワード線A0が活性化されているとすると、Aport When the word line A0 is to be activated, aPort
側のセンスアンプ7aにメモリセルMCのデータが増幅されてラッチされている。 Data of the memory cell MC side sense amplifier 7a is amplified and latched. 次に、例えばロウアドレス2 Next, for example, the row address 2
が入力されると、比較回路4により不一致(ミスヒット)が判定される。 There is input, mismatch (miss) is determined by the comparison circuit 4. ここで、Aport側のワード線A Here, the Aport side word line A
2を用いてメモリセルMCにアクセスする場合には、既に活性化されているビット線10a及びセンスアンプ7 When accessing the memory cells MC by using the 2, bit line 10a and the sense amplifier 7 which has already been activated
aを用いて他のメモリセルMCからデータを読み出すことになって、データの破壊が生じるため、既に活性化しているAportとは別portのBportを用いてメモリセルMCにアクセスする。 Supposed to read the data from the other memory cells MC with a, for the destruction of data occurs, the already Aport which is activated to access a memory cell MC with Bport another port. 即ち、ローアドレス2 In other words, the row address 2
に対応したBport側のワード線B2を活性化して、 The word line B2 of Bport side corresponding to activated,
メモリセルMCからデータを読み出す。 The data is read from the memory cell MC. これと同時に、 At the same time,
Aport側では、ビット線10aのイコライズ及びプリチャージ動作を行って、次のアドレス入力に備える。 The Aport side, performs equalizing and precharging operation of the bit line 10a, ready for the next address input.
一方、Bport側では、センスアンプ7bに読み出されたデータはそのままラッチされる。 On the other hand, in the Bport side, data read by the sense amplifier 7b is directly latched.

【0039】以上のように、本実施の形態によれば、入力アドレスとチップ内部でラッチしているアドレスとを比較、判定し、その判定結果により高速データ転送モードとランダムアクセスモードとが切換えられるので、効率的なデータ転送が可能となり、DRAMとSRAMとの双方の機能を併せ持つ半導体記憶装置を提供できる。 [0039] As described above, according to this embodiment, comparing the input address and the address latched in the chip, determined, is switched and high-speed data transfer mode and random access mode by the determination result since enables efficient data transfer, it is possible to provide a semiconductor memory device having both the functions of both the DRAM and SRAM.

【0040】従って、本実施の形態の半導体記憶装置を例えばコンピュータに使用すれば次の効果が得られる。 [0040] Therefore, the following effects can be obtained by using the semiconductor memory device of the present embodiment, for example, a computer.
例えば、CPUとDRAMとの間に1次キャッシュ及び2次キャッシュを設けてデータ転送効率を上げるコンピュータシステムでは、本実施の形態の半導体記憶装置を用ると、保持しておきたいデータをそのままラッチできるので、キャッシュ容量を増やすことができ、より一層に高速なデータ転送が可能になる。 For example, CPU and a computer system to increase the data transfer efficiency by providing a primary cache and secondary cache between the DRAM, the semiconductor memory device of the present embodiment and Yeoul, holding the data want it latches because it can increase the cache capacity allows more high-speed data transfer.

【0041】更に、本実施の形態では、各メモリセルアレイCにおいて1本のワード線を同時に活性化したので、一度にラッチするデータ数が多くなり、ロウアドレスがヒットする確率が高くなる。 [0041] Further, in this embodiment, since the simultaneous activation of one word line in each memory cell array C, becomes large number of data to be latched at a time, the row address is the probability of a hit is increased. 尚、本発明はこれに限定されず、何れか1つのメモリセルアレイCにおいてのみ1本のワード線を活性化する場合を含むのは勿論である。 The present invention is not limited thereto, it is of course it includes a case of activating one word line only in any one of the memory cell array C.

【0042】(第2の実施の形態)図6は本発明の第2 [0042] (Second Embodiment) FIG. 6 is a second aspect of the present invention
の実施の形態の半導体記憶装置を示す。 It shows an embodiment of a semiconductor memory device.

【0043】同図において、1はアドレスが入力されるアドレスバッファ、2'はコマンド信号をデコードするコマンドデコーダ、3は、前記コマンドデコーダ2'から出力されるSET信号31によりアドレスがセットされ、且つCLR信号32を受けてそのアドレスのリセットを行なうロウアドレスラッチ回路、4は前記アドレスバッファ1のアドレスと前記ロウアドレスラッチ回路3 [0043] In the figure, 1 is an address buffer address is input, 2 'command decoder for decoding a command signal, 3, the command decoder 2' address is set by the SET signal 31 output from, and row address latch circuit resetting of the address receives the CLR signal 32, 4 the address buffer 1 an address and the row address latch circuit 3
のラッチアドレスとを比較し、その一致・不一致を判定する比較回路であって、その判定結果の信号ENDEC It compares the latch address, a comparing circuit for determining the match-mismatch, the determination result of the signal ENDEC
が前記コマンドデコーダ2'に出力される。 There is output to the command decoder 2 '. 前記ロウアドレスラッチ回路3にラッチすべきアドレスは、入力バッファ1及び比較回路4を介してロウアドレスラッチ回路3に入力される。 The row address address to be latched in the latch circuit 3 is input to the row address latch circuit 3 via the input buffer 1 and the comparison circuit 4.

【0044】また、5a、5bはコマンドデコーダ2' [0044] In addition, 5a, 5b the command decoder 2 '
からの制御信号を受けて入力アドレスのデコーディングを行なうロウデコード回路であって、Bport側のロウデコード回路5bは、前記ロウアドレスラッチ回路3 A row decode circuit for performing decoding of the input address in response to a control signal from a row decoder circuit 5b of Bport side, the row address latch circuit 3
でラッチされたアドレスを受ける。 In it receives the latched address. 一方、Aport側のロウデコード回路5aは、入力バッファ1に入力されたアドレスを前記比較回路4を介して入力する。 On the other hand, aPort side of row decode circuit 5a, an address that is input to the input buffer 1 input through the comparison circuit 4. 更に、 In addition,
6a、6bは各々のコラムデコード回路、7a、7bはセンスアンプ列である。 6a, 6b each of column decode circuit, 7a, 7b is a sense amplifier array. 簡単のため、ロウデコード回路5a、コラムデコード回路6a及びセンスアンプ列7a For simplicity, the row decode circuit 5a, column decoding circuit 6a and a sense amplifier array 7a
をAport側とし、ロウデコード回路5b、コラムデコード回路6b及びセンスアンプ列7bをBport側として、説明する。 Was a Aport side, row decode circuit 5b, the column decode circuit 6b and a sense amplifier array 7b as Bport side, it will be described.

【0045】以上のように構成された半導体記憶装置について、以下、その動作を説明する。 The structure semiconductor memory device as described above, the following will be explained.

【0046】ロウアドレスラッチ回路3は、コマンドデコーダ2'からのSET信号31により、入力バッファ1に入力されたロウアドレスをラッチし、CLR信号3 The row address latch circuit 3, the SET signal 31 from the command decoder 2 ', latches the row address inputted to the input buffer 1, CLR signal 3
2を入力しない限り、そのロウアドレスをラッチし続ける構成である。 Unless you enter a 2, a configuration in which it keeps latching the row address. 従って、Bport側においては、一度アドレスをラッチして、メモリセルMCからのデータを読み出して、増幅を行なうと、センスアンプ7bにデータがラッチされているので、高速にデータ転送を行うことが可能である。 Thus, in the Bport side, once it latches the address, reads the data from the memory cell MC, and when performing amplification, since the data to the sense amplifier 7b is latched, it is possible to transfer data at high speed it is. 一方、アドレスがミスヒットの場合には、Aport側からREAD又はWRITE動作が行なわれる。 On the other hand, if the address is a miss hit, READ or WRITE operation is performed from the Aport side. ミスヒットした場合においても、ロウアドレスラッチ回路3にラッチされているアドレスは保持されたままであるので、コマンドデコーダ2がCLR信号をロウアドレスラッチ回路3に入力するまでは、ラッチされたアドレスに対して高速にデータの入出力が可能である。 In case of miss hits, because the address latched in the row address latch circuit 3 remains held until the command decoder 2 inputs a CLR signal to the row address latch circuit 3, to latched address input and output of data at high speed Te is possible.

【0047】以下、Bport側のセンスアンプ7bに既にデータがラッチされている場合の動作について、説明する。 [0047] Hereinafter, the operation when the data already in the sense amplifier 7b of Bport side is latched, will be described.

【0048】先ず、ロウデコード回路5b及びコマンドデコーダ2'により、ロウアドレスラッチ回路3にラッチされているアドレスに対応するワード線9bが活性状態であり、センスアンプ7bにデータがラッチされているとする。 [0048] First, the row decode circuit 5b and a command decoder 2 ', the word line 9b corresponding to the address latched in the row address latch circuit 3 is in an active state, the data in the sense amplifier 7b is latched to. ここで、ロウデコーダ5aは非活性状態である。 Here, the row decoder 5a is inactive.

【0049】アドレスバッファ1にアドレスが入力されると、比較回路4において入力アドレスのロウアドレスとロウアドレスラッチ回路3にラッチされているロウアドレスとの比較が行われる。 [0049] When the address in the address buffer 1 is inputted, the comparison of the row address latched is made to a row address and a row address latch circuit 3 of the input address in the comparison circuit 4. ヒット・ミスヒットの結果の信号ENDECはコマンドデコーダ2'に送られ、アドレスがヒットした場合は、現在活性化されているワード線9bを保持するようにコマンドデコーダ2'からB The resulting signal ENDEC hit mishit 'is sent to, if the address is a hit, the command decoder 2 so as to hold the word line 9b which is currently activated' command decoder 2 B from
port側のロウデコード回路5b及びコラムアドレス回路6bに信号が出力される。 Signal is output to the port side of the row decode circuit 5b and the column address circuit 6b. この時点でも、Apor At this point, Apor
t側のロウデコーダ5aは非活性状態である。 t side of the row decoder 5a is inactive. アドレスがヒットしているので、データがセンスアンプ列7bにラッチされており、高速なデータ読み出し動作及び書き込み動作が行われる。 Since the address is a hit, the data are latched in the sense amplifier array 7b, a high-speed data read and write operations are performed.

【0050】アドレスがミスヒットの場合は、コマンドデコーダ2'によりAport側のロウデコーダ5aが活性状態になり、入力ロウアドレスに対してデコーディングを行なう。 [0050] If the address is a miss hit, aPort side of the row decoder 5a by the command decoder 2 'is in an active state, it performs decoding on the input row address. この時点においても、Bport側のロウデコーダ5b及びロウアドレスラッチ回路3にラッチされているアドレスに対応するワード線9bは活性化されたままである。 Also in this point, the word line 9b corresponding to the address latched in the row decoder 5b and the row address latch circuit 3 of Bport side remains activated. Aport側においては、通常のランダムアクセス動作が行なわれ、データをセンスアンプ7 In Aport side, normal random access operation is performed, the sense data amplifier 7
aにラッチし続けることは、行なわない。 It does not perform to continue to latch to a.

【0051】ロウアドレスラッチ回路3をリセットする場合は、外部コマンドをコマンドデコーダ2'に入力して、コマンドデコーダ2よりCLR信号を発生させることにより、リセットを行なう。 [0051] To reset the row address latch circuit 3 receives an external command to the command decoder 2 ', by generating a CLR signal from the command decoder 2 performs a reset. また、ロウアドレスラッチ回路3をセットする場合には、外部コマンドをコマンドデコーダ2'に入力してSET信号を発生させると共に、ラッチすべきアドレスを入力して、ロウアドレスラッチ回路3に必要なアドレスをセットすることができる。 Also, when setting the row address latch circuit 3, which both generates the SET signal by inputting an external command to the command decoder 2 ', enter the address to be latched, the address necessary to the row address latch circuit 3 it is possible to set the. 以上のような構成により、アドレスをリセットしない限りは、ラッチされているアドレスに対して擬似的なSRAMとして使用することも可能となる。 With the above configuration, unless reset the address, it is possible to use as a pseudo SRAM for the address being latched.

【0052】図7は、本実施の形態におけるREAD動作におけるタイミングチャートを示す。 [0052] Figure 7 shows a timing chart of READ operation in the present embodiment. 本実施の形態では、READコマンドの入力からデータ出力までは、2 In this embodiment, the input of the READ command to the data output, 2
サイクルのレイテンシーであるとし、また、アドレスがヒットする場合は、前回がアドレスヒット・ミスヒットに拘わらず半サイクル後にコマンドが入力され、連続したアドレスミスヒットの場合は、2サイクル後にコマンドが入力されるものとする。 And a latency cycle, and if the address is hit, the last command is entered after a half cycle regardless of the address hit miss, in the case of continuous addresses miss, the command is input after 2 cycles and shall. また、予め、Bport側のワード線9bが活性化され、ビット線対10bもフル振幅状態であって、センスアンプ列5bにデータがラッチされた状態となっているものとする。 Also, previously, the word line 9b of Bport side is activated, even bit line pairs 10b a full amplitude state, the data in the sense amplifier array 5b is assumed to be in a state of being latched. ここで、ワード線9bは、データがセンスアンプ7bにラッチされ、かつ十分にメモリセルMCにリストアされているならば、 Here, the word line 9b, the data is latched in the sense amplifier 7b, and if sufficiently is restored to the memory cell MC, and
閉じても問題はないが、ワード線9bを閉じてしまうと、現在読み出しているデータに対してリフレッシュを行なう必要が生じる。 No problem even closed, but If you close the word line 9b, necessary to perform the refresh for data currently being read occurs. 従って、読み出しているデータに対してはワード線9bを活性化させたままにしておき、 Thus, for read out are data Leave to activate the word line 9b,
絶えずリストアを行なう構成を採って、リフレッシュフリーを実現すると、疑似的なSRAMを構成することができる。 Adopts a configuration that constantly perform a restore, when implementing a refresh-free, it is possible to construct a pseudo SRAM.

【0053】先ず、時間T1でREADコマンドが入力され、予めラッチされているロウアドレスとの比較が行なわれるが、ここでは入力アドレスとラッチされたロウアドレスとが一致し、ヒットしたので、予めデータがラッチしてあるセンスアンプ5bよりデータの出力が行われる。 [0053] First, READ command is input at time T1, but compared with the row address which is previously latched is performed, where the row address inputted address and latch match, since the hit, data beforehand There output of data is carried out from the sense amplifier 5b, which are latched. 入力アドレスがヒットしている時間T2での動作も同様である。 Operation at the time T2 the input address has been hit in the same manner.

【0054】時間T3でのREADコマンドにおいてアドレスミスヒットが生じる。 [0054] address miss occurs in the READ command at the time T3. アドレスミスヒットが生じると、比較回路4からENDEC信号が発生し、コマンドデコーダ2'がAport側のロウデコード回路5a When the address miss occurs, ENDEC signal from the comparison circuit 4 is generated, the command decoder 2 'is Aport side row decode circuit 5a
を活性化することにより、Aport側のワード線9a By activating, aPort side of the word line 9a
を活性化する。 The activated. そして、メモリセルMCからデータの読み出し、増幅、データ転送、イコライズ・プリチャージという一連のREAD動作を行なう。 Then, read from the memory cell MC of the data, it amplifies the data transfer, a series of READ operation of equalizing precharge is performed. 一方、ロウアドレスラッチ回路3、Bport側のワード線9b及びビット線10bは時間T1の状態を保持したままである。 On the other hand, the word line 9b and the bit line 10b of the row address latch circuit 3, bport side remains held in the status in time T1.

【0055】時間T4では、入力アドレスが予めラッチされているアドレスと一致し、ヒットするので、時間T [0055] At time T4, match the address input address is pre-latch, since the hit, time T
1、T2と同様の動作を行なう。 1, performs the same operation as that of the T2. 時間T7では、入力アドレスがラッチされているアドレスと不一致となり、ミスヒットとなるため、前回のミスヒット時T3よりも2 At time T7, it will address the mismatch input address is latched, to become a miss hit, than miss the time T3 of the previous 2
クロック後のコマンド入力となる。 A command input after the clock. この時の動作は時間T3での動作と同様であるが、連続したアドレスミスヒットであって、データがラッチされていないAport Although the operation at this time is similar to the operation at time T3, a continuous addresses mishit, the data is not latched Aport
側でのランダムアクセス動作が連続して行われるために、コマンド入力までに2クロックの時間が必要となる。 For the random access operation on the part is continuously performed, it is necessary to time the two clocks to command input.

【0056】時間T8においては、外部コマンドが入力されて、コマンドデコーダ2'からはCLR信号が出力され、アドレスラッチ回路3にラッチされているロウアドレスがリセットされる。 [0056] At time T8, the external command is input, from the command decoder 2 'is output CLR signal, the row address latched in the address latch circuit 3 is reset. そして、時間T9において、 Then, at time T9,
次にラッチすべきアドレスを比較回路4を介してコマンドデコーダ2'に入力すると共に、外部コマンドを入力してコマンドデコーダ2'からSET信号をアドレスラッチ回路3に入力して、アドレスラッチ回路3に新たなアドレスがセットされる。 Then 'and inputs, the input the external command command decoder 2' command decoder 2 via the comparison circuit 4 an address to be latched to input from the SET signal to the address latch circuit 3, the address latch circuit 3 a new address is set.

【0057】以上のように、本実施の形態によれば、入力アドレスとチップ内部でラッチしているアドレスを比較、判定し、アドレスのヒット時には高速データ転送モードとなり、アドレスのミスヒット時にはランダムアクセスモードとなって、モードの切換えが可能な構成である。 [0057] As described above, according to this embodiment, comparing the address latched by the input address and the chip, the judgment becomes a high-speed data transfer mode when the hit address, a random access at the time of mishit address It becomes a mode, the switching of the mode, which is configured to be capable. 更に、内部でラッチするアドレスを外部コマンドにより制御する構成を採用したので、効率的なデータ転送ができる。 Further, since employing the configuration of controlling the external command address latched inside can efficient data transfer. チップ内部でアドレスをラッチしている期間はSRAMライクな動作を行なうと共に、通常のDRA With a period in which latches the address in the chip performs SRAM-like behavior, normal DRA
M動作をも行うという、同一チップ内で数種類のRAM That also performs the M operation, several types of RAM in the same chip
を疑似的に構成できる半導体記憶装置が得られる。 The semiconductor memory device is obtained which can be pseudo-configure.

【0058】本実施の形態の半導体記憶装置では、内部でラッチするアドレスを外部コマンドにより制御できるので、保持しておきたいデータを常時ラッチしておくR [0058] In the semiconductor memory device of the present embodiment, previously since the address latched inside can be controlled by an external command, always latches the data you want to keep R
OMとして使用できる。 It can be used as OM. 従って、センスアンプをキャッシュとして利用する従来のDRAMでは、データがミスヒットした場合には、現にラッチされているデータが頻繁にアクセスされるデータであってもDRAM単体ではそのデータはラッチしておくことができず、再度データを読み出す必要があったが、本実施の形態の半導体記憶装置では、頻繁にアクセスされるデータはそのままラッチした状態を保持しながら、新たに要求されるデータを入出力することが可能である。 Therefore, in the conventional DRAM utilizing the sense amplifiers as a cache, if the data is mishit, in fact DRAM itself be data latched data is frequently accessed keep the data latches it can not, it was necessary to read the data again, the semiconductor memory device of the present embodiment, while maintaining the frequent state data that it latches to be accessed, and outputting data to be newly requested it is possible to.

【0059】更に、常時利用するデータが限られ且つ高速データ転送が必要なデバイスでは、従来ではSRAM [0059] Furthermore, the required devices and the limited data available at all times high-speed data transfer, in the conventional SRAM
とDRAMとを組み合わせて対応していたが、本実施の形態の半導体記憶装置を用いれば、その要求を1チップで実現できる。 And was supported by a combination of a DRAM, the use of the semiconductor memory device of this embodiment can realize the request in one chip.

【0060】(第3の実施の形態)図8は、本発明の第3の実施の形態の半導体記憶装置を示す。 [0060] (Third Embodiment) FIG 8 shows a semiconductor memory device of the third embodiment of the present invention.

【0061】同図において、1はアドレスが入力されるアドレスバッファ、2''はコマンド信号をデコードするコマンドデコーダ(活性化手段)であって、SETa [0061] In the figure, 1 is an address buffer address is input, 2 '' is a command decoder for decoding a command signal (activating means), SETa
信号、SETb信号、及びCLRa信号、CLRb信号を出力する。 Signal, SETB signal, and CLRa signal, and outputs the CLRb signal. また、3a、3bは各々前記SETa信号、SETb信号によりアドレスがセットされ、且つ前記CLRa信号、CLRb信号によりアドレスのリセット行なうロウアドレスラッチ回路、4は前記アドレスバッファ1のアドレスと前記ロウアドレスラッチ回路3のラッチアドレスとを比較し、その一致、不一致を判定する比較回路、5a、5bはコマンドデコーダ2''からの信号を受けて入力アドレスのデコーディングを行なうロウデコード回路、6a、6bは各々コラムデコード回路、7a、7bはセンスアンプ列である。 Also, 3a, 3b are respectively the SETa signal, set address by SETb signal, and the CLRa signal, a reset is performed row address latch circuit of the address by CLRb signal, 4 is an address of said address buffer 1 the row address latch circuit 3 compares the latched address, the matching, the comparison circuit determines mismatch, 5a, row decode circuit 5b for performing decoding of the input address in response to a signal from the command decoder 2 '', 6a, 6b each column decoding circuit, 7a, 7b is a sense amplifier array. 簡単のため、 For the sake of simplicity,
ロウデコード回路5a、コラムデコード回路6a及びセンスアンプ列7aをAport側、及びロウデコード回路5b、コラムデコード回路6b及びセンスアンプ列7 Row decode circuit 5a, column decoding circuit 6a and a sense amplifier array 7a to Aport side, and the row decode circuit 5b, the column decode circuit 6b and the sense amplifier column 7
bをBport側とする。 b is referred to as Bport side.

【0062】以上のように構成された半導体記憶装置について、以下、その動作を説明する。 [0062] The structure semiconductor memory device as described above, the following will be explained.

【0063】ロウアドレスラッチ回路3a、3bは、コマンドデコーダ2''により各々SETa、SETb信号を受けてロウアドレスをラッチし、CLR32a、C [0063] The row address latch circuit 3a, 3b latches a row address upon receiving each SETa, the SETb signal by the command decoder 2 '', CLR32a, C
LR32b信号を入力しない限りはそのロウアドレスをラッチし続ける構成をとる。 Unless you enter the LR32b signal takes a configuration that keeps latching the row address. 更に、ラッチされたアドレスに従ってデータをAport及びBportのセンスアンプ列7a、7bにラッチすることにより、前記第2 Further, by latching data Aport and Bport row of sense amplifiers 7a, and 7b in accordance with the latched address, the second
の実施の形態と比較して2倍のデータをラッチすることができ、2倍のアドレスヒット率が得られる。 Data of 2-fold compared to the embodiment can be latched to, twice the address hit ratio. アドレスのヒット時における回路動作は、既述した動作と同様であるので、省略する。 Since the circuit operation during the hit of the address is the same as the operation described above, it will be omitted.

【0064】アドレスのミスヒット時においては、Ap [0064] At the time of the miss hit of the address, Ap
ort及びBport側のセンスアンプ7a,7bが共に活性化された状態であるので、一方のport側をリセットする必要がある。 ort and Bport side of the sense amplifier 7a, because 7b is in a state of being activated together, it is necessary to reset the one port side. そのために、コマンドデコーダ2''は比較回路4からアドレスミスヒットの信号を受けて、ロウアドレスラッチ回路3a、3bの一方にCL CL Therefore, the command decoder 2 '' receives the signal of the address miss from the comparator circuit 4, the row address latch circuit 3a, one of 3b
Ra又はCLRb信号を送る。 Send Ra or CLRb signal. このCLRa又はCLR This CLRa or CLR
b信号はミスヒット毎に、対応するアドレスラッチ回路3a、3bに交互に送られる。 b signals for each miss, the corresponding address latch circuits 3a, sent alternately 3b. 2port活性化後にはイコライズ・プリチャージ動作を経てランダムアクセス動作を行うため、2Tr1Cの動作と比べて遅くなる。 Because after 2port activation performing random access operation through the equalizing precharge operation, slower than the operation of 2Tr1C.

【0065】以上のように、本実施の形態によれば、内部でラッチするアドレスをAport及びBport別々に所有し、Aport、Bport各々のワード線9 [0065] As described above, according to this embodiment, owns the address latched inside aPort and bport separately, aPort, bport each word line 9
a,9b及びセンスアンプ7a,7bを同時に活性化させることにより、データを両portのセンスアンプ7 a, 9b and sense amplifiers 7a, by simultaneously activating 7b, the data of both port sense amplifier 7
a,7bにラッチするので、ラッチしているデータを2 a, since the latch to 7b, the latched data 2
倍にでき、アドレスヒット率を上げることが可能な半導体記憶装置が得られる。 Times can be, a semiconductor memory device capable of increasing the address hit ratio.

【0066】尚、アドレスのミスヒット時のアドレスリセット方法について、本実施の形態では、チップ内部の動作によりAport及びBportを交互にリセットしたが、外部コマンドにより、ミスヒット時にリセットするportを選択する手段を持たせたチップ構成することも可能である。 [0066] Note that the address reset method when mishit address, in this embodiment, resetting the Aport and Bport alternately by the operation of the chip, the external command to select the port to be reset when mishit it is also possible to chip configuration gave means.

【0067】また、チップ内の全ての2Tr1CのDR [0067] In addition, DR of all of 2Tr1C in the chip
AMコアについて本発明の実施の形態を適用する必要はなく、従来の2Tr1C構成とを混在させ、本実施の形態の領域と従来の2Tr1C構成の領域とを併せ持つチップ構成にすることも可能である。 It is not necessary to apply the embodiment of the present invention for AM core, mix a conventional 2Tr1C configuration, it is also possible to chip configuration having both region and the region of the conventional 2Tr1C configuration of this embodiment .

【0068】(第4の実施の形態)図9は本発明の第4 [0068] The fourth (4th Embodiment) FIG. 9 is the invention
の実施の形態を示し、、2portのセンスアンプからのデータ線への接続構成を示す。 It shows the embodiment illustrating the connection structure to the data line from the sense amplifier ,, 2port.

【0069】同図において、7a、7bは2portのセンスアンプ、8a、8bはデータ線対、10a、10 [0069] In the figure, 7a, 7b sense amplifier 2port, 8a, 8b are data line pairs, 10a, 10
bはビット線対である。 b is the bit line pair. また、80は前記センスアンプ7a,7bとデータ線対8a、8bとを前記ビット線対10a、10bを介して接続するインターリーブ回路(インターリーブ手段)であって、第1の切換回路(第1の切換手段)81と、第2の切換回路(第2の切換手段)82とを備える。 Also, 80 is the sense amplifiers 7a, 7b and the pair of data lines 8a, 8b and a pair of bit lines 10a, a interleaving circuit connected through the 10b (interleaving means), a first switching circuit (first It comprises a switching means) 81, and a second switching circuit (second switching means) 82. 前記第1の切換回路81は、各ビット線対10a,10bに配置されたトランジスタ61 Said first switching circuit 81, the transistors arranged in each pair of bit lines 10a, 10b 61
a、61bを有し、これ等トランジスタはport選択信号PSELa,PSELbにより制御される。 a, it has a 61b, which like the transistor is port selection signal PSELa, is controlled by PSELb. また、 Also,
前記第2の切換回路82は、2portのビット線対1 Said second switching circuit 82, the bit line pair 2port 1
0a,10bを相互に接続する2個のトランジスタ62 0a, 2 pieces of transistors for connecting the 10b mutually 62
と、Aport側のビット線対10aをAport側のデータ線対8aに接続する2個のトランジスタ63a When the two transistors 63a for connecting the bit line pair 10a of Aport side to the data line pair 8a of Aport side
と、Bport側のビット線対10bをBport側のデータ線対8bに接続する2個のトランジスタ63bとを持ち、前記トランジスタ62はデータ線選択信号DS When, having a two transistor 63b which connects the bit line pair 10b of Bport side to the data line pair 8b of Bport side, the transistor 62 is the data line selection signal DS
ELcにより制御され、前記Aport側のトランジスタ63aはデータ線選択信号DSELaにより制御され、前記Bport側のトランジスタ63bはデータ線選択信号DSELbにより制御され、前記ビット線対同士を接続するトランジスタ62はデータ線選択信号DS Is controlled by ELc, the Aport side of the transistor 63a is controlled by the data line selection signal DSELa, the Bport side of the transistor 63b is controlled by the data line selection signal DSELb, transistor 62 is a data line for connecting the bit line pair to each other selection signal DS
ELcにより制御される。 It is controlled by the ELc.

【0070】以上のように構成された半導体記憶装置について、以下、その動作を説明する。 [0070] The structure semiconductor memory device as described above, the following will be explained.

【0071】Aport側のセンスアンプ7aがデータ線8aに接続されるときを考えると、先ず、センスアンプ7aによりデータのセンス動作が行なわれる。 [0071] Aport side of the sense amplifier 7a is given the time to be connected to the data lines 8a, firstly, the sensing operation of data is performed by the sense amplifier 7a. 充分にセンスが行われると、Aport側のセンスアンプ7a If enough sense is carried out, the Aport side sense amplifier 7a
をデータ線8aに接続するためにPSELa信号が入力される。 PSELa signal is input to connect to the data lines 8a and. ここで、データ線8aに接続するために、DS Here, in order to connect to the data lines 8a, DS
ELaはH、DSELbはL、DSELcはLとなり、 ELa is H, DSELb is L, DSELc becomes L,
センスアンプ7aからの出力はデータ線8aに送られる。 The output from the sense amplifier 7a is sent to the data lines 8a. ここで、DSELcの動作としては、センスアンプ7aとデータ線8a、及びセンスアンプ7bとデータ線8bとが接続される場合にはLの信号であり、それ以外の場合はHの信号となって、データ線を切換えることが可能である。 Here, the operation of DSELc, when the sense amplifier 7a and the data lines 8a, and in which the sense amplifier 7b and the data line 8b is connected is a signal L, and otherwise becomes signal H , it is possible to switch the data line. DSELc信号の作り方は、図10に一例を示すように、2個のEXOR回路71と1個のOR回路72との組み合わせで実現可能である。 How to make DSELc signals, as exemplified in FIG. 10 can be realized in combination with two EXOR circuit 71 and one OR circuit 72.

【0072】次に、Aport側のセンスアンプ7aをBport側のデータ線8bに接続する場合を考えると、Aport側のセンスアンプ7aを出力を受けるためにHの信号PSELaが入力されることは前述と同一である。 Next, considering a case of connecting the sense amplifier 7a of Aport side data line 8b of Bport side, the H signal PSELa is input to receive an output sense amplifier 7a of Aport side above it is the same as. ここで、Bport側のデータ線8bに接続するために、信号DSELaはL、信号DSELbはH、 Here, in order to connect to the data line 8b of Bport side, signal DSELa is L, the signal DSELb is H,
信号DSELcはHとすることにより、Aport側のセンスアンプ7aとBport側のデータ線8bとが接続されて、データの入出力が可能となる。 Signal DSELc is by a H, is connected to the data line 8b of sense amplifiers 7a and Bport side Aport side, data input and output becomes possible.

【0073】以上説明したように、本実施の形態によれば、センスアンプにラッチされているデータを高速に読み出しする場合には、同portのセンスアンプとデータ線と接続するのではなく、データ線をインターリーブ動作させることにより、データ線のプリチャージを待つことなく高速データ転送が可能となる。 [0073] As described above, according to this embodiment, when reading out the data latched in the sense amplifier at high speed, rather than connecting the sense amplifier and the data line of the port, the data by interleaving operation line, high-speed data transfer can be performed without waiting for the precharging of the data line.

【0074】 [0074]

【発明の効果】以上説明したように、請求項1記載の発明によれば、2Tr1c構成のメモリセルを持つ半導体記憶装置において、既にラッチされているアドレスが再入力された際には、既にセンスアンプにラッチされているデータを直接読み出し又は書き換えるので、高速なアクセスが可能である。 As described in the foregoing, according to the first aspect of the invention, the semiconductor memory device having a memory cell of 2Tr1c arrangement, already when the address latched is reentered, already sense since the data latched by the amplifier directly read or rewritten, which enables high-speed access. しかも、センスアンプのデータが書き換えられていた場合に、リードミス又はライトミスにより新たなデータにアクセスすることが必要になった際にも、前記データが書き換えられたセンスアンプのp Moreover, when the data of the sense amplifier has been rewritten, when the access to the new data is needed by the read miss or write miss also, the sense amplifier in which the data is rewritten p
ortとは別のportを用いて新たなデータにアクセスするので、リードミス又はライトミス時での新たなデータへのアクセス時間を短縮することができる。 Since the ort accessing new data using another port, it is possible to shorten the access time to the new data at the time of a read miss or write miss.

【0075】また、請求項2記載の発明によれば、複数列のセンスアンプにデータをラッチしておくので、データのヒット率が高くなる。 [0075] According to the second aspect of the present invention, since the previously latched data in the sense amplifier of the plurality of rows, the hit rate of the data is high.

【0076】更に、請求項3記載の発明によれば、アドレスのミスヒット時には、自動的に現在アクティブになっているportをリセットしたので、外部制御を簡略化することができる。 [0076] Further, according to the third aspect of the present invention, at the time of mishit address automatically since the reset port that is currently active, it is possible to simplify the external control.

【0077】加えて、請求項4記載の発明によれば、所望のデータをセンスアンプにラッチしておくようにしたので、頻繁にアクセスするデータの高速な読み出し及び書き換えが可能である。 [0077] In addition, according to the fourth aspect of the invention, since as previously latched desired data to the sense amplifier, which enables high-speed reading and rewriting of data to be frequently accessed. しかも、所望データを常時センスアンプにラッチしておくので、あたかもDRAMにS In addition, since keep the latch to constantly sense amplifier of the desired data, as if S in DRAM
RAMが組込まれたと同等になる。 Become equivalent to the RAM is incorporated.

【0078】また、請求項5記載の発明によれば、データがセンスアンプにラッチされている間、そのデータに対応するワード線を活性化状態に保持したので、メモリセルに常時リストアを行なうことが可能である。 [0078] According to the invention of claim 5, wherein, while the data is latched in the sense amplifier, since holding the word line corresponding to the data in the active state, to perform always restore the memory cell it is possible.

【0079】更に、請求項6記載の発明によれば、同一アレイにおいて2portのセンスアンプを同時に活性化したので、キャッシュとして利用できるデータ量を増やすことが可能である。 [0079] Further, according to the sixth aspect of the present invention, since the simultaneously activated sense amplifiers 2port in the same array, it is possible to increase the amount of data that can be used as a cache.

【0080】加えて、請求項7及び請求項8に記載の発明によれば、2portのデータ線対をインターリーブ動作させたので、データヒット時においても、データ線対のプリチャージを待つことなく、高速なデータ転送が可能である。 [0080] In addition, according to the invention described in claim 7 and claim 8, since then interleave operation data line pair 2port, even when data hit, without waiting for the precharging of the data line pair, high-speed data transfer is possible.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態の半導体記憶装置のブロック図である。 1 is a block diagram of a semiconductor memory device of the first embodiment of the present invention.

【図2】同実施の形態の半導体記憶装置のメモリセルアレイの内部構成を示す図である。 2 is a diagram showing the internal configuration of the memory cell array of the semiconductor memory device of the same embodiment.

【図3】同半導体記憶装置の基本的動作のタイミングチャートを示す図である。 3 is a diagram showing a timing chart of the basic operation of the semiconductor memory device.

【図4】同半導体記憶装置の特徴的な動作のタイミングチャートを示す図である。 4 is a diagram showing a timing chart of characteristic operations of the semiconductor memory device.

【図5】同半導体記憶装置のメモリセルアレイの詳細な構成を示す図である。 5 is a diagram showing the detailed structure of the memory cell array in the semiconductor memory device.

【図6】本発明の第2の実施の形態の半導体記憶装置のブロック図である。 6 is a block diagram of a semiconductor memory device of the second embodiment of the present invention.

【図7】同半導体記憶装置のタイミングチャートを示す図である。 7 is a diagram showing a timing chart of the semiconductor memory device.

【図8】本発明の第3の実施の形態の半導体記憶装置のブロック図である。 8 is a block diagram of a semiconductor memory device of the third embodiment of the present invention.

【図9】データ線のインターリーブ動作を行うための構成を示す図である。 9 is a diagram showing a configuration for performing the interleave operation of the data line.

【図10】データ線の選択を行なうための信号発生回路の一例を示す図である。 10 is a diagram showing an example of a signal generation circuit for selecting the data line.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 アドレスバッファ 2 コマンドデコーダ(制御手段、リセット手段、 1 address buffer 2 command decoder (control means, reset means,
セット手段及び保持手段) 2' コマンドデコーダ 2'' コマンドデコーダ(活性化手段) 3 アドレスラッチ回路 4 比較回路(判定手段) 5 ロウデコード回路 6 コラムデコード回路 7 センスアンプ 8 データ線対 21 ワード線 22 ビット線 71 EXOR回路 72 OR回路 80 インターリーブ回路(インターリーブ手段) 81 第1の切換回路(第1の切換手段) 82 第1の切換回路(第2の切換手段) Set means and holding means) 2 'command decoder 2' 'command decoder (activating means) 3 address latch circuit 4 comparator circuit (determination means) 5 row decode circuit 6 column decoding circuit 7 a sense amplifier 8 data line pair 21 wordline 22 bit line 71 EXOR circuit 72 OR circuit 80 interleave circuit (interleaving means) 81 first switching circuit (first switching means) 82 first switching circuit (second switching means)

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 2個のトランジスタ及び1個のキャパシタで各々構成される多数のメモリセルと、 1メモリセル当たり2portのセンスアンプと、 アドレスをラッチするラッチ手段と、 前記ラッチ手段にラッチされたアドレスを、新たに入力されたアドレスと比較し、その一致又は不一致を判定する判定手段と、 前記判定手段の判定結果が「一致」のとき、前回のアクセス時にセンスアンプにラッチされたデータを読み出し又は前記ラッチされたデータを書き換え、前記判定手段の判定結果が「不一致」のとき、前回のアクセス時に使用したセンスアンプとは別portのセンスアンプを用いてアクセスする制御手段とを備えたことを特徴とする半導体記憶装置。 And 1. A two transistors and one of a number of memory cells each constituted by a capacitor, a sense amplifier 2port per memory cell, a latch means for latching the address, which is latched in said latch means the address is compared with the newly input address, a determination unit configured to determine the matching or mismatch, when the determination result of said determining means is "match", reads the data latched by the sense amplifier during the previous access or rewriting the latched data, the determination result of said determining means is "mismatch", that is the sense amplifiers used in the previous access and control means for accessing with a sense amplifier of another port the semiconductor memory device according to claim.
  2. 【請求項2】 前記各メモリセルのトランジスタを制御する2portの多数のワード線を備え、この2por Wherein a number of word lines of 2port controlling the transistors of each memory cell, this 2por
    tのワード線のうち同一portに属する複数本のワード線には同一アドレスが割り付けられていて、 少なくとも一方のportのセンスアンプを複数列同時に活性化して、前記複数列のセンスアンプにデータをラッチすることを特徴とする請求項1記載の半導体記憶装置。 The plurality of word lines belonging to the same port of the word lines of t have been allocated the same address, the sense amplifier of at least one of the port and a plurality of columns simultaneously activated, latch the data in the sense amplifier of the plurality of rows the semiconductor memory device according to claim 1, characterized in that.
  3. 【請求項3】 1メモリセル当たり2portを持つビット線と、 前記判定手段の判定結果が「不一致」のとき、データがラッチされているセンスアンプの属するportのビット線を自動的にプリチャージするリセット手段とを備えたことを特徴とする請求項1記載の半導体記憶装置。 3. A 1-bit line with 2port per memory cell, if the determination result of said determining means is "mismatch", automatically precharging the bit lines of the port which belongs sense amplifier data is latched the semiconductor memory device according to claim 1, further comprising a reset means.
  4. 【請求項4】 前記ラッチ手段に所望のアドレスをセットするセット手段を有して、 前記所望のアドレスに対応する所望のデータを前記センスアンプにラッチしておくことを特徴とする請求項1記載の半導体記憶装置。 4. a set means for setting a desired address in said latch means, according to claim 1, wherein the previously latched desired data corresponding to the desired address to the sense amplifier the semiconductor memory device.
  5. 【請求項5】 前記各メモリセルのトランジスタを制御する2portの多数のワード線と、 前記ラッチ手段にラッチされたアドレスに対応するデータがセンスアンプにラッチされている間、前記ラッチされたアドレスに対応するワード線を活性化状態に保持する保持手段とを備えたことを特徴とする請求項1記載の半導体記憶装置。 5. A plurality of word lines of 2port controlling the transistors of each memory cell, while the data corresponding to the latched address to said latch means is latched in the sense amplifier, the latched address the semiconductor memory device according to claim 1, characterized in that a holding means for holding a corresponding word line in the activated state.
  6. 【請求項6】 2個のトランジスタと1個のキャパシタで各々構成される多数のメモリセルを持つ複数のメモリアレイと、 1メモリセル当たり2portのセンスアンプと、 前記複数のメモリアレイの各々において、所定の列のメモリセルの一方のportのセンスアンプ、及び他の列のメモリセルの他方のportのセンスアンプを同時に活性化する活性化手段とを備えたことを特徴とする半導体記憶装置。 6. A two transistors and a plurality of memory array having a plurality of memory cells each constituted by one capacitor, and a sense amplifier 2port per memory cell, in each of the plurality of memory arrays, the semiconductor memory device characterized by comprising an activation means for simultaneously activating one port of the sense amplifier, and the other memory cell columns other sense amplifiers port of the memory cells of the given row.
  7. 【請求項7】 2portのセンスアンプとデータを入出力する2portのデータ線対と、前記2portのデータ線対をインターリーブ動作させるインターリーブ手段とを備えることを特徴とする請求項1又は請求項6 7. A pair of data lines 2port for inputting and outputting a sense amplifier and data 2port, claim 1 or claim, characterized in that it comprises interleaving means for interleaving operation data line pair of said 2port 6
    記載の半導体記憶装置。 The semiconductor memory device according.
  8. 【請求項8】 前記2portのセンスアンプに接続される2portのビット線対を備え、 前記インターリーブ手段は、 前記2portのビット線対に配置された第1の切換手段と、 前記2portのビット線対と前記2portのデータ線対とを接続を切換える第2の切換手段とを備えたことを特徴とする請求項7記載の半導体記憶装置。 8. A comprising a pair of bit lines 2port connected to the sense amplifier of the 2port, said interleaving means includes a first switching means arranged in a bit line pair of the 2port, bit line pairs of said 2port the semiconductor memory device according to claim 7, characterized in that a second switching means for switching the connection between the data line pair of said 2port with.
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