JP2001102377A - Integrated circuit - Google Patents

Integrated circuit

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JP2001102377A JP2000248125A JP2000248125A JP2001102377A JP 2001102377 A JP2001102377 A JP 2001102377A JP 2000248125 A JP2000248125 A JP 2000248125A JP 2000248125 A JP2000248125 A JP 2000248125A JP 2001102377 A JP2001102377 A JP 2001102377A
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W Gibson Gerard
ダブリュー．ギブソン ジェラルド
Alan Little Steven
アラン リトル スティーブン
Dorumondo Robby Mary
ドルモンド ロビー メアリー
Joseph Bittokabaji Daniel
ジョセフ ビットカバジ ダニエル
Thomas Michael Wolf
マイケル ウォルフ トーマス
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Abstract

PROBLEM TO BE SOLVED: To provide a method for forming a dielectric layer of low permittivity in an integrated circuit. SOLUTION: A step, where a dielectric layer of multi-layer structure is formed on a substrate, is provided, with the dielectric layer of multilayer structure comprising a structure-body layer and a dielectric layer of low pesmittivity.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、集積回路構造に関
し、特に、ライン間のキャパシタンスを低減した、集積
回路構造体を提供する。The present invention relates to an integrated circuit structure, and more particularly, to an integrated circuit structure with reduced line-to-line capacitance.

【０００２】[0002]

【従来の技術】集積回路における集積化と小型化によ
り、集積回路内の特徴物間のスペースが低減されてい
る。このようなスペースの低減は、集積回路内の浮遊キ
ャパシタンス容量の主要な要素になることになるレベル
内の導電体あるいはライン間のキャパシタンス
（ＣL-L）となる。誘電率の低い材料を層間の誘電体（i
nter-layer dielectric：ＩＬＤ）として用いて、集積
回路がライン間のキャパシタンスを低減するのを補助し
ている。2. Description of the Related Art The integration and miniaturization of integrated circuits has reduced the space between features in the integrated circuit. Such space reduction results in conductor or line-to-line capacitance (C LL ) within the level that will be a major factor in stray capacitance capacitance within an integrated circuit. A material having a low dielectric constant is replaced with a dielectric (i
Used as an nter-layer dielectric (ILD) to help integrated circuits reduce line-to-line capacitance.

【０００３】ライン間のキャパシタンスＣL-Lが増加す
ると、トレンチと貫通孔を組み合わせた二重食刻導体構
造に影響を及ぼす。したがって、低誘電率（低ｋ）材料
が、二重食刻構造で用いられる。ある技術は、トレンチ
用の層と貫通孔用の層の両方に、低誘電率の材料の単一
層を用いている。低誘電率の単一の誘電体層を使用する
と、ライン間のキャパシタンスを低減することになる
が、低誘電率の単一誘電体層で二重食刻構造を製造する
ことは困難である。このプロセスは、十分制御されたト
レンチエッチングを必要とする。このトレンチエッチン
グは、ウェハ内あるいはウェハ間で優れた均一性を有
し、そしてエッチング速度は、エッチングの幅とは独立
（無関係）でなければならない。さらにまた、トレンチ
の底部を平坦にしなければならない。これは、従来のエ
ッチングツールを用いて達成することは困難である。[0003] Increasing the line-to-line capacitance CLL affects the double etched conductor structure combining trenches and through holes. Therefore, a low dielectric constant (low k) material is used in the double etched structure. One technique uses a single layer of a low dielectric constant material for both the trench and through hole layers. Although the use of a single low dielectric constant dielectric layer will reduce line-to-line capacitance, it is difficult to fabricate a double etched structure with a low dielectric constant single dielectric layer. This process requires a well controlled trench etch. The trench etch has excellent uniformity within and between wafers, and the etch rate must be independent (independent) of the width of the etch. Furthermore, the bottom of the trench must be flat. This is difficult to achieve using conventional etching tools.

【０００４】二重食刻構造で低誘電率の材料を組み込む
別の技術は、トレンチ用の層と貫通孔用の層の間に、エ
ッチストップ層を用いていることである（ここでもま
た、同一材料をトレンチ用の層と貫通孔用の層の両方に
用いている）。エッチストップ層は、トレンチ用の誘電
体層と貫通孔用の誘電体層の間に、高い選択性のあるエ
ッチング機能を提供するが、このエッチストッププロセ
スは比較的複雑である。このエッチストップ層は、従来
の堆積プロセスにさらに別のステップを追加させること
になり、多くの場合エッチストップ層用に必要とされる
堆積ツールは、トレンチ用と貫通孔用の誘電体層の堆積
用に用いられるものとは同じではない。これにより処理
時間とコストがかかる。最終的に、３つの層の積層構造
体を制御することは困難であるが、その理由は、通常使
用される光学厚さの測定は、このような複雑な構造体で
実行することは難しいからである。Another technique for incorporating low dielectric constant materials in a double etched structure is to use an etch stop layer between the layer for the trench and the layer for the through hole (again, The same material is used for both the trench layer and the through hole layer). Although the etch stop layer provides a highly selective etching function between the dielectric layer for the trench and the dielectric layer for the through hole, the etch stop process is relatively complex. This etch stop layer adds yet another step to conventional deposition processes, and the deposition tools often required for etch stop layers are the deposition of dielectric layers for trenches and through holes. Not the same as those used for This adds processing time and cost. Ultimately, it is difficult to control a three-layer stack structure because commonly used optical thickness measurements are difficult to perform on such complex structures. It is.

【０００５】上記の欠点に加えて入手可能な低誘電率の
誘電体材料の多くは、二酸化シリコンに比較して柔らか
く、熱伝導率や熱拡散が乏しい。従って、ライン間キャ
パシタンスを低減する低誘電率の単一の誘電体層を使用
することは実用的ではない。In addition to the above disadvantages, many of the available low dielectric constant dielectric materials are softer than silicon dioxide and have poor thermal conductivity and thermal diffusion. Therefore, it is not practical to use a single low dielectric constant dielectric layer to reduce line-to-line capacitance.

【０００６】[0006]

【発明が解決しようとする課題】本発明の目的は、集積
回路にライン間のキャパシタンスを低減する代替構造を
提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide an integrated circuit with an alternative structure that reduces line-to-line capacitance.

【０００７】[0007]

【課題を解決するための手段】本発明は、ライン間キャ
パシタンス（ＣL-L）を低減する多層構造の誘電体を有
する集積回路である。本発明は、第１誘電体層を有し、
さらにこの第１誘電体層の上に堆積される第２誘電体層
を有する。この第２誘電体層は、低誘電率の誘電体材料
を有し、層間誘電体の全体の誘電率を低下させる。第１
誘電体層は、第２誘電体層に対する構造的支持機構を備
え、さらに集積回路から熱拡散する特徴を有する。層間
誘電体の誘電率を低下させることによって、集積回路の
レベル間、またはライン間キャパシタンスが低減され
る。SUMMARY OF THE INVENTION The present invention is an integrated circuit having a multi-layer dielectric that reduces line-to-line capacitance (C LL ). The present invention has a first dielectric layer,
And a second dielectric layer deposited over the first dielectric layer. The second dielectric layer has a low dielectric constant dielectric material and lowers the overall dielectric constant of the interlayer dielectric. First
The dielectric layer has a structural support for the second dielectric layer and has the characteristic of thermally diffusing from the integrated circuit. Reducing the dielectric constant of the interlayer dielectric reduces the inter-level or inter-line capacitance of the integrated circuit.

【０００８】[0008]

【発明の実施の形態】本発明は多層構造の誘電体層を有
する集積回路を提供する。この誘電体層はライン間キャ
パシタンスを低減する第２誘電体と、それに対する構造
的支持機能を備えた第１誘電層を有する。図１におい
て、第１誘電体層１０１が基板１００の上に堆積され、
この第１誘電体層１０１の上に第２誘電体層１０２が堆
積される。第１誘電体層１０１は、第２誘電体層１０２
に対する構造的支持機構を与える良好な伝熱特性を有す
る。第２誘電体層１０２は、低誘電率（低ｋ）の材料製
である。図１に示される多層構造の誘電体層は、導電性
部分１０３の間にある浮遊キャパシタンスを低減してい
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an integrated circuit having a multi-layer dielectric layer. The dielectric layer has a second dielectric that reduces line-to-line capacitance and a first dielectric layer that provides structural support thereto. In FIG. 1, a first dielectric layer 101 is deposited on a substrate 100,
On this first dielectric layer 101, a second dielectric layer 102 is deposited. The first dielectric layer 101 includes a second dielectric layer 102
It has good heat transfer properties to provide a structural support mechanism for The second dielectric layer 102 is made of a material having a low dielectric constant (low k). The multi-layer dielectric layer shown in FIG. 1 reduces the stray capacitance between the conductive portions 103.

【０００９】図１に示す実施例においては、本発明は、
例えば導電性ランナーである導電性部分１０３間のＣ
L-Lを低減している。第１誘電体層１０１は、構造体層
とも称し、また第２誘電体層１０２は、低誘電率（低
ｋ）の誘電体層とも称する。図２−８に示す実施例にお
いて、ライン間キャパシタンスを低減させた二重食刻構
造が開示されている。この二重食刻構造の実施例におい
ては、第１誘電体層１０１は、貫通孔用誘電対称とも称
するが、その理由は、この層に貫通孔が形成されるから
であり、第２誘電体層１０２はトレンチ用誘電体層とも
称するが、その理由はトレンチがこの層に形成されるか
らである。図１に示す構造体を製造する代表的な技術
は、次に述べる実施例で説明した方法と実質的に同じで
ある。In the embodiment shown in FIG.
For example, C between conductive portions 103 which is a conductive runner
LL has been reduced. The first dielectric layer 101 is also referred to as a structural layer, and the second dielectric layer 102 is also referred to as a low dielectric constant (low k) dielectric layer. In the embodiment shown in FIGS. 2-8, a double etched structure with reduced inter-line capacitance is disclosed. In the embodiment of this double etching structure, the first dielectric layer 101 is also called dielectric symmetry for a through-hole, because a through-hole is formed in this layer, and the second dielectric Layer 102 is also referred to as a trench dielectric layer because trenches are formed in this layer. A typical technique for manufacturing the structure shown in FIG. 1 is substantially the same as the method described in the following embodiment.

【００１０】図２において、基板２０１は標準技術によ
りその上に形成された導電性部分２０２を有する。この
基板２０１は、シリコン、ＧａＡｓ、ＳｉＧｅのような
半導体、あるいは誘電体材料製である。貫通孔用層２０
３は、従来の堆積技術により基板２０１の上に形成さ
れ、その厚さは、６００〜９００ｎｍである。同図にお
いて、貫通孔用層２０３は、プラズマ強化ＣＶＤ（ＰＥ
ＣＶＤ）あるいは高密度プラズマＣＶＤ（ＨＤＰ−ＣＶ
Ｄ）で形成される。この貫通孔用の誘電体の材料は、機
械的特性、熱的特性、プラズマエッチング用の特性を考
慮して選択される。このためこの層は、トレンチ用層２
０４に機械的な安定性／剛性を与える。貫通孔用層２０
３は、トレンチ用の誘電体材料よりも熱拡散が良好で、
以下に説明するように、トレンチ用の誘電体層とは異な
るエッチング速度を有する。ヤング率が６０ＧＰａ〜１
２０ＧＰａで、熱伝導率が９．０ｍＷ／ｃｍ−Ｋ〜１
７．０ｍＷ／ｃｍ−Ｋの範囲の材料が貫通孔用誘電体層
として用いることができる。このような材料の例は、こ
れに限定されるわけではないが、二酸化シリコン、フッ
素をドーピングしたに酸化シリコン（これはフルオロシ
リケートガラス（fluorosilicate glass：ＦＳＧ）とし
て知られている）。Referring to FIG. 2, a substrate 201 has a conductive portion 202 formed thereon by standard techniques. The substrate 201 is made of a semiconductor such as silicon, GaAs, or SiGe, or a dielectric material. Layer 20 for through hole
3 is formed on the substrate 201 by a conventional deposition technique, and has a thickness of 600 to 900 nm. In the figure, a through-hole layer 203 is formed by plasma-enhanced CVD (PE).
CVD) or high-density plasma CVD (HDP-CV)
D). The material of the dielectric material for the through hole is selected in consideration of mechanical properties, thermal properties, and properties for plasma etching. For this reason, this layer is used as the trench layer 2
Give 04 mechanical stability / rigidity. Layer 20 for through hole
3 has better thermal diffusion than the dielectric material for the trench,
As described below, it has a different etch rate than the dielectric layer for the trench. Young's modulus is 60 GPa-1
At 20 GPa, the thermal conductivity is 9.0 mW / cm-K to 1
A material in the range of 7.0 mW / cm-K can be used as the through hole dielectric layer. Examples of such materials include, but are not limited to, silicon dioxide, fluorine-doped silicon oxide (also known as fluorosilicate glass (FSG)).

【００１１】貫通孔用層２０３の形成後、トレンチ用層
２０４が貫通孔用層２０３の上に形成され、その厚さは
３００〜８００ｎｍである。このトレンチ用層２０４
は、標準のスピンオン技術およびＰＥＣＶＤで堆積され
る。このトレンチ用層２０４の材料は、低誘電率の有機
ポリマ（例、DOWChemical Companyの登録商標、ＳＩＬ
Ｋ）と、ハイブリッドオルガノシロキサンポリマ（例、
Allied Signal Corporationの商標、ＨＯＳＰ）と、ナ
ノポーラスシリケイトガラス（例、Allied SignalCorpo
rationの商標、ナノガラス）と、オルガノシリケートガ
ラス（例、AlliedMaterials Corporationの商標、ブラ
ックダイヤモンド、あるいは、Novellus Corporationの
商標、ＣＯＲＥＬ）である。本発明の一実施例において
は、トレンチ用層２０４の誘電率は、貫通孔用層２０３
の誘電率よりも低い。同図において、トレンチ用層２０
４は、２．０〜３．７のオーダーの誘電率を有する。し
かし、貫通孔用層２０３として２．０以下の誘電率を有
する材料を使用することも可能である。低誘電率のトレ
ンチ用層２０４は、層間誘電体（interlayer dielectri
c：ＩＬＤ）の全体の誘電率を低下させ、これによりラ
イン間キャパシタンスを低下させる。After the formation of the through hole layer 203, a trench layer 204 is formed on the through hole layer 203, and has a thickness of 300 to 800 nm. This trench layer 204
Is deposited using standard spin-on techniques and PECVD. The material of the trench layer 204 is an organic polymer having a low dielectric constant (eg, a registered trademark of DOWC Chemical Company, SIL)
K) and a hybrid organosiloxane polymer (eg,
Allied Signal Corporation trademark, HOSP) and nanoporous silicate glass (eg, Allied SignalCorpo)
ration trademark, nanoglass) and organosilicate glass (eg, a trademark of Allied Materials Corporation, black diamond, or a trademark of Novellus Corporation, COREL). In one embodiment of the present invention, the dielectric constant of the trench layer 204 is
Lower than the dielectric constant of In FIG.
4 has a dielectric constant on the order of 2.0 to 3.7. However, it is also possible to use a material having a dielectric constant of 2.0 or less for the through-hole layer 203. The low dielectric constant trench layer 204 is an interlayer dielectri.
c: lowers the overall permittivity of ILD), thereby lowering the line-to-line capacitance.

【００１２】図３において、完全貫通孔２０５が示され
ている。本発明の一実施例においては、完全貫通孔２０
５のエッチングは、反応性イオンエッチングで行われ
る。このエッチングは、垂直のエッチングプロファイル
を得るために、公知技術により行われる。この貫通孔の
エッチングプロセスは、導電性部分２０２の上の底部パ
ッシベーション層（図示せず）の直前に終了する。二酸
化シリコンと、ＦＳＧをエッチングするのに用いられ
る、従来の薬剤は、貫通孔のエッチングステップで用い
られる。FIG. 3 shows a complete through-hole 205. In one embodiment of the present invention, the complete through hole 20
The etching of No. 5 is performed by reactive ion etching. This etching is performed by a known technique to obtain a vertical etching profile. This through-hole etching process ends just before the bottom passivation layer (not shown) over the conductive portion 202. Conventional chemicals used to etch silicon dioxide and FSG are used in the through-hole etching step.

【００１３】図４に示すように、トレンチを形成するた
めにフォレトレジスト層２０６が用いられる。図５に示
すように、トレンチ２０７は、トレンチ用層２０４と貫
通孔用層２０３の間で、高いエッチング選択性を与える
ようなプロセスを用いた反応性イオンエッチングでエッ
チングされる。したがって、従来技術で必要とされたエ
ッチストップ層を有する複雑さは回避できる。As shown in FIG. 4, a photoresist layer 206 is used to form the trench. As shown in FIG. 5, the trench 207 is etched between the trench layer 204 and the through-hole layer 203 by reactive ion etching using a process that provides high etching selectivity. Therefore, the complexity of having an etch stop layer required in the prior art can be avoided.

【００１４】代表的な材料のエッチング性能は、次のと
おりである。この実施例においては、ＳＩＬＫ（登録商
標）のような、純粋な有機材料がトレンチ用層２０４に
用いられた場合には、貫通孔用層２０３は、ＳｉＯ2、
またはＦＳＧであり、酸素と水素を含有するが、フッ素
は含有しないエッチング特性を使用すると、そのエッチ
ング選択性は２０：１である。トレンチ用層２０４が、
ナノガラス（多孔質ＳｉＯ2）で貫通孔用層２０３が、
ＳｉＯ2、またはＦＳＧの場合には、ＣＨＦ3／ＣＦ4、
またはＣ4Ｆ8／ＣＯのような従来の酸化エッチング材
は、トレンチ用層２０４と貫通孔用層２０３の間で４：
１のエッチング選択性を与える。The etching performance of typical materials is as follows. In this embodiment, when a pure organic material such as SILK (registered trademark) is used for the trench layer 204, the through-hole layer 203 is made of SiO 2 ,
Alternatively, using FSG, which uses oxygen and hydrogen but not fluorine, etch selectivity is 20: 1. The trench layer 204 is
A layer 203 for through holes made of nano glass (porous SiO 2 )
In the case of SiO 2 or FSG, CHF 3 / CF 4 ,
Alternatively, a conventional oxide etchant such as C 4 F 8 / CO may be used to form a layer 4 between the trench layer 204 and the through-hole layer 203:
Gives an etch selectivity of 1.

【００１５】かくしてエッチング選択性が改善された結
果、ウェハ内のトレンチ深さ、およびウェハ間のトレン
チ深さの制御が可能となる。さらにまた、トレンチ２０
７のエッチングは、垂直方向のエッチングプロファイル
を得るために行われる。最後に、トレンチエッチング
は、貫通孔に到達した直後にエッチングを終わらせるた
めに、当業者に公知のエンドポイント（終了点）検出技
術を用いることができる。完全貫通孔２０５とトレンチ
２０７が標準技術により導電体２０８により充填された
後のかくして得られた二重食刻構造を、図６に示す。As a result of the improved etch selectivity, it is possible to control the trench depth within a wafer and between trenches. Furthermore, the trench 20
Etching 7 is performed to obtain a vertical etching profile. Finally, the trench etch may use endpoint detection techniques known to those skilled in the art to terminate the etch immediately after reaching the through-hole. The resulting double etched structure after the complete through-hole 205 and trench 207 have been filled with conductor 208 by standard techniques is shown in FIG.

【００１６】図７、８に、本発明の他の製造方法を示す
が、これも本発明に含まれる。図７に示した他の実施例
を行うのに用いられる材料とプロセスは、完全な貫通孔
が最初に形成される構造体で説明したものと同一であ
る。図７は、貫通孔用層２０３とトレンチ用層２０４と
の間のエッチング選択性により、トレンチが形成された
本発明の他の実施例を示す。トレンチ２０７を形成する
ために、トレンチ用層２０４をエッチングした後、フォ
トレジスト層３０１が堆積され、完全貫通孔２０５がエ
ッチングされる。図８に示した構造においては、部分貫
通孔４０１が形成される。その後トレンチ用フォトレジ
スト層４０２が、トレンチ用層２０４の上に堆積され
る。プラズマエッチングステップがその後、標準の技術
により実行され、その結果、完全な貫通孔とトレンチが
形成される。FIGS. 7 and 8 show another manufacturing method of the present invention, which is also included in the present invention. The materials and processes used to implement the other embodiment shown in FIG. 7 are the same as those described for the structure in which the complete through-hole is initially formed. FIG. 7 shows another embodiment of the present invention in which a trench is formed by etching selectivity between the through-hole layer 203 and the trench layer 204. After etching the trench layer 204 to form the trench 207, a photoresist layer 301 is deposited and the complete through-hole 205 is etched. In the structure shown in FIG. 8, a partial through hole 401 is formed. Thereafter, a trench photoresist layer 402 is deposited over the trench layer 204. A plasma etching step is then performed by standard techniques, resulting in complete through holes and trenches.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例による基板の断面図。FIG. 1 is a cross-sectional view of a substrate according to one embodiment of the present invention.

【図２】本発明の製造方法の第１ステップの時点の基板
の断面図。FIG. 2 is a cross-sectional view of the substrate at the time of a first step of the manufacturing method of the present invention.

【図３】本発明の製造方法の第２ステップの時点の基板
の断面図。FIG. 3 is a sectional view of the substrate at the time of a second step of the manufacturing method of the present invention.

【図４】本発明の製造方法の第３ステップの時点の基板
の断面図。FIG. 4 is a cross-sectional view of the substrate at the time of a third step of the manufacturing method of the present invention.

【図５】本発明の製造方法の第４ステップの時点の基板
の断面図。FIG. 5 is a cross-sectional view of the substrate at the time of a fourth step of the manufacturing method of the present invention.

【図６】本発明の製造方法の第５ステップの時点の基板
の断面図。FIG. 6 is a sectional view of the substrate at the time of a fifth step of the manufacturing method according to the present invention.

【図７】本発明の半導体基板の断面図。FIG. 7 is a cross-sectional view of a semiconductor substrate of the present invention.

【図８】本発明の半導体基板の断面図。FIG. 8 is a cross-sectional view of the semiconductor substrate of the present invention.

【符号の説明】[Explanation of symbols]

１００ 基板 １０１ 第１誘電体層 １０２ 第２誘電体層 １０３ 導電性部分 ２０１ 基板 ２０２ 導電性部分 ２０３ 貫通孔用層 ２０４ トレンチ用層 ２０５ 完全貫通孔 ２０６ フォトレジスト層 ２０７ トレンチ ２０８ 導電体 ３０１ フォトレジスト層 ４０１ 部分貫通孔 ４０２ トレンチ用フォトレジスト層 REFERENCE SIGNS LIST 100 substrate 101 first dielectric layer 102 second dielectric layer 103 conductive part 201 substrate 202 conductive part 203 through-hole layer 204 trench layer 205 complete through-hole 206 photoresist layer 207 trench 208 conductor 301 photoresist layer 401 Partial through hole 402 Photoresist layer for trench

【手続補正書】[Procedure amendment]

【提出日】平成１２年９月１１日（２０００．９．１
１）[Submission date] September 11, 2000 (2009.1.
1)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】全図[Correction target item name] All figures

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図１】 FIG.

【図２】 FIG. 2

【図３】 FIG. 3

【図４】 FIG. 4

【図５】 FIG. 5

【図６】 FIG. 6

【図７】 FIG. 7

【図８】 FIG. 8

フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジェラルド ダブリュー．ギブソン アメリカ合衆国、32835 フロリダ、オー ランド、ウィロウ シェイド コート 4418 (72)発明者 スティーブン アラン リトル アメリカ合衆国、32835 フロリダ、オー ランド、キャニオン レイク サークル 7972 (72)発明者 メアリー ドルモンド ロビー アメリカ合衆国、32835 フロリダ、オー ランド、ロバート トレント ジョネス ドライブ 2632、アパートメント 126 (72)発明者 ダニエル ジョセフ ビットカバジ アメリカ合衆国、34787 フロリダ、オー ランド、ウィンター ガーデン、ウィンド ストーン ストリート 12107 (72)発明者 トーマス マイケル ウォルフ アメリカ合衆国、32819 フロリダ、オー ランド、オールド タウン ドライブ 8036Continuation of front page (71) Applicant 596077259 600 Mountain Avenue, Murray Hill, New Jersey 07974-0636 U.S.A. S. A. (72) Inventor Gerald W. Gibson United States, 32835 Florida, Orlando, Willow Shade Court 4418 (72) Inventor Stephen Alan Little United States, 32835 Florida, Orlando, Canyon Lake Circle 7972 (72) Inventor Mary Dolmond Lobby United States, 32835 Florida, Orlando, Robert Trent Jones Drive 2632, Apartment 126 (72) Inventor Daniel Joseph Bitkabazi United States, 34787 Florida, Orlando, Winter Garden, Windstone Street 12107 (72) Inventor Thomas Michael Wolff United States, 32819 Florida, Orlando, Old Town Drive 8036

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】 基板（１００）上に堆積される多層構造
の誘電体層を有し、 前記多層構造の誘電体層は、構造体層（１０１）の上に
堆積される低誘電率の誘電体層（１０２）を有すること
を特徴とする集積回路。1. A multi-layer dielectric layer deposited on a substrate (100), wherein the multi-layer dielectric layer has a low dielectric constant dielectric deposited on the structural layer (101). An integrated circuit comprising a body layer (102). 【請求項２】 前記誘電体層（１０２）は、少なくとも
２つの導電部分（１０３）の間に堆積されていることを
特徴とする請求項１記載の集積回路。2. The integrated circuit according to claim 1, wherein said dielectric layer is deposited between at least two conductive portions. 【請求項３】 前記誘電体層（１０２）の誘電率は、
２．０〜３．７の間にあることを特徴とする請求項１記
載の集積回路。3. The dielectric constant of the dielectric layer (102) is:
2. The integrated circuit according to claim 1, wherein the value is between 2.0 and 3.7. 【請求項４】 前記誘電体層（１０２）の誘電率は、
２．０以下であることを特徴とする請求項１記載の集積
回路。4. The dielectric constant of the dielectric layer (102) is:
2. The integrated circuit according to claim 1, wherein the value is 2.0 or less. 【請求項５】 前記誘電体層（１０２）は、ＳＩＬＫ
（登録商標）、ＨＯＳＰ、ナノガラスとブラックダイヤ
モンドからなるグループから選択された材料製であるこ
とを特徴とする請求項１記載の集積回路。5. The method according to claim 1, wherein the dielectric layer is formed of SILK.
The integrated circuit according to claim 1, wherein the integrated circuit is made of a material selected from the group consisting of (registered trademark), HOSP, nanoglass, and black diamond. 【請求項６】 前記構造体層（１０１）は、ＳｉＯ2、
フッ素をドープした酸化シリコンからなるグループから
選択された材料製である。ことを特徴とする請求項１記
載の集積回路。6. The structure layer (101) is made of SiO 2 ,
It is made of a material selected from the group consisting of silicon oxide doped with fluorine. The integrated circuit according to claim 1, wherein: 【請求項７】 前記構造体層（１０１）のヤング率は、
６０ＧＰａ〜１２０ＧＰａの範囲にあることを特徴とす
る請求項１記載の集積回路。7. The structure layer (101) has a Young's modulus of:
The integrated circuit according to claim 1, wherein the integrated circuit is in a range of 60 GPa to 120 GPa. 【請求項８】 （Ａ）基板（２０１）と、 （Ｂ）前記基板（２０１）の上に堆積され、貫通孔を有
する第１層（２０３）と、 （Ｃ）前記第１層（２０３）の上に堆積される低誘電率
の誘電体層（２０４）と、 （Ｄ）前記誘電体層（２０４）内に形成されたトレンチ
（２０７）と、からなることを特徴とする集積回路。8. (A) a substrate (201); (B) a first layer (203) deposited on the substrate (201) and having a through hole; and (C) the first layer (203). And (D) a trench (207) formed in said dielectric layer (204). 【請求項９】 前記誘電体層（２０４）の誘電率は、
２．０〜３．７の間にあることを特徴とする請求項８記
載の集積回路。9. The dielectric constant of the dielectric layer (204) is:
9. The integrated circuit according to claim 8, wherein the value is between 2.0 and 3.7. 【請求項１０】 前記誘電体層（２０４）の誘電率は、
２．０以下であることを特徴とする請求項８記載の集積
回路。10. The dielectric constant of the dielectric layer (204) is:
9. The integrated circuit according to claim 8, wherein the value is 2.0 or less. 【請求項１１】 前記誘電体層（２０４）は、ＳＩＬＫ
（登録商標）、ＨＯＳＰ、ナノガラスとブラックダイヤ
モンドからなるグループから選択された材料製であるこ
とを特徴とする請求項８記載の集積回路。11. The dielectric layer (204) comprises a SILK
9. The integrated circuit according to claim 8, wherein the integrated circuit is made of a material selected from the group consisting of (registered trademark), HOSP, nanoglass, and black diamond. 【請求項１２】 前記第１層（２０３）は、ＳｉＯ2、
フッ素をドープした酸化シリコンからなるグループから
選択された材料製である。ことを特徴とする請求項８記
載の集積回路。12. The first layer (203) is made of SiO 2 ,
It is made of a material selected from the group consisting of silicon oxide doped with fluorine. The integrated circuit according to claim 8, wherein: 【請求項１３】 前記貫通孔（２０５）とトレンチ（２
０７）内に、導電性材料（２０８）が堆積されることを
特徴とする請求項８記の集積回路。13. The through-hole (205) and the trench (2).
An integrated circuit according to claim 8, characterized in that a conductive material (208) is deposited in (07). 【請求項１４】 基板（２０４）上に堆積される多層構
造の誘電体層を有し、前記多層構造の誘電体層は、構造
体層の上に堆積された低誘電率の誘電体層を有し、導電
部分の上に直接堆積されることを特徴とする集積回路。14. A multi-layer dielectric layer deposited on a substrate (204), wherein the multi-layer dielectric layer comprises a low dielectric constant dielectric layer deposited on the structural layer. An integrated circuit comprising: deposited directly on a conductive portion. 【請求項１５】 前記誘電体層（２０４）は、少なくと
も２つの導電部分の間に堆積されることを特徴とする請
求項１４記載の集積回路。15. The integrated circuit according to claim 14, wherein said dielectric layer (204) is deposited between at least two conductive portions. 【請求項１６】 前記誘電体層の誘電率は、２．０〜
３．７の間にあることを特徴とする請求項１４記載の集
積回路。16. The dielectric layer has a dielectric constant of 2.0 to 2.0.
15. The integrated circuit according to claim 14, wherein the value is between 3.7. 【請求項１７】 前記誘電体層の誘電率は、２．０以下
であることを特徴とする請求項１４記載の集積回路。17. The integrated circuit according to claim 14, wherein the dielectric layer has a dielectric constant of 2.0 or less. 【請求項１８】 前記誘電体層は、ＳＩＬＫ（登録商
標）、ＨＯＳＰ、ナノガラスとブラックダイヤモンドか
らなるグループから選択された材料製であることを特徴
とする請求項１４記載の集積回路。18. The integrated circuit of claim 14, wherein said dielectric layer is made of a material selected from the group consisting of SILK®, HOSP, nanoglass and black diamond. 【請求項１９】 前記構造体層は、ＳｉＯ2、フッ素を
ドープした酸化シリコンからなるグループから選択され
た材料製である。ことを特徴とする請求項１４記載の集
積回路。19. The structure layer is made of a material selected from the group consisting of SiO 2 and silicon oxide doped with fluorine. The integrated circuit according to claim 14, wherein: 【請求項２０】 前記構造体層のヤング率は、６０ＧＰ
ａ〜１２０ＧＰａの範囲にあることを特徴とする請求項
１４記載の集積回路。20. The structure layer has a Young's modulus of 60 GP.
15. The integrated circuit according to claim 14, wherein the integrated circuit is in a range of a to 120 GPa.
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