JP2001102312A - Compound semiconductor substrate - Google Patents

Compound semiconductor substrate

Info

Publication number
JP2001102312A
JP2001102312A JP27535099A JP27535099A JP2001102312A JP 2001102312 A JP2001102312 A JP 2001102312A JP 27535099 A JP27535099 A JP 27535099A JP 27535099 A JP27535099 A JP 27535099A JP 2001102312 A JP2001102312 A JP 2001102312A
Authority
JP
Japan
Prior art keywords
layer
ga
lt
substrate
compound semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27535099A
Other languages
Japanese (ja)
Inventor
Shigeo Aono
Hisashi Sakai
Hideyoshi Tanabe
久 坂井
英義 田辺
重雄 青野
Original Assignee
Kyocera Corp
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp, 京セラ株式会社 filed Critical Kyocera Corp
Priority to JP27535099A priority Critical patent/JP2001102312A/en
Publication of JP2001102312A publication Critical patent/JP2001102312A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To provide a compound semiconductor substrate for reducing dislocation density, without using any thermal cycle anneal by forming an InXGa1-XAs (0.05<X<0.5) layer which indicates superior electronic characteristics on an inexpensive Si single-crystal substrate whose mechanical strength is large, for improving element characteristics by suppressing the influence of a conductive layer on a hetero boundary face, and for improving the warpage of the substrate and surface morphology. SOLUTION: In a compound semiconductor substrate in which an InXGa1-XAs (0. 01<X<0.5) layer is formed on an Si substrate, a GaAs layer and an AlYGa1-YAs (0.1<Y<0.6) layer containing indium and carbon and oxygen are arranged between the Si substrate and the InXGa1-XAS layer.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は化合物半導体基板に関し、特に化合物半導体層を用いたMESFET、HE It relates to a compound semiconductor substrate present invention BACKGROUND OF THE INVENTION, MESFET in particular using a compound semiconductor layer, HE
MT、HBTなどの電子デバイスやLED、LDなどの光デバイスを形成する化合物半導体基板に関する。 MT, electronic devices and LED, such as a HBT, relates to a compound semiconductor substrate to form an optical device such as LD.

【0002】 [0002]

【従来の技術および発明が解決しようとする課題】化合物半導体デバイスの製造において、基板となる単結晶基板は必要とするエピタキシャル半導体層により限定される。 In the manufacture of and SUMMARY OF THE INVENTION The compound semiconductor device, a single crystal substrate serving as the substrate is limited by the epitaxial semiconductor layer in need.

【0003】例えばGaAs/AlGaAs系の化合物半導体をエピタキシャル成長させる場合、GaAs単結晶基板が用いられるが、機械的に脆く、良質な大面積の結晶基板を得ることが難しい。 For example the case of a compound semiconductor of GaAs / AlGaAs system is epitaxially grown, although a GaAs single crystal substrate is used, mechanically fragile, it is difficult to obtain a crystal substrate of good quality large area. この問題を解決するため、安価で、大面積で、機械的強度の強いSi基板上にGaAs/AlGaAs系の化合物半導体をエピタキシャル成長させる方法が提案されている。 To solve this problem, an inexpensive, large area, a method of epitaxially growing a compound semiconductor of GaAs / AlGaAs system on strong Si substrate mechanical strength has been proposed.

【0004】しかしながら、Si基板上にGaAsなどの化合物半導体を結晶成長させると、両素材の格子定数と熱膨張係数の差により、転位およびクラックの発生、 However, when a compound semiconductor such as GaAs on a Si substrate by crystal growth, due to the difference in lattice constant and thermal expansion coefficient of both materials, dislocations and cracking of,
表面モホロジーの劣化、基板の反りなどが発生する。 Degradation of surface morphology, such as warpage of the substrate occurs.

【0005】また、成長時の高温下では、シリコン基板のSi原子がGaAsエピタキシャル膜中へ熱拡散してn型キャリアの層が形成されるため、化合物半導体素子の特性が悪くなる。 [0005] In the high temperature during the growth, since the Si atoms of the silicon substrate is thermally diffused to a layer of n-type carrier is formed into the GaAs epitaxial film, properties of the compound semiconductor device is deteriorated.

【0006】転位およびクラックの問題を解決するために、Si基板上に低温成長層のGaAsを形成して発生する応力および転位を吸収し、その上に高温成長層のG [0006] To solve the dislocations and cracking problems, absorbs the stresses and dislocations generated by forming a GaAs low-temperature grown layer on a Si substrate, G of high temperature growth layer thereon
aAsを形成する2段階成長法またはこれらを改良した成長法が提案されている。 2-step growth method to form a aAs or growth method that improve these have been proposed.

【0007】この手法によるヘテロエピタキシャル層の転位密度は2×10 8個cm -2程度となる。 [0007] The dislocation density of the heteroepitaxial layer by this technique becomes 2 × 10 8 cells cm -2 order. 転位密度が1×10 7個cm -2以上になると、素子の経時劣化が激しく、信頼性が悪いという問題が生じる。 When the dislocation density is 1 × 10 7 cells cm -2 or more, aging of the element is intense, a problem of poor reliability arises.

【0008】転位密度をさらに低減するには、2段階成長法によってへテロエピタキシャル膜を形成した後、3 [0008] To further reduce the dislocation density is formed by forming a heteroepitaxial film to by a two-step growth method, 3
50℃と700℃の熱サイクルアニール法を行なう。 Performing 50 ° C. and thermal cycle annealing of 700 ° C.. その結果、転位密度は2×10 6 cm -2程度となる。 As a result, the dislocation density becomes 2 × 10 6 cm -2 order.

【0009】しかしながら、熱サイクルアニール法の目的はエピタキシャル層の転位密度の低減を図ることであり、例えば電子デバイスや発光デバイスまたはそれらを集積したIC用基板として用いる場合、素子間の絶縁性が劣化する。 However, the purpose of the thermal cycle annealing method is to reduce the dislocation density of the epitaxial layer, for example when used as an electronic device or light-emitting device or IC substrate for integrated them, degradation insulation between elements to.

【0010】図1は、GaAsエピタキシャル層中のS [0010] FIG. 1, S of GaAs epitaxial layer
iの拡散状態をSIMS分析した結果である。 The diffusion of i is the result of SIMS analysis. 一般にS In general, S
i基板上にGaAsなどの化合物半導体を形成する際には、300〜800℃の熱履歴を受ける。 i In forming a compound semiconductor such as GaAs on the substrate, undergoes a thermal history of 300 to 800 ° C.. そのため、シリコン基板中のSi原子がGaAs層へ熱拡散し、1× Therefore, Si atoms in the silicon substrate is thermally diffused into the GaAs layer, 1 ×
10 17 atoms・cm -3以上のn型キャリアとして存在し、へテロエピタキシャル界面において導電層が形成される。 Present as 10 17 atoms · cm -3 or more n-type carrier, a conductive layer is formed at the heteroepitaxial interface to. ここで熱サイクルアニールを行うと、熱拡散がさらに促進され、導電層が広がる。 Here, when performing the thermal cycle annealing, thermal diffusion is further promoted, the conductive layer spreads.

【0011】また、Si基板は比抵抗が1×10 3 Ω・ Further, Si substrate resistivity 1 × 10 3 Ω ·
cm以下であり、絶縁性が小さい。 Cm or less, less insulation. 従って、Si基板上に化合物半導体の高抵抗バッファ層を形成できず、電子デバイスや発光デバイスを形成しても、リーク電流の発生、寄生容量の増加によるデバイス特性の劣化を引き起こす。 Thus, unable to form a high-resistance buffer layer of a compound semiconductor on a Si substrate, even when forming an electronic device or light-emitting device, occurrence of a leakage current, causing a deterioration of device characteristics due to an increase in parasitic capacitance. 例えばGaAs基板上に形成された電界効果トランジスタ(MESFET)の遮断周波数fTが12GH For example cut-off frequency fT of the field effect transistor formed on a GaAs substrate (MESFET) is 12GH
zであるのに対して、Si基板上に形成されたMESF Whereas a z, formed on a Si substrate MESF
ETの遮断周波数fTは4GHzである。 Cut-off frequency fT of ET is 4GHz.

【0012】このようなSi基板の絶縁性の悪さ、およびへテロ界面の導電層の影響によるデバイス特性の劣化などを防ぐために、例えば特開平6−208963号では、Si基板上に酸素を添加した高抵抗化合物半導体層を設けた化合物半導体基板が開示されている。 [0012] Such Si substrate of an insulating poor, and in order to prevent such deterioration of the device characteristics due to the influence of the conductive layer of the hetero-interface, for example in JP-A-6-208963, and adding oxygen to the Si substrate compound semiconductor substrate having a high-resistance compound semiconductor layer is disclosed. 酸素を添加した化合物半導体層は深いトラップ準位を形成することから、高抵抗化が実現できる。 Compound semiconductor layer with the addition of oxygen from forming a deep trap level, higher resistance can be achieved.

【0013】しかしながら、酸素を添加した化合物半導体層を形成するには、有機金属原料の一部を酸化する必要があり、原料の安定性に問題がある。 [0013] However, in order to form a compound semiconductor layer with the addition of oxygen, it is necessary to oxidize a portion of the organic metal raw material, there is a problem with the stability of the material. また、熱サイクルアニールの条件によって導電層の広がりが変化するため、従来技術を用いても十分な高抵抗化が難しく、熱サイクルアニールに費やす時間は製造コストの増加にもつながる。 Further, since the spread of the conductive layer depending on the conditions of the heat cycle annealing changes, even using conventional techniques difficult sufficiently high resistance, the time spent on the thermal cycle annealing leads to an increase in manufacturing cost.

【0014】そこで、熱サイクルアニールを用いずに転位密度を低減し、デバイス特性を向上させる対策として、In組成Xの大きなIn X Ga 1-X As層を形成することが考えられる。 [0014] Therefore, to reduce the dislocation density without using a thermal cycle annealing, as a countermeasure for improving the device characteristics, it is conceivable to form a large In X Ga 1-X As layer having an In composition X. 例えばIn 0.53 Ga 0.47 Asは室温での電子移動度が10000cm 2 /Vs以上と大きいことから、高電子移動度トランジスター(HEMT)のチャネル層に用いられており、GaAs系の電子デバイスを超える高周波特性を実現する。 For example In 0.53 Ga 0.47 As it is because electron mobility at room temperature as large as 10000 cm 2 / Vs or more, has been used for the channel layer of the high electron mobility transistors (HEMT), high-frequency characteristics of more than electronic devices GaAs-based to achieve.

【0015】この化合物半導体をエピタキシャル成長させる場合、基板は格子定数の一致するInP基板が用いられるが、InP基板は高価であること、機械的に脆弱であること、またPのかい離する分解温度が低いことなどから取り扱いが難しい。 [0015] When growing the compound semiconductor epitaxial substrate is an InP substrate is used to match the lattice constant, but the InP substrate is expensive, mechanically be vulnerable and low decomposition temperature of dissociation of P difficult to handle and the like that.

【0016】そのため、In組成Xの大きなIn X Ga [0016] Therefore, the In composition X large In X Ga
1-X Asをメタモルフィック成長によってGaAs基板上に形成する手法が提案されている。 Method of forming on a GaAs substrate 1-X As the metamorphic growth are proposed. GaAsとIn GaAs and In
0.53 Ga 0.53 Ga 0.47 Asには約4%の格子不整合が存在する。 The 0.47 As there are about 4% lattice mismatch.
そのため、メタモルフィック成長によってGaAsから段階的にIn組成Xを増加させながらIn X Ga 1-X As Therefore, while gradually increasing the In composition X of GaAs by metamorphic growth In X Ga 1-X As
を積層する。 The laminated.

【0017】In組成Xが0<X<0.5の範囲において、弾性力はIn組成Xが増加するほど大きくなる。 [0017] In composition X is in the range of 0 <X <0.5, the elastic force increases as the In composition X increases. つまり、弾性力の小さい層の上に、弾性力の大きい層を段階的に形成するため、In X Ga 1-X As層(0.01< That is, on a small layer of resilient force, to stepwise form large layer of elastic force, In X Ga 1-X As layer (0.01 <
X<0.5)の各界面には大きなせん断応力が働く。 Acts large shearing stress is applied to the interface of the X <0.5). 発生した転位は弾性力の大きな上層へと伝播されず、せん断応力が働く界面に閉じ込められ、最上層のIn X Ga Dislocations generated are not propagated to large upper elastic force, trapped at the interface shear stress acts, the top layer an In X Ga
1-X As層の転位密度は1×10 4 cm -2以下と、結晶性の良いエピタキシャル層として形成できる(V.Krishnam Dislocation density of 1-X As layer with 1 × 10 4 cm -2 or less, can be formed as having a good crystallinity epitaxial layer (V.Krishnam
oorthy, YW Lin and RM Park: J. App oorthy, YW Lin and RM Park: J. App
l. Phys. 72, 1752-1757(1992))。 l. Phys. 72, 1752-1757 (1992)).

【0018】しかしながら、GaAs基板はSi基板に比べて高価であり、機械的にも脆弱である。 [0018] However, GaAs substrate is expensive compared to Si substrates, also mechanically vulnerable. そのため、 for that reason,
製造コストの低減が不十分であり、またデバイス作製時に発生する基板の割れや欠けによって製造の歩留りが低下するという問題が残る。 Reduction in manufacturing cost is insufficient, also a problem that the yield of the production by cracking or chipping of the substrate generated during device fabrication is reduced remains.

【0019】また、Si基板上にGaAsを形成すると、両物質の格子定数差が約4%と大きく、結晶構造が異なるため、Si基板上に形成するGaAsは3次元成長する傾向が強い。 Further, by forming the GaAs on Si substrate, the lattice constant difference between the two materials is as large as about 4%, the crystal structure is different, GaAs is formed on a Si substrate has a strong tendency to grow 3-dimensionally. その結果、数十nmの凹凸のピットが発生し、表面モホロジーを悪化させ、デバイス特性を劣化させる問題が生じる。 As a result, several tens of nm of unevenness of pits is generated, the surface morphology exacerbates the problem of degrading the device characteristics. さらに、Si基板上に高抵抗のAl Y Ga 1-Y Asを2段階成長すると、そのピットがさらに増加する。 Furthermore, when two-stage growth of the high-resistance Al Y Ga 1-Y As on the Si substrate, the pit is further increased.

【0020】このような表面モホロジーの改善例として、例えば応用物理64巻第2号121頁(1995) [0020] As an improvement example of such a surface morphology, for example, Applied Physics Vol. 64 No. 2 121 pages (1995)
では、表面を化学機械研磨したGaAs/Si基板上に2モル%のインジウムを添加したGaAsを再成長させることが試みられている。 In, it has been attempted to re-grow the GaAs added with 2 mol% of indium surface chemical mechanical polished GaAs / Si substrate. しかしながら、表面研磨することは余分なプロセスが増えることになり、製造コストが高くなるという問題が生じる。 However, the surface polishing will be more extra processes, the manufacturing cost is increased arises.

【0021】また、GaAs層の熱膨張率はSi基板より3倍大きいために、成長温度から室温に降温する時に熱応力が発生し、へテロエピタキシャル基板は、Si基板の直径が3インチ、厚みが350μmの場合、GaA Further, the thermal expansion coefficient of GaAs layer in order 3 times larger than the Si substrate, heteroepitaxial substrate to thermal stress is generated, when the temperature is lowered from the growth temperature to room temperature, the diameter of the Si substrate is 3 inches, thickness If is 350μm, GaA
s膜厚1μmあたり約20μmの反りが生じる。 About 20μm warp per s thickness 1μm occurs. 基板の反りを低減することは、デバイス形成のプロセス工程における歩留まり向上の観点から、重要な課題の一つである。 Reducing the warp of the substrate, from the viewpoint of improving yield in the process steps of device formation, which is one of the important problems.

【0022】基板の反りの改善例として、例えば特開平6−177037号では、ひずみ超格子層を挿入して基板の反りを約30%まで改善した化合物半導体基板が開示されている。 [0022] As an improvement example of a warp of the substrate, for example in JP-A-6-177037, a compound semiconductor substrate was improved to about 30% warp of the substrate by inserting a strained superlattice layer is disclosed. しかしながら、ひずみ超格子層を形成するには余分な成長時間が必要となり、製造コストが増加するなどの問題がある。 However, the strain extra growth time to form a super lattice layer is required, there is a problem in that a production cost increases.

【0023】そこで、本発明では、上記従来技術の問題点に鑑み、安価で機械的強度の大きなSi単結晶基板上に、優れた電子特性を示すIn X Ga 1-X As(0.05 [0023] In the present invention, the view of the prior art problems, In X Ga 1-X As (0.05 to the mechanical strength of the large Si single crystal substrate is inexpensive, exhibits excellent electronic properties
<X<0.5)層を形成することで、熱サイクルアニールを用いずに転位密度の低減を図るとともに、へテロ界面における導電層の影響を抑制し、基板の反りと表面モホロジーを改善して素子特性を向上させた化合物半導体基板を提供することを目的とする。 <By forming the X <0.5) layer, with reduced dislocation density, without using a thermal cycle annealing, suppressing the influence of the conductive layer at the hetero-interface, to improve the warp of the substrate and the surface morphology and to provide a compound semiconductor substrate having improved device characteristics Te.

【0024】 [0024]

【問題を解決するための手段】上記目的を達成するために、請求項1に係る化合物半導体基板では、Si基板上にIn X Ga 1-X As(0.01<X<0.5)層を設けた化合物半導体基板において、前記Si基板とIn X To achieve the above object, according to solving the problem] In the compound semiconductor substrate according to claim 1, on a Si substrate In X Ga 1-X As ( 0.01 <X <0.5) layer in the compound semiconductor substrate provided with the Si substrate and an in X G
1-X As層との間に、GaAs層とインジウム、炭素、および酸素を含んだAl Y Ga 1-Y As(0.1<Y between a 1-X As layer, GaAs layer and the indium, carbon, and oxygen containing Al Y Ga 1-Y As ( 0.1 <Y
<0.6)層とを設けた。 <0.6) are provided and the layer.

【0025】上記化合物半導体基板では、前記GaAs [0025] In the compound semiconductor substrate, the GaAs
層が0.01〜0.1μmの厚みを有することことが望ましい。 Layers may be desirable to have a thickness of 0.01 to 0.1 m.

【0026】上記化合物半導体基板では、前記Al Y [0026] In the compound semiconductor substrate, the Al Y G
1-Y As層が0.1〜2.0μmの厚みを有することが望ましい。 a 1-Y As layer desirably has a thickness of 0.1 to 2.0 [mu] m.

【0027】上記化合物半導体基板では、前記インジウムを1〜10モル%含有することが望ましい。 [0027] In the compound semiconductor substrate, it preferably contains 1 to 10 mole% of the indium.

【0028】上記化合物半導体基板では、前記In X [0028] In the compound semiconductor substrate, wherein an In X G
1-X As層がAl Y Ga l Y As層中のインジウム含有率より大きいIn組成Xから始まって0.5まで段階的に増加する複数の層から成ることが望ましい。 a 1-X As layer is Al Y Ga l - it is desirable that starting from an indium content greater than the In composition X of Y As layer comprising a plurality of layers increases stepwise to 0.5.

【0029】上記化合物半導体基板では、前記In X [0029] In the compound semiconductor substrate, wherein an In X G
1-X As層のIn組成Xの異なる各層が0.01〜 different layers is 0.01 In composition X of a 1-X As layer
0.2μmの厚みを有することが望ましい。 It is desirable to have a thickness of 0.2 [mu] m.

【0030】 [0030]

【作用】本発明では、In X Ga 1-X As層を積層する前にAl Y Ga 1-Y As層(0.1<Y<0.6)を形成することから、In X Ga 1-X As層の成長前にGaAs層を形成するよりも、最上層のIn X Ga 1-X As層の転位低減に効果があり、デバイスの経時劣化を抑制することができる。 According to the present invention, since the forming Al Y Ga 1-Y As layer before laminating the In X Ga 1-X As layer (0.1 <Y <0.6), In X Ga 1- than to form the GaAs layer before the growth of the X As layer, is effective in reducing dislocations of the uppermost in X Ga 1-X As layer, it is possible to suppress the aging of the device.

【0031】また、Si基板上にインジウム、炭素、および酸素を含んだAl Y Ga 1-Y As(0.1<Y<0. Further, Al contained indium on a Si substrate, carbon, and oxygen Y Ga 1-Y As (0.1 <Y <0.
6)層を設けることにより、n型キャリアとして存在するSiと有機金属分子の構成要素である炭素の原子のp By providing 6) layer, p atom of carbon as an element of Si and an organometallic molecules present as an n-type carrier
型不純物を電気的に補償させることによって界面を高抵抗化できる。 It high resistance to interfacial by electrically compensating the impurity. 酸素は化合物半導体中で深い準位を形成するため、高抵抗化できる。 Oxygen to form the deep level in the compound semiconductor in, it high resistance.

【0032】さらに、GaAsにかわって高In組成のIn X Ga 1-X Asを形成することにより、基板の反りが低減できる。 Furthermore, by forming the In X Ga 1-X As the high In composition in place of GaAs, warpage of the substrate can be reduced. GaAsの場合、成長温度から室温に降温する際、350℃以下になると転位が移動できなくなり、基板の反りが発生する。 For GaAs, upon cooling from the growth temperature to room temperature, dislocations becomes 350 ° C. or less will not be able to move, warp of the substrate occurs. In X Ga 1-X Asの場合、 For In X Ga 1-X As,
GaAsより基板の反りが小さくなる。 Warpage of the substrate is smaller than GaAs. これは転位の移動がなくなり、基板の反りの発生する温度がGaAsに比べてIn X Ga 1-X Asの方が低いためである。 This eliminates the movement of dislocations, because generation temperature of the warp of the substrate is lower in In X Ga 1-X As compared to GaAs.

【0033】 [0033]

【発明の実施の形態】以下、本発明の実施形態を添付図面に基づき説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained based on the embodiment of the present invention in the accompanying drawings. 図2は、本発明に係る化合物半導体基板の一実施形態を示す図である。 Figure 2 is a diagram illustrating an embodiment of a compound semiconductor substrate according to the present invention. エピタキシャル形成装置としてはMOCVD装置を用い、基板1としては安価で大口径化が可能なSi単結晶基板を用いる。 Using the MOCVD apparatus as an epitaxial forming apparatus, using the Si single crystal substrate which can be a large diameter at a low cost as the substrate 1. 例えば直径が3インチ、厚みが350μm、<110>方向に数度のオフ角をもつ(100)Si単結晶基板などが用いられる。 A diameter of 3 inches and a thickness 350 .mu.m, with an off angle of several degrees to the <110> direction (100) such as Si single crystal substrate is used.

【0034】基板1上に、GaAs層2を形成する。 [0034] On the substrate 1, to form the GaAs layer 2. G
aAs層2は2段階成長法における1段目の低温成長層であり、SiとGaAsの格子定数差を緩和する役割を果たす。 aAs layer 2 is low temperature growth layer of the first stage in the two-step growth method, it serves to reduce lattice constant difference between Si and GaAs. また、この層は低温成長のために、炭素が多く含まれ、n型キャリアを補償することができる。 Further, this layer for low temperature growth, contains many carbon, it is possible to compensate the n-type carrier. また、 Also,
Alを含めないのは表面モホロジーが悪化するためである。 Not including Al is due to the surface morphology is degraded. 膜厚は0.01〜0.1μmにする。 Film thickness is set to 0.01~0.1μm. この範囲外では表面モホロジーが劣化する。 Surface morphology is degraded in this range.

【0035】GaAs層2の上にAl Y Ga 1-Y As層3 [0035] Al on the GaAs layer 2 Y Ga 1-Y As layer 3
(0.1<Y<0.6)を形成する。 To form a (0.1 <Y <0.6). Al Y Ga 1-Y As Al Y Ga 1-Y As
層3は2つの役割を果たす。 Layer 3 is two to play a role. 第1の役割はSi基板からのSi拡散によるn型キャリアを電気的に補償して高抵抗化させることであり、第2の役割は転位密度を低減させることである。 The first role is to be electrically compensated to a high resistance of the n-type carrier according to Si diffusion from the Si substrate, the second role is to reduce the dislocation density.

【0036】Al組成を大きくすると、p型ドーパントとなり得るカーボンを多く含むことができる。 [0036] When the Al composition is increased, it is possible to include many carbon which can be a p-type dopant. このとき、Al組成が大きくなると表面モホロジーが悪化するため、Inを1〜10モル%添加する必要がある。 At this time, since the Al composition is deteriorated becomes large when the surface morphology, it is necessary to add an In 1 to 10 mol%. この範囲外では3次元成長によるピットが発生し、表面モホロジーが悪化する。 Outside this range the pit is generated by three-dimensional growth, the surface morphology is degraded.

【0037】Al組成Yを0.6以上にすると3次元成長によるピットが発生し、Inを添加しても白い曇りが生じる。 [0037] The Al composition Y pit is generated by three-dimensional growth when 0.6 or more, cloudiness white be added In. Al組成Yを0.1以下あるいはGaAsにすると、最上層の転位密度は5×10 6 cm -2となり、転位密度低減の効果が小さい。 When the Al composition Y to 0.1 or less, or GaAs, dislocation density of the top layer is 5 × 10 6 cm -2, and the small effect of the dislocation density reduction. これは低いIn組成XのI I of which it is lower In composition X
X Ga 1-X As層4とGaAs層の間に働くせん断応力より、低いIn組成XのIn X Ga 1-X As層4とAl組成YのAl Y Ga 1-Y As層3の間に働くせん断応力の方が大きいため、転位が界面に閉じ込められて上層へ伝播しないためである。 between n X Ga 1-X As from shear stress exerted between the layer 4 and the GaAs layer, the In X Ga 1-X As layer 4 and the Al composition Y low In composition X Al Y Ga 1-Y As layer 3 since the larger the shear stress acting on, because the dislocations do not propagate to the upper layer trapped in the interface.

【0038】Al Y Ga 1-Y As層3の厚みは1.0〜 The thickness of the Al Y Ga 1-Y As layer 3 is 1.0
2.0μmにする。 To 2.0μm. 1.0μm以下では高抵抗化が図れない。 1.0μm can not be achieved is high resistance in the following. これはSi基板からのSiの拡散が1μm程度に及ぶからである。 This diffusion of Si from the Si substrate is from up to about 1 [mu] m. 一方、2.0μmを超えても表面モホロジーが劣化する。 On the other hand, the surface morphology is degraded even beyond the 2.0μm.

【0039】GaAs層2は炭素を含有し、Al Y Ga The GaAs layer 2 contains carbon, Al Y Ga
1-Y As層3はインジウム、炭素、および酸素を含有する。 1-Y As layer 3 of indium, containing carbon, and oxygen. エピタキシャル層への熱拡散によるSiのn型キャリア濃度は1×10 15 〜1×10 18 atoms・cm -3 N-type carrier concentration of Si by thermal diffusion into the epitaxial layer is 1 × 10 15 ~1 × 10 18 atoms · cm -3
程度となるため、GaAs層2とAl Y Ga 1-Y As層3 Since the degree, GaAs layer 2 and the Al Y Ga 1-Y As layer 3
の炭素濃度は1×10 15 〜1×10 18 atoms・cm The carbon concentration 1 × 10 15 ~1 × 10 18 atoms · cm
-3にする。 To -3. この炭素濃度は、III族原料である有機金属とV族原料であるアルシンAsH 3の原料供給モル比(V/III比)により制御する。 The carbon concentration is controlled by the raw material feed molar ratio of arsine AsH 3 is an organometallic and a group V material is a III group material (V / III ratio).

【0040】また、酸素は1×10 16 〜2×10 19 at [0040] In addition, oxygen is 1 × 10 16 ~2 × 10 19 at
oms・cm -3程度含有させる。 is contained about oms · cm -3. これによりSi基板1 This allows the Si substrate 1
からのSiと有機金属の構成原子である炭素のp型不純物を電気的に補償させることで、高抵抗の化合物半導体層を有する化合物半導体基板を得ることができる。 The p-type impurity atoms is Si and an organometallic constituent atoms of from that of electrically compensated, it is possible to obtain a compound semiconductor substrate having a compound semiconductor layer having a high resistance. Al Al
Y Ga 1-Y AsはAl−OのボンドがGa−Oのボンドよりも強いため、真空装置内などの酸素を取り込みやすく、GaAsに比べて高抵抗化できる。 Y Ga 1-Y As is because bonds Al-O is stronger than the bond of Ga-O, easily takes in oxygen, such as the vacuum device, it higher resistance as compared with GaAs.

【0041】そして、本発明によれば、Si基板1上にGaAs層2、Al Y Ga 1-Y As層3を有することによって、抵抗率1×10 7 Ω・cm以上の高抵抗の化合物半導体層を形成できる。 [0041] Then, according to the present invention, by having a GaAs layer 2, Al Y Ga 1-Y As layer 3 on the Si substrate 1, resistivity 1 × 10 7 Ω · cm or more compound semiconductor having a high resistance It can form a layer.

【0042】Al Y Ga 1-Y As層3(0.1<Y<0. [0042] Al Y Ga 1-Y As layer 3 (0.1 <Y <0.
6)の上に、In 0.05 Ga 0.95 As層4、In 0.1 Ga Over 6), In 0.05 Ga 0.95 As layer 4, an In 0.1 Ga
0.9 As層5、In 0.15 Ga 0.85 As層6、In 0.2 Ga 0.9 As layer 5, In 0.15 Ga 0.85 As layer 6, an In 0.2 Ga
0.8 As層7、In 0.25 Ga 0.75 As層8、In 0.3 Ga 0.8 As layer 7, In 0.25 Ga 0.75 As layer 8, an In 0.3 Ga
0.7 As層9、In 0.35 Ga 0. 65 As層10、In 0.4 0.7 As layer 9, In 0.35 Ga 0. 65 As layer 10, an In 0.4 G
0.6 As層11、In 0.45 Ga 0.55 As層12、In a 0.6 As layer 11, In 0.45 Ga 0.55 As layer 12, an In
0.5 Ga 0.5 As層13を各々0.01〜0.2μmの膜厚で形成し、化合物半導体基板が完成する。 0.5 Ga 0.5 As layer 13 and each formed to a thickness of 0.01 to 0.2 [mu] m, a compound semiconductor substrate is completed.

【0043】各InGaAs層3〜13の膜厚は制御の困難な0.01μm以下にする必要はなく、0.01μ The thickness of each InGaAs layer 3-13 need not be below difficult 0.01μm control, 0.01 micron
m以上でIn 0.5 Ga 0.5 As層の転位密度は2×10 6 the dislocation density of the In 0.5 Ga 0.5 As layer above m is 2 × 10 6
cm - 2以下となる。 cm - a 2 or less. また、各InGaAs層3〜13の膜厚を0.2μm以下にすると、In X Ga 1-X As層(0.<X<0.5)の総膜厚が小さく、成長時間を短くでき、製造コストの低減につながる。 Further, when the thickness of the InGaAs layer 3 to 13 to 0.2μm or less, In X Ga 1-X As layer (0. <X <0.5) total thickness small, can be shortened growth time, leads to a reduction of the production cost. In組成Xを0.5以下にするのは、0<X<0.5の範囲において、弾性力はIn組成Xが増加するほど大きくなるためである。 To the In composition X 0.5 or less, in the range of 0 <X <0.5, the elastic force is to become larger as the In composition X increases. 弾性力の小さな層の上に弾性力の大きな層を段階的に形成すると、各界面には大きなせん断応力が働き、転位は界面に閉じ込められるためである。 To form a large layer of elastic force stepwise on a small layer of elastic force, acts a large shear stress on each interface, dislocations because confined in the interface.

【0044】次に、図3に基づいて化合物半導体基板を用いた化合物半導体装置の製造方法をMESFETを例に説明する。 Next, a manufacturing method of a compound semiconductor device illustrating a MESFET example using a compound semiconductor substrate on the basis of FIG. まず、Si単結晶基板1を900℃以上の熱処理を行って表面酸化層を除去する。 First, a Si single crystal substrate 1 by heat treatment above 900 ° C. to remove the surface oxide layer. その後、AsH Then, AsH
3と有機金属であるTMG(トリメチルガリウム)若しくはTEG(トリエチルガリウム)を原材料ガスとし、 3 and an organometallic TMG a (trimethylgallium) or TEG (triethyl gallium) as a raw material gas,
基板温度300〜450℃でGaAs層2をSi単結晶基板1上に0.01〜0.1μm、典型的には0.02 0.01~0.1μm the GaAs layer 2 on the Si single crystal substrate 1 at a substrate temperature of 300 to 450 ° C., typically 0.02
μm形成する。 μm to form. このとき、V/III比は10〜50、典型的には21.5にする。 At this time, V / III ratio is 10 to 50, typically to 21.5. この範囲外では表面モホロジーは悪化する。 Outside this range the surface morphology is degraded.

【0045】次に、600〜700℃に昇温し、原材料ガスとしてTMA(トリメチルアルミニウム)を加えて、Al Y Ga 1-Y As層3(0.1<Y<0.6)を厚み10〜20μm、典型的には1.5μm形成する。 Next, the temperature was raised to 600 to 700 ° C., was added TMA (trimethylaluminum) as a raw material gas, Al Y Ga 1-Y As layer 3 (0.1 <Y <0.6) and the thickness 10 ~20Myuemu, typically 1.5μm formed. このとき、V/III比は20〜200、典型的には150 At this time, V / III ratio is 20 to 200, typically 150
にする。 To. この範囲外では高抵抗のAl Y Ga 1-Y As層3 Outside this range in the high-resistance Al Y Ga 1-Y As layer 3
を得ることができない。 Can not be obtained.

【0046】これにより、Si基板1からGaAsエピタキシャル膜へのSi拡散によるn型キャリアをAl Y [0046] Thus, the n-type carrier according to Si diffusion from the Si substrate 1 to the GaAs epitaxial film Al Y
Ga 1-Y As層3において、有機金属原料の構成元素である炭素ドーピングによるp型キャリアで補償することによって、高抵抗のバッファ層を形成することができる。 In Ga 1-Y As layer 3, by compensating with the p-type carrier with carbon doped as an element of the organic metal material, it is possible to form a high-resistance buffer layer.

【0047】しかしながら、Al Y Ga 1-Y As層3をへテロエピタキシャル成長させるに当たり、3次元成長によるピットの発生により表面モホロジーが劣化する。 [0047] However, when to Al Y Ga 1-Y As layer 3 is hetero epitaxially grown f a, the surface morphology is degraded by formation of pits by three-dimensional growth. そこで、Al Y Ga 1-Y As層3にインジウムを1〜10モル%、典型的には4モル%添加する。 Therefore, Al Y Ga 1-Y As layer 3 to 10 mol% of indium is typically added 4 mol%. 1モル%以下では表面モホロジーの改善が認められず、10モル%以下では表面にクロスハッチが発生し、表面モホロジーが劣化する。 1 mol% or less not observed improvement in surface morphology, the cross hatch on the surface is 10 mole% or less occurred, the surface morphology is degraded. このIn添加により、最上層のIn 0.5 Ga 0.5 The In addition, the top layer In 0.5 Ga 0.5 A
s層13の表面粗さRmaxは約40μmから約30μ Surface roughness Rmax of the s layer 13 is about 40μm to about 30μ
mに減少する。 Reduced to m. Si単結晶基板上に低温成長層のGaA GaA low temperature growth layer on a Si single crystal substrate
s層を設け、その上にインジウムを1〜10モル%含むAl Y Ga 1-Y As層(0.1<Y<0.6)を高温で形成することで、Al Y Ga 1-Y As層の3次元成長が抑制される。 The s layer provided by forming Al Y Ga 1-Y As layer containing indium 1-10 mol% on its (0.1 <Y <0.6) at high temperature, Al Y Ga 1-Y As three-dimensional growth of the layer is inhibited.

【0048】Al Y Ga 1-Y As層3(0.1<Y<0. [0048] Al Y Ga 1-Y As layer 3 (0.1 <Y <0.
6)を設けた後、350〜600℃に降温し、InGa After providing 6), the temperature was lowered to 350 to 600 ° C., InGa
As層を形成する。 Forming an As layer. 典型的には600℃でIn 0.05 Ga An In 0.05 Ga at typically 600 ° C.
0.95 As層4、550℃でIn 0.1 Ga 0.9 As層5、5 0.95 In In As layer 4,550 ° C. 0.1 Ga 0.9 As layer 5,5
25℃でIn 0.15 Ga 0.85 As層6、500℃でIn In In In 0.15 Ga 0.85 As layer 6,500 ° C. at 25 ° C.
0.2 Ga 0.8 As層7、475℃でIn 0.25 Ga 0.75 As In at 0.2 Ga 0.8 As layer 7,475 ℃ 0.25 Ga 0.75 As
屠8、450℃でIn 0.3 Ga 0.7 As層9、425℃でIn 0.35 Ga 0.65 As層10、400℃でIn 0.4 Ga Slaughter 8,450 ° C. in an In 0.3 Ga 0.7 In As layer 9,425 ℃ In 0.35 Ga 0.65 As layer 10,400 ° C. in an In 0.4 Ga
0.6 As層11、375℃でIn 0.45 Ga 0.55 As層1 0.6 an In In As layer 11,375 ℃ 0.45 Ga 0.55 As layer 1
2、350℃でIn 0.5 Ga 0.5 As層13を各々0.0 2,350 ° C. respectively In 0.5 Ga 0.5 As layer 13 with 0.0
1〜0.2μm、典型的には0.02μmの膜厚で形成する。 1~0.2Myuemu, typically formed with a film thickness of 0.02 [mu] m. V/III比は43〜200、典型的には100にする。 V / III ratio is 43 to 200, typically 100. このV/III比以外では高抵抗のバッファ層を形成できない。 It can not form a high-resistance buffer layer except in the V / III ratio. In組成Xを増加させたIn X Ga 1-X As In X Ga 1-X As with increased In composition X
(0.01<X<0.5)層を形成することで表面モホロジーが改善される。 Surface morphology by forming a (0.01 <X <0.5) layer is improved. これは有機金属原料の分解温度が低いIn原子の表面拡散が平坦化に寄与するためである。 This is because the surface diffusion of the decomposition temperature of the organometallic material is lower In atoms contributes to planarization.

【0049】本発明によれば、この実施形態の基板構造で基板の反りを測定すると20μm以下となり、同じ膜厚でGaAsを形成した基板の反りが約80μmであるのに対して、大幅に改善される。 In accordance with the present invention, whereas when measuring the warp of the substrate becomes 20μm or less, warp of the substrate formed with the GaAs the same thickness of about 80μm in the substrate structure of this embodiment, significant improvement It is. また、表面モホロジーは最上層のIn 0.5 Ga 0.5 As層13の表面粗さRma Also, the surface morphology is surface roughness Rma of the uppermost In 0.5 Ga 0.5 As layer 13
xが30nm以下であり、同じ膜厚でGaAsを形成した最表面の表面粗さRmaxが約70nmであるのに対して大幅に改善される。 x is at 30nm or less, the surface roughness Rmax of the outermost surface formed of GaAs the same thickness is significantly improved whereas about 70 nm.

【0050】本発明の化合物半導体基板上にMESFE [0050] MESFE on a compound semiconductor substrate of the present invention
Tの構造を形成するためには、前記In 0.5 Ga 0.5 As To form the structure of the T, the In 0.5 Ga 0.5 As
層13の上に、1×10 16 〜10 17 atoms・cm -3 On the layer 13, 1 × 10 16 ~10 17 atoms · cm -3
程度Siドープをしたn型In 0.5 Ga 0.5 As層14を0.05〜0.2μm程度エピタキシャル形成する。 The n-type In 0.5 Ga 0.5 As layer 14 in which the degree Si doped to 0.05~0.2μm about epitaxially formed. また、コンタクト層15として必要に応じて1×10 17 Also, 1 × 10 17 ~ optionally as a contact layer 15
10 18 atoms・cm -3程度Siをドープしたn +型In 0.5 Ga 0.5 As層15を0.1〜0.2μm程度にエピタキシャル形成する。 The 10 18 atoms · cm -3 approximately Si was doped n + -type In 0.5 Ga 0.5 As layer 15 is epitaxially formed to approximately 0.1 to 0.2 [mu] m.

【0051】次に、MESFET動作領域を限定するためのメサを形成する。 Next, to form a mesa for limiting the MESFET operation region. 通常はフォトリソで、大凡、数百μm角の領域のエッチングマスクを形成してエッチングし、メサ領域表面にゲート電極部のリセスエッチングによってリセス形成を行なう。 Usually in photolithography, approximately hundreds to form an etching mask area of ​​μm square etch, performed a recess formed by the recess etching of the gate electrode portion mesa surface. さらに、コンタクト層15 In addition, the contact layer 15
にAu/AuGeの蒸着によってソース電極17、ドレイン電極18をリセスエッチングされたn型In 0.5 Source electrode 17, n-type drain electrode 18 is recessed etched by vapor deposition of Au / AuGe to an In 0.5 G
0.5 As層14上にTi/Alから成るゲート電極1 gate made of Ti / Al on a 0.5 As layer 14 electrode 1
6を設け、MESFET構造を形成する。 6 is provided to form the MESFET structure.

【0052】 [0052]

【発明の効果】以上のように、請求項1に係る化合物半導体基板によれば、Si基板上に、低温成長のGaAs As evident from the foregoing description, according to the compound semiconductor substrate according to claim 1, on a Si substrate, a low-temperature growth GaAs
層とインジウム、炭素、および酸素を含んだAl Y Ga Layer and indium, Al Y Ga containing carbon, and oxygen
1-Y As層を設けることから、表面モホロジーが改善し、Si基板から半導体層へのSi拡散によるn型キャリアを補償した高抵抗層を形成できる。 Since the provision of the 1-Y As layer, the surface morphology is improved to form a high resistance layer which compensates for the n-type carrier according to Si diffusion from the Si substrate to the semiconductor layer.

【0053】また、Al Y Ga 1-Y As層の上に、電子輸送特性の優れたIn X Ga 1-X As(0.01<X<0. [0053] Further, Al Y Ga 1-Y on the As layer, excellent In X Ga 1-X As ( 0.01 <X <0 electron transport properties.
5)層を形成することで、素子特性を向上させ、同時に、熱サイクルアニールを用いなくても転位密度を2× 5) layer by forming a, improve device characteristics, at the same time, 2 × dislocation density without using a thermal cycle annealing
10 6 cm -2以下に低減し、基板の反りの低減、表面モホロジーの改善も実現できる。 Reduced to 10 6 cm -2 or less, reduction of warp of the substrate, improvement of surface morphology can be achieved.

【0054】さらに、格子定数が一致するInGaAs [0054] In addition, InGaAs lattice constant match
P層も形成できることから、熱伝導性が高く、低コストな大面積のSi基板上に、電子デバイスと光デバイスの化合物半導体装置を形成でき、それらの劣化も抑制できる。 Since the P layer can be formed, high thermal conductivity, on a Si substrate of a low-cost large-area, can form a compound semiconductor device of the electronic device and the optical device can be suppressed their deterioration.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】SIMS分析によるGaAsエピタキシャル成長層中のSiの拡散状態を示す図である。 1 is a diagram showing the diffusion state of Si in GaAs epitaxial growth layer by SIMS analysis.

【図2】本発明に係る化合物半導体基板の一実施形態を示す断面図である。 2 is a sectional view showing an embodiment of a compound semiconductor substrate according to the present invention.

【図3】本発明に係る化合物半導体基板を用いて形成した半導体デバイスを示す断面図である。 It is a sectional view showing a semiconductor device formed by using a compound semiconductor substrate according to the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…Si(100)単結晶基板、2…GaAs層、3… 1 ... Si (100) single crystal substrate, 2 ... GaAs layer, 3 ...
Al Y Ga 1-Y As層、4〜13…In X Ga 1-X As層 Al Y Ga 1-Y As layer, 4~13 ... In X Ga 1- X As layer

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F045 AB10 AB17 AC08 AC09 AD07 AD08 AD09 AD10 AF03 AF12 AF13 BB08 BB13 BB16 CA02 CA06 CA07 CA10 DA52 DA67 HA06 5F073 CB04 CB06 DA05 EA28 5F102 FB07 GB01 GC01 GD01 GJ03 GK06 GL04 GL08 GL16 GL17 GN04 GR01 GR04 GR09 GS01 GT03 HC01 HC21 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F045 AB10 AB17 AC08 AC09 AD07 AD08 AD09 AD10 AF03 AF12 AF13 BB08 BB13 BB16 CA02 CA06 CA07 CA10 DA52 DA67 HA06 5F073 CB04 CB06 DA05 EA28 5F102 FB07 GB01 GC01 GD01 GJ03 GK06 GL04 GL08 GL16 GL17 GN04 GR01 GR04 GR09 GS01 GT03 HC01 HC21

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 Si単結晶基板上にIn X Ga 1-X As To 1. A Si single crystal substrate In X Ga 1-X As
    (0.01<X<0.5)層を設けた化合物半導体基板において、前記Si基板とIn X Ga 1-X As層との間に、GaAs層と、インジウム、炭素、または酸素を含んだAl Y Ga 1-Y As(0.1<Y<0.6)層とを設けたことを特徴とする化合物半導体基板。 (0.01 <X <0.5) layer in the compound semiconductor substrate provided with, between said Si substrate and In X Ga 1-X As layer, including a GaAs layer, indium, carbon, or oxygen al Y Ga 1-Y as compound semiconductor substrate, characterized in that a and (0.1 <Y <0.6) layer.
  2. 【請求項2】 前記GaAs層が0.01〜0.1μm Wherein said GaAs layer is 0.01~0.1μm
    の厚みを有することを特徴とする請求項1に記載の化合物半導体基板。 Compound semiconductor substrate according to claim 1, characterized in that it has a thickness.
  3. 【請求項3】 前記Al Y Ga 1-Y As層が1.0〜2. Wherein the Al Y Ga 1-Y As layer is 1.0 to 2.
    0μmの厚みを有することを特徴とする請求項1に記載の化合物半導体基板。 Compound semiconductor substrate according to claim 1, characterized in that it has a thickness of 0 .mu.m.
  4. 【請求項4】 前記インジウムを1〜10モル%含有することを特徴とする請求項1に記載の化合物半導体基板。 4. A compound semiconductor substrate according to claim 1, characterized in that it contains 1 to 10 mole% of the indium.
  5. 【請求項5】 前記In X Ga 1-X As層がAl Y Ga 1-Y Wherein said In X Ga 1-X As layer is Al Y Ga 1-Y
    As層中のインジウム含有率より大きいIn組成Xから始まって0.5まで段階的に増加する複数の層から成ることを特徴とする請求項1に記載の化合物半導体基板。 Compound semiconductor substrate according to claim 1, characterized in that a plurality of layers in a stepwise manner increased to 0.5 starting from the larger indium content In composition X of As layer.
  6. 【請求項6】 前記In X Ga 1-X As層のIn組成Xの異なる各層が0.01〜0.2μmの厚みを有することを特徴とする請求項1に記載の化合物半導体基板。 6. The compound semiconductor substrate according to claim 1 having different layers of In composition X of the In X Ga 1-X As layer and having a thickness of 0.01 to 0.2 [mu] m.
JP27535099A 1999-09-28 1999-09-28 Compound semiconductor substrate Pending JP2001102312A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27535099A JP2001102312A (en) 1999-09-28 1999-09-28 Compound semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27535099A JP2001102312A (en) 1999-09-28 1999-09-28 Compound semiconductor substrate

Publications (1)

Publication Number Publication Date
JP2001102312A true JP2001102312A (en) 2001-04-13

Family

ID=17554259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27535099A Pending JP2001102312A (en) 1999-09-28 1999-09-28 Compound semiconductor substrate

Country Status (1)

Country Link
JP (1) JP2001102312A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002063665A2 (en) * 2001-02-08 2002-08-15 Amberwave Systems Corporation RELAXED InXGa1-xAs LAYERS INTEGRATED WITH Si
US6589335B2 (en) 2001-02-08 2003-07-08 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
US6594293B1 (en) 2001-02-08 2003-07-15 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
JP2004327938A (en) * 2003-04-28 2004-11-18 Sumitomo Chem Co Ltd Compound semiconductor epitaxial substrate
JP2006332257A (en) * 2005-05-25 2006-12-07 Sony Corp Hetero-junction semiconductor device and its manufacturing method
JP2010263197A (en) * 2009-04-07 2010-11-18 Sumitomo Chemical Co Ltd Semiconductor substrate, manufacturing method therefor, and electronic device
CN101510583B (en) 2009-03-18 2011-05-04 中国计量科学研究院 Quantization Hall resistance element containing multilayer two-dimension electron gas and method for producing the same
WO2013122176A1 (en) * 2012-02-16 2013-08-22 ソニー株式会社 Semiconductor device and semiconductor device manufacturing method

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002063665A2 (en) * 2001-02-08 2002-08-15 Amberwave Systems Corporation RELAXED InXGa1-xAs LAYERS INTEGRATED WITH Si
WO2002063665A3 (en) * 2001-02-08 2003-01-23 Amberwave Systems Corp RELAXED InXGa1-xAs LAYERS INTEGRATED WITH Si
US6589335B2 (en) 2001-02-08 2003-07-08 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
US6594293B1 (en) 2001-02-08 2003-07-15 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
JP2004327938A (en) * 2003-04-28 2004-11-18 Sumitomo Chem Co Ltd Compound semiconductor epitaxial substrate
JP2006332257A (en) * 2005-05-25 2006-12-07 Sony Corp Hetero-junction semiconductor device and its manufacturing method
CN101510583B (en) 2009-03-18 2011-05-04 中国计量科学研究院 Quantization Hall resistance element containing multilayer two-dimension electron gas and method for producing the same
JP2010263197A (en) * 2009-04-07 2010-11-18 Sumitomo Chemical Co Ltd Semiconductor substrate, manufacturing method therefor, and electronic device
US8987782B2 (en) 2009-04-07 2015-03-24 Sumitomo Chemical Company, Limited Semiconductor structure for forming a combination of different types of devices
WO2013122176A1 (en) * 2012-02-16 2013-08-22 ソニー株式会社 Semiconductor device and semiconductor device manufacturing method
JP2013191828A (en) * 2012-02-16 2013-09-26 Sony Corp Semiconductor device and method of manufacturing semiconductor device
US9184274B2 (en) 2012-02-16 2015-11-10 Sony Corporation Semiconductor apparatus and manufacturing method of the semiconductor apparatus

Similar Documents

Publication Publication Date Title
Morkoc et al. Large‐band‐gap SiC, III‐V nitride, and II‐VI ZnSe‐based semiconductor device technologies
JP2791138B2 (en) Method and integrated circuit forming a heteroepitaxial structure
US8809138B2 (en) Method of forming a semiconductor device
US6242764B1 (en) III-N semiconductor light-emitting element having strain-moderating crystalline buffer layers
JP4022708B2 (en) Semiconductor device
JP4530171B2 (en) Semiconductor device
US6147364A (en) Compound semiconductor device formed of nitrogen-containing gallium compound such as gan, algan or ingan
JP5543711B2 (en) Semiconductor substrate, semiconductor substrate manufacturing method, and electronic device
EP0551721B1 (en) Gallium nitride base semiconductor device and method of fabricating the same
KR100863762B1 (en) Indium gallium nitride channel high electron mobility transistors, and method of making the same
JP3866540B2 (en) Nitride semiconductor device and manufacturing method thereof
JP3093904B2 (en) Method of growing a compound semiconductor crystal
US7550784B2 (en) Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
JP5717825B2 (en) Semiconductor light emitting device
KR20090090325A (en) Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP4677065B2 (en) Light emitting diode and manufacturing method thereof
JP3785970B2 (en) Method for manufacturing group III nitride semiconductor device
JP4005701B2 (en) Method of forming nitrogen compound semiconductor film and nitrogen compound semiconductor element
US6534801B2 (en) GaN-based high electron mobility transistor
US7115896B2 (en) Semiconductor structures for gallium nitride-based devices
EP1655766B1 (en) Substrate for growth of nitride semiconductor
US6781164B2 (en) Semiconductor element
JP2817995B2 (en) ▲ iii ▼ - ▲ v ▼ family compound semiconductor heterostructure substrate and ▲ iii ▼ - ▲ v ▼ family compound heterostructure semiconductor device
US4876219A (en) Method of forming a heteroepitaxial semiconductor thin film using amorphous buffer layers
EP1636858B1 (en) Light emitting device using nitride semiconductor and fabrication method of the same