JP2001101886A - Rom control circuit - Google Patents

Rom control circuit

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JP2001101886A
JP2001101886A JP27531199A JP27531199A JP2001101886A JP 2001101886 A JP2001101886 A JP 2001101886A JP 27531199 A JP27531199 A JP 27531199A JP 27531199 A JP27531199 A JP 27531199A JP 2001101886 A JP2001101886 A JP 2001101886A
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rom
signal
clock
circuit
speed
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Application number
JP27531199A
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Inventor
Tomio Aida
富雄 相田
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To improve the degree of freedom of system incorporation to a ROM designed for high speed specifications and utilizable without increasing the power consumption in a RON control circuit constituted so that a read-timing control signal of a ROM is generated in a circuit in which a system clock can be switched/selected to two modes of a low speed clock and a high speed clock. SOLUTION: In the ROM control circuit constituted so that a system clock of a microcomputer incorporating a ROM comprises two modes of a low speed clock and a high speed clock, and the circuit is driven in a state in which a word line at the time of pre-charge is always turned on, the circuit is characterized in that it is constituted so that duty of address buried and data strobe is 50% or less in an operation mode of a low speed clock.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、ROM(読み出し専用メモリ)を内蔵したマイコンでシステムクロックを低速クロックと、高速クロックの2モードに切り替え選択可能な場合、低速クロックを選択しても内蔵ROMに対して高速クロックと同一のタイミングでリードタイミング制御信号を生成できるようにしたROMコントロール回路に関するものである。 The present invention relates to the, ROM and slow clock system clock (read only memory) microcomputer with a built-in, when the two modes of the high-speed clock switching selectable internal be selected low-speed clock ROM it relates ROM control circuit to be able to generate a read timing control signal at a high speed clock and the same timing with respect to.

【0002】 [0002]

【従来の技術】通常、ROMを内蔵したマイコンにおいては、システムクロックを低速クロック、高速クロックの2つのモードに切り替え選択可能なように構成され、 BACKGROUND ART Usually, in the microcomputer with a built-in a ROM, and configure the system clock speed clock, as switchable selectable two modes of the high-speed clock,
ROMのリードタイミング制御信号であるアドレスバリッド(NAV)信号、データストローブ(NDS)信号は、システムクロックが高速であれば高速に変化し、低速であれば低速に変化して、ROMのリードタイミング制御信号としてROMに供給されるように構成されている。 ROM address valid (NAV) signal is read timing control signal, data strobe (NDS) signal, the system clock is changed to a high speed if fast, if the low speed to slowly varying read timing control of the ROM It is configured to be supplied to the ROM as a signal.

【0003】通常のROMを内蔵したマイコンでは、図6に回路構成図を示すように、システムクロックを低速クロックと、高速クロックの2つのモードに切り替え選択可能となっており、この回路内で、ROMのリードタイミング制御信号を生成するようになっている。 [0003] In the microcomputer having a built-in normal ROM, as shown in the circuit diagram in FIG. 6, the system clock and the slow clock, has a switchable selectively to the two modes of the fast clock, in this circuit, It is adapted to generate a read timing control signal ROM.

【0004】 [0004]

【発明が解決しようとする課題】このように、システムクロックを低速クロックと、高速クロックの2つのモードに切り替え選択可能に構成されたROM内蔵のマイコンにおいては、ROMリードタイミング制御信号であるアドレスバリッド(NAV)信号、データストローブ(NDS)信号も、システムクロックが高速であれば高速に変化し、低速であれば低速に変化して、ROM制御信号としてROMに供給される回路で構成されている。 THE INVENTION Problems to be Solved] Thus, the system clock speed clock, the two modes to switch selectably configured ROM built in the microcomputer of the high-speed clock, the address valid a ROM read timing control signal (NAV) signal, also the data strobe (NDS) signal, the system clock is changed to a high speed if fast, if the low speed to slowly varying, and a circuit which is supplied to the ROM as ROM control signal .

【0005】例えば、その一例として図2に示すようなROMコントロール回路を考える。 [0005] For example, consider a ROM control circuit as shown in FIG. 2 as an example. しかしながら従来の構成では、図2に示すような回路で構成される高速動作可能なROMを用いた場合に、図2でADR0番地が選択された場合に、マイコンのシステムクロックが高速の場合は図7に示すようにthavの時間、図3のパス2 However, in the conventional configuration, when a high-speed operable ROM constituted by a circuit as shown in FIG. 2, when the ADR0 address in FIG. 2 is selected, if the system clock of the microcomputer is in the high speed drawing time thav as shown in 7, the path of Fig 2
8に電流が流れる。 8 current flows in. しかし、マイコンのシステムクロックが低速に切り替わり周期が3倍程度に遅くなった場合には図7に実線で示すようにtlav=thav*3の区間で電流が流れ続ける。 However, if the system clock of the microcomputer is slow periodically switched to a low speed about three times the current continues to flow in tlav = thav * 3 sections as shown by the solid line in FIG. 従ってクロックが低速になったにもかかわらずROMの消費電力は高速時に対して低速時が3倍、増加してしまうという問題があった。 Thus at low speed is 3 times the power during despite ROM clock becomes slow fast, there is a problem that increases.

【0006】本発明は、前記実情に鑑みてなされたもので、消費電力の低減を図ることを目的とする。 [0006] The present invention has been made in view of the above circumstances, and an object thereof is to reduce power consumption. すなわち、システムクロックを低速クロックと、高速クロックの2つのモードに切り替え選択可能とであって、この回路内で、ROMのリードタイミング制御信号を生成するように構成されたROMコントロール回路において、消費電力を上げることなく利用可能であって、かつ、高速仕様に設計されたROMに対して、システム組み込み自由度を大きく向上させることを目的とするものである。 That is, the system clock and the slow clock, there in a switchable selectively to two modes of the fast clock, in this circuit, in the produced ROM control circuit to generate a read timing control signal ROM, power consumption it is available without increasing, and, for ROM designed high speed specification, it is an object of greatly improving the system built-freedom.

【0007】 [0007]

【課題を解決するための手段】本発明は、上記目的を達成するため、例えば組み合わせ遅延回路で構成された、 The present invention SUMMARY OF] In order to achieve the above object, is a combination delay circuit example,
ROMコントロール回路によりシステムクロックが高速から低速に切り替わっても従来のアドレスバリッド(N System clock by ROM control circuit be switched from the high speed to the low speed conventional address valid (N
AV)信号、データストローブ(NDS)信号と、例えば、組み合わせ遅延回路とによって、高速時と同一のR AV) signal, and a data strobe (NDS) signal, for example, by the combination delay circuit, high speeds and the same R
OMのリードタイミング制御信号の生成を可能とし、高速動作仕様に開発されたROMを高速仕様のシステムに限定することなく、低速クロックの仕様のシステムに対しても、消費電力を上げることなく利用できるようにし、かつ、高速仕様に設計されたROMに対して、システム組み込み自由度を大きく向上させることを目的とするものである。 To allow the production of OM read timing control signal, without limiting the ROM developed for high-speed operation specification system fast specification, even for the system specifications of the low-speed clock can be utilized without increasing the power consumption and manner, and, for ROM designed high speed specification, it is an object of greatly improving the system built-freedom.

【0008】本発明の第1は、ROMを内蔵したマイコンのシステムクロックが低速クロックと、高速クロックの2モードを含み、プリチャージ時のワード線を常時オンした状態で駆動するように構成したROMコントロール回路において、前記低速クロックの動作モードではアドレスパリッドとデータストローブのデユーティが、5 [0008] The first present invention, ROM in which a system clock of the microcomputer with a built-in ROM includes a low-speed clock, the two modes of the high-speed clock, and configured to drive while always on the word line precharge in the control circuit, duty of the low-speed clock operation mode in the address crisp de and data strobe is, 5
0%以下となるように構成されていることを特徴とする。 Characterized in that it is configured to be 0% or less.

【0009】かかる構成によれば、構成されるROMコントロール回路により、マイコンのシステムクロックが高速から低速に切り替わっても従来のアドレスバリッド(NAV)信号、データストローブ(NDS)信号と、 According to such a configuration, a pair of ROM control circuit, the system clock is also conventional address valid (NAV) signal switched from the high speed to the low speed of the microcomputer, and the data strobe (NDS) signal,
組み合わせ遅延回路で、高速時と同一のROMのリードタイミング制御信号の生成を可能とし、高速動作仕様に開発されたROMを内蔵したマイコンのシステムクロックが高速から低速になってもROMの消費電力が高速時に対して低速時が3倍に、増加してしまうようなことはない。 In combination delay circuit, to enable the generation of the read timing control signal of the high speed at the same ROM, the system clock of the microcomputer having a built-in ROM that is developed for high-speed operation specification power consumption of the ROM even when the low-speed from a high speed 3 times at a low speed for high-speed time, no such increase. すなわち、図7で点線で示すように、低速クロック時のデューテイを50%以下となるように制御している。 That is, as shown by a dotted line in FIG. 7, and controls the duty at the time of low-speed clock so as to be 50% or less.

【0010】本発明の第2では、請求項1に記載のRO [0010] In the second invention, RO according to claim 1
Mコントロール回路において、前記アドレスバリッドとデータストローブは、クロック切り替え信号に応答して、ROMリードタイミング制御信号を切り替え可能に構成されていることを特徴とする。 In M control circuit, the address valid and the data strobe in response to a clock switching signal, characterized in that it is configured to be switchable ROM read timing control signal.

【0011】本発明の第3では、請求項2に記載のRO [0011] In the third invention, RO according to claim 2
Mコントロール回路において、前記低速クロック動作モードにおいては、前記アドレスバリッドとデータストローブは、組み合わせ遅延回路を用いて作成されるように構成されていることを特徴とする。 In M control circuit, in the low-speed clock operation mode, the address valid and the data strobe is characterized in that it is configured to be created using a combination delay circuit.

【0012】例えば、この目的を達成するために、本発明のROMコントロール回路は値の異なる遅延素子を3 [0012] For example, in order to achieve this object, ROM control circuit of the present invention is a different delay element for its value 3
個シリアルに接続し、アドレスバリッド(NAV)信号、データストローブ(NDS)信号を入力し、更に、 Pieces connected serially to the input address valid (NAV) signal, data strobe (NDS) signal, further,
シリアルに接続した遅延素子の4ケ所から、異なった遅延を持つ信号を取り出し、ゲートで組み合わせアドレスバリッド(NEWAV)信号、データストローブ(NE From 4 places of delay elements connected serially different removed signal having a delay, combined address valid (NEWAV) signal at its gate, data strobe (NE
WDS発生)信号を生成する。 To generate a WDS occurrence) signal. 遅延素子は3種類で構成し遅延値はシリアルに接続した入力側から2:17:1 Delay element constituted by three delay value from an input side connected to the Serial 2: 17: 1
の比に設計する。 To design the ratio of.

【0013】この前記低速クロック動作時のアドレスバリッド信号およびデータストローブ信号のデユーティは、50%以下であって、さらに、ROMの動作可能な最小パルス幅よりも大きくなるように、選択するのが望ましい。 [0013] duty of the address valid signal during the low-speed clock operation and data strobe signal is 50% or less, further, to be greater than the operable minimum pulse width of the ROM, it is desirable to select . すなわち、アドレスバリッド信号およびデータストローブ信号のLow状態が、ROMの動作可能な最小パルス幅程度よりも大きくなるようにするのが望ましい。 That is, the address Low state of the valid signal and the data strobe signal, it is desirable to be larger than the operable about the minimum pulse width of the ROM.

【0014】 [0014]

【発明の実施の形態】以下、本発明の一実施形態につて図面を参照にしつつ詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to the connexion drawings an embodiment of the present invention. 図1は本発明の第1の実施形態におけるROMコントロール回路の構成を示すものである。 Figure 1 shows a configuration of a ROM control circuit in the first embodiment of the present invention. この装置は、図6に示した従来例に対し、遅延組み合わせ回路3を付加し、新規なアドレスバリッド(NEWAV)信号7、およびデータストローブ(NEWDS)信号9を用いることにより、高速動作可能なROM8へのアクセスをコストの低減をはかりつつ、高速かつ信頼性の高いROMのコントロールを行うものである。 This device, compared with the conventional example shown in FIG. 6, by adding a delay combination circuit 3, by using a novel address valid (NEWAV) signal 7 and a data strobe (NEWDS) signal 9, high-speed operation possible ROM8 while reducing the cost of access to, and performs high speed and control of reliable ROM.

【0015】この装置では低速、高速システムクロックのセレクタ1と、このセレクタ1の選択により、制御信号を生成するタイミングジェネレータ2と、このタイミングジェネレータ2からの制御信号に基づいて、組み合わせ遅延回路3でアドレスバリッド(NEWAV)信号7およびデータストローブ(NEWDS)信号9を生成する組み合わせ遅延回路を具備したことを特徴とする。 [0015] slow In this apparatus, a selector 1 of the high-speed system clock, the selection of the selector 1, a timing generator 2 for generating a control signal based on the control signal from the timing generator 2, the combination delay circuit 3 characterized by comprising the combination delay circuit for generating an address valid (NEWAV) signal 7 and a data strobe (NEWDS) signal 9.
タイミングジェネレータ2で生成されたアドレスバリッド(NAV)信号4と、組み合わせ遅延回路で生成したアドレスバリッド(NAVA)信号5とから、アドレスバリッド信号のセレクタ6によって、セレクタ選択後のアドレスバリッド(NEWAV)信号7が選択される。 The address valid (NAV) signal 4 generated by the timing generator 2, from the generated address valid (NAVA) signal 5 which in combination a delay circuit, by the selector 6 of the address valid signal, the selector selects a later address valid (NEWAV) signal 7 is selected.
また、データストローブ信号のセレクタ10によってデータストローブ(NEWDS)信号9を選択し、高速動作可能なROM8にアクセスできるようになっている。 Also, select a data strobe (NEWDS) signal 9 by the selector 10 of the data strobe signal, so that the access to high-speed operable ROM 8.
ここで11は組み合わせ遅延回路で生成したデータストローブ(NDSA)信号、12はデータストローブ(N Here 11 generates the combination delay circuit data strobe (NDSA) signals, 12 data strobe (N
DS)信号、13はセレクタ選択後のシステムクロック、14は低速システムクロック(LCLK)信号、1 DS) signal, 13 the system clock after the selector selects the low-speed system clock (LCLK) signal 14, 1
5は高速システムクロック(HCLK)信号、16はシステムクロック選択(NCLKSEL)信号である。 5-speed system clock (HCLK) signal, 16 is a system clock selection (NCLKSEL) signal. この組み合わせ遅延回路3の回路構成は図3に示すように、システムクロック選択(NCLKSEL)信号1 The circuit configuration of the combination delay circuit 3 as shown in FIG. 3, a system clock selection (NCLKSEL) signal 1
6、アドレスバリッド(NAV)信号4と、データストローブ(NDS)信号12をノア回路35を介して生成した信号52を、2:17:1の比に設計された遅延素子51、50、49、の初段51に入力することで低速クロック動作時に同タイミングの図4のNEWAV、N 6, an address valid (NAV) signal 4, a signal 52 which is generated via a NOR circuit 35 to data strobe (NDS) signal 12 2: 17: delay elements 51,50,49 designed 1 ratio, by entering the first stage 51 during low-speed clock operation in FIG. 4 of the same timing NEWAV, N
EWDSを生成している。 It is generating the EWDS.

【0016】以上のように構成されたROMコントロール回路について以下にその動作を説明する。 [0016] Hereinafter the operation for configured ROM control circuit as described above will be described. 本発明のR R of the present invention
OMコントロール回路の、入力信号はアドレスバリッド(NAV)信号4、データストローブ(NDS)信号1 Of OM control circuit, the input signal is an address valid (NAV) signal 4, data strobe (NDS) signal 1
2である。 2. まず、マイコンのシステムクロックが高速である場合は、アドレスバリッド(NAV)信号4と、データストローブ信号42がセレクタ6、10で選択される。 First, if the system clock of the microcomputer is fast, the address valid (NAV) signal 4, the data strobe signal 42 is selected by the selector 6 and 10. マイコンのシステムクロックが低速の場合は、組み合わせ遅延回路3で生成したアドレスバリッド(NAV If the system clock of the microcomputer is low, address valid (NAV generated by combining the delay circuit 3
A)信号5と、組み合わせ遅延回路3で生成したデータストローブ(NDSA)信号11がセレクタ6、10で選択される。 And A) signal 5, generated data strobe in combination delay circuit 3 (NDSA) signal 11 is selected by the selector 6 and 10. 出力信号は、セレクタ選択後のアドレスバリッド(NEWAV)信号7、セレクタ10選択後のデータストローブ(NEWDS)信号9であり、各々の信号7、9がROMに供給される。 Output signal, the selector selects a later address valid (NEWAV) signal 7, a data strobe after the selector 10 selects (NEWDS) signal 9, each of the signal 7 and 9 are supplied to the ROM.

【0017】以上のような構成をとることにより、高速動作仕様に開発されたROMを内蔵したマイコンのシステムクロックが高速からに低速になってもROMの消費電力が高速時に対して低速時が3倍に、増加してしまうことはなく、図4に示すように区間58のみプリチャージ電流が流れるのみでそのあとはオフになり、プリチャージ電流は流れないため、不要な電流消費を低減することができる。 [0017] By employing the above configuration, the power consumption of the ROM be a system clock of the microcomputer having a built-developed ROM speed operation specification becomes slow from high speed is slow during relative time of high-speed 3 It doubled, never increases, after which only flows precharge current only section 58 as shown in FIG. 4 is turned off, because the pre-charge current does not flow, to reduce unnecessary current consumption can.

【0018】図5はこのROMコントロール回路を用いて形成したページャーセットシステムを示す図である。 [0018] FIG. 5 is a diagram showing a pager set system formed by using the ROM control circuit.
ここでは、アンテナ62から、RF63を介して、マイコン67に出力されるようになっており、このマイコン67は、スイッチ64,65,66で切り替え可能なように構成されたROMコントロール回路である。 Here, the antenna 62, via the RF63, which is output to the microcomputer 67, the microcomputer 67, a ROM control circuit that is configured to be switchable 64, 65 and 66. そしてこのマイコン67からの信号により、バス68を介して、RAM69、ROM70にアクセスできるようになっており、LCDドライバ71を介して、LCDパネル72が制御されるようになっている。 And the signal from the microcomputer 67 via the bus 68, and to be able to access the RAM 69, ROM 70, via the LCD driver 71, LCD panel 72 are controlled.

【0019】このようにして高速動作ROMと本発明の遅延組み合わせ回路を含むROMコントロール回路を内蔵したマイコンによって、間欠動作が必要不可欠なページャーセットシステムを構成することにより、消費電力の低減を図ることが可能となる。 [0019] This way, the high-speed operation ROM and the microcomputer having a built-in ROM control circuit including a delay combinational circuit of the present invention, by the intermittent operation constitutes the essential pager set systems, power consumption can be reduced it is possible.

【0020】 [0020]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
ROMコントロール回路を、遅延素子をシリアルに接続し、アドレスバリッド(NAV)信号、データストローブ(NDS)信号を入力し、更に、シリアルに接続した遅延素子の4ケ所から、異なった遅延を持つ信号を取り出しゲートで組み合わせ、アドレスバリッド(NEWA The ROM control circuit, to connect the delay element serially address valid (NAV) signal, and inputs the data strobe (NDS) signal, further, from 4 places of delay elements connected serially, a signal having a different delay combination extraction gate, an address valid (Newa
V)信号、データストローブ(NEWDS発生)信号を生成させ、本来のアドレスバリッド(AV)信号、データストローブ(DS)信号と組み合わせ遅延回路により、高速時と同一のROMのリードタイミング制御信号の生成を可能とし、高速動作仕様に開発されたROMを高速仕様のシステムに限定することなく、低速クロックの仕様のシステムに対しても、消費電力を上げることなく利用できるようにし、かつ、高速仕様に設計されたR V) signal, to generate data strobe (NEWDS generation) signal, the original address valid (AV) signals, the data strobe (DS) signal and combinations delay circuit, the generation of the read timing control signal of the high speed at the same ROM possible and then, without limiting the ROM developed for high-speed operation specification system fast specification, even for the system specifications of the low-speed clock, to make available without increasing the power consumption, and the design speed specifications It has been R
OMのシステム組み込み自由度を大きく向上することが可能となる。 OM system becomes embedded can be increased improving the degree of freedom.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の一実施形態における、遅延素子の遅延値を2:17:1の比で、組み合わせ遅延回路を構成した、ROMコントロール回路の構成図。 [1] in an embodiment of the present invention, the delay value of the delay elements 2: 17: 1 ratio, to constitute a combined delay circuit, diagram of a ROM control circuit.

【図2】 高速動作可能なROM回路の構成図。 FIG. 2 is a block diagram of a high-speed operation possible ROM circuit.

【図3】 本発明の実施形態の組み合わせ遅延回路の回路構成図。 Figure 3 is a circuit diagram of the combination delay circuit embodiment of the present invention.

【図4】 システムクロックが低速クロック時に、組み合わせ遅延回路から生成された、アドレスバリッド(N [4] The system clock is at a low speed clock, generated from a combination delay circuit, an address valid (N
EWAV)信号と、データストローブ(NEWDS)信号のタイミングチャート。 EWAV) signal and the timing chart of the data strobe (NEWDS) signal.

【図5】 本発明のROMコントロール回路を用いて形成したページャーセットのシステム構成図。 [5] system configuration diagram of a pager set formed by using a ROM control circuit of the present invention.

【図6】 従来のROMコントロール回路の構成図。 Figure 6 is a configuration diagram of a conventional ROM control circuit.

【図7】 従来のROMコントロール回路でシステムクロックを低速クロックと、高速クロックにした場合のアドレスバリッド(NAV)信号のタイミングチャート。 [7] and the low-speed clock system clock in the conventional ROM control circuit, a timing chart of the address valid (NAV) signal in the case of the high-speed clock.

【符号の説明】 DESCRIPTION OF SYMBOLS

1-低速、高速システムクロックのセレクタ 2-タイミングジェネレーター 3-組み合わせ遅延回路 4-アドレスバリッド(NAV)信号 5-組み合わせ遅延回路で生成したアドレスバリッド(NAVA)信号 6-アドレスバリッド信号のセレクタ 7-セレクタ選択後のアドレスバリッド(NEWAV) 1-slow, high-speed system clock selector 2- timing generator 3 combined delay circuit 4 address valid (NAV) signal 5- combinatorial delay circuit generated address valid in (NAVA) signal 6- address valid signal from the selector 7 Selector after selection of the address valid (NEWAV)
信号 8-高速動作可能なROM 9-セレクタ選択後のデータストローブ(NEWDS) Signal 8 capable of high-speed operation ROM 9-selector after selection of a data strobe (NEWDS)
信号 10-データストローブ信号のセレクタ 11-組み合わせ遅延回路で生成したデータストローブ(NDSA)信号 12-データストローブ(NDS)信号 13-セレクタ選択後のシステムクロック 14-低速システムクロック(LCLK)信号 15-高速システムクロック(HCLK)信号 16-システムクロック選択(NCLKSEL)信号 17-ROMに入力したアドレスバリッド信号 18-プリチャージトランジスター 19-ROMのデータを構成するトランジスター 20-アドレスデコーダー 22-アドレスデコーダーの出力 23-アドレスデータ(ADRn) 24-ROMデータライン 25-ROMデータ読み出し回路 26-ROMデータ出力(Dn) 27-ROMに入力したデータストローブ信号 28-NEWAVまたはAVがLレベル Signal 10 data strobe signals of the selector 11 combined delay circuit generated data strobe (NDSA) signal 12 data strobe (NDS) signal 13 selector selection after the system clock 14 slow system clock (LCLK) signal 15 Fast system clock (HCLK) signal 16 system clock selection (NCLKSEL) signal 17-ROM constituting the data of the input address valid signal 18 precharge transistors 19-ROM to transistor 20-output of the address decoder 22-address decoder 23- address data (ADRn) 24-ROM data lines 25-ROM data reading circuit 26-ROM data output (Dn) 27-ROM data strobe signal input to the 28-NEWAV or AV is L level に流れる電流経路 29-システムクロックが高速(HCLK)時のアドレスバリッド波形 30-システムクロックが低速(LCLK)時のアドレスバリッド波形 33-データストローブ信号生成ゲート 35-アドレスバリッド信号生成ゲート 36-アドレスバリッド信号LレベルラッチFF 42-システムクロックが高速時のデータストローブ信号 43-アドレスバリッド信号リセット信号 44-データストローブ信号リセット信号 45-アドレスバリッドリセット信号出力ゲート 46-データストローブリセット信号出力ゲート 47-3rd遅延素子出力 48-2nd遅延素子出力 49-3rd遅延素子 50-2nd遅延素子 51-1st遅延素子 52-アドレスバリッド信号 53-データストローブ信号LレベルラッチFF 54-リセット信号 56- Current path 29-system clock flowing to the high-speed (HCLK) when the address valid waveforms 30- system clock slow (LCLK) when the address valid waveform 33-data strobe signal generating gate 35- address valid signal generating gate 36- address valid signal L level latch FF 42- system clock data strobe signal 43- address valid signal reset signal 44-data strobe signal reset signal 45- address valid reset signal output gate 46-data strobe Buri set signal output gate 47-3rd delay in high-speed element output 48-2nd delay element output 49-3rd delay element 50-2nd delay element 51-1st delay elements 52- address valid signal 53- data strobe signal L level latch FF 5 4- reset signal 56 - 1st遅延素子出力 58-NEWAVのLレベル時間 59-NEWAVの立ち下がりからNEWDS立ち下がりの時間 60-NEWDS立ち上がりの時間からNEWAV立ち上がりの時間 61-NEWDSのLレベル時間 62-アンテナ 63-RF 64-スイッチ1 65-スイッチ 66-スイッチ 67-マイコン 68-バス 69-RAM 70-ROM 71-LCDドライバー 72-LCDパネル 100-システムクロックが高速クロック場合のアドレスバリッド(NAV)信号のL時間 101-システムクロックが低速クロックの場合のアドレスバリッド(NAV)信号のL時間 1st delay element output 58-NEWAV the L level time 59-NEWAV falling from NEWDS fall time 60-NEWDS rise time from NEWAV rise time 61-NEWDS the L-level time of 62- antenna 63-RF 64- Switch 1 65 - switch 66 - switch 67-microcomputer 68- bus 69-RAM 70-ROM 71-LCD driver 72-LCD panel 100 - system clock speed clock when the address valid (NAV) signal L times 101- system clock an address valid in the case of the low-speed clock (NAV) signal L times

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ROMを内蔵したマイコンのシステムクロックが低速クロックと、高速クロックの2モードを含み、プリチャージ時のワード線を常時オン状態で駆動するように構成したROMコントロール回路において、 前記低速クロックの動作モードではアドレスバリッドとデータストローブのデユーティが、50%以下となるように構成されていることを特徴とするROMコントロール回路。 And 1. A system clock is slow microcomputer with a built-in ROM clock includes two modes of the high-speed clock, the ROM control circuit configured to drive an always-on state of the word line during the pre-charge, the low speed ROM control circuit the clock operation mode of the duty of the address valid and the data strobe, characterized in that it is configured to be 50% or less.
  2. 【請求項2】 前記アドレスバリッドとデータストローブは、クロック切り替え信号に応答して、ROMリードタイミング制御信号を切り替え可能にするように構成されていることを特徴とする請求項1に記載のROMコントロール回路。 Wherein said address valid and data strobe, ROM control according to claim 1, in response to the clock switching signal, characterized in that it is configured to enable switching the ROM read timing control signal circuit.
  3. 【請求項3】 前記低速クロックの動作モードにおいては、前記アドレスバリッドとデータストローブは組み合わせ遅延回路を用いて、作成されるように構成されていることを特徴とする請求項2に記載のROMコントロール回路。 3. A mode of operation of the low-speed clock, the address valid and the data strobe is a combination delay circuit, ROM control according to claim 2, characterized in that it is configured to be created circuit.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053106A (en) * 2010-02-23 2015-03-19 ラムバス・インコーポレーテッド Method and circuit for dynamically scaling power and performance of dram
CN106548803A (en) * 2016-10-26 2017-03-29 珠海格力电器股份有限公司 Reading control circuit and method of norflash

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Publication number Priority date Publication date Assignee Title
JP2015053106A (en) * 2010-02-23 2015-03-19 ラムバス・インコーポレーテッド Method and circuit for dynamically scaling power and performance of dram
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