JP2001085736A - Method for manufacturing nitride semiconductor chip - Google Patents

Method for manufacturing nitride semiconductor chip

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JP2001085736A JP25648399A JP25648399A JP2001085736A JP 2001085736 A JP2001085736 A JP 2001085736A JP 25648399 A JP25648399 A JP 25648399A JP 25648399 A JP25648399 A JP 25648399A JP 2001085736 A JP2001085736 A JP 2001085736A
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Abstract

PROBLEM TO BE SOLVED: To prevent cracking and chipping on a cut face, and an interface by dividing an area constituted of nitride semiconductor crystal into chips by using a plurality of division grooves formed on a wafer. SOLUTION: An n-type GaN buffer layer 101 is formed, and then an n-type AlGaN clad layer 102 is formed, and a multiplex quantum well layer 103 being an active layer, a p-type AlGaN clad layer 104 and a p-type GaN contact layer 105 are formed. A wafer is reversed and n-type electrodes 106 are pattern-formed on the side of a GaN substrate. Then, the wafer is set in a dicer and first split grooves 108 are formed and second split grooves 109 are formed on the GaN substrate side of the wafer. An area constituted of nitride semiconductor crystal is chip-divided by using the split grooves 108 and 109.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、一般式In x Al y BACKGROUND OF THE INVENTION The present invention relates to compounds of the general formula an In x Al y
Ga z N(0≦x≦1、0≦y≦1、x+y+z=1) Ga z N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y + z = 1)
で表記される窒化物半導体の発光素子または電子デバイス素子の製造方法に関し、特に窒化物半導体基板上に作製された窒化物半導体素子の、結晶性を損なうこと無く、歩留まり良く所望のサイズに分割する方法を提供する。 In relates to a manufacturing method of the nitride semiconductor light emitting device or an electronic device element, denoted, in particular of a nitride semiconductor device fabricated on a nitride semiconductor substrate, without impairing the crystallinity, divided into good yield desired size to provide a method.

【0002】 [0002]

【従来の技術】従来、窒化物半導体は発光素子やハイパワーデバイスとして、利用または研究されている。 Conventionally, nitride semiconductor is a light-emitting element and high power devices, have been utilized or studied. 例えば、発光素子の場合、その構成する組成を調整することにより、技術的には青色から橙色までの幅の広い発光素子として利用することができる。 For example, in the case of the light emitting element, by adjusting the composition of the structure, it is technically can be used as a broad emission element width from blue to orange. 近年、その特性を利用して、青色発光ダイオードや緑色発光ダイオードの実用化がなされ、また、窒化物半導体レーザ素子として青紫色半導体レーザが開発されてきている。 Recently, by utilizing the characteristics, practical use of a blue light emitting diode and a green light-emitting diodes have been made, also, the blue-violet semiconductor laser has been developed as a nitride semiconductor laser device. こうした窒化物半導体発光素子または窒化物半導体電子デバイス素子は、主にサファイア基板上に作製されている。 Such nitride semiconductor light emitting device or a nitride semiconductor electronic device element is fabricated mainly on a sapphire substrate. 近年、窒化物半導体レーザ素子等に関しては、発振寿命の観点から、窒化物半導体基板上に作製する傾向にある。 Recently, with respect to such a nitride semiconductor laser device, in view of the oscillation life, they tend to produce the nitride semiconductor substrate.

【0003】 [0003]

【発明が解決しようとする課題】しかしながら、窒化物半導体基板上に窒化物半導体発光素子を成長する構成は、近年始まったばかりであり、産業上、如何にして窒化物半導体基板上に成長した窒化物半導体素子をチップ分割するかが課題であった。 [SUMMARY OF THE INVENTION] However, the configuration of growing a nitride semiconductor light emitting device on the nitride semiconductor substrate, has just begun in recent years, the industry, nitrides grown how to to nitride semiconductor substrate a semiconductor element or chip division has been a problem. なぜならば、窒化物半導体基板は非常に硬いため、へき開方向以外では非常に割れにくく、割れたとしても切断面上にクラックやチッピングが発生しやすく、綺麗にチップ分割できなかったためである。 This is because the nitride semiconductor substrate is very hard, very hard to crack except in cleavage direction easily even cracking or chipping is generated on the cutting surface as cracked, because that could not be neatly divided into chips.

【0004】特開平11−4048公報では、窒化物半導体基板上部に活性層を含む窒化物半導体層を積層すると、窒化物半導体層と窒化物半導体基板のへき開面を一致させることができるので、窒化物半導体基板のへき開面であるM面{11−00}で容易に切断することができることを紹介している。 [0004] In JP-A-11-4048 publication, the stacked nitride semiconductor layers including an active layer in the nitride semiconductor substrate upper, it is possible to match the cleavage plane of the nitride semiconductor layer and the nitride semiconductor substrate, nitride introduces that can be easily cut by M-plane is a cleavage plane of the object semiconductor substrate {11-00}.

【0005】ここで、窒化物半導体のへき開面であるM [0005] Here, a cleavage plane of the nitride semiconductor M
面は、(0001)基板に対して3種存在し、同様に前記へき開面を得るためのへき開方向(<11−20>方向)も3種ある。 Face, (0001) present three with respect to the substrate, cleavage direction for obtaining similarly the cleavage plane (<11-20> direction) is three.

【0006】ところが、へき開方向ではない<1−10 [0006] However, not a cleavage direction <1-10
0>方向に沿って、通常の方法でチップ分割すると、スクライバーもしくはダイサーの、刃の押し合て方によって、30度ずれた方向(<11−20>方向)に割れてしまうことがしばしばあった。 0> along the direction, when chip division in the usual way, the scriber or a dicer, the person Te pressing engagement of the blade, it was often a which cracked the 30-degree shift direction (<11-20> direction) . また、通常の方法で、へき開方向の<11−20>方向に沿ってチップ分割しても、スクライバーもしくはダイサーの、刃の接触応力のかけ方によって、意図する方向とは異なる60度ずれた方向にへき開されてしまうことがあった。 The direction in the usual manner, even if chips divided along the <11-20> direction of the cleavage direction, the scriber or a dicer, the exertion of the contact stress of the blade, which are shifted 60 degrees different from the direction of the intended there was that would be cleaved in.

【0007】上記<11−20>方向のへき開性は、チップ分割する上で非常に有効な方向ではあるが、上記へき開方向はC面内で3種あり、互いのへき開方向が90 [0007] The <11-20> direction of the cleavage property, albeit a very effective way in order to chip division, the cleavage direction is three in the C plane, the cleavage towards each other 90
度で直交していないために、チップ分割の際の、刃の接触応力のかけ方(向き)によってチップ分割の形状が左右されていた。 To not orthogonal in degrees, at the time of division into chips, the shape of the chip division has been influenced by the exertion of a contact stress of the blade (direction). このことから、単に、通常のチップ分割方法で、窒化物半導体基板上に成長した窒化物半導体素子を、所望のチップ形状に、歩留まり良く分割することができなかった。 Therefore, simply, in the usual chip division method, a nitride semiconductor device grown on a nitride semiconductor substrate, the desired chip shape, could not be good yield split.

【0008】 [0008]

【課題を解決するための手段】本発明は、基板上に、p The present invention SUMMARY OF] has, on a substrate, p
型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、 In wafer by stacking a nitride semiconductor layer made of a multilayer structure having an active layer sandwiched by type layer and the n-type layer,
少なくとも2つ以上の複数の割り溝を線状もしくは一対の欠け溝で、前記ウエハーに所望のチップ形状で形成する工程と、前記複数の割り溝のうち1つは前記基板側に線状の割り溝を形成する工程と、その他の割り溝幅は該線状の割り溝幅よりも狭くする工程とを具備し、前記ウエハーに形成した前記複数の割り溝を用いて窒化物半導体結晶で構成された領域をチップ分割することを特徴とする。 At least two of the plurality of split grooves in a linear or a pair of missing groove, and forming a desired chip shape to the wafer, one linear split on the substrate side of the plurality of split grooves forming a groove, the other split groove width comprises the step of narrower than the linear of the split groove width, using the plurality of split grooves formed on the wafer is composed of a nitride semiconductor crystal the regions characterized by chip division.

【0009】本発明は、塩素を含有しない窒化物半導体基板上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、前記ウエハーの窒化物半導体基板面に所望のチップ形状で第1の割り溝を線状に形成する工程と、 The present invention, chlorine is not on the nitride semiconductor substrate comprising, in the wafer formed by laminating a nitride semiconductor layer made of a multilayer structure having an active layer sandwiched by the p-type layer and the n-type layer, the wafer nitride semiconductor substrate surface and forming a first split groove linearized with desired chip shape,
前記第1の割り溝の線と合致する位置で、前記ウエハーの窒化物半導体積層面に新たに第2の割り溝を形成すると共に、前記第1の割り溝幅よりも第2の割り溝幅を狭くする工程と、前記第1の割り溝と第2の割り溝に沿って前記ウエハーをチップ状に分割する工程を具備することを特徴とする。 In a position that matches the line of the first split groove, and forming a new second split groove in the nitride semiconductor layer surfaces of the wafer than said first split groove width second split groove width a step of narrowing the, characterized in that it comprises the step of dividing the wafer into chips along the first split groove and second split groove. 上記工程を具備することによって、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、第1の割り溝が第2の割り溝よりも溝幅が広く、かつ、第1と第2の割り溝に分けて切断することにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができる。 By including the above steps, since the growth layer is also a substrate is also a cognate nitride semiconductor, and have the same cleavage properties, the first split groove is wider groove width than the second split groove, and, by cutting divided into first and second split groove, cracked lines broken by the second split groove, in order to break the shortest cutting distance, the second from the second split groove bottom there is only reaching somewhere at the bottom of the first split groove in the split groove bottom downwards, prevented from being cleaved in a direction unintended, it can be cut into a desired chip shape. また、溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、光が前記結晶成長側の面から発せられるため、その発光面積を大きくするためである。 Further, the narrow second split groove having a groove width were formed on the surface of the crystal growth side, the light is emitted from the surface of the crystal growth side, in order to increase the light emitting area. 第1の割り溝幅と第2の割り溝幅が異なる理由は、上述のように、割り溝幅の狭い第2の割り溝から割れた割れ線が、割り溝幅の広い第1の割り溝に到達するとき、前記割れ線が第2の割り溝直下から外れて斜め方向に割れたとしても、第1の割り溝幅が広いために、前記斜めに割れた割れ線が第1の割り溝底部に到達することができる。 Why the first split groove width and the second split groove width are different, as described above, cracking lines cracked from a narrow second split groove of the split groove width is wider first split groove of the split groove width when it reaches the, even cracks in an oblique direction the crack lines are deviated from immediately below the second split groove, for the first split groove width is wide, cracked lines cracking the diagonally first split groove You can reach the bottom. この様にして、チップ形状の不良率を減らすことができる。 In this way, it is possible to reduce the defect rate of the chip-shaped.

【0010】本発明は、塩素を含有しない窒化物半導体基板上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、前記ウエハーの窒化物半導体基板面に所望のチップ形状で第1の割り溝を線状に形成する工程と、 The present invention, chlorine is not on the nitride semiconductor substrate comprising, in the wafer formed by laminating a nitride semiconductor layer made of a multilayer structure having an active layer sandwiched by the p-type layer and the n-type layer, the wafer nitride semiconductor substrate surface and forming a first split groove linearized with desired chip shape,
前記第1の割り溝の線と合致する位置で、前記第1の割り溝底部中に新たに第3の割り溝を形成すると共に、前記第1の割り溝幅よりも第3の割り溝幅を狭くする工程と、前記第3の割り溝に沿って前記ウエハーをチップ状に分割する工程を具備することを特徴とする。 In a position that matches the line of the first split groove, wherein the first split in the groove bottom portion as well as newly formed third split groove than said first split groove width third split groove width a step of narrowing the, characterized in that it comprises the step of dividing the wafer into chips along said third split groove. 上記工程を具備することによって、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、第3の割り溝を第1の割り溝底部のほぼ中央線に沿って形成し、かつ、第1と第3の割り溝に分けて切断することにより、第3の割り溝によって割れた割れ線が、 By including the above steps, since the growth layer is also a substrate is also a cognate nitride semiconductor, and have the same cleavage properties, along the third split groove substantially at the center line of the first split groove bottom forming Te, and cut by dividing the first and third dividing grooves, cracks lines cracked by the third split groove,
第1の割り溝によって局部的に薄くなった部分で選択的に割れるため、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができる。 For selectively divided by locally thinned portion by the first split groove, and prevented from being cleaved in a direction unintended, it can be cut into a desired chip shape. また、 Also,
割り溝を基板側に形成したのは、結晶成長側の発光面積を大きくするためである。 The split grooves are formed on the substrate side, in order to increase the light emission area of ​​the crystal growth side.

【0011】本発明は、塩素を含有しない窒化物半導体基板上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、前記ウエハーの窒化物半導体基板面に所望のチップ形状で第1の割り溝を線状に形成する工程と、 [0011] The present invention, chlorine and not the nitride semiconductor substrate containing, in wafers obtained by laminating nitride semiconductor layer made of a multilayer structure having an active layer sandwiched by the p-type layer and the n-type layer, the wafer nitride semiconductor substrate surface and forming a first split groove linearized with desired chip shape,
前記第1の割り溝の線と合致する位置で、前記ウエハーの窒化物半導体積層面に新たに第2の割り溝を形成すると共に、前記第1の割り溝幅よりも第2の割り溝幅を狭くする工程と、前記第1の割り溝の線と合致する位置で、前記第1の割り溝底部中に新たに第3の割り溝を形成すると共に、前記第1の割り溝幅よりも第3の割り溝幅を狭くする工程と、前記第2の割り溝と前記第3の割り溝に沿って前記ウエハーをチップ状に分割する工程を具備することを特徴とする。 In a position that matches the line of the first split groove, and forming a new second split groove in the nitride semiconductor layer surfaces of the wafer than said first split groove width second split groove width a step of narrowing the at position that matches the line of the first split groove, to form a new third split groove in the first split groove bottom, than the first split groove width a step of narrowing the third split groove width, characterized by comprising the step of dividing the wafer into chips along said third split groove and the second split groove. 上記工程を具備することによって、請求項2と請求項3の特徴を有し、所望のチップ形状に切断することができる。 By including the above steps, and claim 2 having the features of claim 3 can be cut into a desired chip shape.

【0012】本発明は、窒化物半導体以外の種基板上に、膜厚が20μm以上の塩素を含有しない窒化物半導体厚膜を積層した上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、前記ウエハーの窒化物半導体基板面に所望のチップ形状で第1の割り溝底部を前記窒化物半導体厚膜と種基板との界面もしくは該界面よりも深く形成する第1工程と、前記第1の割り溝の線と合致する位置で、前記ウエハーの窒化物半導体積層面に新たに第2の割り溝を形成すると共に、前記第1の割り溝幅よりも第2の割り溝幅を狭くする第2工程と、前記第1 The present invention, on a seed substrate other than the nitride semiconductor, on the film thickness by stacking a nitride semiconductor thick film containing no more chlorine 20 [mu] m, flanked by p-type layer and the n-type layer the active interface in the wafer formed by laminating a nitride semiconductor layer made of a multilayer structure, the first split groove bottom the nitride semiconductor thick film and the seed substrate at desired chip shape nitride semiconductor substrate surface of the wafer with a layer or a first step of deeper than the interface, at a position that matches the line of the first split groove, the newly forming a second split groove in the nitride semiconductor layer surfaces of the wafer, the first than one split groove width and a second step of narrowing the second split groove width, said first
の割り溝の線と合致する位置で、前記第1の割り溝底部中に新たに第3の割り溝を形成すると共に、前記第1の割り溝幅よりも第3の割り溝幅を狭くする第3工程のうち、第1工程と第2工程を用いて前記ウエハーをチップ状に分割する工程、あるいは第1工程と第3工程を用いて前記ウエハーをチップ状に分割する工程、さらには、 In a position that matches the line of the split grooves of, the newly formed third split groove in the first split groove bottom portion, narrowing the third split groove width than the first split groove width of the third step, a step of dividing step for dividing the wafer into chips by using the first and second steps, or the wafer using the first and third steps into chips, and further,
第1工程と第2,第3工程を用いて前記ウエハーをチップ状に分割する工程のうち、何れかを用いてチップ分割することを具備することを特徴とする。 The first step and the second, the wafer using the third step of the process of dividing into chips, characterized by including that separates the die using any. 上記工程を具備することによって、、第1の割り溝領域以外は、窒化物半導体とは異なる種基板であるためへき開が異なり、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができる。 Other than the first split groove region ,, by comprising the step, different cleavage for a different species substrate from the nitride semiconductor, and prevented from being cleaved in a direction unintended desired chip shape it can be cut into.

【0013】本発明は、工程に少なくとも塩素を含有する窒化物半導体基板を具備することを特徴とする。 [0013] The present invention is characterized by comprising a nitride semiconductor substrate containing at least chlorine process. このことにより、全く塩素をドーピングしていない窒化物半導体基板に比べて、容易に基板を分割することができる。 Thus, as compared with the nitride semiconductor substrate which is not doped at all chlorine easily to divide the substrate.

【0014】本発明は、窒化物半導体以外の種基板上に、少なくとも塩素を含有し且つ膜厚が20μm以上の窒化物半導体厚膜を積層した上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーにおいて、前記ウエハーの窒化物半導体基板面に所望のチップ形状で第1の割り溝底部を前記窒化物半導体厚膜と種基板との界面もしくは該界面よりも深く形成する第1工程と、前記第1の割り溝の線と合致する位置で、前記ウエハーの窒化物半導体積層面に新たに第2の割り溝を形成すると共に、前記第1 The present invention, on a seed substrate other than the nitride semiconductor, on which and containing at least chlorine thickness by laminating nitride semiconductor thick film above 20 [mu] m, is sandwiched by the p-type layer and the n-type layer was in wafer by stacking a nitride semiconductor layer made of a multilayer structure having an active layer, a first split groove bottom the nitride portions semiconductor thick film and the seed substrate in a desired chip shape nitride semiconductor substrate surface of the wafer of a first step of deeper than the interface or the interface at a position that matches the line of the first split groove, the newly forming a second split groove in the nitride semiconductor layer surfaces of the wafer, the first
の割り溝幅よりも第2の割り溝幅を狭くする第2工程と、前記第1の割り溝の線と合致する位置で、前記第1 Split a second step of narrowing the second split groove width than the groove width, at a position that matches the line of the first split groove, and the first
の割り溝底部中に新たに第3の割り溝を形成すると共に、前記第1の割り溝幅よりも第3の割り溝幅を狭くする第3工程のうち、第1工程と第2工程を用いて前記ウエハーをチップ状に分割する工程、あるいは第1工程と第3工程を用いて前記ウエハーをチップ状に分割する工程、さらには、第1工程と第2,第3工程を用いて前記ウエハーをチップ状に分割する工程のうち、何れかを用いてチップ分割することを具備することを特徴とする。 To form a third split groove newly into split groove bottom portion of, of the third step of narrowing the third split groove width than the first split groove width, the first step and the second step the step of dividing the wafer into chips by using a step of dividing the wafer into chips or the first and third steps, with, furthermore, the first step and the second, using said third step of the step of dividing the wafer into chips, characterized by including that separates the die using any.
上記工程を具備することによって、窒化物半導体基板と異なる種基板(例えば、サファイア基板)上に、20μ By including the above steps, the nitride semiconductor substrate different from the seed substrate (e.g., sapphire substrate) on, 20 [mu]
m以上の厚膜の窒化物半導体膜を積層しても本発明の効果を得ることができる。 It is laminated nitride semiconductor film of m or more thick film has the advantages of the present invention. また、第1の割り溝領域以外は、窒化物半導体とは異なる種基板であるためへき開が異なり、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができる。 Further, other than the first split groove region can be different cleavage for a different species substrate from the nitride semiconductor, and prevented from being cleaved in a direction unintended, cut to the desired chip shape. さらに、種基板上に塩素ドーピングを行った厚膜の窒化物半導体膜(例えば、300μm)を形成したところ、種基板上に塩素を全くドーピングしていない同じ厚膜の窒化物半導体膜と比べて、基板と厚膜との熱膨張係数差によって生じる反りの量が小さかった。 Further, a nitride semiconductor film of thick film was chlorine doping on a seed substrate (e.g., 300 [mu] m) was formed, and compared with the nitride semiconductor films of the same thick film which is not at all doping chlorine on a seed substrate , was small amount of warping caused by thermal expansion coefficient difference between the substrate and the thick film. 塩素をドーピングしていない従来の厚膜の窒化物半導体膜を種基板上に積層した場合、互いの熱膨張係数差によって、ウエハー自体が反りかえり、ダイサーまたはスクライバーの、刃の接触応力のかけ方や方向によって、粉々に割れることがしばしばあった(チップの歩留率が低かった)。 Case of laminating nitride semiconductor film of a conventional thick film not doped with chlorine on a seed substrate, the thermal expansion coefficient difference therebetween, burr warpage wafer itself, dicer or a scriber, How to make contact stress of the blade by and direction, there shatter crack often (yield rate of the chip was low). しかしながら、 However,
本請求項9のように塩素をドーピングした厚膜の窒化物半導体膜を種基板上に成長した場合は、ウエハー自体の反りが小さく、前記刃の接触応力もしくは方向によって粉々に割れることは無かった。 If the nitride semiconductor layer of the thick film doped with chlorine as the claims 9 grown on the seed substrate, wafer bow itself is small, it was not to shatter crack by contact stress or direction of the blade .

【0015】本発明に示す厚さにすることによって、切断距離を短くすることができ、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができる。 [0015] By the thickness shown in the present invention, it is possible to shorten the cutting length, and prevented from being cleaved in a direction unintended, it can be cut into a desired chip shape. 塩素を含有する窒化物半導体基板もしくは塩素を含有した窒化物半導体厚膜は、塩素を全く含有していないそれらと比べて分割が容易であるため、切断距離が200μm以下から分割することができる。 Nitride semiconductor thick film containing a nitride semiconductor substrate or chlorine containing chlorine, because division as compared to those that do not contain any chlorine is easy, it is possible to cut the distance is divided from 200μm or less.

【0016】本発明は、少なくとも塩素を含有する窒化物半導体基板もしくは、少なくとも塩素を含有する窒化物半導体厚膜において、前記塩素濃度が1×10 14 /c The present invention, or a nitride semiconductor substrate containing at least chlorine, in the nitride semiconductor thick film containing at least chlorine, the chlorine concentration 1 × 10 14 / c
3以上であることを特徴とする。 and characterized in that m 3 or more. このことにより、チップ分割が容易になる。 Thus, the chip splitting is facilitated.

【0017】本発明は前記第2の割り溝底部の形成位置を、前記ウエハーの活性層位置よりも深く形成する工程を具備することを特徴とする。 [0017] The present invention is characterized by comprising the step of forming the position of the second split groove bottom is deeper than the active layer position of the wafer. このことにより、チップ分割の際、光を発する活性層に損傷を与えることなくチップ分割することができる。 Thus, during the chip separation it can be chip division without damaging the active layer to emit light.

【0018】本発明は、前記第2の割り溝底部を前記ウエハーの窒化物半導体層と窒化物半導体基板の界面に、 The present invention, the second split groove bottom surface of the nitride semiconductor layer and the nitride semiconductor substrate of the wafer,
もしくは前記ウエハーの窒化物半導体層と窒化物半導体厚膜との界面に形成する工程、あるいは、前記第2の割り溝底部を前記界面よりも深く形成する工程を具備することを特徴とする。 Or step formed at the interface between the nitride semiconductor layer and the nitride semiconductor thick film of the wafer or, characterized by including the step of forming the second split groove bottom deeper than the interface. このことにより、チップ分割の際、 Thus, during the chip separation,
光を発する活性層に損傷を与えることなくチップ分割することができると共に、第2の割り溝底部が塩素をドーピングした窒化物半導体基板中まで到達していることから、チップ分割は、塩素をドーピングした窒化物半導体基板そのものの分割であり、塩素を全くドーピングしていない窒化物半導体基板に比べて容易にチップ分割することができる。 It is possible to chip division without damaging the active layer to emit light, since the second split groove bottom is reached in the nitride semiconductor substrate doped with chlorine, the chip division, doped with chlorine It was a division of the nitride semiconductor substrate itself, can be easily chip division as compared with a nitride semiconductor substrate which is not at all doped chlorine.

【0019】本発明は、前記第1の割り溝、第2の割り溝、第3の割り溝の、溝形成方向が、窒化物半導体結晶の、<11−20>方向、<1−100>方向、<00 The present invention, the first split groove, a second split groove, the third split groove, the groove formation direction, the nitride semiconductor crystal, the <11-20> direction, <1-100> direction, <00
01>方向、<0−111>方向、<01−10>方向から57.6°の方向の、何れかであることを特徴とする。 01> direction, and wherein the <0-111> direction, in the direction of 57.6 ° from the <01-10> direction is either. このことにより、割り溝形成が容易になる。 Thus, expanding slot formed is facilitated.

【0020】本発明は、上記チップ分割によって分割されたときの端面が、窒化物半導体結晶の{1−100} The present invention, an end surface when divided by the chip division, of the nitride semiconductor crystal {1-100}
面、{11−20}面、{0001}面、{0−11 Face, {11-20} plane, {0001} plane, {0-11
1}面、{01―12}面の何れかであることを特徴とする。 1} plane, is characterized in that either {01-12} plane. 特に、窒化物半導体レーザダイオードを作製する場合のミラー端面は、{1−100}面であることが好ましい。 In particular, the mirror end surfaces of the case of manufacturing a nitride semiconductor laser diode is preferably a {1-100} plane.

【0021】本発明は、窒化物半導体発光ダイオードの所望のチップ形状が長方形であって、該長方形の長辺をL、短辺をSとするとき、前記長辺Lと短辺Sの、方向の組み合わせが窒化物半導体結晶に関して、L=<11 [0021] The present invention is directed to a desired chip shape of the nitride semiconductor light emitting diode is rectangular, the long sides of the rectangle L, when the shorter side to S, of the long side L and a short side S, the direction for the combination of a nitride semiconductor crystal, L = <11
−20>方向でS=<1−100>方向、L=<000 -20> in the direction S = <1-100> direction, L = <000
1>方向でS=<2−1−10>方向、L=<0−11 1> direction in the S = <2-1-10> direction, L = <0-11
1>方向でS=<2−1−10>方向、L=<0001 1> direction in the S = <2-1-10> direction, L = <0001
>方向でS=<01−10>方向、の何れかの組み合わせであることを特徴とする。 > Characterized in that it is a S = <01-10> direction, any combination in the direction. 上記組み合わせを具備することによって、チップ分割の容易な方向を長辺として多く割り溝形成し、逆に、チップ分割の困難な方向を短辺として少なく溝形成することができる。 By comprising the above combination, it can often split by the groove formed an easy direction of the chip divided as long sides, on the contrary, to reduce grooving difficult direction of the chip divided as short sides. このことにより、チップ分割によって発生する形状不良を抑制することができる。 Thus, it is possible to suppress the shape defect caused by chip division.

【0022】本発明は、窒化物半導体発光ダイオードの所望のチップ形状が長方形であって、該長方形の長辺をL、短辺をSとするとき、長辺と短辺との比(L/S) [0022] The present invention is directed to a desired chip shape of the nitride semiconductor light emitting diode is rectangular, when the long side of the rectangle L, and short side is S, the ratio of the long side and the short side (L / S)
が1.01以上4以下であることを特徴とする。 Wherein the but is 1.01 to 4. このことにより、てこの原理から、効率良く割り溝に力を加えることができ、チップ分割を容易にすることができる。 Thus, Te from this principle, it is possible to apply a force to efficiently split groove, it is possible to facilitate the chip division.
特に、チップ分割の困難な短辺側に、上記てこの原理で効率良く割り溝に力を加えることができ、チップ分割を容易にすることができる。 In particular, the difficult short side of the chip division, the Te efficiently split can be added to force the groove in this principle, it is possible to facilitate the chip division.

【0023】本発明は、前記窒化物半導体基板が、Ga [0023] The present invention, the nitride semiconductor substrate, Ga
N基板であることを特徴とする。 Wherein N substrate.

【0024】 [0024]

【発明の実施の形態】一般に、窒化物半導体の結晶成長を行う方法としては、有機金属気相成長法(以下、MO DETAILED DESCRIPTION OF THE INVENTION Generally, as a method of performing crystal growth of a nitride semiconductor, metal organic chemical vapor deposition (hereinafter, MO
CVD法)、分子線エピキシー法(以下、MBE法)、 CVD method), molecular beam Epikishi method (hereinafter, MBE method),
ハイドライド気相成長法(以下、HVPE法)で行うのが通例であり、どの結晶成長方法を用いても良い。 Hydride vapor phase epitaxy method (hereinafter, HVPE method) is carried out in a customary, it may be used any crystal growth method.

【0025】以下に、基板としてGaN基板を用い、成長方法としてMOCVD法を用いて製造した窒化物半導体発光ダイオードおよび窒化物半導体レーザダイオードの例について記述する。 [0025] Hereinafter, a GaN substrate as the substrate, describes an example of the nitride semiconductor light-emitting diode was prepared by MOCVD as the growth method and a nitride semiconductor laser diode. 基板としては、窒化物半導体で構成されている基板であれば良く、Al x Ga y In z The substrate may be a substrate which is composed of a nitride semiconductor, Al x Ga y In z N
(x+y+z=1)基板であっても良い。 (X + y + z = 1) may be a substrate. また、Al x In addition, Al x
Ga y In z N(x+y+z=1)基板の、窒素元素の内、約10%程度以下(ただし、六方晶系であること) Ga y In z N (x + y + z = 1) of the substrate, of the nitrogen element, following the order of about 10% (with a hexagonal)
が、P、As、Sbの他の元素に置換されていてもよい。 There, P, As, may be substituted into other elements Sb. 特に、窒化物半導体レーザの場合、垂直横モードの単峰化のために、クラッド層よりも屈折率の低い層が該クラッド層の外側に接している必要があり、AlGaN Particularly, in the case of a nitride semiconductor laser, since single Mineka vertical transverse mode, it is necessary to lower refractive index layer is in contact with the outer side of the cladding layer than the cladding layer, AlGaN
基板を用いるのが最良である。 It is best to use a substrate. また、以下の実施例では、窒化物半導体のC面{0001}基板について記載しているが、窒化物半導体のA面{11−20}基板、 Further, in the following embodiment, which describes C-plane {0001} substrate of nitride semiconductor, A plane of the nitride semiconductor {11-20} substrate,
窒化物半導体のR面{1−102}基板、窒化物半導体のM面{1−100}基板を用いても良い。 Nitride semiconductor R plane {1-102} substrate, it may be used M plane of the nitride semiconductor {1-100} substrate. しかしながら、本発明によるチップ分割の効果が最も観られたのは、C面基板であった。 However, the effect of chip separation according to the invention was most watched was a C-plane substrate. また、完全なC面基板ではなくとも、C面から2度以下のオフ角度を有する基板であれば同一の効果が得られた。 Moreover, if not a complete C-plane substrate, the same effect was obtained when a substrate having an off angle of 2 degrees or less from the C plane. 前記オフ角度は、A面基板、 The off angle, A-plane substrate,
R面基板、M面基板についても同様であった。 R face substrate was the same for the M-plane substrate.

【0026】(実施の形態1)本実施の形態1では、窒化物半導体発光ダイオード素子の製造方法とチップ分割について説明する。 [0026] In this embodiment (Embodiment 1), a method for manufacturing a chip division of the nitride semiconductor light emitting diode device.

【0027】図1(a)は、C面(0001)n型Ga [0027] FIG. 1 (a), C plane (0001) n-type Ga
N基板100、n型GaNバッファ層101、n型Al N substrate 100, n-type GaN buffer layer 101, n-type Al
x1 Ga 1-x1 Nクラッド層102、活性層103、p型A x1 Ga 1-x1 N cladding layer 102, the active layer 103, p-type A
x2 Ga 1-x2 Nクラッド層104、p型GaNコンタクト層105、n型電極106、p型電極107、第1の割り溝108、第2の割り溝109から構成されている。 l x2 Ga 1-x2 N cladding layer 104, p-type GaN contact layer 105, n-type electrode 106, p-type electrode 107, a first split groove 108, and a second split groove 109.

【0028】以下に図1(a)の窒化物半導体発光ダイオードの製造方法について説明する。 [0028] Hereinafter the production method of the nitride semiconductor light emitting diode shown in FIG. 1 (a) will be described.

【0029】まず、HVPE法で種基板(例えば、サファイア基板)上に厚膜のGaNを積層し、その後、研磨でサファイア基板を剥ぎ取り、厚さ400μm、大きさ2インチφのC面(0001)n型GaN基板100を作製した。 Firstly, the seed substrate (e.g., sapphire substrate) by HVPE laminating GaN thick film on, then stripped sapphire substrate by polishing, a thickness of 400 [mu] m, the size C surface 2 inch phi (0001 ) was prepared n-type GaN substrate 100. 該n型GaN基板のn型極性は、Siをドーピングすることによって得られ、該Siの濃度は、2× n-type polarities of the n-type GaN substrate is obtained by doping Si, concentration of the Si is 2 ×
10 18 /cm 3であった。 It was 10 18 / cm 3. さらに、前記n型GaN基板中に約1×10 14 /cm 3の塩素をドーピングしている。 Further doped with chlorine of approximately 1 × 10 14 / cm 3 in the n-type GaN substrate. 次に、MOCVD装置に、前記n型GaN基板10 Next, the MOCVD apparatus, the n-type GaN substrate 10
0をセットし、1050℃の成長温度でn型GaNバッファ層101を1μm形成した。 Set to 0, the n-type GaN buffer layer 101 at a growth temperature of 1050 ° C. to 1μm formed. このn型GaNバッファ層は、種基板からn型GaN基板を剥ぎ取るときに生じた、n型GaN基板の表面歪みの緩和、表面モフォロジーや表面凹凸の改善(平坦化)を目的に設けた層であり、無くても構わない。 Layer The n-type GaN buffer layer is produced when stripping the n-type GaN substrate from the seed substrate, it provided the relaxation of the surface strain of the n-type GaN substrate, improving the surface morphology or surface roughness of the (flattened) the purpose , and the may be omitted. しかしながら、GaN基板に塩素をドーピングしている場合は、表面モフォロジーが悪化する傾向にあるため、本実施の形態のようにGaNバッファ層を設けた方が好ましい。 However, if doped with chlorine GaN substrate, because there is a tendency that the surface morphology is degraded, who provided the GaN buffer layer as in the present embodiment is preferred. n型GaNバッファ層101を形成後、続けて2μm厚のn型Al x1 Ga 1- x1 After forming the n-type GaN buffer layer 101, n-type 2μm thick followed Al x1 Ga 1-x1
Nクラッド層102を形成した。 To form an N-cladding layer 102. 本実施の形態では、X In this embodiment aspect, X
1=0で作製した。 It was prepared in 1 = 0. 次に、基板の温度を700℃〜80 Then, the temperature of the substrate 700 ° C. to 80
0℃程度に下げ、3周期の、厚さ4nmのIn Lowered to about 0 ° C., of 3 cycles, the thickness of 4 nm an In 0.35 Ga 0.35 Ga
0.65 N井戸層と厚さ6nmのIn 0.02 Ga 0.98 N障壁層より構成される活性層(多重量子井戸層)103を成長する。 0.65 N well layers and thickness of 6nm of In 0.02 Ga 0.98 N barrier layer from an active layer including (multi-quantum well layer) 103 is grown. その際、SiH 4は供給してもよいし、供給しなくてもよい。 At this time, SiH 4 may be supplied, may not be supplied. また、障壁層はGaNで構成されていても良い。 Further, the barrier layer may be composed of a GaN.

【0030】次に、基板温度を再び1050℃まで昇温して、厚み20nmのp型Al x2 Ga 1-x2 Nクラッド層104を成長する。 Next, the substrate temperature was raised to again 1050 ° C., to grow a p-type Al x2 Ga 1-x2 N cladding layer 104 having a thickness of 20 nm. 本実施の形態では、X2=0.2で作製した。 In the present embodiment was fabricated by X2 = 0.2. その後、0.2μmの厚みのp型GaNコンタクト層105を成長した。 Then, to grow a p-type GaN contact layer 105 of 0.2μm thickness.

【0031】本実施の形態の活性層103は、3周期からなる多重量子井戸構造を作製したが、その他の周期構造でも良く、井戸層のみの単一量子井戸構造でも良い。 The active layer 103 of the present embodiment was fabricated a multiple quantum well structure of three periods may be other periodic structure or a single quantum well structure of a well layer only.
活性層はIn y Ga 1-y Nから構成されていれば良く、所望の発光波長に応じてIn組成を変化させればよい。 The active layer may be composed of In y Ga 1-y N, it may be changed the In composition in accordance with a desired emission wavelength.

【0032】活性層が単一量子井戸で、発光波長が37 The active layer is a single quantum well, the emission wavelength 37
0nm以下の場合は、井戸層はGaNから構成されているのが好ましく、少なくとも極性を示す不純物がドープされていなければならない。 For 0nm less, preferably well layer is composed of GaN, impurities showing the least polar must be doped. 活性層が多重量子井戸から構成されていて、発光波長が370nm以下の場合は、 Active layer be composed of multiple quantum well, if the emission wavelength below 370 nm,
井戸層はGaNから構成されていて、障壁層は少なくともAlを含む窒化物半導体でなければならず、少なくとも井戸層もしくは障壁層の何れかに極性を有する不純物がドープされていなければならない。 Well layer be composed of GaN, the barrier layer must be a nitride semiconductor containing at least Al, impurities having a polarity to one of at least the well layer or the barrier layer must be doped. また、n型クラッド層102とp型クラッド層104は、Alを含む窒化物半導体から構成されていても良いし、構成されていなくとも良い。 Further, n-type cladding layer 102 and the p-type cladding layer 104 may be composed of a nitride semiconductor containing Al, it may not be configured. 何故ならば、多重量子井戸構造のAlを含む窒化物半導体障壁層によって、十分キャリアが閉じ込められているからである。 Since the nitride semiconductor barrier layer containing Al of multiple quantum well structure, since sufficient carriers are confined.

【0033】上記活性層中の井戸層または障壁層の不純物は、Si、Ge、O、C、Zn、Be、Mgの何れかが好ましい。 The impurity of the well layers or barrier layers of the active layer is, Si, Ge, O, C, Zn, Be, either Mg is preferred.

【0034】p型GaNコンタクト層105のp型不純物濃度は、p型電極107の形成位置に向かって、p型不純物濃度を多くした方が好ましい。 [0034] p-type impurity concentration of the p-type GaN contact layer 105, towards the formation position of the p-type electrode 107, it is preferable that a large amount of p-type impurity concentration. このことによりp p This allows
型電極形成によるコンタクト抵抗が低減する。 Contact resistance is reduced by type electrode formation. また、p In addition, p
型化不純物であるMgの活性化を妨げているp層中の残留水素を除去するために、p型層成長中に微量の酸素を混入させてもよい。 In order to remove residual hydrogen in p layer that prevents the Mg activation of a-type impurity, traces of oxygen may be mixed into the p-type layer deposition.

【0035】この様にして、p型GaNコンタクト層1 [0035] In this way, p-type GaN contact layer 1
05を成長後、MOCVD装置のリアクター内を全窒素キャリアガスとNH 3に変えて、60℃/分で温度を降下させた。 After growth of 05, by changing the the reactor of the MOCVD apparatus to total nitrogen carrier gas and NH 3, and lowers the temperature at 60 ° C. / min. 基板温度が850℃に達した時点で、NH 3 When the substrate temperature reaches 850 ° C., NH 3
の供給量を停止して、5分間、前記基板温度で待機してから、室温まで降下させた。 Stop of the supply amount, 5 minutes, after waiting at the substrate temperature was lowered to room temperature. 上記基板の保持温度は65 Holding the temperature of the substrate 65
0℃から900℃の間が好ましく、待機時間は、3分以上15分以下が好ましかった。 Preferably between 0 ℃ of 900 ° C., waiting time, was preferably 15 minutes or less than 3 minutes. また、降下温度の到達速度は、30℃/分以上が好ましい。 The reaching speed of descent temperature is preferably 30 ° C. / min or more.

【0036】このようにして作製された成長膜をラマン測定によって評価した結果、前記手法により、従来、利用されているp型化アニールを行わなくとも、成長後すでにp型化の特性を示していた。 The result of evaluating this manner a growth film which is manufactured by the Raman measurement, by the technique, conventionally, even without a p-type annealing being utilized, after growth already shows the characteristics of the p-type It was. また、p型電極形成によるコンタクト抵抗も低減していた。 It was also reduced contact resistance due to p-type electrode formation. SIMS(Sec SIMS (Sec
ondary ionmass spectrosco ondary ionmass spectrosco
py)測定を行った結果、残留水素濃度がp型GaNコンタクト層105最表面近傍で3×10 18 /cm 3以下であった。 py) results measuring was performed, residual hydrogen concentration was 3 × 10 18 / cm 3 or less in p-type GaN contact layer 105 outermost surface vicinity.

【0037】発明者らによる実験によると、成長膜を形成後、NH 3雰囲気中で基板温度を室温まで降下させたとき、残留水素濃度が成長膜最表面近傍で高かったことから、成長膜最表面近傍の残留水素濃度は、成長終了後のNH 3雰囲気が原因であると考えられる。 [0037] According to an experiment by the present inventors, after a growth film, when lowering the substrate temperature to room temperature in a NH 3 atmosphere, since the residual hydrogen concentration was higher in the growth film outermost surface vicinity, most growth membrane residual hydrogen concentration in the vicinity of the surface, NH 3 atmosphere after completion of growth is believed to be responsible. この残留水素は、p型化不純物であるMgの活性化を妨げることが知られている。 The residual hydrogen is known to interfere with the activation of Mg as a p-type conductivity impurity. 前記残留水素濃度は、5×10 19 /cm The residual hydrogen concentration, 5 × 10 19 / cm
3以下が好ましい。 3 or less is preferable.

【0038】この様にp型GaNコンタクト層105成長後に、キャリアガスをN 2で置換し、NH 3の供給量を停止して所定の時間、成長温度を保持することによって、p型化を促し、成長膜最表面近傍の残留水素濃度を下げ、コンタクト抵抗を低減できた。 [0038] After the p-type GaN contact layer 105 grown in this manner, replacing the carrier gas in N 2, a predetermined time to stop the supply of NH 3, by holding the growth temperature, prompting the p-type , reduce the residual hydrogen concentration in the growth film outermost surface vicinity could reduce the contact resistance. また、p型電極形成によるコンタクト抵抗をさらに低減する方法として、 Further, as a method to further reduce the contact resistance by p-type electrode formation,
成長膜最表面(p型層の最表面)近傍をエッチングにより除去し、その除去面にp型電極を形成すると良い。 The neighborhood (outermost surface of the p-type layer) grown film outermost surface is removed by etching, it is preferable to form the p-type electrode on the removal surface. 成長膜最表面(p型層の最表面)を除去する層厚は、10 The layer thickness of removing (outermost surface of the p-type layer) grown film outermost surface 10
nm以上が好ましく、特に上限値はないが、除去面近傍の残留水素濃度が5×10 19 /cm 3以下になることが好ましい。 is preferably not less than nm, especially the upper limit value is no, it is preferable that the residual hydrogen concentration in the removal surface vicinity is 5 × 10 19 / cm 3 or less.

【0039】次に、上記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 A description will now be given chip division of the wafer formed with the nitride semiconductor light emitting diode device.
ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side.

【0040】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを150μmにし、鏡面出しをする。 Firstly, the GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped to 150 [mu] m, the mirror surface out. GaN基板面を鏡面出しする(透明にする)のは、以下に述べる割り溝の形成位置を裏面側から容易に確認できるようにするためと、p電極とn電極の形成位置の調整を容易にするためである。 To put mirror the GaN substrate surface of (to transparent) is formed so that the can easily confirm the formation position of the split groove described below from the back side, to easily adjust the forming position of the p electrode and the n electrode in order to be. 次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Then, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、研磨によって生じた表面歪み及び酸化膜を除去し、p型、n型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 The etching process, the surface strain and the oxide film produced by the polishing is removed, performed in order to prevent reduction and electrode separation of p-type, the contact resistance of the n-type electrode. 続いて、p Then, p
型GaNコンタクト層105上に、Pd(4nm)/M On -type GaN contact layer 105, Pd (4nm) / M
o(3nm)/Au(100nm)の順に、透光性p型電極107をリソグラフィー技術でパターン形成した後、微量の酸素を導入しながら、500℃でN 2雰囲気中でアニールを行った。 in the order of o (3nm) / Au (100nm ), after patterning the transparent p-type electrode 107 in the lithography technique, while introducing a trace amount of oxygen, annealing was performed in an N 2 atmosphere at 500 ° C.. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained. 上記p型電極をパターン形成したのは、以下で述べる第2の割り溝を、電極の被覆されていない部分に形成するためである。 Was the p-type electrode is patterned, a second split groove described below, in order to form the uncoated portion of the electrode.

【0041】次に、ウエハーを裏返しにして、GaN基板側に、Ti(15nm)/Al(150nm)によるn型電極106を、リソグラフィー技術でパターン形成する。 Next, Turn the wafer, the GaN substrate, an n-type electrode 106 by Ti (15nm) / Al (150nm), it is patterned with lithographic techniques. この時、結晶成長側のp型電極パターンの形成位置と真反対側に、n型電極パターンを形成し、且つ、割り溝を形成すべく互いの電極が被覆されていない領域を一致させる。 At this time, the formation position and the true opposite the p-type electrode pattern of the crystal growth side, an n-type electrode pattern, and to match the region where the mutual electrode is not coated to form a split groove.

【0042】前記ウエハーをダイサーにセットし、該ウエハーのGaN基板側に、深さ30μm、線幅20μ [0042] sets the wafer into a dicer, the GaN substrate side of the wafer, the depth 30 [mu] m, line width 20μ
m、ピッチ350μmの第1の割り溝108を、図1 m, the first split groove 108 of the pitch 350 .mu.m, 1
(b)に示す格子形状で形成した。 It was formed in a lattice shape shown in (b). 第1の割り溝は、n The first of the split groove, n
型電極106が被覆されていない部分に形成することが好ましい。 It is preferred to mold the electrode 106 is formed on the portion not covered. 何故ならば、電極剥離の原因になるからである。 This is because cause electrode peeling.

【0043】次に、ウエハーのGaN基板側に粘着シートを貼付し、スクライバーのテーブル上にGaN基板側を下にして張り付け、真空チャックで固定する。 Next, sticking a pressure-sensitive adhesive sheet onto the GaN substrate side of the wafer, stuck in the down GaN substrate side on scriber table fixed with a vacuum chuck. 固定後、スクライバーのダイヤモンド針で、結晶成長側の面(p型GaNコンタクト層105表面)上に、ピッチ3 After fixation, a diamond needle scriber, on the surface of the crystal growth side (p-type GaN contact layer 105 surface), the pitch 3
50μm、深さ0.1μm、線幅5μmで一回スクライブする。 50 [mu] m, depth 0.1 [mu] m, scribed once with line width 5 [mu] m. 次に、先程のスクライブ方向に対して垂直方向に、同様にしてスクライブする。 Next, in a direction perpendicular to the previous scribing direction, scribing in the same manner. この様にして350μ In such a manner to 350μ
m角のチップになるようにスクライブラインを入れ、第2の割り溝109を形成する。 Scribe line so that the tip of the m square, to form a second split groove 109. ただし、第2の割り溝1 However, the second of the split groove 1
09の形成位置は、前記第1の割り溝108の線幅のほぼ中央線と一致した位置とし、ダイシングの方向およびスクライブの方向は、窒化物半導体に対して<11−2 Forming position 09, the first to a position consistent with the approximate center line of the line width of the split groove 108, the direction and the scribing direction of dicing, <11-2 the nitride semiconductor
0>または<1−100>方向である。 0> or <1-100> is the direction. また、第2の割り溝109も第1の割り溝108と同様に電極が被覆されていない位置に形成することが好ましい。 Further, it is preferable that the second split groove 109 likewise the first split groove 108 electrodes are formed at positions that are not covered.

【0044】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、結晶成長側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm角のチップを多数得た。 [0044] After the scribe, release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the crystal growth side, to obtain a large number of chips of 350μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは98%以上であった。 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield was above 98%.

【0045】本実施の形態で、歩留まり良く所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1の割り溝と第2の割り溝を形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 [0045] In this embodiment, a high yield was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, once without cutting the first split groove and forming a second split groove, the second split groove is by constituted narrower than the first split groove width. つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有し、基板中に塩素がドーピングされているため分割が容易になったことと、第1の割り溝が第2の割り溝よりも溝幅が広く、かつ、第1と第2の割り溝に分けて切断したことによる。 In other words, since the grown film also substrates also syngeneic nitride semiconductor have the same cleavage characteristics, and the chlorine in the substrate becomes easy division because it is doped, the first split groove wider groove width than the second split groove, and due to the fact that cut is divided into first and second split groove. また、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 Further, cracks lines broken by the second split groove, in order to break the shortest cutting distance is somewhere at the bottom of the first split groove in the split groove bottom of the second downward from the second split groove bottom there is only arrives prevented from being cleaved in a direction unintended is because it can be cut into a desired chip shape.

【0046】また、溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、光が前記結晶成長側の面から発せられるため、その発光面積を大きくするためである。 [0046] Also the narrower second split groove having a groove width were formed on the surface of the crystal growth side, the light is emitted from the surface of the crystal growth side, in order to increase the light emitting area.

【0047】第1の割り溝幅と第2の割り溝幅が異なる理由は、上述のように、割り溝幅の狭い第2の割り溝から割れた割れ線が、割り溝幅の広い第1の割り溝に到達するとき、前記割れ線が第2の割り溝直下から外れて斜め方向に割れたとしても、第1の割り溝幅が広いために、前記斜めに割れた割れ線が第1の割り溝底部に到達することができる。 The reason why the first split groove width and the second split groove width are different, as described above, cracking lines cracked from a narrow second split groove of the split groove width, the first wide split groove width when reaching the split groove, and even cracked in an oblique direction the crack lines are deviated from immediately below the second split groove, for the first split groove width is wide, cracked lines cracking the oblique first You can reach the split groove bottom. この様にして、チップ形状の不良率を減らすことができる。 In this way, it is possible to reduce the defect rate of the chip-shaped.

【0048】窒化物半導体基板中に塩素ドーピングした効果について調べたところ、少なくとも1×10 14 /c [0048] Examination for chloride doped effect in the nitride semiconductor substrate, at least 1 × 10 14 / c
3以上の塩素濃度をドーピングすることによって、全く塩素をドーピングしていない窒化物半導体基板に比べて、容易に基板を分割することができた。 by doping m 3 or more chlorine concentration, it could be compared to the nitride semiconductor substrate which is not doped at all chlorine easily to divide the substrate. また、HVP In addition, HVP
E法にて種基板(例えば、サファイア基板)上に塩素ドーピングを行った厚膜の窒化物半導体膜(例えば、30 Seed substrate (e.g., sapphire substrate) by Method E nitride semiconductor film of thick film was chlorine doping on (e.g., 30
0μm)を形成したところ、同じ種基板上に塩素を全くドーピングしていない同じ厚膜の窒化物半導体膜と比べて、基板と厚膜との熱膨張係数差によって生じる反りの量が小さかった。 0 .mu.m) was formed, as compared with the nitride semiconductor films of the same thick film which is not at all doping chlorine same species on the substrate, the amount of warping caused by thermal expansion coefficient difference between the substrate and the thick film was small.

【0049】理由については、定かではないが、窒化物半導体基板を構成しているIII族原子とV族原子との間の結合力を塩素によって弱められているのではないかと考えられる。 [0049] For reason is not clear, but is thought that than being weakened by chlorine bond strength between the group III atoms and group V atoms constituting the nitride semiconductor substrate. 素子チップの総膜厚は、殆どが基板で占められているため、素子分割を容易にする塩素ドーピングは非常に有効である。 The total thickness of the element chip, since most is occupied by the substrate, chlorine doping to facilitate the element division is very effective.

【0050】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0050] In the present embodiment, was used a dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. これらのエッチング法を利用することにより、溝形成による窒化物半導体表面や溝側面への損傷を抑えることができる。 By utilizing these etching methods, it is possible to suppress damage to the nitride semiconductor surface and a groove side by the groove formed. ただし、前記エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0051】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライバー等を使用しても良い。 [0051] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scriber or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライバーによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by a scriber, not very preferable.

【0052】また、本実施の形態では、第2の割り溝幅の形成にスクライブを使用したが、上記エッチング法、 [0052] Further, in this embodiment, using scribe in the formation of the second split groove width, the etching method,
ダイシング等を使用しても構わない。 It is also possible to use the dicing or the like. しかしながら、第2の割り溝形成においては、スクライブが最も好ましい。 However, in the second split groove formation, the scribe is most preferred. なぜならば、溝幅を狭く、且つ迅速に、溝形成が可能であり、ダイシングやエッチングに比べて、ウエハー切断時に該ウエハーを削り取る面積が少ないので、単一ウエハーから多くのチップを得ることができるためである。 Because narrow the groove width, and quickly, but may be grooves formed, in comparison with the dicing or etching, since less area scraped off the wafer during wafer cutting, it is possible to obtain a number of chips from a single wafer This is because.

【0053】さらに、本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0053] Further, in the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), even if the element divided to form a pair of chipping grooves good. この場合、ウエハーの総膜厚が15 In this case, the total thickness of the wafer 15
0μm以下、もしくは、第1の割り溝底部から第2の割り溝底部までの切断距離が150μm以下であることが好ましい。 0μm or less, or, it is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 150μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされている場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case being chlorine doped into the substrate.

【0054】また、本実施の形態で、GaN基板を研磨して150μm程度まで薄くしたが、本発明者らによる実験によると、塩素ドーピングをしたGaN基板の厚さは200μm以下が好ましく、さらに好ましくは150 [0054] Further, in the present embodiment has been thinned to about 150μm by polishing the GaN substrate, according to the experiments by the present inventors, the thickness of the GaN substrate in which the chlorine doping is preferably 200μm or less, more preferably 150
μm以下が好ましかった。 μm or less was preferred. 窒化物半導体中に塩素をドーピングすることによって分割が容易になったが、所望の方向に歩留まり良くへき開するためには、基板の厚みを薄くすることが好ましい。 Divided by doping chlorine nitrides semiconductor but has become easier, in order to yield good cleavage in the desired direction, it is preferable to reduce the thickness of the substrate. なぜならば、GaN基板の厚みは、通常、300μm〜600μmであるのに対して、該GaN基板上に積層する発光層を含む窒化物半導体膜は数μm程度であり、その殆どがGaN基板の厚みで占められているためである。 Because the thickness of the GaN substrate is generally whereas a 300Myuemu~600myuemu, nitride semiconductor film including a light-emitting layer stacked on the GaN substrate is about several [mu] m, the thickness most of the GaN substrate This is because that is occupied by.

【0055】本実施の形態のように、第1の割り溝の溝幅中央位置と、第2の割り溝の溝幅中央位置とが一致した位置で、ウエハーをチップ状に分割することが最も好ましいが、ウエハーの厚み(GaN基板の厚み)が厚すぎると、前記位置からずれて割れてしまう傾向に有る。 [0055] As in this embodiment, the groove width center of the first split groove, at a position where the groove width center of the second split groove are matched, most dividing the wafer into chips preferred, the thickness of the wafer (the thickness of GaN substrate) is too thick, there is a tendency that cracked displaced from the position.
さらに、第1の割り溝と第2の割り溝とが合致していない位置では、割れにくい傾向にあることから、ウエハー(基板)を研磨して薄くする必要がある。 Further, at the position where the first split groove and second split groove is not met, since in the cracks less likely, it is necessary to reduce by polishing wafers (substrates).

【0056】GaN基板の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるため、GaN基板の厚みの下限値は50μm以上が望ましい。 [0056] The lower limit value of the thickness of the GaN substrate is not particularly limited, when too thin, since the wafer is cracked during the process for device fabrication, the lower limit value of the thickness of the GaN substrate is more desirably 50 [mu] m.

【0057】また、塩素ドーピングされたGaN基板全体を研磨して薄くする他に、部分的に塩素ドーピングされたGaN基板を薄くする方法として、第1の割り溝の底部と第2の割り溝の底部との切断距離を短くしてもよい。 [0057] Further, in addition to thinning by polishing the entire GaN substrate is chlorine doping, as a method of thinning the GaN substrate which is partially chlorinated doping, the first split groove bottom portion and the second split groove cut distance between the bottom portion may be shortened. このときの、前記切断距離は、塩素ドーピングされたGaN基板の厚みと同様に、200μm以下が好ましく、さらに好ましくは150μm以下、50μm以上である。 In this case, the cutting distance, like the thickness of the GaN substrate which is chlorine-doped, preferably 200μm or less, more preferably 150μm or less, 50μm or more.

【0058】(実施の形態2)本実施の形態2では、第1の割り溝中に第3の割り溝を形成して、チップ分割する方法について説明する。 [0058] In Embodiment 2 Embodiment 2, to form a third split groove in the first split groove, it describes a method of chip division.

【0059】図2は、C面(0001)n型GaN基板200、n型GaNバッファ層201、n型Al x1 Ga [0059] Figure 2 is, C surface (0001) n type GaN substrate 200, n-type GaN buffer layer 201, n-type Al x1 Ga
1-x1 Nクラッド層202、活性層203、p型Al x2 1-x1 N cladding layer 202, the active layer 203, p-type Al x2 G
1- x2 Nクラッド層204、p型GaNコンタクト層2 a 1-x2 N cladding layer 204, p-type GaN contact layer 2
05、n型電極206、p型電極207、第1の割り溝208、第3の割り溝209から構成されている。 05, n-type electrode 206, p-type electrode 207, a first split groove 208, and a third split groove 209. Ga Ga
N基板200は、塩素濃度を5×10 15 /cm 3ドーピングしている。 N substrate 200 is 5 × 10 15 / cm 3 doped with chlorine concentration.

【0060】図2の窒化物半導体発光ダイオードの製造方法については実施の形態1と同じである。 [0060] is the same as that of Embodiment 1 is a method for manufacturing a nitride semiconductor light emitting diode of FIG.

【0061】前記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0061] described chip division of the wafer formed with the nitride semiconductor light emitting diode device. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side.

【0062】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを250μmにする。 [0062] First, a GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped 250 [mu] m. このとき、研磨面を鏡面にしても良いし、しなくとも良い。 At this time, the polishing surface may be a mirror, and may not. なぜならば、両面から割り溝を確認する必要がないからである。 This is because there is no need to confirm the split groove from both sides. 次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Then, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、研磨によって生じた表面歪み及び酸化膜を除去し、p型電極、n型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 The etching process, the surface strain and the oxide film produced by the polishing is removed, performed in order to prevent reduction and electrode separation of the contact resistance of the p-type electrode, n-type electrode. 続いて、p型GaNコンタクト層20 Then, p-type GaN contact layer 20
5上に、Pd(7nm)/Au(80nm)の順に、透光性p型電極207をウエハー全面に形成した後、微量の酸素を導入しながら、450℃でN 2雰囲気中でアニールを行った。 On 5, in the order of Pd (7nm) / Au (80nm ), after forming a transparent p-type electrode 207 on the entire wafer while introducing a trace amount of oxygen, annealing in an N 2 atmosphere at 450 ° C. It was. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained. 次に、ウエハーを裏返しにして、GaN基板側に、Ti(15nm)/A Next, Turn the wafer, the GaN substrate, Ti (15nm) / A
l(150nm)によるn型電極206を、ウエハー全面に形成する。 The n-type electrode 206 by l (150 nm), is formed on the entire wafer surface.

【0063】前記ウエハーをダイサーにセットし、ウエハーのGaN基板側に、GaN基板の<1−100>方向に沿って、深さ50μm、線幅30μm、ピッチ35 [0063] sets the wafer into a dicer, the GaN substrate side of the wafer, along the <1-100> direction of the GaN substrate, the depth 50 [mu] m, line width 30 [mu] m, pitch 35
0μmと、<11−20>方向(前記<1−100>方向と垂直方向)に沿って、深さ50μm、線幅30μ And 0 .mu.m, along the <11-20> direction (the <1-100> direction and the vertical direction), depth 50 [mu] m, line width 30μ
m、ピッチ300μmの、第1の割り溝208を、n型電極206の上から形成した。 m, the pitch 300 [mu] m, the first split groove 208, formed over the n-type electrode 206.

【0064】第1の割り溝は、電極剥離のことを考慮すると、n型電極206が被覆されていない部分に形成することが好ましいが、本実施の形態では、第1の割り溝と第3の割り溝を同じ面に形成することから、溝位置合わせのための電極非被覆部を設ける必要が無い。 [0064] The first split groove, in view of the electrode peeling, it is preferable to form the portion where the n-type electrode 206 is not coated, in the present embodiment, the first split groove and the third since the split grooves of the formed on the same surface, there is no need to provide an electrode non-coating portion for the groove alignment. そのため、素子プロセスの簡略化、単一ウエハーからのチップ数の増収、発光面積の拡大化を目的に、n電極、p電極共に、割り溝のための電極非被覆部を設けずに、ウエハー全面に電極形成を行っている。 Therefore, simplification of the device process, the number of chips revenue from a single wafer, for the purpose of enlarging the light emitting area, n electrode, the p electrode both without providing the electrode non-coating portion for split groove, the entire wafer It is performed for forming an electrode.

【0065】次に、ウエハーの結晶成長側の面(p型電極207)に粘着シートを貼付し、スクライバーのテーブル上にGaN基板側を上にして張り付け、真空チャックで固定する。 Next, sticking a pressure-sensitive adhesive sheet onto the surface of the crystal growth side of the wafer (p-type electrode 207), affixed to the GaN substrate side up on a scriber table fixed with a vacuum chuck. 固定後、スクライバーのダイヤモンド針で、第1の割り溝底部のほぼ中央線に沿って、ピッチ3 After fixation, a diamond needle scriber, substantially along the center line of the first split groove bottom, pitch 3
50μm、深さ3μm、線幅5μmを<1−100>方向に一回スクライブする。 50 [mu] m, depth 3 [mu] m, for scribing one line width 5μm to <1-100> direction. 次に、先程のスクライブ方向に対して垂直方向(<11−20>方向)に、ピッチ3 Next, in a direction perpendicular to the previous scribing direction (<11-20> direction), the pitch 3
00μm、深さ3μm、線幅5μmで第1の割り溝底部のほぼ中央線に沿って一回スクライブする。 00Myuemu, depth 3 [mu] m, for scribing one substantially along the center line of the first split groove bottom portion with a line width of 5 [mu] m. この様にして350μm×300μm角のチップになるようにスクライブラインを入れ、第3の割り溝209を形成する。 Such To scribe line so that the tip of 350 .mu.m × 300 [mu] m square, thereby forming a third split groove 209.

【0066】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×300μm角のチップを多数得た。 [0066] After the scribe, release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the GaN substrate side, to obtain a large number of chips of 350μm × 300μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは92 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, the yield 92
%以上であった。 Was more than%.

【0067】本実施の形態で、歩留まり良く所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1の割り溝と第3の割り溝を形成し、第3の割り溝を第1の割り溝中に構成したことによる。 [0067] In this embodiment, a high yield was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, once without cutting, the first split groove and the third split groove is formed, due to the fact that to constitute a third split groove in the first split groove. つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有し、基板中に塩素がドーピングされているため分割が容易になったことと、第3の割り溝を第1の割り溝底部のほぼ中央線に沿って形成することにより、第3の割り溝によって割れた割れ線が、第1の割り溝によって局部的に薄くなった部分で選択的に割れるため、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 In other words, since the grown film also substrates also syngeneic nitride semiconductor have the same cleavage characteristics, and the chlorine in the substrate becomes easy division because it is doped, the third split groove by forming along a substantially central line of the first split groove bottom, since the crack lines broken by the third split groove is selectively divided by locally thinned portion by the first split groove, prevented from being cleaved to unintended direction, it is because it can be cut into a desired chip shape.

【0068】また、割り溝を基板側に形成したのは、結晶成長側の発光面積を大きくするためである。 [0068] Also the split groove formed on the substrate side, in order to increase the light emission area of ​​the crystal growth side.

【0069】窒化物半導体基板中に塩素ドーピングした効果については、実施の形態1と同じである。 [0069] The chlorine-doped effect in nitride semiconductor substrate is the same as the first embodiment.

【0070】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0070] In the present embodiment, was used a dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0071】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0071] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第3の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the third split groove width, the first split groove formed by scribing is not very preferable.

【0072】また、本実施の形態では、第3の割り溝幅の形成にスクライブを使用したが、上記エッチング法、 [0072] Further, in this embodiment, using scribe in the formation of the third split groove width, the etching method,
ダイシング等を使用しても構わない。 It is also possible to use the dicing or the like. しかしながら、第3の割り溝形成においては、スクライブが最も好ましい。 However, in the third split groove formation, the scribe is most preferred. さらに、本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 Furthermore, in the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が150μm以下、もしくは、第3の割り溝底部から結晶成長側の表面までの切断距離が、150μm以下であることが好ましい。 In this case, the total thickness of the wafer is 150μm or less, or cutting the distance from the third split groove bottom to the surface of the crystal growth side, is preferably 150μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされている場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case being chlorine doped into the substrate.

【0073】本実施の形態のように、第1の割り溝中に第3の割り溝を形成して局部的に薄くなった溝部で、ウエハーをチップ分割するため、第3の割り溝底部から結晶成長側の表面までの切断距離が短いことが好ましい。 [0073] As in this embodiment, in the groove of the thinned locally to form a third split groove in the first split groove, the wafer for chip division, the third split groove bottom cut distance to the surface of the crystal growth side is short, it is preferable.
前記切断距離は、塩素ドーピングを行ったGaN基板の厚みと同様に、200μm以下が好ましく、さらに好ましくは150μm以下である。 The cutting distance is similar to the thickness of the GaN substrate subjected to chlorine doping, preferably 200μm or less, more preferably 150μm or less. 前記切断距離の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるてしまうため、該切断距離の下限値は50μm以上が望ましい。 The lower limit of the thickness of the cutting distance is not particularly limited, when too thin, because thus wafer cracking during the process for device fabrication, the lower limit of the cutting distance than is desirable 50 [mu] m.

【0074】また、本実施の形態で研磨した塩素をドーピングしたGaN基板は、切断し易い該GaN基板の厚み200μmよりも厚くしている。 [0074] Further, GaN substrates were polished doped chlorine in this embodiment is made thicker than the thickness 200μm cut easily the GaN substrate. このことにより、割り溝部以外では切断されにくいようにして、チップ分割時に生じる、クラッキングやチッピングが発生することを防止している。 Thus, as less likely to be cut in non-dividing groove occurs during chip separation, cracking or chipping is prevented from occurring.

【0075】(実施の形態3)本実施の形態3では、第1の割り溝中に第3の割り溝を形成し、さらに前記第3 [0075] In Embodiment 3 Embodiment 3, the third split groove formed in the first split groove, further said third
割り溝の反対側に第2の割り溝を形成して、チップ分割する方法について説明する。 On the opposite side of the split groove by forming a second split groove, it describes a method of chip division. ここで、結晶成長側とは、 Here, the crystal growth side,
基板側に対する反対側を指すものとする。 It is intended to refer to the opposite side to the substrate side.

【0076】図3は、C面(0001)n型GaN基板300、n型GaNバッファ層301、n型Al x1 Ga [0076] Figure 3, C plane (0001) n type GaN substrate 300, n-type GaN buffer layer 301, n-type Al x1 Ga
1-x1 Nクラッド層302、活性層303、p型Al x2 1-x1 N cladding layer 302, the active layer 303, p-type Al x2 G
1- x2 Nクラッド層304、p型GaNコンタクト層3 a 1-x2 N cladding layer 304, p-type GaN contact layer 3
05、n型電極306、p型電極307、第1の割り溝308、第3の割り溝309、第2の割り溝310から構成されている。 05, n-type electrode 306, p-type electrode 307, a first split groove 308, the third split groove 309, and a second split groove 310. GaN基板300中には塩素濃度1× Chlorine concentration 1 × during GaN substrate 300
10 16 /cm 3をドーピングしている。 It is doped with 10 16 / cm 3.

【0077】図3の窒化物半導体発光ダイオードの製造方法については実施の形態1と同じである。 [0077] is the same as that of Embodiment 1 is a method for manufacturing a nitride semiconductor light emitting diode of FIG.

【0078】前記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0078] described chip division of the wafer formed with the nitride semiconductor light emitting diode device.

【0079】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを200μmにし、鏡面出しをする。 [0079] First, a GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped to 200 [mu] m, the mirror surface out. GaN基板面を鏡面出し(透明にする)するのは、以下に述べる割り溝の形成位置を裏面側から容易に確認できるようにするためと、p電極とn電極の形成位置の調整を容易にするためである。 Mirror out the GaN substrate surface (to transparent) to includes order to be able to easily confirm the formation position of the split groove described below from the back side, to easily adjust the forming position of the p electrode and the n electrode in order to be.

【0080】次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Next, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、研磨によって生じた表面歪み及び酸化膜を除去し、p型、n型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 The etching process, the surface strain and the oxide film produced by the polishing is removed, performed in order to prevent reduction and electrode separation of p-type, the contact resistance of the n-type electrode. 続いて、p Then, p
型GaNコンタクト層305上に、Pd(3nm)/T On -type GaN contact layer 305, Pd (3nm) / T
i(3nm)/Au(12nm)の順に、透光性p型電極307をリソグラフィー技術でパターン形成した後、 In the order of i (3nm) / Au (12nm), after patterning the transparent p-type electrode 307 in the lithography technique,
微量の酸素を導入しながら、500℃でN 2雰囲気中でアニールを行った。 While introducing a trace amount of oxygen, annealing was performed in an N 2 atmosphere at 500 ° C.. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained. 上記p型電極をパターン形成したのは、以下で述べる第2の割り溝を、電極の被覆されていない部分に形成するためである。 Was the p-type electrode is patterned, a second split groove described below, in order to form the uncoated portion of the electrode.

【0081】次に、ウエハーを裏返しにして、GaN基板側に、Mo(15nm)/Al(150nm)によるn型電極306を、リソグラフィー技術でパターン形成する。 Next, Turn the wafer, the GaN substrate, an n-type electrode 306 by Mo (15nm) / Al (150nm), it is patterned with lithographic techniques. この時、結晶成長側のp型電極パターンの形成位置と真反対側に、n型電極パターンを形成し、且つ、割り溝を形成すべく互いの電極が被覆されていない領域を一致させる。 At this time, the formation position and the true opposite the p-type electrode pattern of the crystal growth side, an n-type electrode pattern, and to match the region where the mutual electrode is not coated to form a split groove.

【0082】前記ウエハーをダイサーにセットし、該ウエハーのGaN基板側に、<1−100>方向に沿って、深さ20μm、線幅20μm、ピッチ350μm [0082] sets the wafer into a dicer, the GaN substrate side of the wafer, <1-100> along the direction, depth 20 [mu] m, line width 20 [mu] m, the pitch 350μm
と、<11−20>方向(前記方向と垂直方向)に沿って、深さ20μm、線幅20μm、ピッチ345μm When, <11-20> along the direction (the direction perpendicular to the direction), depth 20 [mu] m, line width 20 [mu] m, the pitch 345μm
の、第1の割り溝308を形成した。 Of, to form a first split groove 308. 第1の割り溝は、 The first of the split groove,
n型電極306が被覆されていない部分に形成することが好ましい。 It is preferable that n-type electrode 306 is formed on the portion not covered. 何故ならば、電極剥離の原因になるからである。 This is because cause electrode peeling.

【0083】次に、スクライバーのダイヤモンド針で、 [0083] Next, a diamond needle of the scriber,
第1の割り溝底部のほぼ中央線に沿って、ピッチ350 Along substantially the center line of the first split groove bottom, pitch 350
μm、深さ5μm、線幅5μmを<1−100>方向に一回スクライブする。 [mu] m, depth 5 [mu] m, for scribing one line width 5 [mu] m to <1-100> direction. 次に、先程のスクライブ方向に対して垂直方向(<11−20>方向)に、ピッチ345 Next, in a direction perpendicular to the previous scribing direction (<11-20> direction), the pitch 345
μm、深さ5μm、線幅5μmで第1の割り溝底部のほぼ中央線に沿って一回スクライブする。 [mu] m, depth 5 [mu] m, for scribing one substantially along the center line of the first split groove bottom portion with a line width of 5 [mu] m. この様にして3 3 In this way
50μm×345μm角のチップになるようにスクライブラインを入れ、第3の割り溝309を形成する。 Scribe line so that the tip of 50μm × 345μm square, to form a third split groove 309.

【0084】続いて、ウエハーのGaN基板側に粘着シートを貼付し、スクライバーのテーブル上にGaN基板側を下にして張り付け、真空チャックで固定する。 [0084] Subsequently, sticking a pressure-sensitive adhesive sheet onto the GaN substrate side of the wafer, stuck in the down GaN substrate side on scriber table fixed with a vacuum chuck. 固定後、スクライバーのダイヤモンド針で、結晶成長側の面(p型GaNコンタクト層305表面)上に、ピッチ3 After fixation, a diamond needle scriber, on the surface of the crystal growth side (p-type GaN contact layer 305 surface), the pitch 3
50μm、深さ0.1μm、線幅5μmを<1−100 50 [mu] m, depth 0.1 [mu] m, a line width 5 [mu] m <1-100
>方向に一回スクライブする。 > Scribing once in direction. 次に、先程のスクライブ方向に対して垂直方向(<11−20>方向)に、一回スクライブする。 Next, in a direction perpendicular to the previous scribing direction (<11-20> direction), scribed once. この様にして350μm×345μm 350μm × 345μm in this manner
角のチップになるようにスクライブラインを入れ、第2 Scribe line in such a way that the corners of the chip, the second
の割り溝310を形成する。 Forming a split groove 310. ただし、第2の割り溝31 However, the second of the split groove 31
0の形成位置は、前記第3の割り溝309とほぼ一致した位置とする。 Formation position of 0 is substantially matched positions and the third split groove 309. また、第2の割り溝310も第1の割り溝308と同様に電極が被覆されていない位置に形成することが好ましい。 Further, it is preferable that the second split groove 310 likewise the first split groove 308 electrodes are formed at positions that are not covered.

【0085】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×345μm角のチップを多数得た。 [0085] After the scribe, release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the GaN substrate side, to obtain a large number of chips of 350μm × 345μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは98 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield 98
%以上であった。 Was more than%.

【0086】本実施の形態で、歩留まり良く所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第3の割り溝を第1の割り溝中に作製し、加えて、第3の割り溝形成位置と反対側の位置に第2の割り溝を構成したことによる。 [0086] In this embodiment, a high yield was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, once without cutting, the third split groove produced in the first split groove, in addition, due to the fact that to constitute a second split groove on the opposite side of the position and the third split groove forming position. このことにより、実施の形態1と実施の形態2の特徴を有し、所望のチップ形状に切断することができたためである。 Thus, it characterized in Embodiment 1 and Embodiment 2, because that could be cut to the desired chip shape. 窒化物半導体基板中に塩素ドーピングした効果については、実施の形態1と同じである。 For chlorine doped effect on nitride semiconductor substrate is the same as the first embodiment.

【0087】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0087] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0088】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0088] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2と第3の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second and third split groove width, the first split groove formed by scribing is not very preferable.

【0089】また、本実施の形態では、第2と第3の割り溝幅の形成にスクライバーを使用したが、上記エッチング法、ダイシング等を使用しても構わない。 [0089] Further, in this embodiment, was used scriber for forming the second and third split groove width, the etching method, it may be used dicing. しかしながら、第1と第3の割り溝形成においては、スクライブが最も好ましい。 However, the first and the third split groove formation, the scribe is most preferred.

【0090】さらに、本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0090] Further, in the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), even if the element divided to form a pair of chipping grooves good. この場合、ウエハーの総膜厚が15 In this case, the total thickness of the wafer 15
0μm以下、もしくは、第2の割り溝底部から第3の割り溝底部までの切断距離が150μm以下であることが好ましい。 0μm or less, or, it is preferred cutting distance from the second split groove bottom to the third split groove bottom portion is 150μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされている場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case being chlorine doped into the substrate.

【0091】また、本実施の形態で、塩素ドーピングしたGaN基板を研磨して200μm程度まで薄くしたが、実施の形態1で述べたように、チップ分割を容易にするためにはGaN基板の厚さは200μm以下が好ましく、さらに好ましくは150μm以下、50μm以上が好ましかった。 [0091] Further, in the present embodiment has been thinned to about 200μm by polishing the GaN substrate with chlorine doping, as described in the first embodiment, the thickness of the GaN substrate in order to facilitate division into chips is is preferably 200μm or less, more preferably 150μm or less, was preferable than 50 [mu] m. また、塩素ドーピングを行ったGaN In addition, GaN was performed chlorine doping
基板全体を研磨して薄くする他に、部分的に該GaN基板を薄くする方法として、実施の形態2のように、第2 In addition to thinned by polishing the entire substrate, as a method of thinning the partially said GaN substrate, as in the second embodiment, the second
の割り溝の底部と第3の割り溝の底部との切断距離を短くしてもよい。 Cutting the distance between the bottom and the bottom of the third split grooves of the split grooves of the may be a short. このときの、前記切断距離は、塩素ドーピングを行ったGaN基板の厚みと同様に、200μm In this case, the cutting distance, like the thickness of the GaN substrate subjected to chlorine doping, 200 [mu] m
以下が好ましく、さらに好ましくは150μm以下、5 Or less, more preferably 150μm or less, 5
0μm以上である (実施の形態4)本実施の形態4は、実施の形態1の、 Is 0μm or fourth embodiment (Embodiment 4) of the first embodiment,
第2の割り溝深さが、窒化物半導体発光層の位置より深く形成した場合のチップ分割について説明する。 Second split groove depth, will be described chip division in the case of deeper than the position of the nitride semiconductor light-emitting layer. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side.

【0092】図4は、C面(0001)n型GaN基板400、n型GaNバッファ層401、n型Al x1 Ga [0092] Figure 4, C plane (0001) n type GaN substrate 400, n-type GaN buffer layer 401, n-type Al x1 Ga
1-x1 Nクラッド層402、活性層403、p型Al x2 1-x1 N cladding layer 402, the active layer 403, p-type Al x2 G
1- x2 Nクラッド層404、p型GaNコンタクト層4 a 1-x2 N cladding layer 404, p-type GaN contact layer 4
05、n型電極406、p型電極407、第1の割り溝408、第2の割り溝409から構成されている。 05, n-type electrode 406, p-type electrode 407, a first split groove 408, and a second split groove 409. 前記GaN基板400は、塩素濃度2×10 17 /cm 3をドーピングしている。 The GaN substrate 400 is doped with chlorine concentration 2 × 10 17 / cm 3.

【0093】図4の窒化物半導体発光ダイオードの製造方法は、実施の形態1と同じである。 [0093] A process for fabrication of a nitride semiconductor light emitting diode of FIG 4 is the same as the first embodiment.

【0094】以下に、上記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0094] The following describes the chip division of the wafer formed with the nitride semiconductor light emitting diode device.

【0095】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを100μmにし、鏡面出しをする。 [0095] First, a GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped to 100 [mu] m, the mirror surface out. 次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Then, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、 This etching process,
研磨によって生じた表面歪み及び酸化膜を除去し、p The surface strain and the oxide film produced by the polishing is removed, p
型、n型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 Type, carried out in order to prevent reduction and electrode separation of the contact resistance of the n-type electrode.

【0096】次に、前記ウエハーをリソグラフィー法でマスク処理をし、結晶成長側の面(p型GaNコンタクト層)を上にして、反応性イオンエッチング装置にセットする。 [0096] Next, the mask processing said wafer in lithography, the surface of the crystal growth side (p-type GaN contact layer) in the above is set in a reactive ion etching apparatus. ドライエッチングによって、前記成長面上に、 By dry etching, on the growth surface,
<1−100>方向に沿って、深さ0.5μm、線幅1 <1-100> along the direction, depth 0.5 [mu] m, line width 1
0μm、ピッチ350μmと、<11−20>方向に沿って、深さ0.5μm、線幅10μm、ピッチ250μ 0 .mu.m, the pitch 350 .mu.m, along the <11-20> direction, depth 0.5 [mu] m, line width 10 [mu] m, the pitch 250μ
mの、第2の割り溝409を形成した。 The m, to form a second split groove 409. その後、マスクを取り除き、p型GaNコンタクト層405上に、Pd Then, remove the mask, on the p-type GaN contact layer 405, Pd
(4nm)/Au(10nm)の順で、透光性p型電極407を形成する。 In order (4nm) / Au (10nm), to form a transparent p-type electrode 407. このとき、リソグラフィー技術を用いてp電極部分をパターン形成した。 At this time, the patterned the p-electrode portion by lithography.

【0097】次に、前記p電極形成を行ったウエハーを、微量の酸素を導入しながら、550℃でN 2雰囲気中でアニールを行った。 [0097] Then, the wafer subjected to the p-electrode formed, while introducing a trace amount of oxygen, annealing was performed in an N 2 atmosphere at 550 ° C.. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained.

【0098】次に、結晶成長側の面(p型電極形成面) [0098] Next, the surface of the crystal growth side (p-type electrode formation plane)
に粘着シートを貼付し、ダイサーのテーブル上にGaN A pressure-sensitive adhesive sheet is adhered to, GaN on a dicer table
基板側を上にして張り付け、真空チャックで固定する。 Affixed to the upper substrate side, it is fixed by a vacuum chuck.
固定後、ダイサーで、GaN基板側の面上に、ピッチ3 After fixation, a dicer, a GaN substrate on the surface, the pitch 3
50μm、深さ20μm、線幅50μmと、ピッチ25 50 [mu] m, depth 20 [mu] m, and the line width 50 [mu] m, pitch 25
0μm、深さ20μm、線幅50μmの、第1の割り溝408を、それぞれ<1−100>方向と<11−20 0 .mu.m, depth 20 [mu] m, line width 50 [mu] m, the first split groove 408, respectively <1-100> and direction <11-20
>方向に形成した。 > Was formed in the direction. この様にして350μm×250μ 350μm × 250μ in this manner
m角のチップになるようにダイシングラインを入れ、第1の割り溝408を形成する。 Put dicing lines so that the tip of the m square, to form a first split groove 408. ただし、第1の割り溝4 However, the first of the split groove 4
08の形成位置は、第1割り溝の線幅ほぼ中央に前記第2の割り溝409が一致するようにする。 Forming position 08 is such that the approximate center line width of the first split groove second split groove 409 matches.

【0099】ダイシング後、真空チャックを解放し、ウエハーをテーブルから外し取り、ウエハーのGaN基板側全面に、膜厚15nmのタングステン(W)/膜厚1 [0099] After dicing, releasing the vacuum chuck, Removing the wafer from the table, on the GaN substrate side entire surface of the wafer, the thickness 15nm of tungsten (W) / film thickness 1
50nmのアルミ(Al)によるn型電極406を形成する。 Forming an n-type electrode 406 by 50nm of aluminum (Al). その後、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm× Then, by pressing lightly with a roller from the GaN substrate side, 350μm × from the wafer 2-inch φ
250μm角のチップを多数得た。 To obtain a large number of chips of 250μm angle. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは98%以上であった。 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield was above 98%.

【0100】本実施の形態で、歩留まり良く所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第2の割り溝底部を窒化物半導体発光層位置よりも深く形成し、第2 [0100] In this embodiment, a high yield was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, once without cutting, a second split groove bottom portion deeper than the nitride semiconductor light emitting layer position, the second
の割り溝は第1の割り溝幅よりも狭く構成したことによる。 The split groove of due to configured narrower than the first split groove width.

【0101】つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有し、基板中に塩素がドーピングされているため分割が容易になったことと、第2の割り溝底部が窒化物半導体発光層位置よりも深く、第1の割り溝が第2の割り溝よりも溝幅が広いことにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 [0102] That is, since the growth layer is also a substrate is also a cognate nitride semiconductor have the same cleavage characteristics, and the chlorine in the substrate becomes easy division because it is doped, the second split groove bottom deeper than that of the nitride semiconductor light emitting layer position, the first split groove is wider groove width than the second split groove, crack lines cracked by the second split groove, the shortest cut distance to crack is not only reaches the second split groove bottom somewhere at the bottom of the first split groove in the split groove bottom below the second, prevented from being cleaved in a direction unintended This is because it can be cut into a desired chip shape.

【0102】また、第2の割り溝底部が、窒化物半導体発光層位置よりも深いため、チップ分割の際に、チッピング、クラッキングが発生したとしても、前記発光層を損傷することがなく、素子不良の発生率を低減することができる。 [0102] Further, the second split groove bottom, since deeper than the nitride semiconductor light-emitting layer located, in the chip separation, chipping, even cracking occurs, without damaging the light-emitting layer, element it is possible to reduce the incidence of failure. 溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、 The reason why the first split groove width and the second split groove width are different,
実施の形態1と同様である。 It is the same as in the first embodiment.

【0103】しかしながら、第2の割り溝をエッチング法にて形成したため、プロセス工程が複雑になり、スクライブに比べて溝幅が大きく、単一ウエハー当たりのチップ摂取率が減少した。 [0103] However, since the second split groove is formed by etching, process steps become complicated, large groove width than the scribe, chip uptake rate per single wafer is reduced.

【0104】窒化物半導体基板中に塩素ドーピングした効果については、実施の形態1と同じである。 [0104] The chlorine-doped effect in nitride semiconductor substrate is the same as the first embodiment.

【0105】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0105] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid.

【0106】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0106] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0107】また、本実施の形態では、第2の割り溝幅の形成にドライエッチングを使用したが、ウエットエッチング法、ダイシング、スクライブ等を使用しても構わない。 [0107] Further, in this embodiment, using dry etching in forming the second split groove width, it may be used wet etching method, dicing, scribing or the like. しかしながら、本実施の形態の、第2の割り溝は、ドライエッチング法またはウエットエッチング法が最も好ましい。 However, in this embodiment, the second split groove, a dry etching method or a wet etching method is most preferable. なぜならば、これらのエッチング法を利用することにより、溝形成による、窒化物半導体発光層への損傷を抑えることができるためである。 This is because, by using these etching method, by grooves formed, is because it is possible to suppress damage to the nitride semiconductor light-emitting layer. ただし、前記エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0108】また、本実施の形態で、塩素ドーピングしたGaN基板を研磨して100μm程度まで薄くしたが、実施の形態1で述べたように、チップ分割を容易にするためにはGaN基板の厚さは200μm以下が好ましく、さらに好ましくは150μm以下、50μm以上が好ましかった。 [0108] Further, in the present embodiment has been thinned to about 100μm by polishing the GaN substrate with chlorine doping, as described in the first embodiment, the thickness of the GaN substrate in order to facilitate division into chips is is preferably 200μm or less, more preferably 150μm or less, was preferable than 50 [mu] m.

【0109】また、塩素ドーピングを行ったGaN基板全体を研磨して薄くする他に、部分的に該GaN基板を薄くする方法として、第1の割り溝の底部と第2の割り溝の底部との切断距離を短くしてもよい。 [0109] Further, in addition to thinning by polishing the entire GaN substrate subjected to chlorine doping, as a method of thinning the partially said GaN substrate, and the bottom of the bottom portion and the second split groove of the first split groove cut distance may be a short. このときの、 At this time,
前記切断距離は、塩素ドーピングを行ったGaN基板の厚みと同様に、200μm以下が好ましく、さらに好ましくは150μm以下、50μm以上である 本実施の形態の割り溝に加えて、第3の割り溝として、 The cutting distance is similar to the thickness of the GaN substrate subjected to chlorine doping, preferably 200μm or less, more preferably 150μm or less, in addition to the split grooves of this embodiment is 50μm or more, as the third split groove ,
第1の割り溝中あるいは第2の割り溝中、もしくは、第1と第2の割り溝両方に、スクライブラインを形成してチップ分割しても良い。 During the first split groove in the or a second split groove, or, in both the first and second split groove may be divided into chips to form a scribe line. また、図1(c)に示すように、第1の割り溝もしくは第2の割り溝のエッジ部分に、一対の欠け溝を形成して素子分割しても良い。 Further, as shown in FIG. 1 (c), the edge portion of the first split groove or the second split groove may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が150μm以下、もしくは、 In this case, the total film thickness of the wafer is 150μm or less, or,
第1の割り溝底部から第2の割り溝底部までの切断距離が150μm以下であることが好ましい。 It is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 150μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされている場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case being chlorine doped into the substrate.

【0110】(実施の形態5)本実施の形態5は、実施の形態4の、第2の割り溝深さが、窒化物半導体膜と窒化物半導体基板との界面位置より深く形成した場合のチップ分割について説明する。 [0110] Embodiment 5 Embodiment 5, of the fourth embodiment, the second split groove depth, in the case of deeper than the interface position between the nitride semiconductor film and the nitride semiconductor substrate the chip division will be explained. ここで、結晶成長側とは、 Here, the crystal growth side,
基板側に対する反対側を指すものとする。 It is intended to refer to the opposite side to the substrate side.

【0111】図5は、C面(0001)n型GaN基板500、n型GaNバッファ層501、n型Al x1 Ga [0111] Figure 5 is, C surface (0001) n type GaN substrate 500, n-type GaN buffer layer 501, n-type Al x1 Ga
1-x1 Nクラッド層502、活性層503、p型Al x2 1-x1 N cladding layer 502, the active layer 503, p-type Al x2 G
1- x2 Nクラッド層504、p型GaNコンタクト層5 a 1-x2 N cladding layer 504, p-type GaN contact layer 5
05、n型電極506、p型電極507、第1の割り溝508、第2の割り溝509から構成されている。 05, n-type electrode 506, p-type electrode 507, a first split groove 508, and a second split groove 509. 前記GaN基板500は、塩素濃度1×10 18 /cm 3をドーピングしている。 The GaN substrate 500 is doped with chlorine concentration 1 × 10 18 / cm 3.

【0112】図5の窒化物半導体発光ダイオードの製造方法は、実施の形態1と同じである。 [0112] A process for fabrication of a nitride semiconductor light emitting diode of FIG. 5 is the same as the first embodiment.

【0113】以下に、上記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0113] The following describes the chip division of the wafer formed with the nitride semiconductor light emitting diode device.

【0114】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを300μmにする。 [0114] First, a GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped 300 [mu] m. このとき、研磨面を鏡面にしても良いし、鏡面にしなくとも良い。 At this time, the polishing surface may be a mirror surface, it may not be in the mirror. 次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Then, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、研磨によって生じた表面歪み及び酸化膜を除去し、p型、n This etching process removes the surface strain and the oxide film produced by polishing, p-type, n
型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 Performed in order to prevent reduction and electrode separation of the contact resistance of type electrode. 続いて、ウエハーを裏返しにして、GaN基板側に、Ti(15nm)/Mo(150nm)によるn型電極506を、ウエハー全面に形成する。 Subsequently, Turn the wafer, the GaN substrate, an n-type electrode 506 by Ti (15nm) / Mo (150nm), is formed on the entire wafer surface. 次に、ダイサーのテーブル上にGaN基板側を上にして張り付け、真空チャックで固定する。 Next, stuck in the top GaN substrate side on dicer table and fixed with a vacuum chuck. 固定後、ダイサーで、G After fixation, a dicer, G
aN基板側の面(n電極形成面)上に、ピッチ350μ On the face (n electrode-forming surface) of aN substrate side, pitch 350μ
m、深さ100μm、線幅80μmと、ピッチ150μ m, depth 100 [mu] m, and the line width 80 [mu] m, the pitch 150μ
m、深さ100μm、線幅80μmの、第1の割り溝5 m, depth 100 [mu] m, line width 80 [mu] m, the first split groove 5
08を、それぞれ<1−100>方向と<11−20> 08, each <1-100> and the direction <11-20>
方向に沿って形成した。 It was formed along the direction. この様にして350μm×15 350μm × 15 in this manner
0μm角のチップになるようにダイシングラインを入れ、第1の割り溝508を形成する。 Put dicing lines so that the tip of 0μm angle, forming a first split groove 508. ダイシング後、真空チャックを解放し、ウエハーをテーブルから取り外し、前記ウエハーをリソグラフィー法でマスク処理を施す。 After dicing, releasing the vacuum chuck, remove the wafer from the table, a mask treatment is applied to the wafer in lithography.

【0115】次に、結晶成長側の面を上にして(p型G [0115] Next, on the surface of the crystal growth side (p-type G
aNコンタクト層側の面)、反応性イオンエッチング装置にセットする。 aN surface of the contact layer side), is set to a reactive ion etching apparatus. ドライエッチングによって、前記結晶成長面上に、深さ4μm、線幅20μm、ピッチ350 By dry etching, on the crystal growth surface, depth 4 [mu] m, line width 20 [mu] m, pitch 350
μmと、深さ4μm、線幅20μm、ピッチ150μm μm and depth 4 [mu] m, line width 20 [mu] m, the pitch 150μm
の、第2の割り溝509を、それぞれ<1−100>方向と<11−20>方向に沿って形成した。 Of the second split groove 509, formed along the respective <1-100> direction and <11-20> direction. ただし、第2の割り溝509の形成位置は、第1割り溝508の線幅のほぼ中央線上に前記第2の割り溝509が一致するようにする。 However, the formation position of the second split groove 509, so that the second split groove 509 on substantially the centerline of the line width of the first split groove 508 matches.

【0116】その後、マスクを取り除き、p型GaNコンタクト層505上に、、Pd(2nm)/Ni(2n [0116] After that, remove the mask, ,, Pd (2nm) on the p-type GaN contact layer 505 / Ni (2n
m)/Au(10nm)の順に、リソグラフィー技術を用いて透光性p型電極507をパターン形成する。 In the order of m) / Au (10nm), to pattern the translucent p-type electrode 507 by lithography. 次に、前記p電極形成を行ったウエハーを、微量の酸素を導入しながら、600℃でN 2雰囲気中でアニールを行った。 Then, the wafer subjected to the p-electrode formed, while introducing a trace amount of oxygen, annealing was performed in an N 2 atmosphere at 600 ° C.. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained.

【0117】次に、ウエハーを裏返しにして、GaN基板側に粘着シートを貼付し、結晶成長側の面から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×150μm角のチップを多数得た。 [0117] Next, Turn the wafer, sticking a pressure-sensitive adhesive sheet onto GaN substrate side, by pressing lightly with a roller from the surface of the crystal growth side, a number of chip of 350μm × 150μm angle from the wafer 2-inch φ Obtained. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは98 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield 98
%以上であった。 Was more than%. しかしながら、第2の割り溝をエッチング法にて形成したため、プロセス工程が複雑になり、 However, due to the second split groove is formed by etching, process steps become complicated,
スクライブに比べて溝幅が大きく、単一ウエハー当たりのチップ摂取率が減少した。 Larger groove width than the scribe, chip uptake rate per single wafer is reduced.

【0118】本実施の形態で、歩留まり良く所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1と第2の割り溝を形成し、前記第2の割り溝底部を窒化物半導体膜と前記基板との界面よりも深く形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 [0118] In this embodiment, a high yield was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, once without cutting the first and forming a second split groove, deeper than the interface of the second split groove bottom portion and the nitride semiconductor film and the substrate, the second split groove is first According to the configured narrower than the split groove width. つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有し、基板中に塩素がドーピングされているため分割が容易になったことと、第2の割り溝底部が窒化物半導体膜と基板との界面よりも深く、 In other words, since the grown film also substrates also syngeneic nitride semiconductor have the same cleavage characteristics, and the chlorine in the substrate becomes easy division because it is doped, the second split groove bottom There deeper than the interface between the nitride semiconductor film and the substrate,
第1の割り溝が第2の割り溝よりも溝幅が広いことにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、 By first split groove is wider groove width than the second split groove, in order to crack lines broken by the second split groove is divided by the shortest cutting distance, said second split groove bottom there is only reaching somewhere at the bottom of the first split groove in the second split groove bottom downwards, prevented from being cleaved in a direction unintended
所望のチップ形状に切断することができるためである。 This is because it can be cut into a desired chip shape.
溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1 The reason why the first split groove width and the second split groove width are different, embodiments 1
と同様である。 Is the same as that.

【0119】さらに、第2の割り溝底部が、窒化物半導体膜と基板との界面よりも深いため、チップ分割の際に、チッピング、クラッキングが発生したとしても、前記発光層を損傷することがなく、素子不良の発生率を低減することができる。 [0119] Further, the second split groove bottom, since deeper than the interface between the nitride semiconductor film and the substrate, during the chip separation, chipping, even cracking occurs, can damage the light emitting layer no, it is possible to reduce the incidence of defective elements. また、第2の割り溝底部が塩素をドーピングした窒化物半導体基板中まで達していることから、チップ分割は、塩素をドーピングした窒化物半導体基板そのものの分割であり、塩素を全くドーピングしていない窒化物半導体基板に比べて容易にチップ分割することができる。 Further, since the second split groove bottom is reached in the nitride semiconductor substrate doped with chlorine, chip division is the division of a nitride semiconductor substrate itself doped with chlorine, it is not at all doping chlorine it can be easily chip division as compared with the nitride semiconductor substrate. 窒化物半導体基板中に塩素ドーピングした効果については、実施の形態1と同じである。 For chlorine doped effect on nitride semiconductor substrate is the same as the first embodiment.

【0120】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0120] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. 物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 The physical groove forming method, other half-cut by dicing introduced in this embodiment, may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0121】また、本実施の形態では、第2の割り溝幅の形成にドライエッチングを使用したが、ウエットエッチング法、ダイシング、スクライブ等を使用しても構わない。 [0121] Further, in this embodiment, using dry etching in forming the second split groove width, it may be used wet etching method, dicing, scribing or the like. しかしながら、本実施の形態の、第2の割り溝は、ドライエッチング法またはウエットエッチング法が最も好ましい。 However, in this embodiment, the second split groove, a dry etching method or a wet etching method is most preferable. なぜならば、これらのエッチング法を利用することにより、溝形成による、窒化物半導体発光層への損傷を抑えることができるためである。 This is because, by using these etching method, by grooves formed, is because it is possible to suppress damage to the nitride semiconductor light-emitting layer. ただし、前記エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0122】本実施の形態では、第1の割り溝と第2の割り溝を形成して局部的に薄くなった溝部で、ウエハーをチップ分割するため、第1の割り溝底部から第2の割り溝底部までの切断距離が短いことが好ましい。 [0122] In this embodiment, in the groove became first split groove and thinned second split groove is formed locally, since the wafer is divided into chips, the first split groove bottom second it is preferred cutting distance to split groove bottom is short. 前記切断距離は、塩素ドーピングを行ったGaN基板の厚みと同様に、200μm以下が好ましく、さらに好ましくは150μm以下である。 The cutting distance is similar to the thickness of the GaN substrate subjected to chlorine doping, preferably 200μm or less, more preferably 150μm or less. 前記切断距離の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるてしまうため、該切断距離の下限値は50μm以上が望ましい。 The lower limit of the thickness of the cutting distance is not particularly limited, when too thin, because thus wafer cracking during the process for device fabrication, the lower limit of the cutting distance than is desirable 50 [mu] m.

【0123】また、本実施の形態で研磨した塩素をドーピングしたGaN基板は、切断し易い該GaN基板の厚み200μmよりも厚くしている。 [0123] Further, GaN substrates were polished doped chlorine in this embodiment is made thicker than the thickness 200μm cut easily the GaN substrate. このことにより、割り溝部以外では切断されにくいようにして、チップ分割時に生じる、クラッキングやチッピングが発生することを防止している。 Thus, as less likely to be cut in non-dividing groove occurs during chip separation, cracking or chipping is prevented from occurring.

【0124】本実施の形態の割り溝に加えて、第3の割り溝として、第1の割り溝中あるいは第2の割り溝中、 [0124] In addition to the split grooves of this embodiment, as the third split groove, in the first split groove or in a second split groove,
もしくは、第1と第2の割り溝両方に、スクライブラインを形成してチップ分割しても良い。 Or, in both the first and second split groove may be divided into chips to form a scribe line. また、図1(c) Further, FIG. 1 (c)
に示すように、第1の割り溝もしくは第2の割り溝のエッジ部分に、一対の欠け溝を形成して素子分割しても良い。 As shown in, the first split groove or edge portion of the second split groove may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が150μm以下、もしくは、第1の割り溝底部から第2の割り溝底部までの切断距離が150μm以下であることが好ましい。 In this case, the total thickness of the wafer is 150μm or less, or, it is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 150μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされている場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case being chlorine doped into the substrate.

【0125】(実施の形態6)本実施の形態6は、実施の形態1の塩素ドーピングした窒化物半導体基板(研磨後の厚み150μm)を、塩素ドーピングを行っていない窒化物半導体基板(研磨後の厚み100μm)に変更した以外は、実施の形態1と同じである。 [0125] This Embodiment 6 Embodiment 6 is chlorine doped nitride semiconductor substrate of the first embodiment (the thickness after polishing 150 [mu] m), a nitride semiconductor substrate (after polishing is not performed chlorine doping except for changing the thickness 100 [mu] m), it is the same as the first embodiment.

【0126】本実施の形態のチップ分割について説明する。 [0126] described chip division of the present embodiment. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side. ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされていないGaN基板の厚さを100μmにする。 The GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate not chlorine doped 100 [mu] m.

【0127】前記ウエハーをダイサーにより、GaN基板側に、深さ30μm、線幅20μm、ピッチ350μ [0127] By the wafer dicer, the GaN substrate side, depth 30 [mu] m, line width 20 [mu] m, the pitch 350μ
mの第1の割り溝108を、結晶成長側の面にスクライバーにより、ピッチ350μm、深さ0.1μm、線幅5μmの第2の割り溝109を図1(b)に示す格子形状で形成した。 The first split groove 108 m, formed by a scriber on the surface of the crystal growth side, pitch 350 .mu.m, depth 0.1 [mu] m, the second split groove 109 of the line width 5μm in a grid shape shown in FIG. 1 (b) did. ただし、第2の割り溝109の形成位置は、前記第1の割り溝108の線幅のほぼ中央線と一致した位置とし、ダイシングの方向およびスクライブの方向は、窒化物半導体に対して<11−20>または<1 However, the formation position of the second split groove 109, the first to a position consistent with the approximate center line of the line width of the split groove 108, the direction and the scribing direction of dicing the nitride semiconductor <11 -20> or <1
−100>方向である。 -100> is the direction.

【0128】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、結晶成長側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm角のチップを多数得た。 [0128] After the scribe, release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the crystal growth side, to obtain a large number of chips of 350μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは92%以上であった。 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield was at least 92%.

【0129】本実施の形態で、歩留まり90%以上の、 [0129] In this embodiment, the yield of 90% or more,
所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1の割り溝と第2の割り溝を形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 Was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed into syngeneic nitride semiconductor substrate, and without cutting at a time, the first split groove and second the split groove is formed, a second split groove is by constituted narrower than the first split groove width. つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、第1の割り溝が第2の割り溝よりも溝幅が広く、かつ、第1と第2の割り溝に分けて切断することにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 In other words, since the grown film also substrates also syngeneic nitride semiconductor, and have the same cleavage properties, the first split groove is wider groove width than the second split groove, and the first and second by cutting in two of the split groove, cracked lines broken by the second split groove, in order to break the shortest cutting distance, the second split groove bottom portion of the second split groove bottom downward there is only reaching somewhere at the bottom of one of the split groove, and prevented from being cleaved in a direction unintended is because it can be cut into a desired chip shape. 溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1 In addition, the first
の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1と同様である。 Reason that the split groove width and the second split groove width varies is the same as in the first embodiment.

【0130】実施の形態1と比べると、チップの歩留まりが低下しているのは、窒化物半導体基板中に塩素ドーピングしていないためだと考えられる。 [0130] Compared with the first embodiment, the chip yield is reduced is thought to be because that is not chlorine doping in the nitride semiconductor substrate. しかしながら、 However,
少なくとも2つ以上の割り溝を形成せずに、一度にチップ分割する従来に比べて、歩留まりは約10%以上向上している。 Without forming at least two split groove, as compared with the prior art in which separates the die at once, the yield is improved about 10% or more.

【0131】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0131] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、前記エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0132】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0132] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable. また、本実施の形態では、第2の割り溝幅の形成にスクライブを使用したが、上記エッチング法、ダイシング等を使用しても構わない。 Further, in this embodiment, using scribe in the formation of the second split groove width, the etching method, it may be used dicing.

【0133】本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0133] In the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), it may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が100μm以下、もしくは、第1の割り溝底部から第2の割り溝底部までの切断距離が100μm以下であることが好ましい。 In this case, the total thickness of the wafer is 100μm or less, or, it is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 100μm or less. ただし、前記総膜厚は、窒化物半導体基板中に塩素ドーピングされていないときの値である。 However, the total film thickness is a value when they are not chlorine doped into the nitride semiconductor substrate.

【0134】塩素をドーピングしていない窒化物半導体基板は、塩素をドーピングした窒化物半導体基板に比べて、チップ分割が難しく、基板の厚みを薄くすることが好ましい。 [0134] The nitride semiconductor substrate not doped with chlorine, as compared with the nitride semiconductor substrate doped with chlorine, the chip splitting is difficult, it is preferable to reduce the thickness of the substrate. 本発明者らによる実験によると、塩素ドーピングをしていない窒化物半導体基板の厚さは150μm According to an experiment by the present inventors, the thickness of the nitride semiconductor substrate which is not a chlorine doping 150μm
以下が好ましく、さらに好ましくは100μm以下が好ましかった。 Or less, more preferably it was preferably 100μm or less. 塩素ドーピングをしていない窒化物半導体基板の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるため、窒化物半導体基板の厚みの下限値は50μm以上が望ましい。 The lower limit of the nitride semiconductor substrate having a thickness which is not a chlorine doping is not particularly limited, when too thin, since the wafer is cracked during the process for device fabrication, the lower limit of the nitride semiconductor substrate having a thickness more than 50μm is desirable. また、塩素ドーピングされていないGa In addition, Ga that are not chlorine doping
N基板全体を研磨して薄くする他に、塩素ドーピングされていないGaN基板を部分的に薄くする方法として、 In addition to thinned by polishing N entire substrate, as a method of thinning the GaN substrate that has not been chlorinated doped partially,
第1の割り溝の底部と第2の割り溝の底部との切断距離を短くしてもよい。 Cut distance between the bottom and the bottom of the second split groove of the first split groove may be shortened. このときの、前記切断距離は、塩素ドーピングされていないGaN基板の厚みと同様に、1 In this case, the cutting distance, like the thickness of the GaN substrate that is not Cl layers, 1
50μm以下が好ましく、さらに好ましくは100μm The following are preferred 50 [mu] m, more preferably 100μm
以下、50μm以上である。 Or less, 50μm or more.

【0135】(実施の形態7)本実施の形態7は、実施の形態2の塩素ドーピングした窒化物半導体基板(研磨後の厚み250μm)を、塩素ドーピングを行っていない窒化物半導体基板(研磨後の厚み200μm)に変更した以外は、実施の形態2と同じである。 [0135] Embodiment 7 Embodiment 7, the chlorine doped nitride semiconductor substrate of the second embodiment (the thickness after polishing 250 [mu] m), a nitride semiconductor substrate (after polishing is not performed chlorine doping except for changing the thickness 200 [mu] m), it is the same as the second embodiment.

【0136】本実施の形態のチップ分割について説明する。 [0136] described chip division of the present embodiment. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side.

【0137】ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされていないGaN基板の厚さを200μmにする。 [0137] The GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate not chlorine doped 200 [mu] m. 前記ウエハーをダイサーにより、 By the wafer dicer,
GaN基板側に、<1−100>方向に沿って、深さ5 The GaN substrate side, along the <1-100> direction, depth 5
0μm、線幅30μm、ピッチ350μmと、<11− 0μm, line width 30μm, and the pitch 350μm, <11-
20>方向に沿って、深さ50μm、線幅30μm、ピッチ100μmの、第1の割り溝208を形成する。 20> along the direction, depth 50 [mu] m, line width 30 [mu] m, the pitch 100 [mu] m, forming a first split groove 208. 続いて、前記第2の割り溝底部のほぼ中央線に沿って、スクライバーにより、<1−100>方向に沿って、ピッチ350μm、深さ3μm、線幅5μmと、<11−2 Subsequently, along the approximate center line of the second split groove bottom, the scriber, along <1-100> direction, pitch 350 .mu.m, depth 3 [mu] m, and the line width 5 [mu] m, <11-2
0>方向に沿って、ピッチ100μm、深さ3μm、線幅5μmの、第3の割り溝209を形成した。 0> along the direction, the pitch 100 [mu] m, depth 3 [mu] m, a line width of 5 [mu] m, to form a third split groove 209. ただし、 However,
第3の割り溝209の形成位置は、前記第1の割り溝2 Formation position of the third split groove 209, the first split groove 2
08の底部上に、前記第1の割り溝線幅のほぼ中央線と一致した位置とする。 On the bottom 08, a substantially coincident position with the center line of the first split groove line width.

【0138】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×100μm角のチップを多数得た。 [0138] After scribing, releasing the vacuum chuck, Removing the wafer from the table, by pressing lightly the roller from the GaN substrate side to obtain a large number of chips of 350 .mu.m × 100 [mu] m square from the wafer 2 inch phi. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは89 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield 89
%以上であった。 Was more than%.

【0139】本実施の形態で、歩留まり85%以上の、 [0139] In this embodiment, 85% or more yield,
所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1の割り溝と第3の割り溝を形成し、第3の割り溝を第1の割り溝中に構成したことによる。 Was able chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed into syngeneic nitride semiconductor substrate, and without cutting at a time, the first split groove and the third the split groove is formed, due to the fact that to constitute a third split groove in the first split groove. つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、第3の割り溝を第1の割り溝底部のほぼ中央線に沿って形成したことにより、第3の割り溝によって割れた割れ線が、第1の割り溝によって局部的に薄くなった部分で選択的に割れるため、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 In other words, since the grown film also substrates also syngeneic nitride semiconductor, and have the same cleavage properties, by forming along the third split groove substantially at the center line of the first split groove bottom, crack lines broken by the third split groove is, for selectively divided by locally thinned portion by the first split groove, and prevented from being cleaved in a direction unintended, the desired chip shape This is because it is possible to cut. 割り溝を基板側の面に形成したのは、結晶成長側の発光面積を大きくするためである。 The split grooves are formed on the surface of the substrate is to increase the light emission area of ​​the crystal growth side. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1と同様である。 The reason why the first split groove width and the second split groove width are different, is the same as in the first embodiment.

【0140】実施の形態2と比べると、チップの歩留まりが低下しているのは、窒化物半導体基板中に塩素ドーピングしていないためだと考えられる。 [0140] Compared with the second embodiment, the chip yield is reduced is thought to be because that is not chlorine doping in the nitride semiconductor substrate. しかしながら、 However,
少なくとも2つ以上の割り溝を形成せずに、一度にチップ分割する従来に比べて、歩留まりは約10%以上向上している。 Without forming at least two split groove, as compared with the prior art in which separates the die at once, the yield is improved about 10% or more. 窒化物半導体基板中に塩素ドーピングした効果については、実施の形態1と同じである。 For chlorine doped effect on nitride semiconductor substrate is the same as the first embodiment.

【0141】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0141] In the present embodiment, was used a dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0142】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0142] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable. また、本実施の形態では、第3の割り溝幅の形成にスクライブを使用したが、上記エッチング法、ダイシング等を使用しても構わない。 Further, in this embodiment, using scribe in the formation of the third split groove width, the etching method, it may be used dicing. しかしながら、第3の割り溝形成においては、スクライブが最も好ましい。 However, in the third split groove formation, the scribe is most preferred.

【0143】本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0143] In the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), it may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が100μm以下、もしくは、第3の割り溝底部から結晶成長側の表面までの切断距離が、100μm以下であることが好ましい。 In this case, the total thickness of the wafer is 100μm or less, or cutting the distance from the third split groove bottom to the surface of the crystal growth side, is preferably 100μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされていない場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case where in the substrate is not chlorine doping.

【0144】塩素をドーピングしていない窒化物半導体基板は、塩素をドーピングした窒化物半導体基板に比べて、チップ分割が難しく、基板の厚みを薄くすることが好ましい。 [0144] The nitride semiconductor substrate not doped with chlorine, as compared with the nitride semiconductor substrate doped with chlorine, the chip splitting is difficult, it is preferable to reduce the thickness of the substrate. 本発明者らによる実験によると、塩素ドーピングをしていない窒化物半導体基板の厚さは150μm According to an experiment by the present inventors, the thickness of the nitride semiconductor substrate which is not a chlorine doping 150μm
以下が好ましく、さらに好ましくは100μm以下、5 Or less, more preferably 100μm or less, 5
0μm以上である。 It is 0μm or more.

【0145】本実施の形態のように、第1の割り溝中に第3の割り溝を形成して局部的に薄くなった溝部で、ウエハーをチップ分割するため、第3の割り溝底部から結晶成長側の表面までの切断距離が短いことが好ましい。 [0145] As in this embodiment, in the groove of the thinned locally to form a third split groove in the first split groove, the wafer for chip division, the third split groove bottom cut distance to the surface of the crystal growth side is short, it is preferable.
前記切断距離は、塩素ドーピングを行っていない窒化物半導体基板の厚みと同様に、150μm以下が好ましく、さらに好ましくは100μm以下である。 The cutting distance is similar to the thickness of the nitride semiconductor substrate not subjected to chlorine doping, preferably 150μm or less, more preferably 100μm or less. 前記切断距離の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるてしまうため、該切断距離の下限値は50μm以上が望ましい。 The lower limit of the thickness of the cutting distance is not particularly limited, when too thin, because thus wafer cracking during the process for device fabrication, the lower limit of the cutting distance than is desirable 50 [mu] m.

【0146】また、本実施の形態で研磨した塩素をドーピングしていないGaN基板は、切断し易い窒化物半導体基板の厚み150μmよりも厚くしている。 [0146] Further, GaN substrate chlorine were polished in this embodiment undoped is thicker than the thickness 150μm cut easily nitride semiconductor substrate. このことにより、割り溝部以外では切断されにくいようにして、 Thus, as less likely to be cut in non-dividing groove,
チップ分割時に生じる、クラッキングやチッピングが発生することを防止している。 Occurs during chip separation, cracking or chipping is prevented from occurring.

【0147】(実施の形態8)本実施の形態8は、実施の形態3の塩素ドーピングした窒化物半導体基板(研磨後の厚み200μm)を、塩素ドーピングを行っていない窒化物半導体基板(研磨後の厚み150μm)に変更した以外は、実施の形態3と同じである。 [0147] Embodiment 8 Embodiment 8, a chlorine doped nitride semiconductor substrate of the third embodiment (the thickness after polishing 200 [mu] m), a nitride semiconductor substrate (after polishing is not performed chlorine doping except for changing the thickness 150 [mu] m), the same as in the third embodiment.

【0148】本実施の形態のチップ分割について説明する。 [0148] described chip division of the present embodiment. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side. ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされていないGaN基板の厚さを150μmにする。 The GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate not chlorine doped 150 [mu] m. 前記ウエハーをダイサーにより、GaN基板側に、<1−100>方向に沿って、深さ20μm、線幅20μm、ピッチ400μmと、<1 By the wafer dicer, the GaN substrate side, along the <1-100> direction, depth 20 [mu] m, line width 20 [mu] m, the pitch 400 [mu] m, <1
1−20>方向に沿って、深さ20μm、線幅20μ 1-20> along the direction, depth 20 [mu] m, line width 20μ
m、ピッチ100μmの、第1の割り溝308を形成した。 m, the pitch 100 [mu] m, thereby forming a first split groove 308. 続いて、前記第1の割り溝底部上のほぼ中央線に沿って、スクライバーにより、<1−100>方向に、ピッチ400μm、深さ5μm、線幅5μmと、<11− Then, along a substantially central line on the first split groove bottom, the scriber, the <1-100> direction, pitch 400 [mu] m, depth 5 [mu] m, and the line width 5 [mu] m, <11-
20>方向に、ピッチ100μm、深さ5μm、線幅5 20> direction, pitch 100 [mu] m, depth 5 [mu] m, a line width of 5
μmの、第3の割り溝309を形成した。 Of [mu] m, to form a third split groove 309. さらに、結晶成長側の面に、<1−100>方向に沿って、ピッチ4 Further, the surface of the crystal growth side, along the <1-100> direction, pitch 4
00μm、深さ0.1μm、線幅5μmと、<11−2 00Myuemu, depth 0.1 [mu] m, and the line width 5 [mu] m, <11-2
0>方向に沿って、ピッチ100μm、深さ0.1μ 0> along the direction, the pitch 100 [mu] m, depth 0.1μ
m、線幅5μmの、第2の割り溝310を形成した。 m, a line width of 5 [mu] m, thereby forming a second split groove 310. ただし、第3の割り溝309の形成位置は、前記第1の割り溝308の底部上に前記第1の割り溝線幅のほぼ中央線と一致した位置に形成し、第2の割り溝310の形成位置は、前記第3の割り溝309とほぼ一致した位置に形成する。 However, the formation position of the third split groove 309, formed in almost matched positions the center line of the first of the first split groove line width on the bottom of the split groove 308, a second split groove 310 formation position of forms almost matched positions and the third split groove 309.

【0149】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから400μm×100μm角のチップを多数得た。 [0149] After scribing, releasing the vacuum chuck, Removing the wafer from the table, by pressing lightly the roller from the GaN substrate side to obtain a large number of chips of 400 [mu] m × 100 [mu] m square from the wafer 2 inch phi. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは92 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, the yield 92
%以上であった。 Was more than%.

【0150】本実施の形態で、歩留まり90%以上の、 [0150] In this embodiment, the yield of 90% or more,
所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第3の割り溝を第1の割り溝中に作製し、加えて、第3の割り溝形成位置と反対側の位置に第2の割り溝を構成したことによる。 The were able to chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed into syngeneic nitride semiconductor substrate, and without cutting at a time, the third split groove first prepared in split groove, in addition, due to the fact that to constitute a second split groove on the opposite side of the position and the third split groove forming position. このことにより、実施の形態6と実施の形態7の特徴を有し、 Thus, it characterized in the seventh embodiment and the sixth embodiment,
所望のチップ形状に切断することができるためである。 This is because it can be cut into a desired chip shape.
実施の形態3と比べると、チップの歩留まりが低下しているのは、窒化物半導体基板中に塩素ドーピングしていないためだと考えられる。 Compared to the third embodiment, the chip yield is reduced is thought to be because that is not chlorine doping in the nitride semiconductor substrate. しかしながら、少なくとも2 However, at least 2
つ以上の割り溝を形成せずに、一度にチップ分割する従来に比べて、歩留まりは約10%以上向上している。 One or more without forming a split groove, as compared with the prior art in which separates the die at once, the yield is improved about 10% or more.

【0151】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0151] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0152】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0152] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2と第3の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second and third split groove width, the first split groove formed by scribing is not very preferable.

【0153】また、本実施の形態では、第2と第3の割り溝幅の形成にスクライブを使用したが、上記エッチング法、ダイシング等を使用しても構わない。 [0153] Further, in this embodiment, using scribe the formation of the second and third split groove width, the etching method, it may be used dicing. しかしながら、第2と第3の割り溝形成においては、スクライブが最も好ましい。 However, in the second and third split groove formation, the scribe is most preferred.

【0154】本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0154] In the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), it may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が100μm以下、もしくは、第2の割り溝底部から第3の割り溝底部までの切断距離が、100μm以下であることが好ましい。 In this case, the total thickness of the wafer is 100μm or less, or cutting the distance from the second split groove bottom to the third split groove bottom, is preferably 100μm or less. ただし、前記総膜厚および切断距離は、基板中に塩素ドーピングされていない場合の厚みである。 However, the total thickness and the cutting distance is the thickness of the case where in the substrate is not chlorine doping.

【0155】塩素をドーピングしていない窒化物半導体基板は、塩素をドーピングした窒化物半導体基板に比べて、チップ分割が難しく、基板の厚みを薄くすることが好ましい。 [0155] The nitride semiconductor substrate not doped with chlorine, as compared with the nitride semiconductor substrate doped with chlorine, the chip splitting is difficult, it is preferable to reduce the thickness of the substrate. 実施の形態6で述べたように、チップ分割を容易にするためにはGaN基板の厚さは150μm以下が好ましく、さらに好ましくは100μm以下、50μ As described in the sixth embodiment, the thickness of the GaN substrate is preferably 150μm or less in order to facilitate division into chips, more preferably 100μm or less, 50.mu.
m以上が好ましかった。 M or more was preferred.

【0156】また、塩素ドーピングされていないGaN [0156] In addition, GaN that has not been chlorine doping
基板全体を研磨して薄くする他に、部分的に該GaN基板を薄くする方法として、実施の形態7のように、第2 In addition to thinned by polishing the entire substrate, as a method of thinning the partially said GaN substrate, as in the seventh embodiment, the second
の割り溝の底部と第3の割り溝の底部との切断距離を短くしてもよい。 Cutting the distance between the bottom and the bottom of the third split grooves of the split grooves of the may be a short. このときの、前記切断距離は、塩素ドーピングを行っていないGaN基板の厚みと同様に、15 In this case, the cutting distance, like the thickness of the GaN substrate not subjected to chlorine doping, 15
0μm以下が好ましく、さらに好ましくは100μm以下、50μm以上である。 The following are preferred 0 .mu.m, more preferably 100μm or less, and 50μm or more.

【0157】(実施の形態9)本実施の形態9は、実施の形態4の塩素ドーピングした窒化物半導体基板(研磨後の厚み100μm)を、塩素ドーピングを行っていない窒化物半導体基板(研磨後の厚み80μm)に変更した以外は、実施の形態4と同じである。 [0157] the ninth embodiment (Embodiment 9) of chlorine doped nitride semiconductor substrate of the fourth embodiment (the thickness after polishing 100 [mu] m), a nitride semiconductor substrate (after polishing is not performed chlorine doping except for changing the thickness 80 [mu] m), which is the same as that of the fourth embodiment.

【0158】本実施の形態のチップ分割について説明する。 [0158] described chip division of the present embodiment. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side. ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされていないGaN基板の厚さを80μmにする。 The GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate not chlorine doped 80 [mu] m.

【0159】前記ウエハーをドライエッチングによって、結晶成長側に、<1−100>方向に沿って、深さ1μm、線幅10μm、ピッチ350μmと、<11− [0159] By dry etching the wafer, the crystal growth side, along the <1-100> direction, depth 1 [mu] m, line width 10 [mu] m, the pitch 350 .mu.m, <11-
20>方向に沿って、深さ1μm、線幅10μm、ピッチ330μmの、第2の割り溝409を形成した。 20> along the direction, depth 1 [mu] m, line width 10 [mu] m, the pitch 330 [mu] m, thereby forming a second split groove 409. 続いて、GaN基板側の面にダイサーにより、<1−100 Subsequently, by dicer on the surface of the GaN substrate side, <1-100
>方向に沿って、ピッチ350μm、深さ10μm、線幅50μmと、<11−20>方向に沿って、ピッチ3 > Along the direction, the pitch 350 .mu.m, depth 10 [mu] m, and the line width 50 [mu] m, along the <11-20> direction, the pitch 3
30μm、深さ10μm、線幅50μmの、第1の割り溝408を形成した。 30 [mu] m, depth 10 [mu] m, a line width of 50 [mu] m, thereby forming a first split groove 408. ただし、第1の割り溝408の形成位置は、第1割り溝の線幅ほぼ中央に前記第2の割り溝409が一致するようにする。 However, formation positions of the first split groove 408, so that the approximate center line width of the first split groove second split groove 409 matches.

【0160】ダイシング後、真空チャックを解放し、ウエハーをテーブルから外し取り、結晶成長側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×330μm角のチップを多数得た。 [0160] After dicing, to release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the crystal growth side, to obtain a large number of chips of 350μm × 330μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは92 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, the yield 92
%以上であった。 Was more than%.

【0161】本実施の形態で、歩留まり90%以上の、 [0161] In this embodiment, the yield of 90% or more,
所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1と第2の割り溝を形成し、第2の割り溝底部を窒化物半導体発光層位置よりも深く形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 The were able to chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed into syngeneic nitride semiconductor substrate, and without cutting at a time, the first and second split groove formed, a second split groove bottom portion deeper than the nitride semiconductor light emitting layer position, the second split groove is by constituted narrower than the first split groove width.

【0162】つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、 [0162] That is, since the growth layer is also a substrate is also a cognate nitride semiconductor, and have the same cleavage properties,
第2の割り溝底部が窒化物半導体発光層位置よりも深く、第1の割り溝が第2の割り溝よりも溝幅が広いことにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2 Second split groove bottom deeper than that of the nitride semiconductor light emitting layer position, the first split groove is wider groove width than the second split groove, crack lines cracked by the second split groove, the shortest to divisible by cutting distance, the second from the second split groove bottom
の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 There is only reaching somewhere at the bottom of the first split groove in the split groove bottom downwards, prevented from being cleaved in a direction unintended is because it can be cut into a desired chip shape.

【0163】また、第2の割り溝底部が、窒化物半導体発光層位置よりも深いため、チップ分割の際に、チッピング、クラッキングが発生したとしても、前記発光層を損傷することがなく、素子不良の発生率を低減することができる。 [0163] Further, the second split groove bottom, since deeper than the nitride semiconductor light-emitting layer located, in the chip separation, chipping, even cracking occurs, without damaging the light-emitting layer, element it is possible to reduce the incidence of failure. しかしながら、第2の割り溝をエッチング法にて形成したため、プロセス工程が複雑になり、スクライブに比べて溝幅が大きく、単一ウエハー当たりのチップ摂取率が減少した。 However, due to the second split groove is formed by etching, process steps become complicated, large groove width than the scribe, chip uptake rate per single wafer is reduced. 溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1と同様である。 The reason why the first split groove width and the second split groove width are different, is the same as in the first embodiment. 実施の形態4と比べると、チップの歩留まりが低下しているのは、窒化物半導体基板中に塩素ドーピングをしていないためだと考えられる。 Compared with the fourth embodiment, the chip yield is reduced is thought to be because that is not chlorine doping in the nitride semiconductor substrate. しかしながら、少なくとも2つ以上の割り溝を形成せずに、一度にチップ分割する従来に比べて、歩留まりは約10%以上向上している。 However, without forming at least two split groove, as compared with the prior art in which separates the die at once, the yield is improved about 10% or more.

【0164】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0164] In the present embodiment, was used a dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid.

【0165】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0165] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0166】また、本実施の形態では、第2の割り溝幅の形成にドライエッチングを使用したが、ウエットエッチング法、ダイシング、スクライブ等を使用しても構わない。 [0166] Further, in this embodiment, using dry etching in forming the second split groove width, it may be used wet etching method, dicing, scribing or the like. しかしながら、本実施の形態の、第2の割り溝は、ドライエッチング法またはウエットエッチング法が最も好ましい。 However, in this embodiment, the second split groove, a dry etching method or a wet etching method is most preferable. なぜならば、これらのエッチング法を利用することにより、溝形成による窒化物半導体発光層への損傷を抑えることができるためである。 This is because, by using these etching method, because it is possible to suppress damage to the nitride semiconductor light emitting layer by the groove formation. ただし、前記エッチング法を行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching process, it is necessary to perform the masking processing by the lithography technique.

【0167】塩素をドーピングしていない窒化物半導体基板は、塩素をドーピングした窒化物半導体基板に比べて、チップ分割が難しく、基板の厚みを薄くすることが好ましい。 [0167] The nitride semiconductor substrate not doped with chlorine, as compared with the nitride semiconductor substrate doped with chlorine, the chip splitting is difficult, it is preferable to reduce the thickness of the substrate. 実施の形態6で述べたように、チップ分割を容易にするためにはGaN基板の厚さは150μm以下が好ましく、さらに好ましくは100μm以下、50μ As described in the sixth embodiment, the thickness of the GaN substrate is preferably 150μm or less in order to facilitate division into chips, more preferably 100μm or less, 50.mu.
m以上が好ましかった。 M or more was preferred.

【0168】また、塩素ドーピングされていないGaN [0168] In addition, GaN that has not been chlorine doping
基板全体を研磨して薄くする他に、塩素ドーピングされていないGaN基板を部分的に薄くする方法として、第1の割り溝の底部と第2の割り溝の底部との切断距離を短くしてもよい。 In addition to thinned by polishing the entire substrate, as a method of thinning the GaN substrate that is not Cl layers partially, to shorten the bottom portion of the first split groove and a cutting distance of the bottom portion of the second split groove it may be. このときの前記切断距離は、塩素ドーピングされていないGaN基板の厚みと同様に、150 The cutting distance in this case, similarly to the thickness of the GaN substrate that is not Cl layers, 150
μm以下が好ましく、さらに好ましくは100μm以下、50μm以上である。 The following are preferred [mu] m, more preferably 100μm or less, and 50μm or more.

【0169】本実施の形態の割り溝に加えて、第3の割り溝として、第1の割り溝中あるいは第2の割り溝中、 [0169] In addition to the split grooves of this embodiment, as the third split groove, in the first split groove or in a second split groove,
もしくは、第1と第2の割り溝両方に、スクライブラインを形成してチップ分割しても良い。 Or, in both the first and second split groove may be divided into chips to form a scribe line. また、図1(c) Further, FIG. 1 (c)
に示すように、第1の割り溝もしくは第2の割り溝のエッジ部分に、一対の欠け溝を形成して素子分割しても良い。 As shown in, the first split groove or edge portion of the second split groove may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が100μm以下、もしくは、第1の割り溝底部から第2の割り溝底部までの切断距離が100μm以下であることが好ましい。 In this case, the total thickness of the wafer is 100μm or less, or, it is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 100μm or less. ただし、前記総膜厚は、窒化物半導体基板中に塩素ドーピングされていないときの値である。 However, the total film thickness is a value when they are not chlorine doped into the nitride semiconductor substrate.

【0170】(実施の形態10)本実施の形態10は、 [0170] The tenth embodiment (Embodiment 10),
実施の形態5の塩素ドーピングした窒化物半導体基板(研磨後の厚み300μm)を、塩素ドーピングを行っていない窒化物半導体基板(研磨後の厚み250μm) Chlorine doped nitride semiconductor substrate of the fifth embodiment (thickness 300μm after polishing), the nitride semiconductor substrate that has not been chlorinated doping (thickness after polishing 250 [mu] m)
に変更した以外は、実施の形態5と同じである。 Except that the is the same as the fifth embodiment.

【0171】本実施の形態のチップ分割について説明する。 [0171] described chip division of the present embodiment. ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side. ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされていないGaN基板の厚さを250μmにする。 The GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate not chlorine doped 250 [mu] m. 前記ウエハーをドライエッチングによって、結晶成長側の面に、<1−100>方向に沿って、深さ5μm、線幅20μm、ピッチ350μ By dry etching of the wafer, the surface of the crystal growth side, <1-100> along the direction, depth 5 [mu] m, line width 20 [mu] m, the pitch 350μ
mと、<11−20>方向に沿って、深さ5μm、線幅20μm、ピッチ340μmの、第2の割り溝509を形成した。 And m, along the <11-20> direction, depth 5 [mu] m, line width 20 [mu] m, the pitch 340 .mu.m, to form a second split groove 509. 続いて、GaN基板側の面にダイサーにより、<1−100>方向に沿って、ピッチ350μm、 Subsequently, by dicer on the surface of the GaN substrate side, along the <1-100> direction, pitch 350 .mu.m,
深さ100μm、線幅80μmと、<11−20>方向に沿って、ピッチ340μm、深さ100μm、線幅8 Depth 100 [mu] m, and the line width 80 [mu] m, along the <11-20> direction, pitch 340 .mu.m, depth 100 [mu] m, line width 8
0μmの、第1の割り溝508を形成した。 Of 0 .mu.m, to form a first split groove 508. ただし、第1の割り溝508の形成位置は、第1割り溝の線幅ほぼ中央に前記第2の割り溝509が一致するようにする。 However, formation positions of the first split groove 508, so that the approximate center line width of the first split groove second split groove 509 matches.

【0172】ダイシング後、真空チャックを解放し、ウエハーをテーブルから外し取り、結晶成長面側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm×340μm角のチップを多数得た。 [0172] After dicing, to release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the crystal growth surface side, to obtain a large number of chips of 350μm × 340μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは92 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, the yield 92
%以上であった。 Was more than%. しかしながら、第2の割り溝をエッチング法によって形成したため、プロセス工程が複雑になり、スクライブに比べて溝幅が大きく、単一ウエハー当たりのチップ摂取率が減少した。 However, due to the second split groove is formed by an etching method, the process steps become complicated, large groove width than the scribe, chip uptake rate per single wafer is reduced.

【0173】本実施の形態で、歩留まり90%以上の、 [0173] In this embodiment, the yield of 90% or more,
所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1と第2の割り溝を形成し、第2の割り溝底部を窒化物半導体膜と前記基板との界面よりも深く形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 The were able to chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed into syngeneic nitride semiconductor substrate, and without cutting at a time, the first and second split groove formed, a second split groove bottom portion deeper than the interface between the substrate and the nitride semiconductor film, a second split groove is by constituted narrower than the first split groove width.

【0174】つまり、成長膜も基板も同系の窒化物半導体であることから、同一のへき開特性を有することと、 [0174] That is, since the growth layer is also a substrate is also a cognate nitride semiconductor, and have the same cleavage properties,
第2の割り溝底部が窒化物半導体膜と基板との界面よりも深く、第1の割り溝が第2の割り溝よりも溝幅が広いことにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 Deeper than the interface of the second split groove bottom and the nitride semiconductor film and the substrate, cracking line first split groove by groove width is wider than the second split groove, cracked by the second split groove but, in order to break the shortest cutting distance is not only reaches the second split groove bottom somewhere at the bottom of the first split groove in the split groove bottom below the second, it is cleaved in a direction unintended preventing Rukoto is because it can be cut into a desired chip shape.

【0175】また、第2の割り溝底部が、窒化物半導体膜と基板との界面よりも深いため、チップ分割の際に、 [0175] The second split groove bottom, since deeper than the interface between the nitride semiconductor film and the substrate, during the chip separation,
チッピング、クラッキングが発生したとしても、前記発光層を損傷することがなく、素子不良の発生率を低減することができる。 Chipping, even cracking occurs, without damaging the light-emitting layer, it is possible to reduce the incidence of defective elements. 溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1と同様である。 The reason why the first split groove width and the second split groove width are different, is the same as in the first embodiment.

【0176】実施の形態5と比べると、チップの歩留まりが低下しているのは、窒化物半導体基板中に塩素ドーピングしていないためだと考えられる。 [0176] Compared with the fifth embodiment, the yield of the chip is reduced is thought to be because that is not chlorine doping in the nitride semiconductor substrate. しかしながら、 However,
少なくとも2つ以上の割り溝を形成せずに、一度にチップ分割する従来に比べて、歩留まりは約10%以上向上している。 Without forming at least two split groove, as compared with the prior art in which separates the die at once, the yield is improved about 10% or more.

【0177】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0177] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid.

【0178】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0178] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0179】また、本実施の形態では、第2の割り溝幅の形成にドライエッチングを使用したが、ウエットエッチング法、ダイシング、スクライブ等を使用しても構わない。 [0179] Further, in this embodiment, using dry etching in forming the second split groove width, it may be used wet etching method, dicing, scribing or the like. しかしながら、本実施の形態の、第2の割り溝は、ドライエッチング法またはウエットエッチング法が最も好ましい。 However, in this embodiment, the second split groove, a dry etching method or a wet etching method is most preferable. なぜならば、これらのエッチング法を利用することにより、溝形成による、窒化物半導体発光層への損傷を抑えることができるためである。 This is because, by using these etching method, by grooves formed, is because it is possible to suppress damage to the nitride semiconductor light-emitting layer. ただし、前記エッチング法を行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching process, it is necessary to perform the masking processing by the lithography technique.

【0180】塩素をドーピングしていない窒化物半導体基板は、塩素をドーピングした窒化物半導体基板に比べて、チップ分割が難しく、基板の厚みを薄くすることが好ましい。 [0180] The nitride semiconductor substrate not doped with chlorine, as compared with the nitride semiconductor substrate doped with chlorine, the chip splitting is difficult, it is preferable to reduce the thickness of the substrate. 実施の形態6で述べたように、チップ分割を容易にするためにはGaN基板の厚さは150μm以下が好ましく、さらに好ましくは100μm以下、50μ As described in the sixth embodiment, the thickness of the GaN substrate is preferably 150μm or less in order to facilitate division into chips, more preferably 100μm or less, 50.mu.
m以上が好ましかった。 M or more was preferred.

【0181】本実施の形態では、第1の割り溝と第2の割り溝を形成して局部的に薄くなった溝部で、ウエハーをチップ分割するため、第1の割り溝底部から第2の割り溝底部までの切断距離が短いことが好ましい。 [0181] In this embodiment, in the groove became first split groove and thinned second split groove is formed locally, since the wafer is divided into chips, the first split groove bottom second it is preferred cutting distance to split groove bottom is short. 前記切断距離は、塩素ドーピングを行っていないGaN基板の厚みと同様に、150μm以下が好ましく、さらに好ましくは100μm以下である。 The cutting distance is similar to the thickness of the GaN substrate not subjected to chlorine doping, preferably 150μm or less, more preferably 100μm or less. 前記切断距離の厚みの下限値は、特に問わないが、あまりにも薄すぎると、素子化のためのプロセス中にウエハーが割れるてしまうため、該切断距離の下限値は50μm以上が望ましい。 The lower limit of the thickness of the cutting distance is not particularly limited, when too thin, because thus wafer cracking during the process for device fabrication, the lower limit of the cutting distance than is desirable 50 [mu] m.

【0182】また、本実施の形態で研磨した塩素をドーピングしたGaN基板は、切断し易い該GaN基板の厚み150μmよりも厚くしている。 [0182] Further, GaN substrates were polished doped chlorine in this embodiment is made thicker than the thickness 150μm cut easily the GaN substrate. このことにより、割り溝部以外では切断されにくいようにして、チップ分割時に生じる、クラッキングやチッピングが発生することを防止している。 Thus, as less likely to be cut in non-dividing groove occurs during chip separation, cracking or chipping is prevented from occurring.

【0183】本実施の形態の割り溝に加えて、第3の割り溝として、第1の割り溝中あるいは第2の割り溝中、 [0183] In addition to the split grooves of this embodiment, as the third split groove, in the first split groove or in a second split groove,
もしくは、第1と第2の割り溝両方に、スクライブラインを形成してチップ分割しても良い。 Or, in both the first and second split groove may be divided into chips to form a scribe line. また、図1(b) FIG. 1 (b)
に示すように、第1の割り溝もしくは第2の割り溝のエッジ部分に、一対の欠け溝を形成して素子分割しても良い。 As shown in, the first split groove or edge portion of the second split groove may be elements divided to form a pair of chipping grooves. この場合、ウエハーの総膜厚が100μm以下、もしくは、第1の割り溝底部から第2の割り溝底部までの切断距離が100μm以下であることが好ましい。 In this case, the total thickness of the wafer is 100μm or less, or, it is preferred cutting distance from the first split groove bottom portion to the second split groove bottom portion is 100μm or less. ただし、前記総膜厚は、窒化物半導体基板中に塩素ドーピングされていないときの値である。 However, the total film thickness is a value when they are not chlorine doped into the nitride semiconductor substrate.

【0184】(実施の形態11)本実施の形態11は、 [0184] The present embodiment 11 (Embodiment 11) is,
サファイア種基板上に塩素ドーピングした厚膜の窒化物半導体膜上に結晶成長した窒化物半導体発光ダイオードのチップ分割について説明する。 Chip division chlorine doped crystal growth on the nitride semiconductor film on the thick nitride semiconductor light emitting diode will be described sapphire seed substrate. ここで、結晶成長側とは、サファイア種基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side with respect to the sapphire seed substrate side.

【0185】図6(a)は、C面サファイア種基板1 [0185] FIG. 6 (a), C-plane sapphire seed substrate 1
0、n型GaN膜20、誘電体膜30、塩素ドーピングしたn型GaN厚膜40、n型GaNバッファ層60 0, n-type GaN layer 20, a dielectric film 30, n-type GaN thick film was chlorine doping 40, n-type GaN buffer layer 60
1、n型Al x1 Ga 1-x1 Nクラッド層602、活性層6 1, n-type Al x1 Ga 1-x1 N cladding layer 602, the active layer 6
03、p型Al x2 GaNクラッド層604、p型GaN 03, p-type Al x2 GaN cladding layer 604, p-type GaN
コンタクト層605から構成されている。 And a contact layer 605.

【0186】以下に図6(a)の窒化物半導体発光ダイオードの製造方法について説明する。 [0186] Hereinafter the production method of the nitride semiconductor light emitting diode shown in FIG. 6 (a) will be described.

【0187】まず、MOCVD法でC面サファイア種基板10(厚み420μm)上に厚み1μmのn型GaN [0187] First, C-plane sapphire seed substrate 10 having a thickness of 1μm on (thickness 420 [mu] m) n-type GaN by MOCVD
膜20を積層し、MOCVD装置から取り出す。 The film 20 is laminated, taken from the MOCVD apparatus. 次に、 next,
スパッタリング法もしくは、CVD法を用いて、厚み1 Sputtering or by CVD, the thickness 1
00nmの誘電体膜を形成し、リソグラフィー技術により、マスク幅7μm、ピッチ10μmのストライプ形状に加工する。 Forming a dielectric film of nm, by a lithography technique, a mask width 7 [mu] m, it is processed into a stripe shape of pitch 10 [mu] m. 前記種基板は、窒化物半導体以外であれば良く、本実施の形態のサファイア以外に、SiC、スピネル、ZnO、MgO、Si、Ge、GaAs、A面サファイア、R面サファイア、M面サファイアを使用しても良い。 The seed substrate is used as long than nitride semiconductor, in addition to sapphire in this embodiment, SiC, spinel, ZnO, MgO, Si, Ge, GaAs, A-plane sapphire, R-plane sapphire, M-plane sapphire it may be. また、前記誘電体膜は、例えば、SiO 2 、S Further, the dielectric film, for example, SiO 2, S
iN x 、TiO 2 、Al 23である。 iN x, is TiO 2, Al 2 O 3. 本実施の形態11の誘電体膜30は、SiO 2を使用した。 The dielectric film 30 of the present embodiment 11, were used SiO 2.

【0188】次に、HVPE装置に前記ウエハーをセットし、塩素濃度2×10 19 /cm 3 、Si濃度2×10 [0188] Then, set the wafer in an HVPE apparatus, a chlorine concentration of 2 × 10 19 / cm 3, Si concentration 2 × 10
18 /cm 3をドーピングしながら、厚み200μmのn 18 / cm 3 while doping, having a thickness of 200μm n
型GaN厚膜40を形成した。 To form a mold GaN thick film 40. ここで、本発明の明細書で言うところの厚膜とは、20μm以上の膜厚を指すものとする。 Here, a thick film as referred in the present specification is intended to refer to a film thickness of more than 20 [mu] m.

【0189】前記GaN厚膜40を積層したウエハーを、再びMOCVD装置にセットし、実施の形態1と同様の成長条件で、図6(a)に示す窒化物半導体発光ダイオードを作製した。 [0189] The wafer formed by laminating the GaN thick film 40 was set in again MOCVD apparatus, under the same growth conditions as in Embodiment 1, to produce a nitride semiconductor light emitting diode shown in Figure 6 (a).

【0190】次に、上記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0190] Next, a description will be given chip division of the wafer formed with the nitride semiconductor light emitting diode device.

【0191】図6(b)は、第1の割り溝608と第2の割り溝609の構成を示している。 [0191] FIG. 6 (b) shows the first split groove 608 the configuration of the second split groove 609.

【0192】本実施の形態の、図6中の窒化物半導体膜600は、n型GaN膜20、誘電体膜30、塩素ドーピングしたn型GaN厚膜40の総称であるが、塩素ドーピングしたn型GaN厚膜40のみ、またはn型Ga [0192] in this embodiment, the nitride semiconductor layer 600 in FIG. 6, n-type GaN layer 20, a dielectric film 30, is a generic name of the n-type GaN thick film 40 was chlorine doped and chlorine doped n only type GaN thick film 40, or n-type Ga
N膜20と塩素ドーピングされたn型GaN厚膜40から構成されていても良い。 N film may also be composed of 20 and chlorine doped n-type GaN thick film 40. n型電極606は、第1の割り溝608を形成した後、サファイア種基板10の全面にTi/Agを蒸着している。 n-type electrode 606 is formed by forming a first split groove 608, it is deposited Ti / Ag on the entire surface of the sapphire seed substrate 10.

【0193】まず、上記ウエハーのサファイア種基板を研磨機により研磨して、厚さを250μmにし、鏡面出しをする。 [0193] First of all, is polished by a polishing machine sapphire species substrate of the wafer, the thickness to 250μm, the mirror out. 研磨によって薄くした種基板の厚みは、好ましくは、250μm以下である。 The thickness of the seed substrate was thinned by polishing, or preferably 250μm or less.

【0194】続いて、p型GaNコンタクト層605上に、Pd(3nm)/Mo(3nm)/Au(10n [0194] Then, on the p-type GaN contact layer 605, Pd (3nm) / Mo (3nm) / Au (10n
m)の順に、透光性p型電極607をリソグラフィー技術でパターン形成した後、微量の酸素を導入しながら、 In the order of m), after patterning the transparent p-type electrode 607 in the lithography technique, while introducing a small amount of oxygen,
350℃でN 2雰囲気中でアニールを行った。 Annealing was performed in an N 2 atmosphere at 350 ° C.. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained. 上記p型電極をパターン形成したのは、以下で述べる第2の割り溝を、電極の被覆されていない部分に形成するためである。 Was the p-type electrode is patterned, a second split groove described below, in order to form the uncoated portion of the electrode.

【0195】前記ウエハーをダイサーにセットし、該ウエハーのサファイア種基板側に、深さ280μm、線幅100μm、ピッチ350μmの第1の割り溝608 [0195] sets the wafer to the dicer, the first split groove 608 of the sapphire seed substrate side of the wafer, the depth 280 .mu.m, the line width 100 [mu] m, the pitch 350μm
を、図1(b)に示す格子形状で形成した。 Were formed in a lattice shape shown in FIG. 1 (b). 第1の割り溝底部は、塩素ドーピングを行った窒化物半導体膜60 The first split groove bottom, nitride semiconductor film 60 subjected to chlorine doping
0(n型GaN厚膜40)まで到達するように形成されている。 To 0 (n-type GaN thick film 40) is formed so as to reach. 第1の割り溝608の溝幅は、誘電体膜30のピッチ幅10μmに比べて、十分大きいため、図6 The groove width of the first split groove 608, as compared with the pitch width 10μm dielectric film 30, sufficiently large, 6
(a)の破線50、破線51のどちらの位置で形成しても同じである。 Dashed 50 (a), the same be formed in either the position of the dashed line 51. 第1の割り溝幅が誘電体膜のマスク幅と同等か、それよりも狭い場合は、第1の割り溝の形成位置を、誘電体マスク位置上(破線51)に形成することが好ましい。 The first split groove width is equal to or mask width of the dielectric film, if narrower than, the formation position of the first split groove, it is preferable to form the dielectric mask on position (dashed line 51). なぜならば、誘電体マスク直上に被覆した窒化物半導体膜は、選択成長により前記マスク直上で会合して成長するため、ボイド等が発生し易く、チップ分割が容易になるためである。 Because nitride semiconductor film was coated directly on the dielectric mask for growing in association with the mask immediately above by selective growth, likely a void or the like occurs, because the chip splitting is facilitated.

【0196】次に、サファイア種基板側に、Ti(15 [0196] Next, the sapphire substrate side species, Ti (15
nm)/Ag(150nm)によるn型電極606を形成する。 nm) to form an n-type electrode 606 by / Ag (150nm). このとき、第1の割り溝中に電極が蒸着されるようにする。 At this time, the electrode is to be deposited in the first split groove. また、サファイア種基板上に蒸着されたn Also, n deposited on a sapphire seed substrate
型電極は、反射率の高いAgで覆われているため、発光層から発せられた光を反射させて、効率良くp電極側から光を取り出すことができる。 Type electrode is covered with the high reflectance Ag, by reflecting light emitted from the light-emitting layer, efficiently from the p-electrode side light can be extracted.

【0197】続いて、ウエハーのサファイア種基板側に粘着シートを貼付し、スクライバーのテーブル上にサファイア種基板側を下にして張り付け、真空チャックで固定する。 [0197] Subsequently, sticking a pressure-sensitive adhesive sheet onto the sapphire seed substrate side of the wafer, sticking to the bottom of the sapphire seed substrate side on scriber table fixed with a vacuum chuck. 固定後、スクライバーのダイヤモンド針で、結晶成長側(p型GaNコンタクト層605表面)の面上に、ピッチ350μm、深さ1μm、線幅5μmで一回スクライブする。 After fixation, a diamond needle scriber, on the surface of the crystal growth side (p-type GaN contact layer 605 surface), the pitch 350 .mu.m, depth 1 [mu] m, scribed once with line width 5 [mu] m. 次に、先程のスクライブ方向に対して垂直方向に、同様にしてスクライブする。 Next, in a direction perpendicular to the previous scribing direction, scribing in the same manner. この様にして350μm角のチップになるようにスクライブラインを入れ、第2の割り溝609を形成する。 Scribe line such a manner so as to tip the 350μm square, to form a second split groove 609. ただし、第2の割り溝609の形成位置は、前記第1の割り溝608の線幅のほぼ中央線と一致した位置とし、ダイシングの方向およびスクライブの方向は、窒化物半導体に対して< However, the formation position of the second split groove 609, the first to a position consistent with the approximate center line of the line width of the split groove 608, the direction and the scribing direction of dicing the nitride semiconductor <
11−20>または<1−100>方向である。 11-20> or <1-100> is the direction. また、 Also,
第2の割り溝609は、電極が被覆されていない位置に形成することが好ましい。 Second split groove 609 is preferably formed at a position where the electrode is not coated.

【0198】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、GaN基板側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm角のチップを多数得た。 [0198] After the scribe, release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the GaN substrate side, to obtain a large number of chips of 350μm angle from the wafer 2-inch φ. 図6(c)に得られたチップの形状を示す。 Showing the shape of chips obtained in FIG. 6 (c). チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは85%以上であった。 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield was 85% or more.

【0199】本実施の形態で、85%以上の、所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体基板上に形成し、且つ、一度に切断することなく、第1の割り溝底部が塩素ドーピングされた窒化物半導体膜600まで到達するように形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 [0199] In this embodiment, 85% or more, was able to chip division in a desired shape, the nitride semiconductor film including a light emitting layer, is formed on syngeneic nitride semiconductor substrate doped with chlorine, and, without cutting at a time, the first split groove bottom is formed so as to reach the nitride semiconductor layer 600 which is chlorine-doped, the second split groove is configured narrower than the first split groove width According to it. つまり、成長膜も窒化物半導体膜600も同系の窒化物半導体であることから、同一のへき開特性を有し、窒化物半導体膜600中に塩素がドーピングされているため分割が容易になったことと、第1の割り溝が第2の割り溝よりも溝幅が広く、かつ、第1と第2の割り溝に分けて切断することにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、しかも、第1の割り溝領域以外は、窒化物半導体とは異なる種基板であるため、へき開が異なり、 That is, since the growth layer is also a nitride semiconductor film 600 also syngeneic nitride semiconductor have the same cleavage properties, the chlorine has become easier division because it is doped in the nitride semiconductor layer 600 If the first split groove is wider groove width than the second split groove, and, by cutting divided into first and second split groove, crack lines cracked by the second split groove, to break the shortest cutting distance is not only reaches the second split groove bottom somewhere at the bottom of the first split groove in the split groove bottom below the second, moreover, other than the first split groove region since the nitride semiconductor is different seed substrate, different cleavage,
意図せぬ方向にへき開されることを防止し、所望のチップ形状に切断することができるためである。 Prevented from being cleaved to unintended direction, it is because it can be cut into a desired chip shape. また、溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、 Further, the narrow second split groove having a groove width were formed on the surface of the crystal growth side,
発光面積を大きくするためである。 In order to increase the light emission area. 第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1と同様である。 Why the first split groove width and the second split groove width are different, it is the same as in the first embodiment.

【0200】次に、窒化物半導体膜600中に塩素ドーピングした効果について調べたところ、HVPE法にて種基板(例えば、サファイア基板)上に塩素ドーピングを行った厚膜の窒化物半導体膜(例えば、300μm) [0200] Then, were examined for chlorine doped effect in the nitride semiconductor layer 600, the seed substrate (e.g., sapphire substrate) by HVPE method nitride semiconductor film of thick film was chlorine doping on (e.g. , 300μm)
を形成したところ、同じ種基板上に塩素を全くドーピングしていない同じ厚膜の窒化物半導体膜と比べて、基板と厚膜との熱膨張係数差によって生じる反りの量が小さかった。 Was forming, in comparison with the nitride semiconductor films of the same thick film which is not at all doping chlorine same species on the substrate, the amount of warping caused by thermal expansion coefficient difference between the substrate and the thick film was small.

【0201】塩素をドーピングしていない従来の厚膜の窒化物半導体膜を種基板上に積層した場合、互いの熱膨張係数差によって、ウエハー自体が反りかえり、ダイサーまたはスクライバーの、刃の接触応力のかけ方や方向によって、粉々に割れてしまうことがしばしばあった。 [0202] When the chlorine nitride semiconductor film of a conventional thick film not doped with laminating on a seed substrate, the thermal expansion coefficient difference therebetween, the wafer itself hatch warp, dicer or a scriber, blades contact stress by multiplying the way and direction of, it was often there, which cracked into pieces.
しかしながら、本実施の形態のように塩素をドーピングした厚膜の窒化物半導体膜を種基板上に成長した場合は、ウエハー自体の反りが小さく、前記刃の接触応力もしくは方向によって粉々に割れることは無かった。 However, when chlorine nitride semiconductor films doped thick film as in the present embodiment grown on a seed substrate, wafer bow itself is small, shatter crack it by contact stress or direction of the blade There was no.

【0202】上記理由については、定かではないが、窒化物半導体基板を構成しているIII族原子とV族原子との間の結合力を塩素によって弱められているのではないかと考えられる。 [0202] For the reason is not clear, but is thought that than being weakened by chlorine bond strength between the group III atoms and group V atoms constituting the nitride semiconductor substrate.

【0203】本実施の形態の構成で塩素ドーピングのみを行わなかった場合、上記塩素ドーピングによる効果で述べたように、第1の割り溝を形成する段階で粉々に割れることがしばしば観うけられた。 [0203] If you did not only chlorine doping in the structure of this embodiment, as mentioned in effect by the chlorine doping, be shattered divided by forming a first split groove was often received watched . しかしながら、割れずに第1の割り溝を形成できた場合、チップ断面等にチッピングやクラッキングが無く、所望の形状にチップ分割することができた。 However, when possible to form a first split groove without cracks, no chipping or cracking the chip cross-section or the like, could be chip division into a desired shape. 従って、塩素ドーピングせずに本実施の形態を用いた場合、チップの歩留まりは塩素ドーピングしたものに比べて低いものの、塩素ドーピングされた場合と同様に、チップ形状は良好である。 Therefore, when using the present embodiment without chlorine doping, the yield of the chip although lower than those of chlorine doped, as in the case where the chlorine doped, chip shape is good.

【0204】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0204] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. ただし、エッチングを行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching, it is necessary to perform the masking processing by the lithography technique.

【0205】物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 [0205] as a physical groove forming method, other half-cut by dicing introduced in this embodiment, it may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0206】また、本実施の形態では、第2の割り溝幅の形成にスクライブを使用したが、上記エッチング法、 [0206] Further, in this embodiment, using scribe in the formation of the second split groove width, the etching method,
ダイシング等を使用しても構わない。 It is also possible to use the dicing or the like. しかしながら、第2の割り溝形成においては、スクライブが最も好ましい。 However, in the second split groove formation, the scribe is most preferred. なぜならば、溝幅を狭く、且つ迅速に、溝形成が可能であり、ダイシングやエッチングに比べて、ウエハー切断時に該ウエハーを削り取る面積が少ないので、単一ウエハーから多くのチップを得ることができるためである。 Because narrow the groove width, and quickly, but may be grooves formed, in comparison with the dicing or etching, since less area scraped off the wafer during wafer cutting, it is possible to obtain a number of chips from a single wafer This is because. さらに、本実施の形態では、格子状にスクライブラインを形成したが、図1(c)に示すようにウエハーのエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 Furthermore, in the present embodiment has formed the scribe lines in a grid pattern, only the edge portion of the wafer as shown in FIG. 1 (c), may be elements divided to form a pair of chipping grooves. この場合、第1の割り溝底部から第2割り溝底部までの切断距離が、150μm以下であることが好ましい。 In this case, the cutting distance from the first split groove bottom portion to the second split groove bottom, is preferably 150μm or less. ただし、前記切断距離は、窒化物半導体厚膜中に塩素ドーピングされている場合の厚みである。 However, the cutting distance is the thickness of the case being chlorine doped nitride semiconductor thick film.

【0207】また、本実施の形態で、サファイア種基板を研磨して250μm程度まで薄くしたが、本発明者らによる実験によると、サファイア種基板の厚さは250 [0207] Further, in the present embodiment has been thinned to about 250μm by polishing the sapphire seed substrate, according to the experiments by the present inventors, the thickness of the sapphire seed substrate 250
μm以下が好ましく、さらに好ましくは200μm以下が好ましかった。 The following are preferred [mu] m, more preferably was preferably 200μm or less.

【0208】本実施の形態の特徴は、第1の割り溝底部が塩素ドーピングされた窒化物半導体膜600まで到達していることと、第1の割り溝底部と第2の割り溝底部との切断距離を短くしていることである。 [0208] Features of this embodiment are that the first split groove bottom has reached down to the nitride semiconductor layer 600 which is chlorine-doped, the first split groove bottom portion and the second split groove bottom it is that they shorten the cut length. 前記切断距離は、200μm以下が好ましく、さらに好ましくは15 The cutting distance is preferably 200μm or less, more preferably 15
0μm以下、50μm以上である。 0μm or less, 50μm or more.

【0209】本実施の形態は、上記特徴を包含していれば、実施の形態2と3の、チップ分割方法を用いても構わない。 [0209] This embodiment, if the inclusion of the above features, according to the second and third embodiments, may also be used chip division method.

【0210】(実施の形態12)本実施の形態12は、 [0210] Embodiment 12 of the present embodiment (Embodiment 12) is,
実施の形態11の、第2の割り溝をエッチング法によって形成した以外は、実施の形態11と同様である。 Embodiment 11, except that the second split groove is formed by an etching method is the same as the eleventh embodiment.

【0211】窒化物半導体発光ダイオード構造とその製造方法は、実施の形態11(図6(a))と同様である。 [0211] The nitride semiconductor light emitting diode structure and a manufacturing method thereof is the same as that of Embodiment 11 (FIG. 6 (a)). ただし、n型GaN厚膜40は、塩素濃度5×10 Here, n-type GaN thick film 40, the chlorine concentration 5 × 10
20 /cm 3 、Si濃度1×10 18 /cm 3をドーピングしながら、厚み150μm成長した。 While doping 20 / cm 3, Si concentration 1 × 10 18 / cm 3, and thickness of 150μm growth.

【0212】次に、上記窒化物半導体発光ダイオード素子を形成したウエハーのチップ分割について説明する。 [0212] Next, a description will be given chip division of the wafer formed with the nitride semiconductor light emitting diode device.
ここで、結晶成長側とは、サファイア種基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side with respect to the sapphire seed substrate side.

【0213】図7(a)と図7(b)は、割り溝の構成とチップ形状をそれぞれ示している。 [0213] FIG. 7 (a) and FIG. 7 (b) shows the configuration and chip-shaped split groove, respectively. 本実施の形態の、 Of the present embodiment,
図7中の窒化物半導体膜700は、n型GaN膜20、 Nitride semiconductor layer 700 in FIG. 7, n-type GaN layer 20,
誘電体膜30、塩素ドーピングしたn型GaN厚膜40 Dielectric film 30, n-type GaN thick film was chlorinated doping 40
の総称であるが、塩素ドーピングしたn型厚膜40のみ、またはn型GaN膜20と塩素ドーピングされたn n is a generic term, only n KataAtsumaku 40 that chlorine doping, or is n-type GaN layer 20 and chlorine doping
型GaN厚膜40から構成されていても良い。 It may be constructed from the type GaN thick film 40.

【0214】まず、上記ウエハーのサファイア種基板を研磨機により研磨して、厚さを150μmにし、鏡面出しをする。 [0214] First of all, is polished by a polishing machine sapphire species substrate of the wafer, the thickness to 150μm, the mirror out.

【0215】次に、前記ウエハーをリソグラフィー法でマスク処理をし、結晶成長側の面を上にして(p型Ga [0215] Next, the above-mask processing a wafer in lithography, and on the surface of the crystal growth side (p-type Ga
Nコンタクト層)、反応性イオンエッチング装置にセットする。 N contact layer) is set to a reactive ion etching apparatus. ドライエッチングによって、前記成長面上に、 By dry etching, on the growth surface,
深さ3μm、線幅50μm、ピッチ350μmの第2の割り溝709を、図1(b)に示す格子形状で形成した。 Depth 3 [mu] m, line width 50 [mu] m, the second split groove 709 of the pitch 350 .mu.m, was formed in a lattice shape shown in FIG. 1 (b). その後、マスクを取り除き、p型GaNコンタクト層705上に、リソグラフィー技術を用いてPd(2n Then, remove the mask, on the p-type GaN contact layer 705, by lithography Pd (2n
m)/Au(10nm)の順に、透光性p型電極707 In the order of m) / Au (10nm), transparent p-type electrode 707
をパターン形成する。 The pattern formation. 次に、前記p電極形成を行ったウエハーを、微量の酸素を導入しながら、650℃でN 2 Then, the wafer in which the were p electrodes formed, while introducing a trace amount of oxygen, N 2 at 650 ° C.
雰囲気中でアニールを行った。 The annealing was carried out in an atmosphere. このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained. 次に、再び、リソグラフィー技術によりマスク処理を行って、第2の割り溝底部に、Ti(4nm)/Au(10 Then, again, by performing mask processing by lithography, the second split groove bottom, Ti (4nm) / Au (10
nm)によるn型透光性電極706を形成する。 Forming an n-type light-transmissive electrode 706 by nm). または、n型透光性電極706を実施の形態11のように、 Or, as in the eleventh embodiment the n-type light-transmissive electrode 706,
第1の割り溝を覆うように形成しても良い。 It may be formed so as to cover the first split groove. この場合、 in this case,
n型電極は、透光性にする必要は無く、むしろ、反射率が高くなるようにAuの替わりにAl等を厚く積むことが好ましい。 n-type electrode, it is not necessary to the translucent, rather, it is preferable to gain thick Al or the like in place of the Au so that the reflectance is high.

【0216】次に、ウエハーを裏返して、サファイア種基板上に、光反射率の高い、AlもしくはAgを全面に蒸着する。 [0216] Next, turn the wafer, a sapphire seed substrate, depositing a high light reflectance, the Al or Ag on the entire surface. これは、発光層から発せられる光をp電極側から効率良く放射させるためである。 This is to the light emitted from the light emitting layer is efficiently emitted from the p electrode side.

【0217】前記ウエハーをダイサーにセットし、該ウエハーのサファイア種基板側に、深さ150μm、線幅100μm、ピッチ350μmの第1の割り溝708 [0217] sets the wafer to the dicer, the first split groove 708 of the sapphire seed substrate side of the wafer, the depth 150 [mu] m, line width 100 [mu] m, the pitch 350μm
を、図1(b)に示す格子形状で形成した。 Were formed in a lattice shape shown in FIG. 1 (b). ただし、第1の割り溝708の形成位置は、第1割り溝の線幅ほぼ中央に前記第2の割り溝709が一致するようにし、ダイシングの方向およびドライエッチングの溝方向は、窒化物半導体に対して<11−20>または<1−100 However, formation positions of the first split groove 708, so the approximate center line width of the first split groove second split groove 709 matches, the groove direction of the direction and the dry etching of dicing the nitride semiconductor to the <11-20> or <1-100
>方向である。 > Is the direction. また、第1の割り溝底部は、種基板10 The first split groove bottom, seed substrate 10
と窒化物半導体膜700との間の界面に達するように形成されている。 It is formed so as to reach the interface between the nitride semiconductor layer 700 and.

【0218】第1の割り溝708の溝幅は、誘電体膜3 [0218] groove width of the first split groove 708, the dielectric film 3
0のピッチ幅10μmに比べて、十分大きいため、図6 0 compared to pitch 10μm of, for sufficiently large, 6
(a)の破線50、破線51のどちらの位置で形成しても同じである。 Dashed 50 (a), the same be formed in either the position of the dashed line 51. 第1の割り溝幅が誘電体膜のマスク幅と同等か、それよりも狭い場合は、第1の割り溝形成位置を、誘電体マスク位置(破線51)に形成することが好ましい。 The first split groove width is equal to or mask width of the dielectric film, if narrower than, the first split groove forming position, it is preferable to form the dielectric mask position (dashed line 51). なぜならば、誘電体マスク直上に被覆した窒化物半導体膜は、選択成長により前記マスク直上で会合して成長するため、ボイド等が発生し易く、チップ分割が容易になるためである。 Because nitride semiconductor film was coated directly on the dielectric mask for growing in association with the mask immediately above by selective growth, likely a void or the like occurs, because the chip splitting is facilitated.

【0219】ダイシング後、真空チャックを解放し、ウエハーをテーブルから外し取り、結晶成長側から軽くローラーで押し当てる事により、2インチφのウエハーから350μm角のチップを多数得た。 [0219] After dicing, to release the vacuum chuck, Removing the wafer from the table, by pressing lightly with a roller from the crystal growth side, to obtain a large number of chips of 350μm angle from the wafer 2-inch φ. チップの切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは85%以上であった。 Cracking, chipping and the like is not generated on the cut surface of the chip, where the removal of the material without external defects, yield was 85% or more.

【0220】本実施の形態で、85%以上の、所望の形状でチップ分割できたのは、発光層を含む窒化物半導体膜を、塩素をドーピングした同系の窒化物半導体膜70 [0220] In this embodiment, 85% or more, was able to chip division in a desired shape, the nitride semiconductor film including a light emitting layer, syngeneic nitride semiconductor film 70 doped with chlorine
0上に形成し、且つ、一度に切断することなく、第1の割り溝底部が塩素ドーピングされた窒化物半導体膜70 Is formed on the 0, and, without cutting at a time, nitrides first split groove bottom is chlorine doped semiconductor film 70
0まで到達するように形成し、第2の割り溝底部を窒化物半導体発光層703位置よりも深く形成し、第2の割り溝は第1の割り溝幅よりも狭く構成したことによる。 0 is formed so as to reach the second split groove bottom portion deeper than the nitride semiconductor light emitting layer 703 positioned, the second split groove is by constituted narrower than the first split groove width.
つまり、成長膜も窒化物半導体膜700も同系の窒化物半導体であることから、同一のへき開特性を有し、基板中に塩素がドーピングされているため分割が容易になったことと、第2の割り溝底部が窒化物半導体発光層位置よりも深く、第1の割り溝が第2の割り溝よりも溝幅が広いことにより、第2の割り溝によって割れた割れ線が、最短切断距離で割れるためには、第2の割り溝底部から該第2の割り溝底部下方の第1の割り溝の底部の何処かに到達するしかなく、しかも、第1の割り溝領域以外は、窒化物半導体とは異なる種基板であるためへき開が異なり、意図せぬ方向にへき開されることを防止し、 That is, since the growth layer is also a nitride semiconductor film 700 also syngeneic nitride semiconductor have the same cleavage characteristics, and the chlorine in the substrate becomes easy division because it is doped, second split groove bottom deeper than that of the nitride semiconductor light emitting layer position of the first split groove is wider groove width than the second split groove, crack lines cracked by the second split groove, the minimum cut distance to divisible by is not only reaches the second split groove bottom somewhere at the bottom of the first split groove in the split groove bottom below the second, moreover, it is other than the first split groove region, nitride different cleavage for a different species substrate with sEMICONDUCTOR, prevented from being cleaved in a direction unintended
所望のチップ形状に切断することができるためである。 This is because it can be cut into a desired chip shape.
また、第2の割り溝底部が、窒化物半導体発光層位置よりも深いため、チップ分割の際に、チッピング、クラッキングが発生したとしても、前記発光層を損傷することがなく、素子不良の発生率を低減することができる。 The second split groove bottom, since deeper than the nitride semiconductor light-emitting layer located, in the chip separation, chipping, even cracking occurs, without damaging the light-emitting layer, the device failure it is possible to reduce the rate. 溝幅の狭い第2の割り溝を結晶成長側の面に形成したのは、発光面積を大きくするためである。 The narrow second split groove having a groove width were formed on the surface of the crystal growth side, in order to increase the light emission area. また、第1の割り溝幅と第2の割り溝幅が異なる理由は、実施の形態1 The reason why the first split groove width and the second split groove width are different, embodiments 1
と同様である。 Is the same as that.

【0221】しかしながら、第2の割り溝をエッチング法にて形成したため、プロセス工程が複雑になり、スクライブに比べて溝幅が大きく、単一ウエハー当たりのチップ摂取率が減少した。 [0221] However, since the second split groove is formed by etching, process steps become complicated, large groove width than the scribe, chip uptake rate per single wafer is reduced.

【0222】実施の形態11で述べたように、塩素をドーピングした厚膜の窒化物半導体膜700を種基板上に成長した場合は、ウエハー自体の反りが小さく、前記刃の接触応力もしくは方向によって粉々に割れることは無かった。 [0222] As described in Embodiment 11, when growing the nitride semiconductor layer 700 of the thick film doped with chlorine on a seed substrate, wafer bow itself is small, the contact stress or direction of the blade it was not that shattered crack.

【0223】塩素ドーピングされなかった場合の本実施の形態の効果についても実施の形態11と同様である。 [0223] The same as embodiment 11 of the effect of this embodiment when no chlorinated doping.

【0224】本実施の形態では、第1の割り溝の形成にダイシングを使用したが、ウエットエッチングやドライエッチング等による化学的な方法で溝を形成しても良い。 [0224] In this embodiment, although using dicing to form the first split groove, a chemical method by wet etching or dry etching may be a groove. ドライエッチングであれば、例えば、反応性イオンエッチング法、イオンミリング法、集束イオンビーム法、ECRエッチング法等の手法を用いることができる。 If dry etching, for example, reactive ion etching, ion milling, focused ion beam method, it is possible to use a method such as ECR etching method. ウエットエッチングは、例えば、フッ酸、熱燐酸、 Wet etching, for example, hydrofluoric acid, hot phosphoric acid,
熱燐酸と硫酸の混合溶液等がある。 There is a mixed solution such as a hot phosphoric acid and sulfuric acid. 物理的な溝形成方法としては、本実施の形態で紹介したダイシングによるハーフカットの他、スクライブ等を使用しても良い。 The physical groove forming method, other half-cut by dicing introduced in this embodiment, may be used scribing or the like. しかしながら、第1の割り溝は、第2の割り溝幅よりも広くしなければならないため、スクライブによる第1の割り溝形成は、あまり好ましいとはいえない。 However, the first split groove, because it must be wider than the second split groove width, the first split groove formed by scribing is not very preferable.

【0225】また、本実施の形態では、第2の割り溝幅の形成にドライエッチングを使用したが、ウエットエッチング法、ダイシング、スクライブ等を使用しても構わない。 [0225] Further, in this embodiment, using dry etching in forming the second split groove width, it may be used wet etching method, dicing, scribing or the like. しかしながら、本実施の形態の第2の割り溝は、 However, the second split grooves of this embodiment,
ドライエッチング法またはウエットエッチング法が最も好ましい。 Dry etching method or wet etching method is most preferable. なぜならば、これらのエッチング法を利用することにより、溝形成による窒化物半導体発光層への損傷を抑えることができるためである。 This is because, by using these etching method, because it is possible to suppress damage to the nitride semiconductor light emitting layer by the groove formation. ただし、前記エッチング法を行うためには、リソグラフィー技術によるマスク処理を行う必要がある。 However, in order to perform the etching process, it is necessary to perform the masking processing by the lithography technique.

【0226】さらに、図1(c)に示すように割り溝の中のエッジ部分にのみ、一対の欠け溝を形成して素子分割しても良い。 [0226] Further, only the edge portion in the split groove, as shown in FIG. 1 (c), it may be elements divided to form a pair of chipping grooves. この場合、第1の割り溝底部から第2割り溝底部までの切断距離が、150μm以下であることが好ましい。 In this case, the cutting distance from the first split groove bottom portion to the second split groove bottom, is preferably 150μm or less. ただし、前記切断距離は、窒化物半導体厚膜中に塩素ドーピングされている場合の厚みである。 However, the cutting distance is the thickness of the case being chlorine doped nitride semiconductor thick film.

【0227】また、本実施の形態で、サファイア種基板を研磨して150μm程度まで薄くしたが、本発明者らによる実験によると、サファイア種基板の厚さは250 [0227] Further, in the present embodiment has been thinned to about 150μm by polishing the sapphire seed substrate, according to the experiments by the present inventors, the thickness of the sapphire seed substrate 250
μm以下が好ましく、さらに好ましくは200μm以下が好ましかった。 The following are preferred [mu] m, more preferably was preferably 200μm or less.

【0228】本実施の形態の特徴は、第1の割り溝底部が塩素ドーピングされた窒化物半導体膜まで達していること、第2の割り溝底部が窒化物半導体発光層よりも下方に位置すること、第1の割り溝底部と第2の割り溝底部との切断距離を短くしていることである。 [0228] This embodiment is characterized in that, the first split groove bottom that reaches chlorine doped nitride semiconductor film, a second split groove bottom is positioned lower than the nitride semiconductor light-emitting layer it is that it is shorter in the first split groove bottom cutting distance between the second split groove bottom. 前記切断距離は、200μm以下が好ましく、さらに好ましくは1 The cutting distance is preferably 200μm or less, more preferably 1
50μm以下、50μm以上である。 50μm or less, 50μm or more.

【0229】本実施の形態は、上記特徴を包含していれば、実施の形態4のチップ分割方法を用いても構わない。 [0229] This embodiment, if the inclusion of the above features, may be used chip division method in the fourth embodiment.

【0230】(実施の形態13)本実施の形態13は、 [0230] This embodiment 13 (Embodiment 13)
実施の形態1から10までにおいて、C面窒化物半導体基板を用いた場合の、割り溝形成方向とチップ形状について述べる。 In Embodiments 1 to 10, when using the C-plane nitride semiconductor substrate will be described dividing groove formation direction and the chip shape. ただし、下記で述べる方向は、窒化物半導体に対する方位である。 However, the direction described below are the azimuthal to the nitride semiconductor.

【0231】チップ分割の容易性を考慮した場合、割り溝の形成方向は、<11−20>方向が好ましく、次に<1−100>方向である。 [0231] When considering the ease of chip separation, formation direction of the split groove is <11-20> direction is preferred, then <1-100> direction. 前記方向から、±5°程度までずれていても良い。 From the direction it may be shifted up to about ± 5 °. 前記<11−20>方向に沿って割り溝を形成し、分割してできる端面は{1−10 The <11-20> a split groove is formed along a direction, the end face that can be divided in {1-10
0}面である。 0} is plane. また、前記<1−100>方向に沿って割り溝を形成し、分割してできる端面は、{11−2 Also, the <1-100> a split groove is formed along a direction, the end face that can be divided, {11-2
0}面である。 0} is plane.

【0232】これらの方向の組み合わせによって形成されるチップ形状は、正方形、長方形、正三角形、菱形、 [0232] chip shape formed by a combination of these directions, square, rectangular, equilateral triangle, rhombus,
平行四辺形、台形、正六角形がある。 Parallelogram, trapezoid, there is a regular hexagon. 割り溝の形成方向が、少なくとも<11−20>方向を含むように、上記チップ形状に分割することが好ましい。 Forming direction of the split groove, to include at least <11-20> direction, it is preferable to divide into the chip shape. 例えば、割り溝の形成方向が<11−20>方向のみで構成された、正三角形、菱形、台形、正六角形の、チップ形状の場合、 For example, formation direction of the split groove is composed of only <11-20> direction, an equilateral triangle, rhombus, trapezoid, regular hexagonal, when the chip-shaped,
チップ分割が容易な方向であるため、チップ分割の歩留まりは良好である。 Because chip separation is easy direction, the yield of the chip division is good. 上記チップ形状の内、長方形を選択した場合、長方形の長辺Lと短辺Sの比が、L/S= Among the chip shape, when you select the rectangle, the ratio of the long side L and a short side S of a rectangle, L / S =
1.01〜4が好ましい。 1.01 to 4 is preferred. さらに好ましくは、前記長方形の短辺の方向が<1−100>方向で、長辺の方向が<11−20>方向である。 More preferably, the direction of the short side of the rectangle in <1-100> direction, the direction of the long side is <11-20> direction. これは、チップ分割の容易な<11−20>方向を、多く割り溝形成し、逆に、前記方向と比べてチップ分割の困難な<1−100>方向を少なく溝形成するためである。 This easy <11-20> direction of the chip division, and many split groove formed, on the contrary, is intended to reduce groove forming a hard <1-100> direction of the chip division as compared with the direction.

【0233】また、上記方位関係に則して、チップ分割の困難な方向を短辺に溝形成して分割する場合、L/S [0233] Further, with reference to the orientation relationship, when dividing by a groove forming a hard direction of the chip divided into short side, L / S
比が1よりも大きいため、てこの原理から、効率良くチップ分割の困難な割り溝に力を加えることができ、チップ分割を容易にすることができる。 Since the ratio is greater than 1, Te from this principle, it can be efficiently apply force to the hard split groove of chip separation can facilitate the chip division. 例えば、L/S比が4の場合、通常のチップ分割時の、4倍の力で割ることができる。 For example, if the L / S ratio is 4, the normal chip division can be divided by four times the force. 上記L/S比の上限を4にしているのは、チップを発光ダイオードのステム上にパッケージする際に、配置しにくいためである。 What to 4 the upper limit of the L / S ratio, when packaging the chips on the stem of the light emitting diodes, because the hard arranged. 従って、チップ分割を目的とする場合は、L/Sが4よりも大きくなってもかまわない。 Therefore, for the purpose of chip division, L / S is may be greater than 4.

【0234】(実施の形態14)本実施の形態14は、 [0234] The present embodiment 14 (fourteenth embodiment) is,
実施の形態1から10までにおいて、M面窒化物半導体基板を用いた場合の、割り溝形成方向とチップ形状について述べる。 In Embodiments 1 to 10, in the case of using the M-plane nitride semiconductor substrate will be described dividing groove formation direction and the chip shape. ただし、下記で述べる方向は、窒化物半導体に対する方位である。 However, the direction described below are the azimuthal to the nitride semiconductor.

【0235】チップ分割の容易性を考慮した場合、割り溝の形成方向は、<0001>方向が好ましく、次に< [0235] When considering the ease of chip separation, formation direction of the split groove is <0001> direction is preferred, then <
2−1−10>方向である。 2-1-10> is the direction. 前記方向から、±5°程度までずれていても良い。 From the direction it may be shifted up to about ± 5 °. 前記<0001>方向に沿って割り溝を形成し、分割してできる端面は{2−1−1 Wherein the split groove formed along the <0001> direction, the end face that can be divided in {2-1-1
0}面である。 0} is plane. また、前記<2−1−10>方向に沿って割り溝を形成し、分割してできる端面は、{000 Also, the <2-1-10> along the direction forming the dividing groove, the end face that can be divided, {000
1}面である。 1} is a plane.

【0236】これらの方向の組み合わせによって形成されるチップ形状は、正方形と長方形がある。 [0236] chip shape formed by a combination of these directions, there is a square and a rectangle.

【0237】上記チップ形状の内、長方形を選択した場合、長方形の長辺Lと短辺Sの比が、L/S=1.01 [0237] Among the chip shape, when you select the rectangle, the ratio of the long side L and a short side S of a rectangle, L / S = 1.01
〜4が好ましい。 To 4 it is preferred. さらに好ましくは、前記長方形の短辺の方向が<2−1−10>方向で、長辺の方向が<00 More preferably, the direction of the short side of the rectangle <2-1-10> in the direction, the direction of the long sides <00
01>方向である。 01> it is a direction. これは、チップ分割の容易な<00 This is an easy chip division <00
01>方向を、多く割り溝形成し、逆に、前記方向と比べてチップ分割の困難な<2−1−10>方向を少なく溝形成するためである。 01> direction, and many split groove formed, on the contrary, is intended to reduce groove forming a hard <2-1-10> direction of chip division as compared with the direction.

【0238】また、上記方位関係に則して、チップ分割の困難な方向を短辺に溝形成して分割する場合、L/S [0238] Further, with reference to the orientation relationship, when dividing by a groove forming a hard direction of the chip divided into short side, L / S
比が1よりも大きいため、てこの原理から、効率良くチップ分割の困難な割り溝に力を加えることができ、チップ分割を容易にすることができる。 Since the ratio is greater than 1, Te from this principle, it can be efficiently apply force to the hard split groove of chip separation can facilitate the chip division. 例えば、L/S比が4の場合、通常のチップ分割時の、4倍の力で割ることができる。 For example, if the L / S ratio is 4, the normal chip division can be divided by four times the force. 上記L/S比の上限を4にしているのは、チップを発光ダイオードのステム上にパッケージする際に、配置しにくいためである。 What to 4 the upper limit of the L / S ratio, when packaging the chips on the stem of the light emitting diodes, because the hard arranged. 従って、チップ分割を目的とする場合は、L/Sが4よりも大きくなってもかまわない。 Therefore, for the purpose of chip division, L / S is may be greater than 4.

【0239】(実施の形態15)本実施の形態14は、 [0239] Embodiment 14 of the present embodiment (Embodiment 15) is,
実施の形態1から10までにおいて、R面窒化物半導体基板を用いた場合の、割り溝形成方向とチップ形状について述べる。 In Embodiments 1 to 10, when using the R-plane nitride semiconductor substrate will be described dividing groove formation direction and the chip shape. ただし、下記で述べる方向は、窒化物半導体に対する方位である。 However, the direction described below are the azimuthal to the nitride semiconductor.

【0240】チップ分割の容易性を考慮した場合、割り溝の形成方向は、<0−111>方向が好ましく、次に<2−1−10>方向である。 [0240] When considering the ease of chip separation, formation direction of the split groove, <0-111> direction is preferred, then <2-1-10> direction. 前記方向から、±5°程度までずれていても良い。 From the direction it may be shifted up to about ± 5 °. 前記<0−111>方向に沿って割り溝を形成し、分割してできる端面は{2−1− The <0-111> a split groove is formed along a direction, the end face that can be divided in {2-1-
10}面である。 10} is a plane. また、前記<2−1−10>方向に沿って割り溝を形成し、分割してできる端面は、{0−1 Also, the <2-1-10> along the direction forming the dividing groove, the end face that can be divided, {0-1
11}面である。 11} is a plane.

【0241】これらの方向の組み合わせによって形成されるチップ形状は、正方形と長方形がある。 [0241] chip shape formed by a combination of these directions, there is a square and a rectangle.

【0242】上記チップ形状の内、長方形を選択した場合、長方形の長辺Lと短辺Sの比が、L/S=1.01 [0242] Among the chip shape, when you select the rectangle, the ratio of the long side L and a short side S of a rectangle, L / S = 1.01
〜4が好ましい。 To 4 it is preferred. さらに好ましくは、前記長方形の短辺の方向が<2−1−10>方向で、長辺の方向が<0− More preferably, the direction of the short side of the rectangle <2-1-10> in the direction, the direction of the long sides <0
111>方向である。 111> is the direction. これは、チップ分割の容易な<0 This is easy for chip division <0
−111>方向を、多く割り溝形成し、逆に、前記方向と比べてチップ分割の困難な<2−1−10>方向を少なく溝形成するためである。 -111> direction, a lot split groove formed, on the contrary, is intended to reduce groove forming a hard <2-1-10> direction of chip division as compared with the direction.

【0243】また、上記方位関係に則して、チップ分割の困難な方向を短辺に溝形成して分割する場合、L/S [0243] Further, with reference to the orientation relationship, when dividing by a groove forming a hard direction of the chip divided into short side, L / S
比が1よりも大きいため、てこの原理から、効率良くチップ分割の困難な割り溝に力を加えることができ、チップ分割を容易にすることができる。 Since the ratio is greater than 1, Te from this principle, it can be efficiently apply force to the hard split groove of chip separation can facilitate the chip division. 例えば、L/S比が4の場合、通常のチップ分割時の、4倍の力で割ることができる。 For example, if the L / S ratio is 4, the normal chip division can be divided by four times the force. 上記L/S比の上限を4にしているのは、チップを発光ダイオードのステム上にパッケージする際に、配置しにくいためである。 What to 4 the upper limit of the L / S ratio, when packaging the chips on the stem of the light emitting diodes, because the hard arranged. 従って、チップ分割を目的とする場合は、L/Sが4よりも大きくなってもかまわない。 Therefore, for the purpose of chip division, L / S is may be greater than 4.

【0244】(実施の形態16)本実施の形態14は、 [0244] Embodiment 14 of the present embodiment (Embodiment 16), the
実施の形態1から10までにおいて、A面窒化物半導体基板を用いた場合の、割り溝形成方向とチップ形状について述べる。 In Embodiments 1 to 10, in the case of using the A-plane nitride semiconductor substrate will be described dividing groove formation direction and the chip shape. ただし、下記で述べる方向は、窒化物半導体に対する方位である。 However, the direction described below are the azimuthal to the nitride semiconductor.

【0245】チップ分割の容易性を考慮した場合、割り溝の形成方向は、<0001>方向もしくは、<01− [0245] When considering the ease of chip separation, formation direction of the split groove is <0001> direction or <01-
10>方向から57.6°の方向が好ましく、次に<0 10> preferred direction 57.6 ° from the direction, then <0
1−10>方向である。 1-10> is the direction. 前記方向から、±5°程度までずれていても良い。 From the direction it may be shifted up to about ± 5 °. 前記<0001>方向に沿って割り溝を形成し、分割してできる端面は{01−10}面である。 Wherein the split groove formed along the <0001> direction, end surface can be divided is {01-10} plane. また、前記<01−10>方向から57.6°の方向に沿って割り溝を形成し、分割してできる端面は、 Also, the <01-10> a split groove is formed along the direction of 57.6 ° from the direction, the end face that can be divided,
{01−12}面である。 {01-12} is plane. また、前記<01−10>方向に沿って割り溝を形成し、分割してできる端面は、 Further, the split groove is formed along a <01-10> direction, the end face that can be divided,
{0001}面である。 {0001} is plane.

【0246】これらの方向の組み合わせによって形成されるチップ形状は、正方形、長方形、三角形、平行四辺形、台形がある。 [0246] chip shape formed by a combination of these directions, square, rectangular, triangular, parallelogram, there is a trapezoid. 割り溝の形成方向が、少なくとも<0 Forming direction of the split groove is at least <0
001>方向もしくは<01−10>方向から57.6 001> 57.6 from the direction or the <01-10> direction
°の方向を含むように、上記チップ形状に分割することが好ましい。 ° in a direction including a, it is preferable to divide into the chip shape.

【0247】上記チップ形状の内、<0001>方向と<01−10>方向から57.6°の方向を含むように、三角形形状もしくは平行四辺形形状にチップ分割した場合、共に、チップ分割が容易な方向であるため、チップ分割の歩留まりは良好である。 [0247] Among the chip shape, in a direction including a 57.6 ° from <0001> direction and <01-10> direction, when the chip divided into triangular shape or a parallelogram shape, both chip division because it is easy direction, the yield of the chip division is good. 上記チップ形状の内、<01−10>方向と<01−10>方向から5 Among the chip shape, the <01-10> direction and <01-10> directions 5
7.6°の方向を含むように、平行四辺形形状にチップ分割した場合、前記平行四辺形の短辺の方向が<01− In a direction including a 7.6 °, when chips divided into parallelogram shape, the direction of the parallelogram short sides <01-
10>方向で、長辺の方向が<01−10>方向から5 10> direction, the direction of the long side from the <01-10> direction 5
7.6°の方向である。 Is the direction of 7.6 °. これは、チップ分割の容易な< This is easy for chip division <
01−10>方向から57.6°の方向を、多く割り溝形成し、逆に、前記方向と比べてチップ分割の困難な< 01-10> direction of 57.6 ° from the direction, and many split groove formed, on the contrary, difficulty in chip division as compared with the direction <
01−10>方向を少なく溝形成するためである。 01-10> is to the direction of the smaller groove formation.

【0248】また、上記チップ形状の内、長方形を選択した場合、長方形の長辺Lと短辺Sの比が、L/S= [0248] Also, of the chip shape, when you select the rectangle, the ratio of the long side L and a short side S of a rectangle, L / S =
1.01〜4が好ましい。 1.01 to 4 is preferred. さらに好ましくは、前記長方形の短辺の方向が<01−10>方向で、長辺の方向が<0001>方向である。 More preferably, the direction of the short side of the rectangle in <01-10> direction, the direction of the long side is <0001> direction. これは、チップ分割の容易な<0001>方向を、多く割り溝形成し、逆に、前記方向と比べてチップ分割の困難な<01−10>方向を少なく溝形成するためである。 This easy <0001> direction of the chip division, and many split groove formed, on the contrary, is intended to reduce groove forming a hard <01-10> direction of the chip division as compared with the direction. また、前記長方形形状の方位関係に則して、チップ分割の困難な方向を短辺に溝形成して分割する場合、L/S比が1よりも大きいため、 Further, the rectangular shape conforming to the orientation relationship, when dividing by forming grooves difficult direction of the chip divided into short side, for L / S ratio is greater than 1,
てこの原理から、効率良くチップ分割の困難な割り溝に力を加えることができ、チップ分割を容易にすることができる。 From this principle of leverage, can be efficiently apply force to the hard split groove of chip separation can facilitate the chip division. 例えば、L/S比が4の場合、通常のチップ分割時の、4倍の力で割ることができる。 For example, if the L / S ratio is 4, the normal chip division can be divided by four times the force. 上記L/S比の上限を4にしているのは、チップを発光ダイオードのステム上にパッケージする際に、配置しにくいためである。 What to 4 the upper limit of the L / S ratio, when packaging the chips on the stem of the light emitting diodes, because the hard arranged. 従って、チップ分割を目的とする場合は、L/Sが4よりも大きくなってもかまわない。 Therefore, for the purpose of chip division, L / S is may be greater than 4.

【0249】(実施の形態17)本実施の形態では、窒化物半導体レーザ素子を用いて、該素子の端面形成とチップ分割について説明する。 [0249] (Embodiment 17) In this embodiment, by using the nitride semiconductor laser device will be described end surface formed with chip splitting of the element.

【0250】まず、n型GaN基板800の製造方法について説明する。 [0250] First, a method for manufacturing the n-type GaN substrate 800.

【0251】図8(a)は、種基板11、n型GaN基板800から構成されていて、n型GaN基板800 [0251] FIG. 8 (a), it consists seed substrate 11, n-type GaN substrate 800, n-type GaN substrate 800
は、低温バッファ層15、n型GaN膜21、誘電体膜31、塩素ドーピングされたn型GaN厚膜41から構成されている。 Is composed of a low-temperature buffer layer 15, n-type GaN film 21, the dielectric film 31, n-type GaN thick film 41 is chlorine doping.

【0252】MOCVD法で種基板11上に低温バッファ層15を550℃で積層する。 [0252] The low-temperature buffer layer 15 on the seed substrate 11 by the MOCVD method to laminate at 550 ° C.. 次に、1050℃の成長温度でSiをドーピングしながら、1μmからなるn Then, while Si-doped at a growth temperature of 1050 ° C., consisting of 1 [mu] m n
型GaN膜21を作製する。 Making -type GaN layer 21. n型GaN膜21を作製後、MOCVD装置から、前記ウエハーを取りだし、スパッター法、CVD法もしくはEB蒸着法を用いて誘電体膜31を100nm形成し、リソグラフィー技術で、 After manufacturing an n-type GaN layer 21, from the MOCVD apparatus, removed the wafer, sputtering method, CVD method or an EB vapor deposition method of the dielectric film 31 was used to 100nm formed by lithography,
前記誘電体膜31を周期的なストライプ状パターンに加工する。 Processing the dielectric film 31 to a periodic striped pattern. 前記ストライプ形状は、n型GaN膜21に対して<1−100>方向にストライプを形成して、前記方向に対して垂直方向の<11−20>方向にストライプ幅5μm、ピッチ10μmの周期的ストライプ状パターンを形成した。 The stripe shape, forming a stripe in the <1-100> direction with respect to the n-type GaN film 21, the stripe width 5μm to <11-20> direction in the direction perpendicular to the direction, the periodic pitch 10μm to form a stripe-like pattern. 続いて、前記ストライプ形状に加工した誘電体膜31の付いたウエハーをHVPE装置中にセットし、成長温度1100℃、Si濃度3×10 18 /c Then, it sets the marked wafers of dielectric film 31 processed into the stripe shape in the HVPE apparatus, growth temperature 1100 ° C., Si concentration 3 × 10 18 / c
3 、塩素濃度1×10 17 /cm 3をドーピングしながら、350μmの塩素ドーピングされたn型GaN厚膜41を積層する。 m 3, while the doping concentration of chlorine 1 × 10 17 / cm 3, laminated n-type GaN thick film 41 is chlorine doping 350 .mu.m.

【0253】上記製造方法によってn型GaN厚膜41 [0253] n-type GaN thick film 41 by the above production method
を形成後、ウエハーをHVPE装置から取り出し、研磨機で前記種基板11を剥ぎ取り、n型GaN基板800 After the formation, the wafer is taken out from the HVPE apparatus, peeling the seed substrate 11 at a polishing machine, n-type GaN substrate 800
を作製した。 It was produced. n型GaN基板800は、低温バッファ層15を含んでいても良いし、含んでいなくとも良い。 n-type GaN substrate 800 may also include a low-temperature buffer layer 15 may not contain. 同様に、n型GaN基板800は、誘電体膜31を含んでいても良いし、含んでいなくとも良い。 Similarly, n-type GaN substrate 800 may also include a dielectric film 31 may not include. また、窒化物半導体レーザ素子構造を作製後に、該種基板を削除してもよい。 Further, after fabricating a nitride semiconductor laser device structure, it may be deleted seed substrate.

【0254】上記n型GaN基板800の製造方法において、種基板は、C面サファイア、M面サファイア、A [0254] In the manufacturing method of the n-type GaN substrate 800, the seed substrate is, C-plane sapphire, M-plane sapphire, A
面サファイア、R面サファイア、GaAs、ZnO、M Plane sapphire, R-plane sapphire, GaAs, ZnO, M
gO、スピネル、Si、Geの何れかを用いれば良い。 gO, spinel, Si, may be used any of the Ge.
低温バッファ層15は、450℃から600℃の成長温度で形成した低温GaNバッファ層、低温AlNバッファ層、低温Al x Ga 1-x Nバッファ層(0<x<1)、 Low temperature buffer layer 15, the low temperature GaN buffer layer was formed at a growth temperature of 600 ° C. from 450 ° C., the low temperature AlN buffer layer, a low temperature Al x Ga 1-x N buffer layer (0 <x <1),
低温In y Ga 1-y Nバッファ層(0<y≦1)の何れかを用いれば良い。 Cold In y Ga 1-y N buffer layer (0 <y ≦ 1) may be used either. 誘電体膜31は、SiO 2膜、SiN x The dielectric film 31, SiO 2 film, SiN x
膜、TiO 2膜、Al 23膜の何れかであれば良い。 Film, TiO 2 film may be any of the Al 2 O 3 film. n
型GaN膜21は、n型Al z Ga 1-z N膜(0<z< -Type GaN layer 21, n-type Al z Ga 1-z N film (0 <z <
1)で有っても良い。 It may be there at 1).

【0255】塩素ドーピングされたn型GaN厚膜41 [0255] n-type GaN thick film 41, which is chlorine doping
は、塩素ドーピングされたn型Al A chlorine doped n-type Al w Ga 1-w N厚膜(0 w Ga 1-w N thick film (0
<w≦1)であっても良い。 <May be a w ≦ 1). 塩素濃度は上記実施の形態と同様に1×10 14 /cm 3以上ドーピングされていれば良く、厚膜は20μm以上あれば良い。 Chlorine concentration need only be doped 1 × 10 14 / cm 3 or more as in the above embodiment, the thick film need only have a 20 [mu] m.

【0256】上記n型GaN基板800の製造方法において、特に、種基板がSiの場合は以下のようにして製造する。 [0256] In the manufacturing method of the n-type GaN substrate 800, especially if the seed substrate Si produced as follows.

【0257】まず、MOCVD法でSi種基板11(厚み400μm)上に厚み1μmのn型AlGaN膜21 [0257] First, Si species substrate 11 having a thickness of 1μm on (thickness 400 [mu] m) n-type AlGaN film 21 by the MOCVD method
を積層し、MOCVD装置から取り出す。 The laminated, taken out from the MOCVD apparatus. ただし、図8 However, FIG. 8
(a)に示した低温バッファ層15は、積層しない方がよい。 Low temperature buffer layer 15 shown in (a) is better not stacked. また、本発明者らの知見によると、前記n型Al Further, according to the findings of the present inventors, the n-type Al
GaN膜21は、少なくとも1000℃以上の高い温度で成長し、少なくともAlを含む窒化物半導体膜でなければならなかった。 GaN layer 21 is grown at least 1000 ° C. higher than the temperature had to be a nitride semiconductor layer containing at least Al. 前記条件以外だと、Si種基板上に窒化物半導体が膜成長しなかった。 When it other than the conditions, the nitride semiconductor is not grown film Si species on the substrate.

【0258】次に、上記製造方法と同様に、誘電体膜3 [0258] Then, similarly to the above-described manufacturing method, the dielectric film 3
1を形成し、リソグラフィー技術により、ストライプ状に加工する。 1 is formed, by a lithography technique, it is processed into a stripe shape. 続いて、HVPE装置に前記ウエハーをセットし、塩素とSiをドーピングしながら、n型GaN Then, set the wafer in an HVPE apparatus, while doping of chlorine and Si, n-type GaN
厚膜41を形成する。 Forming a thick film 41. 塩素濃度は上記実施の形態と同様に1×10 14 /cm 3以上ドーピングされていれば良く、厚膜は20μm以上あれば良い。 Chlorine concentration need only be doped 1 × 10 14 / cm 3 or more as in the above embodiment, the thick film need only have a 20 [mu] m. 上記製造方法と同様の方法を必要とする種基板は、6H−SiC種基板、 Seed substrate, 6H-SiC seed substrate which requires the same method as the manufacturing method,
4H−SiC種基板、3C−SiC種基板である。 4H-SiC seed substrate, a 3C-SiC seed substrate.

【0259】次に、上記n型GaN基板800を用いて、窒化物半導体レーザ素子の製造方法について説明する。 [0259] Next, with reference to the n-type GaN substrate 800, a method for manufacturing the nitride semiconductor laser device.

【0260】図8(b)は、窒化物半導体レーザ構造を示しており、n型GaN基板800、n型GaNバッファ層801、n型Al 0.1 Ga 0.9 Nクラッド層802、 [0260] FIG. 8 (b) shows a nitride semiconductor laser structure, n-type GaN substrate 800, n-type GaN buffer layer 801, n-type Al 0.1 Ga 0.9 N cladding layer 802,
n型GaN光ガイド層803、活性層804、p型Al n-type GaN optical guide layer 803, the active layer 804, p-type Al
0.26 Ga 0.8 Nキャリアブロック層805、p型GaN 0.26 Ga 0.8 N carrier block layer 805, p-type GaN
光ガイド層806、p型Al 0.1 Ga 0.9 Nクラッド層8 Optical guide layer 806, p-type Al 0.1 Ga 0.9 N cladding layer 8
07、p型GaNコンタクト層808から構成されている。 And a 07, p-type GaN contact layer 808.

【0261】前記n型GaN基板800の塩素濃度および、Si濃度は塩素ドープn型GaN厚膜41と同じである。 [0261] chlorine concentration of the n-type GaN substrate 800 and, Si concentration is the same as chlorine doped n-type GaN thick film 41. 次に、MOCVD装置に、前記n型GaN基板8 Next, the MOCVD apparatus, the n-type GaN substrate 8
00をセットし、1050℃の成長温度でn型GaNバッファ層801を1μm形成した。 00 is set, the n-type GaN buffer layer 801 at a growth temperature of 1050 ° C. to 1μm formed. このn型GaNバッファ層801は、種基板11からn型GaN基板800 The n-type GaN buffer layer 801, n-type GaN substrate 800 from the seed substrate 11
を剥ぎ取るときに生じた、n型GaN基板800の表面歪みの緩和、表面モフォロジーや表面凹凸の改善(平坦化)を目的に設けた層であり、無くても構わない。 It occurred when the peeling, relaxation of the surface strain of the n-type GaN substrate 800, a layer provided improvements in surface morphology and surface irregularities (the flattening) the purpose, may be omitted. しかしながら、n型GaN厚膜41に塩素をドーピングしている場合は、表面モフォロジーが悪化する傾向にあるため、本実施の形態のようにn型GaNバッファ層801 However, if you are doped with chlorine n-type GaN thick film 41, since there is a tendency that the surface morphology is degraded, n-type GaN buffer as in this embodiment layer 801
を設けた方が好ましい。 If it was provided with preferable. また、n型GaNバッファ層8 Further, n-type GaN buffer layer 8
01は、n型Al x Ga 1-x Nバッファ層(0<x≦0. 01, n-type Al x Ga 1-x N buffer layer (0 <x ≦ 0.
3)であっても良い。 A 3) may be.

【0262】次に、1.0μmの厚さのn型Al 0.1 Ga [0262] Next, the thickness of 1.0 .mu.m n-type Al 0.1 Ga
0.9 Nクラッド層802を成長する。 Growing a 0.9 N cladding layer 802. さらに、厚さ0.1μ In addition, the thickness 0.1μ
mのn型GaN光ガイド層803を成長する。 To grow an n-type GaN optical guide layer 803 m. n型Ga n-type Ga
N光ガイド層803成長後、基板の温度を700℃〜8 N optical guide layer 803 after deposition, 700 ° C. The temperature of the substrate 8
00℃程度に下げ、複数の、厚さ4nmのIn 0.15 Ga Lowered to about 00 ° C., a plurality of, thick 4 nm an In 0.15 Ga
0.85 N井戸層と厚さ10nmのIn 0.26 GaN障壁層より構成される活性層804(多重量子井戸構造。本実施の形態の活性層は、3周期の障壁層と井戸層を形成し、 0.85 N well layers and thickness of 10nm of an In 0.26 GaN barrier layer from an active layer including 804 (multi-quantum well structure. The active layer of the present embodiment forms a barrier layer and the well layer of the three cycles,
その後、障壁層を成長している。 After that, the growth of the barrier layer. )を成長する。 ) To grow. その際、Siをドーピングしてもよいし、ドーピングしなくてもよい。 At that time, may be doped with Si, it may not be doped.

【0263】次に、基板温度を再び1050℃まで昇温して、20nmの厚みのp型Al 0. 2 Ga 0.8 Nよりなるキャリアブロック層805を成長する。 [0263] Next, the substrate temperature was raised to again 1050 ° C., to grow a carrier block layer 805 composed of a 20nm thick p-type Al 0. 2 Ga 0.8 N. この際、Mgをドーピングしても良いし、ドーピングしなくても良い。 In this case, may be doped with Mg, it may not be doping.
また、該キャリアブロック層がなくても特に大きな支障は生じない。 Further, there is no particular big trouble even without the carrier block layer.

【0264】その後、Mgをドーピングしながら0.1μm [0264] After that, 0.1μm while doped with Mg
の厚さのp型GaN光ガイド層806を成長する。 To grow a p-type GaN optical guide layer 806 of thickness. 更に、Mgをドーピングしながら0.5μmの厚さのp型A Further, the thickness of 0.5μm while doping Mg p-type A
0.1 Ga 0.9 Nよりなるクラッド層807を成長する。 growing a cladding layer 807 made of l 0.1 Ga 0.9 N.
最後に、Mgをドーピングしながら0.1μmの厚みのp Finally, of 0.1μm in thickness while doping Mg p
型GaNよりなるコンタクト層808を成長した。 It was grown contact layer 808 made of type GaN.

【0265】この様にして、p型GaNコンタクト層8 [0265] In this way, p-type GaN contact layer 8
08を成長後、MOCVD装置のリアクター内を全窒素キャリアガスとNH 3に変えて、60℃/分で温度を降下させた。 After growth of 08, by changing the the reactor of the MOCVD apparatus to total nitrogen carrier gas and NH 3, and lowers the temperature at 60 ° C. / min. 基板温度が850℃に達した時点で、NH 3 When the substrate temperature reaches 850 ° C., NH 3
の供給量を停止して、5分間、前記基板温度で待機してから、室温まで降下させた。 Stop of the supply amount, 5 minutes, after waiting at the substrate temperature was lowered to room temperature. 上記基板の保持温度は65 Holding the temperature of the substrate 65
0℃から900℃の間が好ましく、待機時間は、3分以上15分以下が好ましかった。 Preferably between 0 ℃ of 900 ° C., waiting time, was preferably 15 minutes or less than 3 minutes. また、降下温度の到達速度は、30℃/分以上が好ましい。 The reaching speed of descent temperature is preferably 30 ° C. / min or more. このようにして作製された成長膜をラマン測定によって評価した結果、前記手法により、従来、利用されているp型化アニールを行わなくとも、成長後すでにp型化の特性を示していた。 Thus results a fabricated grown film was evaluated by Raman measurement, by the technique, conventionally, even without a p-type annealing being utilized, after growth had already shows the characteristic of p-type.
また、p型電極形成によるコンタクト抵抗も低減していた。 It was also reduced contact resistance due to p-type electrode formation. SIMS測定を行った結果、残留水素濃度がp型G Result of SIMS measurement, residual hydrogen concentration p-type G
aNコンタクト層808最表面近傍で3×10 18 /cm aN contact layer 808 at the top near the surface 3 × 10 18 / cm
3以下であった。 It was 3 or less.

【0266】発明者らによる実験によると、成長膜を形成後、NH 3雰囲気中で基板温度を室温まで降下させたとき、残留水素濃度が成長膜最表面近傍で高かったことから、成長膜最表面近傍の残留水素濃度は、成長終了後のNH 3雰囲気が原因であると考えられる。 [0266] According to an experiment by the present inventors, after a growth film, when lowering the substrate temperature to room temperature in a NH 3 atmosphere, since the residual hydrogen concentration was higher in the growth film outermost surface vicinity, most growth membrane residual hydrogen concentration in the vicinity of the surface, NH 3 atmosphere after completion of growth is believed to be responsible. この残留水素は、p型化不純物であるMgの活性化を妨げることが知られている。 The residual hydrogen is known to interfere with the activation of Mg as a p-type conductivity impurity. 前記残留水素濃度は、5×10 19 /cm The residual hydrogen concentration, 5 × 10 19 / cm
3以下が好ましい。 3 or less is preferable.

【0267】この様にp型GaNコンタクト層808成長後に、キャリアガスをN 2で置換し、NH 3の供給量を停止して所定の時間、成長温度を保持することによって、p型化を促し、成長膜最表面近傍の残留水素濃度を下げ、コンタクト抵抗を低減できた。 [0267] After the p-type GaN contact layer 808 grown in this manner, replacing the carrier gas in N 2, a predetermined time to stop the supply of NH 3, by holding the growth temperature, prompting the p-type , reduce the residual hydrogen concentration in the growth film outermost surface vicinity could reduce the contact resistance. また、p型電極形成によるコンタクト抵抗をさらに低減する方法として、 Further, as a method to further reduce the contact resistance by p-type electrode formation,
成長膜最表面(p型層の最表面)近傍をエッチングにより除去し、その除去面にp型電極を形成すると良い。 The neighborhood (outermost surface of the p-type layer) grown film outermost surface is removed by etching, it is preferable to form the p-type electrode on the removal surface. 成長膜最表面(p型層の最表面)を除去する層厚は、10 The layer thickness of removing (outermost surface of the p-type layer) grown film outermost surface 10
nm以上が好ましく、特に上限値はないが、除去面近傍の残留水素濃度が5×10 19 /cm 3以下になることが好ましい。 is preferably not less than nm, especially the upper limit value is no, it is preferable that the residual hydrogen concentration in the removal surface vicinity is 5 × 10 19 / cm 3 or less.

【0268】本実施の形態の活性層804は、3周期からなる多重量子井戸構造を作製したが、その他の周期構造でも良く、井戸層のみの単一量子井戸構造でも良い。 [0268] The active layer 804 of the present embodiment was fabricated a multiple quantum well structure of three periods may be other periodic structure or a single quantum well structure of a well layer only.
活性層はIn y Ga 1-y N(0<y≦1)から構成されていれば良く、所望のレーザ発振波長に応じてIn組成を変化させればよい。 The active layer may be composed of In y Ga 1-y N ( 0 <y ≦ 1), it may be changed In composition depending on the desired lasing wavelength.

【0269】p型GaNコンタクト層808のp型不純物濃度は、p型電極の形成位置に向かって、p型不純物濃度を多くした方が好ましい。 [0269] p-type impurity concentration of the p-type GaN contact layer 808, towards the formation position of the p-type electrode, it is preferable that a large amount of p-type impurity concentration. このことによりp型電極形成によるコンタクト抵抗が低減する。 This contact resistance due to p-type electrode formation is reduced by. また、p型化不純物であるMgの活性化を妨げているp層中の残留水素を除去するために、p型層成長中に微量の酸素を混入させてもよい。 Further, in order to remove residual hydrogen in p layer that prevents the Mg activation of a p-type impurity, traces of oxygen may be mixed into the p-type layer deposition.

【0270】以下に、上記窒化物半導体レーザ素子を形成したウエハーのチップ分割について図8(c)、 [0270] Hereinafter, FIG. 8, the chip division of the wafer formed with the nitride semiconductor laser element (c),
(d)及び図9(a)、(b)で説明する。 (D) and FIG. 9 (a), described in (b). ここで、結晶成長側とは、基板側に対する反対側を指すものとする。 Here, the crystal growth side, is intended to refer to the opposite side to the substrate side.

【0271】まず、上記ウエハーのGaN基板側を研磨機により研磨して、塩素ドーピングされたGaN基板の厚さを100μmにし、鏡面出しをする。 [0271] First, a GaN substrate side of the wafer is polished by a polishing machine, the thickness of the GaN substrate which is chlorine doped to 100 [mu] m, the mirror surface out. 次に、フッ酸もしくは熱燐酸を含む硫酸からなる混合溶液で、前記ウエハーをエッチング処理する。 Then, a mixed solution consisting of sulfuric acid containing hydrofluoric acid or hot phosphoric acid, the wafer is etched. このエッチング処理は、 This etching process,
研磨によって生じた表面歪み及び酸化膜を除去し、p The surface strain and the oxide film produced by the polishing is removed, p
型、n型電極のコンタクト抵抗の低減と電極剥離を防止するために行う。 Type, carried out in order to prevent reduction and electrode separation of the contact resistance of the n-type electrode.

【0272】次に、反応性イオンエッチング装置を用いて、p型Al 0.1 Ga 0.9 Nクラッド層807をp型Ga [0272] Next, using a reactive ion etching apparatus, a p-type Al 0.1 Ga 0.9 N cladding layer 807 p-type Ga
N光ガイド層806の手前まで掘り下げて、リッジストライプ構造を形成して(リッジ部820)、屈折率導波型レーザダイオードを作製する。 Drill down to just before the N optical guide layer 806, to form a ridge stripe structure (ridge 820), to produce a refractive index waveguide type laser diode. リッジのストライプ方向は、窒化物半導体の<1−100>方向に形成した(図9(a)、(b))。 Stripe direction of the ridge was formed in the <1-100> direction of the nitride semiconductor (Fig. 9 (a), (b)).

【0273】次に、実施の形態4と同様に、結晶成長側の面(p型GaNコンタクト層)に、反応性イオンエッチング法を用いて、割り溝の底部が活性層804の形成位置よりも下方にくるように、深さ1μm、線幅10μ [0273] Next, as in Embodiment 4, the surface of the crystal growth side (p-type GaN contact layer), using a reactive ion etching method, the bottom of the split groove than the formation position of the active layer 804 as comes downward, depth 1 [mu] m, line width 10μ
m、ピッチ300μmの第2の割り溝813を形成した(図9(a))。 m, thereby forming a second split groove 813 of the pitch 300 [mu] m (FIG. 9 (a)). 前記第2の割り溝は、ストライプ方向と同方向の<1−100>方向に沿って形成された。 The second split groove is formed along the <1-100> direction of the stripes in the same direction.

【0274】次に、SiO 2絶縁膜809を蒸着し、リッジ部820のp型GaNコンタクト層808の最表面を露出させ、該露出部分(2μm幅)を被覆するように、Pd(10nm)/Mo(10nm)/Au(15 [0274] Next, by depositing a SiO 2 insulating film 809, to expose the uppermost surface of the p-type GaN contact layer 808 of the ridge portion 820, so as to cover the the exposed portion (2 [mu] m width), Pd (10nm) / Mo (10nm) / Au (15
0nm)を順に蒸着させてp型電極810を形成する。 0 nm) was vapor-deposited sequentially to form a p-type electrode 810.
前記p型電極810を形成した後、微量の酸素を導入しながら、450℃のN 2雰囲気中でアニールを行った。 After forming the p-type electrode 810, while introducing a trace amount of oxygen, annealing was performed in an N 2 atmosphere at 450 ° C..
このことにより、p型電極形成によるコンタクト抵抗の低抵抗化が得られた。 Thus, the resistance of the contact resistance due to p-type electrode formation was obtained.

【0275】続いて、ウエハーを裏返しにして、GaN [0275] Next, Turn the wafer, GaN
基板側に、Ti(15nm)/Al(150nm)によるn型電極811を、リソグラフィー技術でパターン形成する。 The substrate side, the n-type electrode 811 by Ti (15nm) / Al (150nm), is patterned with lithographic techniques. パターン形成するのは、GaN基板側から第2 For patterning, first from the GaN substrate side 2
の割り溝813の形成位置を確認するためである。 This is to confirm the formation position of the split grooves 813.

【0276】次に、結晶成長側の面に粘着シートを貼付し、ダイサーのテーブル上にGaN基板側を上にして張り付け、真空チャックで固定する。 [0276] Next, sticking a pressure-sensitive adhesive sheet onto the surface of the crystal growth side, stuck to the GaN substrate side up on a dicer table and fixed with a vacuum chuck. 割り溝の形成位置を図9(b)に示す。 The formation position of the split groove shown in Figure 9 (b). 固定後、ダイサーで、GaN基板側の面上に、ピッチ300μm、深さ20μm、線幅50 After fixation, a dicer, a GaN substrate on the surface, the pitch 300 [mu] m, depth 20 [mu] m, line width 50
μmの第1の割り溝812を形成する。 Forming a first split groove 812 of [mu] m. ただし、第1の割り溝812の形成位置は、前記第2の割り溝813の線幅ほぼ中央に第1の割り溝812の線幅のほぼ中央が一致するようにし、割り溝方向は、窒化物半導体に対して<1−100>方向である。 However, formation positions of the first split groove 812, substantially as the center matches, split groove direction of the first line width of the split groove 812 at substantially the center line width of the second split groove 813, nitride a <1-100> direction with respect sEMICONDUCTOR.

【0277】次に、第1の割り溝812の方向に対して垂直の<11−20>方向に、ピッチ500μm、深さ20μm、線幅30μmの第1の割り溝814を、ダイシングで形成する。 [0277] Next, the <11-20> direction perpendicular to the direction of the first split groove 812, pitch 500 [mu] m, depth 20 [mu] m, the first split groove 814 of the line width 30 [mu] m, formed by dicing .

【0278】ダイシング後、ウエハーをダイサー装置から取りだし、続いて、スクライバーのテーブル上にGa [0278] After dicing, the wafer is taken out from the dicer apparatus, followed by, Ga on the scriber of the table
N基板側を上にして張り付け、真空チャックで固定する。 It stuck to the N substrate side up, and fixed with a vacuum chuck. 固定後、スクライバーのダイヤモンド針で、第1の割り溝814底部上のほぼ中央線に沿って、ピッチ50 After fixation, a diamond needle scriber, substantially along the center line of the first split groove 814 bottom, pitch 50
0μm、深さ3μm、線幅5μmで一回スクライブする。 0 .mu.m, depth 3 [mu] m, scribed once with line width 5 [mu] m. この様にして第3の割り溝815を形成する。 In this way to form a third of the split groove 815. ただし、前記スクライブの方向は、窒化物半導体に対して< However, the direction of the scribe, the nitride semiconductor <
11−20>方向である。 11-20> is the direction.

【0279】スクライブ後、真空チャックを解放し、ウエハーをテーブルから外し取り、ブレーキング装置で軽くGaN基板側から第3の割り溝815に沿ってへき開し、レーザ素子のミラー端面を形成する(図8 [0279] After scribing, releasing the vacuum chuck, Removing the wafer from the table, cleaved from lightly GaN substrate side under braking device along a third split groove 815, forming a mirror end face of the laser element (Fig. 8
(c))。 (C)). 続いて、第1の割り溝812の方向に沿って上記同様に、チップ分割を行う(図8(d))。 Subsequently, in the same manner as described above in the direction of the first split groove 812, the tip is divided (Fig. 8 (d)).

【0280】このようにして、2インチφのウエハーからレーザ素子チップを多数得た。 [0280] Thus, to obtain a laser device chip number from the wafer 2 inch phi. チップのミラー端面や切断面にクラック、チッピング等が発生しておらず、外形不良の無い物を取り出した所、歩留まりは95%以上であった。 Cracking, chipping and the like are not generated in the mirror facet and the cut surface of the chip, where the removal of the material without external defects, yield was 95% or more.

【0281】レーザ素子のミラー端面をへき開で形成する場合は、本実施の形態のように、窒化物半導体のへき開面である{1−100}面をミラー端面にするように、<11−20>方向に沿って割り溝を形成するのが望ましい。 [0281] When forming the mirror end surfaces of the laser device in cleavage, as in the present embodiment, so that a cleavage plane of the nitride semiconductor {1-100} plane to the mirror facet, <11-20 > to form a split groove along a direction desired. また、実施の形態2、7のように、結晶成長側の面に割り溝を形成せずに、基板側のみに割り溝を形成すると、活性層付近のミラー端面をより一層急峻にすることができる。 Also, as in the embodiment 2, 7, without forming the dividing grooves on the surface of the crystal growth side, to form a split groove only on the substrate side, to make the mirror end surface near the active layer more steeper it can.

【0282】また、実施の形態11でかつ実施の形態2 [0282] Further, in Embodiment 11 and Embodiment 2
の分割方法、あるいは実施の形態11でかつ実施の形態7の分割方法を用いても良い。 Division method or a eleventh embodiment and a method of dividing the seventh embodiment, the may be used.

【0283】一方、レーザ素子のミラー端面をエッチングで形成する場合は、実施の形態4、5、9、10または12の手法で形成することが望ましい。 [0283] On the other hand, when forming the mirror end face of the laser element by etching is preferably formed by a method embodiment 4,5,9,10 or 12. 何故ならば、 because,
ミラー端面形成とチップ分割のための割り溝形成を同時に形成することができるからである。 This is because the split groove formed for the mirror facet formation and chip division can be formed at the same time.

【0284】レーザ素子のミラー端面形成を除くチップ分割を行う場合は、実施の形態1から実施の形態12の何れかを用いれば良い。 [0284] If the tip is divided except the mirror end surface forming a laser element may be used either embodiment 12 from the first embodiment.

【0285】本実施の形態で得られる効果は上記実施の形態と同様である。 [0285] Effects obtained by the present embodiment is the same as the above embodiment.

【0286】また、本実施の形態では基板側から、n型層、発光層、p型層の順に結晶成長したが、逆にp型層、発光層、n型層の順に結晶成長させても良い。 [0286] Also, from the substrate side in this embodiment, n-type layer, light-emitting layer has been grown in this order the p-type layer, p-type layer Conversely, the light emitting layer, even if the crystal growth in the order of the n-type layer good. 以上により、窒化物半導体レーザ素子のミラー端面形成とチップ分割が歩留まり良く得ることができる。 Thus, it is possible to mirror facet formation and chip division of the nitride semiconductor laser device is obtained in good yield.

【0287】 [0287]

【発明の効果】窒化物半導体を基板とする光を発する活性層を含む窒化物半導体ウエハーをチップ状に分割する際に、切断面、界面のクラック、チッピングの発生を防止し、窒化物半導体の結晶性を損なうことなく優れた発光性能を有する窒化物半導体チップを得ると共に、歩留良く所望の形とサイズに切断することができる。 The nitride semiconductor wafer including an active layer that emits light of a nitride semiconductor and substrate according to the present invention when dividing into chips, the cut surface, the interface of the crack, prevent the occurrence of chipping, the nitride semiconductor together to obtain a nitride semiconductor chip having excellent light emission performance without impairing the crystallinity can be cut to yield good desired shape and size.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a)実施の形態1で示したチップ分割のための割り溝形成の図である。 It is a diagram of a split groove formed for chip division shown in FIG. 1 (a) Embodiment 1. (b)実施の形態1で示した第1の割り溝形成(基板側)の図である。 (B) is a diagram of a first split groove formed shown in Embodiment 1 (the substrate side). (c)実施の形態1で示した欠け溝の形成の一例である。 (C) which is an example of formation of a chipped grooves shown in the first embodiment.

【図2】実施の形態2で示したチップ分割のための割り溝形成の図である。 It is a diagram of a split groove formed for chip division shown in Figure 2 the second embodiment.

【図3】実施の形態3で示したチップ分割のための割り溝形成の図である。 3 is a diagram of a split groove formed for chip division shown in the third embodiment.

【図4】実施の形態4で示したチップ分割のための割り溝形成の図である。 4 is a diagram of a split groove formed for chip division described in Embodiment 4.

【図5】実施の形態5で示したチップ分割のための割り溝形成の図である。 5 is a diagram of a split groove formed for chip division shown in the fifth embodiment.

【図6】(a)実施の形態11で示した窒化物半導体発光ダイオードの構成図である。 6 (a) it is a structural view of the nitride semiconductor light emitting diode shown in Embodiment 11. (b)実施の形態11で示したチップ分割のための割り溝形成の図である。 (B) is a diagram of a split groove formed for chip division shown in embodiment 11.
(c)実施の形態11で示した窒化物半導体発光ダイオードのチップである。 (C) a nitride semiconductor light emitting diode chip shown in Embodiment 11.

【図7】(a)実施の形態12で示したチップ分割のための割り溝形成の図である。 It is a diagram of a split groove formed for 7 (a) chips divided as shown in the twelfth embodiment. (b)実施の形態12で示した窒化物半導体発光ダイオードのチップである。 (B) it is a nitride semiconductor light emitting diode chip shown in Embodiment 12.

【図8】(a)実施の形態17で示したn型GaN基板の製造方法である。 8 is a (a) the production method of the n-type GaN substrate shown in embodiment 17. (b)実施の形態17で示した窒化物半導体レーザの構成図である。 (B) it is a structural view of the nitride semiconductor laser shown in the embodiment 17. (c)実施の形態17 (C) Embodiment 17
で示した窒化物半導体レーザチップの{1−100}断面図である。 It is a {1-100} sectional view of a nitride semiconductor laser chip shown in.

【図9】(a)実施の形態17で示した窒化物半導体レーザチップの{11−20}断面図である。 9 (a) is a {11-20} sectional view of a nitride semiconductor laser chip shown in embodiment 17. (b)実施の形態17で示した窒化物半導体レーザの、ウエハーの表面図と裏面図である。 (B) of the nitride semiconductor laser shown in the embodiment 17, it is a surface view and a back view of the wafer.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 サファイア種基板 11 種基板 15 低温バッファ層 20、21 n型GaN膜 30、31 誘電体膜 40、41 塩素ドーピングされたn型GaN厚膜 600、700 窒化物半導体膜 100、200、300、400、500、800 n 10 sapphire seed substrate 11 or substrate 15 low-temperature buffer layer 20, 21 n-type GaN layer 30, 31 dielectric layer 40 and 41 chlorine doped n-type GaN thick film 600 and 700 nitride semiconductor film 100, 200, 300, 400 , 500,800 n
型GaN基板 102、202、302、402、502、602、7 Type GaN substrate 102,202,302,402,502,602,7
02 n型Al x1 Ga 1- x1 Nクラッド層 103、203、303、403、503、603、7 02 n-type Al x1 Ga 1- x1 N cladding layer 103,203,303,403,503,603,7
03、804 活性層 104、204、304、404、504、604、7 03,804 active layer 104,204,304,404,504,604,7
04 p型Al x2 Ga 1- x2 Nクラッド層 106、206、306、406、506、606、7 04 p-type Al x2 Ga 1- x2 N cladding layer 106,206,306,406,506,606,7
06、811 n型電極 107、207、307、407、507、607、7 06,811 n-type electrode 107,207,307,407,507,607,7
07、810 p型電極 108、208、308、408、508、608、7 07,810 p-type electrode 108,208,308,408,508,608,7
08 第1の割り溝 109、310、409、509、609、709 第2の割り溝 209、309 第3の割り溝 802 n型Al 0.1 Ga 0.9 Nクラッド層 803 n型GaN光ガイド層 805 p型Al 0.2 Ga 0.8 Nキャリアブロック層 806 p型GaN光ガイド層 807 p型Al 0.1 Ga 0.9 Nクラッド層 808 p型GaNコンタクト層 809 SiO 2絶縁膜 812 第1の割り溝 813 第2の割り溝 814 第1の割り溝 815 第3の割り溝 08 first division grooves 109,310,409,509,609,709 second split groove 209, 309 third division grooves 802 n-type Al 0.1 Ga 0.9 N cladding layer 803 n-type GaN optical guide layer 805 p-type Al 0.2 Ga 0.8 N carrier block layer 806 p-type GaN optical guide layer 807 p-type Al 0.1 Ga 0.9 N cladding layer 808 p-type GaN contact layer 809 SiO 2 insulating film 812 first split groove 813 second split groove 814 a 1 split groove 815 third split groove

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F041 AA41 CA04 CA05 CA34 CA40 CA46 CA48 CA49 CA53 CA54 CA57 CA65 CA74 CA75 CA76 CA77 CA82 CA92 5F073 AA13 AA73 AA74 CA07 CB02 CB05 CB07 CB17 CB19 CB22 DA05 DA22 DA24 DA25 DA32 DA34 EA07 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F041 AA41 CA04 CA05 CA34 CA40 CA46 CA48 CA49 CA53 CA54 CA57 CA65 CA74 CA75 CA76 CA77 CA82 CA92 5F073 AA13 AA73 AA74 CA07 CB02 CB05 CB07 CB17 CB19 CB22 DA05 DA22 DA24 DA25 DA32 DA34 EA07

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層したウエハーを窒化物半導体チップに分割する製造方法であって、前記ウエハーに、幅広の第1の割り溝を所望のチップ形状に形成する工程と、前記ウエハーに幅狭の第2の割り溝もしくは欠け溝を所望のチップ形状で形成する工程と、前記幅広の第1の割り溝または第2の幅狭の割り溝もしくは欠け溝を用いて窒化物半導体結晶で構成された領域をチップ分割する工程とからなることを特徴とする窒化物半導体チップの製造方法。 To 1. A substrate, a manufacturing method of dividing a wafer formed by laminating a nitride semiconductor layer made of a multilayer structure having an active layer sandwiched by the p-type layer and the n-type layer in the nitride semiconductor chip, said wafer, forming a first split groove wide into a desired chip shape, forming a second split groove or chipped grooves narrow in the wafer in a desired chip shape, of the wide method of manufacturing a nitride semiconductor chip, characterized in that it consists of a step of a region composed of a nitride semiconductor crystal separates the die using the first split groove or split groove or chipping grooves of the second narrow.
  2. 【請求項2】 前記ウエハーの一方の面上に前記幅広の第1の割り溝を所望のチップ形状に形成し、前記ウエハーの他方の面上に幅狭の第2の割り溝もしくは欠け溝を所望のチップ形状で形成することを特徴とする前記請求項1に記載の窒化物半導体チップの製造方法。 Wherein the first split groove in the wide on one side of the wafer is formed into a desired chip shape, a second split groove or chipped grooves other on the surface of the narrow of the wafer nitride semiconductor chip manufacturing method according to claim 1, characterized in that to form a desired chip shape.
  3. 【請求項3】 前記幅広の第1の割り溝を基板側に形成し、前記幅狭の第2の割り溝もしくは欠け溝を結晶成長側に形成し、前記幅狭の割り溝の方からチップ分割することを特徴とする前記請求項2に記載の窒化物半導体チップの製造方法。 Wherein the first split groove in the wide formed on the substrate side, a second split groove or chipping groove of the narrow form in the crystal growth side, the chip from the side of the split grooves of the narrow nitride semiconductor chip manufacturing method according to claim 2, characterized in that the split.
  4. 【請求項4】 前記幅広の第1の割り溝と、前記幅狭の第2の割り溝もしくは欠け溝を前記ウエハーの一方の面側に形成することを特徴とする前記請求項1に記載の窒化物半導体チップの製造方法。 4. A first split groove in the wide, according to the second split groove or chipping groove of the narrow to claim 1, characterized in that formed on one surface side of the wafer method for manufacturing a nitride semiconductor chip.
  5. 【請求項5】 前記幅広の第1の割り溝の中に、幅狭の第3の割り溝もしくは欠け溝を形成することを特徴とする前記請求項1乃至4のいずれかに記載の窒化物半導体チップの製造方法。 Some wherein the first split groove in the wide, nitride according to any one of claims 1 to 4 and forming a third split groove or chipped grooves of narrow a method of manufacturing a semiconductor chip.
  6. 【請求項6】 窒化物半導体以外の種基板上に、窒化物半導体厚膜を積層し、その上に、p型層とn型層によって挟まれた活性層を有する多層構造からなる窒化物半導体層を積層した窒化物半導体をチップに分割する製造方法であって、前記種基板面側から前記窒化物半導体厚膜と種基板との界面もしくは該界面よりも深く割り溝底部が達する第1の割り溝を所望のチップ形状に形成する第1工程と、前記窒化物半導体面側から、前記第1の割り溝と相対向する位置に、第2の割り溝を形成する第2工程と、前記第1の割り溝または第2の割り溝を用いて窒化物半導体層で構成された領域をチップ分割する工程とからなることを特徴とする窒化物半導体チップの製造方法。 6. A nitride semiconductor other than the species on the substrate, stacking a nitride semiconductor thick film, thereon, nitrides a multilayer structure having an active layer sandwiched by the p-type layer and the n-type layer semiconductor the nitride semiconductor laminated layer a production method for dividing into chips, the first to deep split groove bottom than the interface or the interface between the nitride semiconductor thick film and the seed substrate from the seed substrate side reaches a first step of forming a split groove in a desired chip shape, from the nitride semiconductor surface, the first split groove and opposing position, a second step of forming a second split groove, wherein method of manufacturing a nitride semiconductor chip, characterized in that it consists of a process for the chip dividing the area composed of the nitride semiconductor layer using the first split groove and second split groove.
  7. 【請求項7】 前記第1の割り溝底部と前記第2の割り溝底部または第3の割り溝底部との距離が150μm以下にする工程を具備することを特徴とする請求項2又は3又は5又は6に記載の窒化物半導体チップの製造方法。 7. The method of claim 2 or 3, characterized in that the distance between the said first split groove bottom second split groove bottom or third split groove bottom comprises a step of the 150μm or less or nitride semiconductor chip manufacturing method according to 5 or 6.
  8. 【請求項8】 前記第2の割り溝底部の形成位置を、前記ウエハーの活性層位置よりも深く形成する工程を具備することを特徴とする請求項3又は6に記載の窒化物半導体チップの製造方法。 8. The formation position of the second split groove bottom of the nitride semiconductor chip according to claim 3 or 6, characterized in that it comprises the step of deeper than the active layer position of the wafer Production method.
  9. 【請求項9】 前記第2の割り溝底部を前記ウエハーの窒化物半導体層と窒化物半導体基板の界面に、もしくは前記ウエハーの窒化物半導体層と窒化物半導体厚膜との界面に達する深さに形成する工程、あるいは、前記第2 9. interface, or depth reaching the interface between the nitride semiconductor layer and the nitride semiconductor thick film of the wafer of the second split groove bottom nitride semiconductor layer and the nitride semiconductor substrate of the wafer step formed on, or the second
    の割り溝底部を前記界面よりも深く形成する工程を具備することを特徴とする請求項3又は6に記載の窒化物半導体チップの製造方法。 Nitride semiconductor chip manufacturing method according to claim 3 or 6 of the split groove bottom, characterized in that it comprises the step of deeper than the interface.
  10. 【請求項10】 前記第1の割り溝、第2の割り溝、第3の割り溝の、溝形成方向が、窒化物半導体層の、<1 Wherein said first split groove, a second split groove, the third split groove, the groove formation direction, the nitride semiconductor layer, <1
    1−20>方向、<1−100>方向、<0001>方向、<0−111>方向、<01−10>方向から5 1-20> direction, <1-100> direction, <0001> direction, <0-111> direction, 5 from the <01-10> direction
    7.6°の方向の、何れかであることを特徴とする請求項1乃至9のいずれかに記載の窒化物半導体チップの製造方法。 Direction of 7.6 °, a nitride semiconductor chip manufacturing method according to any one of claims 1 to 9, characterized in that either.
  11. 【請求項11】 上記チップ分割によって分割されたときの端面が、窒化物半導体層の{1−100}面、{1 11. is an end when it is divided by the chip division, {1-100} plane of the nitride semiconductor layer, {1
    1−20}面、{0001}面、{0−111}面、 1-20} plane, {0001} plane, {0-111} plane,
    {01―12}面の何れかであることを特徴とする請求項1乃至9のいずれかに記載の窒化物半導体チップの製造方法。 Nitride semiconductor chip manufacturing method according to any one of claims 1 to 9, wherein the {01-12} is either surface.
  12. 【請求項12】 窒化物半導体発光ダイオードの所望のチップ形状が長方形であって、該長方形の長辺をL、短辺をSとするとき、前記長辺Lと短辺Sの、方向の組み合わせが窒化物半導体結晶に関して、L=<11−20 12. desired chip shape of the nitride semiconductor light emitting diode is a rectangle, when the long sides of the rectangle L, the short sides and S, of the long side L and a short side S, the direction of the combination There respect nitride semiconductor crystal, L = <11-20
    >方向でS=<1−100>方向、L=<0001>方向でS=<2−1−10>方向、L=<0−111>方向でS=<2−1−10>方向、L=<0001>方向でS=<01−10>方向、の何れかの組み合わせであることを特徴とする請求項1乃至9のいずれかに記載の窒化物半導体チップの製造方法。 > S = <1-100 in the direction> direction, L = <0001> S = <2-1-10 in direction> direction, L = <0-111> direction with S = <2-1-10> direction, L = <0001> in the direction S = <01-10> direction, the nitride semiconductor chip manufacturing method according to any one of claims 1 to 9, characterized in that any combination.
  13. 【請求項13】 窒化物半導体発光ダイオードの所望のチップ形状が長方形であって、該長方形の長辺をL、短辺をSとするとき、長辺と短辺との比(L/S)が1. 13. desired chip shape of the nitride semiconductor light emitting diode is a rectangle, the ratio of the long side of the rectangle L, and short sides when the S, and the long side and short side (L / S) There 1.
    01以上4以下であることを特徴とする請求項12記載の窒化物半導体チップの製造方法。 12. The nitride semiconductor chip manufacturing method of wherein the 01 or more and 4 or less.
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