JP2001043690A - Negative boosting circuit, non-volatile semiconductor memory using it, and semiconductor circuit device - Google Patents

Negative boosting circuit, non-volatile semiconductor memory using it, and semiconductor circuit device

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JP2001043690A
JP2001043690A JP21240199A JP21240199A JP2001043690A JP 2001043690 A JP2001043690 A JP 2001043690A JP 21240199 A JP21240199 A JP 21240199A JP 21240199 A JP21240199 A JP 21240199A JP 2001043690 A JP2001043690 A JP 2001043690A
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well
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Inventor
Ikuo Fuchigami
Tomonori Kataoka
Tomoo Kimura
Yoichi Nishida
智生 木村
郁雄 渕上
知典 片岡
要一 西田
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To shorten a recovery time by suppressing influence of a parasitic bipolar transistor of a substrate in a negative boosting circuit. SOLUTION: This device is provided with an intermediate node reset circuit 103 that the effect of a parasitic NPN bipolar transistor of a substrate is suppressed using a N channel MOS transistor having triple well structure which can set arbitrarily a substrate potential, electric charges of capacitors connected in series generated at the time of boosting operation are reset at the time of boosting non-operation. Thereby, a negative boosting circuit that high efficiency and low voltage operation by a N channel MOS transistor can be performed, a recovery time is short, and power consumption at the time of recovery is suppressed can be realized.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置に関し、特にトリプル・ウェル構造のNチャネルMOSトランジスタで構成されるチャージポンプ型負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置に関する。 The present invention relates to a negative booster circuit and the nonvolatile semiconductor memory device using the same, relates to a semiconductor circuit device, a charge pump type negative booster circuit constituted in particular by an N-channel MOS transistor of triple well structure and a nonvolatile semiconductor memory device using the same, a semiconductor circuit device.

【0002】 [0002]

【従来の技術】フラッシュEEPROMなどの不揮発性半導体記憶装置では、読み出し、消去や書き込みの際に、図11に示すように電源電圧より高い正の高電圧や、グランドより低い負の高電圧が必要である。 In the nonvolatile semiconductor memory device such as the Related Art A flash EEPROM, reading, during the erasing or writing, a high voltage and a high positive than the supply voltage as shown in FIG. 11, required negative high voltage lower than the ground it is. 近年のLSIではシステムの小型化などの要求により、半導体回路装置内で高電圧を発生する昇圧回路の搭載が望まれている。 The demand for downsizing of recent LSI In the system, the mounting of the booster circuit for generating a high voltage in a semiconductor circuit device is desired.

【0003】まず、その基本的な昇圧回路として、負電圧を発生させるディクソン(Dickson)方式のチャージポンプ型負昇圧回路について説明する。 [0003] First, as a basic step-up circuit will be described charge pump negative booster circuit of the Dickson (Dickson) method that generates a negative voltage. 図12 Figure 12
(a)は、ダイオード素子、容量素子と昇圧用クロックで構成される負電圧を生成するチャージポンプ型負昇圧回路、図12(b)は、前記負昇圧回路で使用するクロック、前記負昇圧回路のノード、及び出力の電圧を示す波形図である。 (A) is a diode element, a charge pump type negative booster circuit for generating a negative voltage comprised of the step-up clock and capacitive element, FIG. 12 (b), the clock used in the negative booster circuit, the negative booster circuit it is a waveform diagram showing nodes and the voltage of the output. 図12(a)において、CLKA(12 In FIG. 12 (a), CLKA (12
01)、CLKB(1202)は、同じ周波数でかつ位相が互いに逆である昇圧用クロックであり、両クロックCLKA、CLKBは共にLレベルのときはGNDに、 01), CLKB (1202) is a step-up clock same frequency a and phase are opposite to each other, both clocks CLKA, CLKB to GND both at the L level,
Hレベルのときは電源電圧VDDとなる。 The power supply voltage VDD is at H level. C1201、 C1201,
C1202は、それぞれ前記クロックCLKA、CLK C1202, respectively the clock CLKA, CLK
Bに同期し、ノードN1201、N1202の電位を増減させる容量である。 Synchronized to B, and the capacity to increase or decrease the potential of the node N1201, N1202. C1203は、出力容量である。 C1203 is an output capacity.
D1201は、入力レベルVSSに回路内部で生成した負電圧の電荷を逆流させないための入力整流用のダイオード、D1202は、ノードN1201、N1202間の整流用ダイオード、D1203は、出力OUT12に対する出力整流用のダイオードである。 D1201 is input rectifier diode for preventing the backflow of the charge of the negative voltage generated in the circuit to the input level VSS, D1202, the node N1201, N1202 between rectifier diodes, D1203 is for output rectifier to the output OUT12 it is a diode.

【0004】以下、図12(a)に示すチャージポンプ型負昇圧回路の動作について説明する。 [0004] Hereinafter, the operation of the charge pump type negative booster circuit shown in Figure 12 (a). まず、一方のクロックCLKAがHレベル、他方のクロックCLKBがLレベルのとき、ノードN1202はクロックCLKB First, when one of the clocks CLKA is H level, the other clock CLKB of L level, the node N1202 clock CLKB
に同期して初期電位(0V)から−VDDに引き下げられる。 It pulled down to -VDD from the initial potential (0V) in synchronization with. ノードN1202の電位が出力OUT12の電位より低いため、ダイオードD1203にPN順方向電流が流れる。 Since the potential of the node N1202 is lower than the potential of the output OUT12, PN forward current flows through the diode D1203. 次に、クロックCLKAがLレベル、クロックCLKBがHレベルになると、ノードN1202の電位が出力OUT12の電位に比べて高くなるので、ダイオードD1203のPN順方向電流が止まる。 Next, the clock CLKA is L level, the clock CLKB is at the H level, the potential of the node N1202 is higher than the potential of the output OUT12, PN forward current of the diode D1203 stops. 一方、クロックCLKAがLレベルになったため、ダイオードD Meanwhile, the clock CLKA becomes L level, the diode D
1202にPN順方向電流が流れ出す。 1202 PN forward current starts to flow in. 以上のように、 As described above,
クロックCLKA、CLKBに繰り返し同期することにより各ノードの電位が変化し、ダイオードによって低い電位のノード側に電流が流れ、つまり電荷が移動し、徐々に負電圧が出力OUT12に発生する。 Clock CLKA, changes the potential of each node by repeatedly synchronized to CLKB, current flows through the node side of the low potential by a diode, that charge is moved gradually negative voltage is generated at the output OUT12. 理想的な最終電位は、出力OUT12は−2(VDD−Vd)+V The ideal final potential, the output OUT12 is -2 (VDD-Vd) + V
d、ノードN1202は−2(VDD−Vd)、ノードN1201は−(VDD−Vd)の負電圧である。 d, the node N1202 is -2 (VDD-Vd), the node N1201 is - is a negative voltage of (VDD-Vd). ここで、VdはPNジャンクションのジャンクション電圧とする。 Here, Vd is the junction voltage of the PN junction. このクロックと容量を利用した負昇圧回路を、チャージポンプ型負昇圧回路と呼ぶ。 The negative booster circuit using this clock and capacity, referred to as a charge pump negative booster circuit. なお、各ダイオードの向きを変えると、正電圧を生成することができる。 Incidentally, when changing the orientation of the diodes can generate a positive voltage.

【0005】以上がダイオード素子を用いたチャージポンプ型負昇圧回路である。 [0005] The above is the charge pump negative booster circuit using a diode element. 次に、このチャージポンプ型負昇圧回路を不揮発性半導体記憶装置のようなLSI内部に組み込むため、MOSトランジスタで構成したチャージポンプ型負昇圧回路について説明する。 Then, the charge pump negative booster circuit for incorporation into the LSI such as a nonvolatile semiconductor memory device will be described charge pump negative booster circuit constituted by MOS transistors.

【0006】図13(a)は、PチャネルMOSトランジスタを用いたチャージポンプ型負昇圧回路、図13 [0008] FIG. 13 (a), charge pump negative booster circuit using P-channel MOS transistor, FIG. 13
(b)は、前記負昇圧回路で使用するクロック、前記負昇圧回路のノード、及び出力の電圧を示す波形図である。 (B) a clock to be used in the negative booster circuit, a waveform diagram showing the node of the negative booster circuit, and the output voltage. CLKA、CLKBは、同じ周波数でかつ位相が互いに逆である昇圧用クロック、C1301、C1302 CLKA, CLKB is boosting clock same frequency a and phase are opposite to each other, C1301, C 1302
は、前記クロックCLKA、CLKBに同期してノードN1301、N1302の電位を増減させる容量、M1 , The clock CLKA, the capacity to increase or decrease the potential of the synchronous nodes N1301, N1302 to CLKB, M1
301、M1302、M1303は、図12(a)におけるダイオード素子に対応するPチャネルMOSトランジスタである。 301, M1302, M1303 is a P-channel MOS transistor corresponding to the diode element in FIG. 12 (a).

【0007】以下、図13(a)に示すPチャネルMO [0007] or less, P-channel MO shown in FIG. 13 (a)
Sトランジスタを用いたチャージポンプ型負昇圧回路の動作について説明する。 A description will be given of the operation of the charge pump type negative booster circuit using S transistor. まず、クロックCLKAがLレベル、クロックCLKBがHレベルに推移したとする。 First, the clock CLKA is L level, the clock CLKB has remained the H level.
ノードN1301の電位がノードN1302の電位に比べてPチャネルMOSトランジスタM1302のしきい値Vthだけ低くなると、PチャネルMOSトランジスタM1302を介してノードN1302からノードN1 When the potential of the node N1301 is lowered by the threshold Vth of the P-channel MOS transistor M1302 compared to the potential of the node N1302, the node from the node N1302 through P-channel MOS transistor M1302 N1
301の方向に電流が流れる。 301 current flows in the direction of. つまり、PチャネルMO In other words, P-channel MO
SトランジスタM1302が図12(a)のダイオード素子と同じ昇圧効果をもたらし、出力OUT1301に負電圧を生成する。 S transistor M1302 is brought to the same boost effect diode element of FIG. 12 (a), to generate a negative voltage to the output OUT1301. しかし、以下に説明するPチャネルMOSトランジスタのしきい値Vthの上昇が、この昇圧動作の妨げとなってくる。 However, increase in threshold Vth of the P-channel MOS transistor to be described below, it becomes an obstacle to the step-up operation.

【0008】以下、MOSトランジスタのしきい値と基板バイアス効果によるしきい値の上昇を一般的な式を用いて説明する。 [0008] Hereinafter, will be described with reference to general formula increase in threshold due to the threshold and the substrate bias effect of MOS transistors. Vth=Vth0+ΔVth(VBB) Vth = Vth0 + ΔVth (VBB)

【0009】はMOSトランジスタのしきい値Vthのソース−基板間電位差VBBに対する依存性を示す。 [0009] The source of the threshold Vth of the MOS transistor - shows the dependence on the potential difference between the substrate VBB. V
th0はVBB=0でのしきい値電圧で、 th0 is a threshold voltage at VBB = 0,

【数1】 [Number 1] となり、また、ΔVth(VBB)はVBBによる、しきい値電圧の変化量で、 Next, also, [Delta] Vth (VBB) is by VBB, with the amount of change in the threshold voltage,

【数2】 [Number 2] となる。 To become. ここで、K、Φは、 Here, K, Φ is,

【数3】 [Number 3] Φ=(k・T/q)ln(N/ni) Φ = (k · T / q) ln (N / ni)

【0010】で与えられる。 It is given by [0010]. ただし、VFBはフラットバンド電圧、Coxは酸化膜容量、Nは基板の不純物濃度、niはシリコンの真性キャリア濃度、εsはシリコンの誘電率、qは電子の電荷量、Tは絶対温度、kはボルツマン定数、KはVBBに対するVthの感度を表すもので、基板効果定数と呼ばれるものである。 However, VFB is the flat-band voltage, Cox is oxide capacitance, N is the impurity concentration of the substrate, ni is the intrinsic carrier concentration of silicon, .epsilon.s the dielectric constant of silicon, q is the electron charge quantity, T is the absolute temperature, k is Boltzmann constant, K is intended to represent the sensitivity of Vth with respect to VBB, and is called a substrate effect constant. これらの関係式より、図14に示すように、負昇圧回路の後段、 From these relations, as shown in FIG. 14, the subsequent negative booster circuit,
すなわち、より出力に近いPチャネルMOSトランジスタになるにつれて、P+拡散とN−基板の電位差VBB That is, as will P-channel MOS transistor closer to the output, the P + diffusion and the N- substrate potential VBB
が大きくなり、それによって、しきい値も上昇してくることがわかる。 Increases, thereby, the threshold it can be seen that come to rise.

【0011】次に、図13(a)のPチャネルMOSトランジスタM1301、M1302、M1303の基板電位を、VSSとしている理由について説明する。 [0011] Next, the substrate potential of the P-channel MOS transistor M1301, M1302, M1303 of FIG. 13 (a), the reason for a VSS will be described. 通常のP型シリコンウェハ/Nウェルのツウィン・ウェル構造のMOSプロセスでは、PチャネルMOSトランジスタのNウェルの電位をVDDとする。 In a typical MOS process a twin-well structure of the P-type silicon wafer / N-well, the potential of the N well of the P-channel MOS transistor and VDD. これは、P+拡散に正電圧が印加される場合に、NウェルをVSSとするとP+拡散とNウェルとはPN順方向の関係となりP+ This, P + if a positive voltage is applied to the diffusion becomes a relation of a PN forward is when the N-well and VSS and the P + diffusion and the N-well P +
拡散からNウェル方向に電流が流れるが、それを防ぐためである。 A current flows in the N-well direction from the diffusion, in order to prevent it. しかし、今回の昇圧回路では負電圧を扱うので、以上のような可能性はない。 However, since in this booster circuit dealing with negative voltage, there is no possibility as described above. 従って、MOSトランジスタのドレイン・ソースと基板間の電位差によって引き起こされるしきい値の上昇を抑制するため、すなわち、VBBをできるだけ小さな値にするために、基板電位をVSSとした。 Therefore, in order to suppress an increase in the threshold caused by the potential difference between the drain and source and the substrate of the MOS transistor, i.e., to the smallest possible value of VBB, the substrate potential is set to VSS. しかし、N−基板をVSSにしてV However, V and the N- substrate to VSS
BBを抑制しても、負昇圧回路の後段でのしきい値の上昇は避けられず、そのしきい値の上昇により昇圧動作が妨げられる。 Even to suppress BB, increase in threshold of at a later stage of the negative booster circuit is inevitable, the boosting operation is prevented by the increase of the threshold.

【0012】以上のようにPチャネルMOSトランジスタで構成するチャージポンプ型負昇圧回路には、しきい値の上昇による昇圧能力の限界があることがわかる。 [0012] The charge pump negative booster circuit constituted by P-channel MOS transistor as described above, it can be seen that there is a limit of boosting capability by increasing the threshold. ところで、NウェルとP+拡散を短絡させると、このしきい値の上昇を抑制できるが、Nウェルに負電圧が印加されることとなり、P型シリコンウェハとNウェルがPN Incidentally, Shorting N-well and the P + diffusion, can suppress an increase in the threshold, it becomes the negative voltage is applied to the N-well, P-type silicon wafer and the N well is PN
順方向となり、リークが発生し、昇圧動作が妨げられることになる。 Becomes forward, leaks, so that the boosting operation is prevented.

【0013】そこで、近年、P型シリコンウェハ上に、 [0013] In recent years, on a P-type silicon wafer,
Nウェルを構成するツウィン・ウェル構造の半導体MO Semiconductor MO of a twin-well structure that constitutes the N-well
Sプロセスから、図15に示すようなNウェル内にPウェルを注入してトリプル・ウェル構造とした半導体MO From S process, semiconductor MO was a triple-well structure by implanting P-well within the N-well, as shown in FIG. 15
Sプロセスが開発されている。 S process has been developed. 次に、そのNチャネルM Then, the N-channel M
OSトランジスタで、チャージポンプ型負昇圧回路を構成した場合について説明する。 In OS transistor, it will be described case where the charge pump negative booster circuit. 一般に、NチャネルMO In general, N-channel MO
Sトランジスタで負昇圧回路を構成した場合、N+拡散に負電圧がかかるため、P型シリコンウェハとN+拡散がPN順方向の関係となり、電流が流れ、負昇圧動作はできない。 Case where the negative booster circuit in S transistor, the negative voltage is applied to the N + diffusion, P-type silicon wafer and the N + diffusion is the PN forward relation, a current flows, can not be negative step-up operation. しかし、そのNチャネルMOSトランジスタをトリプル・ウェル構造にすることにより、前記P型シリコンウェハとN+拡散間のPN順方向電流の問題も、 However, by the N-channel MOS transistors in a triple-well structure, a problem of the PN forward current between the P-type silicon wafer and the N + diffusion,
また、PチャネルMOSトランジスタでNウェルとP+ In addition, the N-well of a P-channel MOS transistor P +
拡散を短絡させたときの、リークの問題をも防ぐことができる。 When short the diffusion can also be prevented leakage problems. 図15において、1501は、P型シリコンウェハ、1502は、前記P型シリコンウェハ1501上に構成されたNウェル(以下、Deep−Nウェル)、 15, 1501, P-type silicon wafer, 1502, the N-well that is configured on a P-type silicon wafer 1501 (hereinafter, Deep-N wells),
1503は、前記Deep−Nウェル1502上に構成されたPウェル、M1501は、前記Pウェル1503 1503, P-well, which is configured on the Deep-N-well 1502, M1501, the P-well 1503
内に構成されたNチャネルMOSトランジスタである。 An N-channel MOS transistor formed within.
このトリプル・ウェル構造のNチャネルMOSトランジスタM1501で構成したチャージポンプ型負昇圧回路を実現すると、Pウェル1503に負電圧を入力してもP型シリコンウェハ1501、Deep−Nウェル15 When implementing the charge pump negative booster circuit constituted by N-channel MOS transistor M1501 of this triple well structure, P-type silicon wafer 1501 even enter a negative voltage to the P-well 1503, Deep-N-well 15
02からのリークが発生しないために、NチャネルMO For leakage does not occur from 02, N-channel MO
SトランジスタM1501のソース(N+拡散)とPウェル1503を短絡することができ、基板バイアス効果によって引き起こされるしきい値の上昇で昇圧効率が低下しない負昇圧回路を実現できる。 S source (N + diffusion) of the transistor M1501 and can be shorted P-well 1503 can realize a negative booster circuit for boosting efficiency is not reduced by increase in threshold caused by the substrate bias effect.

【0014】この場合においても、まだVBB=0におけるしきい値Vth0の効果は残っているが、このしきい値Vth0の効果をもまったくなくす、しきい値相殺方式チャージポンプ型負昇圧回路も提案されている。 [0014] In this case, although still remain the effect of the threshold Vth0 in VBB = 0, eliminate at all the effect of this threshold Vth0, proposed threshold offset type charge pump type negative booster circuit It is. 以下、しきい値相殺方式チャージポンプ型負昇圧回路について、図16を用いて説明する。 Hereinafter, the threshold offset type charge pump type negative booster circuit will be described with reference to FIG. 16.

【0015】しきい値相殺方式チャージポンプ型負昇圧回路においても、基本は図12(a)のダイオード素子で行う昇圧動作と同じである。 [0015] Also in the threshold offset type charge pump type negative booster circuit, the basic is the same as the step-up operation performed by the diode element of FIG. 12 (a). 図16(a)のM160 Figure 16 (a) M160
1、M1603は、図12(a)におけるダイオード素子にあたるNチャネルMOSトランジスタ、M160 1, M1603 is, N-channel MOS transistor corresponding to the diode elements in FIG. 12 (a), M160
2、M1604は、NチャネルMOSトランジスタM1 2, M1604 is, N-channel MOS transistor M1
601、M1603のゲート電圧をコントロールすることによりNチャネルMOSトランジスタM1601、M 601, N-channel MOS transistor by controlling the gate voltage of the M1603 M1601, M
1603を確実にOFFの状態にし、または、逆に確実にONの状態にするNチャネルMOSトランジスタ、C 1603 to ensure that the OFF state, or, N-channel MOS transistor to a state of surely ON Conversely, C
1601、C1603は、それぞれ、クロックCLK 1601, C 1603, respectively, the clock CLK
1、CLK2に同期してノードN1601、N1602 1, in synchronization node in CLK2 N1601, N1602
の電位を増減させ、また、昇圧動作で生じる電荷を蓄積する容量、C1602、C1604は、それぞれ、クロックCLK3、CLK4に同期し、ノードN1603、 Is the potential decrease and the capacity of storing charges generated by the boosting operation, C1602, C1604, respectively, synchronized to the clock CLK3, CLK4, node N1603,
N1605の電位を増減させ、NチャネルMOSトランジスタM1601、M1603のゲート電位をポンピングするための容量である。 The potential of the N1605 is increased or decreased, a capacity for pumping the gate potential of the N-channel MOS transistor M1601, M1603.

【0016】次に、しきい値相殺方式チャージポンプ型負昇圧回路の動作を説明する。 [0016] Next, the operation of the threshold offset type charge pump type negative booster circuit. しきい値相殺方式チャージポンプ型負昇圧回路では、図16(b)の波形図のような関係の4つの昇圧用クロックCLK1、CLK2、 The threshold value offset type charge pump type negative booster circuit boosting clock CLK1 4 one relationship such as the waveform diagram of FIG. 16 (b), CLK2,
CLK3、CLK4が必要である。 CLK3, CLK4 is required. 時間を区切って、負昇圧回路の動作を説明する。 , Separated by time, the operation of the negative booster circuit. まず、区間T1では、クロックCLK1、CLK2がHレベル、クロックCLK First, in the section T1, the clock CLK1, CLK2 is at the H level, the clock CLK
3、CLK4がLレベル固定である。 3, CLK4 is at the L level fixed. 区間T2、T4のときのように、クロックCLK1がLレベルに低下すると、ノードN1601が容量C1601によってクロック・ダウン、約−VDDになる。 Such as when the interval T2, T4, the clock CLK1 is reduced to L level, the clock down node N1601 is the capacitance C1601, is about -VDD. ノードN1601がゲート端子となっているNチャネルMOSトランジスタM N-channel MOS transistor M node N1601 is a gate terminal
1602はOFFの状態となり、NチャネルMOSトランジスタM1601のゲート端子とノードN1601で電位差が付くために、ノードN1602からノードN1 1602 a state OFF, the on the potential difference stick with the gate terminal and the node N1601 of N-channel MOS transistor M1601, the node from the node N1602 N1
601に対して電流が流れる(電荷は逆の方向に移動)。 601 current flows with respect to (charge movement in the opposite direction). 次に、区間T3のときのように、クロックCLK Then, as in the case of the interval T3, the clock CLK
3がHレベルになると、NチャネルMOSトランジスタM1601のゲート電位が上昇し、NチャネルMOSトランジスタM1601を確実にONの状態にし、ノードN1602からノードN1601への電流を増すことができる。 3 When the H level, the gate potential rises of N-channel MOS transistor M1601, in a state of surely ON the N-channel MOS transistor M1601, it is possible to increase the current from the node N1602 to the node N1601. これにより、ノードN1601とノードN16 As a result, the node N1601 and a node N16
02は同じ電位関係となる。 02 is the same potential relationship. クロックCLK2もクロックCLK1と同様に、Lレベルに推移すると、ノードN Similarly clock CLK2 also the clock CLK1, the transitions to the L level, the node N
1602の電位が−VDDとなる。 Potential of 1602 is -VDD. 区間T6、T7とT Section T6, T7 and T
8のとき、ノードN1602は負の電位になるため、N When 8, since the node N1602 is made to a negative potential, N
チャネルMOSトランジスタM1602がONとなり、 Channel MOS transistor M1602 is turned ON,
NチャネルMOSトランジスタM1601のゲート電位をノードN1602の電位と同じにする。 The gate potential of the N-channel MOS transistor M1601 is the same as the potential of the node N1602. ゲート電位がノードN1602の電位と同じであるため、NチャネルMOSトランジスタM1601は完全にOFFの状態となる。 Since the gate potential is equal to the potential of the node N1602, N-channel MOS transistor M1601 is completely turned state of OFF. 一方、NチャネルMOSトランジスタM1603 On the other hand, N-channel MOS transistor M1603
は、先ほどのクロックCLK1がLレベルのNチャネルMOSトランジスタM1601と同様に、完全にONの状態となり、ノードN1604からノードN1602へ電流が流れる。 , Like previous clock CLK1 is the N-channel MOS transistor M1601 of L level, fully a state ON, the current flows from the node N1604 to the node N1602. 以上のように、4つの昇圧用クロックC As described above, four booster clock C
LK1、CLK2、CLK3、CLK4の動作が続くことにより電荷が移動し、負電圧を生成することができる。 LK1, CLK2, CLK3, charges are moved by the operation of the CLK4 continues, it is possible to generate a negative voltage.

【0017】近年は、このしきい値相殺方式の負昇圧回路が採用され、−10V近い負電圧を生成している。 [0017] In recent years, this negative booster circuit threshold offset method is used, which generates a -10V close negative voltage. しかし、−10Vの電位差が容量素子の両端に印加されることにより、高電圧に絶え得るデバイス開発を行わなければならない。 However, a potential difference of -10V is applied to both ends of the capacitor must be performed device development that can withstand a high voltage. 仮に、容量素子の耐電圧より負昇圧回路の生成電圧の方が大きい場合、図1の容量C101、C If, when the larger generated voltage of the negative booster circuit than the withstand voltage of the capacitor, the capacity of the Figure 1 C101, C
102のように容量を直列に接続して、一つの容量素子にかかる電圧を分圧して電圧を緩和している。 102 to connect the capacitor in series as are relaxed voltage by applying a voltage across the one capacitor element min.

【0018】 [0018]

【発明が解決しようとする課題】PチャネルMOSトランジスタでチャージポンプ型負昇圧回路を構成した場合、基板バイアス効果による昇圧能力の低下が問題となる。 Case where the charge pump negative booster circuit of a P-channel MOS transistor [0005], reduction of the boosting capacity by the substrate bias effect becomes a problem. そのため、NチャネルMOSトランジスタを用いたチャージポンプ型負昇圧回路が提案されたが、NチャネルMOSトランジスタで負昇圧動作を行う場合、前記トランジスタのN+拡散とP型シリコンウェハとがPN順方向の関係となり、昇圧動作が行えない。 Therefore, although the charge pump type negative booster circuit using N-channel MOS transistor has been proposed, in the case of a negative step-up operation by the N-channel MOS transistor, N + diffusion and a P-type silicon wafer and the PN forward relationship of the transistor next, the step-up operation can not be performed. そこで、図1 Then, as shown in FIG. 1
5に示すようなトリプル・ウェル構造のCMOSプロセスが提案されている。 CMOS process is proposed in a triple well structure as shown in 5.

【0019】しかし、このトリプル・ウェル構造に寄生するNPNバイポーラトランジスタが昇圧動作に多大な影響を及ぼし、ときには昇圧能力の低下以上に、まったく昇圧動作を行えない場合がある。 [0019] However, a significant impact on the NPN bipolar transistor is the step-up operation which is parasitic in the triple-well structure, sometimes to more deterioration of boosting capability, there is a case that can not be performed exactly the step-up operation. トリプル・ウェル構造の寄生NPNバイポーラトランジスタは図15のQ1 Q1 of the triple-well parasitic NPN bipolar transistor 15 of the structure
501に示すように、Deep−Nウェル1502がコレクタ端子、Deep−Nウェル1502内のPウェル1503がベース端子、NチャネルMOSトランジスタM1501のN+拡散1507がエミッタ端子となる。 As shown in 501, Deep-N-well 1502 is the collector terminal, P-well 1503 is the base terminal of the Deep-N-well 1502, N + diffusion 1507 N-channel MOS transistor M1501 is the emitter terminal.
図17は、寄生NPNバイポーラトランジスタをも明記した、NチャネルMOSトランジスタで構成される負昇圧回路の一部を示す回路図である。 17 was clearly also the parasitic NPN bipolar transistor is a circuit diagram showing a part of the negative booster circuit constituted by N-channel MOS transistor. 図15に示すNチャネルMOSトランジスタM1501は、図17のNチャネルMOSトランジスタM1701に相当する。 N-channel MOS transistor M1501 shown in FIG. 15 corresponds to N-channel MOS transistor M1701 in FIG. 図15 Figure 15
のNPNバイポーラトランジスタQ1501が図17のNPNバイポーラトランジスタQ1701に、図15の容量C1501が、図17のノードN1701とクロックCLKA間にある容量素子に相当している。 Of the NPN bipolar transistor Q1501 is a NPN bipolar transistor Q1701 in FIG. 17, the capacitance C1501 of 15, corresponds to the capacitor in between nodes N1701 and the clock CLKA in Figure 17.

【0020】今、クロックCLKAがHレベルからLレベルに推移して負昇圧動作を開始したとすると、ノードN1502が容量C1501を介して、初期状態の電位より引き下げられる。 [0020] Assuming that the clock CLKA has started a negative step-up operation by transitioning from H level to L level, the node N1502 is via a capacitor C1501, lowered than the potential of the initial state. ノードN1502はNチャネルM Node N1502 N-channel M
OSトランジスタM1501のN+拡散1507に接続されており、ノードN1502が低い電位に移行すると、本来は、NチャネルMOSトランジスタM1501 OS is connected to the N + diffusion 1507 of the transistor M1501, the node N1502 is shifted to lower potentials, originally, N-channel MOS transistor M1501
がONの状態になることによって、容量C1502から容量C1501に電流が流れ、電荷が移動して負電圧を生成するメカニズムであるが、トリプル・ウェル構造においては、Pウェル1503とN+拡散1507はPN By but to a state ON, the current flows from the capacitor C1502 in the capacitor C1501, is a mechanism that charge to generate a negative voltage to move in the triple well structure, P-well 1503 and the N + diffusion 1507 PN
順方向の関係となり、PNジャンクション・ダイオードの反応速度が、MOSトランジスタの反応速度より早いため、先にPウェル1503からN+拡散1507方向の電流が流れる。 It becomes forward relation, the reaction rate of the PN junction diode, for faster than the reaction rate of the MOS transistor, previously P from the wells 1503 of the N + diffusion 1507 direction current flows. このPN順方向電流が、NPNバイポーラトランジスタQ1501のベース電流となり、De The PN forward current becomes a base current of the NPN bipolar transistor Q1501, De
ep−Nウェル1502をコレクタ端子とするコレクタ電流が生じる。 The collector current of the ep-N-well 1502 and a collector terminal occurs. コレクタ電流は、Deep−Nウェル1 Collector current, Deep-N-well 1
502の電位Vntを固定していたVDDから流れ込んでくる。 502 coming flows from VDD that secure the potential Vnt of. つまり、昇圧用クロックのHレベルからLレベルの電位変動による負昇圧動作が、トリプル・ウェル構造に寄生するNPNバイポーラトランジスタQ1501 In other words, the negative step-up operation from the H level by the L level of the potential variation of the boosting clock, NPN bipolar transistor Q1501 parasitic on triple well structure
によって失われることになり、負昇圧動作が妨げられる。 Will be lost by a negative step-up operation is prevented.

【0021】次に、両端にかかる高電圧緩和のために直列接続した容量の課題について述べる。 Next, we described problems capacity connected in series for such high voltage relaxation across. 負昇圧回路を用いることによって、高電圧を発生することができるが、 By using the negative booster circuit, but can generate a high voltage,
容量素子は内部ノードとクロック間にあり、最も大きな電圧が印加されることになる。 Capacitive element is between the internal node and the clock, so that the greatest voltage is applied. 仮に、容量素子の耐電圧を10Vとすると、10V以上昇圧する場合は、容量を直列接続して一つの容量にかかる電圧を分圧する。 Assuming that a 10V withstanding voltage of the capacitor, when boosting 10V or more, divide the voltage across the one capacitor connected in series to capacity. 図1 Figure 1
は、容量を直列接続し、一つの容量にかかる電圧を分圧することにより、それぞれの容量にかかる電圧が、容量の耐電圧を超えないような機構を持ったチャージポンプ型負昇圧回路である。 Is the capacitance connected in series, by dividing the voltage across the one capacitor, the voltage across the respective capacitor is a charge pump type negative booster circuit having a mechanism that does not exceed the withstand voltage of the capacitor. 図1の容量C101、C102 Capacity of Figure 1 C101, C102
は、ノードN101、N103の間にかかる電圧を分圧するために直列接続された容量である。 Is a series capacitor connected for dividing a voltage between the node N101, N103. 図1に示すチャージポンプ型負昇圧回路を起動すると、直列接続された容量素子の中間ノードN102にも電荷が溜まる。 When you start charge pump negative booster circuit shown in FIG. 1, the charge in series connected intermediate node of the capacitive element N102 is accumulated. ここで問題になるのは、一度昇圧動作を停止しても、容量素子C101、C102の中間ノードN102は、容量のみにしか接続されていないため、そこに溜まった電荷は理想的には保持されたままであり、ノードN101、N The problem here is, be stopped once the boost operation, the intermediate node N102 of the capacitor C101, C102, since only connected only to the capacity, the charge accumulated therein is held ideally There are up to once in a while, the node N101, N
103が初期状態(0V)になり、再度昇圧動作を開始しても、ノードN102に電荷が溜まっているので、クロッキング動作がノードN101に伝わらず、起動時間が長くなるということである。 103 is the initial state (0V), be started up operation again, since the accumulated charge on the node N102, not transmitted clocking operation to node N101, is that startup time becomes longer. 図18の1801は昇圧回路の中間ノードをリセットする例である。 1801 in FIG. 18 is an example of resetting the intermediate node of the booster circuit. しかし、この図18の1801では昇圧回路の中間をリセットすることはできるが、直列接続された容量の中間ノードをリセットする手段としては使えない。 However, although it is possible to reset the intermediate 1801 step-up circuit of FIG. 18, it can not be used as a means for resetting the intermediate node of the capacitor connected in series.

【0022】本発明はかかる問題点に鑑みてなされたものであり、トリプル・ウェル構造に寄生したバイポーラトランジスタを無効にすることにより、高効率、低電圧動作する負昇圧回路を提供することを可能とし、また、 [0022] The present invention has been made in view of the above problems, by disabling the bipolar transistor parasitic on triple well structure, allowing high efficiency, provides a negative booster circuit for operating a low voltage and then, also,
直列接続した容量の中間ノードをリセットする手段を備えることにより、負昇圧回路の再起動時間を短縮することを目的とする。 By providing a means for resetting the intermediate node of the capacitor connected in series, and an object thereof is to reduce the restart time of the negative booster circuit.

【0023】 [0023]

【課題を解決するための手段】上記目的を達成するため、請求項1にかかる負昇圧回路は、トリプル・ウェル構造のPウェル内に構成されたNチャネルMOSトランジスタのゲート、ソース、ドレインの各電位を、容量を介したクロックを用いて増減し、負電圧を生成する負昇圧回路において、前記Pウェルを浮遊電位とするか、または、前記Pウェルを所定の電位としたものである。 To achieve the above object, according to an aspect of the negative booster circuit according to claim 1, the gate of N-channel MOS transistor formed in a P-well of triple well structure, a source, a drain each of the potential in the negative booster circuit for increasing or decreasing with the clock via the capacitor, to generate a negative voltage, or a floating potential the P-well, or, in which the P-well to a predetermined potential.

【0024】請求項2にかかる負昇圧回路は、請求項1 The negative booster circuit according to claim 2, claim 1
に記載の負昇圧回路において、前記Pウェルの電位と、 In the negative booster circuit according to a potential of said P-well,
Deep−Nウェルの電位とを浮遊電位とするものである。 The potential of the Deep-N-well is to the floating potential.

【0025】請求項3にかかる負昇圧回路は、請求項1 The negative booster circuit according to claim 3, claim 1
に記載の負昇圧回路において、前記Pウェルに負電圧を印加するものである。 In the negative booster circuit according to one in which a negative voltage is applied to the P well.

【0026】請求項4にかかる負昇圧回路は、請求項3 The negative booster circuit according to claim 4, claim 3
に記載の負昇圧回路において、前記Pウェルに、外部より負電圧を印加し、前記Pウェルが特定の負電圧になったとき、このことを検知し、該負昇圧回路の昇圧用クロックを供給するレベル検知回路と、該負昇圧回路の前段のPウェルの電位と後段の昇圧ノードの電位とを比較し、後段の昇圧ノードの電位が前段のPウェルの電位よりも特定の電位低くなったとき、前記Pウェルに、前記外部からの負電圧の印加に代えて、前記後段の昇圧ノードの負電圧を印加するように切り替えるスイッチ回路と、を備えたものである。 In the negative booster circuit according to, on the P-well, when a negative voltage is applied from the outside, the P-well becomes a specific negative voltage, this detects, supplying boosting clock of the negative booster circuit a level detecting circuit for, by comparing the potential of the subsequent boost node of the preceding P-well of the negative booster circuit, the potential of the subsequent boost node becomes lower specific than the potential of the preceding P-well when, on the P-well, in place of the application of a negative voltage from the external, in which and a switching circuit for switching to apply the negative voltage of the subsequent boost node.

【0027】請求項5にかかる負昇圧回路は、請求項3 The negative booster circuit according to claim 5, claim 3
に記載の負昇圧回路において、入力したクロック信号に対し、該信号のHレベルの時間的区間が所定の時間だけ短く変調されたクロック信号を出力するクロック変調回路を備え、上記クロック変調回路に昇圧用クロック信号を入力し、変調したクロック信号により前記Pウェルを負電圧にポンピングするものである。 With the negative booster circuit according, to the clock signal input, a clock modulation circuit H level time period of the signal outputs a short-modulated clock signal by a predetermined time, the step-up to the clock modulation circuit type the use clock signal is a modulated clock signal which pumping the P-well to a negative voltage.

【0028】請求項6にかかる負昇圧回路は、請求項1 The negative booster circuit according to claim 6, claim 1
ないし請求項5のいずれか一つに記載の負昇圧回路において、該負昇圧回路で、昇圧動作に使用する容量素子の耐電圧を超える電位のかかるノード間に配置された、直列接続した容量素子間の中間ノードを、回路非動作時に所定の初期電位に設定するリセット回路を備えたものである。 Or in the negative booster circuit according to claim 5, in the negative booster circuit, disposed between consuming potential exceeding the withstand voltage of the capacitor to be used in the step-up operation node, a capacitor connected in series an intermediate node between, those having a reset circuit for setting a predetermined initial potential when the circuit is inoperative.

【0029】請求項7にかかる不揮発性半導体記憶装置は、請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を内蔵するものである。 [0029] 7. The nonvolatile semiconductor memory device according to are those incorporating a negative booster circuit according to any one of claims 1 to 6.

【0030】請求項8にかかる半導体回路装置は、請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を内蔵するものである。 The semiconductor circuit device according to claim 8, in which a built-in negative booster circuit according to any one of claims 1 to 6.

【0031】 [0031]

【発明の実施の形態】(実施の形態1)本発明の実施の形態1による、負昇圧回路は、当該回路で用いられるN DETAILED DESCRIPTION OF THE INVENTION According to a first embodiment of the present invention (Embodiment 1), the negative booster circuit is used in the circuit N
チャネルMOSトランジスタとして、トリプル・ウェル構造のNチャネルMOSトランジスタを用い、そのPウェル、Deep−Nウェルの電位を浮遊電位にすることにより、寄生NPNバイポーラトランジスタを無効にするものである。 As channel MOS transistor, an N-channel MOS transistor of triple well structure, by the P-well, the potential of the Deep-N-well to a floating potential, is to disable the parasitic NPN bipolar transistor.

【0032】図2は、本実施の形態1による負昇圧回路で用いられる、トリプル・ウェル構造のNチャネルMO [0032] FIG. 2 is used in the negative booster circuit according to the first embodiment, the triple well structure N-channel MO
Sトランジスタの断面を示す図である。 It is a diagram showing a cross section of the S transistor. 図3は、図2のトリプル・ウェル構造のNチャネルMOSトランジスタを用いた負昇圧回路である。 Figure 3 is a negative booster circuit using N-channel MOS transistor of triple well structure of FIG. 図2において、201は、 2, 201,
P型シリコンウェハ、202は、前記P型シリコンウェハ201上に構成されたDeep−Nウェル、203 P-type silicon wafer, 202, Deep-N wells constructed on the P-type silicon wafer 201, 203
は、前記Deep−Nウェル202上に構成されたPウェル、208は、浮遊電位のPウェル端子、209は、 Is P-well that is configured on the Deep-N wells 202, 208, P-well terminal of the floating potential, 209,
浮遊電位のDeep−Nウェル端子、M201は、前記Pウェル203上に構成されたNチャネルMOSトランジスタ、Q201は、前記NチャネルMOSトランジスタM201のトリプル・ウェル構造に寄生するNPNバイポーラトランジスタ、C201、C202は、図示しない昇圧用クロックに同期することにより、それぞれノードN202、N203の電位を増減させる容量である。 Deep-N well terminal of floating potential, M201, the N-channel MOS transistor formed on a P-well 203, Q201 is NPN bipolar transistor parasitic on the triple well structure of the N-channel MOS transistor M201, C201, C202 , by synchronizing to the boosting clock (not shown), a capacity increase or decrease the potential of the node N202, N203, respectively. 図3において、CLKA、CLKBは、昇圧用クロックである。 In FIG. 3, CLKA, CLKB is boosting clock.

【0033】このように構成される、本実施の形態1による負昇圧回路における、NチャネルMOSトランジスタM201の寄生NPNバイポーラトランジスタQ20 [0033] Thus configured, in the negative booster circuit according to the first embodiment, the parasitic NPN bipolar transistor of N-channel MOS transistor M201 Q20
1を無効にする昇圧動作を、以下に説明する。 The step-up operation to disable the 1, will be described below. Pウェル203、Deep−Nウェル202は、分離されているので、それぞれの電位を特定の電位または浮遊電位(フローティング)に設定することができる。 P-well 203, Deep-N wells 202, since they are separated, it is possible to set the respective potentials specific potential or floating potential (floating). Pウェル20 P-well 20
3、Deep−Nウェル202を浮遊電位にすることによって、寄生NPNバイポーラトランジスタQ201のベースおよびコレクタの電位がフローティングになり、 3, by the Deep-N-well 202 to the floating potential, the potential of the base and collector of the parasitic NPN bipolar transistor Q201 becomes floating,
図示しない昇圧用クロックに容量C201が同期することによる昇圧動作によって、Pウェル203からノードN202にベース電流Ibが流れても、Deep−Nウェル202がフローティングであるため、Deep−N Since the boosting operation by the capacitance C201 to the step-up clock (not shown) are synchronized, even if the base current Ib flows from the P-well 203 to node N202, Deep-N-well 202 is floating, Deep-N
ウェル202中に存在する電荷が初期に流れるだけで、 In the charge present in the well 202 only flows initially,
定常的なコレクタ電流Ieが発生しなくなる。 Steady-state collector current Ie does not occur.

【0034】このように、本実施の形態1による負昇圧回路は、Pウェル203、Deep−Nウェル202を浮遊電位としたトリプル・ウェル構造のNチャネルMO [0034] Thus, the negative booster circuit according to the first embodiment, the P-well 203, Deep-N wells 202 a triple well structure in which a floating potential N-channel MO
SトランジスタM201を備えたことで、寄生NPNバイポーラトランジスタQ201を無効とし、効率のよい負昇圧回路を実現することが可能となる。 By having the S transistor M201, and disabling the parasitic NPN bipolar transistor Q201, it is possible to realize the negative booster circuit efficient.

【0035】(実施の形態2)本発明の実施の形態2による、負昇圧回路は、実施の形態1のようにDeep− [0035] According to the second embodiment (Embodiment 2) The present invention, the negative booster circuit, as in the first embodiment Deep-
Nウェルの電位を浮遊電位にする、しないに関わらず、 The potential of the N-well to a floating potential, regardless of the city,
レベル検知回路、及びスイッチ回路を用いてPウェル/ P-well by using the level detecting circuit, and the switch circuit /
ベース電位をN+拡散/エミッタ電位よりも低く保つことにより、寄生NPNバイポーラトランジスタを無効にするものである。 By keeping the base potential N + diffusion / lower than the emitter potential, is to disable the parasitic NPN bipolar transistor.

【0036】図4は、本実施の形態2による負昇圧回路で用いられる、レベル検知回路、スイッチ回路、及び外部負昇圧回路により、Pウェル/ベース電位とN+拡散/エミッタ電位とを制御した、負昇圧回路の一部を示す回路図である。 [0036] FIG. 4 is used in the negative booster circuit according to the second embodiment, the level detection circuit, switching circuit, and an external negative booster circuit, and controls the P-well / base potential and the N + diffusion / emitter voltage, it is a circuit diagram showing a part of the negative booster circuit. 図5は、図4のレベル検知回路を具体的に構成した回路図、図6は、図4のスイッチ回路を具体的に構成した回路図である。 Figure 5 is specifically configured by a circuit diagram of the level detecting circuit of FIG. 4, FIG. 6 is a circuit diagram specifically constituting the switching circuit of FIG. 図4において、M401、 In FIG. 4, M401,
M402は、トリプル・ウェル構造のNチャネルMOS M402 is, of triple-well structure N-channel MOS
トランジスタ、Q401、Q402は、前記NチャネルMOSトランジスタに寄生するNPNバイポーラトランジスタ、CLKA、CLKBは、昇圧用クロック、40 Transistor, Q401, Q402 are NPN bipolar transistor parasitic on the N-channel MOS transistor, CLKA, CLKB is boosting clock, 40
1、405は、それぞれクロックCLKA、CLKBとレベル検知回路402からの出力を入力として、ノードN402、N407に出力するAND型回路、402 1,405, respectively clock CLKA, and receives outputs from CLKB and the level detection circuit 402, the AND type circuit for outputting to the node N402, N407, 402
は、ノードN406の電位を検知することにより、ノードN405にLレベルまたはHレベルの出力をするレベル検知回路、403は、NチャネルMOSトランジスタM401、M402のPウェルに一定の負電圧を印加する外部負昇圧回路、404は、ノードN406とノードN409の電位を比較し、前記比較の結果、前記ノードN406、N409のいずれかをノードN403につなぐスイッチ回路、C401、C402は、それぞれクロックCLKA、CLKBに同期してノードN401、N , By detecting the potential of the node N406, the level detecting circuit to a node N405 to the output of the L level or H level, 403 external for applying a constant negative voltage to the P-well of the N-channel MOS transistors M401, M402 negative booster circuit, 404 compares the potential of the node N406 and the node N409, the result of the comparison, a switch circuit for connecting one of the nodes N406, N409 to the node N403, C401, C 402, respectively clock CLKA, the CLKB synchronization with the node N401, N
404の電位を増減させる容量である。 404 is a capacitor for increasing or decreasing the potential of. 図5において、 In FIG. 5,
501、502、503は、インバータ、M501、M 501, 502, 503 inverter, M501, M
502は、NチャネルMOSトランジスタ、M503、 502, N-channel MOS transistor, M503,
M504は、PチャネルMOSトランジスタである。 M504 is a P-channel MOS transistor. 図6において、601は、レベル差検知回路、602は、 6, 601, the level difference detection circuit, 602,
電圧レベル変換付きインバータ、603は、電圧レベル変換付きバッファ、M601、M602は、NチャネルMOSトランジスタ、605、606は、それぞれ、後段の昇圧ノード、外部負昇圧回路の電位をスイッチ回路に入力する入力端子、604は、スイッチ回路の出力である。 Voltage level conversion with inverter 603, the voltage level conversion buffered, M601, M602 are N-channel MOS transistor, 605 and 606, respectively, an input for inputting subsequent boost node, the potential of the external negative booster circuit to the switch circuit terminal, 604 is an output of the switch circuit.

【0037】このように構成される、本実施の形態2による負昇圧回路における、寄生NPNバイポーラトランジスタQ401を無効にする昇圧動作を、以下に説明する。 [0037] be described thus constructed, in the negative booster circuit according to the second embodiment, the boosting operation to disable the parasitic NPN bipolar transistor Q401, below. まず、図5のレベル検知回路について説明する。 It will be described first level detecting circuit in FIG. 図5のレベル検知回路は、VBB端子にモニターする負電圧、すなわち、今回はPウェルの電位を与え、NチャネルMOSトランジスタのしきい値電圧を基準値として、 Level detecting circuit of FIG. 5, a negative voltage monitor VBB terminal, i.e., this time giving a potential of the P-well, as a reference value the threshold voltage of the N-channel MOS transistor,
その定倍の値で負電圧を検知できる。 A negative voltage can be detected by the value of the doubler. 図5では、直列されたNチャネルMOSトランジスタM501、M502 In Figure 5, series with N-channel MOS transistors M501, M502
によって、NチャネルMOSトランジスタM501、M By, N-channel MOS transistor M501, M
502のしきい値の2倍だけVSSより低い負電圧が入力されたときに、インバータ501の入力がVDDから負電圧になり、インバータ501の出力がHレベルになり、インバータ502、503により、出力端子LVがLレベルからHレベルになる。 By twice the 502 threshold when lower than the VSS negative voltage is input, the input of the inverter 501 becomes a negative voltage from VDD, the output of inverter 501 goes to H level, the inverter 502, the output terminal LV changes from the L level to the H level.

【0038】次に、図6のスイッチ回路について説明する。 Next, a description will be given switching circuit of Figure 6. レベル差検知回路601は、ノードN601に入力される負昇圧回路の後段の昇圧ノードの電位と、ノードN602に入力される外部負昇圧回路の出力電位とを比較し、ノードN601の電位がノードN602の電位よりも所定の設定値だけ低い時には、ノードN603にL Level difference detection circuit 601, the potential of the subsequent boost node of the negative booster circuit, compares the output potential of the external negative booster circuit is input to the node N602, the potential of the node N601 is a node that is input to the node N601 N602 of when lower by a predetermined set value than the potential, L to node N603
レベルの出力をし、また、そうでない時には、ノードN The output of the level, also when not, the node N
603にHレベルの出力をするものである。 603 in which the output of the H level. したがって、後段の昇圧ノードの電位の方が外部負昇圧回路の出力電位よりも所定の設定値だけ低い時には、N603はLレベルとなり、電圧レベル変換付きインバータ602 Accordingly, when the direction of the potential of the subsequent boost node is lower by a predetermined set value than the output potential of the external negative booster circuit, N603 becomes L level, the voltage level conversion inverter with 602
によってNチャネルMOSトランジスタM602はOF N-channel MOS transistor M602 by the OF
Fとなり、一方NチャネルMOSトランジスタM601 F becomes, whereas N-channel MOS transistor M601
は電圧レベル変換付きバッファ603によってONとなるため、出力604は、後段の昇圧ノードの電位となる。 Since the ON by a voltage level converter with buffer 603, the output 604 becomes the potential of the subsequent boost node. すなわち、入力605が出力604とつながる。 That is, the input 605 connected to the output 604. また、後段の昇圧ノードの電位の方が外部負昇圧回路の出力電位よりも所定の設定値だけ低くない時には、N60 Further, when the direction of the potential of the subsequent boost node is not lower by the predetermined set value than the output potential of the external negative booster circuit, N60
3はHレベルとなり、NチャネルMOSトランジスタM 3 becomes the H level, N-channel MOS transistor M
601はOFFとなり、一方NチャネルMOSトランジスタM602はONになるため、出力604は、外部負昇圧回路の電位となる。 601 Since turned OFF, whereas N-channel MOS transistor M602 is made ON, the output 604 becomes the potential of the external negative booster circuit. すなわち、入力606が出力6 That is, the input 606 output 6
04とつながることになる。 It will be connected with 04.

【0039】次に、図4のレベル検知回路402、及びスイッチ回路404、406を用いた負昇圧動作について、特にNチャネルMOSトランジスタM401に関して説明する。 Next, the negative step-up operation using the level detecting circuit 402, and the switch circuit 404, 406 in FIG. 4, in particular be described with respect to N-channel MOS transistor M401. まず、負昇圧回路の動作の開始時においては、ノードN409とノードN406は、ほぼ同電位であるため、スイッチ回路404は、ノードN406とノードN403をつなぐ。 First, at the start of the operation of the negative booster circuit, the node N409 and the node N406 is almost the same potential, the switch circuit 404 connects the node N406 and the node N403. そして、外部負昇圧回路403 Then, the external negative booster circuit 403
が、まだ十分な負電圧を生成していないときには、ノードN406の電位をレベル検知回路402に入力することにより、レベル検知回路402のノードN405への出力がLレベルとなり、AND型回路401のノードN But when not generating yet sufficiently negative voltage, by inputting the potential at the node N406 to the level detection circuit 402, the output to the node N405 of the level detecting circuit 402 becomes the L level, the node of the AND type circuit 401 N
402への出力は、クロックCLKAのレベルに関わらずLレベルであり、負昇圧動作は開始されない。 Output to 402 is L level regardless of the level of the clock CLKA, the negative step-up operation is not started. 次に、 next,
外部負昇圧回路403が、レベル検知回路402で設定した設定値より大きな負電圧を生成したときには、レベル検知回路402がそのことを検知し、ノードN405 External negative booster circuit 403, when generating a large negative voltage than the set value set by the level detection circuit 402, the level detection circuit 402 detects that the node N405
への出力がHレベルとなる。 Output to become H level. これにより、AND型回路401のノードN402への出力は、クロックCLKA Thus, the output to the node N402 of the AND type circuit 401, a clock CLKA
と同じクロック信号となり、負昇圧動作が開始される。 It is the same clock signal as a negative step-up operation is started.
このときには、まだ負昇圧動作が開始されたばかりなので、ノードN406がノードN409よりも電位が低く、スイッチ回路404は、ノードN406とノードN At this time, since just been started yet negative boosting operation, the node N406 is lower potential than the node N409, the switch circuit 404, the node N406 and a node N
403をつないだままである。 403 remains that connects the. このときには、Pウェル/ベース電位は、N+拡散/エミッタ電位よりも低くなっているため、ベース電流Ibは流れず、そのため、D At this time, the P-well / base potential, since the lower than N + diffusion / emitter voltage, the base current Ib does not flow, therefore, D
eep−Nウェル/コレクタからN+拡散/エミッタへのコレクタ電流Ieは発生しない。 eep-N collector current Ie from the well / collector to the N + diffusion / emitter does not occur.

【0040】外部負昇圧回路403からノードN403 [0040] node from external negative booster circuit 403 N403
へ入力する負電圧は、寄生NPNバイポーラトランジスタQ401が動作しなければ定常的な電流負荷はないため、例えば、NチャネルMOSトランジスタの負昇圧回路に比べて多段にはなるがPチャネルMOSトランジスタで構成されたチャージポンプ型負昇圧回路で負電圧を供給することが可能である。 Negative voltage input to, since the parasitic NPN bipolar transistor Q401 is unless steady current load does not operate, for example, becomes the multiple stages as compared to the negative booster circuit of the N-channel MOS transistors of a P-channel MOS transistor it is possible to supply a negative voltage charge pump negative booster circuits. 電流負荷が少ないため、多段ではあるが容量、トランジスタのサイズは小さくても構わない。 Since the current load is small, the multi-stage is in the capacity, the size of the transistors may be reduced.

【0041】また、負昇圧回路が安定してきたら、すなわち、後段の昇圧ノードN409の電位の方が外部負昇圧回路の出力のノードN406の電位よりも所定の設定値だけ低くなると、スイッチ回路404が、ノードN4 Further, when the negative booster circuit has stabilized, i.e., the direction of the potential of the subsequent boost node N409 becomes lower by the predetermined set value than the potential of the node N406 in the output of the external negative booster circuit, the switch circuit 404 , node N4
09とノードN403をつなぐように切り替わるため、 For switching to connect the 09 and node N403,
Pウェルへの入力が、外部負昇圧回路から後段の昇圧ノードに切り替わる。 Input to the P-well is switched from the external negative booster circuit in the subsequent stage of the boost node. このときには、負昇圧回路は安定しているため、後段の昇圧ノードN409は前段のノードN401よりも電位が低く、ベース電流Ibは流れず、 At this time, since the negative booster circuit stable, subsequent boost node N409 is lower potential than preceding node N401, a base current Ib does not flow,
コレクタ電流Ieは発生しない。 The collector current Ie does not occur.

【0042】このように、本実施の形態2による負昇圧回路は、Pウェル/ベース電位をN+拡散/エミッタ電位よりも低く保つレベル検知回路402、及びスイッチ回路404、406を備えたことで、寄生NPNバイポーラトランジスタQ401、Q402を無効にし、効率のよい負昇圧回路を実現することが可能となる。 [0042] Thus, the negative booster circuit according to the second embodiment, by providing the level detecting circuit 402, and the switch circuit 404, 406 keep the P-well / base potential N + diffusion / lower than the emitter potential, disable parasitic NPN bipolar transistor Q401, Q402, it is possible to realize the negative booster circuit efficient.

【0043】なお、本実施の形態2の負昇圧回路では、 Incidentally, in the negative booster circuit of the second embodiment,
レベル検知回路402は図5で具体的に構成されるものとしたが、これは一例であって、例えば、モニターする負電圧が設定値以下になれば出力がLレベルからHレベルになるものであればどのようなレベル検知回路でもよく、同様の効果が得られる。 The level detecting circuit 402 is assumed to be specifically configured in FIG. 5, this is only an example, for example, those output if the negative voltage to be monitored is equal to or smaller than a set value is changed from the L level to the H level It may be any level detecting circuit if the same effect can be obtained.

【0044】また、本実施の形態2の負昇圧回路では、 [0044] Also, in the negative booster circuit of the second embodiment,
スイッチ回路404、406は図6で具体的に構成されるものとしたが、これは一例であって、本実施の形態2 Switch circuits 404, 406 has been assumed to be specifically configured in FIG. 6, this is only an example and the present embodiment 2
で示されるものと同様の機能を有するスイッチ回路であれば図6の回路構成に限定されるものではなく、同様の効果が得られる。 If switch circuits having the same function as those shown in the present invention is not limited to the circuit configuration of FIG. 6, the same effect can be obtained.

【0045】(実施の形態3)本発明の実施の形態3による、負昇圧回路は、クロック変調回路を用いることにより実施の形態2と同様にPウェル/ベース電位をN+ [0045] According to the third embodiment (Embodiment 3) The present invention, the negative booster circuit, as in the second embodiment by using a clock modulation circuit P-well / base potential N +
拡散/エミッタ電位よりも低く保ち、寄生NPNバイポーラトランジスタを無効にするものである。 Spreading / kept lower than the emitter potential, is to disable the parasitic NPN bipolar transistor.

【0046】図7は、クロック変調回路を用いたチャージポンプ型負昇圧回路と、前記クロック変調回路への入力、出力波形を示した図である。 [0046] Figure 7 is a charge pump type negative booster circuit using a clock modulation circuit, an input, showing the output waveform diagram of the said clock modulation circuit. 図7において、CLK In FIG. 7, CLK
A、CLKBは、同じ周波数で、位相が互いに逆である昇圧用クロック、701、702は、それぞれクロックCLKA、CLKBを入力波形として、入力波形と同波形のノードN702、N706への出力波形と、クロックCLKA、CLKBに比べて、所定の時間遅く立ち上がり、また、早く立ち下がる、Hレベルの時間的区間が短く変調されたノードN704、N708への出力波形とを生成するクロック変調回路、C701、C702、 A, CLKB is at the same frequency, step-up clock phase are opposite to each other, 701 and 702, and an output waveform of each clock CLKA, the input waveform to CLKB, the input waveform and the waveform node N702, the N706, clock CLKA, compared to CLKB, rising late given time, also, fast falls, the clock modulation circuit H level time period to produce an output waveform of the node N704, N708 which is modulated short, C701, C702 ,
C703、C704は、クロック変調回路701、70 C703, C704, the clock modulation circuit 701,70
2からの出力に同期してそれぞれノードN701、N7 Each synchronization node to the output from the 2 N701, N7
03、N705、N707の電位を増減させる容量、M 03, N705, N707 of the capacity to increase or decrease the potential, M
701、M702は、トリプル・ウェル構造のNチャネルMOSトランジスタ、Q701、Q702は、トリプル・ウェル構造に寄生するNPNバイポーラトランジスタである。 701, M702 is N-channel MOS transistor of triple well structure, Q701, Q 702 is a NPN bipolar transistor parasitic on triple well structure.

【0047】このように構成される、本実施の形態3による負昇圧回路における、寄生NPNバイポーラトランジスタQ701、Q702を無効にする負昇圧動作を、 [0047] Thus configured, in the negative booster circuit of the third embodiment, the negative step-up operation to disable the parasitic NPN bipolar transistor Q701, Q 702,
以下に説明する。 It will be described below. まず、クロックCLKA、CLKBと同波形のノードN702、N706は、容量C701、 First, the clock CLKA, the node N702, N706 of CLKB same waveform, capacitance C701,
C703を介し、NチャネルMOSトランジスタM70 Through C703, N-channel MOS transistor M70
1、M702のN+拡散・ノードN701、N705をポンピングして、昇圧動作を行う。 1, the N + diffusion node N701, N705 of M702 by pumping performs the boosting operation. このとき、クロック変調回路701、702によって変調されたノードN7 At this time, the node modulated by the clock modulation circuit 701 and 702 N7
04、N708の出力波形を使用して、容量C702、 04, by using the output waveform of the N708, capacity C702,
C704をポンピングすることにより、NチャネルMO By pumping the C704, N-channel MO
SトランジスタM701、M702のPウェルの電位を負電圧に引き下げる。 Lowering the potential of the P-well of the S transistor M701, M702 negative voltage. この負昇圧動作によってNチャネルMOSトランジスタM701、M702のPウェルが負電圧に引き下げられた区間に、ノードN702、N7 This negatively boosted P-well of the N-channel MOS transistors M701, M702 by operation is pulled to the negative voltage period, the node N702, N7
06がHレベルからLレベルになりノードN701、N 06 changes from H level to L level node N701, N
705を負電圧に引き下げる。 Reduce the 705 to the negative voltage. よって、Pウェルの電位がN+拡散領域よりタイミング的に先に負電位になるため、ベースからエミッタへのベース電流が流れず、寄生NPNバイポーラトランジスタQ701、Q702がアクティブにならず、効率のよい昇圧動作が得られる。 Therefore, the potential of the P-well is at a negative potential to the timing to before the N + diffusion region, the base current to the emitter does not flow from the base, not parasitic NPN bipolar transistor Q701, Q 702 becomes active, efficient booster operation is obtained.

【0048】このように、本実施の形態3による負昇圧回路は、Pウェル/ベース電位をN+拡散/エミッタ電位よりも低く保つため、クロック変調回路701、70 [0048] Thus, the negative booster circuit of the third embodiment, to keep the P-well / base potential N + diffusion / lower than the emitter potential, the clock modulation circuit 701,70
2を備えたことで、寄生NPNバイポーラトランジスタQ701、Q702を無効にし、効率のよい負昇圧回路を実現することが可能となる。 By having two, to disable the parasitic NPN bipolar transistor Q701, Q 702, it is possible to realize the negative booster circuit efficient.

【0049】(実施の形態4)本発明の実施の形態4による負昇圧回路は、負昇圧回路によって発生した高電圧に耐えられるように、容量を直列接続して一つの容量にかかる電圧を分圧した場合に、その容量間の電位を昇圧動作の開始時にリセットする回路を備えることにより、 The negative booster circuit according to a fourth embodiment of the present invention (Embodiment 4) to withstand the high voltage generated by the negative booster circuit, minute voltage applied to one capacitor in series connected capacitive when pressure, by providing a circuit for resetting the potential between the volume at the start of the boosting operation,
効果的な昇圧動作を可能としたものである。 It is obtained by allowing an effective boosting operation.

【0050】本発明では、図1の103に示すような中間ノードをリセットする回路を用いて、スタンバイ時にノードN102をVSSに接地する。 [0050] In the present invention, by using a circuit for resetting the intermediate nodes as shown in 103 of FIG. 1, to ground the node N102 to the VSS in the standby. VSSへのパスは、PチャネルMOSトランジスタを使っており、リセット時にゲートに負電圧を入力してPチャネルMOSトランジスタを動作させる。 Path to VSS is using P-channel MOS transistor, to operate the P-channel MOS transistor to enter a negative voltage to the gate at the time of reset. このリセット時に使用する負電圧は、図8に示すようなPチャネルMOSクロスカップル型負電圧発生回路などを使用する。 A negative voltage used for this reset uses such as P-channel MOS cross coupled negative voltage generating circuit as shown in FIG. その他、負電圧を発生する手法はあると思うが、ここで使用する負電圧はPチャネルMOSトランジスタで中間ノードの電位をリセットするためのものであるので、PチャネルMOS Other, since I think the technique for generating a negative voltage is a negative voltage used herein is for resetting the potential of the intermediate node in the P-channel MOS transistors, P-channel MOS
トランジスタのしきい値より若干大きい負電圧があればよく、連続的な供給も必要ない。 Sufficient if a negative voltage slightly higher than the threshold value of the transistor, no need for continuous supply. なお、図18の従来例のリセット手段1801は、昇圧回路の中間をリセットするものであって、容量を直列接続した中間ノードをリセットするものではないが、そのリセット回路を直列接続した容量の中間ノードにつなぐことにより、中間ノードのリセット回路として用いてもよい。 Incidentally, the conventional example of the reset means 1801 in FIG. 18 is for resetting the intermediate booster circuit, but not to reset the intermediate nodes connected in series to capacity, intermediate volume the reset circuit connected in series by connecting to the node, it may be used as a reset circuit for the intermediate nodes.

【0051】このように、本実施の形態4による負昇圧回路は、中間ノードのリセット回路を備えたことで、一度昇圧動作を停止した後に、直列接続した容量間に溜まった電荷をリセット回路により消去し、昇圧動作を再開するときに、起動時間を短縮できる、効率の良い負昇圧回路を実現することが可能となる。 [0051] Thus, the negative booster circuit according to the fourth embodiment, by providing the reset circuit of the intermediate node, after stopping once boosting operation, the reset circuit charges accumulated in capacitance connected in series erased, when resuming the boosting operation can reduce the startup time, it is possible to realize the negative booster circuit efficient.

【0052】(実施の形態5)本発明の実施の形態5による不揮発性半導体記憶装置は、フラッシュEEPRO [0052] nonvolatile semiconductor memory device according to a fifth embodiment of the present invention (Embodiment 5) flash EEPRO
Mのような不揮発性半導体記憶装置に負昇圧回路を内蔵するものである。 In which a built-in negative booster circuit in the nonvolatile semiconductor memory device such as a M. 図9は、負昇圧回路を内蔵した不揮発性半導体記憶装置を示す図である。 Figure 9 is a diagram showing a nonvolatile semiconductor memory device having a built-in negative booster circuit. このように、本実施の形態5による不揮発性半導体記憶装置は、装置内部に負昇圧回路を備えたことで、単一電源によるフラッシュEEPROMの読み出し、消去、書き込みの動作を可能にし、高効率、小型化可能な不揮発性半導体記憶装置を実現することが可能となる。 Thus, the non-volatile semiconductor memory device according to the fifth embodiment, by providing the negative booster circuit in the apparatus, to allow the flash EEPROM with a single power reading, erasing, the operations of writing, a high efficiency, it is possible to realize a compact non-volatile semiconductor memory device.

【0053】(実施の形態6)本発明の実施の形態6による半導体回路装置は、該半導体回路装置に、負昇圧回路を内蔵するものである。 [0053] The semiconductor circuit device according to a sixth embodiment (Embodiment 6) The present invention, in the semiconductor circuit device, in which a built-in negative booster circuit. 図10は、フラッシュEEP FIG. 10 is a flash EEP
ROM・コアを内蔵した半導体回路装置を示す図である。 It is a diagram showing a semiconductor circuit device with a built-in ROM · core. このように、本実施の形態6による半導体回路装置は、負昇圧回路を内蔵することで、フラッシュEEPR Thus, the semiconductor circuit device according to the sixth embodiment, by incorporating the negative booster circuit, a flash EEPR
OM・コアの消去、書き込みの動作以外の目的にも、その負電圧を使用することができ、チップ外部から負電圧を入力する必要がなく、単一電源による動作が可能で、 Clear OM · core, also for purposes other than the operation of writing, it is possible to use the negative voltage, it is not necessary to enter a negative voltage from the outside of the chip, can operate with a single power supply,
低コスト化を実現することが可能となる。 It is possible to realize cost reduction.

【0054】 [0054]

【発明の効果】請求項1の負昇圧回路によれば、トリプル・ウェル構造のNチャネルMOSトランジスタで構成する負昇圧回路において、NチャネルMOSトランジスタのPウェルをベース端子とするトリプル・ウェル構造の半導体MOSプロセス特有の寄生NPNバイポーラトランジスタの影響を抑制して、高効率な昇圧動作を実現できる効果がある。 Effects of the Invention] According to the negative booster circuit of claim 1, in the negative booster circuit constituted by N-channel MOS transistor of triple well structure, a triple well structure for the P-well of the N-channel MOS transistor and the base terminal by suppressing the influence of the semiconductor MOS process specific parasitic NPN bipolar transistor, an effect that can realize a high efficiency step-up operation. また、PチャネルMOSトランジスタで負電圧を取り扱う際に問題となる基板バイアス効果がNチャネルMOSトランジスタでは発生しないため、 Further, since the substrate bias effect which is a problem when handling negative voltage P-channel MOS transistor does not occur in the N-channel MOS transistor,
NチャネルMOSトランジスタで構成した負昇圧回路はPチャネルMOSトランジスタの負昇圧回路に比べて、 Negative booster circuit constituted by N-channel MOS transistor as compared with the negative booster circuit of P-channel MOS transistor,
高効率な昇圧能力と低電圧動作可能な負昇圧回路を実現できる効果がある。 There is an effect that can realize a high efficiency boost capability and low voltage operable negative booster circuit.

【0055】請求項2の負昇圧回路によれば、請求項1 [0055] According to the negative booster circuit according to claim 2, claim 1
に記載の負昇圧回路において、前記Pウェルの電位と、 In the negative booster circuit according to a potential of said P-well,
Deep−Nウェルの電位とを浮遊電位とすることにより、トリプル・ウェル構造に寄生するNPNバイポーラトランジスタの影響を抑制し、高効率で、低電圧動作することが可能となる効果がある。 By the potential of the Deep-N-well and the floating potential, to suppress the influence of the NPN bipolar transistor parasitic on the triple well structure, a high efficiency, there is an effect that it is possible to operate a low voltage.

【0056】請求項3の負昇圧回路によれば、請求項1 [0056] According to the negative booster circuit of claim 3, claim 1
に記載の負昇圧回路において、前記Pウェルに負電圧を印加することにより、トリプル・ウェル構造に寄生するNPNバイポーラトランジスタの影響を抑制し、高効率で、低電圧動作可能となる効果がある。 In the negative booster circuit according to, by applying a negative voltage to the P-well, to suppress the influence of the NPN bipolar transistor parasitic on the triple well structure, a high efficiency, there is an effect that allows low-voltage operation.

【0057】請求項4の負昇圧回路によれば、請求項3 [0057] According to the negative booster circuit of claim 4, claim 3
に記載の負昇圧回路において、前記Pウェルに、外部より負電圧を印加し、前記Pウェルが特定の負電圧になったとき、このことを検知し、該負昇圧回路の昇圧用クロックを供給するレベル検知回路と、該負昇圧回路の前段のPウェルの電位と後段の昇圧ノードの電位とを比較し、後段の昇圧ノードの電位が前段のPウェルの電位よりも特定の電位低くなったとき、前記Pウェルに、前記外部からの負電圧の印加に代えて、前記後段の昇圧ノードの負電圧を印加するように切り替えるスイッチ回路と、を備えたことにより、絶えず、Pウェルの電位をD In the negative booster circuit according to, on the P-well, when a negative voltage is applied from the outside, the P-well becomes a specific negative voltage, this detects, supplying boosting clock of the negative booster circuit a level detecting circuit for, by comparing the potential of the subsequent boost node of the preceding P-well of the negative booster circuit, the potential of the subsequent boost node becomes lower specific than the potential of the preceding P-well when, on the P-well, in place of the application of a negative voltage from the outside, by which and a switching circuit for switching to apply the negative voltage of the subsequent boost node, constantly, the potential of the P-well D
eep−Nウェルの電位よりも低くすることができ、そのことにより、トリプル・ウェル構造に寄生するNPN It can be lower than the potential of eep-N-well, by its, NPN parasitic on triple well structure
バイポーラトランジスタのベース電流を発生させないため、前記NPNバイポーラトランジスタを無効とすることが可能で、高効率となり、また、低電圧動作可能となる効果がある。 Order to prevent a base current of the bipolar transistor, can be invalidated the NPN bipolar transistor becomes a high efficiency, and there is an effect that enables low-voltage operation.

【0058】請求項5の負昇圧回路によれば、請求項3 [0058] According to the negative booster circuit of claim 5, claim 3
に記載の負昇圧回路において、入力したクロック信号に対し、該信号のHレベルの時間的区間が所定の時間だけ短く変調されたクロック信号を出力するクロック変調回路を備え、上記クロック変調回路に昇圧用クロック信号を入力し、変調したクロック信号により前記Pウェルを負電圧にポンピングすることによって、絶えず、Pウェルの電位をDeep−Nウェルの電位よりも低くすることができ、そのことにより、トリプル・ウェル構造に寄生するNPNバイポーラトランジスタのベース電流を発生させないため、前記NPNバイポーラトランジスタを無効とすることが可能で、高効率となり、また、低電圧動作可能となる効果がある。 With the negative booster circuit according, to the clock signal input, a clock modulation circuit H level time period of the signal outputs a short-modulated clock signal by a predetermined time, the step-up to the clock modulation circuit type the use clock signal, by pumping the P-well to a negative voltage by modulated clock signal constantly, it is possible to make the potential of the P-well below the potential of the Deep-N wells, by its triple - order to prevent a base current of the NPN bipolar transistor parasitic on the well structure, can be invalidated the NPN bipolar transistor becomes a high efficiency, and there is an effect that enables low-voltage operation.

【0059】請求項6の負昇圧回路によれば、請求項1 [0059] According to the negative booster circuit of claim 6, claim 1
ないし請求項5のいずれか一つに記載の負昇圧回路において、該負昇圧回路で、昇圧動作に使用する容量素子の耐電圧を超える電位のかかるノード間に配置された、直列接続した容量素子間の中間ノードを、回路非動作時に所定の初期電位に設定するリセット回路を備えたことにより、負昇圧回路の再起動時にも、直列接続した容量素子の中間ノードをリセットすることができ、前記中間ノードに電荷が溜まらず、再起動後、昇圧動作の安定化までの時間が短縮し、高速に昇圧電圧を得ることが可能となり、また、復帰時の消費電力が低くなる効果がある。 Or in the negative booster circuit according to claim 5, in the negative booster circuit, disposed between consuming potential exceeding the withstand voltage of the capacitor to be used in the step-up operation node, a capacitor connected in series an intermediate node between, by providing a reset circuit for setting a predetermined initial potential when the circuit is inoperative, even when restarting the negative booster circuit, it is possible to reset the intermediate node of the capacitive elements connected in series, wherein without charge to the intermediate node accumulate, after restarting, shorten the time to stabilize the boosting operation, high speed it is possible to obtain the boosted voltage and the power consumption during the return there is an effect to be low.

【0060】請求項7の不揮発性半導体記憶装置によれば、請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を前記不揮発性半導体記憶装置に内蔵することにより、単一電源で高電圧を得ることが可能となり、チップ外部に複数電源を必要としないため、コストダウンできるという効果がある。 [0060] According to the nonvolatile semiconductor memory device according to claim 7, by incorporating the non-volatile semiconductor memory device of the negative booster circuit according to any one of claims 1 to 6, a single power source in it is possible to obtain a high voltage, since it does not require multiple power outside the chip, there is an effect that it costs.

【0061】請求項8の半導体回路装置によれば、請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を前記半導体回路装置に内蔵することにより、単一電源で高電圧を得ることが可能となり、チップ外部に複数電源を必要としないため、コストダウンできるという効果がある。 [0061] According to the semiconductor circuit device according to claim 8, by incorporating the negative booster circuit according to any one of claims 1 to 6 to the semiconductor circuit device, a high voltage from a single supply obtained it becomes possible, since it does not require multiple power outside the chip, there is an effect that it costs.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のNチャネルMOSトランジスタ構成の負昇圧回路を示す回路図である。 Is a circuit diagram showing a negative booster circuit of the N-channel MOS transistor structure of the present invention; FIG.

【図2】本発明の実施の形態1のトリプル・ウェル構造のNチャネルMOSトランジスタとウェル構造を示す図である。 2 is a diagram showing an N-channel MOS transistor and the well structure of the triple well structure of the first embodiment of the present invention.

【図3】本発明の実施の形態1に記載のNチャネルMO N-channel MO according to the first embodiment of the present invention; FIG
Sトランジスタ構成のチャージポンプ型負昇圧回路を示す回路図である。 It is a circuit diagram showing a charge pump negative booster circuit of the S transistor configuration.

【図4】本発明の実施の形態2に記載の負昇圧回路を示す図である。 Is a diagram showing a negative booster circuit according to a second embodiment of the present invention; FIG.

【図5】本発明の実施の形態2に記載のレベル検知回路を示す回路図である。 It is a circuit diagram showing a level detecting circuit according to a second embodiment of the present invention; FIG.

【図6】本発明の実施の形態2に記載のスイッチ回路を示す図である。 Is a diagram showing a switching circuit according to a second embodiment of the present invention; FIG.

【図7】本発明の実施の形態3に記載のクロック変調回路を用いた負昇圧回路(図(a))及びクロック変調回路への入出力波形(図(b))を示す図である。 7 is a diagram showing a negative booster circuit using a clock modulation circuit according (Figure (a)) and input and output waveforms of the clock modulation circuit (Fig. (B)) to a third embodiment of the present invention.

【図8】本発明の実施の形態4に記載のPチャネルMO P-channel MO according to the fourth embodiment of the present invention; FIG
Sクロスカップル型負電圧発生回路を示す回路図である。 Is a circuit diagram showing a S cross-coupled negative voltage generating circuit.

【図9】本発明の実施の形態5に記載の負昇圧回路を内蔵したフラッシュEEPROMを示す図である。 Is a diagram showing a flash EEPROM having a built-in negative booster circuit according to a fifth embodiment of the present invention; FIG.

【図10】本発明の実施の形態6に記載の負昇圧回路を内蔵したシステムLSIを示す図である。 It shows a system LSI that incorporates the negative booster circuit according to a sixth embodiment of the present invention; FIG.

【図11】フラッシュEEPROMの構造(図(a)) [11] The flash EEPROM structures (Fig. (A))
及び読み出し、消去、書き込み時に必要な電圧関係(図(b))を示す図である。 And reading, erasing a diagram showing voltage relationship required at the time of writing (Fig. (B)).

【図12】従来のダイオード構成のチャージポンプ型負昇圧回路(図(a))及びクロック、ノード、出力の波形(図(b))を示す図である。 [12] The charge pump type negative booster circuit of the conventional diode configuration (FIG. (A)) and a clock, a node is a diagram showing an output waveform (Fig. (B)).

【図13】従来のPチャネルMOSトランジスタで構成されたチャージポンプ型負昇圧回路(図(a))及びクロック、ノード、出力の波形(図(b))を示す図である。 13 is a diagram showing a composed of a conventional P channel MOS transistor the charge pump negative booster circuit (Fig. (A)) and a clock, a node, an output waveform (Fig. (B)).

【図14】PチャネルMOSトランジスタの基板バイアス効果(図(a)、図(b))を説明する図である。 [14] P-channel MOS transistor of the substrate bias effect is a diagram illustrating a (FIG. (A), FIG. (B)).

【図15】トリプル・ウェル構造と寄生NPNバイポーラトランジスタを示す図である。 FIG. 15 is a diagram showing a triple-well structure and the parasitic NPN bipolar transistor.

【図16】しきい値相殺方式チャージポンプ型負昇圧回路(図(a))及び各クロックとノードの波形(図(b))を示す図である。 16 is a diagram showing a threshold offset type charge pump type negative booster circuit (Fig. (A)) and waveforms of the clock and the node (Fig. (B)).

【図17】寄生NPNバイポーラトランジスタとNチャネルMOSトランジスタを示す回路図である。 17 is a circuit diagram showing a parasitic NPN bipolar transistor and N-channel MOS transistor.

【図18】昇圧回路のリセット回路を示す回路図である。 18 is a circuit diagram showing a reset circuit of the step-up circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 負昇圧回路 102 Pウェル電位制御部 103 リセット回路 104、105 昇圧クロック制御信号 CLK1、CLK2、CLK3、CLK4 クロック 201 P型シリコンウエハ 202 Deep−Nウェル 203 Pウェル Q201 寄生NPNバイポーラトランジスタ 208 浮遊電位のPウェル端子 209 浮遊電位のDeep−Nウェル端子 CLKA、CLKB クロック 401、405 AND型回路 402 レベル検知回路 403 外部負昇圧回路 404、406 スイッチ回路 501,502,503 インバータ M501,M502 NチャネルMOSトランジスタ 601 レベル差検知回路 602 電圧レベル変換付きインバータ 603 電圧レベル変換付きバッファ 604 スイッチ回路の出力 605、606 スイッチ 101 negative booster circuit 102 P-well potential control unit 103 resets circuit 104 and 105 boost clock control signal CLK1, CLK2, CLK3, CLK4 clock 201 P-type silicon wafer 202 Deep-N wells 203 P-well Q201 of the parasitic NPN bipolar transistor 208 floating potential P well terminal 209 floating potential Deep-N-well terminal CLKA, CLKB clock 401, 405 the AND type circuit 402 level detecting circuit 403 external negative booster circuit 404, 406 switching circuits 501, 502, 503 inverter M501, M502 N-channel MOS transistor 601 the output of the level difference detection circuit 602 a voltage level conversion inverter with 603 voltage level conversion buffered 604 switching circuits 605 and 606 switch 路の入力端子 701、702 クロック変調回路 Q701、Q702 NPNバイポーラトランジスタ Input terminal of the road 701 and 702 the clock modulation circuit Q701, Q 702 NPN bipolar transistor

フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5B025 AD10 AE05 AE06 5H730 AA14 BB02 BB05 DD04 Of the front page Continued (72) inventor Ikuo Fuchigami Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric Industrial Co., Ltd. in the (72) inventor Yoichi Nishida Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric Industrial Co., Ltd. in the F-term ( reference) 5B025 AD10 AE05 AE06 5H730 AA14 BB02 BB05 DD04

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 トリプル・ウェル構造のPウェル内に構成されたNチャネルMOSトランジスタのゲート、ソース、ドレインの各電位を、容量を介したクロックを用いて増減し、負電圧を生成する負昇圧回路において、 前記Pウェルを浮遊電位とするか、または、前記Pウェルを所定の電位としたことを特徴とする負昇圧回路。 1. A gate of the N-channel MOS transistor formed in a P-well of triple well structure, the source, the potentials of the drain, increase or decrease with the clock via the capacitor, the negative booster to generate a negative voltage in the circuit, or a floating potential the P-well, or negative booster circuit, characterized in that the P-well to a predetermined potential.
  2. 【請求項2】 請求項1に記載の負昇圧回路において、 前記Pウェルの電位と、Deep−Nウェルの電位とを浮遊電位とすることを特徴とする負昇圧回路。 2. A negative booster circuit according to claim 1, negative booster circuit, characterized in that the potential of the P-well, the potential of the Deep-N-well and the floating potential.
  3. 【請求項3】 請求項1に記載の負昇圧回路において、 前記Pウェルに負電圧を印加することを特徴とする負昇圧回路。 3. A negative booster circuit according to claim 1, negative booster circuit, which comprises applying a negative voltage to the P well.
  4. 【請求項4】 請求項3に記載の負昇圧回路において、 前記Pウェルに、外部より負電圧を印加し、前記Pウェルが特定の負電圧になったとき、このことを検知し、該負昇圧回路の昇圧用クロックを供給するレベル検知回路と、 該負昇圧回路の前段のPウェルの電位と後段の昇圧ノードの電位とを比較し、後段の昇圧ノードの電位が前段のPウェルの電位よりも特定の電位低くなったとき、前記Pウェルに、前記外部からの負電圧の印加に代えて、前記後段の昇圧ノードの負電圧を印加するように切り替えるスイッチ回路と、を備えたことを特徴とする負昇圧回路。 In the negative booster circuit according to claim 3, said P-well, a negative voltage is applied from the outside, when the P-well becomes a specific negative voltage, detects this fact, negative a level detecting circuit for supplying a boosted clock of the booster circuit, and compares the potential of the potential and subsequent boosting node of the preceding P-well of the negative booster circuit, the potential of the subsequent boosting node of the preceding P-well potential when becomes lower specific potential than the P-well, in place of the application of a negative voltage from the outside, further comprising a switch circuit for switching to apply the negative voltage of the subsequent boost node negative booster circuit according to claim.
  5. 【請求項5】 請求項3に記載の負昇圧回路において、 入力したクロック信号に対し、該信号のHレベルの時間的区間が所定の時間だけ短く変調されたクロック信号を出力するクロック変調回路を備え、 上記クロック変調回路に昇圧用クロック信号を入力し、 5. The negative booster circuit according to claim 3, with respect to a clock signal input, a clock modulation circuit H level time period of the signal outputs a short-modulated clock signal by a predetermined time provided, enter the boosting clock signal to the clock modulation circuit,
    変調したクロック信号により前記Pウェルを負電圧にポンピングすることを特徴とする負昇圧回路。 Negative booster circuit, characterized by pumping the P-well to a negative voltage by modulated clock signal.
  6. 【請求項6】 請求項1ないし請求項5のいずれか一つに記載の負昇圧回路において、 該負昇圧回路で、昇圧動作に使用する容量素子の耐電圧を超える電位のかかるノード間に配置された、直列接続した容量素子間の中間ノードを、回路非動作時に所定の初期電位に設定するリセット回路を備えたことを特徴とする負昇圧回路。 6. The negative booster circuit according to any one of claims 1 to 5, in the negative booster circuit, arranged between consuming potential exceeding the withstand voltage of the capacitor to be used in the step-up operation node been, negative booster circuit, characterized in that the intermediate node between the capacitive elements connected in series, with a reset circuit for setting a predetermined initial potential when the circuit is inoperative.
  7. 【請求項7】 請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を内蔵することを特徴とする不揮発性半導体記憶装置。 7. A nonvolatile semiconductor memory device characterized by a built-in negative booster circuit according to any one of claims 1 to 6.
  8. 【請求項8】 請求項1ないし請求項6のいずれか一つに記載の負昇圧回路を内蔵することを特徴とする半導体回路装置。 8. The semiconductor circuit apparatus characterized by incorporating the negative booster circuit according to any one of claims 1 to 6.
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