JP2001035178A - 特に不揮発性メモリのラインデコーディングのための高電圧転送を行うスイッチ回路 - Google Patents
特に不揮発性メモリのラインデコーディングのための高電圧転送を行うスイッチ回路Info
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Abstract
(57)【要約】
【課題】 高電圧転送用ＣＭＯＳ型のスイッチ回路に関
し、低い電圧の入力信号が存在する場合に、後段の負荷
または回路に対し、スイッチング動作の期間の電流損失
を少なくして高い電圧を転送できるようにすることを目
的とする。 【解決手段】 第１、第３および第３の基準電位ライン
５０、５４、５５と、第１および第３の電位間でスイッ
チング可能な制御信号を受ける制御入力４１ａと、入力
ノードおよび出力ノード７０を有する駆動インバータ段
４４とを具備し、帰還インバータ段４３は第１の上部ト
ランジスタおよび下部トランジスタ５１、５３を備え、
第１の上部トランジスタの制御端子は出力ノードに接続
され、第１の下部トランジスタの制御端子は制御入力に
接続され、帰還インバータ段の中間ノード５８は入力ノ
ードに接続され、起動要素８０、７１は、第３の電位か
ら第２の電位への中間ノードのスイッチングを助けるよ
うに構成される。
し、低い電圧の入力信号が存在する場合に、後段の負荷
または回路に対し、スイッチング動作の期間の電流損失
を少なくして高い電圧を転送できるようにすることを目
的とする。 【解決手段】 第１、第３および第３の基準電位ライン
５０、５４、５５と、第１および第３の電位間でスイッ
チング可能な制御信号を受ける制御入力４１ａと、入力
ノードおよび出力ノード７０を有する駆動インバータ段
４４とを具備し、帰還インバータ段４３は第１の上部ト
ランジスタおよび下部トランジスタ５１、５３を備え、
第１の上部トランジスタの制御端子は出力ノードに接続
され、第１の下部トランジスタの制御端子は制御入力に
接続され、帰還インバータ段の中間ノード５８は入力ノ
ードに接続され、起動要素８０、７１は、第３の電位か
ら第２の電位への中間ノードのスイッチングを助けるよ
うに構成される。
Description
【０００１】
【発明の属する技術分野】本発明は高電圧転送用ＣＭＯ
Ｓ型のスイッチ回路に関する。特に、本発明は、供給電
圧よりも高い電圧（昇圧した読み取り電圧）でもってセ
ルを読み取るような、不揮発性メモリの行デコーダまた
は列デコーダの最終段に関するものである。
Ｓ型のスイッチ回路に関する。特に、本発明は、供給電
圧よりも高い電圧（昇圧した読み取り電圧）でもってセ
ルを読み取るような、不揮発性メモリの行デコーダまた
は列デコーダの最終段に関するものである。
【０００２】一般に知られているように、ますます高密
度の入手可能な不揮発性メモリへの必要性が、多重レベ
ルメモリ（multilevel memories ）の研究につながって
いる。この多重レベルメモリでは、複数のセル（すなわ
ち、メモリセル）のフローティングゲート領域に記憶さ
れた情報が、多くの論理レベルを介してコード化され、
各々のセルに記憶される電荷量を細分することになる。
度の入手可能な不揮発性メモリへの必要性が、多重レベ
ルメモリ（multilevel memories ）の研究につながって
いる。この多重レベルメモリでは、複数のセル（すなわ
ち、メモリセル）のフローティングゲート領域に記憶さ
れた情報が、多くの論理レベルを介してコード化され、
各々のセルに記憶される電荷量を細分することになる。
【０００３】図１は、２レベルのメモリ用のフラッシュ
セルに関するゲート−ソース間電圧Ｖｇｓと、ドレイン
−ソース電流Ｉｄｓとの関係を示す特性曲線である。す
なわち、このメモリでは、各々のメモリセルにおいて、
セルのオン状態およびセルのオフ状態にそれぞれ関連し
た二つの可能な値を有するビットを介して情報がコード
化される。ここで、上記のオン状態またはオフ状態は、
セルの状態がプログラムされているかまたはプログラム
されていないかに依存する。特に、図１において、Ｖｔ
ｖおよびＶｔｗは、フラッシュセルがそれぞれ未使用
（消去済み）セルおよび書き込み済みセルである場合
に、上記フラッシュセルが電流の伝導を開始するゲート
−ソース間電圧Ｖｇｓの値を表す。この種のメモリでは
一般に、論理値“１”は、通常０．５Ｖと２．５Ｖとの
間に含まれる閾値電圧（スレッショールド電圧）Ｖｔｖ
を有する特性に関連し、論理値“０”は、５Ｖより高い
閾値電圧Ｖｔｗを有する特性に関連する。
セルに関するゲート−ソース間電圧Ｖｇｓと、ドレイン
−ソース電流Ｉｄｓとの関係を示す特性曲線である。す
なわち、このメモリでは、各々のメモリセルにおいて、
セルのオン状態およびセルのオフ状態にそれぞれ関連し
た二つの可能な値を有するビットを介して情報がコード
化される。ここで、上記のオン状態またはオフ状態は、
セルの状態がプログラムされているかまたはプログラム
されていないかに依存する。特に、図１において、Ｖｔ
ｖおよびＶｔｗは、フラッシュセルがそれぞれ未使用
（消去済み）セルおよび書き込み済みセルである場合
に、上記フラッシュセルが電流の伝導を開始するゲート
−ソース間電圧Ｖｇｓの値を表す。この種のメモリでは
一般に、論理値“１”は、通常０．５Ｖと２．５Ｖとの
間に含まれる閾値電圧（スレッショールド電圧）Ｖｔｖ
を有する特性に関連し、論理値“０”は、５Ｖより高い
閾値電圧Ｖｔｗを有する特性に関連する。
【０００４】さらに、メモリセルの読み取り動作が、所
定のゲート−ソース間電圧Ｖｇｓにおいてメモリセルに
より吸収された電流を、出力ＣＭＯＳレベルに変換され
た電圧に変換する動作を含むことは、一般に知られてい
る。多重レベルのセルの場合、平面（Ｖｇｓ−Ｉｄｓ平
面）は、四つの論理値“１１”、“１０”、“０１”お
よび“００”に対応する幾つかの特性曲線によって分割
される（例えば、図２に示すように、セル当たり２ビッ
トを記憶する場合が例示されている）。この場合、四つ
の論理値は、四つの異なる閾値Ｖｔ１、Ｖｔ２、Ｖｔ３
およびＶｔ４にそれぞれ対応する。さらに、これらの閾
値は、メモリセルのフローティングゲート領域に記憶さ
れた異なる電荷量に関連する。
定のゲート−ソース間電圧Ｖｇｓにおいてメモリセルに
より吸収された電流を、出力ＣＭＯＳレベルに変換され
た電圧に変換する動作を含むことは、一般に知られてい
る。多重レベルのセルの場合、平面（Ｖｇｓ−Ｉｄｓ平
面）は、四つの論理値“１１”、“１０”、“０１”お
よび“００”に対応する幾つかの特性曲線によって分割
される（例えば、図２に示すように、セル当たり２ビッ
トを記憶する場合が例示されている）。この場合、四つ
の論理値は、四つの異なる閾値Ｖｔ１、Ｖｔ２、Ｖｔ３
およびＶｔ４にそれぞれ対応する。さらに、これらの閾
値は、メモリセルのフローティングゲート領域に記憶さ
れた異なる電荷量に関連する。
【０００５】セルのプログラミングは、不確定性（unce
rtainty ）の影響を受ける。そして、図１および図２の
特性曲線は、両者とも実際に得られる分布の中央の値を
表している。実際に、各々の閾値は、セルの正確な読み
取りを充分可能にする方法によって得られる、先の分布
の最大値および／または次の分布の最小値とは別に、最
小値と最大値との間に含まれる値のそれぞれの分布に関
連している。さらに、各々の閾値電圧の分布は、例えば
図３に示すように、異なる振幅を示す。この図３は、各
々のセルが２ビットを記憶するようなメモリセルに関連
する分布を描いているが、そのスケールは一様ではな
い。
rtainty ）の影響を受ける。そして、図１および図２の
特性曲線は、両者とも実際に得られる分布の中央の値を
表している。実際に、各々の閾値は、セルの正確な読み
取りを充分可能にする方法によって得られる、先の分布
の最大値および／または次の分布の最小値とは別に、最
小値と最大値との間に含まれる値のそれぞれの分布に関
連している。さらに、各々の閾値電圧の分布は、例えば
図３に示すように、異なる振幅を示す。この図３は、各
々のセルが２ビットを記憶するようなメモリセルに関連
する分布を描いているが、そのスケールは一様ではな
い。
【０００６】この場合の読み取り動作もまた、セルを流
れる電流を電圧に変換する動作を含んでいる。さらに、
このようにして得られた電圧は、上記の閾値電圧の分布
間の中間にある異なる電圧値と比較される。多重レベル
のセルを読み取る際に生じる問題の一つは、読み取りの
対象となるセルのゲート端子に印加される読み取り電圧
に関係する。事実、選択された読み取り電圧において、
全ての読み取りセル（できる限り、最も高い閾値でプロ
グラムされたセルを除く）をオン状態にして、変換され
た電圧を異なる電圧レベルと比較することができるよう
にしなければならない。それゆえに、読み取り電圧は、
最後の閾値電圧より少なくとも一つ前の閾値電圧よりも
高くなければならない（例えば、図２のＶｔ３（閾値電
圧）； 図３のＶＲ（読み取り電圧）、ここではＶＲ＝
６Ｖ（ボルト））。
れる電流を電圧に変換する動作を含んでいる。さらに、
このようにして得られた電圧は、上記の閾値電圧の分布
間の中間にある異なる電圧値と比較される。多重レベル
のセルを読み取る際に生じる問題の一つは、読み取りの
対象となるセルのゲート端子に印加される読み取り電圧
に関係する。事実、選択された読み取り電圧において、
全ての読み取りセル（できる限り、最も高い閾値でプロ
グラムされたセルを除く）をオン状態にして、変換され
た電圧を異なる電圧レベルと比較することができるよう
にしなければならない。それゆえに、読み取り電圧は、
最後の閾値電圧より少なくとも一つ前の閾値電圧よりも
高くなければならない（例えば、図２のＶｔ３（閾値電
圧）； 図３のＶＲ（読み取り電圧）、ここではＶＲ＝
６Ｖ（ボルト））。
【０００７】このような高い読み取り電圧は、公称電圧
値が代表的に３Ｖであるような単一の供給電圧（すなわ
ち、電源電圧）Ｖｃｃしか持っていない装置を取り扱う
場合に特に問題となる。事実、このような高い電圧は、
ブースタまたはチャージポンプといったような特殊な装
置を使用することによって不揮発性メモリの内部で生成
される。この目的のために使用され得るチャージポンプ
１０のテブナン（Thevenin）の等価回路を図４に示す。
この等価回路は、電圧Ｖ1 を生成する理想電圧源１１
と、この理想電圧源１１に直列に接続される等価抵抗１
２とを有している。この等価抵抗１２は、電流源として
表されている負荷１３にさらに接続されている。図５は
チャージポンプ１０の出力特性を示す。この図から明ら
かなように、チャージポンプ１０の出力電圧Ｖｏは、負
荷１３が電流を吸収しないときに最大となり、負荷１３
により吸収される電流が増加するにつれて直線的に減少
する。
値が代表的に３Ｖであるような単一の供給電圧（すなわ
ち、電源電圧）Ｖｃｃしか持っていない装置を取り扱う
場合に特に問題となる。事実、このような高い電圧は、
ブースタまたはチャージポンプといったような特殊な装
置を使用することによって不揮発性メモリの内部で生成
される。この目的のために使用され得るチャージポンプ
１０のテブナン（Thevenin）の等価回路を図４に示す。
この等価回路は、電圧Ｖ1 を生成する理想電圧源１１
と、この理想電圧源１１に直列に接続される等価抵抗１
２とを有している。この等価抵抗１２は、電流源として
表されている負荷１３にさらに接続されている。図５は
チャージポンプ１０の出力特性を示す。この図から明ら
かなように、チャージポンプ１０の出力電圧Ｖｏは、負
荷１３が電流を吸収しないときに最大となり、負荷１３
により吸収される電流が増加するにつれて直線的に減少
する。
【０００８】特に、図５からは、Ｖｐよりも低くない出
力電圧を所望する場合、負荷１３はＩｐｍａｘより大き
い電流を吸収することが不可能であることが推論され得
る。通常、ＣＭＯＳ技術によって集積化されたチャージ
ポンプは、１ｍＡ（ミリアンペア）より小さい電流を供
給する働きをする。ワードラインを読み取るには、最大
リップル５０ｍＡの６Ｖが必要である。こうした理由か
ら、チャージポンプの出力は電圧調整器に接続される。
この電圧調整器は、チャージポンプ１０から電圧供給を
受けて、充分な値の一定電圧を生成することが可能にな
る。読み取り対象のセルのゲート端子にて６Ｖの読み取
り電圧を充分な精度で保持するためには、セルのアドレ
ス指定を行っている期間において、電流による消費をで
きる限り少なくする必要がある。
力電圧を所望する場合、負荷１３はＩｐｍａｘより大き
い電流を吸収することが不可能であることが推論され得
る。通常、ＣＭＯＳ技術によって集積化されたチャージ
ポンプは、１ｍＡ（ミリアンペア）より小さい電流を供
給する働きをする。ワードラインを読み取るには、最大
リップル５０ｍＡの６Ｖが必要である。こうした理由か
ら、チャージポンプの出力は電圧調整器に接続される。
この電圧調整器は、チャージポンプ１０から電圧供給を
受けて、充分な値の一定電圧を生成することが可能にな
る。読み取り対象のセルのゲート端子にて６Ｖの読み取
り電圧を充分な精度で保持するためには、セルのアドレ
ス指定を行っている期間において、電流による消費をで
きる限り少なくする必要がある。
【０００９】しかしながら、６Ｖの読み取り電圧を供給
することによって行駆動回路のスイッチングを決定する
ような、セルのアドレス指定を行う段階は、幾つかの問
題を生じさせる。事実、スイッチング制御信号は、供給
電圧に等しい高論理レベルを有しており、このスイッチ
ング制御信号の電圧は最悪の場合、２．５Ｖになる可能
性がある。それゆえに、以下に詳しく説明するように、
非常に異なる値の複数種の電圧を一つの駆動回路および
同じ駆動回路に共存させるという問題が起こる。
することによって行駆動回路のスイッチングを決定する
ような、セルのアドレス指定を行う段階は、幾つかの問
題を生じさせる。事実、スイッチング制御信号は、供給
電圧に等しい高論理レベルを有しており、このスイッチ
ング制御信号の電圧は最悪の場合、２．５Ｖになる可能
性がある。それゆえに、以下に詳しく説明するように、
非常に異なる値の複数種の電圧を一つの駆動回路および
同じ駆動回路に共存させるという問題が起こる。
【００１０】行デコーダは、組み合せ回路により制御さ
れる多数のインバータ（１行当たり１インバータ）とし
て概略的に表すことができる。この組み合せ回路は、入
力アドレスを受け取って、各々の入力アドレス毎に、上
記インバータの中の一つだけが高電圧の出力を持つよう
にインバータを駆動する機能を有している。さらに詳し
くいえば、この組み合せ回路は、選択した行（この行が
高電圧の出力を呈示するように）に接続されたインバー
タには低論理信号を送り、その他の全てのインバータに
は高論理信号を送る。この点については、複数の駆動イ
ンバータ２１の一つを示す図６を参照されたい。この一
つのインバータ２１は、プルアップＰＭＯＳトランジス
タ２２と、プルダウンＮＭＯＳトランジスタ２３とを具
備する。さらに、これらのプルアップＰＭＯＳトランジ
スタ２２およびプルダウンＮＭＯＳトランジスタ２３
は、結合ゲート端子（入力ノード２４）および結合ドレ
イン端子（出力ノード２５）を有すると共に、電圧（す
なわち、読み取り電圧）Ｖｐｐに設定された第１の供給
ライン２６、および、接地ライン（アースライン）にそ
れぞれ接続されるソース端子を有している。
れる多数のインバータ（１行当たり１インバータ）とし
て概略的に表すことができる。この組み合せ回路は、入
力アドレスを受け取って、各々の入力アドレス毎に、上
記インバータの中の一つだけが高電圧の出力を持つよう
にインバータを駆動する機能を有している。さらに詳し
くいえば、この組み合せ回路は、選択した行（この行が
高電圧の出力を呈示するように）に接続されたインバー
タには低論理信号を送り、その他の全てのインバータに
は高論理信号を送る。この点については、複数の駆動イ
ンバータ２１の一つを示す図６を参照されたい。この一
つのインバータ２１は、プルアップＰＭＯＳトランジス
タ２２と、プルダウンＮＭＯＳトランジスタ２３とを具
備する。さらに、これらのプルアップＰＭＯＳトランジ
スタ２２およびプルダウンＮＭＯＳトランジスタ２３
は、結合ゲート端子（入力ノード２４）および結合ドレ
イン端子（出力ノード２５）を有すると共に、電圧（す
なわち、読み取り電圧）Ｖｐｐに設定された第１の供給
ライン２６、および、接地ライン（アースライン）にそ
れぞれ接続されるソース端子を有している。
【００１１】
【発明が課題しようとする課題】上記の簡略化された構
成は、Ｖｐｐ＝Ｖｃｃの場合には正確に作動するが、前
述のように、読み取り電圧Ｖｐｐをチャージポンプによ
って生成する場合には作動しない。事実、後者の場合、
組み合せ回路は非選択行のインバータの入力ノード２４
に高論理レベルとして、電圧Ｖｃｃの読み取り電圧を供
給するが、第１の供給ライン２６は電圧Ｖｐｐ（＞Ｖｃ
ｃ）に設定されている。この状況では、非選択行の駆動
インバータ２１のプルアップＰＭＯＳトランジスタ２２
のゲート端子とソース端子の間には、非ゼロの電圧降下
がある。もし、この電圧降下に相当する電圧がトランジ
スタ２２の閾値電圧に達すれば、トランジスタ２２はス
イッチオンの状態になり、インバータの出力ノード２５
はゼロ電圧値になることができず、その代わりに、読み
取りの正確さを保証する必要が生じる。
成は、Ｖｐｐ＝Ｖｃｃの場合には正確に作動するが、前
述のように、読み取り電圧Ｖｐｐをチャージポンプによ
って生成する場合には作動しない。事実、後者の場合、
組み合せ回路は非選択行のインバータの入力ノード２４
に高論理レベルとして、電圧Ｖｃｃの読み取り電圧を供
給するが、第１の供給ライン２６は電圧Ｖｐｐ（＞Ｖｃ
ｃ）に設定されている。この状況では、非選択行の駆動
インバータ２１のプルアップＰＭＯＳトランジスタ２２
のゲート端子とソース端子の間には、非ゼロの電圧降下
がある。もし、この電圧降下に相当する電圧がトランジ
スタ２２の閾値電圧に達すれば、トランジスタ２２はス
イッチオンの状態になり、インバータの出力ノード２５
はゼロ電圧値になることができず、その代わりに、読み
取りの正確さを保証する必要が生じる。
【００１２】このような問題を解決するための第１の解
決策を図７に示す。この第１の解決策は、ＰＭＯＳ型の
フィードバックトランジスタ２７を用いる正帰還インバ
ータの使用を含んでいる。このフィードバックトランジ
スタ２７は、駆動インバータ２１の第１の供給ライン２
６と入力ノード２４との間に接続され、そのゲート端子
は出力ノード２５に接続されている。さらに、図７は、
行選択組み合せ回路に属し、第２の供給ライン３１を介
して電圧Ｖｃｃの読み取り電圧の供給を受けるＮＡＮＤ
ゲート３０を示している。
決策を図７に示す。この第１の解決策は、ＰＭＯＳ型の
フィードバックトランジスタ２７を用いる正帰還インバ
ータの使用を含んでいる。このフィードバックトランジ
スタ２７は、駆動インバータ２１の第１の供給ライン２
６と入力ノード２４との間に接続され、そのゲート端子
は出力ノード２５に接続されている。さらに、図７は、
行選択組み合せ回路に属し、第２の供給ライン３１を介
して電圧Ｖｃｃの読み取り電圧の供給を受けるＮＡＮＤ
ゲート３０を示している。
【００１３】この場合、出力ノード２５の電圧が減少す
ると、フィードバックトランジスタ２７はスイッチオン
の状態になり、入力ノード２４を第１の供給ラインの電
圧Ｖｐｐに連結し、プルアップトランジスタ２２の完全
なスイッチオフの状態、および出力電圧がゼロになるこ
とを保証する。しかし、上記の解決策も欠点を持たない
わけではない。これらの欠点の主なものの一つとして次
のような事実がある。すなわち、仮にＮＡＮＤゲート３
０の複数のＰＭＯＳトランジスタが、Ｖｃｃでバイアス
されたソース領域と、Ｖｐｐでバイアスされたドレイン
領域（出力に接続）およびバルク領域とを有していれ
ば、ＮＡＮＤゲート３０のＰＭＯＳトランジスタのソ−
ス−バルク接合が直接バイアスされ、電流損失を引き起
こす。この問題を解決するため、低電圧部分（プリデコ
ーディング）を高電圧部分（デコーディング）から分離
するためにＮＭＯＳ型パストランジスタまたはＣＭＯＳ
型パススイッチを挿入することが可能である。
ると、フィードバックトランジスタ２７はスイッチオン
の状態になり、入力ノード２４を第１の供給ラインの電
圧Ｖｐｐに連結し、プルアップトランジスタ２２の完全
なスイッチオフの状態、および出力電圧がゼロになるこ
とを保証する。しかし、上記の解決策も欠点を持たない
わけではない。これらの欠点の主なものの一つとして次
のような事実がある。すなわち、仮にＮＡＮＤゲート３
０の複数のＰＭＯＳトランジスタが、Ｖｃｃでバイアス
されたソース領域と、Ｖｐｐでバイアスされたドレイン
領域（出力に接続）およびバルク領域とを有していれ
ば、ＮＡＮＤゲート３０のＰＭＯＳトランジスタのソ−
ス−バルク接合が直接バイアスされ、電流損失を引き起
こす。この問題を解決するため、低電圧部分（プリデコ
ーディング）を高電圧部分（デコーディング）から分離
するためにＮＭＯＳ型パストランジスタまたはＣＭＯＳ
型パススイッチを挿入することが可能である。
【００１４】この解決策（第２の解決策）を図８に示
す。図において、ＮＡＮＤゲート３０は、Ｖｃｃでバイ
アスされたゲート端子を有するＮＭＯＳパストランジス
タ３２を介して、駆動インバータ２１を駆動する。図８
に図示の解決策において、ＮＡＮＤゲート３０の出力が
高い（Ｖｃｃ）とき、パストランジスタ３２は、同じ電
圧に設定された二つの端子（ゲート端子およびＮＡＮＤ
ゲートの出力端子に接続された端子）を有しているの
で、ダイオードとして動作する。この結果、パストラン
ジスタ３２は、ＮＡＮＤゲートの出力とノード２４との
間に、それ自身の閾値電圧に等しい電圧降下を発生させ
る。
す。図において、ＮＡＮＤゲート３０は、Ｖｃｃでバイ
アスされたゲート端子を有するＮＭＯＳパストランジス
タ３２を介して、駆動インバータ２１を駆動する。図８
に図示の解決策において、ＮＡＮＤゲート３０の出力が
高い（Ｖｃｃ）とき、パストランジスタ３２は、同じ電
圧に設定された二つの端子（ゲート端子およびＮＡＮＤ
ゲートの出力端子に接続された端子）を有しているの
で、ダイオードとして動作する。この結果、パストラン
ジスタ３２は、ＮＡＮＤゲートの出力とノード２４との
間に、それ自身の閾値電圧に等しい電圧降下を発生させ
る。
【００１５】この結果、図８に図示の解決策もまた、さ
らなる回路の複雑化を伴うほか、供給電圧が低い場合に
は最適な解決策とはいい難い。より詳しくいえば、この
条件では、パストランジスタ３２による電圧降下は、ノ
ード２４がプルアップトランジスタ２２を完全にスイッ
チオフの状態にするのに必要な高い電圧に達するのを不
可能にし、それゆえに、電流消費のレベルが高くなる。
らなる回路の複雑化を伴うほか、供給電圧が低い場合に
は最適な解決策とはいい難い。より詳しくいえば、この
条件では、パストランジスタ３２による電圧降下は、ノ
ード２４がプルアップトランジスタ２２を完全にスイッ
チオフの状態にするのに必要な高い電圧に達するのを不
可能にし、それゆえに、電流消費のレベルが高くなる。
【００１６】また一方で、ＣＭＯＳパススイッチの使用
は、アレイの行のピッチで行われるデコーディングに関
して、受け入れがたい余分なものを残すほか、回路の他
の部分を望ましくない状態でバイアスする問題を変えて
いるにすぎない。さらに、図８の回路は、スイッチング
動作の期間に高い電流消費を有する。このことは、前述
のように、上記多重レベルのセルの読み取りに必要な６
Ｖのオーダーの読み取り電圧Ｖｐｐにとって特に負担と
なり、そしてスイッチング動作が遅ければ、上記の電流
消費に関する問題をさらに悪くする。
は、アレイの行のピッチで行われるデコーディングに関
して、受け入れがたい余分なものを残すほか、回路の他
の部分を望ましくない状態でバイアスする問題を変えて
いるにすぎない。さらに、図８の回路は、スイッチング
動作の期間に高い電流消費を有する。このことは、前述
のように、上記多重レベルのセルの読み取りに必要な６
Ｖのオーダーの読み取り電圧Ｖｐｐにとって特に負担と
なり、そしてスイッチング動作が遅ければ、上記の電流
消費に関する問題をさらに悪くする。
【００１７】本発明は上記問題点に鑑みてなされたもの
であり、低い電圧の入力信号が存在する場合に、後段の
負荷または回路に対して、スイッチング動作の期間にお
ける電流損失を少なくして、高い電圧を転送することが
できるようなスイッチ回路を提供することを目的とする
ものである。
であり、低い電圧の入力信号が存在する場合に、後段の
負荷または回路に対して、スイッチング動作の期間にお
ける電流損失を少なくして、高い電圧を転送することが
できるようなスイッチ回路を提供することを目的とする
ものである。
【００１８】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明によれば、互いに異なる第１の電位（Ｖｃ
ｃ）、第２の電位（Ｖｐｐ）および第３の電位（接地）
にそれぞれ設定された第１の基準電位ライン、第２の基
準電位ラインおよび第３の基準電位ラインと、少なくと
も前もって設定した動作条件において、上記第３の基準
電位ラインに接続される第４の基準電位ラインと、上記
第１および第３の電位間でスイッチングが可能な制御信
号を受ける制御入力と、上記第２の基準電位ラインと上
記第４の基準電位ラインとの間に接続され、かつ、入力
ノードおよび出力ノードを有する駆動インバータ段とを
具備するスイッチ回路であって、上記第２の基準電位ラ
インと上記第３の基準電位ラインとの間に接続される帰
還インバータ段は、中間ノードを規定すると共に、それ
ぞれ制御端子を有する第１の上部トランジスタおよび第
１の下部トランジスタを備えており、上記上部トランジ
スタの上記制御端子は上記出力ノードに接続され、上記
下部トランジスタの上記制御端子は上記制御入力に接続
され、上記中間ノードは上記駆動インバータ段の上記入
力ノードに接続され、起動要素（activation element）
によって、上記第３の電位から上記第２の電位への上記
中間ノードのスイッチングを助けるような構成のスイッ
チ回路が提供される。
めに、本発明によれば、互いに異なる第１の電位（Ｖｃ
ｃ）、第２の電位（Ｖｐｐ）および第３の電位（接地）
にそれぞれ設定された第１の基準電位ライン、第２の基
準電位ラインおよび第３の基準電位ラインと、少なくと
も前もって設定した動作条件において、上記第３の基準
電位ラインに接続される第４の基準電位ラインと、上記
第１および第３の電位間でスイッチングが可能な制御信
号を受ける制御入力と、上記第２の基準電位ラインと上
記第４の基準電位ラインとの間に接続され、かつ、入力
ノードおよび出力ノードを有する駆動インバータ段とを
具備するスイッチ回路であって、上記第２の基準電位ラ
インと上記第３の基準電位ラインとの間に接続される帰
還インバータ段は、中間ノードを規定すると共に、それ
ぞれ制御端子を有する第１の上部トランジスタおよび第
１の下部トランジスタを備えており、上記上部トランジ
スタの上記制御端子は上記出力ノードに接続され、上記
下部トランジスタの上記制御端子は上記制御入力に接続
され、上記中間ノードは上記駆動インバータ段の上記入
力ノードに接続され、起動要素（activation element）
によって、上記第３の電位から上記第２の電位への上記
中間ノードのスイッチングを助けるような構成のスイッ
チ回路が提供される。
【００１９】実際に、本発明のスイッチ回路は、昇圧し
た供給ラインに接続される第１のインバータ段および第
２のインバータ段、すなわち、帰還インバータ段および
駆動インバータ段（帰還分岐部（feedback branch ）お
よび駆動分岐部（driving branch））を具備している。
この第１のインバータ段（帰還分岐部）は、帰還制御さ
れる上部トランジスタ（第１のメインＰＭＯＳトランジ
スタ）、および入力信号によって制御される下部トラン
ジスタ（第１のＮＭＯＳトランジスタ）を有しており、
第２のインバータ段は、中間ノードを介して第１のイン
バータ段によって制御される。第１のスイッチング（出
力の選択解除状態（deselected state）から選択状態へ
のスイッチング）は入力信号によって直接起動され、第
２のスイッチング（出力の選択状態から選択解除状態へ
のスイッチング）は、中間ノードを昇圧するかまたは出
力を降下させる起動要素（後述のプッシュＮＭＯＳトラ
ンジスタおよび出力ＮＭＯＳトランジスタ）を介して起
動される。このようにすれば、どの構成要素も、二つの
供給電圧ＶｃｃおよびＶｐｐを受ける二つの異なる端子
を有していないので、従来の回路が持っていた問題は解
決される。
た供給ラインに接続される第１のインバータ段および第
２のインバータ段、すなわち、帰還インバータ段および
駆動インバータ段（帰還分岐部（feedback branch ）お
よび駆動分岐部（driving branch））を具備している。
この第１のインバータ段（帰還分岐部）は、帰還制御さ
れる上部トランジスタ（第１のメインＰＭＯＳトランジ
スタ）、および入力信号によって制御される下部トラン
ジスタ（第１のＮＭＯＳトランジスタ）を有しており、
第２のインバータ段は、中間ノードを介して第１のイン
バータ段によって制御される。第１のスイッチング（出
力の選択解除状態（deselected state）から選択状態へ
のスイッチング）は入力信号によって直接起動され、第
２のスイッチング（出力の選択状態から選択解除状態へ
のスイッチング）は、中間ノードを昇圧するかまたは出
力を降下させる起動要素（後述のプッシュＮＭＯＳトラ
ンジスタおよび出力ＮＭＯＳトランジスタ）を介して起
動される。このようにすれば、どの構成要素も、二つの
供給電圧ＶｃｃおよびＶｐｐを受ける二つの異なる端子
を有していないので、従来の回路が持っていた問題は解
決される。
【００２０】
【発明の実施の形態】本発明の理解のため、添付図面
（図８および図９）を参照しながら、非限定例を用いて
本発明の好適な実施例を以下に説明する。図９は、本発
明に係るスイッチ回路の第１の実施例を示す回路図であ
る。図９において、スイッチ回路４０は、メモリ１００
に属する行デコーダ３９の内部で使用される。特に、こ
のメモリ１００は、前述したように、多重レベル記憶が
可能な不揮発性メモリである。
（図８および図９）を参照しながら、非限定例を用いて
本発明の好適な実施例を以下に説明する。図９は、本発
明に係るスイッチ回路の第１の実施例を示す回路図であ
る。図９において、スイッチ回路４０は、メモリ１００
に属する行デコーダ３９の内部で使用される。特に、こ
のメモリ１００は、前述したように、多重レベル記憶が
可能な不揮発性メモリである。
【００２１】一般に、スイッチ回路４０は、２論理レベ
ルの入力信号（または予め設定された信号の組み合せ）
による二つの基準電位ラインの一つに、出力を接続する
ために使用される。特に、スイッチ回路４０は次のよう
に作動する。すなわち、二つの入力論理レベルの少なく
とも一つの電位が、対応する基準電位ラインの電位に等
しくない場合、特に、出力の高レベル（ハイレベル（hi
gh level）、すなわち、“Ｈ”レベル）に対応する電位
が、入力信号の“Ｈ”レベルに対応する電位よりもずっ
と高い（例えば、上記の多重レベルメモリの場合のよう
に、入力信号の２．５Ｖに対する出力６Ｖ）場合に作動
する。
ルの入力信号（または予め設定された信号の組み合せ）
による二つの基準電位ラインの一つに、出力を接続する
ために使用される。特に、スイッチ回路４０は次のよう
に作動する。すなわち、二つの入力論理レベルの少なく
とも一つの電位が、対応する基準電位ラインの電位に等
しくない場合、特に、出力の高レベル（ハイレベル（hi
gh level）、すなわち、“Ｈ”レベル）に対応する電位
が、入力信号の“Ｈ”レベルに対応する電位よりもずっ
と高い（例えば、上記の多重レベルメモリの場合のよう
に、入力信号の２．５Ｖに対する出力６Ｖ）場合に作動
する。
【００２２】図９において、スイッチ回路４０は、制御
信号ＩＮ１およびＩＮ２を受信しかつ前段のデコーディ
ング段（図示せず）に属する２入力のＮＡＮＤゲート４
１に接続される。このＮＡＮＤゲート４１は出力４１ａ
を有しており、この出力４１ａは、インバータ４２を介
して帰還インバータ段４３および駆動インバータ段４４
に接続される。各インバータ段４３、４４は、それぞれ
三つのＭＯＳトランジスタを含んでいる。ＮＡＮＤゲー
ト４１およびインバータ４２の両方共、電圧Ｖｃｃに設
定された第１の供給ライン５０に接続されている。
信号ＩＮ１およびＩＮ２を受信しかつ前段のデコーディ
ング段（図示せず）に属する２入力のＮＡＮＤゲート４
１に接続される。このＮＡＮＤゲート４１は出力４１ａ
を有しており、この出力４１ａは、インバータ４２を介
して帰還インバータ段４３および駆動インバータ段４４
に接続される。各インバータ段４３、４４は、それぞれ
三つのＭＯＳトランジスタを含んでいる。ＮＡＮＤゲー
ト４１およびインバータ４２の両方共、電圧Ｖｃｃに設
定された第１の供給ライン５０に接続されている。
【００２３】ＮＡＮＤゲート４１の出力４１ａおよびイ
ンバータ４２の出力は、制御信号および反転制御信号を
それぞれ受けるスイッチ回路４０の制御入力を規定す
る。帰還インバータ段４３は、第２の供給ライン５４
（Ｖｃｃより高い電圧Ｖｐｐに設定）と参照番号５５で
示す接地（アース）との間に、互いに直列に接続される
第１のメインＰＭＯＳトランジスタ５１、第１の補助Ｐ
ＭＯＳトランジスタ５２、および、第１のＮＭＯＳトラ
ンジスタ５３を含んでいる。
ンバータ４２の出力は、制御信号および反転制御信号を
それぞれ受けるスイッチ回路４０の制御入力を規定す
る。帰還インバータ段４３は、第２の供給ライン５４
（Ｖｃｃより高い電圧Ｖｐｐに設定）と参照番号５５で
示す接地（アース）との間に、互いに直列に接続される
第１のメインＰＭＯＳトランジスタ５１、第１の補助Ｐ
ＭＯＳトランジスタ５２、および、第１のＮＭＯＳトラ
ンジスタ５３を含んでいる。
【００２４】より詳しくいえば、帰還インバータ段の第
１のＮＭＯＳトランジスタ５３は、インバータ４２の出
力に接続されるゲート端子、接地５５に接続されるソー
ス端子、および、中間ノード５８に接続されるドレイン
端子を有している。第１の補助ＰＭＯＳトランジスタ５
２は、インバータ４２の出力に接続されるゲート端子、
中間ノード５８に接続されるドレイン端子、および、第
１のメインＰＭＯＳトランジスタ５１のドレイン端子に
接続されるソース端子を有している。第１のメインＰＭ
ＯＳトランジスタ５１は、第２の供給ライン５４に接続
されるソース端子、および、スイッチ回路４０の出力ノ
ード７０に接続されるゲート端子を有している。ＰＭＯ
Ｓトランジスタ５１、５２の両方共、第２の供給ライン
５４に接続されるバルク領域を有している。
１のＮＭＯＳトランジスタ５３は、インバータ４２の出
力に接続されるゲート端子、接地５５に接続されるソー
ス端子、および、中間ノード５８に接続されるドレイン
端子を有している。第１の補助ＰＭＯＳトランジスタ５
２は、インバータ４２の出力に接続されるゲート端子、
中間ノード５８に接続されるドレイン端子、および、第
１のメインＰＭＯＳトランジスタ５１のドレイン端子に
接続されるソース端子を有している。第１のメインＰＭ
ＯＳトランジスタ５１は、第２の供給ライン５４に接続
されるソース端子、および、スイッチ回路４０の出力ノ
ード７０に接続されるゲート端子を有している。ＰＭＯ
Ｓトランジスタ５１、５２の両方共、第２の供給ライン
５４に接続されるバルク領域を有している。
【００２５】駆動インバータ段４４は、第２の供給ライ
ン５４と基準ライン６５との間に直列に接続される第２
のメインＰＭＯＳトランジスタ６１、第２の補助ＰＭＯ
Ｓトランジスタ６２、および、第２のＮＭＯＳトランジ
スタ６３を含んでいる。より詳しくいえば、駆動インバ
ータ段４４の第２のＮＭＯＳトランジスタ６３は、中間
ノード５８に接続されるゲート端子、低レベル（ロウレ
ベル（low level ）、すなわち、“Ｌ”レベル）ノード
６５に接続されるソース端子、および、出力ノード７０
に接続されるドレイン端子を有している。第２の補助Ｐ
ＭＯＳトランジスタ６２は、制御入力４１ａに接続され
るゲート端子、出力ノード７０に接続されるドレイン端
子、および、第２のメインＰＭＯＳトランジスタ６１の
ドレイン端子に接続されるソース端子を有している。第
２のメインＰＭＯＳトランジスタ６１は、中間ノード５
８に接続されるゲート端子、および、第２の供給ライン
５４に接続されるソース端子を有している。
ン５４と基準ライン６５との間に直列に接続される第２
のメインＰＭＯＳトランジスタ６１、第２の補助ＰＭＯ
Ｓトランジスタ６２、および、第２のＮＭＯＳトランジ
スタ６３を含んでいる。より詳しくいえば、駆動インバ
ータ段４４の第２のＮＭＯＳトランジスタ６３は、中間
ノード５８に接続されるゲート端子、低レベル（ロウレ
ベル（low level ）、すなわち、“Ｌ”レベル）ノード
６５に接続されるソース端子、および、出力ノード７０
に接続されるドレイン端子を有している。第２の補助Ｐ
ＭＯＳトランジスタ６２は、制御入力４１ａに接続され
るゲート端子、出力ノード７０に接続されるドレイン端
子、および、第２のメインＰＭＯＳトランジスタ６１の
ドレイン端子に接続されるソース端子を有している。第
２のメインＰＭＯＳトランジスタ６１は、中間ノード５
８に接続されるゲート端子、および、第２の供給ライン
５４に接続されるソース端子を有している。
【００２６】出力ノード７０は、メモリ１００に属する
多数のメモリセル（図示せず）に接続されたワードライ
ン７２に接続される。出力ＮＭＯＳトランジスタ７１
は、出力ノード７０と低レベルノード６５との間に結合
されており、制御入力４１ａに接続されるゲート端子を
有している。通常、低レベルノード６５は接地５５に接
続される。メモリ１００がゲート端子を介してメモリセ
ル（図示せず）を消去する場合、低レベルノード６５
は、二位式スイッチ（two-position switch ）７６を用
いて、図９に示す電圧ＶNEG に設定された負の供給ライ
ン７５に接続される。さらに、この場合、第２のＮＭＯ
Ｓトランジスタ６３および出力ＮＭＯＳトランジスタ７
１は、ソース領域に接続されるそれぞれのバルク領域を
有し、三重ウェル（triple well ）の形に形成される。
多数のメモリセル（図示せず）に接続されたワードライ
ン７２に接続される。出力ＮＭＯＳトランジスタ７１
は、出力ノード７０と低レベルノード６５との間に結合
されており、制御入力４１ａに接続されるゲート端子を
有している。通常、低レベルノード６５は接地５５に接
続される。メモリ１００がゲート端子を介してメモリセ
ル（図示せず）を消去する場合、低レベルノード６５
は、二位式スイッチ（two-position switch ）７６を用
いて、図９に示す電圧ＶNEG に設定された負の供給ライ
ン７５に接続される。さらに、この場合、第２のＮＭＯ
Ｓトランジスタ６３および出力ＮＭＯＳトランジスタ７
１は、ソース領域に接続されるそれぞれのバルク領域を
有し、三重ウェル（triple well ）の形に形成される。
【００２７】プッシュＮＭＯＳトランジスタ８０は、中
間ノード５８に接続されるソース端子、制御入力４１ａ
に接続されるゲート端子、および、図９に破線でその概
略を示し、以下に詳しく説明する第１の供給ライン５０
または第２の供給ライン５４に接続されるドレイン端子
を有している。図９に図示のスイッチ回路４０におい
て、第２のメインＰＭＯＳトランジスタ６１の寸法は、
対応する第２の補助ＰＭＯＳトランジスタ６２が、全電
流能力を低減させることを考慮し、ワードライン７２に
必要な電流に応じて設定される。したがって、第２のメ
インＰＭＯＳトランジスタ６１の寸法は極めて大きく、
負荷（ワードライン７２）を駆動する機能を持たない第
１のメインＰＭＯＳトランジスタ５１の寸法よりも大き
くなる。これらのメインＰＭＯＳトランジスタ５１、６
１は、対応する補助ＰＭＯＳトランジスタ５２、６２の
寸法より大きいか、または上記補助ＰＭＯＳトランジス
タ５２、６２の寸法に等しい。これらの補助ＰＭＯＳト
ランジスタ５２、６２は、電流能力を調整し、かつ、そ
れぞれのインバータ段４３、４４の安定性を調整する機
能しか持っていない。この点については、以下に詳しく
述べる。さらに、プッシュトランジスタ８０は、選択解
除状態へのスイッチング動作の期間で、中間ノード５８
の電位上昇を容易にしなければならないのみであるか
ら、小さい寸法を有している。また一方で、出力ＮＭＯ
Ｓトランジスタ７１は以下に述べるように、選択解除状
態への同様なスイッチング動作の期間で、ワードライン
７２の電圧低減に寄与しなければならないから、その寸
法は大きくなる。例えば、ＰＭＯＳトランジスタ５１、
５２は４スクエア（squares ）の寸法（幅対長さの比）
を有し、ＰＭＯＳトランジスタ６１、６２は２０スクエ
アの寸法（幅対長さの比）を有し、ＮＭＯＳトランジス
タ５３、６３は１５スクエアの寸法（幅対長さの比）を
有し、出力トランジスタ７１は３０スクエアの寸法（幅
対長さの比）を有し、プッシュトランジスタ８０は１５
スクエアの寸法（幅対長さの比）を有している。
間ノード５８に接続されるソース端子、制御入力４１ａ
に接続されるゲート端子、および、図９に破線でその概
略を示し、以下に詳しく説明する第１の供給ライン５０
または第２の供給ライン５４に接続されるドレイン端子
を有している。図９に図示のスイッチ回路４０におい
て、第２のメインＰＭＯＳトランジスタ６１の寸法は、
対応する第２の補助ＰＭＯＳトランジスタ６２が、全電
流能力を低減させることを考慮し、ワードライン７２に
必要な電流に応じて設定される。したがって、第２のメ
インＰＭＯＳトランジスタ６１の寸法は極めて大きく、
負荷（ワードライン７２）を駆動する機能を持たない第
１のメインＰＭＯＳトランジスタ５１の寸法よりも大き
くなる。これらのメインＰＭＯＳトランジスタ５１、６
１は、対応する補助ＰＭＯＳトランジスタ５２、６２の
寸法より大きいか、または上記補助ＰＭＯＳトランジス
タ５２、６２の寸法に等しい。これらの補助ＰＭＯＳト
ランジスタ５２、６２は、電流能力を調整し、かつ、そ
れぞれのインバータ段４３、４４の安定性を調整する機
能しか持っていない。この点については、以下に詳しく
述べる。さらに、プッシュトランジスタ８０は、選択解
除状態へのスイッチング動作の期間で、中間ノード５８
の電位上昇を容易にしなければならないのみであるか
ら、小さい寸法を有している。また一方で、出力ＮＭＯ
Ｓトランジスタ７１は以下に述べるように、選択解除状
態への同様なスイッチング動作の期間で、ワードライン
７２の電圧低減に寄与しなければならないから、その寸
法は大きくなる。例えば、ＰＭＯＳトランジスタ５１、
５２は４スクエア（squares ）の寸法（幅対長さの比）
を有し、ＰＭＯＳトランジスタ６１、６２は２０スクエ
アの寸法（幅対長さの比）を有し、ＮＭＯＳトランジス
タ５３、６３は１５スクエアの寸法（幅対長さの比）を
有し、出力トランジスタ７１は３０スクエアの寸法（幅
対長さの比）を有し、プッシュトランジスタ８０は１５
スクエアの寸法（幅対長さの比）を有している。
【００２８】つぎに、図９の回路の動作を以下に説明す
る。ただし、この説明ではプッシュトランジスタ８０は
第１の供給ライン５０に接続され、低レベルノード６５
は接地５５に接続されていると仮定する。二つの入力信
号ＩＮ１、ＩＮ２は、プリデコーディング回路（図示せ
ず）から送られてくる信号を表しており、これらの入力
信号ＩＮ１、ＩＮ２の両方共、高論理レベル（供給電圧
Ｖｃｃのレベル）になっているときにワードライン７２
のアドレス指定を行う。
る。ただし、この説明ではプッシュトランジスタ８０は
第１の供給ライン５０に接続され、低レベルノード６５
は接地５５に接続されていると仮定する。二つの入力信
号ＩＮ１、ＩＮ２は、プリデコーディング回路（図示せ
ず）から送られてくる信号を表しており、これらの入力
信号ＩＮ１、ＩＮ２の両方共、高論理レベル（供給電圧
Ｖｃｃのレベル）になっているときにワードライン７２
のアドレス指定を行う。
【００２９】ワードライン７２の非選択状態において、
二つの入力信号ＩＮ１、ＩＮ２の少なくとも一つは
“Ｌ”レベル（ロウレベル）になっており、したがっ
て、ＮＡＮＤゲート４１の出力４１ａは“Ｈ”レベル
（電圧Ｖｃｃ）となる。そして、インバータ４２の出力
は“Ｌ”レベル（接地）となる。この状態で、帰還イン
バータ段４３の第１のＮＭＯＳトランジスタ５３はオフ
状態になり、第１のＰＭＯＳトランジスタ５１、５２は
オン状態になり（以下、もっと明確になる）、そして、
中間ノード５８は“Ｈ”レベル（電圧Ｖｐｐ）になる。
したがって、駆動インバータ段４４の第１のＮＭＯＳト
ランジスタ６３はオン状態になり、そして、第２のメイ
ンＰＭＯＳトランジスタ６１は、ソースとゲートの端子
間に電圧降下を持たないので、確実にオフ状態になる。
このため、第２の補助ＰＭＯＳトランジスタ６２はオフ
状態にされ、出力ノード７０は“Ｌ”レベルとなり、ワ
ードライン７２もまた“Ｌ”レベルとなる。さらに、出
力トランジスタ７１はオン状態になる。プッシュＮＭＯ
Ｓトランジスタ８０は、逆バイアスを掛けられたダイオ
ードと等価であるから、オフ状態になる。事実、プッシ
ュＮＭＯＳトランジスタ８０のドレイン端子とゲート
（アノード）端子は同じ電圧Ｖｃｃに設定され、そのソ
ース（カソード）端子は電圧Ｖｐｐにてバイアスされ
る。
二つの入力信号ＩＮ１、ＩＮ２の少なくとも一つは
“Ｌ”レベル（ロウレベル）になっており、したがっ
て、ＮＡＮＤゲート４１の出力４１ａは“Ｈ”レベル
（電圧Ｖｃｃ）となる。そして、インバータ４２の出力
は“Ｌ”レベル（接地）となる。この状態で、帰還イン
バータ段４３の第１のＮＭＯＳトランジスタ５３はオフ
状態になり、第１のＰＭＯＳトランジスタ５１、５２は
オン状態になり（以下、もっと明確になる）、そして、
中間ノード５８は“Ｈ”レベル（電圧Ｖｐｐ）になる。
したがって、駆動インバータ段４４の第１のＮＭＯＳト
ランジスタ６３はオン状態になり、そして、第２のメイ
ンＰＭＯＳトランジスタ６１は、ソースとゲートの端子
間に電圧降下を持たないので、確実にオフ状態になる。
このため、第２の補助ＰＭＯＳトランジスタ６２はオフ
状態にされ、出力ノード７０は“Ｌ”レベルとなり、ワ
ードライン７２もまた“Ｌ”レベルとなる。さらに、出
力トランジスタ７１はオン状態になる。プッシュＮＭＯ
Ｓトランジスタ８０は、逆バイアスを掛けられたダイオ
ードと等価であるから、オフ状態になる。事実、プッシ
ュＮＭＯＳトランジスタ８０のドレイン端子とゲート
（アノード）端子は同じ電圧Ｖｃｃに設定され、そのソ
ース（カソード）端子は電圧Ｖｐｐにてバイアスされ
る。
【００３０】ワードライン７２を選択しなければならな
い場合、信号ＩＮ１、ＩＮ２は共に“Ｈ”レベルに切り
替えられる。この結果、ＮＡＮＤゲート４１の出力４１
ａは“Ｌ”レベルに切り替えられ、直ちに出力ＮＭＯＳ
トランジスタ７１およびプッシュＮＭＯＳトランジスタ
８０をスイッチオフの状態にする。さらに、第２の補助
ＰＭＯＳトランジスタ６２のゲート端子は“Ｌ”レベル
（接地）に切り替えられる。したがって、第２の補助Ｐ
ＭＯＳトランジスタ６２はそれ自身をオン状態に設定す
るが、第２のメインＰＭＯＳトランジスタ６１が依然と
してオフ状態にあるため、導通状態となることができな
い。インバータ４２の出力は高論理状態（Ｖｃｃ）に切
り替えられ、帰還インバータ段４３の第１のＮＭＯＳト
ランジスタ５３をスイッチオンの状態にし、第１の補助
ＰＭＯＳトランジスタ５２のゲート端子を高電圧（Ｖｃ
ｃ）に押し上げる。この結果、降下電圧（電圧Ｖｐｐと
電圧Ｖｃｃとの差に対応）が、第１の補助ＰＭＯＳトラ
ンジスタ５２のソース端子とゲート端子との間に現れ
る。この降下電圧は、第１の補助ＰＭＯＳトランジスタ
５２のスイッチオフの状態を開始し、かつ、第１のメイ
ンＰＭＯＳトランジスタ５１を流れる電流を制限する。
中間ノード５８の電圧は、第１のＮＭＯＳトランジスタ
５３による放電によって下降し、駆動インバータ段４４
の第２のＮＭＯＳトランジスタ６３をスイッチオフの状
態にし始め、そして、第２のメインＰＭＯＳトランジス
タ６１をスイッチオンの状態にし始める。出力ノード７
０は電位上昇を開始し、さらに帰還インバータ段４３の
第１のメインＰＭＯＳトランジスタ５１をスイッチオフ
の状態にし、中間ノード５８が接地電位（アース電位）
に近い電位に到達できるようにする。したがって、第２
のメインＰＭＯＳトランジスタ６１は完全にスイッチオ
ンがなされた状態に達し、出力ノード７０を電圧Ｖｐｐ
まで引き寄せる。
い場合、信号ＩＮ１、ＩＮ２は共に“Ｈ”レベルに切り
替えられる。この結果、ＮＡＮＤゲート４１の出力４１
ａは“Ｌ”レベルに切り替えられ、直ちに出力ＮＭＯＳ
トランジスタ７１およびプッシュＮＭＯＳトランジスタ
８０をスイッチオフの状態にする。さらに、第２の補助
ＰＭＯＳトランジスタ６２のゲート端子は“Ｌ”レベル
（接地）に切り替えられる。したがって、第２の補助Ｐ
ＭＯＳトランジスタ６２はそれ自身をオン状態に設定す
るが、第２のメインＰＭＯＳトランジスタ６１が依然と
してオフ状態にあるため、導通状態となることができな
い。インバータ４２の出力は高論理状態（Ｖｃｃ）に切
り替えられ、帰還インバータ段４３の第１のＮＭＯＳト
ランジスタ５３をスイッチオンの状態にし、第１の補助
ＰＭＯＳトランジスタ５２のゲート端子を高電圧（Ｖｃ
ｃ）に押し上げる。この結果、降下電圧（電圧Ｖｐｐと
電圧Ｖｃｃとの差に対応）が、第１の補助ＰＭＯＳトラ
ンジスタ５２のソース端子とゲート端子との間に現れ
る。この降下電圧は、第１の補助ＰＭＯＳトランジスタ
５２のスイッチオフの状態を開始し、かつ、第１のメイ
ンＰＭＯＳトランジスタ５１を流れる電流を制限する。
中間ノード５８の電圧は、第１のＮＭＯＳトランジスタ
５３による放電によって下降し、駆動インバータ段４４
の第２のＮＭＯＳトランジスタ６３をスイッチオフの状
態にし始め、そして、第２のメインＰＭＯＳトランジス
タ６１をスイッチオンの状態にし始める。出力ノード７
０は電位上昇を開始し、さらに帰還インバータ段４３の
第１のメインＰＭＯＳトランジスタ５１をスイッチオフ
の状態にし、中間ノード５８が接地電位（アース電位）
に近い電位に到達できるようにする。したがって、第２
のメインＰＭＯＳトランジスタ６１は完全にスイッチオ
ンがなされた状態に達し、出力ノード７０を電圧Ｖｐｐ
まで引き寄せる。
【００３１】それゆえに、ワードライン７２はここで電
圧Ｖｐｐに接続される。さらに、この状態で、異なる供
給電圧にてバイアスされた二つの端子（ソースおよびド
レイン、またはソースおよびゲート）を持つ構成要素は
ない。それゆえに、中間状態（完全にスイッチオフがな
された状態でもなく、完全にスイッチオンがなされた状
態でもない状態）にある構成要素もなく、また一方で、
直接バイアスされた望ましくない接合を与える構成要素
もない。この結果、定常状態下にあっては、スイッチ回
路４０はいかなる電流消費もしない。
圧Ｖｐｐに接続される。さらに、この状態で、異なる供
給電圧にてバイアスされた二つの端子（ソースおよびド
レイン、またはソースおよびゲート）を持つ構成要素は
ない。それゆえに、中間状態（完全にスイッチオフがな
された状態でもなく、完全にスイッチオンがなされた状
態でもない状態）にある構成要素もなく、また一方で、
直接バイアスされた望ましくない接合を与える構成要素
もない。この結果、定常状態下にあっては、スイッチ回
路４０はいかなる電流消費もしない。
【００３２】ワード行（word row）７２を選択しなけれ
ばならない場合、入力信号ＩＮ１、ＩＮ２は“Ｌ”レベ
ルに切り替えられ、この結果、ＮＡＮＤゲート４１の出
力４１ａが“Ｈ”レベルに切り替えられると共に、イン
バータ４２の出力が“Ｌ”レベルに切り替えられる。プ
ッシュＮＭＯＳトランジスタ８０および出力ＮＭＯＳト
ランジスタ７１はスイッチオンの状態になり、中間ノー
ド５８を第１の供給ライン５０の電圧Ｖｃｃの方向に引
き寄せると共に、出力ノード７０を接地電位の方向に引
き寄せる。これと同時に、第２の補助ＰＭＯＳトランジ
スタ６２のゲート−ソース間の電圧降下（電圧Ｖｐｐと
電圧Ｖｃｃとの差に対応）は減少し、この第２の補助Ｐ
ＭＯＳトランジスタ６２は、選択段階における帰還分岐
部の第１の補助ＰＭＯＳトランジスタ５２と同様に、電
流制限状態に入る。
ばならない場合、入力信号ＩＮ１、ＩＮ２は“Ｌ”レベ
ルに切り替えられ、この結果、ＮＡＮＤゲート４１の出
力４１ａが“Ｈ”レベルに切り替えられると共に、イン
バータ４２の出力が“Ｌ”レベルに切り替えられる。プ
ッシュＮＭＯＳトランジスタ８０および出力ＮＭＯＳト
ランジスタ７１はスイッチオンの状態になり、中間ノー
ド５８を第１の供給ライン５０の電圧Ｖｃｃの方向に引
き寄せると共に、出力ノード７０を接地電位の方向に引
き寄せる。これと同時に、第２の補助ＰＭＯＳトランジ
スタ６２のゲート−ソース間の電圧降下（電圧Ｖｐｐと
電圧Ｖｃｃとの差に対応）は減少し、この第２の補助Ｐ
ＭＯＳトランジスタ６２は、選択段階における帰還分岐
部の第１の補助ＰＭＯＳトランジスタ５２と同様に、電
流制限状態に入る。
【００３３】さらに、第２の補助ＰＭＯＳトランジスタ
６２によって決定された電流制限によって、帰還インバ
ータ段４３の第１のＮＭＯＳトランジスタ５３はスイッ
チオフの状態になり、中間ノード５８を上昇させ、駆動
インバータ４４の第２のＮＭＯＳトランジスタ６３をス
イッチオンの状態にする。そして、第２のメインＰＭＯ
Ｓトランジスタ６１をスイッチオフの状態にすることが
できる。ついで、出力ノード７０はさらに下降し、第１
のメインＰＭＯＳトランジスタ５１のスイッチオンの状
態を決定し、中間ノード５８を電圧Ｖｐｐまで上昇させ
る。駆動インバータ段４４と、帰還インバータ段４３と
の間の帰還によって決定される過渡状態の終段におい
て、出力ノード７０は接地電圧に等しい電圧となり、帰
還インバータ段４３の第１のＰＭＯＳトランジスタ（メ
イン、補助）５１、５２は完全にスイッチオンの状態に
なる。そして、駆動インバータ段４４の第２のＰＭＯＳ
トランジスタ（メイン、補助）６１、６２は完全にスイ
ッチオフの状態になる。ここで、プッシュＮＭＯＳトラ
ンジスタ８０は再びオフ状態になる。
６２によって決定された電流制限によって、帰還インバ
ータ段４３の第１のＮＭＯＳトランジスタ５３はスイッ
チオフの状態になり、中間ノード５８を上昇させ、駆動
インバータ４４の第２のＮＭＯＳトランジスタ６３をス
イッチオンの状態にする。そして、第２のメインＰＭＯ
Ｓトランジスタ６１をスイッチオフの状態にすることが
できる。ついで、出力ノード７０はさらに下降し、第１
のメインＰＭＯＳトランジスタ５１のスイッチオンの状
態を決定し、中間ノード５８を電圧Ｖｐｐまで上昇させ
る。駆動インバータ段４４と、帰還インバータ段４３と
の間の帰還によって決定される過渡状態の終段におい
て、出力ノード７０は接地電圧に等しい電圧となり、帰
還インバータ段４３の第１のＰＭＯＳトランジスタ（メ
イン、補助）５１、５２は完全にスイッチオンの状態に
なる。そして、駆動インバータ段４４の第２のＰＭＯＳ
トランジスタ（メイン、補助）６１、６２は完全にスイ
ッチオフの状態になる。ここで、プッシュＮＭＯＳトラ
ンジスタ８０は再びオフ状態になる。
【００３４】選択スイッチング段階において、制御入力
４１ａの信号が“Ｌ”レベルに切り替えられると、前述
したように、帰還インバータ段４３の第１のメインＰＭ
ＯＳトランジスタ５１のスイッチオフの状態は、第１の
補助ＰＭＯＳトランジスタ５２の電流調節効果（curren
t throttling effect ）によって保証され、加速され
る。さらに、ＮＭＯＳトランジスタ５３の寸法は、駆動
インバータ段４４のＮＭＯＳトランジスタ６３より大き
いので、ＮＭＯＳトランジスタ６３は大きい電流を急速
に吸収し、中間ノード５８を急速に下降させ、ＮＭＯＳ
トランジスタ６３をスイッチオフの状態にする。ＮＭＯ
Ｓトランジスタ６３の寸法はより小さいので、殆ど慣性
を与えない。このようにして、過渡状態は短時間で終了
する。
４１ａの信号が“Ｌ”レベルに切り替えられると、前述
したように、帰還インバータ段４３の第１のメインＰＭ
ＯＳトランジスタ５１のスイッチオフの状態は、第１の
補助ＰＭＯＳトランジスタ５２の電流調節効果（curren
t throttling effect ）によって保証され、加速され
る。さらに、ＮＭＯＳトランジスタ５３の寸法は、駆動
インバータ段４４のＮＭＯＳトランジスタ６３より大き
いので、ＮＭＯＳトランジスタ６３は大きい電流を急速
に吸収し、中間ノード５８を急速に下降させ、ＮＭＯＳ
トランジスタ６３をスイッチオフの状態にする。ＮＭＯ
Ｓトランジスタ６３の寸法はより小さいので、殆ど慣性
を与えない。このようにして、過渡状態は短時間で終了
する。
【００３５】前述の選択解除スイッチング段階におい
て、出力ノード７０のスイッチング動作は、プッシュＮ
ＭＯＳトランジスタ８０または出力ＮＭＯＳトランジス
タ７１が一つでも存在すれば、可能である。なぜなら
ば、上記のＮＭＯＳトランジスタによって、中間ノード
５８の電圧が上昇するか、または出力ノード７０の電圧
が下降するからである。いかなる場合でも、ＮＭＯＳト
ランジスタ８０、７１が同時に存在することによって、
スイッチング速度が増加する。このスイッチング速度
は、先に示した第２のメインＰＭＯＳトランジスタ６１
のスイッチオフの状態や、この第２のメインＰＭＯＳト
ランジスタ６１の電流制限を助ける第２の補助ＰＭＯＳ
トランジスタ６２によって、さらに増加する。
て、出力ノード７０のスイッチング動作は、プッシュＮ
ＭＯＳトランジスタ８０または出力ＮＭＯＳトランジス
タ７１が一つでも存在すれば、可能である。なぜなら
ば、上記のＮＭＯＳトランジスタによって、中間ノード
５８の電圧が上昇するか、または出力ノード７０の電圧
が下降するからである。いかなる場合でも、ＮＭＯＳト
ランジスタ８０、７１が同時に存在することによって、
スイッチング速度が増加する。このスイッチング速度
は、先に示した第２のメインＰＭＯＳトランジスタ６１
のスイッチオフの状態や、この第２のメインＰＭＯＳト
ランジスタ６１の電流制限を助ける第２の補助ＰＭＯＳ
トランジスタ６２によって、さらに増加する。
【００３６】第１の補助ＰＭＯＳトランジスタ５２は、
前述したような第１のメインＰＭＯＳトランジスタ５１
における電流制限によって、第１のメインＰＭＯＳトラ
ンジスタ５１（ソース−ゲート端子間に高い電圧降下を
有する）がスイッチオフの状態になることを困難にする
ような高い供給電圧Ｖｐｐが存在する場合でも、出力選
択解除状態から出力選択状態へのスイッチング動作をさ
らに保証する。
前述したような第１のメインＰＭＯＳトランジスタ５１
における電流制限によって、第１のメインＰＭＯＳトラ
ンジスタ５１（ソース−ゲート端子間に高い電圧降下を
有する）がスイッチオフの状態になることを困難にする
ような高い供給電圧Ｖｐｐが存在する場合でも、出力選
択解除状態から出力選択状態へのスイッチング動作をさ
らに保証する。
【００３７】スイッチ回路４０は、スイッチング動作の
期間におけるスイッチング速度の増加、および、起動分
岐部（active branches ）を流れる電流の減少の両方に
よって、スイッチング段階における電流消費を低減させ
る。事実、出力ノード７０の選択の期間では、帰還イン
バータ段４３の第１のメインＰＭＯＳトランジスタ５１
がまだスイッチオフの状態にされておらず、そして、第
１のＮＭＯＳトランジスタ５３がスイッチオンの状態を
開始しているとき、前述のように、帰還インバータ段４
３を流れる電流は、第１の補助ＰＭＯＳトランジスタ５
２によって制限される。同様に、選択解除の期間では、
第２のメインＰＭＯＳトランジスタ６１が依然としてス
イッチオンの状態にあって、出力ＮＭＯＳトランジスタ
７１が既にスイッチオンの状態になっているとき、前述
のように、駆動インバータ段４４を流れる電流は、第２
の補助ＰＭＯＳトランジスタ６２によって制限される。
期間におけるスイッチング速度の増加、および、起動分
岐部（active branches ）を流れる電流の減少の両方に
よって、スイッチング段階における電流消費を低減させ
る。事実、出力ノード７０の選択の期間では、帰還イン
バータ段４３の第１のメインＰＭＯＳトランジスタ５１
がまだスイッチオフの状態にされておらず、そして、第
１のＮＭＯＳトランジスタ５３がスイッチオンの状態を
開始しているとき、前述のように、帰還インバータ段４
３を流れる電流は、第１の補助ＰＭＯＳトランジスタ５
２によって制限される。同様に、選択解除の期間では、
第２のメインＰＭＯＳトランジスタ６１が依然としてス
イッチオンの状態にあって、出力ＮＭＯＳトランジスタ
７１が既にスイッチオンの状態になっているとき、前述
のように、駆動インバータ段４４を流れる電流は、第２
の補助ＰＭＯＳトランジスタ６２によって制限される。
【００３８】駆動インバータ段４４の上部ＰＭＯＳトラ
ンジスタを二つの別々のトランジスタに分離すること、
すなわち、同じ極性ではあるが、同じ論理状態（“Ｈ”
レベル）において異なる値と異なるタイミングを有する
信号によって制御されるメイントランジスタ６１および
補助トランジスタ６２に分離すること、同様に帰還イン
バータ段４３の上部ＰＭＯＳトランジスタを二つの別々
のトランジスタに分離すること、すなわち同じ極性では
あるが、異なる値と異なるタイミングを有する信号によ
って制御されるメイントランジスタ５１および補助トラ
ンジスタ５２に分離することによって、スイッチ回路の
動作段階に応じて、二つのインバータ段のフォース（fo
rce ）（電流伝導能力および安定性）、すなわち、帰還
インバータ段４３および駆動インバータ段４４のフォー
スを調整することができる。特に、定常動作状態（選択
状態または選択解除状態）にあっては、帰還インバータ
段４３および駆動インバータ段４４に所望の電気特性を
持たせ、過渡状態にあっては、スイッチングを助ける目
的で、各々の分岐部のフォースを低減させ、そして、電
流消費を低減させることが可能である。さらに、スイッ
チ回路４０の動作状態を保ちつつ、ＶｐｐとＶｃｃとの
差を増大させることも可能である。
ンジスタを二つの別々のトランジスタに分離すること、
すなわち、同じ極性ではあるが、同じ論理状態（“Ｈ”
レベル）において異なる値と異なるタイミングを有する
信号によって制御されるメイントランジスタ６１および
補助トランジスタ６２に分離すること、同様に帰還イン
バータ段４３の上部ＰＭＯＳトランジスタを二つの別々
のトランジスタに分離すること、すなわち同じ極性では
あるが、異なる値と異なるタイミングを有する信号によ
って制御されるメイントランジスタ５１および補助トラ
ンジスタ５２に分離することによって、スイッチ回路の
動作段階に応じて、二つのインバータ段のフォース（fo
rce ）（電流伝導能力および安定性）、すなわち、帰還
インバータ段４３および駆動インバータ段４４のフォー
スを調整することができる。特に、定常動作状態（選択
状態または選択解除状態）にあっては、帰還インバータ
段４３および駆動インバータ段４４に所望の電気特性を
持たせ、過渡状態にあっては、スイッチングを助ける目
的で、各々の分岐部のフォースを低減させ、そして、電
流消費を低減させることが可能である。さらに、スイッ
チ回路４０の動作状態を保ちつつ、ＶｐｐとＶｃｃとの
差を増大させることも可能である。
【００３９】このようにすれば、メインＰＭＯＳトラン
ジスタ６１の寸法を大きくして、過渡状態の間に大きな
電流を流しても、前述のような補助ＰＭＯＳトランジス
タ６２によって達成される電流制限、およびスイッチン
グ時間の短縮によって、いかなる場合にも電流消費の低
減が保証される。プッシュＮＭＯＳトランジスタ８０を
電圧Ｖｃｃに設定された第１の供給ライン５０に接続す
る代わりに、電圧Ｖｐｐに設定された第２の供給ライン
５４に接続することが可能なことは、特定の動作状態、
例えばメモり１００の消去動作の期間において第２の供
給ライン５４の電圧Ｖｐｐが第１の供給ライン５０の電
圧Ｖｃｃ以下に下降したときに有利である。事実、この
場合、ワードライン７２は同じメモリセクタに属する他
のワードライン（図示せず）と共に、非選択状態になら
なければならず、そして、ＮＡＮＤゲート４１の出力４
１ａは“Ｈ”レベル（Ｖｃｃ）になる。この結果、プッ
シュＮＭＯＳトランジスタ８０のドレイン端子を第１の
供給ライン５０に接続すれば、プッシュＮＭＯＳトラン
ジスタ５０は、第１の供給ライン５０と中間ノード５８
との間で直接バイアスされたダイオードと等価になり、
中間ノード５８自身に向かって電流を流す。さらに、中
間ノード５８の電位は電圧（Ｖｐｐ−Ｖｔｈ）以下に下
がることはできない。ここで、Ｖｔｈはダイオード形式
で接続されたプッシュＮＭＯＳトランジスタ８０による
電圧降下である。これに代わって、プッシュＮＭＯＳト
ランジスタ８０のドレイン端子を第２の供給ライン５４
に接続すれば、このプッシュＮＭＯＳトランジスタを前
述の条件、すなわち、Ｖｐｐ＞Ｖｃｃという条件でも動
作させることができる。
ジスタ６１の寸法を大きくして、過渡状態の間に大きな
電流を流しても、前述のような補助ＰＭＯＳトランジス
タ６２によって達成される電流制限、およびスイッチン
グ時間の短縮によって、いかなる場合にも電流消費の低
減が保証される。プッシュＮＭＯＳトランジスタ８０を
電圧Ｖｃｃに設定された第１の供給ライン５０に接続す
る代わりに、電圧Ｖｐｐに設定された第２の供給ライン
５４に接続することが可能なことは、特定の動作状態、
例えばメモり１００の消去動作の期間において第２の供
給ライン５４の電圧Ｖｐｐが第１の供給ライン５０の電
圧Ｖｃｃ以下に下降したときに有利である。事実、この
場合、ワードライン７２は同じメモリセクタに属する他
のワードライン（図示せず）と共に、非選択状態になら
なければならず、そして、ＮＡＮＤゲート４１の出力４
１ａは“Ｈ”レベル（Ｖｃｃ）になる。この結果、プッ
シュＮＭＯＳトランジスタ８０のドレイン端子を第１の
供給ライン５０に接続すれば、プッシュＮＭＯＳトラン
ジスタ５０は、第１の供給ライン５０と中間ノード５８
との間で直接バイアスされたダイオードと等価になり、
中間ノード５８自身に向かって電流を流す。さらに、中
間ノード５８の電位は電圧（Ｖｐｐ−Ｖｔｈ）以下に下
がることはできない。ここで、Ｖｔｈはダイオード形式
で接続されたプッシュＮＭＯＳトランジスタ８０による
電圧降下である。これに代わって、プッシュＮＭＯＳト
ランジスタ８０のドレイン端子を第２の供給ライン５４
に接続すれば、このプッシュＮＭＯＳトランジスタを前
述の条件、すなわち、Ｖｐｐ＞Ｖｃｃという条件でも動
作させることができる。
【００４０】メモリ１００がメモリセル（図示せず）の
ゲート端子を介して消去状態に入ると、低レベルノード
６５は負の供給ライン７５に接続される。このようにし
て、出力ノード７０は、三重ウェルの形に形成された通
常の行デコーダと同じ方法で負の電位にすることが可能
になる。図１０は、本発明に係るスイッチ回路の異なる
実施例（第２の実施例）を示す回路図である。このスイ
ッチ回路の全体を参照番号４０′で示す。このスイッチ
回路では、行デコーダに属するＮＡＮＤゲート４１はも
はや存在せず、出力ノード７０は、出力インバータ（す
なわち、最終インバータ段）８１を介して出力ライン８
６に接続されている。
ゲート端子を介して消去状態に入ると、低レベルノード
６５は負の供給ライン７５に接続される。このようにし
て、出力ノード７０は、三重ウェルの形に形成された通
常の行デコーダと同じ方法で負の電位にすることが可能
になる。図１０は、本発明に係るスイッチ回路の異なる
実施例（第２の実施例）を示す回路図である。このスイ
ッチ回路の全体を参照番号４０′で示す。このスイッチ
回路では、行デコーダに属するＮＡＮＤゲート４１はも
はや存在せず、出力ノード７０は、出力インバータ（す
なわち、最終インバータ段）８１を介して出力ライン８
６に接続されている。
【００４１】図１０に図示のスイッチ回路４０′は、高
い電流出力能力が必要な場合、例えば、ラインを駆動し
なければならない場合に有利に使用される。この目的の
ために、図示の例では、出力インバータ８１は、第２の
供給ライン５４と接地５５との間に直列に接続される上
部ＰＭＯＳトランジスタ８２、補助下部ＮＭＯＳトラン
ジスタ８３、および、メイン下部ＮＭＯＳトランジスタ
８４を含んでいる。
い電流出力能力が必要な場合、例えば、ラインを駆動し
なければならない場合に有利に使用される。この目的の
ために、図示の例では、出力インバータ８１は、第２の
供給ライン５４と接地５５との間に直列に接続される上
部ＰＭＯＳトランジスタ８２、補助下部ＮＭＯＳトラン
ジスタ８３、および、メイン下部ＮＭＯＳトランジスタ
８４を含んでいる。
【００４２】トップＰＭＯＳトランジスタ８２は、第２
の供給ライン５４に接続されるソース端子およびバルク
端子と、出力ノード７０に接続されるゲート端子と、出
力８５に接続されるドレインとを有している。この出力
８５は出力ライン８６に接続されている。補助下部ＮＭ
ＯＳトランジスタ８３は、出力８５に接続されるドレイ
ン端子と、インバータ４２の出力に接続されるゲート端
子と、メイン下部ＮＭＯＳトランジスタ８４のドレイン
端子に接続されるソース端子とを有している。このメイ
ン下部ＮＭＯＳトランジスタ８４は、出力ノード７０に
接続されるゲート端子と、接地５５に接続されるソース
端子とを有している。
の供給ライン５４に接続されるソース端子およびバルク
端子と、出力ノード７０に接続されるゲート端子と、出
力８５に接続されるドレインとを有している。この出力
８５は出力ライン８６に接続されている。補助下部ＮＭ
ＯＳトランジスタ８３は、出力８５に接続されるドレイ
ン端子と、インバータ４２の出力に接続されるゲート端
子と、メイン下部ＮＭＯＳトランジスタ８４のドレイン
端子に接続されるソース端子とを有している。このメイ
ン下部ＮＭＯＳトランジスタ８４は、出力ノード７０に
接続されるゲート端子と、接地５５に接続されるソース
端子とを有している。
【００４３】スイッチ回路４０′の残りの部分は以下の
点を除いて、図９の回路４０と同じである。すなわち、
このスイッチ回路４０′では、駆動インバータ段４４の
第２のＮＭＯＳトランジスタ６３のソース端子および出
力トランジスタ７１のソース端子は、共に接地５５に直
接接続され、プッシュトランジスタ８０は、第１の供給
ライン５０に接続されるドレイン端子を有している。こ
の場合、上記の構成に代えて、プッシュトランジスタ８
０を第２の供給ライン５４に接続することも可能であ
る。さらに、出力ライン８６を負の電圧にしなければな
らない場合には、下部ＮＭＯＳトランジスタ８３、８４
を三重ウェルの形に形成することもできる。
点を除いて、図９の回路４０と同じである。すなわち、
このスイッチ回路４０′では、駆動インバータ段４４の
第２のＮＭＯＳトランジスタ６３のソース端子および出
力トランジスタ７１のソース端子は、共に接地５５に直
接接続され、プッシュトランジスタ８０は、第１の供給
ライン５０に接続されるドレイン端子を有している。こ
の場合、上記の構成に代えて、プッシュトランジスタ８
０を第２の供給ライン５４に接続することも可能であ
る。さらに、出力ライン８６を負の電圧にしなければな
らない場合には、下部ＮＭＯＳトランジスタ８３、８４
を三重ウェルの形に形成することもできる。
【００４４】仮に、出力インバータ８１が、駆動インバ
ータ段４４および帰還インバータ段４３を含む帰還ルー
プの外部にある場合、出力インバータ８１の上部ＰＭＯ
Ｓトランジスタ８２は、スイッチ回路４０′の動作を抑
止するための出力ライン８５に関連した能力を持たない
状態で、出力ライン８６を駆動するのに適した大きい寸
法を有している。
ータ段４４および帰還インバータ段４３を含む帰還ルー
プの外部にある場合、出力インバータ８１の上部ＰＭＯ
Ｓトランジスタ８２は、スイッチ回路４０′の動作を抑
止するための出力ライン８５に関連した能力を持たない
状態で、出力ライン８６を駆動するのに適した大きい寸
法を有している。
【００４５】補助下部トランジスタ８３は、帰還インバ
ータ段４３および駆動インバータ段４４を含む帰還回路
段の上流部（前段部）にあるインバータ４２の出力信号
によって直接制御される。この結果、補助下部ＮＭＯＳ
トランジスタ８３は、補助ＰＭＯＳトランジスタ５２、
６２に関して図９を参照しながら述べたのと同様な方法
で、出力８５が“Ｌ”レベルの状態から“Ｈ”レベルの
状態へ移行するスイッチング過渡状態時に出力インバー
タ８１を流れる電流を制限する。また、同様に（図示せ
ず）、上部ＰＭＯＳトランジスタ８２は二つのトランジ
スタに分離することができる。すなわち、その一つは出
力ノード７０に接続されるメイントランジスタであっ
て、他の一つは、出力８５が“Ｌ”レベルの状態から
“Ｈ”レベルの状態へ移行するスイッチング過渡状態時
に、出力インバータ８１を流れる電流を制限することを
目的として、制御入力４１ａに接続される補助トランジ
スタである。
ータ段４３および駆動インバータ段４４を含む帰還回路
段の上流部（前段部）にあるインバータ４２の出力信号
によって直接制御される。この結果、補助下部ＮＭＯＳ
トランジスタ８３は、補助ＰＭＯＳトランジスタ５２、
６２に関して図９を参照しながら述べたのと同様な方法
で、出力８５が“Ｌ”レベルの状態から“Ｈ”レベルの
状態へ移行するスイッチング過渡状態時に出力インバー
タ８１を流れる電流を制限する。また、同様に（図示せ
ず）、上部ＰＭＯＳトランジスタ８２は二つのトランジ
スタに分離することができる。すなわち、その一つは出
力ノード７０に接続されるメイントランジスタであっ
て、他の一つは、出力８５が“Ｌ”レベルの状態から
“Ｈ”レベルの状態へ移行するスイッチング過渡状態時
に、出力インバータ８１を流れる電流を制限することを
目的として、制御入力４１ａに接続される補助トランジ
スタである。
【００４６】最後に、ここに図面を参照して述べてきた
スイッチ回路の変形および変更は、これらの全てが添付
の特許請求の範囲に記載の本発明の範囲に属するもので
ある限り可能であることは明らかである。特に、本発明
に係るスイッチ回路は、本明細書で述べた行デコーディ
ング段のほかに、少なくともその一つが後段のノードに
供給される電圧とは異なる複数の電圧間でスイッチング
が可能な制御信号に従って、二つの異なる電圧レベルの
間でノードのスイッチングを行うことが必要な全ての場
合に適用できることを強調しておく。さらに、図１０に
示すように、出力に負の電圧を供給する必要がない場合
は、２位式スイッチ７６は省略してもよい。最後に、ス
イッチ回路の構成要素は、所望の論理レベルに従って、
他の補足的な構成要素（complementary components）に
置き換えることができる。
スイッチ回路の変形および変更は、これらの全てが添付
の特許請求の範囲に記載の本発明の範囲に属するもので
ある限り可能であることは明らかである。特に、本発明
に係るスイッチ回路は、本明細書で述べた行デコーディ
ング段のほかに、少なくともその一つが後段のノードに
供給される電圧とは異なる複数の電圧間でスイッチング
が可能な制御信号に従って、二つの異なる電圧レベルの
間でノードのスイッチングを行うことが必要な全ての場
合に適用できることを強調しておく。さらに、図１０に
示すように、出力に負の電圧を供給する必要がない場合
は、２位式スイッチ７６は省略してもよい。最後に、ス
イッチ回路の構成要素は、所望の論理レベルに従って、
他の補足的な構成要素（complementary components）に
置き換えることができる。
【図１】一つのメモリセルに１ビットを記憶するために
用いられる電流−電圧特性を示す図である。
用いられる電流−電圧特性を示す図である。
【図２】一つのメモリセルに２ビットを記憶するために
用いられる電流−電圧特性を示す図である。
用いられる電流−電圧特性を示す図である。
【図３】一つのメモリセルに２ビットを記憶する場合
の、有効閾値電圧の分布を示す図である。
の、有効閾値電圧の分布を示す図である。
【図４】不揮発性メモリに使用されるチャージポンプ回
路の等価回路を示す図である。
路の等価回路を示す図である。
【図５】図４のチャージポンプ回路の出力特性を示す図
である。
である。
【図６】公知のタイプのデコーディング回路の一部を示
す概略的な回路図である。
す概略的な回路図である。
【図７】公知のタイプの他のデコーディング回路を簡略
化して示す回路図である。
化して示す回路図である。
【図８】公知のタイプのさらに他のデコーディング回路
を簡略化して示す回路図である。
を簡略化して示す回路図である。
【図９】本発明に係るスイッチ回路の第１の実施例を示
す回路図である。
す回路図である。
【図１０】本発明に係るスイッチ回路の第２の実施例を
示す回路図である。
示す回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョバンニ カンパルドー イタリア国，24128 ベルガモ，ビア ジ. セガンティーニ ５ (72)発明者 大庭 敦 東京都千代田区丸ノ内２丁目２番３号 三 菱電機株式会社内 (72)発明者 マルセロ カレーラ イタリア国，24069 トレスコーレ，ビア ジ．レオパルディー 12
Claims (14)
- 【請求項１】 互いに異なる第１の電位（Ｖｃｃ）、第
２の電位（Ｖｐｐ）および第３の電位（接地）にそれぞ
れ設定された第１の基準電位ライン（５０）、第２の基
準電位ライン（５４）および第３の基準電位ライン（５
５）と、少なくとも前もって設定した動作条件におい
て、前記第３の基準電位ライン（５５）に接続される第
４の基準電位ライン（６５）と、前記第１および第３の
電位間でスイッチングが可能な制御信号を受ける制御入
力（４１ａ）と、前記第２の基準電位ライン（５４）と
前記第４の基準電位ライン（６５）との間に接続され、
かつ、入力ノードおよび出力ノード（７０）を有する駆
動インバータ段（４４）とを具備するスイッチ回路（４
０、４０′）であって、 前記第２の基準電位ライン（５４）と前記第３の基準電
位ライン（５５）との間に接続される帰還インバータ段
（４３）は、中間ノード（５８）を規定すると共に、そ
れぞれ制御端子を有する第１の上部トランジスタ（５
１）および第１の下部トランジスタ（５３）を備えてお
り、 前記上部トランジスタ（５１）の前記制御端子は前記出
力ノード（７０）に接続され、前記下部トランジスタ
（５３）の前記制御端子は前記制御入力（４１ａ）に接
続され、前記中間ノード（５８）は前記駆動インバータ
段（４４）の前記入力ノードに接続され、起動要素（８
０、７１）によって、前記第３の電位から前記第２の電
位への前記中間ノード（５８）のスイッチングを助ける
ことを特徴とするスイッチ回路。 - 【請求項２】 前記帰還インバータ段（４３）は、第１
の電流能力調整手段（５２）を具備する請求項１に記載
のスイッチ回路。 - 【請求項３】 前記第１の電流能力調整手段は、前記中
間ノードが前記第２の電位から前記第３の電位へのスイ
ッチングを行う段階で動作する第１の電流制限要素（５
２）を具備する請求項２に記載のスイッチ回路。 - 【請求項４】 前記第１の上部トランジスタ（５１）は
第１の伝導形を有し、前記第１の下部トランジスタ（５
３）は第２の伝導形を有し、前記第１の電流制限要素は
前記第１の伝導形を有すると共に、前記制御入力（４１
ａ）に接続される制御端子を有している請求項３に記載
のスイッチ回路。 - 【請求項５】 前記駆動インバータ段（４４）は、第２
の電流能力調整手段（６２）を具備する請求項４に記載
のスイッチ回路。 - 【請求項６】 前記第２の電流能力調整手段は、前記中
間ノード（５８）が前記第３の電位から前記第２の電位
へのスイッチングを行う段階で動作する第２の電流制限
要素（６２）を具備する請求項５に記載のスイッチ回
路。 - 【請求項７】 インバータ要素（４２）が、前記制御入
力（４１ａ）と前記第１の下部トランジスタ（５３）の
前記制御端子との間に接続されており、前記駆動インバ
ータ段（４４）は、互いに直列に接続され、かつ、前記
出力ノード７０を形成する中間ノードを有する前記第１
の伝導形の第２の上部トランジスタ（６１）と前記第２
の伝導形の第２の下部トランジスタ（６３）とを具備し
ており、前記第２の電流制限要素は、前記第２の上部ト
ランジスタと前記出力ノードとの間に接続されると共
に、前記制御入力（４１ａ）に接続された制御端子を有
する第２の補助トランジスタ（６２）を具備する請求項
６に記載のスイッチ回路。 - 【請求項８】 前記起動要素は、前記第１の基準電位ラ
イン（５０）と前記中間ノード（５８）との間に結合さ
れ、前記制御入力（４１ａ）に接続される制御端子を有
するプッシュトランジスタ（８０）を具備する請求項１
から７のいずれか一項に記載のスイッチ回路。 - 【請求項９】 前記起動要素は、前記第２の基準電位ラ
イン（５４）と前記中間ノード（５８）との間に結合さ
れると共に、前記制御入力（４１ａ）に接続される制御
端子を有するプッシュトランジスタ（８０）を具備する
請求項１から７のいずれか一項に記載のスイッチ回路。 - 【請求項１０】 前記起動要素は、前記出力ノード（７
０）と前記第４の基準電位ライン（６５）との間に結合
されると共に、前記制御入力（４１ａ）に接続される制
御端子を有する出力トランジスタ（７１）を具備する請
求項１から７のいずれか一項に記載のスイッチ回路。 - 【請求項１１】 前記第４の基準電位ライン（６５）
は、前記第３の電位（接地）、および、第１、第２およ
び第３の電位とは異なる第４の電位（ＶNEG ）に選択的
に接続される請求項１から１０のいずれか一項に記載の
スイッチ回路。 - 【請求項１２】 前記第２の基準電位ライン（５４）と
前記第３の基準電位ライン（５５）との間に接続される
最終インバータ段（８１）が、第３の上部トランジスタ
（８２）と、少なくとも第３の補助トランジスタ（８
３）および第３の下部トランジスタ（８４）とを具備し
ており、前記第３の上部トランジスタおよび前記第３の
下部トランジスタは、前記出力ノード（７０）に接続さ
れる制御端子を有し、前記第３の補助トランジスタは、
前記入力ノード（４１ａ）に接続される制御端子を有す
る請求項４から１１のいずれか一項に記載のスイッチ回
路。 - 【請求項１３】 前記第３の上部トランジスタ（８２）
は、前記第１の伝導形を有し、前記第３の補助トランジ
スタ（８３）および前記第３の下部トランジスタ（８
４）は、前記第２の伝導形を有する請求項１２に記載の
スイッチ回路。 - 【請求項１４】 前記第１の伝導形のトランジスタはＰ
ＭＯＳトランジスタであり、前記第２の伝導形のトラン
ジスタはＮＭＯＳトランジスタである請求項４から１３
のいずれか一項に記載のスイッチ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830345A EP1058271B1 (en) | 1999-06-04 | 1999-06-04 | CMOS switch circuit for transferring high voltages, in particular for line decoding in nonvolatile memories, with reduced consumption during switching |
| EP99830345:7 | 1999-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035178A true JP2001035178A (ja) | 2001-02-09 |
| JP3707047B2 JP3707047B2 (ja) | 2005-10-19 |
Family
ID=8243436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000171999A Expired - Lifetime JP3707047B2 (ja) | 1999-06-04 | 2000-06-05 | 特に不揮発性メモリのラインデコーディングのための高電圧転送を行うスイッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6433583B1 (ja) |
| EP (1) | EP1058271B1 (ja) |
| JP (1) | JP3707047B2 (ja) |
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| JP3850016B2 (ja) | 2001-06-29 | 2006-11-29 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3855835B2 (ja) * | 2001-09-27 | 2006-12-13 | ヤマハ株式会社 | 信号レベルシフト回路 |
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| KR101058865B1 (ko) * | 2008-12-24 | 2011-08-23 | 포항공과대학교 산학협력단 | 다중 전원 전압 시스템을 위한 단일 전원 전압 패스 게이트레벨 변환기 |
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| US5422523A (en) * | 1992-11-09 | 1995-06-06 | Intel Corporation | Apparatus for translating logic signal levels from 3.3 volts to 5 volts |
| JP3204848B2 (ja) * | 1994-08-09 | 2001-09-04 | 株式会社東芝 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
| FR2734941B1 (fr) * | 1995-05-31 | 1997-07-18 | Sgs Thomson Microelectronics | Generateur de rampe numerique. |
| DE69630363D1 (de) * | 1996-05-24 | 2003-11-20 | St Microelectronics Srl | Zeilendekodierer für Speicher |
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-
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- 2000-06-05 JP JP2000171999A patent/JP3707047B2/ja not_active Expired - Lifetime
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