JP2001007683A - Pulse-generating circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば、液晶表
示装置のバックライト用インバータ等に用いて好適なパ
ルス発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generating circuit suitable for use in, for example, a backlight inverter of a liquid crystal display device.
【０００２】[0002]
【従来の技術】インバータ等に用いられる従来のパルス
発生回路はワンショットマルチバイブレータで構成さ
れ、外部から入力される水平同期信号等に同期してワン
ショットマルチバイブレータから一定のパルス幅を有す
る繰り返しパルスを発生させ、このパルス幅の期間で交
流の高電圧を発生してバックライト用の蛍光管を点灯し
ていた。2. Description of the Related Art A conventional pulse generating circuit used in an inverter or the like is constituted by a one-shot multivibrator, and a repetitive pulse having a constant pulse width is synchronized from a one-shot multivibrator in synchronization with an externally input horizontal synchronizing signal or the like. And a high AC voltage is generated during this pulse width to turn on the fluorescent tube for the backlight.
【０００３】[0003]
【発明が解決しようとする課題】従来のパルス発生回路
では、ワンショットマルチバイブレータから出力される
パルスの幅が一定であるので、入力される同期信号の繰
り返し周波数が変化しなければ、ワンショットマルチバ
イブレータから出力されるパルスの幅と繰り返し周期と
の比、つまり、デュティ比が一定となる。蛍光管の輝度
はこのデュティ比に比例して決まるので、同期信号の周
波数が変化すると、デュティ比が変化し、輝度も変化す
ることになる。In the conventional pulse generation circuit, since the width of the pulse output from the one-shot multivibrator is constant, if the repetition frequency of the input synchronization signal does not change, the one-shot multivibrator does not change. The ratio between the width of the pulse output from the vibrator and the repetition period, that is, the duty ratio is constant. Since the luminance of the fluorescent tube is determined in proportion to the duty ratio, if the frequency of the synchronization signal changes, the duty ratio changes and the luminance also changes.
【０００４】本発明のパルス発生回路の目的は、一度デ
ュティ比を設定すれば、入力されるパルスの繰り返し周
波数が変化しても出力パルスのデュティ比が変化しない
ようにすることである。An object of the pulse generation circuit of the present invention is to set the duty ratio once so that the duty ratio of the output pulse does not change even if the repetition frequency of the input pulse changes.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明のパルス発生回路は、繰り返して入力される
パルスに同期して鋸歯状波電圧を発生する鋸歯状波発生
手段と、前記鋸歯状波電圧のピーク値に比例する直流電
圧を生成する直流電圧生成手段と、比較回路とを備え、
前記鋸歯状波電圧と前記直流電圧または前記直流電圧に
比例する電圧とを前記比較回路に入力した。In order to solve the above-mentioned problems, a pulse generating circuit according to the present invention comprises: a saw-tooth wave generating means for generating a saw-tooth wave voltage in synchronization with a repeatedly input pulse; DC voltage generating means for generating a DC voltage proportional to the peak value of the wave voltage, and a comparison circuit,
The sawtooth voltage and the DC voltage or a voltage proportional to the DC voltage were input to the comparison circuit.
【０００６】また、本発明のパルス発生回路は、前記鋸
歯状波発生手段を第一の積分回路で構成し、前記第一の
積分回路を前記パルスでリセットすると共に前記第一の
積分回路から第一の鋸歯状波電圧を発生させて前記第一
の鋸歯状波電圧を前記鋸歯状波電圧とし、前記直流電圧
生成手段は前記第一の鋸歯状波電圧のピーク値を保持す
るピークホールド回路で構成し、前記ピークホールド回
路で保持した電圧を前記直流電圧とした。In the pulse generating circuit according to the present invention, the sawtooth wave generating means is constituted by a first integrating circuit, the first integrating circuit is reset by the pulse, and the first integrating circuit is switched from the first integrating circuit to the first integrating circuit. A first sawtooth voltage is generated to set the first sawtooth voltage to the sawtooth voltage, and the DC voltage generating means is a peak hold circuit that holds a peak value of the first sawtooth voltage. And the voltage held by the peak hold circuit was defined as the DC voltage.
【０００７】また、本発明のパルス発生回路は、前記第
一の積分回路は第一のオペアンプと第一のコンデンサと
を有し、前記第一のオペアンプの反転入力端と出力端と
の間に前記第一のコンデンサを接続し、前記第一のオペ
アンプの非反転入力端に第一の基準電圧を印加し、前記
第一のコンデンサの充電電圧を前記パルスで放電するこ
とによって前記第一の積分回路をリセットした。Further, in the pulse generation circuit according to the present invention, the first integration circuit has a first operational amplifier and a first capacitor, and is provided between an inverting input terminal and an output terminal of the first operational amplifier. The first integration is performed by connecting the first capacitor, applying a first reference voltage to a non-inverting input terminal of the first operational amplifier, and discharging the charging voltage of the first capacitor with the pulse. The circuit has been reset.
【０００８】また、本発明のパルス発生回路は、前記直
流電圧を分圧するための分圧手段を設け、前記分圧手段
から前記直流電圧に比例する電圧を出力した。Further, the pulse generation circuit of the present invention includes a voltage dividing means for dividing the DC voltage, and outputs a voltage proportional to the DC voltage from the voltage dividing means.
【０００９】また、本発明のパルス発生回路は、前記直
流電圧に比例する電圧を前記分圧手段によって変えられ
るようにした。In the pulse generating circuit according to the present invention, a voltage proportional to the DC voltage can be changed by the voltage dividing means.
【００１０】また、本発明のパルス発生回路は、前記分
圧手段を前記第一のオペアンプの非反転入力端と前記ピ
ークホールド回路の出力端との間に設けた。In the pulse generating circuit according to the present invention, the voltage dividing means is provided between a non-inverting input terminal of the first operational amplifier and an output terminal of the peak hold circuit.
【００１１】また、本発明のパルス発生回路は、前記鋸
歯状波発生手段は第二の積分回路と第三の積分回路とで
構成し、前記第二の積分回路と前記第三の積分回路とを
前記パルスで同時にリセットすると共に前記第二の積分
回路から第二の鋸歯状波電圧、前記第三の積分回路から
第三の鋸歯状波電圧をそれぞれ同期して発生させて前記
第二の鋸歯状波電圧を前記鋸歯状波電圧とし、前記直流
電圧生成手段は前記第三の鋸歯状波電圧のピーク値を保
持するピークホールド回路で構成し、前記ピークホール
ド回路で保持した電圧を前記直流電圧とした。In the pulse generating circuit according to the present invention, the sawtooth wave generating means includes a second integrating circuit and a third integrating circuit, and the second integrating circuit and the third integrating circuit Simultaneously with the pulse and simultaneously generating a second sawtooth voltage from the second integration circuit and a third sawtooth voltage from the third integration circuit to generate the second sawtooth. The sawtooth voltage is the sawtooth voltage, and the DC voltage generating means is constituted by a peak hold circuit that holds a peak value of the third sawtooth wave voltage, and the voltage held by the peak hold circuit is the DC voltage. And
【００１２】また、本発明のパルス発生回路は、前記第
二の積分回路は第二のオペアンプと第二のコンデンサと
を有し、前記第二のオペアンプの反転入力端と出力端と
の間に前記第二のコンデンサを接続し、前記第三の積分
回路は第三のオペアンプと第三のコンデンサとを有し、
前記第三のオペアンプの反転入力端と出力端との間に前
記第三のコンデンサを接続し、前記第二のオペアンプの
非反転入力端と前記第三のオペアンプの非反転入力端と
に第二の基準電圧を印加すると共に、前記第三のオペア
ンプの反転入力端に第三の基準電圧を印加し、前記第二
のコンデンサ及び前記第三のコンデンサのそれぞれの充
電電圧を前記パルスで放電することによって前記第二の
積分回路と前記第三の積分回路とをリセットした。In a pulse generation circuit according to the present invention, the second integration circuit has a second operational amplifier and a second capacitor, and is provided between an inverting input terminal and an output terminal of the second operational amplifier. Connecting the second capacitor, the third integration circuit has a third operational amplifier and a third capacitor,
The third capacitor is connected between an inverting input terminal and an output terminal of the third operational amplifier, and a second capacitor is connected to a non-inverting input terminal of the second operational amplifier and a non-inverting input terminal of the third operational amplifier. And applying a third reference voltage to the inverting input terminal of the third operational amplifier, and discharging the respective charged voltages of the second capacitor and the third capacitor with the pulse. Resets the second integration circuit and the third integration circuit.
【００１３】また、本発明のパルス発生回路は、前記直
流電圧を前記第三の積分回路の非反転入力端に入力する
前記第三の基準電圧によって変えられるようにした。In the pulse generation circuit according to the present invention, the DC voltage can be changed by the third reference voltage input to a non-inverting input terminal of the third integration circuit.
【００１４】また、本発明のパルス発生回路は、前記ピ
ークホールド回路は第四のオペアンプと、前記第四のオ
ペアンプの出力端の電圧を充電する充電コンデンサとを
有し、前記第四のオペアンプの非反転入力端に前記第一
の鋸歯状波電圧または前記第三の鋸歯状波電圧を入力
し、前記第四のオペアンプの出力端の電圧を第一の電流
通流手段によって前記充電コンデンサに供給し、前記充
電コンデンサに充電された電圧を放電抵抗を介して前記
第四のオペアンプの反転入力端に帰還すると共に前記放
電抵抗と第二の電流通流手段によって前記第四のオペア
ンプの出力端に放電させるようにした。In the pulse generation circuit according to the present invention, the peak hold circuit has a fourth operational amplifier and a charging capacitor for charging a voltage at an output terminal of the fourth operational amplifier. The first saw-tooth wave voltage or the third saw-tooth wave voltage is input to a non-inverting input terminal, and the voltage at the output terminal of the fourth operational amplifier is supplied to the charging capacitor by first current flowing means. Then, the voltage charged in the charging capacitor is fed back to the inverting input terminal of the fourth operational amplifier via a discharge resistor, and is also output to the output terminal of the fourth operational amplifier by the discharge resistor and the second current flowing means. It was made to discharge.
【００１５】また、本発明のパルス発生回路は、前記第
一の電流通流手段および前記第二の電流通流手段をダイ
オードで構成した。In the pulse generating circuit according to the present invention, the first current flowing means and the second current flowing means are constituted by diodes.
【００１６】また、本発明のパルス発生回路は、前記第
四のオペアンプの出力端にベースが接続され、エミッタ
が前記充電コンデンサと前記放電抵抗の一端に接続され
たＮＰＮトランジスタで前記第一の電流通流手段を構成
し、前記第四のオペアンプの出力端にベースが接続さ
れ、エミッタが前記放電抵抗の他端と前記第四のオペア
ンプの反転入力端とに接続されたＰＮＰトランジスタで
前記第二の電流通流手段を構成し、前記ＮＰＮトランジ
スタのコレクタと前記ＰＮＰトランジスタのコレクタと
の間に電圧を供給した。In the pulse generation circuit according to the present invention, the base of the first operational amplifier is connected to the output terminal of the fourth operational amplifier, and the emitter is connected to one end of the charge capacitor and one end of the discharge resistor. The second operational amplifier comprises a PNP transistor whose base is connected to the output terminal of the fourth operational amplifier, and whose emitter is connected to the other end of the discharge resistor and the inverting input terminal of the fourth operational amplifier. And a voltage is supplied between the collector of the NPN transistor and the collector of the PNP transistor.
【００１７】[0017]
【発明の実施の形態】以下、図１乃至図７を参照して本
発明のパルス発生回路を説明する。図１は第一の実施の
形態を示す構成図、図２はその動作を説明するタイミン
グチャート、図３は入力パルスのくり返し周期の変化に
対する直流電圧の変化示す関係図、図４は第二の実施の
形態を示す構成図、図５はその動作を説明するタイミン
グチャート、図６は第一及び第二の実施の形態における
第一の変形例の構成図、図７は第一及び第二の実施の形
態における第二の変形例の構成図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a pulse generating circuit according to the present invention will be described with reference to FIGS. FIG. 1 is a block diagram showing the first embodiment, FIG. 2 is a timing chart for explaining the operation thereof, FIG. 3 is a relationship diagram showing a change in DC voltage with respect to a change in a repetition period of an input pulse, and FIG. FIG. 5 is a configuration diagram showing an embodiment, FIG. 5 is a timing chart for explaining its operation, FIG. 6 is a configuration diagram of a first modification of the first and second embodiments, and FIG. FIG. 13 is a configuration diagram of a second modified example in the embodiment.
【００１８】図１において、鋸歯状波発生手段となる第
一の積分回路１は第一のオペアンプ１ａと第一のオペア
ンプ１ａの出力端と反転入力端（−）との間に接続され
た第一のコンデンサ１ｂとを有し、非反転入力端（＋）
には第一の基準電圧Ｖｒ1が印加される。第一の基準電
圧Ｖｒ1は電源電圧Ｖｂを二つの抵抗Ｒ１、Ｒ２によっ
て分圧して取り出される。また、反転入力端（−）は抵
抗Ｒ３によって接地される。In FIG. 1, a first integrating circuit 1 serving as a sawtooth wave generating means is connected between a first operational amplifier 1a and an output terminal and an inverting input terminal (-) of the first operational amplifier 1a. Non-inverting input terminal (+)
Is applied with a first reference voltage Vr1. The first reference voltage Vr 1 is obtained by dividing the power supply voltage Vb by two resistors R1 and R2. The inverting input terminal (-) is grounded by the resistor R3.
【００１９】第一のコンデンサ１ｂの両端にはスイッチ
用のＦＥＴ２のドレインとソースが接続され、そのゲー
トには図２Ａに示すような外部のパルス発生源３から出
力されたパルスＰｉがインバータ４を介して入力され
る。パルス発生源３は、例えば、液晶表示装置等におけ
る映像信号の垂直同期信号源あるいは垂直同期信号に同
期した同期信号源である。入力されるパルスＰｉのパル
ス幅は繰り返し周期Ｔに対して小さく、デュティ比は比
較的小さい。A drain and a source of a switching FET 2 are connected to both ends of the first capacitor 1b, and a pulse Pi output from an external pulse generating source 3 as shown in FIG. Is entered via The pulse generation source 3 is, for example, a vertical synchronization signal source of a video signal in a liquid crystal display device or the like, or a synchronization signal source synchronized with the vertical synchronization signal. The pulse width of the input pulse Pi is smaller than the repetition period T, and the duty ratio is relatively small.
【００２０】そして、入力パルスＰｉの入力に同期して
ＦＥＴ２のドレインとソースとの間が導通して、第一の
コンデンサ１ｂに充電されていた電圧がＦＥＴ２を通じ
て放電され、第一のオペアンプ１ａの出力端の電圧は第
一の基準電圧Ｖｒ1まで低下し、その後第一のコンデン
サ１ｂに充電が開始されて上昇する。従って、第一の積
分回路１は入力パルスＰｉの入力に同期してリセットさ
れると共に図２Ｂに示すような第一の鋸歯状波電圧Ｅ１
を連続して発生する。Then, in synchronization with the input of the input pulse Pi, the conduction between the drain and the source of the FET 2 is conducted, the voltage charged in the first capacitor 1b is discharged through the FET 2, and the voltage of the first operational amplifier 1a is reduced. the voltage at the output terminal drops to the first reference voltage Vr 1, rises subsequently charged in the first capacitor 1b is started. Therefore, the first integration circuit 1 is reset in synchronization with the input of the input pulse Pi, and the first sawtooth wave voltage E1 as shown in FIG. 2B.
Occur continuously.
【００２１】第一の鋸歯状波電圧Ｅ１は比較回路５の非
反転入力端（＋）に入力されると共に、直流電圧生成手
段であるピークホールド回路６の第四のオペアンプ６ａ
の非反転入力端（＋）に入力される。ピークホールド回
路６は第四のオペアンプ６ａの他に第一の電流通流手段
となる第一のダイオード６ｂ、充電コンデンサ６ｃを有
し、第四のオペアンプ６ａの出力端にも第一の鋸歯状波
電圧Ｅ１と相似形の電圧が出力される。出力された電圧
は第一のダイオード６ｂを介して充電コンデンサ６ｃに
印加され、充電コンデンサ６ｃに充電されて保持され
る。充電コンデンサ６ｃに保持される電圧は図２Ｃに示
すように徐々に上昇して一定の直流電圧Ｖｈとなる。こ
の直流電圧Ｖｈは第一の鋸歯状波電圧Ｅ１のピーク値Ｖ
ｐ1に比例し、第四のオペアンプ６ａの反転入力端に帰
還される。The first sawtooth voltage E1 is input to the non-inverting input terminal (+) of the comparison circuit 5, and the fourth operational amplifier 6a of the peak hold circuit 6, which is a DC voltage generation means.
Is input to the non-inverting input terminal (+). The peak hold circuit 6 has, in addition to the fourth operational amplifier 6a, a first diode 6b and a charging capacitor 6c serving as first current conducting means, and an output terminal of the fourth operational amplifier 6a has a first saw-tooth shape. A voltage similar to the wave voltage E1 is output. The output voltage is applied to the charging capacitor 6c via the first diode 6b, and is charged and held in the charging capacitor 6c. The voltage held in the charging capacitor 6c gradually rises to a constant DC voltage Vh as shown in FIG. 2C. This DC voltage Vh is equal to the peak value V of the first sawtooth wave voltage E1.
proportional to p 1, is fed back to the inverting input terminal of the fourth operational amplifier 6a.
【００２２】そして、充電コンデンサ６ｃに保持される
直流電圧Ｖｈが放電抵抗と分圧手段との機能を合わせ持
つポテンショメータ６ｄで分圧され、分圧された分圧電
圧Ｖｒが比較用基準電圧として比較回路５の反転入力端
（−）に入力される。この分圧電圧Ｖｒも第一の鋸歯状
波電圧Ｅ１のピーク値Ｖｐ1に比例する。ポテンショメ
ータ６ｄの一端は第一のオペアンプ１ａの非反転入力端
（＋）に接続されるので、分圧電圧Ｖｒは第一の基準電
圧Ｖｒ1と第一の鋸歯状波電圧Ｅ１のピーク値Ｖｐ1との
間で変えることができる。The DC voltage Vh held in the charging capacitor 6c is divided by a potentiometer 6d having the functions of a discharge resistor and a voltage dividing means, and the divided voltage Vr is compared as a reference voltage for comparison. The signal is input to the inverting input terminal (−) of the circuit 5. This divided voltage Vr is also proportional to the peak value Vp1 of the first sawtooth voltage E1. Since one end of the potentiometer 6d is connected to the non-inverting input terminal of the first operational amplifier 1a (+), the divided voltage Vr is peak value Vp 1 of the first reference voltage Vr 1 and the first sawtooth wave voltage E1 Can be changed between.
【００２３】なお、ポテンショメータ６ｄは比較的大き
な抵抗値（１ＭΩ）を有しているので、充電コンデンサ
６ｃに保持される直流電圧Ｖｈよりも第一の鋸歯状波電
圧Ｅ１が低い期間ではポテンショメータ６ｄを通じて放
電されて若干の電圧低下を来すがこの様子は図２Ｃでは
示していない。なお、図示はしなかったが、第一のオペ
アンプ１ａ、第四のオペアンプ６ａ、比較回路５等には
電源電圧Ｖｂが印加されている。Since the potentiometer 6d has a relatively large resistance value (1 MΩ), the potentiometer 6d passes through the potentiometer 6d during a period in which the first sawtooth voltage E1 is lower than the DC voltage Vh held in the charging capacitor 6c. Discharge causes a slight voltage drop, which is not shown in FIG. 2C. Although not shown, the power supply voltage Vb is applied to the first operational amplifier 1a, the fourth operational amplifier 6a, the comparison circuit 5, and the like.
【００２４】そして、比較回路５においては、第一の鋸
歯状波電圧Ｅ１と分圧電圧Ｖｒとが比較され、図２Ｄに
示すように、第一の鋸歯状波電圧Ｅ１が分圧電圧Ｖｒを
越える期間だけ比較回路５からパルスＰｏが出力され
る。この出力パルスＰｏの幅Ｗｐはポテンショメータ６
ｄによって変えられる。The comparison circuit 5 compares the first saw-tooth wave voltage E1 with the divided voltage Vr. As shown in FIG. 2D, the first saw-tooth wave voltage E1 converts the divided voltage Vr. The pulse Po is output from the comparison circuit 5 only during the period when the pulse Po is exceeded. The width Wp of this output pulse Po is determined by the potentiometer 6
can be changed by d.
【００２５】ここで、入力パルスＰｉの繰り返し周期Ｔ
が変わると、それに伴って第一の鋸歯状波電圧Ｅ１の周
期も同じく変わる。そして充電コンデンサ６ｃへの充電
期間が変わることになるので直流電圧Ｖｈは繰り返し周
期Ｔに比例して変わることになる（図３参照）。従っ
て、比較回路５に入力される分圧電圧Ｖｒも比例して変
わり、出力パルスＰｏの繰り返し周期Ｔに対するパルス
幅Ｗｐの割合、即ち、デュティ比は変化しない。Here, the repetition period T of the input pulse Pi
Changes, the period of the first sawtooth wave voltage E1 also changes accordingly. Since the charging period of the charging capacitor 6c changes, the DC voltage Vh changes in proportion to the repetition period T (see FIG. 3). Therefore, the divided voltage Vr input to the comparison circuit 5 changes proportionally, and the ratio of the pulse width Wp to the repetition period T of the output pulse Po, that is, the duty ratio does not change.
【００２６】図４は本発明の第二の実施の形態を示し、
鋸歯状波発生手段としての積分回路が二つ設けられる。
一方の積分回路（第二の積分回路）１１は第二のオペア
ンプ１１ａと第二のオペアンプ１１ａの出力端と反転入
力端（−）との間に接続された第二のコンデンサ１１ｂ
とを有し、非反転入力端（＋）には第二の基準電圧Ｖｒ
2が印加される。第二の基準電圧Ｖｒ2は電源電圧Ｖｂを
二つの抵抗Ｒ４、Ｒ５によって分圧して取り出される。
また、反転入力端（−）は抵抗Ｒ６によって接地され
る。FIG. 4 shows a second embodiment of the present invention.
Two integrating circuits are provided as sawtooth wave generating means.
One integrating circuit (second integrating circuit) 11 is a second operational amplifier 11a and a second capacitor 11b connected between the output terminal and the inverting input terminal (-) of the second operational amplifier 11a.
And the non-inverting input terminal (+) has a second reference voltage Vr
2 is applied. The second reference voltage Vr 2 is taken by the power supply voltage Vb dividing by two resistors R4, R5.
The inverting input terminal (-) is grounded by the resistor R6.
【００２７】第二のコンデンサ１１ｂの両端にはスイッ
チ用のＦＥＴ１２のドレインとソースが接続され、その
ゲートには図５Ａに示すような外部のパルス発生源３か
ら出力されたパルスがインバータ４を介して入力され
る。パルス発生源３は、例えば、液晶表示装置等におけ
る映像信号の垂直同期信号源あるいは垂直同期信号に同
期した同期信号源である。入力されるパルスＰｉのパル
ス幅は繰り返し周期Ｔに対して小さく、デュティ比は比
較的小さい。The drain and the source of the switching FET 12 are connected to both ends of the second capacitor 11b, and a pulse output from an external pulse generating source 3 as shown in FIG. Is entered. The pulse generation source 3 is, for example, a vertical synchronization signal source of a video signal in a liquid crystal display device or the like, or a synchronization signal source synchronized with the vertical synchronization signal. The pulse width of the input pulse Pi is smaller than the repetition period T, and the duty ratio is relatively small.
【００２８】他方の積分回路（第三の積分回路）１５も
第三のオペアンプ１５ａと第三のオペアンプ１５ａの出
力端と反転入力端（−）との間に接続された第三のコン
デンサ１５ｂとを有し、非反転入力端（＋）には同じく
第二の基準電圧Ｖｒ2が印加される。また、反転入力端
（−）は抵抗Ｒ７を介して第三の基準電圧Ｖｒ3が印加
されている。第三の基準電圧Ｖｒ3は第二の基準電圧Ｖ
ｒ2よりも低い。第三のコンデンサ１５ｂの両端にはス
イッチ用のＦＥＴ１６のドレインとソースが接続され、
そのゲートには同じく入力パルスＰｉが入力される。図
示はしないが第二のオペアンプ１１ａと第三のオペアン
プ１５ａには電源電圧Ｖｂが印加されている。The other integrating circuit (third integrating circuit) 15 also includes a third operational amplifier 15a and a third capacitor 15b connected between the output terminal and the inverting input terminal (-) of the third operational amplifier 15a. And the second reference voltage Vr 2 is also applied to the non-inverting input terminal (+). The inverting input terminal (-) of the third reference voltage Vr 3 is applied through a resistor R7. The third reference voltage Vr 3 is equal to the second reference voltage Vr 3 .
lower than the r 2. The drain and source of the switching FET 16 are connected to both ends of the third capacitor 15b,
The input pulse Pi is similarly input to the gate. Although not shown, the power supply voltage Vb is applied to the second operational amplifier 11a and the third operational amplifier 15a.
【００２９】そして、入力パルスＰｉの入力に同期して
ＦＥＴ１２、１６の各ドレインとソースとの間が導通し
て、第二のコンデンサ１１ｂと第三のコンデンサ１５ｂ
とに充電されていた電圧がそれぞれＦＥＴ１２、１６を
通じて放電され、第二のオペアンプ１１ａの出力端の電
圧と第三のオペアンプ５ａの出力端の電圧とは第二の基
準電圧Ｖｒ2まで低下し、その後第二のコンデンサ１１
ｂと第三のコンデンサ１５ｂとに充電が開始されて第二
のオペアンプ１１ａの出力端の電圧と第三のオペアンプ
１５ａの出力端の電圧とは共に上昇する。従って、第二
の積分回路１１と第三の積分回路１５とは、入力パルス
Ｐｉの入力に同期してリセットされると共にそれぞれ図
５Ｂに示すような第二の鋸歯状波電圧Ｅ２と図５Ｃに示
すような第三の鋸歯状波電圧Ｅ３とを同期して発生す
る。Then, in synchronization with the input of the input pulse Pi, conduction between the drains and the sources of the FETs 12 and 16 is conducted, and the second capacitor 11b and the third capacitor 15b
Is discharged bets voltage charged is through the respective FET12,16, the voltage at the output terminal of the second operational amplifier 11a and the voltage of the output terminal of the third operational amplifier 5a decreases to the second reference voltage Vr 2, Then the second capacitor 11
b and the third capacitor 15b start charging, and the voltage at the output terminal of the second operational amplifier 11a and the voltage at the output terminal of the third operational amplifier 15a both rise. Therefore, the second integrating circuit 11 and the third integrating circuit 15 are reset in synchronization with the input of the input pulse Pi, and are respectively reset to the second sawtooth voltage E2 as shown in FIG. 5B and FIG. 5C. A third sawtooth voltage E3 as shown is generated in synchronization.
【００３０】ここで、第三のオペアンプ１５ａの反転入
力端（−）には第三の基準電圧Ｖｒ3が印加されている
ので、第二の鋸歯状波電圧Ｅ２のピーク値Ｖｐ2よりも
第三の鋸歯状波電圧Ｅ３のピーク値Ｖｐ3が低くなる。[0030] Here, the inverting input terminal of the third operational amplifier 15a (-) since the the third reference voltage Vr 3 is applied, than the peak value Vp 2 of the second sawtooth wave voltage E2 first The peak value Vp3 of the third saw-tooth waveform voltage E3 decreases.
【００３１】第二のオペアンプ１１ａの出力端に現れる
第二の鋸歯状波電圧Ｅ２は比較回路５の非反転入力端
（＋）に入力され、第三のオペアンプ１５ａの出力端に
現れる第三の鋸歯状波電圧Ｅ３はピークホールド回路６
の第四のオペアンプ６ａの非反転入力端（＋）に入力さ
れる。ピークホールド回路６における放電抵抗６ｅは図
１におけるポテンショメータ６ｄに相当するものであ
り、充電コンデンサ６ｃに並列接続される。The second sawtooth voltage E2 appearing at the output terminal of the second operational amplifier 11a is input to the non-inverting input terminal (+) of the comparison circuit 5, and the third sawtooth voltage appears at the output terminal of the third operational amplifier 15a. The sawtooth voltage E3 is applied to the peak hold circuit 6
To the non-inverting input terminal (+) of the fourth operational amplifier 6a. The discharge resistor 6e in the peak hold circuit 6 corresponds to the potentiometer 6d in FIG. 1, and is connected in parallel to the charging capacitor 6c.
【００３２】そして、第四のオペアンプ６ａの出力端に
は第三の鋸歯状波電圧Ｅ３に基づくほぼ同じ形の電圧が
出力され、この電圧は第一のダイオード６ｂを介して充
電コンデンサ６ｃに印加され、充電コンデンサ６ｃに充
電されて保持される。そして、充電コンデンサ６ｃに充
電される電圧は図５Ｄに示すように徐々に上昇して一定
の直流電圧Ｖｈとなる。この直流電圧Ｖｈは第三の鋸歯
状波電圧Ｅ３のピーク値Ｖｐ3に比例し、従って、第二
の鋸歯状波電圧Ｅｐ2のピーク値Ｖｐ2にも比例する。直
流電圧Ｖｈは第四のオペアンプ６ａの反転入力端（−）
に帰還される。The output terminal of the fourth operational amplifier 6a outputs a voltage of substantially the same shape based on the third sawtooth voltage E3. This voltage is applied to the charging capacitor 6c via the first diode 6b. Then, the charging capacitor 6c is charged and held. Then, the voltage charged in the charging capacitor 6c gradually increases as shown in FIG. 5D to become a constant DC voltage Vh. The DC voltage Vh is proportional to the peak value Vp 3 of the third ramp waveform E3, therefore also proportional to the second peak value Vp 2 of the sawtooth wave voltage Ep 2. The DC voltage Vh is applied to the inverting input terminal (-) of the fourth operational amplifier 6a.
Will be returned to
【００３３】そして、充電コンデンサ６ｃに保持される
直流電圧Ｖｈがそのまま比較用基準電圧として比較回路
５の反転入力端（−）に入力される。なお、第三のオペ
アンプ１５ａの反転入力端（−）に印加する第三の基準
電圧Ｖｒ3を変化することによって第三の鋸歯状波電圧
Ｅ３のピーク値Ｖｐ3が変わるので、充電コンデンサ６
ｃに保持される直流電圧Ｖｈを変えることができる。Then, the DC voltage Vh held in the charging capacitor 6c is directly input to the inverting input terminal (-) of the comparison circuit 5 as a comparison reference voltage. Incidentally, the inverting input terminal of the third operational amplifier 15a (-) by changing a third reference voltage Vr 3 applied to so third sawtooth voltage E3 of the peak value Vp 3 changes, the charging capacitor 6
The DC voltage Vh held at c can be changed.
【００３４】なお、放電抵抗６ｅも比較的大きな抵抗値
（１ＭΩ）を有するので、充電コンデンサ６ｃに保持さ
れている直流電圧Ｖｈよりも第二の鋸歯状波電圧Ｅ２が
低い期間では放電抵抗６ｅを通じて放電されて若干の電
圧低下を来すが、この様子は図５Ｄでは示していない。Since the discharge resistor 6e also has a relatively large resistance value (1 MΩ), during the period when the second sawtooth wave voltage E2 is lower than the DC voltage Vh held in the charging capacitor 6c, the discharge resistor 6e passes through the discharge resistor 6e. The discharge causes a slight voltage drop, which is not shown in FIG. 5D.
【００３５】そして、比較回路５においては、第二の鋸
歯状波電圧Ｅ２と直流電圧Ｖｈとが比較され、図５Ｅに
示すように、第二の鋸歯状波電圧Ｅ２が直流電圧Ｖｈを
越える期間だけ比較回路５からパルスＰｏが出力され
る。この出力パルスＰｏの幅Ｗｐは、前述したように第
三の基準電圧Ｖｒ3によって変えることができる。この
場合も、入力パルスＰｉの繰り返し周期Ｔが変わっても
図３に示すように、それに比例して直流電圧Ｖｈが変わ
るので、出力パルスＰｏの繰り返し周期に対するパルス
幅Ｗｐの割合、即ち、デュティ比は変化しない。Then, the comparison circuit 5 compares the second saw-tooth waveform voltage E2 with the DC voltage Vh, and as shown in FIG. 5E, the period when the second saw-tooth waveform voltage E2 exceeds the DC voltage Vh. Only the comparison circuit 5 outputs the pulse Po. The width Wp of the output pulse Po can be changed by the third reference voltage Vr 3 as described above. Also in this case, even if the repetition period T of the input pulse Pi changes, the DC voltage Vh changes in proportion thereto as shown in FIG. 3, so that the ratio of the pulse width Wp to the repetition period of the output pulse Po, that is, the duty ratio Does not change.
【００３６】図６は図１及び図４におけるピークホール
ド回路６の第一の変形例の構成である。図６において、
充電コンデンサ６ｃと第四のオペアンプ６ａの反転入力
端（−）との間に放電抵抗６ｆが接続され、反転入力端
（−）と出力端との間に第二の電流通流手段である第二
のダイオード６ｇが接続される。そして、充電コンデン
サ６ｃに保持される直流電圧Ｖｈが放電抵抗６ｆを介し
て反転入力端（−）に帰還され、放電抵抗６ｆと第二の
ダイオード６ｇを介して第四のオペアンプ６ａの出力端
に放電されるようになっている。直流電圧Ｖｈはポテン
ショメータ６ｄによって分圧された後または直接に比較
回路５に入力される。FIG. 6 shows the configuration of a first modification of the peak hold circuit 6 in FIGS. 1 and 4. In FIG.
A discharge resistor 6f is connected between the charging capacitor 6c and the inverting input terminal (-) of the fourth operational amplifier 6a, and a second current flowing means is provided between the inverting input terminal (-) and the output terminal. Two diodes 6g are connected. Then, the DC voltage Vh held in the charging capacitor 6c is fed back to the inverting input terminal (-) via the discharge resistor 6f, and is supplied to the output terminal of the fourth operational amplifier 6a via the discharge resistor 6f and the second diode 6g. It is designed to be discharged. The DC voltage Vh is input to the comparison circuit 5 after being divided by the potentiometer 6d or directly.
【００３７】この結果、放電時には第四のオペアンプ６
ａはイマジナリショート状態を保って飽和することがな
いので、入力パルスＰｉのくり返し周波数が高くなって
も応答可能となり、出力パルスＰｏの繰り返し周期Ｔに
対するパルス幅Ｗｐの関係が変化せず、デュティ比の変
化は来さない。As a result, at the time of discharging, the fourth operational amplifier 6
Since a does not saturate while maintaining the imaginary short state, it can respond even if the repetition frequency of the input pulse Pi increases, and the relation of the pulse width Wp to the repetition period T of the output pulse Po does not change, and the duty ratio The change does not come.
【００３８】図７はピークホールド回路６の第二の変形
例であり、図７においては、図６における第一のダイオ
ード６ｂおよび第二のダイオード６ｇの代わりにトラン
ジスタを用いている。即ち、第四のオペアンプ６ａの出
力端は第一の電流通流手段であるＮＰＮトランジスタ６
ｈと第二の電流通流手段であるＰＮＰトランジスタ６ｉ
との各ベースに接続され、ＮＰＮトランジスタ６ｈのエ
ミッタが充電コンデンサ６ｃに接続され、ＰＮＰトラン
ジスタ６ｉのエミッタが第四のオペアンプ６ａの反転入
力端（−）に接続される。そして、ＮＰＮトランジスタ
６ｈのエミッタとＰＮＰトランジスタ６ｉのエミッタと
の間に放電抵抗６ｆが接続される。そして、ＮＰＮトラ
ンジスタ６ｈのコレクタに電源電圧Ｖｂが供給され、Ｐ
ＮＰトランジスタ６ｉのコレクタが接地される。FIG. 7 shows a second modification of the peak hold circuit 6. In FIG. 7, a transistor is used instead of the first diode 6b and the second diode 6g in FIG. That is, the output terminal of the fourth operational amplifier 6a is connected to the NPN transistor 6 serving as the first current conducting means.
h and a PNP transistor 6i as a second current flowing means
The emitter of the NPN transistor 6h is connected to the charging capacitor 6c, and the emitter of the PNP transistor 6i is connected to the inverting input terminal (-) of the fourth operational amplifier 6a. Then, a discharge resistor 6f is connected between the emitter of the NPN transistor 6h and the emitter of the PNP transistor 6i. Then, the power supply voltage Vb is supplied to the collector of the NPN transistor 6h,
The collector of NP transistor 6i is grounded.
【００３９】この構成においても、充電コンデンサ６ｃ
にはＮＰＮトランジスタ６ｈのベース・エミッタを通じ
て充電され、充電コンデンサ６ｃに保持された直流電圧
Ｖｈが放電抵抗６ｆを介して反転入力端（−）に帰還さ
れる。また、放電抵抗６ｆとＰＮＰトランジスタ６ｉの
エミッタ・ベースを通じて第四のオペアンプ６ａの出力
端に放電されるようになっている。直流電圧Ｖｈは同様
にポテンショメータ６ｄによって分圧された後または直
接に比較回路５に入力される。Also in this configuration, the charging capacitor 6c
Is charged through the base and emitter of the NPN transistor 6h, and the DC voltage Vh held in the charging capacitor 6c is fed back to the inverting input terminal (-) through the discharge resistor 6f. The output is discharged to the output terminal of the fourth operational amplifier 6a through the discharge resistor 6f and the emitter / base of the PNP transistor 6i. The DC voltage Vh is similarly input to the comparison circuit 5 after being divided by the potentiometer 6d or directly.
【００４０】この場合も、同様に、放電時には第四のオ
ペアンプ６ａはイマジナリショート状態を保って飽和す
ることがないので、入力パルスＰｉのくり返し周波数が
高くなった場合でも良く応答して、繰り返し周期Ｔに対
する出力パルスＰｏのパルス幅Ｗｐの割合が変化せず、
デュティ比の変化は来さない。なお、図７に示す場合で
は充電コンデンサ６ｃに充電する電流は電源電圧Ｖｂか
ら供給されるので、第四のオペアンプ６ａの負担が軽く
なり、より高いくり返し周波数まで応答する。Also in this case, similarly, at the time of discharging, the fourth operational amplifier 6a keeps the imaginary short state and does not saturate, so that the fourth operational amplifier 6a responds well even when the repetition frequency of the input pulse Pi becomes high, The ratio of the pulse width Wp of the output pulse Po to T does not change,
The duty ratio does not change. In the case shown in FIG. 7, since the current for charging the charging capacitor 6c is supplied from the power supply voltage Vb, the load on the fourth operational amplifier 6a is reduced, and the fourth operational amplifier 6a responds to a higher repetition frequency.
【００４１】[0041]
【発明の効果】以上のように、本発明のパルス発生回路
は、繰り返して入力されるパルスに同期して鋸歯状波電
圧を発生する鋸歯状波発生手段と、鋸歯状波電圧のピー
ク値に比例する直流電圧を生成する直流電圧生成手段
と、比較回路とを備え、鋸歯状波電圧と直流電圧または
直流電圧に比例する電圧とを比較回路に入力したので、
入力されるパルスのくり返し周波数が変化しても比較回
路から出力されるパルスのデュティ比は変化しない。As described above, the pulse generating circuit according to the present invention comprises a sawtooth wave generating means for generating a sawtooth wave voltage in synchronization with a repeatedly input pulse, and a sawtooth wave voltage peak value. Since a DC voltage generating means for generating a proportional DC voltage and a comparison circuit are provided, the sawtooth voltage and the DC voltage or a voltage proportional to the DC voltage are input to the comparison circuit.
Even if the repetition frequency of the input pulse changes, the duty ratio of the pulse output from the comparison circuit does not change.
【００４２】また、本発明のパルス発生回路は、鋸歯状
波発生手段を第一の積分回路で構成し、第一の積分回路
に入力されるパルスでリセットすると共に第一の積分回
路から第一の鋸歯状波電圧を発生させてこの第一の鋸歯
状波電圧を鋸歯状波電圧とし、直流電圧生成手段は第一
の鋸歯状波電圧のピーク値を保持するピークホールド回
路で構成し、ピークホールド回路で保持した電圧を直流
電圧としたので、鋸歯状波電圧と直流電圧とを容易に発
生できる。Further, in the pulse generation circuit of the present invention, the sawtooth wave generation means is constituted by a first integration circuit, which is reset by a pulse inputted to the first integration circuit, and is reset from the first integration circuit by the first integration circuit. The first sawtooth voltage is generated as a sawtooth voltage, and the DC voltage generating means is constituted by a peak hold circuit that holds the peak value of the first sawtooth voltage. Since the voltage held by the hold circuit is a DC voltage, a sawtooth voltage and a DC voltage can be easily generated.
【００４３】また、本発明のパルス発生回路は、第一の
積分回路は第一のオペアンプと第一のコンデンサとを有
し、第一のオペアンプの反転入力端と出力端との間に第
一のコンデンサを接続し、第一のオペアンプの非反転入
力端に第一の基準電圧を印加し、第一のコンデンサの充
電電圧を前記パルスで放電することによって第一の積分
回路をリセットしたので、第一のオペアンプから出力さ
れる第一の鋸歯状波電圧の直線性が良く、また、特別に
温度補償手段を設けなくても温度変化に対する第一の鋸
歯状波電圧の直線性が悪化することがない。In the pulse generating circuit according to the present invention, the first integrating circuit has a first operational amplifier and a first capacitor, and the first integrating circuit has a first operational amplifier connected between an inverting input terminal and an output terminal of the first operational amplifier. Since the first integration circuit was reset by applying the first reference voltage to the non-inverting input terminal of the first operational amplifier and discharging the charging voltage of the first capacitor with the pulse, The linearity of the first saw-tooth waveform voltage output from the first operational amplifier is good, and the linearity of the first saw-tooth waveform voltage with respect to a temperature change is deteriorated even without special temperature compensation means. There is no.
【００４４】また、本発明のパルス発生回路は、直流電
圧を分圧するための分圧手段を設け、分圧手段から直流
電圧に比例する電圧を出力したので、必要なデュティ比
に応じて分圧される電圧を分圧手段によって自由に決め
ることができる。Further, the pulse generating circuit of the present invention is provided with a voltage dividing means for dividing the DC voltage, and outputs a voltage proportional to the DC voltage from the voltage dividing means. The voltage to be applied can be freely determined by the voltage dividing means.
【００４５】また、本発明のパルス発生回路は、直流電
圧に比例する電圧を分圧手段によって変えられるように
したので、デュティ比の変更が容易となる。In the pulse generation circuit of the present invention, the voltage proportional to the DC voltage can be changed by the voltage dividing means, so that the duty ratio can be easily changed.
【００４６】また、本発明のパルス発生回路は、分圧手
段を第一のオペアンプの非反転入力端とピークホールド
回路の出力端との間に設けたことで、直流電圧に比例す
る電圧は第一の基準電圧以上となり、比較回路からは必
ず出力パルスが得られる。In the pulse generating circuit according to the present invention, the voltage dividing means is provided between the non-inverting input terminal of the first operational amplifier and the output terminal of the peak hold circuit. The voltage becomes equal to or higher than one reference voltage, and an output pulse is always obtained from the comparison circuit.
【００４７】また、本発明のパルス発生回路は、鋸歯状
波発生手段としての第二の積分回路と第三の積分回路と
を入力パルスで同時にリセットすると共に第二の積分回
路から第二の鋸歯状波電圧、第三の積分回路から第三の
鋸歯状波電圧をそれぞれ同期して発生させて第二の鋸歯
状波電圧を鋸歯状波電圧として比較回路に入力し、直流
電圧生成手段は第三の鋸歯状波電圧のピーク値を保持す
るピークホールド回路で構成し、ピークホールド回路で
保持した電圧を直流電圧としたことで、直流電圧は第二
の鋸歯状波電圧のピーク値に比例するので、入力パルス
の繰り返し周期が変化しても、出力パルスのデュティ比
は変化しない。Further, the pulse generating circuit of the present invention resets the second integrating circuit and the third integrating circuit as sawtooth wave generating means simultaneously with an input pulse, and outputs the second sawtooth signal from the second integrating circuit. A third sawtooth voltage from the third integration circuit, respectively, and a second sawtooth voltage is input to the comparison circuit as a sawtooth voltage. The DC voltage is proportional to the peak value of the second saw-tooth wave voltage by using a peak hold circuit that holds the peak value of the third saw-tooth wave voltage and using the voltage held by the peak hold circuit as a DC voltage. Therefore, even if the repetition period of the input pulse changes, the duty ratio of the output pulse does not change.
【００４８】また、本発明のパルス発生回路は、第二の
積分回路は第二のオペアンプと第二のコンデンサとを有
し、第二のオペアンプの反転入力端と出力端との間に第
二のコンデンサを接続し、第三の積分回路は第三のオペ
アンプと第三のコンデンサとを有し、第三のオペアンプ
の反転入力端と出力端との間に前記第三のコンデンサを
接続し、第二のオペアンプの非反転入力端と第三のオペ
アンプの非反転入力端とに第二の基準電圧を印加すると
共に、第三のオペアンプの反転入力端に第三の基準電圧
を印加し、第二のコンデンサ及び第三のコンデンサのそ
れぞれの充電電圧をパルスで放電することによって第二
の積分回路と第三の積分回路とをリセットしたので、第
二の積分回路と第三の積分回路とを同一のパッケージに
納められた集積回路で構成可能となり、第二の鋸歯状波
電圧と第三の鋸歯状波電圧との間の直線性等の特性が揃
い、正確なパルス幅を有するパルスを発生できる。In the pulse generating circuit according to the present invention, the second integrating circuit has a second operational amplifier and a second capacitor, and the second operational amplifier has a second operational amplifier connected between an inverting input terminal and an output terminal of the second operational amplifier. The third integration circuit has a third operational amplifier and a third capacitor, and connects the third capacitor between the inverting input terminal and the output terminal of the third operational amplifier, A second reference voltage is applied to the non-inverting input terminal of the second operational amplifier and the non-inverting input terminal of the third operational amplifier, and a third reference voltage is applied to the inverting input terminal of the third operational amplifier. Since the second integration circuit and the third integration circuit were reset by discharging the charging voltage of each of the second capacitor and the third capacitor with a pulse, the second integration circuit and the third integration circuit were reset. Integration times stored in the same package In enabling configuration, matching the characteristics of linearity, etc. between the second sawtooth wave voltage and the third ramp waveform and it can generate pulses having an accurate pulse width.
【００４９】また、本発明のパルス発生回路は、直流電
圧を第三の積分回路の非反転入力端に入力する第三の基
準電圧によって変えられるようにしたので、デュティ比
を変更できる。Further, in the pulse generation circuit of the present invention, since the DC voltage can be changed by the third reference voltage input to the non-inverting input terminal of the third integration circuit, the duty ratio can be changed.
【００５０】また、本発明のパルス発生回路は、ピーク
ホールド回路は第四のオペアンプと、第四のオペアンプ
の出力端の電圧を充電する充電コンデンサとを有し、第
四のオペアンプの非反転入力端に第一の鋸歯状波電圧ま
たは第三の鋸歯状波電圧を入力し、第四のオペアンプの
出力端の電圧を第一の電流通流手段によって充電コンデ
ンサに供給し、充電コンデンサに充電された電圧を放電
抵抗を介して第四のオペアンプの反転入力端に帰還する
と共に放電抵抗と第二の電流通流手段によって第四のオ
ペアンプの出力端に放電させるようにしたことで、放電
時には第四のオペアンプがイマジナリショート状態を保
って飽和することがないので、入力パルスのくり返し周
波数が高くなっても応答可能となり、出力パルスの周期
に対するパルス幅の関係が変化せず、デュティ比の変化
は来さない。In the pulse generation circuit according to the present invention, the peak hold circuit has a fourth operational amplifier and a charging capacitor for charging a voltage at an output terminal of the fourth operational amplifier. The first saw-tooth wave voltage or the third saw-tooth wave voltage is input to the end, and the voltage at the output end of the fourth operational amplifier is supplied to the charging capacitor by the first current flowing means, and the charging capacitor is charged. The voltage is fed back to the inverting input terminal of the fourth operational amplifier via the discharge resistor, and is discharged to the output terminal of the fourth operational amplifier by the discharge resistor and the second current flowing means. Since the four operational amplifiers do not saturate while maintaining the imaginary short state, they can respond even if the repetition frequency of the input pulse increases, and the pulse width with respect to the cycle of the output pulse Relationship does not change, the change in the duty ratio is not Kisa.
【００５１】また、本発明のパルス発生回路は、第一の
電流通流手段および第二の電流通流手段をダイオードで
構成したのでピークホールド回路の構成は簡単になる。In the pulse generating circuit of the present invention, the first current flowing means and the second current flowing means are constituted by diodes, so that the structure of the peak hold circuit is simplified.
【００５２】また、本発明のパルス発生回路は、第四の
オペアンプの出力端にベースが接続され、エミッタが充
電コンデンサと放電抵抗の一端に接続されたＮＰＮトラ
ンジスタで第一の電流通流手段を構成し、第四のオペア
ンプの出力端にベースが接続され、エミッタが放電抵抗
の他端と第四のオペアンプの反転入力端とに接続された
ＰＮＰトランジスタで第二の電流通流手段を構成し、Ｎ
ＰＮトランジスタのコレクタとＰＮＰトランジスタのコ
レクタとの間に電圧を供給したことで、充電コンデンサ
に充電する電流は電源電圧から供給されるので、第四の
オペアンプの負担が軽くなり、より高いくり返し周波数
まで応答する。In the pulse generation circuit according to the present invention, an NPN transistor having a base connected to an output terminal of the fourth operational amplifier and an emitter connected to one end of a charging capacitor and one end of a discharging resistor serves as the first current flowing means. The base is connected to the output terminal of the fourth operational amplifier, and the PNP transistor whose emitter is connected to the other end of the discharge resistor and the inverting input terminal of the fourth operational amplifier constitutes a second current conducting means. , N
By supplying a voltage between the collector of the PN transistor and the collector of the PNP transistor, the current for charging the charging capacitor is supplied from the power supply voltage, so the load on the fourth operational amplifier is reduced, and up to a higher repetition frequency. respond.
【図１】本発明のパルス発生回路の第一の実施の形態を
示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of a pulse generation circuit of the present invention.
【図２】本発明のパルス発生回路における第一の実施の
形態の動作を説明するタイミングチャートである。FIG. 2 is a timing chart illustrating an operation of the pulse generating circuit according to the first embodiment of the present invention.
【図３】本発明のパルス発生回路における入力パルスの
くり返し周期の変化に対する直流電圧の変化を示す関係
図である。FIG. 3 is a relationship diagram showing a change in DC voltage with respect to a change in a repetition period of an input pulse in the pulse generation circuit of the present invention.
【図４】本発明のパルス発生回路の第二の実施の形態を
示す構成図である。FIG. 4 is a configuration diagram showing a second embodiment of the pulse generation circuit of the present invention.
【図５】本発明のパルス発生回路における第二の実施の
形態の動作を説明するタイミングチャートである。FIG. 5 is a timing chart illustrating the operation of the pulse generation circuit according to the second embodiment of the present invention.
【図６】本発明のパルス発生回路の第一の変形例の構成
図である。FIG. 6 is a configuration diagram of a first modified example of the pulse generation circuit of the present invention.
【図７】本発明のパルス発生回路の第二の変形例の構成
図である。FIG. 7 is a configuration diagram of a second modified example of the pulse generation circuit of the present invention.
１ 第一の積分回路（鋸歯状波発生手段） １ａ 第一のオペアンプ １ｂ 第一のコンデンサ ２ ＦＥＴ ３ パルス発生源 ４ インバータ ５ 比較回路 ６ ピークホールド回路（直流電圧生成手段） ６ａ 第四のオペアンプ ６ｂ 第一のダイオード（第一の電流通流手段） ６ｃ 充電コンデンサ ６ｄ ポテンショメータ ６ｅ、６ｆ 放電抵抗 ６ｇ 第二のダイオード（第二の電流通流手段） ６ｈ ＮＰＮトランジスタ（第一の電流通流手段） ６ｉ ＰＮＰトランジスタ（第二の電流通流手段） １１ 第二の積分回路（鋸歯状波発生手段） １１ａ 第二のオペアンプ １１ｂ 第二のコンデンサ １２ ＦＥＴ １５ 第三の積分回路（鋸歯状波発生手段） １５ａ 第三のオペアンプ １５ｂ 第三のコンデンサ １６ ＦＥＴ Ｅ１ 第一の鋸歯状波電圧 Ｅ２ 第二の鋸歯状波電圧 Ｅ３ 第三の鋸歯状波電圧 Ｐｉ 入力パルス Ｐｏ 出力パルス Ｔ くり返し周期 Ｖｂ 電源電圧 Ｖｈ 直流電圧 Ｖｒ 分圧電圧 Ｖｒ1 第一の基準電圧 Ｖｒ2 第二の基準電圧 Ｖｒ3 第三の基準電圧 Ｖｐ1、Ｖｐ2、Ｖｐ3 ピーク値 Ｗｐ パルス幅REFERENCE SIGNS LIST 1 first integrating circuit (sawtooth wave generating means) 1a first operational amplifier 1b first capacitor 2 FET 3 pulse generating source 4 inverter 5 comparing circuit 6 peak hold circuit (DC voltage generating means) 6a fourth operational amplifier 6b First diode (first current flowing means) 6c Charging capacitor 6d Potentiometer 6e, 6f Discharge resistance 6g Second diode (second current flowing means) 6h NPN transistor (first current flowing means) 6i PNP transistor (second current flow means) 11 second integration circuit (sawtooth wave generation means) 11a second operational amplifier 11b second capacitor 12 FET 15 third integration circuit (sawtooth wave generation means) 15a Third operational amplifier 15b Third capacitor 16 FET E1 First sawtooth voltage E2 Second sawtooth wave Pressure E3 third ramp waveform Pi input pulse Po output pulse T repetition period Vb supply voltage Vh DC voltage Vr divided voltage Vr 1 first reference voltage Vr 2 second reference voltage Vr 3 third reference voltage Vp 1, Vp 2, Vp 3 peak value Wp pulse width
Claims (12)
鋸歯状波電圧を発生する鋸歯状波発生手段と、前記鋸歯
状波電圧のピーク値に比例する直流電圧を生成する直流
電圧生成手段と、比較回路とを備え、前記鋸歯状波電圧
と前記直流電圧または前記直流電圧に比例する電圧とを
前記比較回路に入力したことを特徴とするパルス発生回
路。1. A sawtooth wave generating means for generating a sawtooth voltage in synchronization with a pulse input repeatedly, and a DC voltage generating means for generating a DC voltage proportional to a peak value of the sawtooth voltage. And a comparing circuit, wherein the sawtooth voltage and the DC voltage or a voltage proportional to the DC voltage are input to the comparing circuit.
で構成し、前記第一の積分回路を前記パルスでリセット
すると共に前記第一の積分回路から第一の鋸歯状波電圧
を発生させて前記第一の鋸歯状波電圧を前記鋸歯状波電
圧とし、前記直流電圧生成手段は前記第一の鋸歯状波電
圧のピーク値を保持するピークホールド回路で構成し、
前記ピークホールド回路で保持した電圧を前記直流電圧
としたことを特徴とする請求項１記載のパルス発生回
路。2. The sawtooth wave generating means comprises a first integration circuit, and the first integration circuit is reset by the pulse and generates a first sawtooth wave voltage from the first integration circuit. The first saw-tooth waveform voltage is used as the saw-tooth waveform voltage, and the DC voltage generation means is configured by a peak hold circuit that holds a peak value of the first saw-tooth waveform voltage.
2. The pulse generation circuit according to claim 1, wherein the voltage held by the peak hold circuit is the DC voltage.
と第一のコンデンサとを有し、前記第一のオペアンプの
反転入力端と出力端との間に前記第一のコンデンサを接
続し、前記第一のオペアンプの非反転入力端に第一の基
準電圧を印加し、前記第一のコンデンサの充電電圧を前
記パルスで放電することによって前記第一の積分回路を
リセットしたことを特徴とする請求項２記載のパルス発
生回路。3. The first integrating circuit has a first operational amplifier and a first capacitor, and connects the first capacitor between an inverting input terminal and an output terminal of the first operational amplifier. Applying a first reference voltage to a non-inverting input terminal of the first operational amplifier, and discharging the charging voltage of the first capacitor with the pulse to reset the first integration circuit. The pulse generating circuit according to claim 2, wherein
を設け、前記分圧手段から前記直流電圧に比例する電圧
を出力したことを特徴とする請求項２または３記載のパ
ルス発生回路。4. The pulse generation circuit according to claim 2, further comprising voltage dividing means for dividing said DC voltage, and outputting a voltage proportional to said DC voltage from said voltage dividing means.
手段によって変えられるようにしたことを特徴とする請
求項４記載のパルス発生回路。5. The pulse generating circuit according to claim 4, wherein a voltage proportional to said DC voltage can be changed by said voltage dividing means.
非反転入力端と前記ピークホールド回路の出力端との間
に設けたことを特徴とする請求項４または５記載のパル
ス発生回路。6. The pulse generating circuit according to claim 4, wherein said voltage dividing means is provided between a non-inverting input terminal of said first operational amplifier and an output terminal of said peak hold circuit.
と第三の積分回路とで構成し、前記第二の積分回路と前
記第三の積分回路とを前記パルスで同時にリセットする
と共に前記第二の積分回路から第二の鋸歯状波電圧、前
記第三の積分回路から第三の鋸歯状波電圧をそれぞれ同
期して発生させて前記第二の鋸歯状波電圧を前記鋸歯状
波電圧とし、前記直流電圧生成手段は前記第三の鋸歯状
波電圧のピーク値を保持するピークホールド回路で構成
し、前記ピークホールド回路で保持した電圧を前記直流
電圧としたことを特徴とする請求項１記載のパルス発生
回路。7. The saw-tooth wave generating means includes a second integration circuit and a third integration circuit, and simultaneously resets the second integration circuit and the third integration circuit with the pulse. A second sawtooth voltage is generated from the second integration circuit, and a third sawtooth voltage is generated from the third integration circuit in synchronization with the second sawtooth voltage. Wherein said DC voltage generating means comprises a peak hold circuit for holding a peak value of said third sawtooth voltage, and said voltage held by said peak hold circuit is said DC voltage. Item 2. The pulse generation circuit according to Item 1.
と第二のコンデンサとを有し、前記第二のオペアンプの
反転入力端と出力端との間に前記第二のコンデンサを接
続し、前記第三の積分回路は第三のオペアンプと第三の
コンデンサとを有し、前記第三のオペアンプの反転入力
端と出力端との間に前記第三のコンデンサを接続し、前
記第二のオペアンプの非反転入力端と前記第三のオペア
ンプの非反転入力端とに第二の基準電圧を印加すると共
に、前記第三のオペアンプの反転入力端に第三の基準電
圧を印加し、前記第二のコンデンサ及び前記第三のコン
デンサのそれぞれの充電電圧を前記パルスで放電するこ
とによって前記第二の積分回路と前記第三の積分回路と
をリセットしたことを特徴とする請求項７記載のパルス
発生回路。8. The second integrating circuit has a second operational amplifier and a second capacitor, and connects the second capacitor between an inverting input terminal and an output terminal of the second operational amplifier. The third integrating circuit has a third operational amplifier and a third capacitor, and connects the third capacitor between an inverting input terminal and an output terminal of the third operational amplifier; A second reference voltage is applied to the non-inverting input terminal of the operational amplifier and the non-inverting input terminal of the third operational amplifier, and a third reference voltage is applied to the inverting input terminal of the third operational amplifier. The second integration circuit and the third integration circuit are reset by discharging a charging voltage of each of a second capacitor and the third capacitor by the pulse, wherein the second integration circuit and the third integration circuit are reset. Pulse generation circuit.
反転入力端に入力する前記第三の基準電圧によって変え
られるようにしたことを特徴とする請求項８記載のパル
ス発生回路。9. The pulse generation circuit according to claim 8, wherein said DC voltage can be changed by said third reference voltage input to a non-inverting input terminal of said third integration circuit.
アンプと、前記第四のオペアンプの出力端の電圧を充電
する充電コンデンサとを有し、前記第四のオペアンプの
非反転入力端に前記第一の鋸歯状波電圧または前記第三
の鋸歯状波電圧を入力し、前記第四のオペアンプの出力
端の電圧を第一の電流通流手段によって前記充電コンデ
ンサに供給し、前記充電コンデンサに充電された電圧を
放電抵抗を介して前記第四のオペアンプの反転入力端に
帰還すると共に前記放電抵抗と第二の電流通流手段によ
って前記第四のオペアンプの出力端に放電させるように
したことを特徴とする請求項２乃至９の何れかに記載の
パルス発生回路。10. The peak hold circuit includes a fourth operational amplifier, and a charging capacitor for charging a voltage at an output terminal of the fourth operational amplifier, wherein the first operational amplifier has a non-inverting input terminal connected to the first operational amplifier. The sawtooth voltage or the third sawtooth voltage is input, and the voltage at the output terminal of the fourth operational amplifier is supplied to the charging capacitor by the first current flowing means, and the charging capacitor is charged. The feedback voltage is fed back to the inverting input terminal of the fourth operational amplifier via a discharge resistor, and is discharged to the output terminal of the fourth operational amplifier by the discharge resistor and the second current flowing means. 10. The pulse generating circuit according to claim 2, wherein:
二の電流通流手段をダイオードで構成したことを特徴と
する請求項１０記載のパルス発生回路。11. The pulse generating circuit according to claim 10, wherein said first current flowing means and said second current flowing means are constituted by diodes.
スが接続され、エミッタが前記充電コンデンサと前記放
電抵抗の一端に接続されたＮＰＮトランジスタで前記第
一の電流通流手段を構成し、前記第四のオペアンプの出
力端にベースが接続され、エミッタが前記放電抵抗の他
端と前記第四のオペアンプの反転入力端とに接続された
ＰＮＰトランジスタで前記第二の電流通流手段を構成
し、前記ＮＰＮトランジスタのコレクタと前記ＰＮＰト
ランジスタのコレクタとの間に電圧を供給したことを特
徴とする請求項１０記載のパルス発生回路。12. An NPN transistor having a base connected to an output terminal of the fourth operational amplifier and an emitter connected to one end of the charging capacitor and one end of the discharging resistor, and constitutes the first current conducting means. The second current conducting means is constituted by a PNP transistor having a base connected to the output terminal of the fourth operational amplifier, and an emitter connected to the other end of the discharge resistor and the inverting input terminal of the fourth operational amplifier. 11. The pulse generation circuit according to claim 10, wherein a voltage is supplied between a collector of said NPN transistor and a collector of said PNP transistor.
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|---|---|---|---|---|
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1999
- 1999-06-24 JP JP17790399A patent/JP3616277B2/en not_active Expired - Fee Related
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