JP2000347598A - Active matrix type semiconductor display device - Google Patents

Active matrix type semiconductor display device

Info

Publication number
JP2000347598A
JP2000347598A JP11327547A JP32754799A JP2000347598A JP 2000347598 A JP2000347598 A JP 2000347598A JP 11327547 A JP11327547 A JP 11327547A JP 32754799 A JP32754799 A JP 32754799A JP 2000347598 A JP2000347598 A JP 2000347598A
Authority
JP
Japan
Prior art keywords
pixel
active matrix
display device
source signal
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11327547A
Other languages
Japanese (ja)
Other versions
JP4666704B2 (en
JP2000347598A5 (en
Inventor
Yukio Tanaka
幸夫 田中
Sho Nagao
祥 長尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP32754799A priority Critical patent/JP4666704B2/en
Publication of JP2000347598A publication Critical patent/JP2000347598A/en
Publication of JP2000347598A5 publication Critical patent/JP2000347598A5/ja
Application granted granted Critical
Publication of JP4666704B2 publication Critical patent/JP4666704B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To improve reliability of elements such as TFT, and reduce power consumption by dividing a counter electrode into two, applying different potentials to the two respective counter electrodes, and mutually inverse-driving them. SOLUTION: When a 1st line G1 scanning period starts, an image signal having a positive potential is sequentially inputted to the odd-numbered source signal lines S1, S3,..., and an image signal having a negative potential is sequentially inputted to the even-numbered source signal lines S2, S4,..., and the source lines are inverse-driven. An image signal is sequentially written in pixel TFTs (1, 1)-(1, n). At this time, the negative potential is applied to a counter electrode 1 corresponding to the odd-numbered source signal line, and the positive potential is applied to a counter electrode 2 corresponding to the even-numbered source signal line. In the 2nd frame, the potential of the image signal to be supplied to each source signal line and that of the counter electrode are both inverted from those in the 1st frame in polarity.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、アクティブマトリ
クス型半導体表示装置に関する。特に、アクティブマト
リクス型液晶表示装置に関する。
The present invention relates to an active matrix type semiconductor display device. In particular, it relates to an active matrix liquid crystal display device.

【0002】[0002]

【従来の技術】近年、FPD(フラットパネルディスプ
レイ)として、アクティブマトリクス型半導体表示装置
が市場を賑わしている。中でも、アクティブマトリクス
型液晶表示装置がパーソナルコンピュータの表示装置と
して多用されてきている。しかも、ノート型のパーソナ
ルコンピュータに用いられるだけでなく、デスクトップ
型のパーソナルコンピュータにも大画面のアクティブマ
トリクス型液晶表示装置が用いられるようになってきて
いる。
2. Description of the Related Art In recent years, an active matrix type semiconductor display device has become popular in the market as an FPD (flat panel display). Among them, active matrix liquid crystal display devices have been widely used as display devices for personal computers. In addition, large-screen active-matrix liquid crystal display devices are being used not only for notebook personal computers but also for desktop personal computers.

【0003】パーソナルコンピュータに用いられるアク
ティブマトリクス型液晶表示装置には、大画面であるこ
とに加えて、複数の情報を一度に表示可能であることが
要求されている。そこで、大画面・高精細・高画質でフ
ルカラー表示可能なアクティブマトリクス型液晶表示装
置が要求されている。
An active matrix type liquid crystal display device used for a personal computer is required to be able to display a plurality of information at a time in addition to a large screen. Therefore, an active matrix type liquid crystal display device capable of full-color display with a large screen, high definition and high image quality has been demanded.

【0004】アクティブマトリクス型液晶表示装置の中
でも、ネマチック液晶を用いたTN(ツイストネマチッ
ク)液晶表示装置が最も多く市場に出回っている。ここ
で、従来のアクティブマトリクス型TN液晶表示装置の
概略構成図を図20に示す。図20において、3001
はソース信号線駆動回路、3002はゲイト信号線駆動
回路、3003はアクティブマトリクス回路である。ア
クティブマトリクス回路3003は、複数の画素TFT
3004がマトリクス状に配置された回路である。それ
ぞれの画素TFT3004のゲイト電極、ソース電極に
は、それぞれゲイト信号線、ソース信号線が接続されて
いる。また、画素TFTのドレイン電極には画素電極が
接続されている。一般に、駆動回路とアクティブマトリ
クス回路を有する基板をアクティブマトリクス基板とい
う。アクティブマトリクス基板と一面に対向電極が形成
された対向基板(図示せず)との間に液晶3006が挟
まれている。
[0004] Among active matrix type liquid crystal display devices, a TN (twisted nematic) liquid crystal display device using a nematic liquid crystal is most frequently marketed. Here, a schematic configuration diagram of a conventional active matrix TN liquid crystal display device is shown in FIG. In FIG. 20, 3001
Denotes a source signal line driving circuit, 3002 denotes a gate signal line driving circuit, and 3003 denotes an active matrix circuit. The active matrix circuit 3003 includes a plurality of pixel TFTs.
Reference numeral 3004 denotes a circuit arranged in a matrix. A gate signal line and a source signal line are connected to a gate electrode and a source electrode of each pixel TFT 3004, respectively. A pixel electrode is connected to a drain electrode of the pixel TFT. Generally, a substrate having a drive circuit and an active matrix circuit is called an active matrix substrate. A liquid crystal 3006 is sandwiched between an active matrix substrate and a counter substrate (not shown) having a counter electrode formed on one surface.

【0005】ゲイト信号線駆動回路からゲイト信号線に
順に選択信号が供給される。選択信号が供給されている
ゲイト信号線に接続されている全ての画素TFTがON
となり、ソース信号線駆動回路3001が、ソース信号
線に画像信号を順に供給することによって、画素TFT
(つまりは液晶および保持容量)に画像信号の書き込み
が行われる。
A selection signal is sequentially supplied from the gate signal line driving circuit to the gate signal line. All pixel TFTs connected to the gate signal line to which the selection signal is supplied are ON
The source signal line driving circuit 3001 sequentially supplies image signals to the source signal lines, thereby
(That is, the liquid crystal and the storage capacitor) are written with the image signal.

【0006】[0006]

【発明が解決しようとする課題】一般に、ネマチック液
晶のように印加電圧に対する履歴性がある材料を用いる
場合、画面の「焼き付き」を防ぐために、液晶に一定期
間毎に逆方向の電界をかけることが行われる。この駆動
方式を反転駆動方式という。ここでいう印加電圧に対す
る「履歴性」とは、電圧を印加した時の液晶の電気光学
的特性の変化と、電圧を除去した時の液晶の電気光学的
特性の変化とが一致しないことをいう。また、画面の
「焼き付き」とは、この履歴性によって生じる表示の乱
れのことをいう。
In general, when a material having a history with respect to an applied voltage such as a nematic liquid crystal is used, an electric field in a reverse direction is applied to the liquid crystal at regular intervals in order to prevent "burn-in" on the screen. Is performed. This driving method is called an inversion driving method. Here, the "history" with respect to the applied voltage means that the change in the electro-optical characteristics of the liquid crystal when a voltage is applied does not match the change in the electro-optical characteristics of the liquid crystal when the voltage is removed. . Further, “burn-in” on the screen refers to display disorder caused by this history.

【0007】上述の画面の「焼き付き」を防ぐために、
反転駆動方式という駆動方式がよく用いられているが、
この反転駆動方式のうち、表示画面の書き換え毎に液晶
に印加する電界の向きを反転する方式をフレーム反転方
式といい、反転駆動方式の中でも容易に行うことのでき
る駆動方式である。フレーム反転方式は、従来からアク
ティブマトリクス型液晶表示装置に最もよく採用されて
いる。
In order to prevent the above-mentioned "burn-in" on the screen,
A driving method called an inversion driving method is often used,
Among the inversion driving methods, a method of inverting the direction of the electric field applied to the liquid crystal every time the display screen is rewritten is called a frame inversion method, and is a driving method that can be easily performed among the inversion driving methods. The frame inversion method has been most often used in an active matrix type liquid crystal display device.

【0008】近年、高解像度・高精細なアクティブマト
リクス型液晶表示装置が要求される中で、フレーム反転
方式の問題が浮かび上がってきた。高解像度・高精細な
アクティブマトリクス型液晶表示装置を実現するために
は、液晶および保持容量に画像信号を充電する期間を短
くする必要がある。駆動回路の性能上、この充電期間を
短くすることには限界があり、新たに時分割駆動方式が
採用されてきた。しかし、フレーム反転方式によって液
晶を駆動する場合、時分割駆動方式を用いると、設計上
避けられない寄生容量によって、表示画面の品質を低下
させる、いわゆる、クロストーク現象が発生することが
ある。
In recent years, with the demand for a high-resolution, high-definition active matrix type liquid crystal display device, the problem of the frame inversion method has emerged. In order to realize a high-resolution and high-definition active matrix liquid crystal display device, it is necessary to shorten a period for charging the liquid crystal and the storage capacitor with an image signal. Due to the performance of the driving circuit, there is a limit in shortening the charging period, and a time division driving method has been newly adopted. However, when the liquid crystal is driven by the frame inversion method, when the time-division driving method is used, a so-called crosstalk phenomenon that lowers the quality of the display screen due to parasitic capacitance that cannot be avoided in design may occur.

【0009】このクロストーク現象を減少させるため
に、1〜数行毎の画像信号に対して液晶に印加する電界
の向きを反転する方式であるゲイトライン(行)反転方
式や、1〜数列毎の画像信号に対して液晶に印加する電
界の向きを反転する方式であるソースライン(列)反転
方式が採用され始めている。
In order to reduce the crosstalk phenomenon, a gate line (row) inversion method for inverting the direction of an electric field applied to the liquid crystal with respect to an image signal for every one to several rows, A source line (column) inversion method, which is a method of inverting the direction of the electric field applied to the liquid crystal with respect to the image signal, has begun to be adopted.

【0010】また、特にノート型のパーソナルコンピュ
ータ用のアクティブマトリクス型液晶表示装置には、低
消費電力性が要求されている。しかし、上述の3つのい
ずれの反転駆動方式を用いる場合においても、高電位側
電源と低電位側電源とを用意し、高電位側電源側の電位
を有する画像信号と低電位側電源側の電位を有する画像
信号とを作成する必要がある。このため、駆動回路の高
電位側電源と低電位側電源の差は、反転駆動方式を用い
ない場合と比べて約2倍必要になる。その結果、駆動回
路およびアクティブマトリクス回路を形成するTFT等
の素子の信頼性の低下、駆動回路の消費電力の増大を招
くことになる。また、駆動回路の一部に、より高い電圧
の高電位側電源を用いた場合、画面表示に必要なより高
い電圧の信号に変換するための昇圧回路が必要となり、
その結果、駆動回路の面積が大きくなるという問題が生
じてくる。
[0010] In particular, active matrix type liquid crystal display devices for notebook personal computers are required to have low power consumption. However, in the case of using any of the above three inversion driving methods, a high-potential-side power supply and a low-potential-side power supply are prepared, and an image signal having a potential on the high-potential-side power supply and a potential on the low-potential-side power supply are used. It is necessary to create an image signal having For this reason, the difference between the high-potential-side power supply and the low-potential-side power supply of the drive circuit is about twice as large as that in the case where the inversion driving method is not used. As a result, the reliability of elements such as TFTs forming the driving circuit and the active matrix circuit is reduced, and the power consumption of the driving circuit is increased. In addition, when a higher-voltage power supply with a higher voltage is used as a part of the drive circuit, a booster circuit for converting a higher-voltage signal necessary for screen display is required.
As a result, there arises a problem that the area of the drive circuit becomes large.

【0011】[0011]

【課題を解決するための手段】そこで、本発明は上述問
題を鑑みてなされたものであり、反転駆動方式を用いた
場合の弊害を解消するアクティブマトリクス型半導体表
示装置を実現するものである。
SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and has as its object the realization of an active matrix type semiconductor display device which eliminates the adverse effects of using the inversion driving method.

【0012】本発明のアクティブマトリクス型半導体表
示装置は、対向電極を2つに分割し、その2つの対向電
極にそれぞれ異なる電位を与え、互いに反転駆動を行な
う。こうすることによって、画像信号の電圧を低くする
ことができるので、駆動回路を動作するのに必要な電圧
を低下させることができる。その結果として、駆動回路
やアクティブマトリクス回路を構成するTFT等の素子
の信頼性向上および消費電力の低下を実現することがで
きる。また、駆動回路によって供給されるタイミングパ
ルスの電圧を低下させることができるので、昇圧回路を
省略することができ、駆動回路の小面積化を実現するこ
とができる。
In the active matrix type semiconductor display device of the present invention, the opposing electrodes are divided into two, different potentials are respectively applied to the two opposing electrodes, and the two opposing electrodes are driven to invert each other. By doing so, the voltage of the image signal can be reduced, so that the voltage required for operating the driving circuit can be reduced. As a result, it is possible to improve the reliability of the elements such as the TFTs constituting the driving circuit and the active matrix circuit and to reduce the power consumption. Further, since the voltage of the timing pulse supplied from the driving circuit can be reduced, the boosting circuit can be omitted, and the area of the driving circuit can be reduced.

【0013】よって、本発明のアクティブマトリクス型
半導体表示装置では、ゲイトライン(行)反転駆動、ソ
ースライン(列)反転駆動、ドット(点)反転駆動など
のアドレッシングモードを効果的に採用することがで
き、表示画面の劣化を防ぐことが出来る。
Therefore, in the active matrix type semiconductor display device of the present invention, addressing modes such as gate line (row) inversion driving, source line (column) inversion driving, and dot (point) inversion driving can be effectively adopted. The display screen can be prevented from deteriorating.

【0014】以下に本発明のアクティブマトリクス型半
導体表示装置の構成を述べる。
The configuration of the active matrix type semiconductor display device of the present invention will be described below.

【0015】本発明によると、複数のソース信号線に画
像信号を供給するソース信号線駆動回路と、複数のゲイ
ト信号線に選択信号を供給するゲイト信号線駆動回路
と、画素TFTおよび前記画素TFTのドレイン電極に
接続された画素電極を有する画素がマトリクス状に配置
され、前記画素TFTのソース電極には前記ソース信号
線が接続され、前記画素TFTのゲイト電極には前記ゲ
イト信号線が接続されているアクティブマトリクス回路
と、2つの対向電極と、前記画素電極と前記対向電極と
に挟まれた表示媒体と、を有するアクティブマトリクス
型半導体表示装置であって、前記2つの対向電極は、前
記複数のソース信号線のうち一本毎のソース信号線に対
応した画素に対応して、それぞれ配置されており、前記
2つの対向電極には、対応するソース信号線に供給され
る画像信号の電位と反対の電位がそれぞれ与えられるア
クティブマトリクス型半導体表示装置が提供される。
According to the present invention, a source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT and the pixel TFT Pixels having pixel electrodes connected to the drain electrodes are arranged in a matrix, the source signal lines are connected to the source electrodes of the pixel TFTs, and the gate signal lines are connected to the gate electrodes of the pixel TFTs. An active matrix circuit, an active matrix circuit, two counter electrodes, and a display medium sandwiched between the pixel electrode and the counter electrode. Among the source signal lines, the pixels are arranged corresponding to the pixels corresponding to each source signal line. Corresponding potential of the image signal supplied to the source signal line to the opposite potential is an active matrix type semiconductor display device provided each of which is provided.

【0016】また、本発明によると、複数のソース信号
線に画像信号を供給するソース信号線駆動回路と、複数
のゲイト信号線に選択信号を供給するゲイト信号線駆動
回路と、画素TFTおよび前記画素TFTのドレイン電
極に接続された画素電極を有する画素がマトリクス状に
配置され、前記画素TFTのソース電極には前記ソース
信号線が接続され、前記画素TFTのゲイト電極には前
記ゲイト信号線が接続されているアクティブマトリクス
回路と、2つの対向電極と、前記画素電極と前記対向電
極とに挟まれた表示媒体と、を有するアクティブマトリ
クス型半導体表示装置であって、前記2つの対向電極
は、前記複数のソース信号線のうち二本毎のソース信号
線に対応した画素に対応して、それぞれ配置されてお
り、前記2つの対向電極には、対応するソース信号線に
供給される画像信号の電位と反対の電位がそれぞれ与え
られるアクティブマトリクス型半導体表示装置が提供さ
れる。
According to the present invention, a source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT, Pixels having pixel electrodes connected to the drain electrodes of the pixel TFTs are arranged in a matrix, the source signal lines are connected to the source electrodes of the pixel TFTs, and the gate signal lines are connected to the gate electrodes of the pixel TFTs. An active matrix type semiconductor display device including a connected active matrix circuit, two counter electrodes, and a display medium sandwiched between the pixel electrode and the counter electrode, wherein the two counter electrodes are: The plurality of source signal lines are respectively arranged corresponding to pixels corresponding to every two source signal lines, and The corresponding potential of the image signal supplied to the source signal line to the opposite potential is an active matrix type semiconductor display device provided each of which is provided.

【0017】また、本発明によると、複数のソース信号
線に画像信号を供給するソース信号線駆動回路と、複数
のゲイト信号線に選択信号を供給するゲイト信号線駆動
回路と、画素TFTおよび前記画素TFTのドレイン電
極に接続された画素電極を有する画素がマトリクス状に
配置され、前記画素TFTのソース電極には前記ソース
信号線が接続され、前記画素TFTのゲイト電極には前
記ゲイト信号線が接続されているアクティブマトリクス
回路と、2つの対向電極と、前記画素電極と前記対向電
極とに挟まれた表示媒体と、を有するアクティブマトリ
クス型半導体表示装置であって、前記2つの対向電極
は、前記複数のソース信号線のうちz本毎のソース信号
線に対応した画素に対応して、それぞれ配置されてお
り、前記2つの対向電極には、対応するソース信号線に
供給される画像信号の電位と反対の電位がそれぞれ与え
られるアクティブマトリクス型半導体表示装置が提供さ
れる。
According to the present invention, a source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT, Pixels having pixel electrodes connected to the drain electrodes of the pixel TFTs are arranged in a matrix, the source signal lines are connected to the source electrodes of the pixel TFTs, and the gate signal lines are connected to the gate electrodes of the pixel TFTs. An active matrix type semiconductor display device including a connected active matrix circuit, two counter electrodes, and a display medium sandwiched between the pixel electrode and the counter electrode, wherein the two counter electrodes are: Of the plurality of source signal lines, a plurality of source signal lines are arranged corresponding to pixels corresponding to z source signal lines. The corresponding potential of the image signal supplied to the source signal line to the opposite potential is an active matrix type semiconductor display device provided each of which is provided.

【0018】前記表示媒体は、液晶であってもよい。The display medium may be a liquid crystal.

【0019】[0019]

【発明の実施の形態】以下に本発明のアクティブマトリ
クス型半導体表示装置を実施例をもって説明する。ただ
し、以下の実施例は、本発明のアクティブマトリクス型
半導体表示装置のある実施形態にすぎず、本発明のアク
ティブマトリクス型半導体表示装置はこれらの実施例に
限定されるわけではない。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The active matrix type semiconductor display device of the present invention will be described below with reference to embodiments. However, the following examples are merely some embodiments of the active matrix semiconductor display device of the present invention, and the active matrix semiconductor display device of the present invention is not limited to these examples.

【0020】[0020]

【実施例】(実施例1)本実施例では、本発明のアクテ
ィブマトリクス型表示装置を、表示媒体に液晶を用いた
アクティブマトリクス型液晶表示装置を用いて説明す
る。
(Embodiment 1) In this embodiment, an active matrix type display device of the present invention will be described using an active matrix type liquid crystal display device using liquid crystal as a display medium.

【0021】図1を参照する。図1には、本実施例のア
クティブマトリクス型液晶表示装置の概略構成図が示さ
れている。101はソース信号線駆動回路、102はゲ
イト信号線駆動回路、103はアクティブマトリクス回
路である。アクティブマトリクス回路103は画像の表
示を行う部分であり、複数の画素によって構成される。
本実施例のアクティブマトリクス型液晶表示装置は、
(m×n)個の画素を有している。n、mはいずれも自
然数であり、本実施例では、nは偶数である(mは偶数
でも奇数でもよい)。説明の便宜上、各画素には(1、
1)〜(m、n)という符号が付けられている。
Referring to FIG. FIG. 1 is a schematic configuration diagram of an active matrix type liquid crystal display device of the present embodiment. 101 is a source signal line drive circuit, 102 is a gate signal line drive circuit, and 103 is an active matrix circuit. The active matrix circuit 103 is a portion for displaying an image, and is configured by a plurality of pixels.
The active matrix type liquid crystal display device of this embodiment is
It has (m × n) pixels. Both n and m are natural numbers, and in this embodiment, n is an even number (m may be an even number or an odd number). For convenience of explanation, (1, 1,
1) to (m, n).

【0022】画素(1、1)〜(m、n)は、それぞ
れ、画素TFT104を有している。各画素TFT10
4には、説明の便宜上、その画素に付けられている符号
を引用する。つまり、画素(1、1)にある画素TFT
は、画素TFT(1、1)と記述するようにする。
Each of the pixels (1, 1) to (m, n) has a pixel TFT 104. Each pixel TFT10
In FIG. 4, for convenience of description, the reference numerals assigned to the pixels are cited. That is, the pixel TFT in the pixel (1, 1)
Is described as a pixel TFT (1, 1).

【0023】画素TFT(1、1)、画素TFT(1、
2)、・・・、画素TFT(1、n)のゲイト電極に
は、ゲイト信号線G1が接続されている。また、画素T
FT(2、1)、画素TFT(2、2)、・・・、画素
TFT(2、n)のゲイト電極には、ゲイト信号線G2
が接続されている。同様に、画素TFT(m、1)、画
素TFT(m、2)、・・・、画素TFT(m、n)の
ゲイト電極には、ゲイト信号線Gmが接続されている。
The pixel TFT (1, 1), the pixel TFT (1,
2),..., A gate signal line G1 is connected to a gate electrode of the pixel TFT (1, n). The pixel T
FT (2, 1), pixel TFTs (2, 2),..., Pixel TFT (2, n) have gate signal lines G2
Is connected. Similarly, a gate signal line Gm is connected to the gate electrodes of the pixel TFTs (m, 1), (m, 2),..., And pixel TFTs (m, n).

【0024】また、画素TFT(1、1)、画素TFT
(2、1)、・・・、画素TFT(m、1)のソース電
極には、ソース信号線S1が接続されている。また、画
素TFT(2、1)、画素TFT(2、2)、・・・、
画素TFT(m、2)のソース電極には、ソース信号線
S2が接続されている。同様に、画素TFT(1、
n)、画素TFT(2、n)、・・・、画素TFT
(m、n)のソース電極には、ソース信号線Snが接続
されている。
The pixel TFT (1, 1), the pixel TFT
(2, 1),..., The source signal line S1 is connected to the source electrode of the pixel TFT (m, 1). Further, pixel TFTs (2, 1), pixel TFTs (2, 2),.
A source signal line S2 is connected to a source electrode of the pixel TFT (m, 2). Similarly, the pixel TFT (1,
n), pixel TFT (2, n),..., pixel TFT
The source signal line Sn is connected to the (m, n) source electrode.

【0025】ソース信号線駆動回路101は、シフトレ
ジスタ回路、バッファ回路、サンプリング回路等を有し
ており、外部からクロック信号、スタートパルス、画像
信号等が入力される。また、ゲイト信号線駆動回路10
2は、シフトレジスタ回路、バッファ回路等を有してお
り、外部からクロック信号、スタートパルス等が入力さ
れる。ソース信号線駆動回路101は、ソース信号線S
1〜Snに画像信号を供給する。ゲイト信号線駆動回路
は、ゲイト信号線G1〜Gmに選択信号を供給する。
The source signal line driving circuit 101 has a shift register circuit, a buffer circuit, a sampling circuit, and the like, and receives a clock signal, a start pulse, an image signal, and the like from the outside. Also, the gate signal line drive circuit 10
Reference numeral 2 includes a shift register circuit, a buffer circuit, and the like, and receives a clock signal, a start pulse, and the like from the outside. The source signal line driving circuit 101 includes a source signal line S
An image signal is supplied to 1 to Sn. The gate signal line drive circuit supplies a selection signal to the gate signal lines G1 to Gm.

【0026】全ての画素TFT(1、1)〜画素TFT
(m、n)のドレイン電極には、画素電極(図示せず)
が接続されている。対向基板(図示せず)側には、対向
電極1(図示せず)および対向電極2(図示せず)が形
成されている。対向電極1は電位COM1に接続されて
いる。対向電極2は電位COM2に接続されている。な
お、対向電極1と対向電極2とは、同電位になることは
なく、互い異なる電位、正確にいうと、互いに逆の電位
が供給されるようになっている。液晶106は、駆動回
路やアクティブマトリクス回路を有するアクティブマト
リクス基板と対向基板との間に挟まれている。また、1
07は各画素TFT104のドレイン電極と、共通電極
1または共通電極2とに接続された保持容量である。
All pixel TFTs (1, 1) to pixel TFT
A pixel electrode (not shown) is provided for the drain electrode of (m, n).
Is connected. On the counter substrate (not shown) side, a counter electrode 1 (not shown) and a counter electrode 2 (not shown) are formed. The counter electrode 1 is connected to the potential COM1. The counter electrode 2 is connected to the potential COM2. The counter electrode 1 and the counter electrode 2 do not have the same potential, and different potentials, more precisely, opposite potentials are supplied. The liquid crystal 106 is sandwiched between an active matrix substrate having a driving circuit and an active matrix circuit and a counter substrate. Also, 1
Reference numeral 07 denotes a storage capacitor connected to the drain electrode of each pixel TFT 104 and the common electrode 1 or the common electrode 2.

【0027】本実施例のアクティブマトリクス型液晶表
示装置を更に詳しく説明するために、図2を参照する。
図2には、図1に示した本実施例のアクティブマトリク
ス型液晶表示装置の概略構成図において、アクティブマ
トリクス回路103の部分を模式的に示したものであ
る。
FIG. 2 is referred to in order to describe the active matrix type liquid crystal display device of this embodiment in more detail.
FIG. 2 schematically shows a portion of the active matrix circuit 103 in the schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment shown in FIG.

【0028】図2においては、画素TFT(1、1)〜
画素TFT(m、n)、画素電極105、対向電極1お
よび対向電極2が、特に模式的に示されている。図2に
示される様に、本実施例のアクティブマトリクス型液晶
表示装置においては、対向電極1および対向電極2は、
お互いの隙間を埋め合うような形状をとっている。な
お、対向電極1は奇数番目のソース信号線(S1、S3、
・・・、Sn-1)に接続された画素TFT(1、1)〜
(m、1)、(1、3)〜(m、3)、・・・、(1、
n−1)〜(m、n−1)を有するそれぞれの画素に対
応してそれらの上部に配置されている。また、対向電極
1は奇数番目のソース信号線(S1、S3、・・・、Sn-
1)に接続された画素TFT(1、1)〜(m、1)、
(1、3)〜(m、3)、・・・、(1、n−1)〜
(m、n−1)のそれぞれに接続された画素電極105
に対応してそれらの上部に配置されているとも言える。
また、対向電極2は偶数番目のソース信号線(S2、S
4、・・・、Sn)に接続された画素TFT(1、2)
〜(m、2)、(1、4)〜(m、4)、・・・、
(1、n)〜(m、n)を有するそれぞれの画素に接続
された画素電極105に対応して配置されている。ま
た、対向電極2は偶数番目のソース信号線(S2、S
4、・・・、Sn)に接続された画素TFT(1、2)
〜(m、2)、(1、4)〜(m、4)、・・・、
(1、n)〜(m、n)のそれぞれに接続された画素電
極105に対応して配置されているとも言える。
In FIG. 2, pixel TFTs (1, 1) to
The pixel TFT (m, n), the pixel electrode 105, the counter electrode 1 and the counter electrode 2 are particularly schematically shown. As shown in FIG. 2, in the active matrix type liquid crystal display device of the present embodiment, the opposing electrodes 1 and 2
It has a shape that fills the gap between each other. The counter electrode 1 is connected to the odd-numbered source signal lines (S1, S3,
.., Sn-1) connected to pixel TFTs (1, 1) to
(M, 1), (1, 3) to (m, 3), ..., (1,
n-1) to (m, n-1), and are arranged above the corresponding pixels. The counter electrode 1 is connected to odd-numbered source signal lines (S1, S3,..., Sn-
Pixel TFTs (1, 1) to (m, 1) connected to 1),
(1, 3)-(m, 3), ..., (1, n-1)-
Pixel electrode 105 connected to each of (m, n-1)
It can also be said that they are arranged at the upper part of them.
The counter electrode 2 is connected to even-numbered source signal lines (S2, S2).
4,..., Sn) connected to the pixel TFT (1, 2)
~ (M, 2), (1,4) ~ (m, 4), ...,
It is arranged corresponding to the pixel electrode 105 connected to each pixel having (1, n) to (m, n). The counter electrode 2 is connected to even-numbered source signal lines (S2, S2).
4,..., Sn) connected to the pixel TFT (1, 2)
~ (M, 2), (1,4) ~ (m, 4), ...,
It can be said that they are arranged corresponding to the pixel electrodes 105 connected to (1, n) to (m, n), respectively.

【0029】よって、奇数番目のソース信号線に対応し
た画素(1、1)〜(m、1)、(1、3)〜(m、
3)、・・・、(1、n−1)〜(m、n−1)にある
液晶には、それらの画素電極105と対向電極1とによ
って電圧が印加される。また、偶数番目のソース信号線
に対応した画素(1、2)〜(m、2)、(1、4)〜
(m、4)、・・・、(1、n)〜(m、n)にある液
晶には、それらの画素電極105と対向電極2とによっ
て電圧が印加される。
Therefore, the pixels (1, 1) to (m, 1), (1, 3) to (m,
3),..., (1, n−1) to (m, n−1), a voltage is applied by the pixel electrode 105 and the counter electrode 1. Pixels (1, 2) to (m, 2), (1, 4) to (1) corresponding to the even-numbered source signal lines.
A voltage is applied to the liquid crystal at (m, 4),..., (1, n) to (m, n) by the pixel electrode 105 and the counter electrode 2.

【0030】図3は、本実施例のアクティブマトリクス
型液晶表示装置のアクティブマトリクス回路部の拡大図
である。なお、説明の便宜上、図のスケールは縦と横と
で異ならしている。図3によると、対向電極1と対向電
極2とが、お互い隙間を埋め合うような形状をとってい
ることがよく理解される。なお、図3において、黒く塗
りつぶされている箇所は、半導体活性層106−1とソ
ース信号線とがそれぞれコンタクトをとっている箇所、
ならびに半導体活性層106−1と画素電極105とが
それぞれコンタクトをとっている箇所を示している。
FIG. 3 is an enlarged view of the active matrix circuit portion of the active matrix type liquid crystal display device of the present embodiment. For convenience of explanation, the scale of the figure is different between the vertical and horizontal directions. According to FIG. 3, it is well understood that the opposing electrode 1 and the opposing electrode 2 are shaped so as to fill the gap therebetween. Note that, in FIG. 3, black portions indicate portions where the semiconductor active layer 106-1 and the source signal line are in contact with each other,
In addition, portions where the semiconductor active layer 106-1 and the pixel electrode 105 are in contact with each other are shown.

【0031】なお、本実施例においては、画素TFT1
04のL/W(チャネル長/チャネル幅)は、4μm×
3(トリプルゲイト)/4μmとした。なお、1画素の
サイズ(縦×横)は、144μm×48μmとした。ま
た、対向電極1と対向電極2とが形成する隙間の距離D
は、D=4.5μmとした。
In this embodiment, the pixel TFT 1
04 has a L / W (channel length / channel width) of 4 μm ×
3 (triple gate) / 4 μm. The size of one pixel (length × width) was 144 μm × 48 μm. Further, the distance D of the gap formed between the counter electrode 1 and the counter electrode 2
Was set to D = 4.5 μm.

【0032】ここで、本実施例のアクティブマトリクス
型液晶表示装置の駆動方法について説明する。図4およ
び図5には、本実施例のアクティブマトリクス型液晶表
示装置の駆動タイミングチャートが示されている。
Here, a driving method of the active matrix type liquid crystal display device of this embodiment will be described. FIGS. 4 and 5 show drive timing charts of the active matrix type liquid crystal display device of the present embodiment.

【0033】まず、図4を参照する。図4には、本実施
例のアクティブマトリクス型液晶表示装置の第1フレー
ムの表示の為のタイミングチャートが示されている。な
お本明細書では、フレームとは、全ての画素(画素
(1、1)〜(m、n))の表示をいい、フレーム走査
期間とは、全ての画素(画素(1、1)〜(m、n))
に画像信号を書き込むのに要する期間をいう。また、ラ
インとは、1つのゲイト信号線に接続された画素のこと
をいい、ライン走査期間とは、(1、1)〜(1、n)
または画素(2、1)〜(2、n)等に画像信号を書き
込むのに要する期間である。
First, reference is made to FIG. FIG. 4 shows a timing chart for displaying the first frame of the active matrix liquid crystal display device of the present embodiment. In this specification, a frame refers to a display of all pixels (pixels (1, 1) to (m, n)), and a frame scanning period refers to all pixels (pixels (1, 1) to (m). m, n))
Refers to a period required to write an image signal to the memory. A line refers to a pixel connected to one gate signal line, and a line scanning period refers to (1, 1) to (1, n).
Alternatively, it is a period required for writing an image signal to the pixels (2, 1) to (2, n) and the like.

【0034】CLKはクロック信号であり、T1〜Tnは
ソース信号線駆動回路のアナログスイッチに入力される
タイミング信号を示す。S1〜Snはソース信号線S1〜
Snに入力される画像信号を示し、G1〜Gnはゲイト信
号線G1〜Gnに入力される選択信号を示している。ま
た、COM1およびCOM2は、それぞれ、対向電極
1、対向電極2の電位を示す。
CLK is a clock signal, and T1 to Tn are timing signals input to the analog switches of the source signal line drive circuit. S1 to Sn are source signal lines S1 to
An image signal input to Sn is shown, and G1 to Gn are selection signals input to the gate signal lines G1 to Gn. COM1 and COM2 indicate the potentials of the counter electrode 1 and the counter electrode 2, respectively.

【0035】次に、本実施例のアクティブマトリクス型
液晶表示装置の回路動作を説明する。クロック信号がソ
ース信号線駆動回路のシフトレジスタ回路に入力され
る。シフトレジスタ回路は、クロック信号とライン走査
期間の始めに入力されるスタートパルスとによって動作
し、タイミング信号(T1、T2、・・・、Tn)を発生
する。該タイミング信号は、バッファ回路やレベルシフ
タ回路によって増幅され、順にアナログスイッチに入力
される。アナログスイッチに入力されたタイミング信号
に基づいて外部から入力される画像信号がサンプリング
され、対応するソース信号線(S1、S2、・・・、S
n)に出力される。なお、ソース信号線駆動回路がどの
ようにしてタイミング信号を作り出すかは任意である。
Next, the circuit operation of the active matrix type liquid crystal display of this embodiment will be described. The clock signal is input to the shift register circuit of the source signal line driver circuit. The shift register circuit operates by a clock signal and a start pulse input at the beginning of a line scanning period, and generates timing signals (T1, T2,..., Tn). The timing signal is amplified by a buffer circuit or a level shifter circuit, and is sequentially input to an analog switch. An image signal input from the outside is sampled based on the timing signal input to the analog switch, and the corresponding source signal line (S1, S2,..., S
Output to n). Note that how the source signal line driving circuit generates the timing signal is arbitrary.

【0036】第1ライン(G1)走査期間(ゲイト信号
線G1に対応する画素の書き込みを行う期間)が始まる
と、順に、奇数番目のソース信号線には正の電位を有す
る画像信号が供給され、偶数番目のソース信号線には負
の電位を有する画像信号が供給される。よってG1に接
続されている画素TFT(1、1)〜(1、n)へ該画
像信号の書き込みが順に行われ、液晶が駆動される。こ
のとき、奇数番目のソース信号線に対応する対向電極1
(COM1)には負の電位が与えられており、偶数番目
のソース信号線に対応する対向電極2(COM2)に
は、正の電位が与えられている。
When the first line (G1) scanning period (period for writing a pixel corresponding to the gate signal line G1) starts, an image signal having a positive potential is sequentially supplied to the odd-numbered source signal lines. An image signal having a negative potential is supplied to the even-numbered source signal lines. Therefore, the writing of the image signal is sequentially performed on the pixel TFTs (1, 1) to (1, n) connected to G1, and the liquid crystal is driven. At this time, the counter electrode 1 corresponding to the odd-numbered source signal line
A negative potential is applied to (COM1), and a positive potential is applied to the counter electrode 2 (COM2) corresponding to the even-numbered source signal lines.

【0037】G1に接続されている画素TFT(1、
1)〜(1、n)へ画像信号の書き込みが終了すると、
次に、第2ライン(G2)走査期間が始まり、順に、奇
数番目のソース信号線には正の電位を有する画像信号が
供給され、偶数番目のソース信号線には負の電位を有す
る画像信号が供給される。よってG2に接続されている
画素TFT(2、1)〜(2、n)へ該画像信号の書き
込みが順に行われ、液晶が駆動される。このとき、奇数
番目のソース信号線に対応する対向電極1(COM1)
には負の電位が与えられており、偶数番目のソース信号
線に対応する対向電極2(COM2)には、正の電位が
与えられている。
The pixel TFT (1,...) Connected to G1
When the writing of the image signal to 1) to (1, n) is completed,
Next, a second line (G2) scanning period is started, and an odd-numbered source signal line is supplied with an image signal having a positive potential, and an even-numbered source signal line is sequentially supplied with an image signal having a negative potential. Is supplied. Therefore, the image signal is sequentially written into the pixel TFTs (2, 1) to (2, n) connected to G2, and the liquid crystal is driven. At this time, the counter electrode 1 (COM1) corresponding to the odd-numbered source signal line
Is supplied with a negative potential, and a positive potential is supplied to the counter electrode 2 (COM2) corresponding to the even-numbered source signal line.

【0038】G2に接続されている画素TFT(2、
1)〜(2、n)へ画像信号の書き込みが終了すると、
次に、第3ライン(G3)走査期間が始まり、順に、奇
数番目のソース信号線には正の電位を有する画像信号が
供給され、偶数番目のソース信号線には負の電位を有す
る画像信号が供給される。よってG3に接続されている
画素TFT(3、1)〜(3、n)へ該画像信号の書き
込みが順に行われ、液晶が駆動される。このとき、奇数
番目のソース信号線に対応する対向電極1(COM1)
には負の電位が与えられており、偶数番目のソース信号
線に対応する対向電極2(COM2)には、正の電位が
与えられている。
The pixel TFT (2, 2) connected to G2
When the writing of the image signal to 1) to (2, n) is completed,
Next, a third line (G3) scanning period starts, and an odd-numbered source signal line is sequentially supplied with an image signal having a positive potential, and an even-numbered source signal line is sequentially supplied with an image signal having a negative potential. Is supplied. Therefore, the writing of the image signal is sequentially performed on the pixel TFTs (3, 1) to (3, n) connected to G3, and the liquid crystal is driven. At this time, the counter electrode 1 (COM1) corresponding to the odd-numbered source signal line
Is supplied with a negative potential, and a positive potential is supplied to the counter electrode 2 (COM2) corresponding to the even-numbered source signal line.

【0039】以上の動作を1フレーム(第1〜第nライ
ン)全ての画素TFTについて順に行う。従って、奇数
番目のソース信号線(S1、S3、S5、・・・、Sn-1)
に正の電位を有する画像信号が順に入力され、偶数番目
のソース信号線(S2、S4、S6、・・・、Sn)に負の
電位を有する画像信号が順に入力されることになる。い
わゆるソースライン(列)反転駆動が行われる。
The above operation is sequentially performed for all pixel TFTs in one frame (first to n-th lines). Therefore, the odd-numbered source signal lines (S1, S3, S5,..., Sn-1)
, And the image signals having a negative potential are sequentially input to the even-numbered source signal lines (S2, S4, S6,..., Sn). A so-called source line (column) inversion drive is performed.

【0040】第1フレーム走査期間、つまり第1ライン
走査期間の開始時から第nライン走査期間の終了時まで
の間、奇数番目のソース信号線(S1、S3、S5、・・
・、Sn-1)に対応する対向電極1の電位COM1には
負の電位が与えられ続け、偶数番目のソース信号線(S
2、S4、S6、・・・、Sn)に対応する対向電極2の電
位COM2には正の電位が与えられ続ける。このよう
に、対向電極の電位を、画素電極に印加される画像信号
の電位と反対符号の電位とすることによって、画像信号
の電圧を低くすることができる。
During the first frame scanning period, that is, from the start of the first line scanning period to the end of the n-th line scanning period, the odd-numbered source signal lines (S1, S3, S5,...)
, Sn-1), a negative potential continues to be applied to the potential COM1 of the counter electrode 1 and the even-numbered source signal lines (Sn-1)
2, S4, S6,..., Sn), a positive potential is continuously applied to the potential COM2 of the opposite electrode 2. In this manner, the voltage of the image signal can be reduced by setting the potential of the counter electrode to a potential having the opposite sign to the potential of the image signal applied to the pixel electrode.

【0041】例えば、本実施例のアクティブマトリクス
型液晶表示装置に飽和電圧が5Vの液晶を用いた場合を
考える。画像信号が正の電位を有するときは、対向電極
に負の電位が与えられる。この場合、対向電極に例えば
−2Vの電位を与えておくことによって画像信号の最大
値は3Vでよいことになる。また、画像信号が負の電位
を有するときは、対向電極に正の電位が与えられる。こ
の場合、対向電極に例えば2Vの電位を与えておくこと
によって画像信号の最大値は−3Vでよいことになる。
よって、画像信号の最大振幅を小さくすることができ、
消費電力の低下を図ることができる。
For example, consider a case where a liquid crystal having a saturation voltage of 5 V is used in the active matrix type liquid crystal display device of the present embodiment. When the image signal has a positive potential, a negative potential is applied to the counter electrode. In this case, the maximum value of the image signal can be 3 V by applying a potential of, for example, -2 V to the counter electrode. When the image signal has a negative potential, a positive potential is applied to the counter electrode. In this case, by applying a potential of, for example, 2 V to the counter electrode, the maximum value of the image signal may be -3 V.
Therefore, the maximum amplitude of the image signal can be reduced,
Power consumption can be reduced.

【0042】次に、第2フレームの画像の書き込みにつ
いて説明する。図5を参照する。第1フレームの画像書
き込み終了後、第2フレームの画像の書き込みが開始さ
れる。
Next, writing of the image of the second frame will be described. Please refer to FIG. After the writing of the image of the first frame is completed, the writing of the image of the second frame is started.

【0043】第2フレームの第1ライン(G1)走査期
間が始まると、順に、奇数番目のソース信号線には負の
電位を有する画像信号が供給され、偶数番目のソース信
号線には正の電位を有する画像信号が供給される。よっ
てG1に接続されている画素TFT(1、1)〜(1、
n)へ該画像信号の書き込みが順に行われ、液晶が駆動
される。このとき、奇数番目のソース信号線に対応する
対向電極1(COM1)には正の電位が与えられてお
り、偶数番目のソース信号線に対応する対向電極2(C
OM2)には、負の電位が与えられている。よって、第
2フレームにおいては、各ソース信号線に供給される画
像信号の電位および対向電極の電位とも、第1フレーム
とは反対符号の電位が与えられる。
When the first line (G1) scanning period of the second frame starts, an image signal having a negative potential is sequentially supplied to the odd-numbered source signal lines, and a positive image signal is supplied to the even-numbered source signal lines. An image signal having a potential is supplied. Therefore, the pixel TFTs (1, 1) to (1,
The writing of the image signal is sequentially performed on n), and the liquid crystal is driven. At this time, a positive potential is applied to the counter electrode 1 (COM1) corresponding to the odd-numbered source signal line, and the counter electrode 2 (C1) corresponding to the even-numbered source signal line.
OM2) is given a negative potential. Therefore, in the second frame, both the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given potentials opposite to those in the first frame.

【0044】G1に接続されている画素TFT(1、
1)〜(1、n)へ画像信号の書き込みが終了すると、
次に、第2ライン(G2)走査期間が同様に始まる。
The pixel TFT (1, 1) connected to G1
When the writing of the image signal to 1) to (1, n) is completed,
Next, the second line (G2) scanning period starts similarly.

【0045】以上の動作を1フレーム(第1〜第nライ
ン)全ての画素TFTについて順に行う。従って、奇数
番目のソース信号線(S1、S3、S5、・・・、Sn-1)
に負の電位を有する画像信号が順に入力され、偶数番目
のソース信号線(S2、S4、S6、・・・、Sn)に正の
電位を有する画像信号が順に入力されることになる。
The above operation is sequentially performed for all pixel TFTs in one frame (first to n-th lines). Therefore, the odd-numbered source signal lines (S1, S3, S5,..., Sn-1)
, Image signals having a negative potential are sequentially input, and image signals having a positive potential are sequentially input to even-numbered source signal lines (S2, S4, S6,..., Sn).

【0046】以上のようにして画像が形成される。通常
1秒間に60フレームの画像が形成される。
An image is formed as described above. Usually, an image of 60 frames is formed in one second.

【0047】本実施例では、連続するフレームにおいて
は、各ソース信号線に供給される画像信号の電位および
対向電極の電位とも、反対符号の電位が与えられるよう
にして画面の表示を行っている。しかし、連続するフレ
ームにおいては、各ソース信号線に供給される画像信号
の電位および対向電極の電位とも、同符号の電位が与え
られるようにして画面の表示を行ってもよい。
In this embodiment, in successive frames, the screen is displayed such that the potentials of the image signal supplied to each source signal line and the potential of the counter electrode are given the opposite signs. . However, in successive frames, the screen may be displayed such that the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given the same potential.

【0048】また、連続するラインの走査において、各
ソース信号線に供給される画像信号の電位および対向電
極の電位とも、反対符号の電位が与えられるようにして
画面の表示を行うようにしてもよい。
Further, in the scanning of the continuous line, the screen may be displayed such that the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given the opposite potentials. Good.

【0049】また、本実施例では、n(横方向の画素
数)は偶数であるとしたが、nは奇数でもよい。
In this embodiment, n (the number of pixels in the horizontal direction) is an even number, but n may be an odd number.

【0050】また、本実施例では、点順次駆動方法によ
ってアクティブマトリクス回路への画像の書き込みを行
ったが、線順次駆動方法によって画像の書き込みを行っ
ても良い。
In this embodiment, the image is written to the active matrix circuit by the dot sequential driving method. However, the image may be written by the line sequential driving method.

【0051】ここで、本発明のアクティブマトリクス型
半導体表示装置のアクティブマトリクス回路の画素の電
位分布特性をシミュレーションした結果を図6に示す。
図6に示されるグラフの軸はそれぞれ、電位V、画素電
極および対向電極が形成される基板に垂直な方向Y、画
素電極および対向電極が形成される基板に水平な方向
X、を示している。なお、スケールは任意にとっていあ
るので、実際の値には直接対応しない。例えば、電位V
において、"5"は5Vを示すわけではない。画素電極お
よび対向電極が形成される基板に水平な方向xにおいて
は、0〜20が1画素(画素1と呼ぶ)のサイズ、20
〜40が1画素(画素2と呼ぶ)のサイズに対応してい
る。また、画素電極および対向電極が形成される基板に
垂直な方向yにおいては、10の位置に画素電極があ
り、20の位置に対向電極があると設定している。さら
に、画素電極および対向電極が形成される基板に垂直な
方向yにおいては、0および30の位置に電位0Vを仮
定して計算している。また、X−Y平面に示されている
のは電位の等高線である(図右上に電位の等高線の値を
表示してある)。
FIG. 6 shows the result of simulating the potential distribution characteristics of the pixels of the active matrix circuit of the active matrix type semiconductor display device of the present invention.
The axes of the graph shown in FIG. 6 indicate the potential V, a direction Y perpendicular to the substrate on which the pixel electrode and the counter electrode are formed, and a direction X horizontal to the substrate on which the pixel electrode and the counter electrode are formed. . Since the scale is arbitrary, it does not directly correspond to the actual value. For example, the potential V
In the above, "5" does not mean 5V. In the direction x horizontal to the substrate on which the pixel electrode and the counter electrode are formed, 0 to 20 represent the size of one pixel (called pixel 1),
40 correspond to the size of one pixel (referred to as pixel 2). Further, in the direction y perpendicular to the substrate on which the pixel electrode and the counter electrode are formed, it is set that the pixel electrode is at the position of 10 and the counter electrode is at the position of 20. Further, in the direction y perpendicular to the substrate on which the pixel electrode and the counter electrode are formed, the calculation is performed assuming a potential of 0 V at positions 0 and 30. Also, what is shown on the XY plane are the contour lines of the potential (the values of the contour lines of the potential are displayed at the upper right of the figure).

【0052】図6に示すシミュレーションでは、画素1
の画素電極には正の電位の画像信号が印加されており、
かつ対応する対向電極には負の電位が印加されている。
また、画素2の画素電極には負の電位の画像信号が印加
されており、かつ対応する対向電極には正の電位が印加
されている。
In the simulation shown in FIG.
A positive potential image signal is applied to the pixel electrodes of
A negative potential is applied to the corresponding counter electrode.
Further, a negative potential image signal is applied to the pixel electrode of the pixel 2, and a positive potential is applied to the corresponding counter electrode.

【0053】図6のシミュレーションの結果より、画素
1および画素2のいずれにおいても、画素電極と対向電
極との間の電位が、おおよそ線形に変化していることが
理解される。従って、画素電極と対向電極との間には、
均等な電位の分布が生じているということがわかる。つ
まり、本実施例のような構成および駆動方法によるアク
ティブマトリクス型液晶表示装置においては、各画素の
液晶には均等に電圧が印加されることが本シミュレーシ
ョン結果より理解される。また、隣り合う画素同士の相
互作用もほとんどなく、クロストークのような影響が生
じていないことも理解される。
From the simulation results of FIG. 6, it is understood that the potential between the pixel electrode and the counter electrode changes approximately linearly in both the pixel 1 and the pixel 2. Therefore, between the pixel electrode and the counter electrode,
It can be seen that a uniform potential distribution occurs. That is, it can be understood from the simulation results that in the active matrix type liquid crystal display device having the configuration and the driving method as in the present embodiment, the voltage is uniformly applied to the liquid crystal of each pixel. It is also understood that there is almost no interaction between adjacent pixels and no influence such as crosstalk occurs.

【0054】(実施例2)(Example 2)

【0055】本実施例では、実施例1のアクティブマト
リクス型液晶表示装置と対向電極の形状および駆動方法
とが異なるアクティブマトリクス型液晶表示装置につい
て説明する。
In the present embodiment, an active matrix type liquid crystal display device which is different from the active matrix type liquid crystal display device of Example 1 in the shape of the counter electrode and the driving method is different.

【0056】図7を参照する。図7には、本実施例のア
クティブマトリクス型液晶表示装置の概略構成図が示さ
れている。701はソース信号線駆動回路、702はゲ
イト信号線駆動回路、703はアクティブマトリクス回
路である。本実施例のアクティブマトリクス型液晶表示
装置は、m×4n(縦×横)個の画素を有してる。n、
mはいずれも自然数である。説明の便宜上、各画素には
(1、1)〜(m、4n)という符号が付けられてい
る。アクティブマトリクス回路の構成については、実施
例1と同じであるので、実施例1を参照されたい。
Referring to FIG. FIG. 7 is a schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment. 701 is a source signal line driving circuit, 702 is a gate signal line driving circuit, and 703 is an active matrix circuit. The active matrix liquid crystal display device of this embodiment has m × 4n (vertical × horizontal) pixels. n,
m is a natural number. For convenience of description, reference numerals (1, 1) to (m, 4n) are assigned to the respective pixels. Since the configuration of the active matrix circuit is the same as that of the first embodiment, refer to the first embodiment.

【0057】全ての画素TFT(1、1)〜画素TFT
(m、1)のドレイン電極には、画素電極(図示せず)
が接続されている。対向基板(図示せず)側には、対向
電極1(図示せず)および対向電極2(図示せず)が形
成されている。対向電極1は電位COM1に接続されて
いる。対向電極2は電位COM2に接続されている。本
実施例のアクティブマトリクス型液晶表示装置は、対向
電極の形状が実施例1のアクティブマトリクス型液晶表
示装置と異なる。
All pixel TFTs (1, 1) to pixel TFT
A pixel electrode (not shown) is provided for the drain electrode of (m, 1).
Is connected. On the counter substrate (not shown) side, a counter electrode 1 (not shown) and a counter electrode 2 (not shown) are formed. The counter electrode 1 is connected to the potential COM1. The counter electrode 2 is connected to the potential COM2. The active matrix liquid crystal display device of this embodiment is different from the active matrix liquid crystal display device of the first embodiment in the shape of the counter electrode.

【0058】本実施例のアクティブマトリクス型液晶表
示装置を更に詳しく説明するために、図8を参照する。
図8には、図7に示した本実施例のアクティブマトリク
ス型液晶表示装置の概略構成図において、アクティブマ
トリクス回路703の部分を模式的に示したものであ
る。図8においては、画素TFT(1、1)〜画素TF
T(m、4n)、画素電極705、対向電極1および対
向電極2が、特に模式的に示されている。図8に示され
る様に、本実施例のアクティブマトリクス型液晶表示装
置においては、対向電極1および対向電極2は、それぞ
れソース信号線2本ごとに対応して、お互いの隙間を埋
め合うような形状をとっている。つまり、対向電極1
は、ソース信号線(S1、S2、S5、S6、・・・、S4n
-3、S4n-2)に接続された画素TFT(1、1)〜
(m、1)、(1、2)〜(m、2)、(1、5)〜
(m、5)、(1、6)〜(m、6)、・・・、(1、
4n−3)〜(m、4n−3)、(1、4n−2)〜
(m、4n−2)を有する画素それぞれに対応して配置
されている。また、対向電極1は、ソース信号線(S
1、S2、S5、S6、・・・、S4n-3、S4n-2)に接続さ
れた画素TFT(1、1)〜(m、1)、(1、2)〜
(m、2)、(1、5)〜(m、5)、(1、6)〜
(m、6)、・・・、(1、4n−3)〜(m、4n−
3)、(1、4n−2)〜(m、4n−2)のそれぞれ
に接続された画素電極705に対応して配置されている
とも言える。また、対向電極2は、ソース信号線(S
3、S4、S7、S8、・・・、S4n-1、S4n)に接続
された画素TFT(1、3)〜(m、3)、(1、4)
〜(m、4)、(1、7)〜(m、7)、(1、8)〜
(m、8)、・・・、(1、4n−1)〜(m、4n−
1)、(1、4n)〜(m、4n)を有する画素それぞ
れに対応して配置されている。また、対向電極2は、ソ
ース信号線(S3、S4、S7、S8、・・・、S4n-
1、S4n)に接続された画素TFT(1、3)〜(m、
3)、(1、4)〜(m、4)、(1、7)〜(m、
7)、(1、8)〜(m、8)、・・・、(1、4n−
1)〜(m、4n−1)、(1、4n)〜(m、4n)
のそれぞれに接続された画素電極705に対応して配置
されているとも言える。
FIG. 8 is referred to in order to describe the active matrix type liquid crystal display device of this embodiment in more detail.
FIG. 8 schematically shows a part of an active matrix circuit 703 in the schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment shown in FIG. In FIG. 8, pixel TFTs (1, 1) to pixel TF
T (m, 4n), pixel electrode 705, counter electrode 1 and counter electrode 2 are particularly schematically shown. As shown in FIG. 8, in the active matrix type liquid crystal display device of the present embodiment, the counter electrode 1 and the counter electrode 2 correspond to every two source signal lines so as to fill the gap therebetween. It has a shape. That is, the counter electrode 1
Are the source signal lines (S1, S2, S5, S6,..., S4n
-3, pixel TFT (1, 1) connected to S4n-2) to
(M, 1), (1, 2)-(m, 2), (1, 5)-
(M, 5), (1, 6) to (m, 6), ..., (1,
4n-3) to (m, 4n-3), (1, 4n-2) to
(M, 4n-2) are arranged corresponding to the respective pixels. The counter electrode 1 is connected to the source signal line (S
1, S2, S5, S6,..., S4n-3, S4n-2) connected to the pixel TFTs (1, 1) to (m, 1), (1, 2) to
(M, 2), (1, 5)-(m, 5), (1, 6)-
(M, 6), ..., (1, 4n-3) to (m, 4n-
3) It can also be said that they are arranged corresponding to the pixel electrodes 705 connected to each of (1, 4n-2) to (m, 4n-2). The counter electrode 2 is connected to the source signal line (S
, S4, S7, S8,..., S4n−1, S4n) connected to the pixel TFTs (1, 3) to (m, 3), (1, 4).
~ (M, 4), (1, 7) ~ (m, 7), (1, 8) ~
(M, 8), ..., (1, 4n-1) to (m, 4n-
1) and (1, 4n) to (m, 4n). The counter electrode 2 is connected to the source signal lines (S3, S4, S7, S8,..., S4n-
1, S4n) connected to pixel TFTs (1, 3) to (m,
3), (1, 4) to (m, 4), (1, 7) to (m,
7), (1, 8) to (m, 8), ..., (1, 4n-
1) to (m, 4n-1), (1, 4n) to (m, 4n)
It can be said that they are arranged corresponding to the pixel electrodes 705 connected to each of them.

【0059】なお、対向電極1と対向電極2とは、実施
例1と同様に、お互い異なる電位、正確にいうと、お互
い反対の電位が供給されるようになっている。
The counter electrode 1 and the counter electrode 2 are supplied with different potentials, more precisely, opposite potentials, as in the first embodiment.

【0060】また、本実施では、m×4n(縦×横)個
の画素を有するアクティブマトリクス型液晶表示装置に
ついて説明するが、画素数はこれに限定されるわけでは
ない。
In this embodiment, an active matrix type liquid crystal display device having m × 4n (vertical × horizontal) pixels will be described. However, the number of pixels is not limited to this.

【0061】次に、本実施例のアクティブマトリクス型
液晶表示装置の動作を説明する。まず、図9を参照す
る。図9には、本実施例のアクティブマトリクス型液晶
表示装置の第1フレームの表示の為のタイミングチャー
トが示されている。なお、実施例1と同様、第1フレー
ムとは、全ての画素(画素(1、1)〜(m、4n))
の表示をいい、第1フレーム走査期間とは、全ての画素
(画素(1、1)〜(m、4n))に画像信号を書き込
むのに要する期間である。
Next, the operation of the active matrix type liquid crystal display of this embodiment will be described. First, reference is made to FIG. FIG. 9 shows a timing chart for displaying the first frame of the active matrix liquid crystal display device of the present embodiment. Note that, as in the first embodiment, the first frame includes all pixels (pixels (1, 1) to (m, 4n))
The first frame scanning period is a period required to write an image signal to all pixels (pixels (1, 1) to (m, 4n)).

【0062】第1ライン(G1)走査期間(ゲイト信号
線G1に対応する画素の書き込みを行う期間)が始まる
と、順に、(4n−3)番目および(4n−2)番目の
ソース信号線には正の電位を有する画像信号が供給さ
れ、(4n−1)番目および4n番目のソース信号線に
は負の電位を有する画像信号が供給される。よってG1
に接続されている画素TFT(1、1)〜(1、4n)
へ該画像信号の書き込みが順に行われ、液晶が駆動され
る。このとき、(4n−3)番目および(4n−2)番
目のソース信号線に対応する対向電極1(COM1)に
は負の電位が与えられており、(4n−1)番目および
4n番目のソース信号線に対応する対向電極2(COM
2)には、正の電位が与えられている。
When the first line (G1) scanning period (period for writing pixels corresponding to the gate signal line G1) starts, the (4n-3) -th and (4n-2) -th source signal lines are sequentially turned on. Are supplied with an image signal having a positive potential, and the (4n-1) th and 4nth source signal lines are supplied with an image signal having a negative potential. Therefore G1
Pixel TFTs (1, 1) to (1, 4n) connected to
The writing of the image signal is performed in order, and the liquid crystal is driven. At this time, a negative potential is applied to the counter electrode 1 (COM1) corresponding to the (4n-3) th and (4n-2) th source signal lines, and the (4n-1) th and 4nth source signal lines are provided. The counter electrode 2 (COM) corresponding to the source signal line
In 2), a positive potential is applied.

【0063】G1に接続されている画素TFT(1、
1)〜(1、n)へ画像信号の書き込みが終了すると、
次に、第2ライン(G2)走査期間が始まり、順に、
(4n−3)番目および(4n−2)番目のソース信号
線には正の電位を有する画像信号が供給され、(4n−
1)番目および4n番目のソース信号線には負の電位を
有する画像信号が供給される。よってG2に接続されて
いる画素TFT(2、1)〜(2、4n)へ該画像信号
の書き込みが順に行われ、液晶が駆動される。このと
き、(4n−3)番目および(4n−2)番目のソース
信号線に対応する対向電極1(COM1)には負の電位
が与えられており、(4n−1)番目および4n番目の
ソース信号線に対応する対向電極2(COM2)には、
正の電位が与えられている。
The pixel TFT (1,...) Connected to G1
When the writing of the image signal to 1) to (1, n) is completed,
Next, a second line (G2) scanning period starts, and
An image signal having a positive potential is supplied to the (4n-3) th and (4n-2) th source signal lines, and (4n-
An image signal having a negative potential is supplied to the 1) th and 4nth source signal lines. Therefore, the writing of the image signal is sequentially performed on the pixel TFTs (2, 1) to (2, 4n) connected to G2, and the liquid crystal is driven. At this time, a negative potential is applied to the counter electrode 1 (COM1) corresponding to the (4n-3) th and (4n-2) th source signal lines, and the (4n-1) th and 4nth source signal lines are provided. The counter electrode 2 (COM2) corresponding to the source signal line has:
A positive potential is applied.

【0064】G2に接続されている画素TFT(2、
1)〜(2、n)へ画像信号の書き込みが終了すると、
次に、第3ライン(G3)走査期間が始まり、順に、
(4n−3)番目および(4n−2)番目のソース信号
線には正の電位を有する画像信号が供給され、(4n−
1)番目および4n番目のソース信号線には負の電位を
有する画像信号が供給される。よってG3に接続されて
いる画素TFT(3、1)〜(3、4n)へ該画像信号
の書き込みが順に行われ、液晶が駆動される。このと
き、(4n−3)番目および(4n−2)番目のソース
信号線に対応する対向電極1(COM1)には負の電位
が与えられており、(4n−1)番目および4n番目の
ソース信号線に対応する対向電極2(COM2)には、
正の電位が与えられている。
The pixel TFT (2, 2) connected to G2
When the writing of the image signal to 1) to (2, n) is completed,
Next, the third line (G3) scanning period starts, and in order,
An image signal having a positive potential is supplied to the (4n-3) th and (4n-2) th source signal lines, and (4n-
An image signal having a negative potential is supplied to the 1) th and 4nth source signal lines. Therefore, the writing of the image signal is sequentially performed on the pixel TFTs (3, 1) to (3, 4n) connected to G3, and the liquid crystal is driven. At this time, a negative potential is applied to the counter electrode 1 (COM1) corresponding to the (4n-3) th and (4n-2) th source signal lines, and the (4n-1) th and 4nth source signal lines are provided. The counter electrode 2 (COM2) corresponding to the source signal line has:
A positive potential is applied.

【0065】以上の動作を1フレーム(第1〜第4nラ
イン)全ての画素TFTについて順に行う。従って、
(4n−3)番目および(4n−2)番目のソース信号
線に正の電位を有する画像信号が順に入力され、(4n
−1)番目および4n番目のソース信号線に負の電位を
有する画像信号が順に入力されることになる。いわゆる
2ソース信号線ごとのソースライン(列)反転駆動が行
われる。
The above operation is sequentially performed for all pixel TFTs in one frame (first to fourth nth lines). Therefore,
Image signals having a positive potential are sequentially input to the (4n-3) th and (4n-2) th source signal lines, and
Image signals having negative potentials are sequentially input to the -1) th and 4nth source signal lines. A so-called source line (column) inversion drive is performed for every two source signal lines.

【0066】以上の動作を1フレーム(第1〜第4nラ
イン)全ての画素TFTについて行う。
The above operation is performed for all the pixel TFTs in one frame (first to fourth nth lines).

【0067】よって、本実施例においても、対向電極の
電位を各画素電極に印加される画像信号の電位と反対符
号の電位とすることによって、画像信号の電圧を低くす
ることができる。
Therefore, also in this embodiment, the voltage of the image signal can be reduced by setting the potential of the counter electrode to a potential having the opposite sign to the potential of the image signal applied to each pixel electrode.

【0068】第2フレームにおいては、図10に示すよ
うに、それぞれのソース信号線には、第1フレーム走査
期間とは反対の符号の画像信号が供給される。また、対
向電極1および対向電極2には、それぞれ第1フレーム
走査期間と反対の符号の電位が供給される。
In the second frame, as shown in FIG. 10, an image signal having a code opposite to that of the first frame scanning period is supplied to each source signal line. Further, the opposite electrode 1 and the opposite electrode 2 are each supplied with a potential having a sign opposite to that of the first frame scanning period.

【0069】本実施例では、連続するフレームにおいて
は、各ソース信号線に供給される画像信号の電位および
対向電極の電位とも、反対符号の電位が与えられるよう
にして画面の表示を行っている。しかし、連続するフレ
ームにおいては、各ソース信号線に供給される画像信号
の電位および対向電極の電位とも、同符号の電位が与え
られるようにして画面の表示を行ってもよい。
In the present embodiment, in successive frames, the screen is displayed such that the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given the opposite signs. . However, in successive frames, the screen may be displayed such that the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given the same potential.

【0070】また、連続するラインの走査において、各
ソース信号線に供給される画像信号の電位および対向電
極の電位とも、反対符号の電位が与えられるようにして
画面の表示を行うようにしてもよい。
Further, in the scanning of the continuous line, the screen display may be performed such that the potential of the image signal supplied to each source signal line and the potential of the counter electrode are given the opposite signs. Good.

【0071】また、アクティブマトリクス型液晶表示装
置の画素数は、m×4n以外でもよい。
The number of pixels of the active matrix type liquid crystal display device may be other than m × 4n.

【0072】また、本実施例では、ソース信号線2本毎
に対応した2つの対向電極をもちいたが、ソース信号線
z本毎に対応した2つの対向電極を用いても良い。
In this embodiment, two counter electrodes corresponding to two source signal lines are used. However, two counter electrodes corresponding to z source signal lines may be used.

【0073】また、本実施例では、点順次駆動方法によ
ってアクティブマトリクス回路への画像の書き込みを行
ったが、線順次駆動方法によって画像の書き込みを行っ
ても良い。
In this embodiment, the image is written into the active matrix circuit by the dot sequential driving method. However, the image may be written by the line sequential driving method.

【0074】(実施例3)(Embodiment 3)

【0075】本実施例においては、上述の実施例1およ
び実施例2において説明したアクティブマトリクス型液
晶表示装置の作製方法の一例について説明する。本実施
例では、絶縁表面を有する基板上に複数のTFTを形成
し、アクティブマトリクス回路、駆動回路、およびロジ
ック回路等をモノリシックに構成する例を図3〜図5に
示す。なお、本実施例では、駆動回路やロジック回路等
の基本回路であるCMOS回路が形成される様子を示
す。また、Pチャネル型TFT(PTFT)とNチャネ
ル型TFT(NTFT)とがそれぞれ1つのゲイト電極
を備えているCMOS回路について説明するが、ダブル
ゲイト型やトリプルゲイト型のような複数のゲイト電極
を備えたTFTによるCMOS回路をも同様に作製する
ことができる。なお、画素TFTもNチャネル型TFT
によって構成される。
In this embodiment, an example of a method for manufacturing the active matrix liquid crystal display device described in Embodiments 1 and 2 will be described. In this embodiment, FIGS. 3 to 5 show examples in which a plurality of TFTs are formed on a substrate having an insulating surface, and an active matrix circuit, a driving circuit, a logic circuit, and the like are monolithically formed. In this embodiment, a state in which a CMOS circuit which is a basic circuit such as a driving circuit or a logic circuit is formed is shown. A CMOS circuit in which a P-channel TFT (PTFT) and an N-channel TFT (NTFT) each have one gate electrode will be described. However, a plurality of gate electrodes such as a double gate type and a triple gate type are used. A CMOS circuit using the provided TFT can be similarly manufactured. The pixel TFT is also an N-channel TFT.
Composed of

【0076】まず、ガラス基板1101上に酸化シリコ
ン膜1102でなる下地膜を200nm厚に形成した。下
地膜は窒化シリコン膜を積層しても良いし、窒化シリコ
ン膜のみであっても良い。
First, a base film made of a silicon oxide film 1102 was formed on a glass substrate 1101 to a thickness of 200 nm. As the base film, a silicon nitride film may be stacked, or only a silicon nitride film may be used.

【0077】次に、酸化シリコン膜1102上に30nm
厚のアモルファスシリコン膜(非晶質シリコン膜)をプ
ラズマCVD法により形成し、脱水素処理後、エキシマ
レーザーアニールを行ってポリシリコン膜(結晶質シリ
コン膜または多結晶シリコン膜)を形成した。
Next, 30 nm is formed on the silicon oxide film 1102.
A thick amorphous silicon film (amorphous silicon film) was formed by a plasma CVD method, and after dehydrogenation treatment, excimer laser annealing was performed to form a polysilicon film (a crystalline silicon film or a polycrystalline silicon film).

【0078】この結晶化工程は公知のレーザー結晶化技
術または熱結晶化技術を用いれば良い。本実施例ではパ
ルス発振型のKrFエキシマレーザーを線状に加工してア
モルファスシリコン膜の結晶化を行った。
In this crystallization step, a known laser crystallization technique or thermal crystallization technique may be used. In this embodiment, the amorphous silicon film is crystallized by processing a pulse oscillation type KrF excimer laser into a linear shape.

【0079】なお、本実施例では初期膜をアモルファス
シリコン膜としてレーザーアニールで結晶化してポリシ
リコン膜を得たが、初期膜として微結晶シリコン膜を用
いても構わないし、直接ポリシリコン膜を成膜しても良
い。勿論、成膜したポリシリコン膜にレーザーアニール
を行っても良い。また、レーザーアニールの代わりにフ
ァーネスアニールを行っても良い。
In this embodiment, the polysilicon film was obtained by crystallizing the initial film as an amorphous silicon film by laser annealing, but a microcrystalline silicon film may be used as the initial film, or the polysilicon film may be formed directly. It may be a film. Of course, laser annealing may be performed on the formed polysilicon film. Further, furnace annealing may be performed instead of laser annealing.

【0080】こうして形成された結晶質シリコン膜をパ
ターニングして島状のシリコン層からなる活性層110
3、1104を形成した。
The crystalline silicon film thus formed is patterned to form an active layer 110 made of an island-like silicon layer.
3, 1104 were formed.

【0081】次に、活性層1103、1104を覆って
酸化シリコン膜でなるゲート絶縁膜1105を形成し、
その上にタンタルと窒化タンタルの積層構造でなるゲー
ト配線(ゲート電極を含む)1106、1107を形成
した(図11(A))。
Next, a gate insulating film 1105 made of a silicon oxide film is formed to cover the active layers 1103 and 1104.
Gate wirings (including gate electrodes) 1106 and 1107 having a stacked structure of tantalum and tantalum nitride were formed thereon (FIG. 11A).

【0082】ゲート絶縁膜1105の膜厚は100nmと
した。勿論、酸化シリコン膜以外に酸化シリコン膜と窒
化シリコン膜との積層構造や酸化窒化シリコン膜を用い
ても構わない。また、ゲート配線1106、1107は
他の金属を用いることもできるが、後の工程においてシ
リコンとのエッチング選択比の高い材料が望ましい。
The thickness of the gate insulating film 1105 was 100 nm. Needless to say, a stacked structure of a silicon oxide film and a silicon nitride film or a silicon oxynitride film may be used instead of the silicon oxide film. Further, other metals can be used for the gate wirings 1106 and 1107, but a material having a high etching selectivity with silicon in a later step is preferable.

【0083】こうして図11(A)の状態が得られた
ら、1回目のリンドープ工程(リンの添加工程)を行っ
た。ここではゲート絶縁膜1105を通して添加するた
め、加速電圧は80KeVと高めに設定した。また、こう
して形成された第1不純物領域1108、1109は長
さ(幅)が0.5μm、リン濃度が1×1017atoms/cm3
となるようにドーズ量を調節した。この時のリン濃度を
(n−)で表すことにする。なお、リンの代わりに砒素
を用いても良かった。
When the state shown in FIG. 11A was obtained, a first phosphorus doping step (a step of adding phosphorus) was performed. Here, the acceleration voltage is set to be as high as 80 KeV because of the addition through the gate insulating film 1105. The first impurity regions 1108 and 1109 thus formed have a length (width) of 0.5 μm and a phosphorus concentration of 1 × 10 17 atoms / cm 3.
The dose was adjusted so that The phosphorus concentration at this time is represented by (n-). Note that arsenic could be used instead of phosphorus.

【0084】また、第1不純物領域1108、1109
はゲート配線1106、1107をマスクとして自己整
合的に形成された。この時、ゲート配線1106、11
07の直下には真性な結晶質シリコン層が残り、チャネ
ル形成領域1110、1111が形成された。ただし、
実際には多少ゲート配線の内側に回り込んで添加される
分もあるため、ゲート配線1106、1107と第1不
純物領域1108、1109とがオーバーラップするよ
うな構造となった(図11(B))。
The first impurity regions 1108 and 1109
Were formed in a self-aligned manner using the gate wirings 1106 and 1107 as a mask. At this time, the gate wirings 1106 and 11
07, an intrinsic crystalline silicon layer remains, and channel formation regions 1110 and 1111 were formed. However,
Actually, there is a portion that is added around the inside of the gate wiring, so that the gate wirings 1106 and 1107 overlap with the first impurity regions 1108 and 1109 (FIG. 11B). ).

【0085】次に、ゲート配線1106、1107を覆
うようにして0.1〜1μm(代表的には0.2〜0.
3μm)の厚さの非晶質シリコン層を形成し、異方性エ
ッチングを行うことによりサイドウォール1112、1
113を形成した。サイドウォール1112、1113
の幅(ゲート配線の側壁からみた厚さ)は0.2μmと
した(図11(C))。
Next, 0.1-1 μm (typically 0.2-0.
An amorphous silicon layer having a thickness of 3 μm) is formed, and anisotropic etching is performed to thereby form sidewalls 1112 and 111.
113 was formed. Side walls 1112, 1113
(Thickness as viewed from the side wall of the gate wiring) was 0.2 μm (FIG. 11C).

【0086】なお、本実施例では非晶質シリコン層とし
て不純物を何も添加しないものを用いるため、真性なシ
リコン層でなるサイドウォールが形成された。
In this embodiment, since an amorphous silicon layer to which no impurity is added is used, a sidewall made of an intrinsic silicon layer is formed.

【0087】図11(C)の状態が得られたら、2回目
のリンドープ工程を行った。この場合も1回目と同様に
加速電圧を80KeVとした。また、今回形成された第2
不純物領域1114、1115にはリンが1×1018at
oms/cm3の濃度で含まれるようにドーズ量を調節した。
この時のリン濃度を(n)で表すことにする。
When the state shown in FIG. 11C was obtained, a second phosphorus doping step was performed. Also in this case, the acceleration voltage was set to 80 KeV as in the first time. Also, the second formed this time
Phosphorous is 1 × 10 18 at in impurity regions 1114 and 1115.
The dose was adjusted to be contained at a concentration of oms / cm 3 .
The phosphorus concentration at this time is represented by (n).

【0088】なお、図11(D)に示すリンドープ工程
ではサイドウォール1112、1113の真下のみに第
1不純物領域1108、1109が残る。この第1不純
物領域1108および1109は1stLDD領域として
機能することになる。
Note that in the phosphorus doping step shown in FIG. 11D, the first impurity regions 1108 and 1109 remain only under the sidewalls 1112 and 1113. These first impurity regions 1108 and 1109 function as 1st LDD regions.

【0089】また、図11(D)の工程ではサイドウォ
ール1112、1113にもリンが添加された。実際に
は加速電圧が高いためリンの濃度プロファイルのテール
(裾)がサイドウォール内部に及ぶような状態でリンが
分布していた。このリンでサイドウォールの抵抗成分を
調節することもできる反面、リンの濃度分布が極端にば
らつくと第2不純物領域1114に印加されるゲート電
圧が素子毎に変動する要因ともなりかねないのでドーピ
ング時は精密な制御が必要である。
In the step of FIG. 11D, phosphorus was also added to the side walls 1112 and 1113. Actually, phosphorus was distributed in such a state that the tail of the phosphorus concentration profile extended to the inside of the sidewall due to the high acceleration voltage. Although the resistance component of the sidewall can be adjusted by this phosphorus, if the concentration distribution of phosphorus varies extremely, the gate voltage applied to the second impurity region 1114 may be a factor that varies for each element. Requires precise control.

【0090】次に、NTFTの一部を覆うレジストマス
ク1116とPTFTの全部を覆うレジストマスク11
17を形成した。そして、この状態でゲート絶縁膜11
05をドライエッチングして加工されたゲート絶縁膜1
118を形成した(図11(E))。
Next, a resist mask 1116 covering a part of the NTFT and a resist mask 11 covering the entire PTFT are used.
17 was formed. Then, in this state, the gate insulating film 11 is formed.
Gate insulating film 1 processed by dry etching 05
118 was formed (FIG. 11E).

【0091】この時、ゲート絶縁膜1118がサイドウ
ォール1112よりも外側に突出している部分の長さ
(ゲート絶縁膜1118が第2不純物領域1114に接
している部分の長さ)が、第2不純物領域1114の長
さ(幅)を決定した。従って、レジストマスク1116
のマスク合わせは精度良く行うことが必要であった。
At this time, the length of the portion where the gate insulating film 1118 protrudes outside the sidewall 1112 (the length of the portion where the gate insulating film 1118 is in contact with the second impurity region 1114) is the second impurity. The length (width) of the region 1114 was determined. Therefore, the resist mask 1116
It was necessary to perform mask alignment with high accuracy.

【0092】図11(E)の状態が得られたら、3回目
のリンドープ工程を行った。今回は露出した活性層にリ
ンを添加することになるため、加速電圧を10KeVと低
めに設定した。なお、こうして形成された第3不純物領
域1119にはリンが5×1020atoms/cm3の濃度で含
まれるようにドーズ量を調節した。この時のリン濃度を
(n+)で表すことにする(図12(A))。
When the state shown in FIG. 11E was obtained, a third phosphorus doping step was performed. In this case, since the phosphorus is added to the exposed active layer, the acceleration voltage is set to be as low as 10 KeV. The dose was adjusted so that the third impurity region 1119 thus formed contained phosphorus at a concentration of 5 × 10 20 atoms / cm 3 . The phosphorus concentration at this time is represented by (n +) (FIG. 12A).

【0093】この工程ではレジストマスク1116およ
び1117によって遮蔽された部分にはリンが添加され
ないため、その部分には第2不純物領域1114および
1115がそのまま残る。従って、第2不純物領域11
14が画定した。また同時に、第3不純物領域1119
が画定した。
In this step, since phosphorus is not added to the portion shielded by resist masks 1116 and 1117, second impurity regions 1114 and 1115 remain in that portion. Therefore, the second impurity region 11
14 are defined. At the same time, the third impurity region 1119
Is defined.

【0094】この第2不純物領域1114は2ndLDD
領域として機能し、第3不純物領域1119はソース領
域又はドレイン領域として機能することになる。
The second impurity region 1114 has the 2nd LDD
The third impurity region 1119 functions as a region, and functions as a source region or a drain region.

【0095】次に、レジストマスク1116、1117
を除去し、新たにNTFT全部を覆うレジストマスク1
121を形成した。そして、まずPTFTのサイドウォ
ール1113を除去し、さらにゲート絶縁膜1105を
ドライエッチングしてゲート配線1107と同形状のゲ
ート絶縁膜1122を形成した(図12(B))。
Next, resist masks 1116 and 1117 are formed.
Is removed, and a new resist mask 1 covering the entire NTFT is formed.
121 was formed. Then, the side wall 1113 of the PTFT was removed, and the gate insulating film 1105 was dry-etched to form a gate insulating film 1122 having the same shape as the gate wiring 1107 (FIG. 12B).

【0096】図12(B)の状態が得られたら、ボロン
ドープ工程(ボロンの添加工程)を行った。ここでは加
速電圧を10KeVとし、形成された第4不純物領域11
23に3×1020atoms/cm3の濃度でボロンが含まれる
ようにドーズ量を調節した。この時のボロン濃度を(p
++)で表すことにする(図12(C))。
When the state shown in FIG. 12B was obtained, a boron doping step (boron adding step) was performed. Here, the acceleration voltage is set to 10 KeV, and the formed fourth impurity region 11 is formed.
The dose was adjusted so that 23 contained boron at a concentration of 3 × 10 20 atoms / cm 3 . The boron concentration at this time is (p
++) (FIG. 12C).

【0097】この時、ボロンもゲート配線1107の内
側に回り込んで添加されたため、チャネル形成領域11
11はゲート配線1107の内側に形成された。また、
この工程ではPTFT側に形成されていた第1不純物領
域1109及び第2不純物領域1115をボロンで反転
させてP型にしている。従って、実際にはもともと第1
不純物領域だった部分と第2不純物領域だった部分とで
抵抗値が変化するが、十分高い濃度でボロンを添加して
いるので問題とはならない。
At this time, since boron is also added around the inside of the gate wiring 1107, it is added.
Reference numeral 11 is formed inside the gate wiring 1107. Also,
In this step, the first impurity region 1109 and the second impurity region 1115 formed on the PTFT side are inverted with boron to be P-type. Therefore, actually the first
Although the resistance value changes between the portion that was the impurity region and the portion that was the second impurity region, there is no problem because boron is added at a sufficiently high concentration.

【0098】こうすることで第4不純物領域1123が
画定する。第4不純物領域1123はゲート配線110
7をマスクとして完全に自己整合的に形成され、ソース
領域又はドレイン領域として機能する。本実施例ではP
TFTに対してLDD領域もオフセット領域も形成して
いないが、PTFTはもともと信頼性が高いので問題は
なく、却ってLDD領域等を設けない方がオン電流を稼
ぐことができるので都合が良い場合もある。
Thus, the fourth impurity region 1123 is defined. The fourth impurity region 1123 is a gate wiring 110
7 is formed in a completely self-aligned manner by using as a mask, and functions as a source region or a drain region. In this embodiment, P
Neither the LDD region nor the offset region is formed for the TFT, but there is no problem since the PTFT is originally high in reliability. On the contrary, it is more convenient to provide no LDD region because the ON current can be gained. is there.

【0099】こうして最終的には図12(C)に示すよ
うに、NTFTの活性層にはチャネル形成領域、第1不
純物領域、第2不純物領域及び第3不純物領域が形成さ
れ、PTFTの活性層にはチャネル形成領域及び第4不
純物領域のみが形成される。
Thus, finally, as shown in FIG. 12C, a channel formation region, a first impurity region, a second impurity region, and a third impurity region are formed in the active layer of the NTFT, and the active layer of the PTFT is formed. Only the channel formation region and the fourth impurity region are formed.

【0100】そのようにして図12(C)の状態が得ら
れたら、第1層間絶縁膜1124を1μmの厚さに形成
した。第1層間絶縁膜1124としては酸化シリコン
膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜
またはそれらの積層膜を用いることができる。本実施例
ではアクリル樹脂膜を採用した。
When the state shown in FIG. 12C was obtained in this manner, a first interlayer insulating film 1124 was formed to a thickness of 1 μm. As the first interlayer insulating film 1124, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, or a stacked film thereof can be used. In this embodiment, an acrylic resin film is employed.

【0101】第1層間絶縁膜1124を形成したら、金
属材料でなるソース配線1125、1126及びドレイ
ン配線1127を形成した。本実施例ではチタンを含む
アルミニウム膜をチタンで挟み込んだ構造の三層配線を
用いた。
After forming the first interlayer insulating film 1124, source wirings 1125, 1126 and drain wiring 1127 made of a metal material were formed. In this embodiment, a three-layer wiring having a structure in which an aluminum film containing titanium is sandwiched between titanium is used.

【0102】また、第1層間絶縁膜1124としてBC
B(ベンゾシクロブテン)と呼ばれる樹脂膜を用いた場
合、平坦性が高まると同時に、配線材料として銅を用い
ることが可能となる。銅は配線抵抗が低いため、配線材
料として非常に有効である。
Further, as the first interlayer insulating film 1124, BC
When a resin film called B (benzocyclobutene) is used, flatness is improved and copper can be used as a wiring material. Copper is very effective as a wiring material because of its low wiring resistance.

【0103】こうしてソース配線及びドレイン配線を形
成したら、パッシベーション膜として50nm厚の窒化シ
リコン膜1128を形成した。さらにその上には保護膜
として第2層間絶縁膜1129を形成した。この第2層
間絶縁膜1129としては前記第1層間絶縁膜1124
と同様の材料を用いることが可能である。本実施例では
50nm厚の酸化シリコン膜上にアクリル樹脂膜を積層し
た構造を採用した。
After forming the source wiring and the drain wiring in this way, a 50 nm-thick silicon nitride film 1128 was formed as a passivation film. Further thereon, a second interlayer insulating film 1129 was formed as a protective film. As the second interlayer insulating film 1129, the first interlayer insulating film 1124 is used.
It is possible to use the same material as described above. In this embodiment, a structure in which an acrylic resin film is laminated on a silicon oxide film having a thickness of 50 nm is employed.

【0104】以上のような工程を経て、図12(D)に
示すような構造のCMOS回路が完成した。本実施例に
よって形成されたCMOS回路は、NTFTが優れた信
頼性を有するため、回路全体として信頼性が大幅に向上
した。また、本実施例のような構造とすると、NTFT
とPTFTとの特性バランス(電気特性のバランス)が
優れたものとなった。
Through the above steps, a CMOS circuit having a structure as shown in FIG. 12D is completed. In the CMOS circuit formed according to the present embodiment, NTFT has excellent reliability, and thus the reliability of the entire circuit is greatly improved. In addition, when the structure is as in this embodiment, NTFT
And the PTFT and the PTFT have an excellent characteristic balance (balance of electrical characteristics).

【0105】なお、同様にして画素TFTもNTFTに
よって構成され得る。
[0105] Similarly, the pixel TFT can be constituted by NTFT.

【0106】図12(D)の状態が得られたら、コンタ
クトホールを開口し、画素TFTのドレイン電極に接続
した画素電極を形成する。そして、第3層間膜を形成
し、配向膜を形成する。なお、本実施例では、配向膜に
ポリイミドを用いた。また、必要に応じてブラックマト
リクスを形成してもよい。
When the state shown in FIG. 12D is obtained, a contact hole is opened and a pixel electrode connected to the drain electrode of the pixel TFT is formed. Then, a third interlayer film is formed, and an alignment film is formed. In this example, polyimide was used for the alignment film. Further, a black matrix may be formed as needed.

【0107】次に、対向基板を用意する。対向基板は、
ガラス基板、透明導電膜から成る対向電極、配向膜とで
構成される。なお、対向電極は、上記実施例1および実
施例2で説明したような形状に加工する。
Next, a counter substrate is prepared. The counter substrate is
It is composed of a glass substrate, a counter electrode made of a transparent conductive film, and an alignment film. The counter electrode is processed into the shape described in the first and second embodiments.

【0108】なお、本実施例では、配向膜にはポリイミ
ド膜を用いた。なお、配向膜形成後、ラビング処理を施
した。なお、本実施例では、配向膜に比較的大きなプレ
チル角を持つようなポリイミドを用いた。
In this example, a polyimide film was used as the alignment film. After the formation of the alignment film, a rubbing treatment was performed. In this example, polyimide having a relatively large pre-tilt angle was used for the alignment film.

【0109】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサなどを介して貼り合わせる。その
後、両基板の間に液晶を注入し、封止剤によって完全に
封止する。本実施例では、液晶にネマチック液晶を用い
た。
Next, the active matrix substrate and the counter substrate having undergone the above-described steps are assembled by a known cell assembling step.
Laminate via a sealing material or spacer. Thereafter, a liquid crystal is injected between the two substrates and completely sealed with a sealant. In this embodiment, a nematic liquid crystal is used as the liquid crystal.

【0110】よって、透過型のアクティブマトリクス型
液晶表示装置が完成する。
Thus, a transmission type active matrix liquid crystal display device is completed.

【0111】(実施例4)(Example 4)

【0112】本実施例では、実施例3において活性層と
なる結晶質半導体膜を、触媒元素を用いた熱結晶化法に
より形成する例を示す。触媒元素を用いる場合、本出願
人による特開平7−130652号公報、特開平8−7
8329号公報に記載された技術を用いることが好まし
い。
This embodiment shows an example in which the crystalline semiconductor film to be an active layer in Embodiment 3 is formed by a thermal crystallization method using a catalytic element. When a catalyst element is used, Japanese Patent Application Laid-Open Nos. 7-130652 and 8-7
It is preferable to use the technique described in US Pat.

【0113】ここで特開平7−130652号公報の技
術を本願発明に適用する場合の例を図13に示す。まず
シリコン基板1301上に熱酸化法により酸化シリコン
膜1302を設け、その上にアモルファスシリコン膜1
303を形成した。さらに、重量換算で10ppmのニッ
ケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有
層1304を形成した(図13(A))。
FIG. 13 shows an example in which the technique disclosed in Japanese Patent Application Laid-Open No. Hei 7-130652 is applied to the present invention. First, a silicon oxide film 1302 is provided on a silicon substrate 1301 by a thermal oxidation method, and an amorphous silicon film 1
303 was formed. Further, a nickel acetate solution containing 10 ppm by weight of nickel was applied to form a nickel-containing layer 1304 (FIG. 13A).

【0114】次に、500℃1時間の水素だし工程の
後、500〜650℃で4〜12時間(本実施例では5
50℃8時間)の熱処理を行い、ポリシリコン膜130
5を形成した。こうして得られたポリシリコン膜130
5は非常に優れた結晶性を有した(図13(B))。
Next, after the hydrogenation step at 500 ° C. for 1 hour, the temperature is set at 500 to 650 ° C. for 4 to 12 hours.
A heat treatment (50 ° C. for 8 hours) is performed to form a polysilicon film 130.
5 was formed. The polysilicon film 130 thus obtained
No. 5 had very excellent crystallinity (FIG. 13 (B)).

【0115】あとはポリシリコン膜1305をパターニ
ングして活性層とし、実施例3と同様の工程を経てTF
Tを作製した。
After that, the polysilicon film 1305 is patterned to form an active layer.
T was produced.

【0116】また、特開平8−78329号公報に記載
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能とするもの
である。同技術を本願発明に適用した場合について図1
4に説明する。
The technique described in Japanese Patent Application Laid-Open No. H8-78329 enables selective crystallization of an amorphous semiconductor film by selectively adding a catalyst element. FIG. 1 shows a case where the same technology is applied to the present invention.
4 will be described.

【0117】まず、ガラス基板1401上に酸化シリコ
ン膜1402を設け、その上にアモルファスシリコン膜
1403、酸化シリコン膜1404を連続的に形成し
た。この時、酸化シリコン膜1404の膜厚は150nm
とした。
First, a silicon oxide film 1402 was provided on a glass substrate 1401, and an amorphous silicon film 1403 and a silicon oxide film 1404 were continuously formed thereon. At this time, the thickness of the silicon oxide film 1404 is 150 nm.
And

【0118】次に酸化シリコン膜1404をパターニン
グして選択的に開口部1405を形成し、その後、重量
換算で100ppmのニッケルを含む酢酸ニッケル塩溶液
を塗布した。これによりニッケル含有層1406が形成
され、ニッケル含有層1406は開口部1405の底部
のみでアモルファスシリコン膜1402と接触させた
(図14(A))。
Next, an opening 1405 was selectively formed by patterning the silicon oxide film 1404, and then a nickel acetate salt solution containing 100 ppm by weight of nickel was applied. Thus, a nickel-containing layer 1406 was formed, and the nickel-containing layer 1406 was brought into contact with the amorphous silicon film 1402 only at the bottom of the opening 1405 (FIG. 14A).

【0119】次に、500〜650℃で4〜24時間
(本実施例では570℃14時間)の熱処理を行い、ア
モルファスシリコン膜の結晶化を行った。この結晶化過
程では、ニッケルが接した部分がまず結晶化し、そこか
ら基板にほぼ平行な方向へと結晶成長が進行する。結晶
学的には<111>軸方向に向かって進行することが確
かめられている。
Next, a heat treatment was performed at 500 to 650 ° C. for 4 to 24 hours (in this embodiment, 570 ° C. for 14 hours) to crystallize the amorphous silicon film. In this crystallization process, the portion in contact with nickel is first crystallized, and crystal growth proceeds in a direction substantially parallel to the substrate. It has been confirmed crystallographically that it proceeds in the <111> axis direction.

【0120】こうして形成されたポリシリコン膜140
7は棒状または針状の結晶が集合してなり、各々の棒状
結晶は巨視的にはある特定の方向性をもって成長してい
るため、結晶性が揃っているという利点がある。
The thus formed polysilicon film 140
Reference numeral 7 is an aggregation of rod-shaped or needle-shaped crystals. Each rod-shaped crystal macroscopically grows in a specific direction, and thus has an advantage of uniform crystallinity.

【0121】なお、上記二つの技術においては、ニッケ
ル(Ni)以外にも、ゲルマニウム(Ge)、鉄(Fe)、パ
ラジウム(Pd)、錫(Sn)、鉛(Pb)、コバルト(C
o)、白金(Pt)、銅(Cu)、金(Au)といった元素を
用いても良い。
In the above two technologies, in addition to nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (C
o), elements such as platinum (Pt), copper (Cu), and gold (Au) may be used.

【0122】以上のような技術を用いて結晶質半導体膜
(結晶質シリコン膜や結晶質シリコンゲルマニウム膜を
含む)を形成し、パターニングを行って活性層を形成す
れば良い。その後の工程は実施例3に従えば良い。
A crystalline semiconductor film (including a crystalline silicon film and a crystalline silicon germanium film) may be formed by using the above-described techniques, and may be patterned to form an active layer. Subsequent steps may follow the third embodiment.

【0123】本実施例の技術を用いて結晶化した結晶質
半導体膜を用いてTFTを作製した場合、高い電界効果
移動度(モビリティ)が得られるが、そのため高い信頼
性を要求されていた。しかしながら、本実施例のTFT
構造を採用することで本実施例の技術を最大限に生かし
たTFTを作製することが可能となった。
When a TFT is manufactured using a crystalline semiconductor film crystallized using the technique of this embodiment, high field-effect mobility (mobility) can be obtained, but high reliability has been required. However, the TFT of this embodiment
By adopting the structure, it is possible to manufacture a TFT that makes the most of the technology of this embodiment.

【0124】(実施例5)(Example 5)

【0125】本実施例では、実施例4に示したように触
媒元素(ニッケルを例にする)を用いてポリシリコン膜
を形成した後で、膜中に残存するニッケルを除去する工
程を行う例を示す。本実施例ではニッケルを除去する技
術として、特開平10−270363号公報または特開
平10−247735号公報に記載された技術を用い
た。
In this embodiment, as shown in Embodiment 4, after forming a polysilicon film using a catalytic element (for example, nickel), a step of removing nickel remaining in the film is performed. Is shown. In this embodiment, as a technique for removing nickel, a technique described in JP-A-10-270363 or JP-A-10-247735 is used.

【0126】特開平10−270363号公報に記載さ
れた技術は、半導体の結晶化に用いたニッケルを、結晶
化後に15族に属する元素(代表的にはリン)のゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで活性層中のニッケル濃度を1×1017atoms/cm
3以下(好ましくは1×1016atoms/cm3以下)にまで低
減することができる。
The technique described in Japanese Patent Application Laid-Open No. H10-270363 is to remove nickel used for crystallization of a semiconductor by using a gettering effect of an element belonging to Group 15 (typically, phosphorus) after crystallization. Technology. By using the same technology, the nickel concentration in the active layer is reduced to 1 × 10 17 atoms / cm
It can be reduced to 3 or less (preferably 1 × 10 16 atoms / cm 3 or less).

【0127】ここで同技術を本願発明に適用した場合に
ついて図15に示す。まず、実施例4の工程に従ってポ
リシリコン膜1505を形成した。次に開口部を有する
マスク絶縁膜1501を設け、その状態でリンを添加し
た。このとき、開口部で露呈したポリシリコン膜には高
濃度にリンが添加された領域1502が形成された。本
出願人はこの領域をゲッタリング領域と呼んでいる(図
15(A))。
FIG. 15 shows a case where the same technique is applied to the present invention. First, a polysilicon film 1505 was formed according to the steps of the fourth embodiment. Next, a mask insulating film 1501 having an opening was provided, and phosphorus was added in that state. At this time, a region 1502 to which phosphorus was added at a high concentration was formed in the polysilicon film exposed at the opening. The present applicant calls this area a gettering area (FIG. 15A).

【0128】ゲッタリング領域1502には1×1019
〜1×1021atoms/cm3(代表的には1×1020atoms/c
m3)の濃度でリンが添加される。
The gettering area 1502 has 1 × 10 19
~ 1 × 10 21 atoms / cm 3 (typically 1 × 10 20 atoms / c
Phosphorus is added at a concentration of m 3 ).

【0129】次に、550〜650℃で4〜15時間
(本実施例では600℃12時間)の熱処理を行った。
この熱処理によってポリシリコン膜1505中に残存し
た触媒元素(本実施例ではニッケル)は、矢印の方向に
向かって移動し、ゲッタリング領域1502中に捕獲
(ゲッタリング)された。領域1502をゲッタリング
領域と呼ぶのはそういった理由による。また、こうして
形成されたポリシリコン膜1503は膜中に含まれるニ
ッケル濃度が1×1017atoms/cm3以下に低減された。
Next, a heat treatment was performed at 550 to 650 ° C. for 4 to 15 hours (in this embodiment, 12 hours at 600 ° C.).
The catalyst element (nickel in this embodiment) remaining in the polysilicon film 1505 by this heat treatment moved in the direction of the arrow and was captured (gettered) in the gettering region 1502. The region 1502 is called a gettering region for such a reason. The concentration of nickel contained in the polysilicon film 1503 thus formed was reduced to 1 × 10 17 atoms / cm 3 or less.

【0130】また、特開平10−247735号公報に
記載された技術は、特開平7−135318号公報に記
載された技術を用いて結晶化した後で、選択的に触媒元
素を添加するために用いたマスクをそのままリン添加用
のマスクとして用いることを特徴とした技術である。こ
の技術はスループットの向上に非常に効果的である。
The technique described in Japanese Patent Application Laid-Open No. Hei 10-247735 is intended to selectively add a catalytic element after crystallization using the technique described in Japanese Patent Application Laid-Open No. Hei 7-135318. This is a technique characterized by using the used mask as it is as a mask for adding phosphorus. This technique is very effective for improving the throughput.

【0131】以上のような技術でなる本実施例を用いて
結晶質半導体膜(ポリシリコン膜やポリシリコンゲルマ
ニウム膜を含む)を形成し、パターニングを行って活性
層を形成すれば良い。その後の工程は実施例3に従えば
良い。
A crystalline semiconductor film (including a polysilicon film and a polysilicon germanium film) may be formed using the present embodiment having the above-described technique, and may be patterned to form an active layer. Subsequent steps may follow the third embodiment.

【0132】(実施例6)(Embodiment 6)

【0133】本実施例では、実施例4に示したように触
媒元素(ニッケルを例にする)を用いてポリシリコン膜
を形成した後で、そのニッケルを除去する工程を行う例
を示す。本実施例ではニッケルを除去する技術として、
特開平10−135468号公報または特開平10−1
35469号公報に記載された技術を用いた。
In the present embodiment, as shown in Embodiment 4, after forming a polysilicon film using a catalytic element (for example, nickel), a step of removing the nickel is performed. In this embodiment, as a technique for removing nickel,
JP-A-10-135468 or JP-A-10-1
The technique described in Japanese Patent No. 35469 was used.

【0134】同公報に記載された技術は、半導体の結晶
化に用いたニッケルを、結晶化後にハロゲン元素(代表
的には塩素)のゲッタリング作用を用いて除去する技術
である。同技術を用いることで活性層中のニッケル濃度
を1×1017atoms/cm3以下(好ましくは1×1016ato
ms/cm3以下)にまで低減することができる。
The technique described in this publication is a technique of removing nickel used for crystallization of a semiconductor by using gettering action of a halogen element (typically chlorine) after crystallization. By using this technique, the nickel concentration in the active layer is reduced to 1 × 10 17 atoms / cm 3 or less (preferably 1 × 10 16 ato
ms / cm 3 or less).

【0135】本実施例の構成について図16を用いて説
明する。まず基板として耐熱性の高い石英基板1601
を用いた。勿論、シリコン基板やセラミックス基板を用
いても良い。石英基板を用いた場合、特に下地膜として
酸化シリコン膜を設けなくても基板側からの汚染はな
い。
The structure of this embodiment will be described with reference to FIG. First, a quartz substrate 1601 having high heat resistance is used as a substrate.
Was used. Of course, a silicon substrate or a ceramic substrate may be used. When a quartz substrate is used, there is no contamination from the substrate side even if a silicon oxide film is not provided as a base film.

【0136】次に実施例4の手段を用いてポリシリコン
膜(図示せず)を形成し、パターニングして活性層16
02、1603を形成した。さらに、それら活性層を覆
って酸化シリコン膜でなるゲート絶縁膜1604を形成
した(図16(A))。
Next, a polysilicon film (not shown) is formed by using the means of the fourth embodiment, and is patterned to form an active layer 16.
02 and 1603 were formed. Further, a gate insulating film 1604 made of a silicon oxide film was formed to cover those active layers (FIG. 16A).

【0137】ゲート絶縁膜1604を形成したら、ハロ
ゲン元素を含む雰囲気中において熱処理を行った。本実
施例では雰囲気を酸素と塩化水素とを混合した酸化性雰
囲気とし、処理温度を950℃、処理時間を30分とし
た。なお、処理温度は700〜1100℃の間で選択す
れば良いし、処理時間も10分〜8時間の間で選択すれ
ば良い(図16(B))。
After forming the gate insulating film 1604, heat treatment was performed in an atmosphere containing a halogen element. In this embodiment, the atmosphere is an oxidizing atmosphere in which oxygen and hydrogen chloride are mixed, the processing temperature is 950 ° C., and the processing time is 30 minutes. Note that the processing temperature may be selected from 700 to 1100 ° C., and the processing time may be selected from 10 minutes to 8 hours (FIG. 16B).

【0138】この時、ニッケルは揮発性のニッケル塩化
物となって処理雰囲気中に離脱し、ポリシリコン膜中の
ニッケル濃度が低減する。従って、図16(B)に示し
た活性層1605、1606中に含まれるニッケル濃度
は1×1017atoms/cm3以下に低減されていた。
At this time, nickel becomes volatile nickel chloride and is released into the processing atmosphere, and the nickel concentration in the polysilicon film is reduced. Therefore, the concentration of nickel contained in the active layers 1605 and 1606 shown in FIG. 16B was reduced to 1 × 10 17 atoms / cm 3 or less.

【0139】以上のような技術でなる本実施例を用いて
活性層を形成し、その後の工程は実施例3に従えば良
い。
An active layer is formed by using the present embodiment having the above-described technique, and the subsequent steps may be in accordance with the third embodiment.

【0140】(実施例7)(Embodiment 7)

【0141】本実施例においては、上述の実施例1およ
び実施例2において説明したアクティブマトリクス型液
晶表示装置の作製方法の一例について、実施例3とは異
なる作製方法について説明する。
In this embodiment, an example of a manufacturing method of the active matrix type liquid crystal display device described in the above-described Embodiments 1 and 2 will be described, which is different from Embodiment 3.

【0142】図17および図18を参照する。まず基板
1701には、例えばコーニング社の1737ガラス基
板に代表される無アルカリガラス基板を用いた。そし
て、基板1701のTFTが形成される表面に、酸化珪
素で成る下地膜1702を200nmの厚さに形成し
た。下地膜1702は、さらに窒化珪素膜を積層させて
も良いし、窒化珪素膜のみであっても良い。
Referring to FIG. 17 and FIG. First, as the substrate 1701, an alkali-free glass substrate represented by, for example, a 1737 glass substrate manufactured by Corning Incorporated was used. Then, a base film 1702 made of silicon oxide was formed to a thickness of 200 nm on the surface of the substrate 1701 where the TFT was formed. As the base film 1702, a silicon nitride film may be further stacked, or only a silicon nitride film may be used.

【0143】次に、この下地膜1702の上に50nm
の厚さで、非晶質珪素膜をプラズマCVD法で形成し
た。非晶質珪素膜の含有水素量にもよるが、好ましくは
400〜500℃に加熱して脱水素処理を行い、非晶質
珪素膜の含有水素量を5atm%以下として、結晶化の工
程を行って結晶性珪素膜とした。
Next, a 50 nm film is
An amorphous silicon film was formed by the plasma CVD method so as to have a thickness. Although it depends on the amount of hydrogen contained in the amorphous silicon film, it is preferable to carry out dehydrogenation treatment by heating to 400 to 500 ° C. to reduce the amount of hydrogen contained in the amorphous silicon film to 5 atm% or less and to carry out the crystallization step. This was performed to obtain a crystalline silicon film.

【0144】この結晶化の工程は、公知のレーザー結晶
化技術または熱結晶化の技術を用いれば良い。本実施例
では、パルス発振型のKrFエキシマレーザー光を線状
に集光して非晶質珪素膜に照射して、結晶性珪素膜とし
た。なお、この結晶化の工程は、上述の実施例5および
実施例6で説明した方法を用いても良い。
In the crystallization step, a known laser crystallization technique or thermal crystallization technique may be used. In this embodiment, a pulse oscillation type KrF excimer laser beam is condensed linearly and applied to an amorphous silicon film to form a crystalline silicon film. Note that the crystallization step may use the method described in the fifth and sixth embodiments.

【0145】尚、本実施例では初期膜を非晶質珪素膜と
して用いたが、初期膜として微結晶珪素膜を用いても構
わないし、直接結晶性珪素膜を成膜しても良い。
In this embodiment, the initial film is used as an amorphous silicon film. However, a microcrystalline silicon film may be used as the initial film, or a crystalline silicon film may be directly formed.

【0146】こうして形成された結晶性珪素膜をパター
ニングして、島状の半導体層1703、1704、17
05を形成した。
The crystalline silicon film thus formed is patterned to form island-like semiconductor layers 1703, 1704, 17
05 was formed.

【0147】次に、半導体層1703、1704、17
05を覆って、酸化珪素または窒化珪素を主成分とする
ゲート絶縁膜1706を形成した。ここではプラズマC
VD法で窒化酸化珪素膜を100nmの厚さに形成し
た。そして、図17では説明しないが、ゲート絶縁膜1
706の表面に第1のゲート電極を構成する、第1の導
電膜としてタンタル(Ta)を10〜200nm、例え
ば50nmさらに第2の導電膜としてアルミニウム(A
l)を100〜1000nm、例えば200nmの厚さ
でスパッタ法で形成した。そして、公知のパターニング
技術により、第1のゲート電極を構成する第1の導電膜
1707、1708、1709、1710と、第2の導
電膜の1712、1713、1714、1715が形成
された。
Next, the semiconductor layers 1703, 1704, 17
05, a gate insulating film 1706 containing silicon oxide or silicon nitride as a main component was formed. Here, plasma C
A silicon nitride oxide film was formed to a thickness of 100 nm by a VD method. Although not described in FIG. 17, the gate insulating film 1
Tantalum (Ta) is formed as a first conductive film on the surface of the first gate electrode 706 at 10 to 200 nm, for example, 50 nm, and aluminum (A) is formed as a second conductive film.
1) was formed with a thickness of 100 to 1000 nm, for example, 200 nm by a sputtering method. Then, first conductive films 1707, 1708, 1709, and 1710 constituting the first gate electrode and 1712, 1713, 1714, and 1715 of the second conductive film were formed by a known patterning technique.

【0148】第1のゲート電極を構成する第2の導電膜
として、アルミニウムを用いる場合には、純アルミニウ
ムを用いても良いし、チタン、珪素、スカンジウムから
選ばれた元素が0.1〜5atm%添加されたアルミニウ
ム合金を用いても良い。また銅を用いる場合には、図示
しないが、ゲート絶縁膜1706の表面に窒化珪素膜を
設けておくと好ましい。
When aluminum is used as the second conductive film constituting the first gate electrode, pure aluminum may be used, or an element selected from titanium, silicon and scandium may be 0.1 to 5 atm. % Added aluminum alloy may be used. In the case of using copper, although not shown, a silicon nitride film is preferably provided on the surface of the gate insulating film 1706.

【0149】また、図17では画素マトリクス回路を構
成するnチャネル型TFTのドレイン側に付加容量部を
設ける構造となっている。このとき、第1のゲート電極
と同じ材料で付加容量部の配線電極1711、1716
が形成される。
FIG. 17 shows a structure in which an additional capacitance section is provided on the drain side of the n-channel TFT forming the pixel matrix circuit. At this time, the wiring electrodes 1711 and 1716 of the additional capacitance portion are made of the same material as the first gate electrode.
Is formed.

【0150】こうして図17(A)に示す構造が形成さ
れたら、1回目のn型不純物を添加する工程を行った。
結晶性半導体材料に対してn型を付与する不純物元素と
しては、リン(P)、砒素(As)、アンチモン(S
b)などが知られているが、ここでは、リンを用い、フ
ォスフィン(PH3)を用いたイオンドープ法で行っ
た。この工程では、ゲート絶縁膜1706を通してその
下の半導体層にリンを添加するために、加速電圧は80
keVと高めに設定した。また、こうして形成された不
純物領域は、後に示すnチャネル型TFTの第1の不純
物領域1734、1742を形成するもので、LDD領
域として機能するものである。従ってこの領域のリンの
濃度は、1×1016〜1×1019atms/cm3の範囲にする
のが好ましく、ここでは1×1018atms/cm3とした。
After the structure shown in FIG. 17A is formed, a first step of adding an n-type impurity is performed.
As an impurity element that imparts n-type to the crystalline semiconductor material, phosphorus (P), arsenic (As), antimony (S
b) and the like are known, but here, the ion doping method using phosphorous and phosphine (PH 3 ) was used. In this step, the accelerating voltage is set to 80 because phosphorus is added through the gate insulating film 1706 to the semiconductor layer thereunder.
KeV was set higher. Further, the impurity regions thus formed form first impurity regions 1734 and 1742 of an n-channel TFT described later, and function as LDD regions. Therefore, the concentration of phosphorus in this region is preferably set in the range of 1 × 10 16 to 1 × 10 19 atms / cm 3 , and here, it is set to 1 × 10 18 atms / cm 3 .

【0151】半導体層中に添加された前記不純物元素
は、レーザーアニール法や、熱処理により活性化させる
必要があった。この工程は、ソース・ドレイン領域を形
成する不純物添加の工程のあと実施しても良いが、この
段階でレーザーアニール法により活性化させることは効
果的であった。
The impurity element added to the semiconductor layer had to be activated by laser annealing or heat treatment. This step may be performed after the step of adding impurities for forming the source / drain regions, but activation at this stage by the laser annealing method was effective.

【0152】この工程で、第1のゲート電極を構成する
第1の導電膜1707、1708、1709、1710
と第2の導電膜1712、1713、1714、171
5は、リンの添加に対してマスクとして機能した。その
結果ゲート絶縁膜を介して存在する半導体層の第1のゲ
ート電極の真下の領域には、まったく、あるいは殆どリ
ンが添加されなかった。そして、図17(B)に示すよ
うに、リンが添加された低濃度不純物領域1717、1
718、1719、1720、1721、1722、1
723が形成された。
In this step, the first conductive films 1707, 1708, 1709, 1710 constituting the first gate electrode are formed.
And second conductive films 1712, 1713, 1714, 171
5 served as a mask for the addition of phosphorus. As a result, no or almost no phosphorus was added to the region immediately below the first gate electrode of the semiconductor layer existing via the gate insulating film. Then, as shown in FIG. 17B, the low-concentration impurity regions 1717,
718, 1719, 1720, 1721, 1722, 1
723 was formed.

【0153】次にフォトレジスト膜をマスクとして、n
チャネル型TFTを形成する領域をレジストマスク17
24、1725で覆って、pチャネル型TFTが形成さ
れる領域のみに、p型を付与する不純物添加の工程を行
った。p型を付与する不純物元素としては、ボロン
(B)、アルミニウム(Al)、ガリウム(Ga)、が
知られているが、ここではボロンをその不純物元素とし
て、イオンドープ法でジボラン(B26)を用いて添加
した。ここでも加速電圧を80keVとして、2×10
20atms/cm3の濃度にボロンを添加した。そして、図17
(C)に示すようにボロンが高濃度に添加された領域1
726、1727が形成された。この領域は後にpチャ
ネル型TFTのソース・ドレイン領域となる。
Next, using the photoresist film as a mask, n
A region for forming a channel type TFT is formed by a resist mask 17.
The step of adding an impurity for imparting a p-type was performed only on the region where the p-channel TFT was formed, which was covered with 24 and 1725. As an impurity element imparting p-type, boron (B), aluminum (Al), and gallium (Ga) are known. Here, boron is used as the impurity element, and diborane (B 2 H) is ion-doped. 6 ). Here, the acceleration voltage is set to 80 keV and 2 × 10
Boron was added to a concentration of 20 atms / cm 3 . And FIG.
As shown in (C), region 1 in which boron is added at a high concentration
726, 1727 were formed. This region will later be the source / drain region of the p-channel TFT.

【0154】そして、レジストマスク1724、172
5を除去した後、第2のゲート電極を形成する工程を行
った。ここでは、第2のゲート電極の材料にタンタル
(Ta)を用い、100〜1000nm、例えば200
nmの厚さに形成した。そして、公知の技術によりパタ
ーニングを行い、第2のゲート電極1728、172
9、1730、1731が形成された。この時、第2の
ゲート電極の長さは5μmとなるようにパターニングし
た。結果として、第2のゲート電極は、第1のゲート電
極の両側にそれぞれ1.5μmの長さでゲート絶縁膜と
接する領域が形成された。
Then, the resist masks 1724, 172
After removing No. 5, a step of forming a second gate electrode was performed. Here, tantalum (Ta) is used as the material of the second gate electrode, and the thickness is 100 to 1000 nm, for example, 200 nm.
It was formed to a thickness of nm. Then, patterning is performed by a known technique, and second gate electrodes 1728 and 172 are formed.
9, 1730, 1731 were formed. At this time, patterning was performed so that the length of the second gate electrode was 5 μm. As a result, in the second gate electrode, regions were formed on both sides of the first gate electrode, each having a length of 1.5 μm and in contact with the gate insulating film.

【0155】また、画素マトリクス回路を構成するnチ
ャネル型TFTのドレイン側に付加容量部が設けられる
が、この付加容量部の電極1728は第2のゲート電極
と同時に形成された。
Further, an additional capacitance portion is provided on the drain side of the n-channel TFT constituting the pixel matrix circuit, and the electrode 1728 of this additional capacitance portion is formed simultaneously with the second gate electrode.

【0156】そして、第2のゲート電極1728、17
29、1730、1731をマスクとして、2回目のn
型を付与する不純物元素を添加する工程を行った。ここ
では同様に、フォスフィン(PH3)を用いたイオンド
ープ法で行った。この工程でも、ゲート絶縁膜1706
を通してその下の半導体層にリンを添加するために、加
速電圧は80keVと高めに設定した。そして、ここで
リンが添加される領域は、nチャネル型TFTでソース
領域1735、1743、及びドレイン領域1736、
1747として機能させるため、この領域のリンの濃度
は、1×1019〜1×1021atms/cm3とするのが好まし
く、ここでは1×1020atms/cm3とした。
Then, the second gate electrodes 1728, 17
29, 1730, 1731 as a mask, the second n
A step of adding an impurity element for imparting a mold was performed. Here, similarly, the ion doping method using phosphine (PH 3 ) was performed. Also in this step, the gate insulating film 1706 is used.
The accelerating voltage was set as high as 80 keV in order to add phosphorus to the semiconductor layer therebelow. Here, the region to which phosphorus is added is an n-channel TFT, which is a source region 1735, 1743, a drain region 1736,
In order to function as 1747, the concentration of phosphorus in this region is preferably 1 × 10 19 to 1 × 10 21 atms / cm 3, and in this case, 1 × 10 20 atms / cm 3 .

【0157】また、ここで図示はしないが、ソース領域
1735、1743、及びドレイン領域1736、17
47を覆うゲート絶縁膜を除去して、その領域の半導体
層を露出させ、直接リンを添加しても良い。この工程を
加えると、イオンドープ法の加速電圧を10keVまで
下げることができ、また、効率良くリンを添加すること
ができた。
Although not shown here, the source regions 1735, 1743 and the drain regions 1736, 17
The gate insulating film covering 47 may be removed to expose the semiconductor layer in that region, and phosphorus may be directly added. By adding this step, the acceleration voltage of the ion doping method could be reduced to 10 keV, and phosphorus could be added efficiently.

【0158】また、pチャネル型TFTのソース領域1
739とドレイン領域1740にも同じ濃度でリンが添
加されるが、前の工程でその2倍の濃度でボロンが添加
されているため、導電型は反転せず、pチャネル型TF
Tの動作上何ら問題はなかった。
The source region 1 of the p-channel TFT is
739 and the drain region 1740 are also doped with phosphorus at the same concentration, but since boron is added at twice the concentration in the previous step, the conductivity type is not inverted, and the p-channel TF
There was no problem in the operation of T.

【0159】それぞれの濃度で添加されたn型またはp
型を付与する不純物元素は、このままでは活性化せず有
効に作用しないので、活性化の工程を行う必要があっ
た。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法
や、ハロゲンランプを用いたラピットサーマルアニール
法(RTA法)で行うことができた。
The n-type or p-type added at each concentration
Since the impurity element imparting the mold does not activate as it is and does not work effectively, it is necessary to perform an activation step. This step includes a thermal annealing method using an electric heating furnace,
The laser annealing using an excimer laser and the rapid thermal annealing (RTA) using a halogen lamp can be performed.

【0160】熱アニール法では、窒素雰囲気中において
550℃、2時間の加熱処理をして活性化を行った。本
実施例では、第1のゲート電極を構成する第2の導電膜
にアルミニウムを用いたが、タンタルで形成された第1
の導電膜と第2のゲート電極がアルミニウムを覆って形
成されているため、タンタルがブロッキング層として機
能して、アルミニウム原子が他の領域に拡散することを
防ぐことができた。また、レーザーアニール法では、パ
ルス発振型のKrFエキシマレーザー光を線状に集光し
て照射することにより活性化が行われた。また、レーザ
ーアニール法を実施した後に熱アニール法を実施する
と、さらに良い結果が得られた。またこの工程は、イオ
ンドーピングによって結晶性が破壊された領域をアニー
ルする効果も兼ね備えていて、その領域の結晶性を改善
することもできた。
In the thermal annealing method, activation was performed by heating at 550 ° C. for 2 hours in a nitrogen atmosphere. In the present embodiment, aluminum is used for the second conductive film constituting the first gate electrode.
Since the conductive film and the second gate electrode were formed so as to cover the aluminum, the tantalum functioned as a blocking layer to prevent aluminum atoms from diffusing into other regions. In the laser annealing method, activation was performed by condensing and irradiating a pulsed KrF excimer laser beam in a linear manner. Further, when the thermal annealing method was performed after the laser annealing method, even better results were obtained. This step also has the effect of annealing the region where the crystallinity has been destroyed by the ion doping, and has improved the crystallinity of the region.

【0161】以上までの工程で、ゲート電極を第1のゲ
ート電極と、その第1のゲート電極を覆って第2のゲー
ト電極を設けられ、nチャネル型TFTでは、第2のゲ
ート電極の両側にソース領域とドレイン領域が形成され
た。また、ゲート絶縁膜を介して半導体層に設けられた
第1の不純物領域と、第2のゲート電極がゲート絶縁膜
に接している領域とが、重なって設けられた構造が自己
整合的に形成された。一方、pチャネル型TFTでは、
ソース領域とドレイン領域の一部が第2のゲート電極と
オーバーラップして形成されているが、実使用上何ら問
題はなかった。
In the above steps, the gate electrode is provided with the first gate electrode and the second gate electrode is provided so as to cover the first gate electrode. In the case of the n-channel type TFT, both sides of the second gate electrode are provided. Then, a source region and a drain region were formed. Further, a structure in which a first impurity region provided in a semiconductor layer with a gate insulating film interposed therebetween and a region where a second gate electrode is in contact with the gate insulating film is formed in a self-aligned manner is provided. Was done. On the other hand, in a p-channel TFT,
Although the source region and the drain region partially overlap with the second gate electrode, there was no problem in practical use.

【0162】図17(D)の状態が得られたら、第1の
層間絶縁膜1749を1000nmの厚さに形成した。
第1の層間絶縁膜1749としては、酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、有機樹脂膜、およびそれらの
積層膜をもちいることができる。本実施例では、図示し
ないが、最初に窒化珪素膜を50nm形成し、さらに酸
化珪素膜を950nm形成した2層構造とした。
When the state shown in FIG. 17D was obtained, a first interlayer insulating film 1749 was formed to a thickness of 1000 nm.
As the first interlayer insulating film 1749, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, or a stacked film thereof can be used. In this embodiment, although not shown, a two-layer structure in which a silicon nitride film is first formed to a thickness of 50 nm and a silicon oxide film is further formed to a thickness of 950 nm.

【0163】第1の層間絶縁膜1749はその後、パタ
ーニングでそれぞれのTFTのソース領域と、ドレイン
領域にコンタクトホールが形成された。そして、ソース
電極1750、1752、1753とドレイン電極17
51、1754が形成した。図示していないが、本実施
例ではこの電極を、チタン膜を100nm、チタンを含
むアルミニウム膜300nm、チタン膜150nmをス
パッタ法で連続して形成した3層構造の膜を、パターニ
ングして形成した。
After that, the first interlayer insulating film 1749 was patterned to form contact holes in the source region and the drain region of each TFT. Then, the source electrodes 1750, 1752, 1753 and the drain electrode 17
51, 1754 were formed. Although not shown, in the present embodiment, this electrode is formed by patterning a three-layer structure film in which a titanium film is continuously formed by a sputtering method with a titanium film of 100 nm, a titanium-containing aluminum film of 300 nm, and a titanium film of 150 nm. .

【0164】こうして図17(E)に示すように、基板
1701上にCMOS回路と、アクティブマトリクス回
路が形成された。また、アクティブマトリクス回路のn
チャネル型TFTのドレイン側には、保持容量部が同時
に形成された。以上のようにして、アクティブマトリク
ス基板が作製された。
As shown in FIG. 17E, a CMOS circuit and an active matrix circuit were formed on the substrate 1701. Further, n of the active matrix circuit
On the drain side of the channel type TFT, a storage capacitor portion was simultaneously formed. As described above, an active matrix substrate was manufactured.

【0165】次に、図18を用いて、以上の工程によっ
て同一の基板に作製されたCMOS回路と、アクティブ
マトリクス回路をもとに、アクティブマトリクス型液晶
表示装置を作製する工程を説明する。最初に、図18
(D)の状態の基板に対して、ソース電極1750、1
752、1753とドレイン電極1751、1754
と、第1の層間絶縁膜1749を覆ってパッシベーショ
ン膜1755を形成した。パッシベーション膜1755
は、窒化珪素膜で50nmの厚さで形成した。さらに、
有機樹脂からなる第2の層間絶縁膜1756を約100
0nmの厚さに形成した。有機樹脂膜としては、ポリイ
ミド、アクリル、ポリイミドアミド等を使用することが
できる。有機性樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機性樹脂膜を用いることもできる。こ
こでは、基板に塗布後、熱重合するタイプのポリイミド
を用い、300℃で焼成して形成した。
Next, a process for manufacturing an active matrix type liquid crystal display device based on the CMOS circuit manufactured on the same substrate and the active matrix circuit by the above process will be described with reference to FIG. First, FIG.
The source electrode 1750, 1
752, 1753 and drain electrodes 1751, 1754
Then, a passivation film 1755 was formed to cover the first interlayer insulating film 1749. Passivation film 1755
Was formed with a thickness of 50 nm using a silicon nitride film. further,
The second interlayer insulating film 1756 made of an organic resin is
It was formed to a thickness of 0 nm. As the organic resin film, polyimide, acrylic, polyimide amide, or the like can be used. The advantages of using an organic resin film include that the film forming method is simple, the parasitic capacitance can be reduced because the relative dielectric constant is low, and the flatness is excellent. Note that an organic resin film other than those described above can also be used. Here, a polyimide of a type that is thermally polymerized after being applied to the substrate and baked at 300 ° C. is used.

【0166】次に、第2の層間絶縁膜1756の画素領
域の一部に、遮光層1757を形成した。遮光層175
7は金属膜や顔料を含ませた有機樹脂膜で形成すれば良
いものである。ここでは、チタンをスパッタ法で形成し
た。
Next, a light shielding layer 1557 was formed in a part of the pixel region of the second interlayer insulating film 1756. Light shielding layer 175
7 may be formed of a metal film or an organic resin film containing a pigment. Here, titanium was formed by a sputtering method.

【0167】遮光膜1757を形成したら、第3の層間
絶縁膜1758を形成する。この第3の層間絶縁膜17
58は、第2の層間絶縁膜1756と同様に、有機樹脂
膜を用いて形成すると良い。そして、第2の層間絶縁膜
1756と第3の層間絶縁膜1758とにドレイン電極
1754に達するコンタクトホールを形成し、画素電極
1759を形成した。画素電極1759は、透過型液晶
表示装置とする場合には透明導電膜を用い、反射型の液
晶表示装置とする場合には金属膜を用いれば良い。ここ
では透過型の液晶表示装置とするために、酸化インジウ
ム・スズ(ITO)膜を100nmの厚さにスパッタ法
で形成し、画素電極1759を形成した。
After forming the light-shielding film 1775, a third interlayer insulating film 1758 is formed. This third interlayer insulating film 17
58 is preferably formed using an organic resin film, similarly to the second interlayer insulating film 1756. Then, a contact hole reaching the drain electrode 1754 was formed in the second interlayer insulating film 1756 and the third interlayer insulating film 1758, and a pixel electrode 1759 was formed. The pixel electrode 1759 may be formed using a transparent conductive film in the case of a transmissive liquid crystal display device, or a metal film in the case of a reflective liquid crystal display device. Here, in order to form a transmissive liquid crystal display device, an indium tin oxide (ITO) film was formed to a thickness of 100 nm by a sputtering method, and a pixel electrode 1759 was formed.

【0168】図18(A)の状態が形成されたら、配向
膜1760を形成する。通常液晶表示素子の配向膜には
ポリイミド樹脂が多く用いられている。対向側の基板1
771には、対向電極1772と、配向膜1773とを
形成した。配向膜は形成された後、ラビング処理を施し
て液晶分子がある一定のプレチルト角を持って平行配向
するようにした。なお、対向電極は、上記実施例1また
は実施例2で説明したように加工された。
After the state shown in FIG. 18A is formed, an alignment film 1760 is formed. Usually, a polyimide resin is often used for an alignment film of a liquid crystal display element. Opposite substrate 1
On 771, a counter electrode 1772 and an alignment film 1773 were formed. After the alignment film was formed, a rubbing treatment was performed so that the liquid crystal molecules were parallel-aligned with a certain pretilt angle. The counter electrode was processed as described in Example 1 or Example 2.

【0169】上記の工程を経て、アクティブマトリクス
回路と、CMOS回路が形成された基板と対向基板と
を、公知のセル組み工程によってシール材やスペーサ
(共に図示せず)などを介して貼りあわせる。その後、
両基板の間に液晶材料1774を注入し、封止剤(図示
せず)によって完全に封止した。よって図18(B)に
示すアクティブマトリクス型液晶表示装置が完成した。
Through the above-mentioned steps, the substrate on which the active matrix circuit, the CMOS circuit is formed, and the counter substrate are bonded to each other via a sealing material or a spacer (both not shown) by a known cell assembling step. afterwards,
A liquid crystal material 1774 was injected between both substrates, and completely sealed with a sealant (not shown). Thus, the active matrix liquid crystal display device shown in FIG.

【0170】(実施例8)上述の実施例3〜7において
は、トップゲイト型のTFTを用いてアクティブマトリ
クス型液晶表示装置を作製したが、逆スタガ等のボトム
ゲイト型のTFTを用いても良い。
(Embodiment 8) In the above-described embodiments 3 to 7, an active matrix type liquid crystal display device is manufactured using a top gate type TFT. However, a bottom gate type TFT such as an inverted stagger may be used. good.

【0171】(実施例9)上述の実施例1〜8のアクテ
ィブマトリクス型液晶表示装置には、ネマチック液晶を
表示媒体に用いたTNモードが表示モードとして用いら
れているが、他の表示モードをも用いることができる。
(Embodiment 9) In the active matrix type liquid crystal display devices of Embodiments 1 to 8 described above, a TN mode using a nematic liquid crystal as a display medium is used as a display mode. Can also be used.

【0172】さらに、応答速度の速い無しきい値反強誘
電性液晶または強誘電性液晶を表示媒体に用いて、アク
ティブマトリクス型液晶表示装置を構成してもよい。
Further, an active matrix type liquid crystal display device may be constructed by using a thresholdless antiferroelectric liquid crystal or a ferroelectric liquid crystal having a high response speed as a display medium.

【0173】例えば、1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST,841, "A Full-Color Thres
holdless Antiferroelectric LCD Exhibiting Wide Vie
wing Angle with Fast Response Time" by T. Yoshida
et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Th
resholdless antiferroelectricity in liquidcrystals
and its application to displays" by S. Inui et a
l.や、米国特許第5594569 号に開示された液晶を用いる
ことが可能である。
For example, in 1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability "by H. Furue e
t al., 1997, SID DIGEST, 841, "A Full-Color Thres
holdless Antiferroelectric LCD Exhibiting Wide Vie
wing Angle with Fast Response Time "by T. Yoshida
et al., 1996, J. Mater. Chem. 6 (4), 671-673, "Th
resholdless antiferroelectricity in liquidcrystals
and its application to displays "by S. Inui et a
and the liquid crystal disclosed in U.S. Pat. No. 5,594,569 can be used.

【0174】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、V字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±2.5V程度(セル厚約1μm〜2μ
m)のものも見出されている。
A liquid crystal exhibiting an antiferroelectric phase in a certain temperature range is called an antiferroelectric liquid crystal. As a mixed liquid crystal having an antiferroelectric liquid crystal, there is a so-called thresholdless antiferroelectric mixed liquid crystal exhibiting an electro-optical response characteristic in which transmittance changes continuously with an electric field. This thresholdless antiferroelectric mixed liquid crystal has a V-shaped electro-optical response characteristic, and its driving voltage is about ± 2.5 V (cell thickness is about 1 μm to 2 μm).
m) have also been found.

【0175】ここで、V字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図21に示す。図21に示すグラフの
縦軸は透過率(任意単位)、横軸は印加電圧である。な
お、アクティブマトリクス型液晶表示装置の入射側の偏
光板の透過軸は、アクティブマトリクス型液晶表示装置
のラビング方向にほぼ一致する無しきい値反強誘電性混
合液晶のスメクティック層の法線方向とほぼ平行に設定
されている。また、出射側の偏光板の透過軸は、入射側
の偏光板の透過軸に対してほぼ直角(クロスニコル)に
設定されている。
Here, FIG. 21 shows an example showing characteristics of light transmittance with respect to applied voltage of a thresholdless antiferroelectric mixed liquid crystal exhibiting a V-shaped electro-optical response. The vertical axis of the graph shown in FIG. 21 is the transmittance (arbitrary unit), and the horizontal axis is the applied voltage. Note that the transmission axis of the polarizing plate on the incident side of the active matrix type liquid crystal display device is substantially the same as the normal direction of the smectic layer of the thresholdless antiferroelectric mixed liquid crystal which substantially matches the rubbing direction of the active matrix type liquid crystal display device. It is set in parallel. The transmission axis of the exit-side polarizing plate is set to be substantially perpendicular (crossed Nicols) to the transmission axis of the incidence-side polarizing plate.

【0176】図21に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。
As shown in FIG. 21, it can be seen that when such a thresholdless antiferroelectric mixed liquid crystal is used, low voltage driving and gradation display are possible.

【0177】このような低電圧駆動の無しきい値反強誘
電性混合液晶をアナログドライバを有するアクティブマ
トリクス型液晶表示装置に用いた場合には、画像信号の
サンプリング回路の電源電圧を、例えば、5V〜8V程
度に抑えることが可能となる。よって、ドライバの動作
電源電圧を下げることができ、アクティブマトリクス型
液晶表示装置の低消費電力化および高信頼性が実現でき
る。
When such a low-voltage driven thresholdless antiferroelectric mixed liquid crystal is used in an active matrix type liquid crystal display device having an analog driver, the power supply voltage of the image signal sampling circuit is, for example, 5V. It can be suppressed to about 8 V. Therefore, the operating power supply voltage of the driver can be reduced, and low power consumption and high reliability of the active matrix liquid crystal display device can be realized.

【0178】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有するアクテ
ィブマトリクス型液晶表示装置に用いた場合にも、D/
A変換回路の出力電圧を下げることができるので、D/
A変換回路の動作電源電圧を下げることができ、ドライ
バの動作電源電圧を低くすることができる。よって、ア
クティブマトリクス型液晶表示装置の低消費電力化およ
び高信頼性が実現できる。
Also, when such a low-voltage driven thresholdless antiferroelectric mixed liquid crystal is used in an active matrix liquid crystal display device having a digital driver, the D / D
Since the output voltage of the A conversion circuit can be reduced, D /
The operating power supply voltage of the A conversion circuit can be reduced, and the operating power supply voltage of the driver can be reduced. Therefore, low power consumption and high reliability of the active matrix liquid crystal display device can be realized.

【0179】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的LDD領
域(低濃度不純物領域)の幅が小さなTFT(例えば、
0nm〜500nmまたは0nm〜200nm)を用い
る場合においても有効である。
Therefore, the use of such a low-voltage-driven thresholdless antiferroelectric mixed liquid crystal makes it possible to use a TFT (for example, a TFT having a relatively small LDD region (low-concentration impurity region)).
(0 nm to 500 nm or 0 nm to 200 nm) is also effective.

【0180】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶をアクティブマ
トリクス型液晶表示装置に用いる場合には、画素に比較
的大きな保持容量が必要となってくる。よって、自発分
極が小さな無しきい値反強誘電性混合液晶を用いるのが
好ましい。また、アクティブマトリクス型液晶表示装置
の駆動方法を線順次駆動とすることにより、画素への階
調電圧の書き込み期間(ピクセルフィードピリオド)を
長くし、保持容量が小くてもそれを補うようにしてもよ
い。
In general, a thresholdless antiferroelectric mixed liquid crystal has a large spontaneous polarization and a high dielectric constant of the liquid crystal itself. Therefore, when a thresholdless antiferroelectric mixed liquid crystal is used in an active matrix type liquid crystal display device, a relatively large storage capacitor is required for a pixel. Therefore, it is preferable to use a thresholdless antiferroelectric mixed liquid crystal having a small spontaneous polarization. In addition, by making the driving method of the active matrix type liquid crystal display device line-sequential driving, the writing period (pixel feed period) of the gray scale voltage to the pixel is lengthened, and even if the storage capacity is small, it is compensated. You may.

【0181】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、アクティブマトリクス型液晶表示装置の低消費電力
が実現される。
Since low-voltage driving is realized by using such a thresholdless antiferroelectric mixed liquid crystal, low power consumption of an active matrix type liquid crystal display device is realized.

【0182】なお、図21に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明のアクティ
ブマトリクス型液晶表示装置の表示媒体として用いるこ
とができる。
Any liquid crystal having electro-optical characteristics as shown in FIG. 21 can be used as the display medium of the active matrix type liquid crystal display device of the present invention.

【0183】また、本発明のアクティブマトリクス半導
体表示装置には、印加電圧に応答して光学的特性が変調
され得るその他のいかなる表示媒体を用いてもよい。例
えば、エレクトロルミネセンス素子などを用いても良
い。
In the active matrix semiconductor display device of the present invention, any other display medium whose optical characteristics can be modulated in response to an applied voltage may be used. For example, an electroluminescent element may be used.

【0184】また、アクティブマトリクス型液晶表示装
置のアクティブマトリクス回路に用いられるアクティブ
素子には、TFTの他MIM素子等が用いられても良
い。
As an active element used in an active matrix circuit of an active matrix type liquid crystal display device, an MIM element or the like other than a TFT may be used.

【0185】なお、上記実施例においては、アクティブ
マトリクス回路と駆動回路とを同一基板上に一体形成し
たアクティブマトリクス型液晶表示装置について例を挙
げて説明したが、本発明のアクティブマトリクス型半導
体表示装置は、アクティブマトリクス回路と駆動回路と
を別々に形成してもよい。この場合、アクティブマトリ
クス回路を構成する画素TFTとして、アモルファスシ
リコンTFTを用いることができ、また駆動回路をIC
によって構成することができる。
In the above embodiment, an active matrix type liquid crystal display device in which an active matrix circuit and a driving circuit are integrally formed on the same substrate has been described. However, the active matrix type semiconductor display device of the present invention is described. The active matrix circuit and the drive circuit may be formed separately. In this case, an amorphous silicon TFT can be used as a pixel TFT constituting an active matrix circuit, and a driving circuit is an IC.
Can be configured by

【0186】(実施例10)本実施例では、上述の実施
例1〜9のアクティブマトリクス型半導体表示装置を部
品として組み込んだ電子機器の例について説明する。な
お、本発明のアクティブマトリクス型半導体表示装置
は、以下に示す電子機器以外にも、あらゆる種類の電子
機器には適用できる。
(Embodiment 10) In this embodiment, an example of an electronic apparatus in which the active matrix semiconductor display devices of the above-described Embodiments 1 to 9 are incorporated as components will be described. Note that the active matrix semiconductor display device of the present invention can be applied to all kinds of electronic devices other than the following electronic devices.

【0187】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、プロジェクショ
ンTV、ヘッドマウントディスプレイ(ゴーグル型ディ
スプレイ)、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末(モバイルコンピュータ、携帯電
話、電子書籍等)などが挙げられる。それらの一例を図
19に示す。
Examples of such electronic devices include a video camera, a digital camera, a projector, a projection TV, a head mounted display (goggle type display), a car navigation system, a personal computer, and a portable information terminal (mobile computer, mobile phone, electronic book, etc.). ). One example of them is shown in FIG.

【0188】図19(A)は携帯電話であり、本体19
01、音声出力部1902、音声入力部1903、アク
ティブマトリクス型半導体表示装置1904、操作スイ
ッチ1905、アンテナ1906で構成される。
FIG. 19A shows a portable telephone, and
01, an audio output unit 1902, an audio input unit 1903, an active matrix semiconductor display device 1904, operation switches 1905, and an antenna 1906.

【0189】図19(B)はビデオカメラであり、本体
2001、アクティブマトリクス型半導体表示装置20
02、音声入力部2003、操作スイッチ2004、バ
ッテリー2005、受像部2006で構成される。
FIG. 19B shows a video camera, which includes a main body 2001 and an active matrix type semiconductor display device 20.
02, an audio input unit 2003, an operation switch 2004, a battery 2005, and an image receiving unit 2006.

【0190】図19(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2101、カメラ部
2102、受像部2103、操作スイッチ2104、ア
クティブマトリクス型表示装置2105で構成される。
FIG. 19C shows a mobile computer (mobile computer), which includes a main body 2101, a camera section 2102, an image receiving section 2103, operation switches 2104, and an active matrix display device 2105.

【0191】図19(D)はゴーグル型ディスプレイで
あり、本体2201、アクティブマトリクス型半導体表
示装置2202、アーム部2203で構成される。
FIG. 19D shows a goggle type display, which comprises a main body 2201, an active matrix type semiconductor display device 2202, and an arm portion 2203.

【0192】図19(E)はリア型プロジェクターであ
り、本体2301、光源2302、アクティブマトリク
ス型半導体表示装置2303、偏光ビームスプリッタ2
304、リフレクター2305、2306、スクリーン
2307で構成される。
FIG. 19E shows a rear type projector, which includes a main body 2301, a light source 2302, an active matrix type semiconductor display device 2303, and a polarizing beam splitter 2.
304, reflectors 2305 and 2306, and a screen 2307.

【0193】図19(F)は携帯書籍(電子書籍)であ
り、本体2401、アクティブマトリクス型半導体表示
装置2402、2403、記憶媒体2404、操作スイ
ッチ2405、アンテナ2406で構成される。
FIG. 19F shows a portable book (electronic book), which includes a main body 2401, active matrix semiconductor display devices 2402 and 2403, a storage medium 2404, operation switches 2405, and an antenna 2406.

【0194】以上の様に、本発明のアクティブマトリク
ス型半導体表示装置の適用範囲は極めて広く、あらゆる
分野の電子機器に適用することが可能である。
As described above, the applicable range of the active matrix type semiconductor display device of the present invention is extremely wide, and it can be applied to electronic devices in various fields.

【0195】(実施例11)本実施例のアクティブマト
リクス型液晶表示装置は、対向電極の形状が実施例2と
異なっている。しかし、他の構成については実施例2と
同様である。
(Embodiment 11) The active matrix type liquid crystal display device of this embodiment is different from the embodiment 2 in the shape of the counter electrode. However, other configurations are the same as in the second embodiment.

【0196】図22を参照する。図22には、本実施例
のアクティブマトリクス型液晶表示装置の概略構成図が
示されている。なお、アクティブマトリクス回路の部分
は模式的に示されている。図22において、801はソ
ース信号線駆動回路、802はゲイト信号線駆動回路、
804は画素TFT、805は画素電極である。
Referring to FIG. FIG. 22 is a schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment. Note that the active matrix circuit portion is schematically shown. In FIG. 22, reference numeral 801 denotes a source signal line driving circuit, 802 denotes a gate signal line driving circuit,
Reference numeral 804 denotes a pixel TFT, and 805 denotes a pixel electrode.

【0197】本実施例においては、対向電極1および対
向電極2は、それぞれソース信号線2本毎に対応して、
お互いの隙間を埋め合うような形状をとっている。
In the present embodiment, the counter electrode 1 and the counter electrode 2 correspond to every two source signal lines, respectively.
It has a shape that fills the gap between each other.

【0198】つまり、対向電極1は、ソース信号線(S
1、S2、S5、S6、・・・、S4n-3、S4n-2)に接続さ
れた画素TFT(1、1)〜(m、1)、(1、2)〜
(m、2)、(1、5)〜(m、5)、(1、6)〜
(m、6)、・・・、(1、4n−3)〜(m、4n−
3)、(1、4n−2)〜(m、4n−2)を有する画
素それぞれに対応して配置されている。ただし、例え
ば、画素TFT(1、1)〜(m、1)および(1、
2)〜(m、2)を有する画素に対応して配置されてい
る対向電極は隙間がないのが、実施例2と異なってい
る。
That is, the counter electrode 1 is connected to the source signal line (S
1, S2, S5, S6,..., S4n-3, S4n-2) connected to the pixel TFTs (1, 1) to (m, 1), (1, 2) to
(M, 2), (1, 5)-(m, 5), (1, 6)-
(M, 6), ..., (1, 4n-3) to (m, 4n-
3) and (1, 4n-2) to (m, 4n-2). However, for example, pixel TFTs (1, 1) to (m, 1) and (1,
The second embodiment differs from the second embodiment in that the counter electrodes arranged corresponding to the pixels having 2) to (m, 2) have no gap.

【0199】また、対向電極2は、ソース信号線(S
3、S4、S7、S8、・・・、S4n-1、S4n)に接続
された画素TFT(1、3)〜(m、3)、(1、4)
〜(m、4)、(1、7)〜(m、7)、(1、8)〜
(m、8)、・・・、(1、4n−1)〜(m、4n−
1)、(1、4n)〜(m、4n)を有する画素それぞ
れに対応して配置されている。ただし、例えば、画素T
FT(1、3)〜(m、3)および(1、4)〜(m、
4)を有する画素に対応して配置されている対向電極は
隙間がないのが、実施例2と異なっている。
The opposite electrode 2 is connected to the source signal line (S
, S4, S7, S8,..., S4n−1, S4n) connected to the pixel TFTs (1, 3) to (m, 3), (1, 4).
~ (M, 4), (1, 7) ~ (m, 7), (1, 8) ~
(M, 8), ..., (1, 4n-1) to (m, 4n-
1) and (1, 4n) to (m, 4n). However, for example, the pixel T
FT (1,3) to (m, 3) and (1,4) to (m,
The counter electrode arranged corresponding to the pixel having 4) is different from the second embodiment in that there is no gap.

【0200】(実施例12)本実施例においては、対向
電極の構成が他の実施例と異なっている。ただし、その
他の構成は実施例1と同様である。
(Embodiment 12) This embodiment is different from the other embodiments in the structure of the counter electrode. However, other configurations are the same as those of the first embodiment.

【0201】図23を参照する。図23には、本実施例
のアクティブマトリクス型液晶表示装置の概略構成図に
おいて、アクティブマトリクス回路の部分を模式的に示
したものである。図23において、901はソース信号
線駆動回路、902はゲイト信号線駆動回路、904は
画素TFT、905は画素電極である。
Referring to FIG. FIG. 23 schematically shows an active matrix circuit portion in the schematic configuration diagram of the active matrix liquid crystal display device of the present embodiment. In FIG. 23, reference numeral 901 denotes a source signal line driving circuit, 902 denotes a gate signal line driving circuit, 904 denotes a pixel TFT, and 905 denotes a pixel electrode.

【0202】本実施例においては、対向電極1は、透光
性の導電性材料からなる対向電極1−1と抵抗の低い金
属材料からなる対向電極1−2とによって構成されてい
る。なお、この対向電極1−2は、画素TFT904が
存在する上方に形成され、遮光膜の役目をしている。対
向電極1−2の材料としては、例えば、Ti等を用いる
ことができる。
In this embodiment, the counter electrode 1 includes a counter electrode 1-1 made of a light-transmitting conductive material and a counter electrode 1-2 made of a low-resistance metal material. The counter electrode 1-2 is formed above the pixel TFT 904 and functions as a light shielding film. As a material of the counter electrode 1-2, for example, Ti or the like can be used.

【0203】対向電極2も対向電極1と同様の構成を採
っており、透明性の導電性材料からなる対向電極2−1
と抵抗の低い金属材料からなる対向電極2−2とによっ
て構成されている。
The counter electrode 2 has the same structure as that of the counter electrode 1, and includes the counter electrode 2-1 made of a transparent conductive material.
And a counter electrode 2-2 made of a metal material having a low resistance.

【0204】本実施例のような構成を採ることによっ
て、対向電極1および対向電極2の抵抗を小さくするこ
とができる。
By adopting the configuration as in this embodiment, the resistance of the counter electrode 1 and the counter electrode 2 can be reduced.

【0205】(実施例13)本実施例においては、対向
電極の構成が実施例12と異なっている。ただし、その
他の構成は実施例12と同様である。
(Embodiment 13) In this embodiment, the configuration of the counter electrode is different from that of the twelfth embodiment. However, other configurations are the same as those of the twelfth embodiment.

【0206】図24を参照する。図24には、本実施例
のアクティブマトリクス型液晶表示装置の概略構成図に
おいて、アクティブマトリクス回路の部分を模式的に示
したものである。図24において、1001はソース信
号線駆動回路、1002はゲイト信号線駆動回路、10
04は画素TFT、1005は画素電極である。
Referring to FIG. FIG. 24 schematically shows a portion of an active matrix circuit in a schematic configuration diagram of the active matrix type liquid crystal display device of the present embodiment. 24, reference numeral 1001 denotes a source signal line driving circuit, 1002 denotes a gate signal line driving circuit,
04 is a pixel TFT, and 1005 is a pixel electrode.

【0207】本実施例の対向電極1および対向電極2
は、実施例12の対向電極および対向電極2とは異な
り、遮光膜として機能する対向電極1−2および対向電
極2−2の形状が異なる。対向電極1は、画素の上方に
おいて、透明性の導伝材料からなる対向電極1−1を抵
抗の低い金属材料からなる対向電極1−2が挟んでいる
ような構成をとっている。対向電極1−2の材料として
は、例えば、Ti等を用いることができる。
The counter electrode 1 and the counter electrode 2 of this embodiment
Is different from the counter electrode and the counter electrode 2 of Example 12 in that the shapes of the counter electrode 1-2 and the counter electrode 2-2 functioning as a light shielding film are different. The counter electrode 1 has a configuration in which a counter electrode 1-1 made of a transparent conductive material is sandwiched between a counter electrode 1-2 made of a low-resistance metal material above a pixel. As a material of the counter electrode 1-2, for example, Ti or the like can be used.

【0208】対向電極2も対向電極1と同様の構成を採
っている。
The counter electrode 2 has the same structure as the counter electrode 1.

【0209】本実施例のような構成を採ることによっ
て、対向電極1および対向電極2の抵抗を実施例12よ
りも更に小さくすることができる。
By employing the configuration as in the present embodiment, the resistance of the counter electrode 1 and the counter electrode 2 can be further reduced as compared with the twelfth embodiment.

【0210】(実施例14)本実施例では、本願発明を
用いてEL(エレクトロルミネッセンス)表示装置を作
製した例について説明する。
Embodiment 14 In this embodiment, an example in which an EL (electroluminescence) display device is manufactured by using the present invention will be described.

【0211】図25(A)は本願発明を用いたEL表示
装置の上面図である。図25(A)において、4010
は基板、4011は画素部、4012はソース側駆動回
路、4013はゲート側駆動回路であり、それぞれの駆
動回路は配線4014〜4016を経てFPC4017
に至り、外部機器へと接続される。
FIG. 25A is a top view of an EL display device using the present invention. In FIG. 25A, 4010
Denotes a substrate, 4011 denotes a pixel portion, 4012 denotes a source side driver circuit, and 4013 denotes a gate side driver circuit. Each of the driver circuits is connected to an FPC 4017 through wirings 4014 to 4016.
And connected to the external device.

【0212】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材600
0、シーリング材(ハウジング材ともいう)7000、
密封材(第2のシーリング材)7001が設けられてい
る。
At this time, the cover member 600 is formed so as to surround at least the pixel portion, preferably, the driving circuit and the pixel portion.
0, sealing material (also referred to as housing material) 7000,
A sealing material (a second sealing material) 7001 is provided.

【0213】また、図25(B)は本実施例のEL表示
装置の断面構造であり、基板4010、下地膜4021
の上に駆動回路用TFT(但し、ここではnチャネル型
TFTとpチャネル型TFTを組み合わせたCMOS回
路を図示している。)4022及び画素部用TFT40
23(但し、ここではEL素子への電流を制御するTF
Tだけ図示している。)が形成されている。これらのT
FTは公知の構造(トップゲート構造またはボトムゲー
ト構造)を用いれば良い。本願発明を用いて駆動回路用
TFT4022、画素部用TFT4023が完成した
ら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の
上に画素部用TFT4023のドレインと電気的に接続
する透明導電膜でなる画素電極4027を形成する。透
明導電膜としては、酸化インジウムと酸化スズとの化合
物(ITOと呼ばれる)または酸化インジウムと酸化亜
鉛との化合物を用いることができる。
FIG. 25B shows a cross-sectional structure of the EL display device of this embodiment.
A driving circuit TFT 4022 (here, a CMOS circuit combining an n-channel TFT and a p-channel TFT is illustrated) 4022 and a pixel portion TFT 40
23 (however, here, TF for controlling the current to the EL element)
Only T is shown. ) Is formed. These T
The FT may use a known structure (top gate structure or bottom gate structure). When the driving circuit TFT 4022 and the pixel portion TFT 4023 are completed by using the present invention, a transparent conductive film electrically connected to the drain of the pixel portion TFT 4023 is formed on an interlayer insulating film (planarization film) 4026 made of a resin material. The pixel electrode 4027 is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (called ITO) or a compound of indium oxide and zinc oxide can be used.

【0214】次に、EL層4029を形成する。EL層
4029は公知のEL材料(正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層)を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、E
L材料には低分子系材料と高分子系(ポリマー系)材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。
[0214] Next, an EL layer 4029 is formed. The EL layer 4029 is formed of a known EL material (a hole injection layer, a hole transport layer,
A light-emitting layer, an electron transport layer, or an electron injection layer) may be freely combined to form a stacked structure or a single-layer structure. A known technique may be used to determine the structure. Also, E
The L material includes a low molecular material and a high molecular (polymer) material. When a low molecular material is used, an evaporation method is used, but when a high molecular material is used, a spin coating method,
A simple method such as a printing method or an inkjet method can be used.

【0215】本実施例では、シャドーマスクを用いて蒸
着法によりEL層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層(赤色発光
層、緑色発光層及び青色発光層)を形成することで、カ
ラー表示が可能となる。その他にも、色変換層(CC
M)とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のEL表示装
置とすることもできる。
[0215] In this embodiment, an EL layer is formed by an evaporation method using a shadow mask. By forming a light-emitting layer (a red light-emitting layer, a green light-emitting layer, and a blue light-emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask, color display becomes possible. In addition, the color conversion layer (CC
M) and a color filter are combined, and a white light-emitting layer and a color filter are combined. Either method may be used. Needless to say, a monochromatic EL display device can be used.

【0216】EL層4029を形成したら、その上に陰
極4030を形成する。陰極4030とEL層4029
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でEL層4029と陰極40
30を連続成膜するか、EL層4029を不活性雰囲気
で形成し、大気解放しないで陰極4030を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式(クラスターツール方式)の成膜装置を用いるこ
とで上述のような成膜を可能とする。
After forming the EL layer 4029, the cathode 4030 is formed thereon. Cathode 4030 and EL layer 4029
It is desirable to remove as much as possible moisture and oxygen existing at the interface. Therefore, the EL layer 4029 and the cathode 40 in vacuum
It is necessary to devise a method of continuously forming the film 30 or forming the EL layer 4029 in an inert atmosphere and forming the cathode 4030 without opening to the atmosphere. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.

【0217】なお、本実施例では陰極4030として、
LiF(フッ化リチウム)膜とAl(アルミニウム)膜
の積層構造を用いる。具体的にはEL層4029上に蒸
着法で1nm厚のLiF(フッ化リチウム)膜を形成
し、その上に300nm厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるMgAg電極を用いて
も良い。そして陰極4030は4031で示される領域
において配線4016に接続される。配線4016は陰
極4030に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料4032を介してFPC401
7に接続される。
In this embodiment, the cathode 4030 is
A laminated structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used. Specifically, a 1-nm-thick LiF (lithium fluoride) film is formed over the EL layer 4029 by a vapor deposition method, and a 300-nm-thick aluminum film is formed thereover. Of course, a MgAg electrode which is a known cathode material may be used. The cathode 4030 is connected to the wiring 4016 in a region indicated by 4031. A wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030, and the FPC 401 via the conductive paste material 4032.
7 is connected.

【0218】4031に示された領域において陰極40
30と配線4016とを電気的に接続するために、層間
絶縁膜4026及び絶縁膜4028にコンタクトホール
を形成する必要がある。これらは層間絶縁膜4026の
エッチング時(画素電極用コンタクトホールの形成時)
や絶縁膜4028のエッチング時(EL層形成前の開口
部の形成時)に形成しておけば良い。また、絶縁膜40
28をエッチングする際に、層間絶縁膜4026まで一
括でエッチングしても良い。この場合、層間絶縁膜40
26と絶縁膜4028が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。
In the region indicated by 4031, the cathode 40
In order to electrically connect the wiring 30 and the wiring 3016, it is necessary to form contact holes in the interlayer insulating film 4026 and the insulating film 4028. These are at the time of etching the interlayer insulating film 4026 (at the time of forming the contact hole for the pixel electrode).
Or when the insulating film 4028 is etched (when an opening is formed before the EL layer is formed). Also, the insulating film 40
When etching 28, etching may be performed all at once up to the interlayer insulating film 4026. In this case, the interlayer insulating film 40
If the same resin material is used for the insulating film 26 and the insulating film 4028, the shape of the contact hole can be made good.

【0219】このようにして形成されたEL素子の表面
を覆って、パッシベーション膜6003、充填材600
4、カバー材6000が形成される。さらに、EL素子
部を囲むようにして、カバー材6000と基板4010
の内側にシーリング材が設けられ、さらにシーリング材
7000の外側には密封材(第2のシーリング材)70
01が形成される。
[0219] The passivation film 6003 and the filler 600 cover the surface of the EL element thus formed.
4. The cover material 6000 is formed. Further, the cover member 6000 and the substrate 4010 are arranged so as to surround the EL element portion.
A sealing material (second sealing material) 70 is provided outside the sealing material 7000.
01 is formed.

【0220】このとき、この充填材6004は、カバー
材6000を接着するための接着剤としても機能する。
充填材6004としては、PVC(ポリビニルクロライ
ド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビ
ニルブチラル)またはEVA(エチレンビニルアセテー
ト)を用いることができる。この充填材6004の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
At this time, the filler 6004 also functions as an adhesive for bonding the cover material 6000.
As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 6004 because a moisture absorbing effect can be maintained.

【0221】また、充填材6004の中にスペーサーを
含有させてもよい。このとき、スペーサーをBaOなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
[0221] The filler 6004 may contain a spacer. At this time, the spacer may be a granular substance made of BaO or the like, and the spacer itself may have hygroscopicity.

【0222】スペーサーを設けた場合、パッシベーショ
ン膜6003はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
In the case where a spacer is provided, the passivation film 6003 can reduce the spacer pressure.
Further, a resin film or the like for relaxing the spacer pressure may be provided separately from the passivation film.

【0223】また、カバー材6000としては、ガラス
板、アルミニウム板、ステンレス板、FRP(Fibe
rglass−Reinforced Plastic
s)板、PVF(ポリビニルフルオライド)フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材600
4としてPVBやEVAを用いる場合、数十μmのアル
ミニウムホイルをPVFフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
Further, as the cover material 6000, a glass plate, an aluminum plate, a stainless steel plate, FRP (Five)
rglass-Reinforced Plastic
s) plate, PVF (polyvinyl fluoride) film,
Mylar film, polyester film or acrylic film can be used. The filling material 600
When PVB or EVA is used as 4, it is preferable to use a sheet having a structure in which aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.

【0224】但し、EL素子からの発光方向(光の放射
方向)によっては、カバー材6000が透光性を有する
必要がある。
However, depending on the direction of light emission (the direction of light emission) from the EL element, the cover material 6000 needs to have translucency.

【0225】また、配線4016はシーリング材700
0および密封材7001と基板4010との隙間を通っ
てFPC4017に電気的に接続される。なお、ここで
は配線4016について説明したが、他の配線401
4、4015も同様にしてシーリング材7000および
密封材7001の下を通ってFPC4017に電気的に
接続される。 [実施例15]本実施例では、本願発明を用いて実施例
14とは異なる形態のEL表示装置を作製した例につい
て、図26(A)、26(B)を用いて説明する。図2
5(A)、25(B)と同じ番号のものは同じ部分を指
しているので説明は省略する。
The wiring 4016 is made of a sealing material 700.
0 and through the gap between the sealing material 7001 and the substrate 4010, and is electrically connected to the FPC 4017. Although the wiring 4016 has been described here, the other wiring 401
4, 4015 are similarly electrically connected to the FPC 4017 under the sealant 7000 and the sealant 7001. [Embodiment 15] In this embodiment, an example of manufacturing an EL display device having a mode different from that of Embodiment 14 using the present invention will be described with reference to FIGS. FIG.
Elements having the same numbers as 5 (A) and 25 (B) indicate the same parts, and thus description thereof will be omitted.

【0226】図26(A)は本実施例のEL表示装置の
上面図であり、図26(A)をA-A'で切断した断面図
を図26(B)に示す。
FIG. 26A is a top view of the EL display device of this embodiment, and FIG. 26B is a cross-sectional view taken along line AA ′ of FIG.

【0227】実施例14に従って、EL素子の表面を覆
ってパッシベーション膜6003までを形成する。
According to Embodiment 14, a passivation film 6003 is formed to cover the surface of the EL element.

【0228】さらに、EL素子を覆うようにして充填材
6004を設ける。この充填材6004は、カバー材6
000を接着するための接着剤としても機能する。充填
材6004としては、PVC(ポリビニルクロライ
ド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビ
ニルブチラル)またはEVA(エチレンビニルアセテー
ト)を用いることができる。この充填材6004の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。
[0228] Further, a filler 6004 is provided so as to cover the EL element. This filler 6004 is used as the cover material 6
000 also functions as an adhesive for bonding. As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 6004 because a moisture absorbing effect can be maintained.

【0229】また、充填材6004の中にスペーサーを
含有させてもよい。このとき、スペーサーをBaOなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。
[0229] A spacer may be contained in the filler 6004. At this time, the spacer may be a granular substance made of BaO or the like, and the spacer itself may have hygroscopicity.

【0230】スペーサーを設けた場合、パッシベーショ
ン膜6003はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。
In the case where a spacer is provided, the passivation film 6003 can reduce the spacer pressure.
Further, a resin film or the like for relaxing the spacer pressure may be provided separately from the passivation film.

【0231】また、カバー材6000としては、ガラス
板、アルミニウム板、ステンレス板、FRP(Fibe
rglass−Reinforced Plastic
s)板、PVF(ポリビニルフルオライド)フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材600
4としてPVBやEVAを用いる場合、数十μmのアル
ミニウムホイルをPVFフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。
Further, as the cover material 6000, a glass plate, an aluminum plate, a stainless steel plate, FRP (Five)
rglass-Reinforced Plastic
s) plate, PVF (polyvinyl fluoride) film,
Mylar film, polyester film or acrylic film can be used. The filling material 600
When PVB or EVA is used as 4, it is preferable to use a sheet having a structure in which aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.

【0232】但し、EL素子からの発光方向(光の放射
方向)によっては、カバー材6000が透光性を有する
必要がある。
However, depending on the direction of light emission (the direction of light emission) from the EL element, the cover material 6000 needs to have a light transmitting property.

【0233】次に、充填材6004を用いてカバー材6
000を接着した後、充填材6004の側面(露呈面)
を覆うようにフレーム材6001を取り付ける。フレー
ム材6001はシーリング材(接着剤として機能する)
6002によって接着される。このとき、シーリング材
6002としては、光硬化性樹脂を用いるのが好ましい
が、EL層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材6002はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材6002の内部に乾燥剤を添加してあっても良
い。
Next, using the filler 6004, the cover material 6
After bonding 000, the side surface of filler 6004 (exposed surface)
Frame material 6001 is attached so as to cover. The frame material 6001 is a sealing material (functions as an adhesive)
Glued by 6002. At this time, a photocurable resin is preferably used as the sealing material 6002, but a thermosetting resin may be used as long as the heat resistance of the EL layer is allowed. Note that the sealing material 6002 is preferably a material that does not transmit moisture or oxygen as much as possible. Further, a desiccant may be added to the inside of the sealing material 6002.

【0234】また、配線4016はシーリング材600
2と基板4010との隙間を通ってFPC4017に電
気的に接続される。なお、ここでは配線4016につい
て説明したが、他の配線4014、4015も同様にし
てシーリング材6002の下を通ってFPC4017に
電気的に接続される。 [実施例16]実施例14および15のような構成から
なるEL表示パネルにおいて、本願発明を用いることが
できる。ここで画素部のさらに詳細な断面構造を図27
に、上面構造を図28(A)に、回路図を図28(B)
に示す。図27、図28(A)及び図28(B)では共
通の符号を用いるので互いに参照すれば良い。
The wiring 4016 is made of the sealing material 600.
2 is electrically connected to the FPC 4017 through a gap between the substrate 2 and the substrate 4010. Note that although the wiring 4016 has been described here, the other wirings 4014 and 4015 are also electrically connected to the FPC 4017 under the sealing material 6002 in the same manner. [Embodiment 16] The present invention can be applied to an EL display panel having the structure as in Embodiments 14 and 15. Here, a more detailed sectional structure of the pixel portion is shown in FIG.
FIG. 28A shows a top view structure, and FIG. 28B shows a circuit diagram.
Shown in 27, 28 (A) and 28 (B) use the same reference numerals, so they may be referred to each other.

【0235】図27において、基板3501上に設けら
れたスイッチング用TFT3502は本願発明のNTF
Tを用いて形成される。本実施例ではダブルゲート構造
としている。但し、ダブルゲート構造とすることで実質
的に二つのTFTが直列された構造となり、オフ電流値
を低減することができるという利点がある。なお、本実
施例ではダブルゲート構造としているが、シングルゲー
ト構造でも構わないし、トリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造でも構わない。ま
た、PTFTを用いて形成しても構わない。
Referring to FIG. 27, a switching TFT 3502 provided on a substrate 3501 is an NTF of the present invention.
It is formed using T. This embodiment has a double gate structure. However, the double gate structure has a structure in which two TFTs are substantially connected in series, and has an advantage that an off-current value can be reduced. Although the double gate structure is used in this embodiment, a single gate structure, a triple gate structure, or a multi-gate structure having more gates may be used. In addition, it may be formed using a PTFT.

【0236】また、電流制御用TFT3503は本願発
明のNTFTを用いて形成される。このとき、スイッチ
ング用TFT3502のドレイン配線35は配線36に
よって電流制御用TFTのゲート電極37に電気的に接
続されている。また、38で示される配線は、スイッチ
ング用TFT3502のゲート電極39a、39bを電気
的に接続するゲート配線である。
The current control TFT 3503 is formed by using the NTFT of the present invention. At this time, the drain wiring 35 of the switching TFT 3502 is electrically connected to the gate electrode 37 of the current controlling TFT by the wiring 36. The wiring indicated by 38 is a gate wiring for electrically connecting the gate electrodes 39a and 39b of the switching TFT 3502.

【0237】このとき、電流制御用TFT3503が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用TFTはEL素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用TFTのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにLDD領域
を設ける本願発明の構造は極めて有効である。
At this time, it is very important that the current control TFT 3503 has the structure of the present invention. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows and the element has a high risk of deterioration due to heat or hot carriers. Therefore, the structure of the present invention in which the LDD region is provided on the drain side of the current controlling TFT so as to overlap the gate electrode via the gate insulating film is extremely effective.

【0238】また、本実施例では電流制御用TFT35
03をシングルゲート構造で図示しているが、複数のT
FTを直列につなげたマルチゲート構造としても良い。
さらに、複数のTFTを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
In this embodiment, the current controlling TFT 35 is used.
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.

【0239】また、図28(A)に示すように、電流制
御用TFT3503のゲート電極37となる配線は35
04で示される領域で、電流制御用TFT3503のド
レイン配線40と絶縁膜を介して重なる。このとき、3
504で示される領域ではコンデンサが形成される。こ
のコンデンサ3504は電流制御用TFT3503のゲ
ートにかかる電圧を保持するためのコンデンサとして機
能する。なお、ドレイン配線40は電流供給線(電源
線)3506に接続され、常に一定の電圧が加えられて
いる。
Further, as shown in FIG. 28A, the wiring to be the gate electrode 37 of the current controlling TFT 3503 has 35 wirings.
In a region indicated by 04, the region overlaps with the drain wiring 40 of the current control TFT 3503 via an insulating film. At this time, 3
In the region indicated by 504, a capacitor is formed. This capacitor 3504 functions as a capacitor for holding a voltage applied to the gate of the current control TFT 3503. The drain wiring 40 is connected to a current supply line (power supply line) 3506, and a constant voltage is constantly applied.

【0240】スイッチング用TFT3502及び電流制
御用TFT3503の上には第1パッシベーション膜4
1が設けられ、その上に樹脂絶縁膜でなる平坦化膜42
が形成される。平坦化膜42を用いてTFTによる段差
を平坦化することは非常に重要である。後に形成される
EL層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、EL層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。
The first passivation film 4 is formed on the switching TFT 3502 and the current control TFT 3503.
And a planarizing film 42 made of a resin insulating film thereon.
Is formed. It is very important to flatten the step due to the TFT using the flattening film 42. Since an EL layer formed later is extremely thin, poor light emission may be caused by the presence of a step. Therefore, it is desirable that the EL layer be flattened before forming the pixel electrode so that the EL layer can be formed as flat as possible.

【0241】また、43は反射性の高い導電膜でなる画
素電極(EL素子の陰極)であり、電流制御用TFT3
503のドレインに電気的に接続される。画素電極43
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。
Reference numeral 43 denotes a pixel electrode (cathode of an EL element) made of a conductive film having high reflectivity.
503 is electrically connected to the drain. Pixel electrode 43
It is preferable to use a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof. Of course, a stacked structure with another conductive film may be employed.

【0242】また、絶縁膜(好ましくは樹脂)で形成さ
れたバンク44a、44bにより形成された溝(画素に相
当する)の中に発光層45が形成される。なお、ここで
は一画素しか図示していないが、R(赤)、G(緑)、
B(青)の各色に対応した発光層を作り分けても良い。
発光層とする有機EL材料としてはπ共役ポリマー系材
料を用いる。代表的なポリマー系材料としては、ポリパ
ラフェニレンビニレン(PPV)系、ポリビニルカルバ
ゾール(PVK)系、ポリフルオレン系などが挙げられ
る。
A light emitting layer 45 is formed in a groove (corresponding to a pixel) formed by banks 44a and 44b formed of an insulating film (preferably resin). Although only one pixel is shown here, R (red), G (green),
Light emitting layers corresponding to each color of B (blue) may be separately formed.
As the organic EL material for the light emitting layer, a π-conjugated polymer material is used. Typical polymer-based materials include polyparaphenylenevinylene (PPV), polyvinylcarbazole (PVK), and polyfluorene.

【0243】なお、PPV系有機EL材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平10−92576号公報に記
載されたような材料を用いれば良い。
Note that there are various types of PPV-based organic EL materials, for example, “H. Shenk, H. Becker, O. Ge.
lsen, E. Kluge, W. Kreuder, and H. Spreitzer, “Polymers
forLight Emitting Diodes ”, Euro Display, Proceeding
s, 1999, p.33-37 "and JP-A-10-92576.

【0244】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は30〜150n
m(好ましくは40〜100nm)とすれば良い。
As specific light emitting layers, cyanopolyphenylenevinylene is used for a red light emitting layer, polyphenylenevinylene is used for a green light emitting layer, and polyphenylenevinylene or polyalkylphenylene is used for a blue light emitting layer. Good. The film thickness is 30-150n
m (preferably 40 to 100 nm).

【0245】但し、以上の例は発光層として用いること
のできる有機EL材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてEL層(発光及びそのための
キャリアの移動を行わせるための層)を形成すれば良
い。
However, the above example is an example of the organic EL material that can be used as the light emitting layer, and it is not necessary to limit the invention to this. An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.

【0246】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機EL材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機EL材料や無機材料は公知の材料を用いること
ができる。
For example, in this embodiment, an example in which a polymer material is used for the light emitting layer has been described, but a low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.

【0247】本実施例では発光層45の上にPEDOT
(ポリチオフェン)またはPAni(ポリアニリン)で
なる正孔注入層46を設けた積層構造のEL層としてい
る。そして、正孔注入層46の上には透明導電膜でなる
陽極47が設けられる。本実施例の場合、発光層45で
生成された光は上面側に向かって(TFTの上方に向か
って)放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
In this embodiment, PEDOT is formed on the light emitting layer 45.
This is an EL layer having a laminated structure provided with a hole injection layer 46 made of (polythiophene) or PAni (polyaniline). An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In the case of this embodiment, since the light generated in the light emitting layer 45 is emitted toward the upper surface side (toward the upper side of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used; however, it is possible to form after forming a light-emitting layer or a hole-injecting layer with low heat resistance. A material that can form a film at a temperature as low as possible is preferable.

【0248】陽極47まで形成された時点でEL素子3
505が完成する。なお、ここでいうEL素子3505
は、画素電極(陰極)43、発光層45、正孔注入層4
6及び陽極47で形成されたコンデンサを指す。図28
(A)に示すように画素電極43は画素の面積にほぼ一
致するため、画素全体がEL素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。
When the anode 47 is formed, the EL element 3
505 is completed. Note that the EL element 3505 mentioned here
Are the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 4
6 and the anode 47. FIG.
As shown in (A), the pixel electrode 43 substantially matches the area of the pixel, so that the entire pixel functions as an EL element. Therefore, the efficiency of light emission is extremely high, and a bright image can be displayed.

【0249】ところで、本実施例では、陽極47の上に
さらに第2パッシベーション膜48を設けている。第2
パッシベーション膜48としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とEL素子と
を遮断することであり、有機EL材料の酸化による劣化
を防ぐ意味と、有機EL材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりEL表示装置の信頼性
が高められる。
In the present embodiment, a second passivation film 48 is further provided on the anode 47. Second
As the passivation film 48, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose of this is to shut off the EL element from the outside, and has both the meaning of preventing the organic EL material from being deteriorated due to oxidation and the effect of suppressing outgassing from the organic EL material. Thereby, the reliability of the EL display device is improved.

【0250】以上のように本願発明のEL表示パネルは
図27のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用TFTと、ホットキ
ャリア注入に強い電流制御用TFTとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
EL表示パネルが得られる。
As described above, the EL display panel of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 27, a switching TFT having a sufficiently low off-state current value, and a current controlling portion having a strong resistance to hot carrier injection. And a TFT. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.

【0251】なお、本実施例の構成は、実施例1〜13
構成と自由に組み合わせて実施することが可能である。
また、実施例10の電子機器の表示部として本実施例の
EL表示パネルを用いることは有効である。
The structure of this embodiment is similar to those of the first to thirteenth embodiments.
It can be implemented in any combination with the configuration.
Further, it is effective to use the EL display panel of this embodiment as the display unit of the electronic device of the tenth embodiment.

【0252】(実施例17)本実施例では、実施例16
に示した画素部において、EL素子3505の構造を反
転させた構造について説明する。説明には図29を用い
る。なお、図27の構造と異なる点はEL素子の部分と
電流制御用TFTだけであるので、その他の説明は省略
することとする。
(Embodiment 17) In this embodiment, Embodiment 16 will be described.
A structure in which the structure of the EL element 3505 is inverted in the pixel portion shown in FIG. FIG. 29 is used for the description. Note that the only difference from the structure of FIG. 27 is the EL element portion and the current control TFT, so that the other description will be omitted.

【0253】図29において、電流制御用TFT350
3はPTFTを用いて形成される。
In FIG. 29, the current control TFT 350
3 is formed using PTFT.

【0254】本実施例では、画素電極(陽極)50とし
て透明導電膜を用いる。具体的には酸化インジウムと酸
化亜鉛との化合物でなる導電膜を用いる。勿論、酸化イ
ンジウムと酸化スズとの化合物でなる導電膜を用いても
良い。
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film formed using a compound of indium oxide and zinc oxide is used. Needless to say, a conductive film made of a compound of indium oxide and tin oxide may be used.

【0255】そして、絶縁膜でなるバンク51a、51b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層52が形成される。その上にはカリウム
アセチルアセトネート(acacKと表記される)でな
る電子注入層53、アルミニウム合金でなる陰極54が
形成される。この場合、陰極54がパッシベーション膜
としても機能する。こうしてEL素子3701が形成さ
れる。
The banks 51a and 51b made of insulating films
Is formed, a light emitting layer 52 made of polyvinyl carbazole is formed by applying a solution. An electron injection layer 53 made of potassium acetylacetonate (denoted as acacK) and a cathode 54 made of an aluminum alloy are formed thereon. In this case, the cathode 54 also functions as a passivation film. Thus, an EL element 3701 is formed.

【0256】本実施例の場合、発光層52で発生した光
は、矢印で示されるようにTFTが形成された基板の方
に向かって放射される。
In the case of this embodiment, the light generated in the light emitting layer 52 is radiated toward the substrate on which the TFT is formed as shown by the arrow.

【0257】なお、本実施例の構成は、実施例1〜13
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例10の電子機器の表示部として本実施
例のEL表示パネルを用いることは有効である。
The structure of this embodiment is similar to that of the first to thirteenth embodiments.
Can be freely combined with the above configuration. Further, it is effective to use the EL display panel of this embodiment as the display unit of the electronic device of the tenth embodiment.

【0258】(実施例18)本実施例では、図28
(B)に示した回路図とは異なる構造の画素とした場合
の例について図30(A)〜(C)に示す。なお、本実
施例において、3801はスイッチング用TFT380
2のソース配線、3803はスイッチング用TFT38
02のゲート配線、3804は電流制御用TFT、38
05はコンデンサ、3806、3808は電流供給線、
3807はEL素子とする。
(Embodiment 18) In this embodiment, FIG.
FIGS. 30A to 30C show examples in which a pixel having a structure different from that of the circuit diagram shown in FIG. In this embodiment, reference numeral 3801 denotes a switching TFT 380.
2 is a source wiring, and 3803 is a switching TFT 38.
02, a gate wiring 3804, a current controlling TFT 38,
05 is a capacitor, 3806 and 3808 are current supply lines,
Reference numeral 3807 denotes an EL element.

【0259】図30(A)は、二つの画素間で電流供給
線3806を共通とした場合の例である。即ち、二つの
画素が電流供給線3806を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
FIG. 30A shows an example in which a current supply line 3806 is shared between two pixels. That is, the feature is that two pixels are formed to be line-symmetric with respect to the current supply line 3806. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【0260】また、図30(B)は、電流供給線380
8をゲート配線3803と平行に設けた場合の例であ
る。なお、図30(B)では電流供給線3808とゲー
ト配線3803とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線3808とゲート配線3803とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。
FIG. 30 (B) shows the current supply line 380
8 is provided in parallel with the gate wiring 3803. Note that in FIG. 30B, the current supply line 3808 and the gate wiring 3803 are provided so as not to overlap with each other.
They can be provided so as to overlap with each other via an insulating film. In this case, since the power supply line 3808 and the gate wiring 3803 can share an occupied area, the pixel portion can have higher definition.

【0261】また、図30(C)は、図30(B)の構
造と同様に電流供給線3808をゲート配線3803と
平行に設け、さらに、二つの画素を電流供給線3808
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線3808をゲート配線3803のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。
In FIG. 30C, a current supply line 3808 is provided in parallel with the gate wiring 3803 in the same manner as in the structure of FIG. 30B, and two pixels are connected to the current supply line 3808.
It is characterized in that it is formed so as to be line-symmetric with respect to.
It is also effective to provide the current supply line 3808 so as to overlap with one of the gate wirings 3803. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.

【0262】なお、本実施例の構成は、実施例1〜1
3、14または15の構成と自由に組み合わせて実施す
ることが可能である。また、実施例10の電子機器の表
示部として本実施例の画素構造を有するEL表示パネル
を用いることは有効である。 (実施例19)実施例16に示した図28(A)、28
(B)では電流制御用TFT3503のゲートにかかる
電圧を保持するためにコンデンサ3504を設ける構造
としているが、コンデンサ3504を省略することも可
能である。実施例16の場合、電流制御用TFT350
3として本願発明のNTFTを用いているため、ゲート
絶縁膜を介してゲート電極に重なるように設けられたL
DD領域を有している。この重なり合った領域には一般
的にゲート容量と呼ばれる寄生容量が形成されるが、本
実施例ではこの寄生容量をコンデンサ3504の代わり
として積極的に用いる点に特徴がある。
The structure of the present embodiment is similar to that of the first to first embodiments.
The present invention can be implemented in any combination with the configuration of 3, 14, or 15. In addition, it is effective to use an EL display panel having the pixel structure of this embodiment as a display portion of the electronic device of Embodiment 10. (Embodiment 19) FIGS. 28A and 28 shown in Embodiment 16
In (B), the capacitor 3504 is provided to hold the voltage applied to the gate of the current controlling TFT 3503; however, the capacitor 3504 can be omitted. In the case of Embodiment 16, the current control TFT 350
3, the NTFT of the present invention is used.
It has a DD area. A parasitic capacitance generally called a gate capacitance is formed in the overlapped region. The present embodiment is characterized in that this parasitic capacitance is actively used instead of the capacitor 3504.

【0263】この寄生容量のキャパシタンスは、上記ゲ
ート電極とLDD領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるLDD領
域の長さによって決まる。
Since the capacitance of the parasitic capacitance changes depending on the area where the gate electrode and the LDD region overlap, it is determined by the length of the LDD region included in the overlapping region.

【0264】また、実施例18に示した図30(A),
(B),(C)の構造においても同様に、コンデンサ3
805を省略することは可能である。
Further, FIG. 30 (A),
Similarly, in the structures (B) and (C), the capacitor 3
It is possible to omit 805.

【0265】なお、本実施例の構成は、実施例1〜18
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例10の電子機器の表示部として本実施
例の画素構造を有するEL表示パネルを用いることは有
効である。
The structure of this embodiment is similar to that of Embodiments 1 to 18
Can be freely combined with the above configuration. In addition, it is effective to use an EL display panel having the pixel structure of this embodiment as a display portion of the electronic device of Embodiment 10.

【0266】[0266]

【発明の効果】本発明のアクティブマトリクス型半導体
表示装置は、対向電極を2つに分割し、その2つの対向
電極にそれぞれ異なる電位を与え、互いに反転駆動を行
なう。こうすることによって、画像信号の電位を低くす
ることができるので、駆動回路を動作するのに必要な電
圧を低下させることができる。
According to the active matrix type semiconductor display device of the present invention, the opposing electrodes are divided into two, different potentials are applied to the two opposing electrodes, and the two opposing electrodes are driven to be inverted. Thus, the potential of the image signal can be reduced, so that the voltage required for operating the driver circuit can be reduced.

【0267】その結果として、駆動回路やアクティブマ
トリクス回路を構成するTFT等の素子の信頼性向上お
よび消費電力の低下を実現することができる。
As a result, it is possible to improve the reliability of the elements such as the TFTs constituting the driving circuit and the active matrix circuit and to reduce the power consumption.

【0268】また、駆動回路によって供給されるタイミ
ングパルスの電圧を低下させることができるので、昇圧
回路を省略することができ、駆動回路の小面積化を実現
することができる。
In addition, since the voltage of the timing pulse supplied by the driving circuit can be reduced, the boosting circuit can be omitted, and the area of the driving circuit can be reduced.

【0269】本発明のアクティブマトリクス型半導体表
示装置では、ゲイトライン(行)反転駆動、ソースライ
ン(列)反転駆動、ドット(点)反転駆動などのアドレ
ッシングモードを効果的に採用することができ、表示画
面の劣化を防ぐことが出来る。
In the active matrix type semiconductor display device of the present invention, addressing modes such as gate line (row) inversion drive, source line (column) inversion drive, and dot (point) inversion drive can be effectively adopted. Deterioration of the display screen can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の概略構成図である。
FIG. 1 is a schematic configuration diagram of an embodiment of an active matrix semiconductor display device of the present invention.

【図2】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の概略構成図である。
FIG. 2 is a schematic configuration diagram of one embodiment of an active matrix semiconductor display device of the present invention.

【図3】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態のアクティブマトリクス回路の拡大図
である。
FIG. 3 is an enlarged view of an active matrix circuit of one embodiment of the active matrix type semiconductor display device of the present invention.

【図4】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の動作タイミングチャートである。
FIG. 4 is an operation timing chart of an embodiment of the active matrix type semiconductor display device of the present invention.

【図5】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の動作タイミングチャートである。
FIG. 5 is an operation timing chart of an embodiment of the active matrix type semiconductor display device of the present invention.

【図6】 本発明のアクティブマトリクス型半導体表示
装置の画素の電位分布特性のシミュレーション結果であ
る。
FIG. 6 is a simulation result of a potential distribution characteristic of a pixel of the active matrix semiconductor display device of the present invention.

【図7】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の概略構成図である。
FIG. 7 is a schematic configuration diagram of an embodiment of an active matrix semiconductor display device of the present invention.

【図8】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の概略構成図である。
FIG. 8 is a schematic configuration diagram of one embodiment of an active matrix semiconductor display device of the present invention.

【図9】 本発明のアクティブマトリクス型半導体表示
装置の一実施形態の動作タイミングチャートである。
FIG. 9 is an operation timing chart of an embodiment of the active matrix type semiconductor display device of the present invention.

【図10】 本発明のアクティブマトリクス型半導体表
示装置の一実施形態の動作タイミングチャートである。
FIG. 10 is an operation timing chart of an embodiment of the active matrix semiconductor display device of the present invention.

【図11】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 11 is an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図12】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 12 is an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図13】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 13 illustrates an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図14】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 14 is an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図15】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 15 is an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図16】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 16 is an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図17】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 17 illustrates an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図18】 本発明のアクティブマトリクス型半導体表
示装置の作製工程例である。
FIG. 18 illustrates an example of a manufacturing process of an active matrix semiconductor display device of the present invention.

【図19】 本発明のアクティブマトリクス型半導体表
示装置を搭載した電子機器の例である。
FIG. 19 is an example of an electronic device equipped with the active matrix semiconductor display device of the present invention.

【図20】 従来のアクティブマトリクス型液晶表示装
置の概略構成図である。
FIG. 20 is a schematic configuration diagram of a conventional active matrix liquid crystal display device.

【図21】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。
FIG. 21 is a graph showing an applied voltage-transmittance characteristic of a thresholdless antiferroelectric mixed liquid crystal.

【図22】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の概略構成図である。
FIG. 22 is a schematic configuration diagram of an embodiment of an active matrix type semiconductor display device of the present invention.

【図23】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の概略構成図である。
FIG. 23 is a schematic configuration diagram of an embodiment of an active matrix type semiconductor display device of the present invention.

【図24】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の概略構成図である。
FIG. 24 is a schematic configuration diagram of an embodiment of an active matrix semiconductor display device of the present invention.

【図25】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の上面図および断面図である。
FIG. 25 is a top view and a cross-sectional view of an embodiment of the active matrix semiconductor display device of the present invention.

【図26】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の上面図および断面図である。
26A and 26B are a top view and a cross-sectional view of an embodiment of an active matrix semiconductor display device of the present invention.

【図27】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の断面図である。
FIG. 27 is a sectional view of an embodiment of the active matrix semiconductor display device of the present invention.

【図28】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の画素部の構成図および回路図であ
る。
FIG. 28 is a configuration diagram and a circuit diagram of a pixel portion of an embodiment of an active matrix semiconductor display device of the present invention.

【図29】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の断面図である。
FIG. 29 is a sectional view of an embodiment of an active matrix semiconductor display device of the present invention.

【図30】 本発明のアクティブマトリクス型半導体表
示装置の実施形態の回路図である。
FIG. 30 is a circuit diagram of an embodiment of the active matrix type semiconductor display device of the present invention.

【符号の説明】[Explanation of symbols]

101 ソース信号線駆動回路 102 ゲイト信号線駆動回路 103 アクティブマトリクス回路 104 画素TFT 105 画素電極 106 液晶 107 保持容量 101 Source signal line drive circuit 102 Gate signal line drive circuit 103 Active matrix circuit 104 Pixel TFT 105 Pixel electrode 106 Liquid crystal 107 Storage capacitance

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/30 G02F 1/136 500 3/36 1/137 510 H01L 29/786 H01L 29/78 612C ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/30 G02F 1/136 500 3/36 1/137 510 H01L 29/786 H01L 29/78 612C

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】複数のソース信号線に画像信号を供給する
ソース信号線駆動回路と、 複数のゲイト信号線に選択信号を供給するゲイト信号線
駆動回路と、 画素TFTおよび前記画素TFTのドレイン電極に接続
された画素電極を有する画素がマトリクス状に配置さ
れ、前記画素TFTのソース電極には前記ソース信号線
が接続され、前記画素TFTのゲイト電極には前記ゲイ
ト信号線が接続されているアクティブマトリクス回路
と、 2つの対向電極と、 前記画素電極と前記対向電極とに挟まれた表示媒体と、
を有するアクティブマトリクス型半導体表示装置であっ
て、 前記2つの対向電極は、前記複数のソース信号線のうち
一本毎のソース信号線に対応した画素に対応して、それ
ぞれ配置されており、 前記2つの対向電極には、対応するソース信号線に供給
される画像信号の電位と反対の電位がそれぞれ与えられ
るアクティブマトリクス型半導体表示装置。
1. A source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT and a drain electrode of the pixel TFT A pixel having a pixel electrode connected to the pixel TFT is arranged in a matrix, the source signal line is connected to the source electrode of the pixel TFT, and the gate signal line is connected to the gate electrode of the pixel TFT. A matrix circuit; two counter electrodes; a display medium sandwiched between the pixel electrode and the counter electrode;
An active matrix type semiconductor display device having: wherein the two counter electrodes are respectively arranged corresponding to pixels corresponding to each source signal line among the plurality of source signal lines; An active matrix semiconductor display device in which two opposite electrodes are respectively supplied with potentials opposite to the potential of an image signal supplied to a corresponding source signal line.
【請求項2】複数のソース信号線に画像信号を供給する
ソース信号線駆動回路と、 複数のゲイト信号線に選択信号を供給するゲイト信号線
駆動回路と、 画素TFTおよび前記画素TFTのドレイン電極に接続
された画素電極を有する画素がマトリクス状に配置さ
れ、前記画素TFTのソース電極には前記ソース信号線
が接続され、前記画素TFTのゲイト電極には前記ゲイ
ト信号線が接続されているアクティブマトリクス回路
と、 2つの対向電極と、 前記画素電極と前記対向電極とに挟まれた表示媒体と、
を有するアクティブマトリクス型半導体表示装置であっ
て、 前記2つの対向電極は、前記複数のソース信号線のうち
二本毎のソース信号線に対応した画素に対応して、それ
ぞれ配置されており、 前記2つの対向電極には、対応するソース信号線に供給
される画像信号の電位と反対の電位がそれぞれ与えられ
るアクティブマトリクス型半導体表示装置。
2. A source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT and a drain electrode of the pixel TFT. A pixel having a pixel electrode connected to the pixel TFT is arranged in a matrix, the source signal line is connected to the source electrode of the pixel TFT, and the gate signal line is connected to the gate electrode of the pixel TFT. A matrix circuit; two counter electrodes; a display medium sandwiched between the pixel electrode and the counter electrode;
An active matrix type semiconductor display device having: wherein the two counter electrodes are respectively arranged corresponding to pixels corresponding to every two source signal lines of the plurality of source signal lines; An active matrix semiconductor display device in which two opposite electrodes are respectively supplied with potentials opposite to the potential of an image signal supplied to a corresponding source signal line.
【請求項3】複数のソース信号線に画像信号を供給する
ソース信号線駆動回路と、 複数のゲイト信号線に選択信号を供給するゲイト信号線
駆動回路と、 画素TFTおよび前記画素TFTのドレイン電極に接続
された画素電極を有する画素がマトリクス状に配置さ
れ、前記画素TFTのソース電極には前記ソース信号線
が接続され、前記画素TFTのゲイト電極には前記ゲイ
ト信号線が接続されているアクティブマトリクス回路
と、 2つの対向電極と、 前記画素電極と前記対向電極とに挟まれた表示媒体と、
を有するアクティブマトリクス型半導体表示装置であっ
て、 前記2つの対向電極は、前記複数のソース信号線のうち
z本毎のソース信号線に対応した画素に対応して、それ
ぞれ配置されており、 前記2つの対向電極には、対応するソース信号線に供給
される画像信号の電位と反対の電位がそれぞれ与えられ
るアクティブマトリクス型半導体表示装置。
3. A source signal line driving circuit for supplying an image signal to a plurality of source signal lines, a gate signal line driving circuit for supplying a selection signal to a plurality of gate signal lines, a pixel TFT and a drain electrode of the pixel TFT. A pixel having a pixel electrode connected to the pixel TFT is arranged in a matrix, the source signal line is connected to the source electrode of the pixel TFT, and the gate signal line is connected to the gate electrode of the pixel TFT. A matrix circuit; two counter electrodes; a display medium sandwiched between the pixel electrode and the counter electrode;
An active matrix type semiconductor display device having: wherein the two counter electrodes are respectively arranged corresponding to pixels corresponding to z source signal lines of the plurality of source signal lines; An active matrix semiconductor display device in which two opposite electrodes are respectively supplied with potentials opposite to the potential of an image signal supplied to a corresponding source signal line.
【請求項4】前記表示媒体は、液晶である請求項1、2
または3に記載のアクティブマトリクス型半導体表示装
置。
4. The display medium according to claim 1, wherein said display medium is a liquid crystal.
4. The active matrix type semiconductor display device according to item 3.
【請求項5】前記表示媒体は、V字の電気光学特性を有
する反強誘電性混合液晶であることを特徴とする請求項
1、2、3または4に記載のアクティブマトリクス型半
導体表示装置。
5. The active matrix type semiconductor display device according to claim 1, wherein said display medium is an antiferroelectric mixed liquid crystal having a V-shaped electro-optical characteristic.
JP32754799A 1998-11-17 1999-11-17 Active matrix semiconductor display device Expired - Fee Related JP4666704B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32754799A JP4666704B2 (en) 1998-11-17 1999-11-17 Active matrix semiconductor display device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP32647098 1998-11-17
JP10-326470 1998-11-17
JP8620299 1999-03-29
JP11-86202 1999-03-29
JP32754799A JP4666704B2 (en) 1998-11-17 1999-11-17 Active matrix semiconductor display device

Publications (3)

Publication Number Publication Date
JP2000347598A true JP2000347598A (en) 2000-12-15
JP2000347598A5 JP2000347598A5 (en) 2006-12-07
JP4666704B2 JP4666704B2 (en) 2011-04-06

Family

ID=27305119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32754799A Expired - Fee Related JP4666704B2 (en) 1998-11-17 1999-11-17 Active matrix semiconductor display device

Country Status (1)

Country Link
JP (1) JP4666704B2 (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002311906A (en) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Active matrix type display device
JP2002323879A (en) * 2001-02-21 2002-11-08 Semiconductor Energy Lab Co Ltd Liquid crystal display device
JP2008052289A (en) * 2001-09-07 2008-03-06 Semiconductor Energy Lab Co Ltd Light emitting device and electronic apparatus
CN100423069C (en) * 2004-10-19 2008-10-01 精工爱普生株式会社 Electro-optical device, method of driving the same, and electronic apparatus
US7456579B2 (en) 2002-04-23 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
JP2009086673A (en) * 2001-09-07 2009-04-23 Semiconductor Energy Lab Co Ltd Semiconductor device
US8988623B2 (en) 2009-10-30 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015087562A (en) * 2013-10-31 2015-05-07 京セラディスプレイ株式会社 Liquid crystal display device
CN114079159A (en) * 2020-08-13 2022-02-22 上海天马微电子有限公司 Liquid crystal antenna

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002323879A (en) * 2001-02-21 2002-11-08 Semiconductor Energy Lab Co Ltd Liquid crystal display device
JP2002311906A (en) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Active matrix type display device
JP2008052289A (en) * 2001-09-07 2008-03-06 Semiconductor Energy Lab Co Ltd Light emitting device and electronic apparatus
US8947328B2 (en) 2001-09-07 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of driving the same
JP2013242582A (en) * 2001-09-07 2013-12-05 Semiconductor Energy Lab Co Ltd Light emitting device and electronic apparatus
JP2009086673A (en) * 2001-09-07 2009-04-23 Semiconductor Energy Lab Co Ltd Semiconductor device
US8242699B2 (en) 2002-04-23 2012-08-14 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
US8102126B2 (en) 2002-04-23 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
US7863824B2 (en) 2002-04-23 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
US8569958B2 (en) 2002-04-23 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
US7456579B2 (en) 2002-04-23 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and production system of the same
CN100423069C (en) * 2004-10-19 2008-10-01 精工爱普生株式会社 Electro-optical device, method of driving the same, and electronic apparatus
US8988623B2 (en) 2009-10-30 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9488890B2 (en) 2009-10-30 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11668988B2 (en) 2009-10-30 2023-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015087562A (en) * 2013-10-31 2015-05-07 京セラディスプレイ株式会社 Liquid crystal display device
CN114079159A (en) * 2020-08-13 2022-02-22 上海天马微电子有限公司 Liquid crystal antenna

Also Published As

Publication number Publication date
JP4666704B2 (en) 2011-04-06

Similar Documents

Publication Publication Date Title
EP1003151B1 (en) Active matrix type semiconductor display device
US6392628B1 (en) Semiconductor display device and driving circuit therefor
US8120552B2 (en) Electronic device and method of driving electronic device
JP4338855B2 (en) D / A conversion circuit and active matrix display device
US7714825B2 (en) Display device
US6750792B2 (en) Serial-to-parallel conversion circuit, and semiconductor display device employing the same
US7782315B2 (en) Display device and method of driving the same
US6753854B1 (en) Display device
US7233342B1 (en) Time and voltage gradation driven display device
JP2001242839A (en) Semiconductor display device and electronics
JP2001312243A (en) Image display device and its driving circuit
JP4666704B2 (en) Active matrix semiconductor display device
JP2000259111A (en) Semiconductor display device and its driving circuit
US6710761B2 (en) Display device and a driver circuit thereof
US6590581B1 (en) Display device
JP2000330527A (en) Display device
JP4789305B2 (en) Display device
JP4588163B2 (en) Display device
JP2001210833A (en) Semiconductor device and method of manufacturing it
JP4476391B2 (en) Driving method of semiconductor display device
JP4298338B2 (en) Liquid crystal display device, driving method of liquid crystal display device, and electronic apparatus using the same
JP2006031032A (en) Semiconductor display device and driving circuit therefor
JP2001166753A (en) Display device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061024

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees